KR20200028435A - 반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램 - Google Patents

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Abstract

(a) 표면에 오목부를 갖는 기판에 대하여, 제1 금속 함유 가스와 제1 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막을 형성하는 공정과, (b) 기판에 대하여, 적어도 제2 금속 함유 가스와, 제1 환원 가스와는 상이한 제2 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막 상에 제2 금속막을 형성하는 공정과, (c) 기판에 대하여 에칭 가스를 공급함으로써 적어도 제2 금속막을 에칭하는 공정을 행한다.

Description

반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램
본 발명은 반도체 장치의 제조 방법, 기판 처리 장치, 및 프로그램에 관한 것이다.
반도체 장치의 제조 공정의 일 공정으로서, 기판의 표면에 마련된 오목부 내를 금속막에 의하여 메우는 처리가 행해지는 경우가 있다(예를 들어 특허문헌 1 참조).
일본 특허 공개 제2015-109419호 공보
본 발명의 목적은, 기판의 표면에 마련된 오목부 내의 금속막에 의한 메움 처리의 품질이나 생산성을 향상시키는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 일 양태에 따르면,
(a) 표면에 오목부를 갖는 기판에 대하여, 제1 금속 함유 가스와 제1 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막을 형성하는 공정과,
(b) 기판에 대하여, 적어도 제2 금속 함유 가스와, 제1 환원 가스와는 상이한 제2 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막 상에 제2 금속막을 형성하는 공정과,
(c) 기판에 대하여 에칭 가스를 공급함으로써 적어도 제2 금속막을 에칭하는 공정을 행하는 기술이 제공된다.
본 발명에 따르면, 기판의 표면에 마련된 오목부 내의 금속막에 의한 메움 처리의 품질이나 생산성을 향상시키는 것이 가능해진다.
도 1은 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 종형 처리로의 개략 구성도이며, 처리로 부분을 종단면도로 도시하는 도면이다.
도 2는 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 종형 처리로의 개략 구성도이며, 처리로 부분을 도 1의 A-A선 단면도로 도시하는 도면이다.
도 3은 본 발명의 일 실시 형태에서 적합하게 사용되는 기판 처리 장치의 컨트롤러의 개략 구성도이며, 컨트롤러의 제어계를 블록도로 도시하는 도면이다.
도 4는 본 발명의 일 실시 형태의 기판 처리 시퀀스를 나타내는 흐름도이다.
도 5의 (a)는 제1 W막을 형성하기 전의 웨이퍼의 표면 구조를, (b)는 제1 W막을 형성한 후의 웨이퍼의 표면 구조를, (c)는 제1 W막 상에 제2 W막을 형성한 후의 웨이퍼의 표면 구조를, (d)는 에칭 도중의 웨이퍼의 표면 구조를, (e)는 에칭이 종료된 후의 웨이퍼의 표면 구조를 도시하는 단면 확대도이다.
도 6은 본 발명의 일 실시 형태의 기판 처리 시퀀스의 변형예를 나타내는 흐름도이다.
도 7은 본 발명의 일 실시 형태의 기판 처리 시퀀스의 다른 변형예를 나타내는 흐름도이다.
도 8은 3D NAND의 주요부의 단면 구조를 도시하는 도면이다.
도 9의 (a)는 실시예 및 비교예에 있어서의 제1 W막 및 제2 W막의 형성 처리의 총 처리 시간의 측정 결과를, (b)는 제1 W막의 성막 레이트 및 제2 W막의 성막 레이트의 측정 결과를 나타내는 도면이다.
<본 발명의 일 실시 형태>
이하, 본 발명의 일 실시 형태에 대하여 도 1 내지 도 4, 도 5의 (a) 내지 도 5의 (e)를 이용하여 설명한다.
(1) 기판 처리 장치의 구성
도 1에 도시한 바와 같이 처리로(202)는, 가열 기구(온도 조정부)로서의 히터(207)를 갖는다. 히터(207)는 원통 형상이며, 보유 지지판에 지지됨으로써 수직으로 거치되어 있다. 히터(207)는, 가스를 열로 활성화(여기)시키는 활성화 기구(여기부)로서도 기능한다.
히터(207)의 내측에는, 히터(207)와 동심원형으로 반응관(203)이 배치되어 있다. 반응관(203)은, 예를 들어 석영(SiO2) 또는 탄화실리콘(SiC) 등의 내열성 재료에 의하여 구성되며, 상단부가 폐색되고 하단부가 개구된 원통 형상으로 형성되어 있다. 반응관(203)의 통 중공부에는 처리실(201)이 형성된다. 처리실(201)은 기판으로서의 웨이퍼(200)를 수용 가능하도록 구성되어 있다.
처리실(201) 내에는 노즐(249a, 249b)이, 반응관(203)의 하부 측벽을 관통하도록 마련되어 있다. 노즐(249a, 249b)에는 가스 공급관(232a, 232b)이 각각 접속되어 있다.
가스 공급관(232a, 232b)에는 가스류의 상류측으로부터 차례로, 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(241a, 241b) 및 개폐 밸브인 밸브(243a, 243b)가 각각 마련되어 있다. 가스 공급관(232a, 232b)의 밸브(243a, 243b)보다도 하류측에는 가스 공급관(232c, 232d)이 각각 접속되어 있다. 가스 공급관(232c, 232d)에는 가스류의 상류측으로부터 차례로 MFC(241c, 241d) 및 밸브(243c, 243d)가 각각 마련되어 있다.
도 2에 도시한 바와 같이 노즐(249a, 249b)은, 반응관(203)의 내벽과 웨이퍼(200) 사이에 있어서의, 평면으로 보아 원환형의 공간에, 반응관(203)의 내벽 하부로부터 상부를 따라 웨이퍼(200)의 배열 방향 상방을 향하여 기립하도록 각각 마련되어 있다. 즉, 노즐(249a, 249b)은, 웨이퍼(200)가 배열되는 웨이퍼 배열 영역의 측방의, 웨이퍼 배열 영역을 수평으로 둘러싸는 영역에, 웨이퍼 배열 영역을 따르도록 각각 마련되어 있다. 노즐(249a, 249b)의 측면에는, 가스를 공급하는 가스 공급 구멍(250a, 250b)이 각각 마련되어 있다. 가스 공급 구멍(250a, 250b)은, 반응관(203)의 중심을 향하도록 각각 개구되어 있으며, 웨이퍼(200)를 향하여 가스를 공급하는 것이 가능하게 되어 있다. 가스 공급 구멍(250a, 250b)은 반응관(203)의 하부로부터 상부에 걸쳐 복수 마련되어 있다.
가스 공급관(232a)으로부터는 제1, 제2 금속 함유 가스(원료 가스)로서, 금속 원소(원자) 및 할로겐 원소를 포함하는 가스, 즉, 할로겐계 화합물이 MFC(241a), 밸브(243a), 노즐(249a)을 거쳐 처리실(201) 내에 공급된다. 제1, 제2 금속 함유 가스로서는, 예를 들어 육불화텅스텐(WF6) 가스를 사용할 수 있다.
가스 공급관(232a)으로부터는 에칭 가스가 MFC(241a), 밸브(243a), 노즐(249a)을 거쳐 처리실(201) 내에 공급된다. 에칭 가스로서는, 예를 들어 할로겐 원소를 포함하는 가스인 3불화질소(NF3) 가스를 사용할 수 있다.
가스 공급관(232b)으로부터는 제1 환원 가스(환원성을 갖는 제1 반응 가스)로서, 수소(H) 원소 단체를 포함하는(H 원소만으로 구성되는) 가스가 MFC(241b), 밸브(243b), 노즐(249b)을 거쳐 처리실(201) 내에 공급된다. 제1 환원 가스로서는, 예를 들어 수소(H2) 가스를 사용할 수 있다.
가스 공급관(232b)으로부터는, 제1 환원 가스와는 상이한 제2 환원 가스(환원성을 갖는 제2 반응 가스)로서 H 함유 가스, 즉, H 원소와 H 원소 이외의 원소를 포함하는 화합물(H 원소를 포함하는 화합물)이 MFC(241b), 밸브(243b), 노즐(249b)을 거쳐 처리실(201) 내에 공급된다. 제2 환원 가스로서는, 예를 들어 H 원소와 실리콘(Si) 원소를 포함하는 모노실란(SiH4, 약칭: MS) 가스를 사용할 수 있다.
가스 공급관(232c, 232d)으로부터는 불활성 가스로서의 질소(N2) 가스가 MFC(241c, 241d), 밸브(243c, 243d), 가스 공급관(232a, 232b), 노즐(249a, 249b)을 거쳐 처리실(201) 내에 공급된다. N2 가스는 퍼지 가스, 캐리어 가스 등으로서 작용한다.
주로 가스 공급관(232a), MFC(241a), 밸브(243a)에 의하여 원료 가스 공급계, 에칭 가스 공급계가 각각 구성된다. 주로 가스 공급관(232b), MFC(241b), 밸브(243b)에 의하여 제1, 제2 환원 가스 공급계가 구성된다. 주로 가스 공급관(232c, 232d), MFC(241c, 241d), 밸브(243c, 243d)에 의하여 불활성 가스 공급계가 구성된다. 상술한 각종 공급계 중 어느 것, 혹은 모든 공급계를 통틀어 가스 공급계라 칭해도 된다.
상술한 각종 공급계 중 어느 것, 혹은 모든 공급계는, 밸브(243a 내지 243d)나 MFC(241a 내지 241d) 등이 집적되어 이루어지는 집적형 공급 시스템(248)으로서 구성되어 있어도 된다. 집적형 공급 시스템(248)은, 가스 공급관(232a 내지 232d)의 각각에 대하여 접속되어, 가스 공급관(232a 내지 232d) 내로의 각종 가스의 공급 동작, 즉, 밸브(243a 내지 243d)의 개폐 동작이나 MFC(241a 내지 241d)에 의한 유량 조정 동작 등이, 후술하는 컨트롤러(121)에 의하여 제어되도록 구성되어 있다. 집적형 공급 시스템(248)은 일체형 혹은 분할형의 집적 유닛으로서 구성되어 있으며, 가스 공급관(232a 내지 232d) 등에 대하여 집적 유닛 단위로 착탈을 행할 수 있어서, 집적형 공급 시스템(248)의 메인터넌스, 교환, 증설 등을 집적 유닛 단위로 행하는 것이 가능하도록 구성되어 있다.
반응관(203)의 측벽 하방에는, 처리실(201) 내의 분위기를 배기하는 배기관(231)이 접속되어 있다. 배기관(231)에는, 처리실(201) 내의 압력을 검출하는 압력 검출기(압력 검출부)로서의 압력 센서(245), 및 압력 조정기(압력 조정부)로서의 APC(Auto Pressure Controller) 밸브(244)를 통하여, 진공 배기 장치로서의 진공 펌프(246)가 접속되어 있다. APC 밸브(244)는, 진공 펌프(246)를 작동시킨 상태에서 밸브를 개폐함으로써 처리실(201) 내의 진공 배기 및 진공 배기 정지를 행할 수 있고, 또한 진공 펌프(246)를 작동시킨 상태에서 압력 센서(245)에 의하여 검출된 압력 정보에 기초하여 밸브 개방도를 조절함으로써 처리실(201) 내의 압력을 조정할 수 있도록 구성되어 있다. 주로 배기관(231), 압력 센서(245), APC 밸브(244)에 의하여 배기계가 구성된다. 진공 펌프(246)를 배기계에 포함시켜 생각해도 된다.
반응관(203)의 하방에는, 반응관(203)의 하단부 개구를 기밀하게 폐색 가능한 노구 덮개체로서의 시일 캡(219)이 마련되어 있다. 시일 캡(219)은, 예를 들어 SUS 등의 금속 재료에 의하여 구성되며, 원반형으로 형성되어 있다. 시일 캡(219)의 상면에는, 반응관(203)의 하단부와 맞닿는 시일 부재로서의 O링(220)이 마련되어 있다. 시일 캡(219)의 하방에는, 후술하는 보트(217)를 회전시키는 회전 기구(267)가 설치되어 있다. 회전 기구(267)의 회전축(255)은 시일 캡(219)을 관통하여 보트(217)에 접속되어 있다. 회전 기구(267)는, 보트(217)를 회전시킴으로써 웨이퍼(200)를 회전시키도록 구성되어 있다. 시일 캡(219)은, 반응관(203)의 외부에 설치된 승강 기구로서의 보트 엘리베이터(115)에 의하여 수직 방향으로 승강되도록 구성되어 있다. 보트 엘리베이터(115)는, 시일 캡(219)을 승강시킴으로써 웨이퍼(200)를 처리실(201) 내외로 반입 및 반출(반송)하는 반송 장치(반송 기구)로서 구성되어 있다.
기판 지지구로서의 보트(217)는, 복수 매, 예를 들어 25 내지 200매의 웨이퍼(200)를 수평 자세로, 또한 서로 중심을 정렬시킨 상태에서 수직 방향으로 정렬시켜 다단으로 지지하도록, 즉, 간격을 두고 배열시키도록 구성되어 있다. 보트(217)는, 예를 들어 석영이나 SiC 등의 내열성 재료에 의하여 구성된다. 보트(217)의 하부에는, 예를 들어 석영이나 SiC 등의 내열성 재료에 의하여 구성되는 단열판(218)이 수평 자세로 다단으로 지지되어 있다.
반응관(203) 내에는 온도 검출기로서의 온도 센서(263)가 설치되어 있다. 온도 센서(263)에 의하여 검출된 온도 정보에 기초하여 히터(207)에 대한 통전 상태를 조정함으로써, 처리실(201) 내의 온도가 원하는 온도 분포로 된다. 온도 센서(263)는 반응관(203)의 내벽을 따라 마련되어 있다.
도 3에 도시한 바와 같이 제어부(제어 수단)인 컨트롤러(121)는, CPU(Central Processing Unit)(121a), RAM(Random Access Memory)(121b), 기억 장치(121c), I/O 포트(121d)를 구비한 컴퓨터로서 구성되어 있다. RAM(121b), 기억 장치(121c), I/O 포트(121d)는 내부 버스(121e)를 통하여 CPU(121a)와 데이터 교환 가능하도록 구성되어 있다. 컨트롤러(121)에는, 예를 들어 터치 패널 등으로서 구성된 입출력 장치(122)가 접속되어 있다.
기억 장치(121c)는, 예를 들어 플래시 메모리, HDD(Hard Disk Drive) 등으로 구성되어 있다. 기억 장치(121c) 내에는, 기판 처리 장치의 동작을 제어하는 제어 프로그램이나, 후술하는 기판 처리의 수순이나 조건 등이 기재된 프로세스 레시피 등이, 판독 가능하게 저장되어 있다. 프로세스 레시피는, 후술하는 기판 처리 공정에서의 각 수순을 컨트롤러(121)에 실행시켜 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로세스 레시피나 제어 프로그램 등을 총칭하여 간단히 프로그램이라고도 한다. 또한 프로세스 레시피를 간단히 레시피라고도 한다. 본 명세서에 있어서 프로그램이라는 용어를 사용한 경우에는, 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그들 양쪽을 포함하는 경우가 있다. RAM(121b)은, CPU(121a)에 의하여 판독된 프로그램이나 데이터 등이 일시적으로 보유되는 메모리 영역(워크 에어리어)으로서 구성되어 있다.
I/O 포트(121d)는 상술한 MFC(241a 내지 241d), 밸브(243a 내지 243d), 압력 센서(245), APC 밸브(244), 진공 펌프(246), 히터(207), 온도 센서(263), 회전 기구(267), 보트 엘리베이터(115) 등에 접속되어 있다.
CPU(121a)는, 기억 장치(121c)로부터 제어 프로그램을 판독하여 실행함과 함께, 입출력 장치(122)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(121c)로부터 레시피를 판독하도록 구성되어 있다. CPU(121a)는, 판독한 레시피의 내용에 따르도록, MFC(241a 내지 241d)에 의한 각종 가스의 유량 조정 동작, 밸브(243a 내지 243d)의 개폐 동작, APC 밸브(244)의 개폐 동작, 및 압력 센서(245)에 기초하는 APC 밸브(244)에 의한 압력 조정 동작, 진공 펌프(246)의 기동 및 정지, 온도 센서(263)에 기초하는 히터(207)의 온도 조정 동작, 회전 기구(267)에 의한 보트(217)의 회전 및 회전 속도 조절 동작, 보트 엘리베이터(115)에 의한 보트(217)의 승강 동작 등을 제어하도록 구성되어 있다.
컨트롤러(121)는, 외부 기억 장치(123)에 저장된 상술한 프로그램을 컴퓨터에 인스톨함으로써 구성할 수 있다. 외부 기억 장치(123)는, 예를 들어 HDD 등의 자기 디스크, CD 등의 광 디스크, MO 등의 광 자기 디스크, USB 메모리 등의 반도체 메모리 등을 포함한다. 기억 장치(121c)나 외부 기억 장치(123)는 컴퓨터 판독 가능한 기록 매체로서 구성되어 있다. 이하, 이들을 총칭하여 간단히 기록 매체라고도 한다. 본 명세서에 있어서 기록 매체라는 용어를 사용한 경우에는, 기억 장치(121c) 단체만을 포함하는 경우, 외부 기억 장치(123) 단체만을 포함하는 경우, 또는 그들 양쪽을 포함하는 경우가 있다. 또한 컴퓨터에 대한 프로그램의 제공은, 외부 기억 장치(123)를 사용하지 않고 인터넷이나 전용 회선 등의 통신 수단을 사용하여 행해도 된다.
(2) 기판 처리 공정
상술한 기판 처리 장치를 사용하여, 반도체 장치의 제조 공정의 일 공정으로서, 기판으로서의 웨이퍼(200)가 갖는 오목부 내를 텅스텐막(W막)에 의하여 메우는 기판 처리 시퀀스예에 대하여, 주로 도 4, 도 5의 (a) 내지 도 5의 (e)를 사용하여 설명한다. 이하의 설명에 있어서, 기판 처리 장치를 구성하는 각 부의 동작은 컨트롤러(121)에 의하여 제어된다.
도 4에 나타내는 기판 처리 시퀀스에서는,
오목부를 갖는 웨이퍼(200)에 대하여, 제1 금속 함유 가스로서의 WF6 가스와 제1 환원 가스로서의 H2 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막(제1 W막)을 형성하는 스텝과,
웨이퍼(200)에 대하여, 적어도 제2 금속 함유 가스로서의 WF6 가스와 제2 환원 가스로서의 MS 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 W막 상에 제2 금속막(제2 W막)을 형성하는 스텝과,
웨이퍼(200)에 대하여 에칭 가스로서의 NF3 가스를 공급함으로써 적어도 제2 W막을 에칭하는 스텝을 행한다.
본 명세서에 있어서 「웨이퍼」라는 용어를 사용한 경우에는, 웨이퍼 자체를 의미하는 경우나, 웨이퍼와 그 표면에 형성된 소정의 층이나 막과의 적층체를 의미하는 경우가 있다. 본 명세서에 있어서 「웨이퍼의 표면」이라는 용어를 사용한 경우에는, 웨이퍼 자체의 표면을 의미하는 경우나, 웨이퍼 상에 형성된 소정의 층 등의 표면을 의미하는 경우가 있다. 본 명세서에 있어서 「웨이퍼 상에 소정의 층을 형성한다」고 기재한 경우에는, 웨이퍼 자체의 표면 상에 소정의 층을 직접 형성하는 것을 의미하는 경우나, 웨이퍼 상에 형성되어 있는 층 등의 상에 소정의 층을 형성하는 것을 의미하는 경우가 있다. 본 명세서에 있어서 「기판」이라는 용어를 사용한 경우도, 「웨이퍼」라는 용어를 사용한 경우와 동의이다.
(웨이퍼 차지 및 보트 로드)
복수 매의 웨이퍼(200)가 보트(217)에 장전(웨이퍼 차지)된다. 그 후, 도 1에 도시한 바와 같이, 복수 매의 웨이퍼(200)를 지지한 보트(217)는 보트 엘리베이터(115)에 의하여 들어올려져 처리실(201) 내로 반입(보트 로드)된다. 이 상태에서 시일 캡(219)은, O링(220)을 통하여 반응관(203)의 하단부를 시일한 상태로 된다.
웨이퍼(200)로서는, 예를 들어 단결정 Si에 의하여 구성된 Si 기판, 혹은 표면에 단결정 Si막이 형성된 기판을 사용할 수 있다. 도 5의 (a)에 도시한 바와 같이 웨이퍼(200)의 표면에는 오목부가 마련되어 있다. 오목부의 저부는 단결정 Si에 의하여 구성되어 있고, 오목부의 측부 및 상부는, 실리콘 산화막(SiO막)이나 실리콘 질화막(SiN막)이나 실리콘산 탄질화막(SiOCN막) 등을 포함하는 절연막(200a)에 의하여 구성되어 있다. 웨이퍼(200)의 표면, 즉, 오목부의 저면, 측면 및 상면은, 배리어막으로서의 티타늄 질화막(TiN막)으로 덮여 있어도 된다.
(압력 조정 및 온도 조정)
처리실(201) 내, 즉, 웨이퍼(200)가 존재하는 공간이 원하는 압력(진공도)으로 되도록 진공 펌프(246)에 의하여 진공 배기(감압 배기)된다. 이때, 처리실(201) 내의 압력은 압력 센서(245)로 측정되며, 이 측정된 압력 정보에 기초하여 APC 밸브(244)가 피드백 제어된다. 또한 처리실(201) 내의 웨이퍼(200)가 원하는 온도(성막 온도)로 되도록 히터(207)에 의하여 가열된다. 이때, 처리실(201) 내가 원하는 온도 분포가 되도록, 온도 센서(263)가 검출한 온도 정보에 기초하여 히터(207)에 대한 통전 상태가 피드백 제어된다. 또한 회전 기구(267)에 의한 웨이퍼(200)의 회전을 개시한다. 진공 펌프(246)의 가동, 웨이퍼(200)의 가열 및 회전은 모두, 적어도 웨이퍼(200)에 대한 처리가 종료되기까지의 동안에는 계속해서 행해진다.
(제1 W막 형성 스텝)
그 후, 다음의 두 스텝, 즉, 스텝 1a, 2a를 차례로 행한다.
[스텝 1a]
처리실(201) 내의 웨이퍼(200)에 대하여 WF6 가스를 공급한다. 이 스텝에서는 밸브(243a)를 열어서 가스 공급관(232a) 내로 WF6 가스를 흘린다. WF6 가스는 MFC(241a)에 의하여 유량 조정되어, 노즐(249a)을 통하여 처리실(201) 내에 공급되고 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 WF6 가스가 공급된다(제1 금속 함유 가스 공급 스텝). 이때 밸브(243c, 243d)를 열어서 가스 공급관(232c, 232d) 내로 N2 가스를 흘린다. N2 가스는 MFC(241c, 241d)에 의하여 유량 조정되어, 노즐(249a, 249b)을 통하여 처리실(201) 내에 공급되고 배기관(231)으로부터 배기된다. 제1 금속 함유 가스 공급 스텝에 있어서의, 처리실(201) 내로의 N2 가스의 공급은 불실시로 해도 된다.
본 스텝에 있어서의 처리 조건으로서는,
WF6 가스 공급 유량: 1 내지 5000sccm
N2 가스 공급 유량(각 가스 공급관): 0 내지 30000sccm
가스 공급 시간: 0.01 내지 10초, 바람직하게는 0.1 내지 5초
처리 온도(성막 온도): 200 내지 600℃, 바람직하게는 300 내지 500℃
처리 압력: 1 내지 3990㎩
이 예시된다. 또한 본 명세서에 있어서의 「200 내지 600℃」와 같은 수치 범위의 표기는, 하한값 및 상한값이 그 범위에 포함된다는 것을 의미한다. 따라서 「200 내지 600℃」란 「200℃ 이상 600℃ 이하」를 의미한다. 다른 수치 범위에 대해서도 마찬가지이다.
상술한 조건 하에서 웨이퍼(200)에 대하여 WF6 가스를 공급함으로써 웨이퍼(200) 상에, 불소(F)를 포함하는 W 함유층(제1 W 함유층)이 형성된다. 제1 W 함유층은 WF6 가스의 흡착층이어도 되고, F를 포함하는 W층이어도 되고, 그 양쪽을 포함하고 있어도 된다.
제1 W 함유층을 형성한 후, 밸브(243a)를 닫아서 처리실(201) 내로의 WF6 가스의 공급을 정지한다. 그리고 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다. 이때, 밸브(243c, 243d)를 열어서 처리실(201) 내에 N2 가스를 공급한다. N2 가스는 퍼지 가스로서 작용한다(퍼지 스텝).
제1 금속 함유 가스로서는 WF6 가스 외에 다른 플루오로텅스텐계 가스를 사용할 수 있다. 또한 제1 금속 함유 가스로서, 예를 들어 헥사클로로텅스텐(WCl6) 가스, 디클로로텅스텐(WCl2) 가스, 옥시테트라클로로텅스텐(WOCl4) 가스, 아지도펜타클로로텅스텐(Cl5N3W) 가스 등의 클로로텅스텐계 가스를 사용할 수도 있다. 이 점은 후술하는 스텝 1b에 있어서도 마찬가지이다.
불활성 가스로서는 N2 가스 외에 Ar 가스, He 가스, Ne 가스, Xe 가스 등의 희가스를 사용할 수 있다. 이 점은 후술하는 각 스텝에 있어서도 마찬가지이다.
[스텝 2a]
스텝 1a가 종료된 후, 처리실(201) 내의 웨이퍼(200)에 대하여 H2 가스를 공급한다. 이 스텝에서는 밸브(243b 내지 243d)의 개폐 제어를, 스텝 1a에 있어서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. H2 가스는 MFC(241b)에 의하여 유량 조정되어, 노즐(249b)을 통하여 처리실(201) 내에 공급되고 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 H2 가스가 공급된다(제1 환원 가스 공급 스텝).
본 스텝에 있어서의 처리 조건으로서는,
H2 가스 공급 유량: 1 내지 30000sccm
가스 공급 시간: 0.05 내지 60초
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다.
상술한 조건 하에서 웨이퍼(200)에 대하여 H2 가스를 공급함으로써, 스텝 1a에서 웨이퍼(200) 상에 형성된 제1 W 함유층과 H2 가스를 반응시키는 것이 가능해진다. 즉, 제1 W 함유층 중에 포함되는 F(플루오로기)와, H2 가스를 반응시킬 수 있다. 그것에 의하여, H와 반응시킨 제1 W 함유층 중의 F를 제1 W 함유층 중으로부터 분리시킬(인발할) 수 있다. 이 반응에 의하여 제1 W 함유층 중으로부터 F가 탈리하여 제1 W 함유층은, W를 포함하는 제1 층(제1 W 층)으로 변화된다(개질된다). 제1 W 층은, W 단체로 구성되는 층, 즉, W를 주성분으로 하는 층으로 된다.
제1 W 층을 형성할 때, 제1 W 함유층 중에 포함되어 있던 F와, H2 가스는, H2 가스에 의한 제1 W 함유층의 개질 반응의 과정에 있어서, F 및 H 중 적어도 어느 것을 포함하는 가스상 물질을 구성하며, 배기관(231)을 통하여 처리실(201) 내로부터 배제된다. 즉, 제1 W 함유층 중의 F 등의 불순물은 제1 W 함유층 중으로부터 인발되거나 탈리하거나 함으로써 제1 W 함유층으로부터 분리되게 된다. 이것에 의하여 제1 W 층은, 제1 W 함유층에 비해 F 등의 불순물이 적은 층으로 된다.
제1 환원 가스로서, 예를 들어 H 원소 이외의 다른 원소(Si 원소)를 포함하는 H 함유 가스인 MS 가스를 사용하면, 개질 시에 MS 가스 중에 포함되는 Si가 제1 W 층 중에 도입되어 제1 W 층이 고저항의 층으로 되는 경우가 있다. 스텝 2a에 있어서, H 원소 이외의 다른 원소 비함유의 H2 가스를 사용함으로써 제1 W 층의 불순물 농도를 저감시켜 제1 W 층의 도전성 저하를 회피할 수 있다.
그 후, 밸브(243b)를 닫아서 처리실(201) 내로의 H2 가스의 공급을 정지한다. 그리고 스텝 1a의 퍼지 스텝에 있어서의 처리 수순과 마찬가지의 처리 수순에 의하여 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다(퍼지 스텝).
제1 환원 가스로서는 H2 가스 외에 중수소(D2) 가스를 사용할 수 있다.
[소정 횟수 실시]
스텝 1a, 2a를 비동시에, 즉, WF6 가스와 H2 가스를 서로 혼합시키는 일 없이 행하는 사이클을 소정 횟수(m회, m은 1 이상의 정수) 행함으로써 웨이퍼(200)의 오목부 내를 메우고, 또한 절연막(200a)의 상면을 덮는 제1 W막을 형성하는 것이 가능해진다. WF6 가스와 H2 가스를 교대로 공급하여 제1 W막을 형성함으로써, 기상 반응이 아니라 표면 반응에 의하여 제1 W막을 형성하는 것이 가능해진다. 그 결과, 오목부 내에 보이드 등을 발생시키는 일 없이 오목부 내를 제1 W막에 의하여 메우는 것이 가능해진다. 이 사이클은, 오목부 내가 제1 W막에 의하여 메워지기까지 복수 회 반복하는 것이 바람직하다. 즉, 1사이클당 형성하는 제1 W 층의 두께를, 원하는 막 두께보다도 작게 하고 제1 W 층을 적층함으로써, 형성되는 제1 W막의 막 두께가 원하는 막 두께로 되기까지 상술한 사이클을 복수 회 반복하는 것이 바람직하다.
도 5의 (b)에 도시한 바와 같이, 웨이퍼(200)의 오목부 상에 형성된 제1 W막의 상면(표면)에는 V자 형상의 오목부가 형성되어 있다. 스텝 1a, 1b를 비동시에 행하는 사이클을 장기간 반복함으로써 V자 형상의 오목부는 작아지며, 이윽고 소멸하여 제1 W막의 표면은 평탄해진다. 그러나 제1 W막 형성 스텝은, 웨이퍼(200)의 오목부 내를 제1 W막으로 메울 목적으로 행해지는 스텝이다. 이 때문에, 웨이퍼(200)의 오목부 내가 제1 W막에 의하여 메워지면, 제1 W막의 표면에 V 형상의 오목부가 형성되어 있는 상태, 즉, 제1 W막의 표면이 평탄해지기 전이더라도 일찍 제2 W막 형성 스텝으로 이행하는 것이 바람직하다. 달리 말하면, 제1 W막의 막 두께는, 웨이퍼(200)의 오목부 내를 제1 W막으로 완전히 메우기 위하여 필요한 두께에 머물게 해 두는 것이 바람직하다.
제1 W막의 막 두께는, 후술하는 에칭 스텝을 행한 후에 남는 제1 W막의 두께, 즉, 웨이퍼(200)의 오목부 내에 최종적으로 남는 제1 W막의 두께(이하, 간단히 최종 두께라고도 함)보다도 두껍게 하는 것이 바람직하다. 제1 W막의 막 두께는, 상술한 최종 두께의, 예를 들어 1.1 내지 1.2배로 하는 것이 바람직하다.
제1 W막의 막 두께가 상술한 최종 두께의 1.1배 미만이면, 웨이퍼(200)의 오목부의 가공 정밀도에 변동이 있기 때문에, 웨이퍼(200)의 오목부 내를 제1 W막으로 완전히 메우지 못하는 경우가 있다. 예를 들어 상술한 V자 형상의 오목부의 하단부가 웨이퍼(200)의 오목부 내에 위치해 버리는 경우가 있다. 또한 에칭이 과잉되게 진행된 경우, 웨이퍼(200) 상에 원하는 두께의 W막을 남기지 못하여 W막의 품질의 저하를 일으키는 일이 있다. 제1 W막의 막 두께를, 상술한 최종 두께의 1.1배 이상으로 함으로써, 여기서 설명한 과제를 해소하는 것이 가능해진다. 제1 W막의 막 두께가 상술한 최종 두께의 1.2배를 초과하면, 제1 W막과 제2 W막이 적층되어 이루어지는 W막의 총 성막 시간이 길어져 기판 처리의 생산성이 저하되는 경우가 있다. 제1 W막의 막 두께를 상술한 최종 두께의 1.2배 이하로 함으로써, W막의 총 성막 시간을 단축시켜 기판 처리의 생산성을 향상시키는 것이 가능해진다.
웨이퍼(200)의 오목부의 폭이, 예를 들어 20㎚인 경우, 제1 W막의 막 두께를 10㎚로 하면 오목부 내를 제1 W막에 의하여 메울 수 있다. 그러나 상술한 바와 같이 웨이퍼(200)의 오목부의 가공 정밀도의 변동을 고려하면, 제1 W막의 막 두께를 10㎚보다도 두껍게 하는, 예를 들어 11 내지 12㎚로 하는 것이 바람직하다.
(제2 W막 형성 스텝)
그 후, 다음의 두 스텝, 즉, 스텝 1b, 2b를 차례로 행한다.
[스텝 1b]
제1 W막 형성 스텝이 종료된 후, 처리실(201) 내의 웨이퍼(200)에 대하여 WF6 가스를 공급한다. 이 스텝에서는 밸브(243a, 243c, 243d)의 개폐 제어를, 스텝 1a에 있어서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. WF6 가스는 MFC(241a)에 의하여 유량 조정되어, 노즐(249a)을 통하여 처리실(201) 내에 공급되고 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 WF6 가스가 공급된다(제2 금속 함유 가스 공급 스텝).
본 스텝에 있어서의 처리 조건으로서는, 스텝 1a에 있어서의 처리 조건과 마찬가지의 처리 조건이 예시된다.
상술한 조건 하에서 웨이퍼(200)에 대하여 WF6 가스를 공급함으로써 웨이퍼(200) 상에, F를 포함하는 W 함유층(제2 W 함유층)이 형성된다. 제2 W 함유층은 WF6 가스의 흡착층이어도 되고, F를 포함하는 W층이어도 되고, 그 양쪽을 포함하고 있어도 된다.
제2 W 함유층을 형성한 후, 밸브(243a)를 닫아서 처리실(201) 내로의 WF6 가스의 공급을 정지한다. 그리고 스텝 1a의 퍼지 스텝에 있어서의 처리 수순과 마찬가지의 처리 수순에 의하여 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다(퍼지 스텝).
제2 금속 함유 가스로서는, 상술한 제1 금속 함유 가스와 마찬가지의 가스를 사용할 수 있다. 제1 금속 함유 가스 및 제2 금속 함유 가스로서 동일한 가스를 사용할 수도 있고 각각 상이한 가스를 사용할 수도 있다.
[스텝 2b]
스텝 1b가 종료된 후, 처리실(201) 내의 웨이퍼(200)에 대하여 MS 가스를 공급한다. 이 스텝에서는 밸브(243b 내지 243d)의 개폐 제어를, 스텝 1a에 있어서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. MS 가스는 MFC(241b)에 의하여 유량 조정되어, 노즐(249b)을 통하여 처리실(201) 내에 공급되고 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 MS 가스가 공급된다(제2 환원 가스 공급 스텝).
본 스텝에 있어서의 처리 조건으로서는,
MS 가스 공급 유량: 1 내지 3000sccm
가스 공급 시간: 0.01 내지 30초
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다.
상술한 조건 하에서 웨이퍼(200)에 대하여 MS 가스를 공급함으로써, 스텝 1b에서 웨이퍼(200) 상에 형성된 제2 W 함유층과 MS 가스를 반응시키는 것이 가능해진다. 즉, 제2 W 함유층 중에 포함되는 F와, MS 가스를 반응시킬 수 있다. 그것에 의하여, MS와 반응시킨 제2 W 함유층 중의 F를 제2 W 함유층 중으로부터 분리시킬(인발할) 수 있다. 이 반응에 의하여 제2 W 함유층 중으로부터 F가 탈리하여 제2 W 함유층은, W를 포함하는 제2 층(제2 W 층)으로 변화된다(개질된다). 제2 W 층은, W 단체로 구성되는 층, 즉, W를 주성분으로 하는 층으로 된다.
제2 W 층을 형성할 때, 제2 W 함유층 중에 포함되어 있던 F와, MS 가스는, MS 가스에 의한 제2 W 함유층의 개질 반응의 과정에 있어서, F, H 및 Si 중 적어도 어느 것을 포함하는 가스상 물질을 구성하며, 배기관(231)을 통하여 처리실(201) 내로부터 배제된다. 즉, 제2 W 함유층 중의 F 등의 불순물은 제2 W 함유층 중으로부터 인발되거나 탈리하거나 함으로써 제2 W 함유층으로부터 분리되게 된다. 이것에 의하여 제2 W 층은, 제2 W 함유층에 비해 F 등의 불순물이 적은 층으로 된다.
스텝 2b에 있어서 사용하는 MS 가스가 갖는 Si-H 결합의 결합 에너지는, 스텝 2a에서 사용하는 H2 가스가 갖는 H-H 결합의 결합 에너지보다도 낮다. 즉, MS 가스는, H2 가스보다도 열분해 온도가 낮다(분해되기 쉽다). 이 때문에, 제2 환원 가스로서 MS 가스를 사용함으로써, 제2 환원 가스로서 H2 가스를 사용하는 경우보다도 제2 W막의 성막 레이트를 높이는 것이 가능해진다.
그 후, 밸브(243b)를 닫아서 처리실(201) 내로의 MS 가스의 공급을 정지한다. 그리고 스텝 1a의 퍼지 스텝에 있어서의 처리 수순과 마찬가지의 처리 수순에 의하여 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다(퍼지 스텝).
[소정 횟수 실시]
스텝 1b, 2b를 비동시에, 즉, WF6 가스와 MS 가스를 서로 혼합시키는 일 없이 행하는 사이클을 소정 횟수(n회, n은 1 이상의 정수) 행함으로써, 도 5의 (c)에 도시한 바와 같이 제1 W막 상에 제2 W막을 형성하는 것이 가능해진다. 즉, 웨이퍼(200) 상에, 제1 W막과 제2 W막이 이 차례로 적층되어 이루어지는 소정 막 두께의 W막(이하, 간단히 W막이라고도 칭함)을 형성하는 것이 가능해진다. 스텝 1b, 2b를 비동시에 행하는 사이클을 반복함으로써 V자 형상의 오목부는 이윽고 소멸하여, 제2 W막의 상면(표면), 즉, W막의 상면은 평탄해진다. 이 사이클은, 제2 W막의 표면이 평탄해지기까지 복수 회 반복하는 것이 바람직하다. 즉, 1사이클당 형성하는 제2 W 층의 두께를 원하는 막 두께보다도 작게 하고 제2 W 층을 적층함으로써, 형성되는 제2 W막의 막 두께가 원하는 막 두께로 되어서 제2 W막의 표면이 평탄해지기까지 상술한 사이클을 복수 회 반복하는 것이 바람직하다.
(에칭 스텝)
제2 W막 형성 스텝이 종료된 후, 처리실(201) 내의 웨이퍼(200)에 대하여 NF3 가스를 공급한다. 이 스텝에서는 밸브(243a, 243c, 243d)의 개폐 제어를, 스텝 1a에 있어서의 밸브(243a, 243c, 243d)의 개폐 제어와 마찬가지의 수순으로 행한다. NF3 가스는 MFC(241a)에 의하여 유량 조정되어, 노즐(249a)을 통하여 처리실(201) 내에 공급되고 배기관(231)으로부터 배기된다. 이때, 웨이퍼(200)에 대하여 NF3 가스가 공급된다(에칭 가스 공급 스텝).
본 스텝에 있어서의 처리 조건으로서는,
NF3 가스 공급 유량: 1 내지 10000sccm
가스 공급 시간: 1 내지 1800초, 바람직하게는 1 내지 1200초
처리 온도: 300 내지 600℃, 바람직하게는 400 내지 500℃
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다.
상술한 조건 하에서 웨이퍼(200)에 대하여 NF3 가스를 공급함으로써, 웨이퍼(200) 상에 형성된 W막의 일부, 즉, 적어도 제2 W막을 에칭할 수 있다(에칭 스텝, 에치 백 스텝).
제1 W막과 제2 W막은, 막 중의 불순물 농도가 각각 상이하기는 하지만 실질적으로 동일한 막이다. 이 때문에, 제1 W막 및 제2 W막의 NF3 가스에 대한 에칭 레이트는 실질적으로 동등해진다. 그 결과, 에칭 처리의 웨이퍼 면 내 균일성(이하, 간단히 면 내 균일성이라고도 함)을 향상시키는 것이 가능해진다. 예를 들어 도 5의 (d)에 도시한 바와 같이 에칭의 도중에 웨이퍼(200)의 표면(에칭면)에 제1 W막과 제2 W막이 혼재하는 경우이더라도, 웨이퍼(200)의 면 내(표면)의 전역에 걸쳐 대략 균등한 레이트로 에칭하는 것이 가능해진다. 상술한 바와 같이 제2 W막의 표면, 즉, W막의 표면은 평탄면으로 되어 있다. 이 때문에, 웨이퍼(200)의 면 내 전역에 걸쳐 대략 균등한 레이트로 에칭이 진행됨으로써, 에칭 후에 웨이퍼(200)의 오목부 내에 최종적으로 남는 제1 W막의 표면을 평탄하게 하는 것이 가능해진다.
웨이퍼(200) 상의 W막을 원하는 양만큼 에칭하여, 도 5의 (e)에 도시한 바와 같이 W막의 표면이 제1 W막만으로 구성되는 평탄한 면으로 된 후, 밸브(243a)를 닫아서 처리실(201) 내로의 NF3 가스의 공급을 정지한다. 그리고 스텝 1a의 퍼지 스텝에 있어서의 처리 수순과 마찬가지의 처리 수순에 의하여 처리실(201) 내를 진공 배기하여, 처리실(201) 내에 잔류하는 가스 등을 처리실(201) 내로부터 배제한다(퍼지 스텝).
에칭 가스로서는 NF3 가스 외에 불화수소(HF) 가스, 3불화염소(ClF3) 가스, 불소(F2) 가스 등을 사용할 수 있다.
(애프터 퍼지 및 대기압 복귀)
에칭 스텝이 종료된 후, 가스 공급관(232c, 232d)의 각각으로부터 N2 가스를 처리실(201) 내에 공급하고 배기관(231)으로부터 배기한다. 이것에 의하여 처리실(201) 내가 퍼지되어, 처리실(201) 내에 잔류하는 가스나 반응 부생성물 등이 처리실(201) 내로부터 제거된다(애프터 퍼지). 그 후, 처리실(201) 내의 분위기가 불활성 가스로 치환되어(불활성 가스 치환), 처리실(201) 내의 압력이 상압으로 복귀된다(대기압 복귀).
(보트 언로드 및 웨이퍼 디스차지)
그 후, 보트 엘리베이터(115)에 의하여 시일 캡(219)이 하강되어 반응관(203)의 하단부가 개구됨과 함께, 처리 완료된 웨이퍼(200)가 보트(217)에 지지된 상태에서 반응관(203)의 하단부로부터 반응관(203)의 외부로 반출(보트 언로드)된다. 처리 완료된 웨이퍼(200)는 반응관(203)의 외부로 반출된 후, 보트(217)로부터 취출된다(웨이퍼 디스차지).
(3) 본 실시 형태에 의한 효과
본 실시 형태에 따르면, 이하에 나타내는 하나 또는 복수의 효과가 얻어진다.
(a) WF6 가스와 H2 가스를 사용하여 웨이퍼(200)의 오목부 내를 메우도록 제1 W막을 형성한 후, WF6 가스와 MS 가스를 사용하여 표면이 평탄해지기까지 제2 W막을 형성함으로써, W막의 총 생산성을 향상시키는 것이 가능해진다. 즉, H2 가스보다도 열분해 온도가 낮은 MS 가스를 사용한 제2 W막의 개질 레이트는, H2 가스를 사용한 제1 W막의 개질 레이트보다도 큰 점에서, 본 실시 형태에서는, 환원 가스로서 H2 가스만을 사용하여 W막의 성막을 행하는 경우와 비교하여 W막의 성막 처리의 생산성을 향상시키는 것이 가능해진다. 그 결과, 웨이퍼(200)의 표면에 마련된 오목부 내의 W막에 의한 메움 처리의 생산성을 향상시키는 것이 가능해진다.
(b) 제1 환원 가스로서, H 원소만으로 구성되는 가스, 즉, Si나 붕소(B) 등의, H 원소 이외의 다른 원소 비함유의 가스를 사용함으로써, 제1 환원 가스에 기인하는 불순물의 제1 W막으로의 혼입을 방지할 수 있다. 그 결과, 제1 W막의 불순물 농도를 저감시켜 제1 W막의 도전성 저하 등을 회피하는 것이 가능해진다. 즉, 제1 W막은 높은 품질을 갖는 막으로서, 웨이퍼(200)의 오목부 내의 W막에 의한 메움 처리의 품질을 향상시킬 수 있다.
(c) 에칭 후에 최종적으로 웨이퍼(200) 상에 남는 제1 W막을, 불순물 농도가 낮은 고품질의 막으로 하고, 에칭에 의하여 제거되는 제2 W막을, 불순물 농도는 높지만 성막 레이트가 높은 막으로 함으로써, 웨이퍼(200)의 오목부 내의 W막에 의한 메움 처리의 품질이나 생산성을 향상시키는 것이 가능해진다.
(d) 제1 W막과 제2 W막이 실질적으로 동등한 에칭 레이트를 가짐으로써 에칭 처리의 면 내 균일성을 향상시키는 것이 가능해져, 웨이퍼(200)의 오목부 내에 최종적으로 남는 W막의 표면을 평탄하게 하는 것이 가능해진다.
(e) 제1 W막을, 웨이퍼(200)에 대하여 제1 금속 함유 가스(WF6 가스)와 제1 환원 가스(H2 가스)를 교대로 공급하는 교대 공급법으로 형성함으로써, 기상 반응이 아니라 표면 반응에 의하여 제1 W막을 형성하는 것이 가능해진다. 그 결과, 웨이퍼(200)에 대하여 WF6 가스와 H2 가스를 동시에 공급하는 동시 공급법을 이용하는 경우보다도 제1 W막의 단차 피복성(스텝 커버리지 특성)을 향상시킬 수 있다. 이것에 의하여 오목부 내에 있어서의 보이드 등의 발생을 회피하는 것이 가능해진다. 결과로서, 오목부 내를 제1 W막에 의하여 완전히, 즉, 보이드 프리의 상태로 되도록 간극 없이 메우는 것이 가능해진다. WF6 가스와 H2 가스를 교대로 공급하여 제1 W막을 형성함으로써, 그 결과, 오목부 내에 보이드 등을 발생시키는 일 없이 오목부 내를 제1 W막으로 메우는 것이 가능해진다.
(f) 제2 W막을, 웨이퍼(200)에 대하여 제2 금속 함유 가스(WF6 가스)와 제2 환원 가스(MS 가스)를 교대로 공급하는 교대 공급법으로 형성함으로써, 웨이퍼(200)에 대하여 WF6 가스와 MS 가스를 동시에 공급하는 동시 공급법을 이용하는 경우보다도 제2 W막의 스텝 커버리지 특성을 향상시킬 수 있다. 이것에 의하여 제2 W막의 막 두께 제어의 제어성을 높일 수 있다.
(g) 제1 W막 상에, 제1 W막보다도 낮은 스트레스값을 갖는 제2 막, 즉, 제1 W막보다도 내부 응력이 작은(막 스트레스가 적은) 제2 W막을 형성함으로써, 제1 W막에 가해지는 응력을 작게 할 수 있어서, 에칭을 행할 때, 제1 W막의 변형이나 도괴 등을 억제할 수 있다.
(h) 상술한 효과는, WF6 가스 이외의 상술한 원료 가스를 사용하는 경우나, NF3 가스 이외의 상술한 에칭 가스를 사용하는 경우나, N2 가스 이외의 불활성 가스를 사용하는 경우에도 마찬가지로 얻을 수 있다.
(4) 변형예
본 실시 형태는 이하의 변형예와 같이 변경할 수 있다. 또한 이들 변형예는 임의로 조합할 수 있다. 특별히 설명이 없는 한, 각 변형예의 각 스텝에 있어서의 처리 수순, 처리 조건은, 상술한 기판 처리 시퀀스의 각 스텝에 있어서의 처리 수순, 처리 조건과 마찬가지로 한다.
(변형예 1)
제2 환원 가스로서 디보란(B2H6, 약칭: DB) 가스, 디클로로실란(SiH2Cl2, 약칭: DCS) 가스, 디실란(Si2H6, 약칭: DS) 가스, 암모니아(NH3) 가스 등을 사용해도 된다. 이들 가스를 사용하는 경우에 있어서도, 도 4에 나타내는 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다.
또한 제2 환원 가스로서 DB 가스를 사용한 경우, 스텝 2b에 있어서의 처리 조건으로서는,
DB 가스 공급 유량: 1 내지 20000sccm
가스 공급 시간: 0.1 내지 60초
처리 온도: 150 내지 400℃
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다. 또한 이 경우, 스텝 1b에 있어서의 처리 온도를 스텝 2b에 있어서의 처리 온도와 마찬가지로 하는 것이 바람직하다.
또한 제2 환원 가스로서 DCS 가스를 사용한 경우, 스텝 2b에 있어서의 처리 조건으로서는,
DCS 가스 공급 유량: 1 내지 2000sccm
가스 공급 시간: 0.1 내지 60초
처리 온도: 300 내지 600℃
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다. 또한 이 경우, 스텝 1b에 있어서의 처리 온도를 스텝 2b에 있어서의 처리 온도와 마찬가지로 하는 것이 바람직하다.
또한 제2 환원 가스로서 DS 가스를 사용한 경우, 스텝 2b에 있어서의 처리 조건으로서는,
DS 가스 공급 유량: 1 내지 2000sccm
가스 공급 시간: 0.1 내지 60초
처리 온도: 200 내지 400℃
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다. 또한 이 경우, 스텝 1b에 있어서의 처리 온도를 스텝 2b에 있어서의 처리 온도와 마찬가지로 하는 것이 바람직하다.
또한 제2 환원 가스로서 NH3 가스를 사용한 경우, 스텝 2b에 있어서의 처리 조건으로서는,
NH3 가스 공급 유량: 1 내지 20000sccm
가스 공급 시간: 0.1 내지 60초
처리 온도: 300 내지 600℃
가 예시된다. 다른 처리 조건은 스텝 1a에 있어서의 처리 조건과 마찬가지로 한다. 또한 이 경우, 스텝 1b에 있어서의 처리 온도를 스텝 2b에 있어서의 처리 온도와 마찬가지로 하는 것이 바람직하다.
또한 제2 환원 가스로서, 상술한 환원 가스 중 2종 이상의 가스를 사용해도 된다.
(변형예 2)
상술한 실시 형태에서는, 제1, 제2 금속 함유 가스에 포함되는 금속 원소가 W인 경우에 대하여 설명하였다. 그러나 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어 제1, 제2 금속 함유 가스에 포함되는 금속 원소가, 구리(Cu), 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 전이 금속 원소나, 알루미늄(Al) 등의 전형 금속 원소인 경우에도 본 발명은 적합하게 적용할 수 있다. 본 변형예에 있어서도 상술한 실시 형태와 마찬가지의 효과가 얻어진다.
(변형예 3)
상술한 실시 형태에서는, 웨이퍼(200) 상에, W 단체로 구성되는 막을 형성하는 예에 대하여 설명하였다. 그러나 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어 웨이퍼(200) 상에 질화텅스텐(WN)막, 산화텅스텐(WO)막, 산질화텅스텐(WON)막, 질화티타늄(TiN)막 등의, 금속 원소를 포함하는 막을 형성하는 경우에도 본 발명은 적합하게 적용할 수 있다. 이들 막을 형성하는 경우에는, 제1 금속막을 형성하는 공정 및 제2 금속막을 형성하는 공정 중 적어도 어느 공정에 있어서, 웨이퍼(200)에 대하여 원료 가스를 공급하는 공정, 웨이퍼(200)에 대하여 환원 가스를 공급하는 공정에 더해, 웨이퍼(200)에 대하여 질화 가스를 공급하는 공정이나 웨이퍼(200)에 대하여 산화 가스를 공급하는 공정을 더 포함하는 사이클을 소정 횟수 행하도록 하면 된다. 질화 가스로서는, 예를 들어 NH3 가스를 사용할 수 있고, 산화 가스로서는, 예를 들어 산소(O2) 가스를 사용할 수 있다.
(변형예 4)
제1 금속막 및 제2 금속막은 각각 상이한 막이어도 된다. 이 경우, 제1 금속막과 제2 금속막의 에칭 레이트가 가까운 것이 바람직하다.
제1, 제2 금속 함유 가스에 포함되는 금속 원소는 각각 상이한 원소여도 된다. 예를 들어 도 6에 나타내는 기판 처리 시퀀스와 같이 제1 금속 함유 가스로서 WF6 가스를 사용하여 제1 금속막으로서 W막을 형성하고, 제2 금속 함유 가스로서 티타늄테트라클로라이드(TiCl4) 가스를 사용하여 제2 금속막으로서 Ti막을 형성해도 된다. 본 변형예에 있어서도 상술한 실시 형태와 마찬가지의 효과가 얻어진다.
제1 금속막으로서 금속 단체로 구성되는 막을 형성하고 제2 금속막으로서 금속 원소를 포함하는 막을 형성해도 된다. 예를 들어 제1 금속막으로서 W막을 형성하고 제2 금속막으로서 WN막, WO막, TiN막 등을 형성해도 된다. 또한, 예를 들어 제1 금속막으로서 W막을 형성하고, 제2 금속막으로서 W막보다도 막 스트레스가 적은 TiN막, WN막을 형성하는 것이 보다 바람직하다.
(변형예 5)
제2 W막 형성 스텝에 있어서는, 도 7에 나타내는 기판 처리 시퀀스와 같이 WF6 가스와 MS 가스를 동시에 공급해도 된다. 본 변형예에 있어서도, 도 4에 나타내는 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다. 또한 제2 W막을 동시 공급법을 이용하여 형성함으로써, 교대 공급법을 이용하는 경우보다도 제2 W막의 성막 레이트를 향상시킬 수 있다. 결과로서, 제1 W막과 제2 W막이 적층되어 이루어지는 W막의 총 성막 레이트를 더 향상시키는 것이 가능해진다. 단, 상술한 바와 같이, 제2 W막을 교대 공급법을 이용하여 형성하는 편이, 제2 W막의 막 두께 제어의 제어성을 높일 수 있는 점에서 바람직하다.
(변형예 6)
도 4에 나타내는 기판 처리 시퀀스에서는, 스텝 2b에 있어서 NF3 가스의 공급을 연속적으로 행하도록 하고 있지만, NF3 가스의 공급을 간헐적으로 복수 회 행하도록 해도 된다. 본 변형예에 있어서도, 도 4에 나타내는 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다.
(변형예 7)
스텝 2b에 있어서는, 웨이퍼(200)에 대하여 NF3 가스와 함께(동시에) O2 가스를 공급하도록 해도 된다. 이 경우, O2 가스의 공급을 NF3 가스의 공급과 동시에 개시해도 되고, O2 가스의 공급을 NF3 가스의 공급보다도 선행하여 개시해도 된다. 또한 NF3 가스의 공급의 정지와 O2 가스의 공급의 정지를 동시에 행해도 되고, NF3 가스의 공급의 정지를 O2 가스의 공급의 정지보다도 선행하여 행해도 된다. 본 변형예에 있어서도, 도 4에 나타내는 기판 처리 시퀀스와 마찬가지의 효과가 얻어진다. 또한 에칭 스텝에 있어서 O2 가스를 흘림으로써, 에칭 가스에 의하여 에칭 대상막 이외의 막 등이 깎인 경우이더라도 곧바로 산화시킬 수 있다. 그 결과, 에칭 대상막 이외의 막과 에칭 가스의 반응을 최소한으로 할 수 있다.
<다른 실시 형태>
이상, 본 발명의 실시 형태를 구체적으로 설명하였다. 단, 본 발명은 상술한 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경 가능이다.
상술한 실시 형태에서는, 반응관이 1중관 구조를 갖는 예에 대하여 설명하였다. 그러나 반응관은, 내부 반응관(이너 튜브)과, 그 외측에 마련된 외부 반응관(아우터 튜브)으로 이루어지는 2중관 구조를 갖고 있어도 된다.
상술한 실시 형태에서는, 제1 W막 형성 스텝 내지 에칭 스텝에 이르는 일련의 스텝을 동일한 처리실(201) 내에서(in-situ로) 행하는 예에 대하여 설명하였다. 그러나 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어 제1, 제2 W막 형성 스텝과 에칭 스텝을 다른 처리실 내에서(ex-situ로) 행할 수도 있다. 또한, 예를 들어 제1 W막 형성 스텝과, 제2 W막 형성 스텝 이후의 일련의 스텝 군을 ex-situ로 행할 수도 있다. 또한, 예를 들어 각각의 스텝을 ex-situ로 행할 수도 있다. 단, 모든 스텝을 in-situ로 행하는 편이, 도중, 웨이퍼(200)가 대기 폭로되는 일은 없어서, 웨이퍼(200)를 청정한 분위기 하에 둔 채 일관하여 처리를 행할 수 있어서 안정된 성막 처리를 행하는 것이 가능해진다.
상술한 실시 형태나 변형예 등은, 불휘발성 반도체 기억 장치(불휘발성 메모리)인 플래시 메모리의 제조 공정의 일 공정으로서 행해지는 금속막의 형성 공정에 적용할 수 있다. 이하, 상술한 실시 형태나 변형예 등의 수법을 적용하여 제조한 플래시 메모리의 일종인 NAND형 플래시 메모리, 그 중에서도 3차원 NAND형 플래시 메모리(이하, 3D NAND라고도 칭함)의 주요부의 구조에 대하여 도 8을 참조하면서 설명한다. 또한 여기서는 편의상, 3D NAND를 구성하는 막이나 구조의 일부에 대하여 설명하는 것으로 하고, 그 이외의 막이나 구조에 대해서는 설명을 생략하기로 한다.
도 8에 도시한 바와 같이 웨이퍼(200)의 표면 상에는, SiO막 등의 절연막(102)과, W막 등의 금속막(104) 등이 교대로 복수 층 적층되어 이루어지는 다층 적층막이 형성되어 있다. 여기서는, 최하층 및 최상층을 절연막(102)으로 하는 예를 도시하고 있다. 금속막(104) 등은 컨트롤 게이트로서 작용한다. 즉, 상하로 인접하는 절연막(102) 사이에, 컨트롤 게이트로서 작용하는 금속막(104) 등이 형성되어 있다. 도 8에서는 편의상, 적층 수가 8층인 예를 도시하고 있지만, 본 발명은 이와 같은 구성에 한정되는 것은 아니다. 다층 적층막에는 채널 홀이 형성되어 있다. 채널 홀 내에는 외주측으로부터 차례로 ONO막, 즉, SiO막/SiN막/SiO막의 3층으로 구성되는 절연막(108)과, 채널 폴리Si막(109)이 형성되어 있다. 절연막(108), 채널 폴리Si막(109)은 각각 통형으로 형성되어 있다. 채널 홀 내의 나머지 부분, 즉, 채널 폴리Si막(109)으로 구성되는 오목부 내는 SiO막 등의 절연막(충전 절연막)(110)으로 메워져 있다. 채널 홀의 내벽 표면과 절연막(108) 사이에, SiO막 또는 산화알루미늄(AlO) 등의 메탈 산화막으로 구성되어 절연막(108)을 보호하는 보호막(107)이 형성되어 있어도 된다.
또한 상술한 실시 형태나 변형예 등은, 다이내믹 랜덤 액세스 메모리(DRAM)나 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 제조 공정의 일 공정으로서 행해지는 워드 라인용의 금속막의 형성 공정에도 적용할 수 있다.
기판 처리에 이용되는 레시피는, 처리 내용에 따라 개별로 준비하여 전기 통신 회선이나 외부 기억 장치(123)를 통하여 기억 장치(121c) 내에 저장해 두는 것이 바람직하다. 그리고 기판 처리를 개시할 때, CPU(121a)가, 기억 장치(121c) 내에 저장된 복수의 레시피 중에서, 기판 처리의 내용에 따라 적정한 레시피를 적절히 선택하는 것이 바람직하다. 이것에 의하여, 1대의 기판 처리 장치에서 다양한 막종, 조성비, 막질, 막 두께의 막을 높은 재현성으로 형성할 수 있게 된다. 또한 오퍼레이터의 부담을 저감시킬 수 있어서, 조작 미스를 회피하면서 처리를 신속히 개시할 수 있게 된다.
상술한 레시피는, 새로이 작성하는 경우에 한정되지 않으며, 예를 들어 기판 처리 장치에 이미 인스톨되어 있던 기존의 레시피를 변경함으로써 준비해도 된다. 레시피를 변경하는 경우에는 변경 후의 레시피를, 전기 통신 회선이나 당해 레시피를 기록한 기록 매체를 통하여 기판 처리 장치에 인스톨해도 된다. 또한 기존의 기판 처리 장치가 구비하는 입출력 장치(122)를 조작하여, 기판 처리 장치에 이미 인스톨되어 있던 기존의 레시피를 직접 변경하도록 해도 된다.
상술한 실시 형태에서는, 한 번에 복수 매의 기판을 처리하는 뱃치식의 기판 처리 장치를 사용하여 막을 형성하는 예에 대하여 설명하였다. 본 발명은 상술한 실시 형태에 한정되지 않으며, 예를 들어 한 번에 1매 또는 수 매의 기판을 처리하는 매엽식의 기판 처리 장치를 사용하여 막을 형성하는 경우에도 적합하게 적용할 수 있다. 또한 상술한 실시 형태에서는, 핫 월형의 처리로를 갖는 기판 처리 장치를 사용하여 막을 형성하는 예에 대하여 설명하였다. 본 발명은 상술한 실시 형태에 한정되지 않으며, 콜드 월형의 처리로를 갖는 기판 처리 장치를 사용하여 막을 형성하는 경우에도 적합하게 적용할 수 있다.
이들 기판 처리 장치를 사용하는 경우에 있어서도, 상술한 실시 형태나 변형예 등과 마찬가지의 처리 수순, 처리 조건에서 성막을 행할 수 있어서, 이들과 마찬가지의 효과가 얻어진다.
또한 상술한 실시 형태나 변형예 등은 적절히 조합하여 사용할 수 있다. 이때의 처리 수순, 처리 조건은, 예를 들어 상술한 실시 형태의 처리 수순, 처리 조건과 마찬가지로 할 수 있다.
실시예
이하, 실시예에 대하여 설명한다.
실시예로서, 도 1에 도시하는 기판 처리 장치를 사용하여, 도 4에 나타내는 기판 처리 시퀀스에 의하여 웨이퍼 상에 W막을 형성하였다. 처리 조건은, 상술한 실시 형태에 있어서의 처리 조건 범위 내의 소정의 조건으로 하였다.
비교예로서, 도 1에 도시하는 기판 처리 장치를 사용하여 제1 W막 형성 스텝을 행함으로써 웨이퍼 상에 W막을 형성하였다. 비교예에서는 제2 W막 형성 스텝을 불실시로 하였다. 다른 처리 조건은, 실시예에 있어서의 처리 수순, 처리 조건과 마찬가지로 하였다.
그리고 실시예 및 비교예에 대하여, 제1 W막 및 제2 W막의 형성 처리의 총 처리 시간을 측정하였다. 도 9의 (a)에 그 결과를 나타낸다. 도 9의 (a)에 따르면, 실시예에 있어서의 제1 W막 및 제2 W막의 형성 처리의 총 처리 시간은, 비교예에 있어서의 총 처리 시간보다도 단축되어 있음을 알 수 있다. 계속해서, 제1 W막 형성 스텝에 있어서의 제1 W막의 성막 레이트, 및 제2 W막 형성 스텝에 있어서의 제2 W막의 성막 레이트를 각각 측정하였다. 도 9의 (b)에 그 결과를 나타낸다. 도 9의 (b)에 따르면, 제2 W막의 성막 레이트는 제1 W막의 성막 레이트보다도 큰 것을 알 수 있다. 즉, 도 9의 (a)(b)로부터, 제2 W막 형성 스텝을 실시함으로써, 웨이퍼가 갖는 오목부를 W막에 의하여 메우는 기판 처리의 생산성을 향상시킬 수 있음을 알 수 있다.
200: 웨이퍼(기판)

Claims (13)

  1. (a) 표면에 오목부를 갖는 기판에 대하여, 제1 금속 함유 가스와 제1 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막을 형성하는 공정과,
    (b) 기판에 대하여, 적어도 제2 금속 함유 가스와, 제1 환원 가스와는 상이한 제2 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막 상에 제2 금속막을 형성하는 공정과,
    (c) 기판에 대하여 에칭 가스를 공급함으로써 적어도 제2 금속막을 에칭하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 금속 함유 가스 및 상기 제2 금속 함유 가스는 할로겐계 화합물이고, 상기 제1 환원 가스는 수소 원소를 포함하는 단체이고, 상기 제2 환원 가스는 수소 원소를 포함하는 화합물인, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 환원 가스는, 상기 제2 환원 가스를 구성하는 각 원소 간의 결합 에너지가 상기 수소 원소끼리의 결합 에너지보다도 작은 화합물인, 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속막과 상기 제2 금속막은 상기 에칭 가스에 대하여 실질적으로 동등한 에칭 레이트를 갖는, 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 금속막은, 상기 제1 금속막보다도 낮은 스트레스값을 갖는, 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    (a)에서는 상기 제1 금속막의 두께를, (c)을 행한 후에 남는 상기 제1 금속막의 두께의 1.1배 이상 1.2배 이하로 하는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속 함유 가스 및 상기 제2 금속 함유 가스에 포함되는 금속 원소는 동일한 원소인, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 금속 원소는 텅스텐인, 반도체 장치의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 금속 함유 가스 및 상기 제2 금속 함유 가스에 포함되는 금속 원소는 상이한 원소인, 반도체 장치의 제조 방법.
  10. (a) 표면에 오목부를 갖는 기판에 대하여, 제1 금속 함유 가스와 제1 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막을 형성하는 공정과,
    (d) 기판에 대하여, 적어도 제2 금속 함유 가스와, 제1 환원 가스와는 상이한 제2 환원 가스를 동시에 공급함으로써, 제1 금속막 상에 제2 금속막을 형성하는 공정과,
    (c) 기판에 대하여 에칭 가스를 공급함으로써 적어도 제2 금속막을 에칭하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  11. (a) 표면에 오목부를 갖는 기판에 대하여, 제1 금속 함유 가스와 제1 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막을 형성하는 공정과,
    (b) 기판에 대하여, 적어도 제2 금속 함유 가스와, 제1 환원 가스와는 상이한 제2 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막 상에 제2 금속막을 형성하는 공정
    을 갖는, 반도체 장치의 제조 방법.
  12. 기판이 처리되는 처리실과,
    상기 처리실 내의 기판에 대하여, 제1 금속 함유 가스, 제2 금속 함유 가스, 제1 환원 가스, 상기 제1 환원 가스와는 상이한 제2 환원 가스, 및 에칭 가스를 공급하는 가스 공급계와,
    상기 처리실 내에 있어서, (a) 표면에 오목부를 갖는 기판에 대하여, 상기 제1 금속 함유 가스와 상기 제1 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막을 형성하는 처리와, (b) 상기 기판에 대하여, 적어도 상기 제2 금속 함유 가스와, 상기 제2 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막 상에 제2 금속막을 형성하는 처리와, (c) 상기 기판에 대하여 상기 에칭 가스를 공급함으로써 적어도 제2 금속막을 에칭하는 처리를 행하게 하도록, 상기 가스 공급계를 제어하도록 구성되는 제어부
    를 갖는, 기판 처리 장치.
  13. 기판 처리 장치의 처리실 내에 있어서,
    (a) 표면에 오목부를 갖는 기판에 대하여, 제1 금속 함유 가스와 제1 환원 가스를, 서로 혼합되지 않도록 교대로 복수 회 공급함으로써 제1 금속막을 형성하는 수순과,
    (b) 기판에 대하여, 적어도 제2 금속 함유 가스와, 제1 환원 가스와는 상이한 제2 환원 가스를, 서로 혼합되지 않도록 복수 회 공급함으로써 제1 금속막 상에 제2 금속막을 형성하는 수순과,
    (c) 기판에 대하여 에칭 가스를 공급함으로써 적어도 제2 금속막을 에칭하는 수순
    을 컴퓨터에 의하여 상기 기판 처리 장치로 하여금 실행하게 하는, 프로그램.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230041586A (ko) * 2021-09-17 2023-03-24 가부시키가이샤 코쿠사이 엘렉트릭 기판 처리 방법, 프로그램, 기판 처리 장치 및 반도체 장치의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111052312A (zh) * 2018-03-26 2020-04-21 株式会社国际电气 半导体器件的制造方法、衬底处理装置及程序

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008283220A (ja) * 2000-11-17 2008-11-20 Tokyo Electron Ltd タングステン膜の形成方法
JP2010153852A (ja) * 2008-12-10 2010-07-08 Novellus Systems Inc 空隙を充填するべく低抵抗率のタングステン膜を堆積させる方法
JP2015109419A (ja) 2013-10-23 2015-06-11 株式会社日立国際電気 半導体デバイスの製造方法、基板処理装置およびプログラム
KR20180019487A (ko) * 2016-08-16 2018-02-26 램 리써치 코포레이션 금속 충진 프로세스 동안 라인 벤딩을 방지하기 위한 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0225568A (ja) * 1988-07-15 1990-01-29 Hitachi Ltd 微細孔の金属穴埋め方法
US5306666A (en) 1992-07-24 1994-04-26 Nippon Steel Corporation Process for forming a thin metal film by chemical vapor deposition
JP2003160867A (ja) 1992-07-24 2003-06-06 Tokyo Electron Ltd 化学気相成長による薄膜形成方法
JP2800788B2 (ja) 1996-06-27 1998-09-21 日本電気株式会社 半導体装置の製造方法
US5906866A (en) * 1997-02-10 1999-05-25 Tokyo Electron Limited Process for chemical vapor deposition of tungsten onto a titanium nitride substrate surface
JP4103461B2 (ja) 2001-08-24 2008-06-18 東京エレクトロン株式会社 成膜方法
US9548228B2 (en) * 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
WO2012039932A2 (en) 2010-09-21 2012-03-29 Applied Materials, Inc. Methods for forming layers on a substrate
JP5710529B2 (ja) * 2011-09-22 2015-04-30 株式会社東芝 半導体装置及びその製造方法
US9362163B2 (en) * 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
WO2016046909A1 (ja) * 2014-09-24 2016-03-31 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、半導体装置およびプログラム
CN111052312A (zh) * 2018-03-26 2020-04-21 株式会社国际电气 半导体器件的制造方法、衬底处理装置及程序

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008283220A (ja) * 2000-11-17 2008-11-20 Tokyo Electron Ltd タングステン膜の形成方法
JP2010153852A (ja) * 2008-12-10 2010-07-08 Novellus Systems Inc 空隙を充填するべく低抵抗率のタングステン膜を堆積させる方法
JP2015109419A (ja) 2013-10-23 2015-06-11 株式会社日立国際電気 半導体デバイスの製造方法、基板処理装置およびプログラム
KR20180019487A (ko) * 2016-08-16 2018-02-26 램 리써치 코포레이션 금속 충진 프로세스 동안 라인 벤딩을 방지하기 위한 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230041586A (ko) * 2021-09-17 2023-03-24 가부시키가이샤 코쿠사이 엘렉트릭 기판 처리 방법, 프로그램, 기판 처리 장치 및 반도체 장치의 제조 방법

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