KR20200015426A - 반도체 웨이퍼의 국부적인 왜곡의 결정에 기초한 전역적인 웨이퍼 왜곡의 개선 - Google Patents
반도체 웨이퍼의 국부적인 왜곡의 결정에 기초한 전역적인 웨이퍼 왜곡의 개선 Download PDFInfo
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Abstract
본 명세서에는 반도체 웨이퍼의 국부적인 왜곡들의 결정에 기초하여 전역적인 웨이퍼 왜곡의 개선(예를 들어, 보정)과 관련된 기술이 개시되어 있다. 본 명세서에서, 왜곡은 면외 왜곡(OPD) 또는 면내 왜곡(IPD)이다. 이 왜곡에 대한 기준 평면은 추정상 평평한 반도체 웨이퍼의 표면에 의해 공유되는 평면에 기초한다. 본 요약서는 청구항들의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다.
Description
관련 출원에 대한 상호 참조
이 출원은 2016년 9월 5일자로 출원된 미국 특허 가출원 제62/383,549호, 2017년 9월 5일자로 출원된 미국 특허 정규 출원 제15/695,966 및 2018년 8월 3일자로 출원된 제16/054,725호와 관련이 있고 이 출원들을 우선권으로 주장하며, 이 출원들의 전체 내용이 참조로서 본 명세서에 포함된다.
반도체 웨이퍼의 전형적인 제조 프로세스에는 많은 단계들이 수반된다. 예를 들어, 전형적인 유입 웨이퍼(예를 들어, 베어 실리콘 웨이퍼)는 절연 층(즉, 유리와 같은 유전체 막)의 퇴적으로 시작한다. 그 후, 리소그래피를 사용하여 절연 층 상에 패턴 마스크 층이 놓인다. 그 후, 에칭을 사용하여 이들 층으로부터 재료들이 선택적으로 제거된다. 그 후, 포토레지스트 마스크가 제거(즉, 스트립)되고 잔여물들 및 입자들이 제거된다(즉, 세정 또는 연마). 마지막으로, 웨이퍼의 각각의 반도체 디바이스에 대해 도전성 재료가 퇴적된다(즉, 퇴적). 요컨대, 단순화되고 전형적인 단계들은 퇴적, 리소그래피, 에칭, 스트립, 세정, 및 퇴적을 포함한다. 물론, 종종, 이들 단계 중 다수가 반복되어 다수의 층을 형성한다.
그들의 설계에 따르면, 각각의 층은 인접한 층의 대응하는 재료와 정렬되도록 하는 방식으로 놓인 재료의 패턴을 갖는다. 예를 들어, 하나의 층의 콘택들이 다음 층의 콘택들과 정렬된다. 오정렬은 유효 수율 및 비용에 영향을 미치는 단락 및 연결 실패를 일으킬 수 있다. 인접한 층들의 재료들의 패턴의 정렬은 본 명세서에서 오버레이(overlay)라고 불린다.
오버레이는 각각의 층이 완벽하게 평평하거나 거의 평평하다고 추정한다. 그러나, 웨이퍼가 평평하지 않은 것은 흔한 일이고, 사실 웨이퍼는 상당히 굽을 수 있다. 이는 웨이퍼 휨(wafer bow)이라고 불린다. 웨이퍼가 평평하지 않기 때문에, 그 휘어진 웨이퍼 상의 층도 마찬가지로 평평하지 않다.
반도체 웨이퍼의 휨은 중간 표면에서 기준 평면까지 자유로운, 클램프로 고정되지 않은 웨이퍼의 중앙 표면의 중심점의 편차이고, 여기서 기준 평면은 정삼각형의 3개의 모서리에 의해 정의된다.
반도체 칩 제조 프로세스 동안에 패턴 오버레이 오차를 최소화하기 위해 반도체 기판에 대한 막 응력을 측정하는 것에 관한 본 발명의 실시예들에 따르면. 일 실시예에서, 방법은, 획득된 형상 데이터(shape data)에 기초하여, 상기 반도체 웨이퍼의 다수의 개별화된 픽셀들 각각의 국부적인 왜곡을 결정하는 단계를 포함한다. 다수의 픽셀들 각각의 결정된 국부적인 왜곡을 생성하고 반도체 웨이퍼의 전역적인 왜곡에 기여하는 각각의 픽셀에서의 하나 이상의 힘을 추정하는 것에 이어서, 다음으로, 시스템은, 다수의 개별화된 픽셀들 각각에 대해 그리고 각각의 픽셀에 대한 추정된 힘들을 사용하여, 상기 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 상기 반도체 웨이퍼의 전역적인 왜곡을 개선하는, 후면 층의 개선 패턴을 생성한다.
다른 실시예에서, 상기 방법은 반도체 웨이퍼의 형상 데이터를 획득하는 웨이퍼 형상 측정기를 포함하는 시스템 상에서 구현될 수 있고, 상기 형상 데이터는 상기 반도체 웨이퍼의 전역적인 왜곡을 나타낸다. 상기 시스템은 또한 웨이퍼 시뮬레이터를 사용하여, 상기 획득된 형상 데이터에 적어도 부분적으로 기초하여, 상기 반도체 웨이퍼의 다수의 개별화된 픽셀들 각각의 국부적인 왜곡을 결정할 수 있다.
상기 시스템은 또한 상기 다수의 픽셀들 각각의 결정된 국부적인 왜곡을 생성하고 상기 반도체 웨이퍼의 전역적인 왜곡에 기여하는 각각의 픽셀에서의 하나 이상의 힘을 추정하는 응력 추정기를 포함할 수 있다. 전술한 컴포넌트들은, 상기 다수의 개별화된 픽셀들 각각에 대해 그리고 각각의 픽셀에 대한 추정된 힘들을 사용하여, 상기 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 상기 반도체 웨이퍼의 전역적인 왜곡을 개선하는, 후면 층의 개선 패턴을 생성하는 후면 패턴 생성기에 정보를 제공할 수 있다.
본 발명의 다른 실시예에서, 기판 휨을 최소화하는 후면 패턴은 반도체 웨이퍼의 형상 데이터를 획득하는 것 - 상기 형상 데이터는 반도체 웨이퍼의 왜곡을 나타냄 -, 상기 반도체 웨이퍼의 등이축 웨이퍼 응력를 계산하는 것을 포함할 수 있고, 상기 계산은 상기 획득된 형상 데이터에 기초한다. 상기 반도체 웨이퍼의 초기 커스텀 파라미터들을 획득하는 것에 이어서, 상기 계산된 등이축 웨이퍼 응력에 기초하여 그리고 상기 획득된 커스텀 파라미터들에 적어도 부분적으로 기초하여 웨이퍼 왜곡을 계산하는 것, 상기 획득된 웨이퍼 형상 데이터와 상기 계산된 웨이퍼 형상 사이의 차이로서 잔여 웨이퍼 형상을 결정하는 것, 잔여 웨이퍼 형상 또는 웨이퍼 왜곡, 또는 둘 다를 감소시키기 위해 커스텀 파라미터들을 업데이트하는 것, 상이한 커스텀 파라미터들로 상기 웨이퍼 형상 계산 및 잔여 웨이퍼 형상 결정을 반복함으로써 판 이론 방정식들에 대한 솔루션을 최적화하는 것, 및 상기 솔루션에 적어도 부분적으로 기초하여 개선 패턴을 생성하는 것이 수행되고, 상기 개선 패턴은, 상기 반도체 웨이퍼의 후면에 적용될 때 상기 반도체 웨이퍼의 왜곡을 개선할 수 있다.
도 1은 본 명세서에서 설명된 기술에 따른 왜곡된 웨이퍼의 상이한 예시적인 표현들을 도시한다.
도 2는 본 명세서에서 설명된 기술에 따른 예시적인 웨이퍼 왜곡 개선 시스템(200)이다.
도 3은 본 명세서에서 설명된 기술에 따른 개별화된 웨이퍼 시뮬레이션의 예시적인 표현이다.
도 4는 본 명세서에서 설명된 기술에 따른 예시적인 프로세스의 흐름도이다.
도 5는 본 명세서에서 설명된 기술에 따른 예시적인 프로세스의 흐름도이다.
도 6a는 본 명세서에서 설명된 기술에 따른 예시적인 프로세스의 흐름도이다.
도 6b는 본 명세서에서 설명된 기술에 따른 개선 패턴의 생성의 예시이다.
상세한 설명은 첨부된 도면들을 참조한다. 도면들에서, 참조 번호의 가장 왼쪽 숫자(들)는 참조 번호가 처음 나타나는 도면을 식별한다. 동일한 번호들은 도면들 전체에 걸쳐 유사한 피처들 및 컴포넌트들을 참조하기 위해 사용된다.
도 2는 본 명세서에서 설명된 기술에 따른 예시적인 웨이퍼 왜곡 개선 시스템(200)이다.
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도 4는 본 명세서에서 설명된 기술에 따른 예시적인 프로세스의 흐름도이다.
도 5는 본 명세서에서 설명된 기술에 따른 예시적인 프로세스의 흐름도이다.
도 6a는 본 명세서에서 설명된 기술에 따른 예시적인 프로세스의 흐름도이다.
도 6b는 본 명세서에서 설명된 기술에 따른 개선 패턴의 생성의 예시이다.
상세한 설명은 첨부된 도면들을 참조한다. 도면들에서, 참조 번호의 가장 왼쪽 숫자(들)는 참조 번호가 처음 나타나는 도면을 식별한다. 동일한 번호들은 도면들 전체에 걸쳐 유사한 피처들 및 컴포넌트들을 참조하기 위해 사용된다.
본 명세서에는 반도체 웨이퍼의 국부적인 왜곡들의 결정에 기초하여 전역적인 웨이퍼 왜곡의 개선(예를 들어, 보정)과 관련된 기술이 개시되어 있다. 본 명세서에서, 왜곡은 면외 왜곡(out-of-plane distortion, OPD) 또는 면내 왜곡(in-plane distortion, IPD)이다. 이 왜곡에 대한 기준 평면은 추정상 평평한 반도체 웨이퍼의 표면에 의해 공유되는 평면에 기초한다.
따라서, 면외 왜곡은 기준 평면 위 및/또는 아래로 연장되는 웨이퍼의 재료의 벤딩(bending), 리플링(rippling), 굽음(curved) 등을 수반한다. 따라서, 면외 왜곡을 갖는 웨이퍼는 평평하지 않다.
반대로, 면내 왜곡은 기준 평면을 따라 재료의 팽창, 스트레칭, 또는 압축을 수반한다. 따라서, 웨이퍼는 여전히 평평할 수 있지만, 재료의 밀도는 불균일하고/하거나 웨이퍼의 형상은 불균일하다.
도 1은 왜곡된 웨이퍼(100)의 일 예를 도시한다. 예시적인 왜곡된 웨이퍼(100)는 상이한 웨이퍼 표현들(110, 112, 114)로 묘사되어 있고, 이들은 왜곡이 점진적으로 증가하는 것으로 도시되어 있다. 웨이퍼 표현(110)은 평평하게 도시되어 있다. 웨이퍼 표현(112)은 얕은 그릇 형상을 갖는다. 웨이퍼 표현(114)은 더 깊은 그릇 형상을 갖는다.
예시적인 왜곡된 웨이퍼(100)의 형상은 면외 및 면내에서 작용하는 응력 또는 힘에 의해 야기될 수 있다. 팽창 및 수축 힘들(즉, x-방향 및 y-방향 힘들)은 웨이퍼 자체와 동일한 평면에서 웨이퍼를 밀거나 당기고 종종 119의 방향 화살표로 나타낸 바와 같은 일부 면외 왜곡을 생성한다.
116에 의해 도시된 수직 왜곡은 120에 의해 도시된 수평 이동을 야기한다. 웨이퍼가 테이블 상에 클램프로 고정될 때, 수평 이동(120)은 IPD를 야기하고 오버레이에 기여할 수 있다.
또한, 수평력은 웨이퍼가 수평 방향으로 팽창 또는 수축되도록할 수 있다. 이들 힘은 추가 왜곡 및 오버레이를 야기할 수 있다.
본 명세서에서, 전역적인 웨이퍼 왜곡은 반도체 웨이퍼의 일부 부분만이 아니라 전체 반도체 웨이퍼의 왜곡을 지칭한다. 즉, 웨이퍼의 전역적인 왜곡은 전체 또는 전체의 상당 부분으로 나타나는 왜곡이다. 구현에 따라, 전역적인 왜곡에 대한 웨이퍼의 상당 부분은 웨이퍼의 30% 초과, 50% 초과, 또는 65% 초과에 걸쳐 나타난다. 예를 들어, 웨이퍼 표현(114)의 전체 그릇 형상은 전역적인 왜곡의 일 예이다.
대조적으로, 국부적인 왜곡은 전체 웨이퍼보다는 반도체 웨이퍼의 단지 일부의 왜곡을 지칭한다. 즉, 웨이퍼의 국부적인 왜곡은 전체의 상당하지 않은 부분에 걸쳐 나타나는 왜곡이다. 구현에 따라, 전역적인 왜곡에 대한 웨이퍼의 상당하지 않은 부분은 웨이퍼의 30% 미만, 15% 미만, 또는 5% 미만에 걸쳐 나타난다.
예를 들어, 웨이퍼 표현(114)의 영역(122)의 국부적인 왜곡은 국부적인 왜곡을 나타낸다. 일 구현과 함께 본 명세서에서 사용된, 국부적인 왜곡은 웨이퍼의 각각의 개별화된 부분 또는 영역에 적용된다. 본 명세서에서 사용된, 웨이퍼의 개별화된 부분 또는 영역은 픽셀이라고 불린다.
웨이퍼 휨(즉, 1차 왜곡) 또는 웨이퍼 뒤틀림(즉, 2차 왜곡)은 전역적인 왜곡들 및, 특히, 전역적인 면외 왜곡들의 예들이다.
본 명세서에서 설명된 기술은 반도체 웨이퍼의 다수의 개별화된 픽셀들 각각의 국부적인 왜곡의 결정을 포함할 수 있다. 그 결정은 해당 웨이퍼의 형상 데이터에 기초한다. 형상 데이터는 웨이퍼의 전역적인 왜곡을 나타낸다.
픽셀들 각각에 대해, 본 명세서에서 설명된 기술은 해당 픽셀들의 결정된 국부적인 왜곡을 생성하고 반도체 웨이퍼의 전역적인 왜곡에 기여하는 해당 픽셀에서의 하나 이상의 힘(예를 들어, 응력)의 추정을 포함할 수 있다. 각각의 픽셀에 대해, 본 명세서에서 설명된 기술은, 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 반도체 웨이퍼의 전역적인 및 국부적인 왜곡을 개선(예를 들어, 보정)하는 후면 층의 개선(예를 들어, 보정) 패턴을 생성할 수 있다.
기판(예를 들어, 웨이퍼)의 상부 면은 전형적으로 막 스택, 제조된 디바이스, 부분적으로 제조된 디바이스, 피처 등을 수용한다. 따라서, 기판의 상부 면은 또한 작업 표면으로도 알려질 수 있다. 상부 면으로부터 기판의 반대 면은 기판의 후면이다.
반도체 제조에서, 기판은 전형적으로 그 위에 퇴적 및/또는 제조되는 다양한 막 및 디바이스의 오버레이에 대해 왜곡된다. 그러한 프로세스들은 어닐링 및 기판을 왜곡시키는 경향이 있는 다른 처리를 포함할 수 있다. 그러나, 본 명세서에서의 기법들은 그러한 기판의 왜곡을 보정한다.
반도체 디바이스 제조 기술이 진보함에 따라, 반도체 디바이스를 제조하는 데 사용되는 포토리소그래피 시스템 및 코터/현상제에 대한 요구가 증가하고 있다. 이는 기판 정렬의 정확성에 대한 요구의 증가를 포함한다. 기판은 전형적으로 웨이퍼 테이블이라고 지칭되는 척(chuck) 상에 장착된다. 노광 중에, 기판 상의 노광되고 있는 피처들은 기판 상의 기존 피처들을 오버레이할 필요가 있다. 원하는 오버레이 성능을 달성하기 위해, 기판은 노광 전에 기판 스테이지에 정렬된다. 오버레이 오차는 기판의 예측된 위치와 실제 위치 사이의 차이이다.
평평해진 기판은 면외 왜곡이 최소인 기판이다. 추정은 평평한 기판이 오버레이들의 정렬을 보장한다는 것이다. 그러나, 웨이퍼에 대한 수평 힘으로 인한 왜곡도 있다. 즉, 면내 왜곡. 본 명세서에서 설명된 기술들의 구현 중 적어도 일부는 벤딩 및 스트레칭으로부터의 왜곡으로 인해 발생할 수 있는 기판의 IPD를 해결한다.
도 2는 예시적인 웨이퍼 왜곡 개선 시스템(200)을 도시한다. 예시적인 웨이퍼 왜곡 개선 시스템(200)은 본 명세서에서 설명된 기술의 구현의 일 예이다.
예시적인 웨이퍼 왜곡 개선 시스템(200)은 웨이퍼 형상 측정기(210), 대상 웨이퍼 시뮬레이터(220), 응력 추정기(230), 후면 패턴 생성기(240), 및 후면 패턴 적용기(250)를 포함한다. 이들 컴포넌트 각각은, 적어도 부분적으로, 컴퓨팅 하드웨어, 펌웨어, 또는 하드웨어, 펌웨어 및 소프트웨어의 조합에 의해 구현될 수 있다.
웨이퍼 형상 측정기(210)는 대상 웨이퍼(205)에 관한 웨이퍼 형상 데이터를 취득한다. 대상 웨이퍼(205)는 면외 및/또는 면내 왜곡을 나타내는 기판이다. 기준 평면 라인(206)은 대상 웨이퍼(205)의 일부가 아니고, 평면 또는 평평한 기준점을 예시하는 것에 불과하다.
대상 웨이퍼(205)는 대상 웨이퍼(205)의 상부 표면(207) 상에 적어도 부분적으로 제조된 다수의 반도체 구조들을 갖는다. 예를 들어, 그러한 구조들은 게이트, 트랜지스터, 트렌치, 비아, 하드 마스크, 막 등을 포함할 수 있다. 따라서, 대상 웨이퍼(205)는 반도체 등급 기판일 수 있다. 웨이퍼는 비평면인 후면 표면(209)을 갖는다. 후면 표면(209)은 다수의 반도체 구조들의 제조의 결과로서 비평면이다. 후면 표면(209)은 상부 표면(207)(작업 표면으로도 알려짐)의 반대측이다.
전체 대상 웨이퍼(205)는 휨(상부 표면(207)을 포함함)을 가질 수 있고 이 휨은 적어도 후면 표면(209)에서 나타난다는 점에 유의한다. 처음에, 대상 웨이퍼(205)는 표면 높이 편차가 약 100 나노미터 또는 심지어 10 나노미터의 허용 오차 내에 유지될 수 있다는 점에서 평면일 수 있다는 점에도 유의한다. 또한, 본 명세서에서 비평면인 것은 미크론 거리 또는 미크론 스케일링과 관련된다는 점에 유의한다. 예를 들어, 약 1 미크론 내지 대략 300 미크론보다 큰 표면 높이 편차는 비평면으로 간주될 수 있다. 따라서, 육안에 의한 검사로부터 기판은 완벽하게 평평하게 보일 수 있지만, 포토리소그래피 시스템 및 다른 그러한 시스템의 분해 능력과 관련하여, 기판은 충분히 평평하지 않다.
통상적으로, 주어진 기판은 1 내지 400 미크론의 휨 또는 처짐(deflection)을 발생시킬 수 있다. 노광은 때때로 약간의 처짐을 고려할 수 있지만, 오버레이는 여전히 처짐에 의해 영향을 받는다.
웨이퍼 형상 측정기(210)는 대상 웨이퍼(205)의 곡선 또는 형상을 직접 측정하거나 또는 계측 툴(예를 들어, KLA-Tencor에 의해 제조된 Patterned Wafer Geometry 툴)로부터 그에 대한 측정치들을 수신한다. 이들 측정치는 처짐 측정치 또는 웨이퍼 형상 데이터라고 불릴 수 있다. 그러한 처짐 측정은 광학 검출, 반사 기법들, 및 음향 측정과 같은 다양한 메커니즘을 사용하여 달성될 수 있다. 이 측정은 본질적으로 면외 왜곡을 측정한다.
예를 들어, 이는 평면 좌표계와 관련 있는 z-높이 측정 또는 상대적 처짐을 포함하는 주어진 기판의 x, y 또는 방사상 위치들을 생성하는 것을 포함할 수 있다. 이는 볼록 부분과 오목 부분을 구별하기 위해 양 또는 음의 값을 사용할 수 있지만, 다른 스케일링 시스템이 사용될 수도 있다. 따라서, 처짐 특성은 기판 상의 측면 위치(즉, 공간 위치)에 의해 높이의 상대적 차이들을 맵핑한다.
도 1의 차트(130)는 웨이퍼로부터 획득된 웨이퍼 형상 데이터의 2차원(2D) 차트의 일 예이다. 음영은 웨이퍼의 영역 상에 플로팅된 면외(즉, Z-위치) 왜곡을 나타낸다.
웨이퍼 형상 측정기(210)는 웨이퍼 형상 데이터에 공간 필터들을 적용하고 수학 함수(예를 들어, 제르니케(Zernike) 다항식)를 사용하여 해당 데이터를 처리할 수 있다. 웨이퍼 형상 측정기(210)의 동작은 반도체 웨이퍼의 형상 데이터를 획득하는 것으로 기술될 수 있고, 여기서 형상 데이터는 반도체 웨이퍼의 전역적인 왜곡을 나타낸다.
대상 웨이퍼 시뮬레이터(220)는 웨이퍼 모델(225)로부터의 데이터에 기초하여 그리고 응력 추정기(230)와 협력하여 대상 웨이퍼(205)의 시뮬레이션 또는 모델을 생성한다. 웨이퍼 모델(225)은 이상화된 막 응력(예를 들어, 등이축 막 응력(equibiaxial film stress))을 받는 처음에는 평평한 웨이퍼의 매우 상세한 물리학 모델이다. 이는, 예를 들어, 유한 요소 해석(finite element analysis, FEA)을 위해 FE 방법(FEM)을 사용하는 유한 요소(FE) 모델을 사용하여 달성될 수 있다.
FEM은 공학 및 수리 물리학의 문제를 해결하기 위한 수치적 방법이다. 관심 있는 전형적인 문제 영역들은 구조 해석, 열 전달, 유체 흐름, 물질 전달, 및 전자기 퍼텐셜을 포함한다. 이들 문제의 분석적 솔루션은 일반적으로 편미분 방정식의 경계 값 문제에 대한 솔루션을 필요로 한다. FEM은 큰 문제를 유한 요소들이라고 불리는 더 작고 더 간단한 부분들로 세분한다. 그 후 이들 유한 요소를 모델링하는 간단한 방정식들을 전체 문제를 모델링하는 방정식들의 더 큰 시스템으로 조립한다.
우선, 대상 웨이퍼 시뮬레이터(220)는 이상화된 웨이퍼 모델(225)을 영역들 또는 청크들의 격자 또는 어레이로 개별화하였다. 격자는, 예를 들어, 데카르트 격자, 직선 격자, 곡선 격자, 또는 구조화된 격자일 수 있다. 본 명세서에서, 이들 청크는 텔레비전 스크린의 화소(즉, 픽셀)와 유사하기 때문에 "픽셀들"이라고 불린다. 이 액션은 본 명세서에서 개별화(discretization), 청킹(chunking) 또는 픽셀화(pixilation)일 수 있다.
도 3은 픽셀들의 데카르트 격자가 적용된 예시적인 웨이퍼 시뮬레이션(300)을 도시한다. 픽셀들은 A1부터 J6까지 순차적으로 번호가 매겨지는데 첫 번째 문자는 행을 나타내고 숫자는 해당 행 내의 열 위치를 나타낸다. 이 예시적인 웨이퍼 시뮬레이션(300)은 단지 예시를 위해 제공된다. 그것은 본 명세서에서 설명된 기술의 더 나은 하나 이상의 구현을 설명하기 위해 본 명세서에서 참조된다.
픽셀화(pixelization) 후에, 예시적인 웨이퍼 왜곡 개선 시스템(200)의 컴포넌트들은, 대상 웨이퍼(205)의 시뮬레이션의 픽셀들 상에서, 최저 레벨에서 동작한다. 따라서, 이상화된 웨이퍼 모델(225)의 데이터는 각각의 픽셀에 대응하는 청크로 함께 수집된다. 전형적으로, 대상 웨이퍼(205)의 시뮬레이션은 웨이퍼의 미세한 부분들의 미세 레벨 상세를 갖는다.
픽셀화 후에, 각각의 픽셀의 관련 데이터가 해당 픽셀에 대해 수집된다. 즉, 픽셀의 관련 데이터는 왜곡에 영향을 미칠 수 있는 데이터를 포함한다. 예를 들어, 이상화된 웨이퍼 모델(225)의 픽셀 F4에 대응하는 영역의 관련 데이터 전부가 함께 수집되어 대상 웨이퍼(205)의 시뮬레이션에서 픽셀 F4에 적용된다.
응력 추정기(230)는 웨이퍼의 상부 표면(207) 상의 막(들)에 기초하여 대상 웨이퍼(205)에 대한 응력을 추정한다. 그 추정은 웨이퍼 형상 측정기(210)에 의해 획득된 형상 데이터에 기초한다. 이는 종래의 접근법들 또는 새로운 접근법들을 통해 달성될 수 있다. 예를 들어, 스토니(Stoney) 방정식은 웨이퍼의 형상에 기초하여 웨이퍼 상에 유도된 응력을 결정하기 위해 사용될 수 있다.
도 1의 차트(140)는 웨이퍼 형상 데이터의 기울기의 계산으로부터 도출된 추정된 면내 왜곡(IPD) 데이터의 2D 차트의 일 예이다. 음영은 웨이퍼의 영역 상에 플로팅된 IPD의 상대적 양을 나타낸다. 웨이퍼의 한 면 상의 응력이 가해진 막에 대해, 주어진 방향에서의 데이터 포인트들의 기울기는 웨이퍼가 척으로 고정될 때 오버레이 오차에 기여하는 IPD에 비례한다.
IPD는 다음 방정식을 통해 웨이퍼 휨의 기울기에 근사화될 수 있다:
첫 번째 항은 막 응력으로 인한 면내 스트레칭을 나타내고 두 번째 항은 막 응력에 의해 야기된 벤딩을 나타낸다. 이 방정식으로, 측정된 웨이퍼 휨(웨이퍼 형상 데이터의 일 예임)는 IPD로 변환될 수 있다.
웨이퍼가 테이블 상에 배치될 때 벤딩 성분의 많은 부분이 감소된다. 그 후, 스트레칭 성분의 많은 부분이 리소그래피 툴에 의해 고려된다. 나머지 성분들은 오버레이에 기여한다.
(웨이퍼와 같은) 가요성 기판 상의 박막에서의 응력은 기판의 곡률을 유도한다. 보통, 기판은 막보다 훨씬 더 두꺼워서, 기판의 작고 순전히 탄성인 변형을 야기한다. 이 경우, 스토니 방정식은 기판의 측정된 곡률로부터 막에서의 응력을 산출한다. 스토니 방정식은 막과 기판의 두께 및 기판의 탄성 속성을 포함한다. 전형적으로, 기판의 탄성 속성은 E(영률) 및 ν푸아송 비)에 의해 특정된다.
스토니의 방정식은 웨이퍼 형상 
, 및 박막 코팅의 응력 
와 상관 관계가 있는 첫 번째 이론이다. 스토니의 방정식은 다음과 같이 주어진다:
여기서 
및 
는 각각 막 응력 및 두께이고; 
는 각각 기판의 영률, 푸아송 비 및 두께이고; 
는 웨이퍼의 변형된 곡률이다. 곡률 
는 웨이퍼 형상의 2차 도함수 
를 취함으로써 획득될 수 있다.
응력 추정기(230)는, 대상 웨이퍼 시뮬레이터(220)에 의해 제공된 개별화된 웨이퍼 시뮬레이션을 사용하여, 웨이퍼 시뮬레이션의 각각의 픽셀에 작용하는 힘을 추정한다. 각각의 픽셀에서 힘의 추정은 그 자체의 픽셀에 대한 힘의 영향 및 다른 픽셀들에 대한 힘의 영향을 고려한다. 사실, 픽셀의 힘이 모든 픽셀(자체를 포함함)에 미치는 영향이 그 힘의 추정에 고려된다. 픽셀의 힘의 진폭은 웨이퍼 형상 데이터와 밀접하게 매칭하는 그 힘의 영향에 기초하여 선택된다.
도 1의 차트(150)는 웨이퍼 형상 데이터로부터 추정된 힘의 2D 차트의 일 예이다. 음영은 웨이퍼의 영역 상에 플로팅된 힘의 상대적 양을 나타낸다. 이는 응력과 수학적으로 관련된 곡률을 얻기 위해 추정된 IPD의 기울기를 취함으로써 계산될 수 있다.
그렇게 하는 데 있어서, 추정되는 픽셀의 힘(들)은 전체 픽셀에 걸쳐 적용되는 것으로 가정되는 일정한 것들이다. 본 명세서에서, 이는 일정한 막 응력으로 픽셀들을 활성화시키는 것이라고 불릴 수 있다.
또한, 대상 웨이퍼 시뮬레이터(220)와 응력 추정기(230)는 협력적으로 동작하여 상호 작용하여 추정치들을 개선한다. 즉, 각각의 픽셀의 힘의 추정치들은 획득된 웨이퍼 형상 데이터의 왜곡을 갖는 웨이퍼를 생성하게 될 힘들과의 그것들의 매칭을 최적화하도록 상호 작용하여 개선된다. 이 프로세스는 각각의 픽셀에 대한 계산들의 라이브러리들의 생성 및 사용에 의해 보조될 수 있다. 그러한 라이브러리들을 갖는 것의 효과는 각각의 반복마다 필요한 재계산의 양을 감소시키는 것이다.
라이브러리들은 유한 요소 시뮬레이션들을 사용하여 생성된다. 예시적인 라이브러리는 몇몇 막 응력 프로파일들에 대한 대상 웨이퍼의 왜곡을 포함한다. 예시적인 라이브러리는 웨이퍼의 상부 표면을 다수의 작은 조각들(즉, 픽셀들)로 개별화하고 각각의 조각에 한번에 하나씩 균일한 응력을 가함으로써 생성된다.
유한 요소 시뮬레이션은 조각의 영향에 대응하는 왜곡을 출력한다. 이러한 방식으로, 막 응력 프로파일은 모든 조각들에 걸친 응력들의 개별화된 분포에 의해 표현될 수 있다. 그 후, 중첩 규칙에 의해, 모든 조각들이 함께 더해져서 전역적인 왜곡을 형성할 수 있다.
그러한 라이브러리는 막 응력 프로파일을 획득하기 위해 왜곡과 비교하는 데 사용될 수 있다. 왜곡으로부터, 막 응력 프로파일은 최적화 접근법을 통해 각각의 조각에서의 응력들을 변화시킴으로써 구해지고, 그 변화는 해당 조각에서의 왜곡 기여도를 변화시킨다.
시뮬레이션 라이브러리 방법으로부터의 결과들은 전체 유한 요소 시뮬레이션에 필적한다. 그러나, 시뮬레이션 라이브러리 방법은 보통 1 분 내에 솔루션을 계산하는 반면 전체 유한 요소 시뮬레이션은 몇 배 더 오래 걸릴 수 있다.
대상 웨이퍼 시뮬레이터(220)와 응력 추정기(230)의 협력적 동작은, 획득된 형상 데이터에 기초하여, 반도체 웨이퍼의 다수의 개별화된 픽셀들 각각의 국부적인 왜곡을 결정하고, 다수의 픽셀들 각각의 결정된 국부적인 왜곡을 생성하고 반도체 웨이퍼의 전역적인 왜곡에 기여하는 각각의 픽셀에서의 하나 이상의 힘을 추정하는 것으로 기술될 수 있다.
후면 패턴 생성기(240)는, 대상 웨이퍼 시뮬레이터(220)와 응력 추정기(230)의 협력의 결과인, 대상 웨이퍼 시뮬레이션의 각각의 픽셀에 작용하는 힘(들)의 최적화된 추정을 수신한다. 후면 패턴 생성기(240)는, 다수의 개별화된 픽셀들 각각에 대해 그리고 각각의 픽셀에 대한 추정된 힘(들)을 사용하여, 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 반도체 웨이퍼의 전역적인 및 국부적인 왜곡을 개선하는, 후면 층의 개선 패턴을 생성한다.
본 명세서에서 사용된, 개선은 대상 웨이퍼의 왜곡을 감소시키는 것을 포함한다. 일부 구현들에서, 이 액션은 보정이라고 불릴 수 있다. 그럼에도 불구하고, 개선 액션은 면외 및/또는 면내 왜곡을 감소시키는 후면 층의 적용을 야기한다. 다양한 인자들이 후면 패턴을 생성하는 데 들어간다. 그 인자들은, 적어도 부분적으로, 후면 막의 압축/인장 응력, 막의 두께, 그리고 후면 막의 설계된 패턴/응력 분포 프로파일을 포함한다.
후면 패턴 생성기(240)는 후면 패턴을 디지털 파일(예를 들어, 이미지) 또는 그러한 패턴들의 데이터베이스로서 저장소(245)에 저장할 수 있다. 대안적으로, 후면 패턴 생성기(240)는 후면 패턴을 생성하도록 적절한 툴에 지시하는 명령어 세트를 생성할 수 있다. 그 명령어 세트는 그러한 툴에 바로 전송될 수 있거나 저장소(245)에 저장될 수 있다.
후면 패턴 적용기(250)는 후면 패턴을 생성하여 대상 웨이퍼의 후면에 퇴적시키는 툴 또는 툴 세트이다. 그 결과, 대상 웨이퍼의 왜곡은 감소되고 아마도 제거된다.
후면 패턴 적용기(250)에 의해 수행되는 개선 액션은 왜곡 보정을 돕기 위해 하나 이상의 막을 후면 표면 상에 퇴적시킴으로써 달성될 수 있다. 도 2는 대상 웨이퍼의 보정된 버전인 기판(255)을 도시한다. 기판(255)은 상부 표면(257) 및 후면 막(259)이 퇴적되어 있는 후면 표면을 갖는다. 예를 들어, 기판을 안쪽으로 당기거나 바깥쪽으로 밀어낼 수 있는 후면 막(259)이 후면 표면 상에 퇴적된다.
예시적인 시스템(200)의 일부 구현들에서, 시스템은 대상 웨이퍼가 이상적이라고 추정할 수 있다. 즉, 웨이퍼 상의 막은 균일하다. 다른 구현들에서는, 이것이 가정되지 않고, 사실, 웨이퍼 상의 막들의 불균일성이 예상되고 고려된다.
다수의 비이상적인 것들이 웨이퍼에 존재하고 해당 웨이퍼의 프로세싱은 예측된 것 대 실제 결과의 오차를 증가시킬 수 있다. 그러한 비이상적인 것들은 (예를 들어): 웨이퍼를 가로지른 후면 막 두께 균일성, 웨이퍼를 가로질러 보정 막이 노광되는 설정된 조사량(dose) 대 실제 조사량의 변화, 후면 패턴들의 배치, 웨이퍼를 가로지른 그 후면 패턴들의 에칭 및 에칭 프로파일의 변화, 및 시뮬레이션의 충실도의 한계로 인한 시스템 오차들을 포함한다.
주기적으로 또는 각각의 웨이퍼마다 업데이트되는 저장된 교정 파일들의 실험적으로 결정된 데이터베이스가 주어진 픽셀들에 대해 가능한 응력의 상한 및 하한 경계들을 재정의하는 데 사용된다. 그 후 후면 패턴은 이들 새로운 경계들로 최적화된다.
도 4는 반도체 웨이퍼의 국부적인 왜곡들의 결정에 기초한 전역적인 웨이퍼 왜곡의 개선을 위해 본 명세서에서 설명된 기법들을 구현하는 예시적인 프로세스(400)를 예시하는 흐름도이다. 예시적인 프로세스(400)는, 적어도 부분적으로, 예시적인 웨이퍼 왜곡 개선 시스템(200)에 의해 수행된다. 단순성을 위해, 동작을 수행하는 액터는 "시스템"이라고 불린다. 물론, 구현에 따라서는, 액션들은 시스템의 컴포넌트, 시스템의 컴포넌트들에 의해, 또는 분명히 시스템의 부분이 아닌 디바이스에 의해 수행될 수 있다.
블록 410에서, 시스템은 반도체 웨이퍼의 형상 데이터를 획득한다. 도 1의 차트(130)는 그 형상 데이터의 표현이다. 해당 데이터는 대상 웨이퍼의 직접 또는 간접 측정으로부터 획득될 수 있다. 형상 데이터는 반도체 웨이퍼의 전역적인 왜곡을 나타낸다.
블록 420에서, 시스템은, 획득된 형상 데이터에 기초하여, 반도체 웨이퍼의 다수의 개별화된 픽셀들 각각의 국부적인 왜곡을 결정한다. 시스템은 웨이퍼의 맵 또는 모델을 픽셀화하였다. 그 후 시스템은 각각의 픽셀에 대한 국부적인 왜곡(예를 들어, 면외 및/또는 면내 왜곡)의 양을 결정하거나 추정한다.
일부 구현들에서, 시스템은 형상 데이터를 라이브러리와 직접 비교한다. 최적화 루프가 픽셀들의 모든 포인트들과 영향들을 동시에 비교한다.
국부적인 왜곡들의 결정은 다수의 개별화된 픽셀들을 반도체 웨이퍼 상에 맵핑하는 것을 포함할 수 있다. 각각의 다수의 개별화된 픽셀이 반도체 웨이퍼의 영역에 맵핑된다. 그 결정은 또한, 다수의 개별화된 픽셀들 각각에 대해, 해당 픽셀에 대한 왜곡의 진폭을 나타내는 국부적인 왜곡의 값을 계산하는 것을 포함할 수 있다.
예시적인 프로세스(400)의 구현에 따라서는, 전역적인 왜곡은 단지 면외 왜곡, 단지 면내 왜곡, 또는 양쪽 유형의 왜곡을 포함할 수 있다. 유사하게, 국부적인 왜곡은 단지 면외 왜곡, 단지 면내 왜곡, 또는 양쪽 유형의 왜곡을 포함할 수 있다.
블록 430에서, 시스템은 다수의 픽셀들 각각의 결정된 국부적인 왜곡을 생성하고 반도체 웨이퍼의 전역적인 왜곡에 기여하는 각각의 픽셀에서의 하나 이상의 힘을 추정한다. 각각의 픽셀에서의 하나 이상의 힘의 추정은 그 자체의 픽셀에 대한 하나 이상의 힘의 영향 및 다른 픽셀들에 대한 하나 이상의 힘의 영향을 고려한다. 사실, 픽셀의 힘(들)이 모든 픽셀(자체를 포함함)에 미치는 영향이 그 힘(들)의 추정에 고려된다. 픽셀의 힘(들)의 진폭은 웨이퍼 형상 데이터와 밀접하게 매칭하는 그 힘의 영향에 기초하여 추정된다.
각각의 픽셀에서의 하나 이상의 힘의 추정은 해당 픽셀의 국부적인 왜곡을 복제하고 전역적인 왜곡에 기여하는 픽셀에 대한 힘들을 모델링하는 것; 각각의 픽셀에 대해 하나 이상의 힘의 최적화된 값이 발견될 때까지, 변화하는 힘들로 상기 모델링을 반복적으로 수행하는 것; 및 하나 이상의 힘의 최적화된 값을 해당 픽셀에 할당하는 것을 포함할 수 있다.
블록 440에서, 시스템은, 다수의 개별화된 픽셀들 각각에 대해 그리고 각각의 픽셀에 대한 추정된 힘들을 사용하여, 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 반도체 웨이퍼의 전역적인 및 국부적인 왜곡을 개선하는, 후면 층의 개선 패턴을 생성한다.
일부 예들에서, 개선 패턴의 생성은 개선 패턴의 이미지를 저장하는 것 또는 생성된 개선 패턴을 사용하여 반도체 웨이퍼의 후면에 후면 층을 도포하도록 툴에 지시하는 명령어를 생성하는 것을 포함한다.
블록 450에서, 시스템은 반도체 웨이퍼의 후면에 후면 층을 도포한다. 후면 층은 생성된 개선 패턴에 따라 패터닝된다. 이 액션은 웨이퍼의 전역적인 왜곡을 감소시킬 것이다.
일부 구현들에서, 시스템은 후면 층(들)에 의해 이루어진 조정들에 관한 정보를 반도체 제조 프로세스에서의 하나 이상의 툴에 전송하여 그 툴들이 그 조정들을 그들의 프로세스에 고려할 수 있도록 한다. 이는 제조 프로세스에서의 다른 툴들에 개선 패턴의 영향을 피드포워딩하는 것이라고 불릴 수 있다.
포토리소그래피 툴은 시스템이 그러한 정보를 피드포워딩할 수 있는 반도체 제조 툴의 일 예이다. 전형적으로, 포토리소그래피 툴의 스캐너는 예시적인 프로세스(400)가 수행할 수도 있는 오버레이의 보정에 대한 어떠한 예상도 없이 오버레이를 고려한다.
포토리소그래피 툴의 정렬 프로세스 동안, 스캐너는 가장 작은 오버레이 잔여를 생성하기 위한 보정 파라미터들(예를 들어, 배율, 회전 등)의 세트를 구현한다. 전형적으로, 일부 웨이퍼들이 프로세싱되고, 오버레이를 측정하여 이들 파라미터에 대한 최상의 설정을 결정하고, 그 파라미터들은 그 후 피드백 루프에서 계속 조정된다.
웨이퍼의 후면에 적용된 임의의 개선 패턴은 왜곡에 영향을 미치고 따라서 이들 파라미터의 최적화된 값들에 영향을 미칠 것이므로, 시스템은 왜곡 정보 또는 심지어 새로운 최적화된 보정들을 스캐너에 피드포워드할 수 있다.
도 5는 반도체 웨이퍼의 국부적인 왜곡들의 결정에 기초한 전역적인 웨이퍼 왜곡의 개선을 위해 본 명세서에서 설명된 기법들을 구현하는 예시적인 프로세스(500)를 예시하는 흐름도이다. 예시적인 프로세스(500)는, 적어도 부분적으로, 예시적인 웨이퍼 왜곡 개선 시스템(200)에 의해 수행된다. 단순성을 위해, 동작을 수행하는 액터는 "시스템"이라고 불린다. 물론, 구현에 따라서는, 액션들은 시스템의 컴포넌트, 시스템의 컴포넌트들에 의해, 또는 분명히 시스템의 부분이 아닌 디바이스에 의해 수행될 수 있다.
예시적인 프로세스(500)는 곡률 방법이라고 불리는 접근법을 구현한다. 이 접근법은 비등이축 응력(non-equibiaxial stress)에서 비롯되는 형상들의 보정 및 불균일한 막 응력을 고려한다. (스토니의 방정식의 확장인) 다음 방정식들은 불균일한 막 응력을 고려하기 위해 사용될 수 있는 방정식들의 예들이다.
이들은 사용될 수 있는 판 이론 방정식들의 예들이다. 그러한 방정식들을 사용하면, 불균일한 막 응력은 국부적인 곡률 
와 관련될 수 있다. 측정된 웨이퍼 휨을 사용하여 그러한 방정식들의 해를 구하는 것은 곡률 방법에 대한 후면 보정 패턴을 제공한다.
블록 510에서, 시스템은 반도체 웨이퍼의 형상 데이터를 획득한다. 도 1의 차트(130)는 그 형상 데이터의 표현이다. 해당 데이터는 대상 웨이퍼의 직접 또는 간접 측정으로부터 획득될 수 있다. 형상 데이터는 반도체 웨이퍼의 전역적인 왜곡을 나타낸다. 또한, 시스템은 웨이퍼 형상 데이터에 공간 필터들을 적용하고 수학 함수(예를 들어, 제르니케 다항식)를 사용하여 해당 데이터를 처리할 수 있다.
블록 520에서, 시스템은 웨이퍼 곡률을 계산한다. 이는, 예를 들어, 획득된 형상 데이터에 기초하여 곡률을 구함으로써 수행될 수 있다. 이는, 적어도 부분적으로, x-방향 및 y-방향에서의 주어진 수의 측정 포인트들을 사용하여 z-높이 형상 데이터의 기울기를 계산한 다음 곡률을 얻기 위해 기울기 데이터의 기울기를 다시 계산하는 것에 의해 행해질 수 있다.
블록 530에서, 시스템은 등이축 웨이퍼 응력을 계산한다. 시스템은 공간 필터를 적용하여 데이터를 평활화한다; 그 후 시스템은 IPD 및 곡률들을 얻기 위해 필터링된 데이터의 수치 미분을 취한다. 시스템은 웨이퍼 응력을 계산하기 위해 커스텀 파라미터들로 위 수학식 3에 개략적으로 설명된 판 이론을 적용한다.
블록 540에서, 시스템은 커스텀 파라미터들(545)에 적어도 부분적으로 기초하여 웨이퍼 형상을 계산한다. 커스텀 파라미터들(545)은, 예를 들어, 후면 층의 수, 막 속성, 커버리지 경계, 및 픽셀 크기를 포함한다.
블록 550에서, 시스템은 잔여 웨이퍼 형상을 계산한다. 잔여 웨이퍼 형상은 웨이퍼의 형상 데이터(510)와 계산된 웨이퍼 형상(540) 사이의 차이로서 정의된다.
블록 560에서, 시스템은 업데이트한다. 다음의 것들이 업데이트될 수 있다: 전역적인 응력 맵 멀티플라이어; 시프트 응력 맵 균일성; 비등이축 응력 보정 패턴. 잔여 웨이퍼 형상을 감소시키기 위해 조정 파라미터들을 업데이트한다. 이들 파라미터는 다음의 것들을 포함할 수 있다: 전역적인 응력 조정, 특정 형상을 상쇄하도록 설계된 알려진 응력 패턴, 비등이축 응력 거동에 의해 야기되는 알려진 형상, 고응력 영역과 저응력 영역 사이의 응력의 기울기에 대한 수정, 및 모델에 대한 추가적인 분석 항들.
집합적으로, 블록 540, 블록 550, 및 블록 560은 최적화된 결과들이 발견될 때까지 반복되는 최적화 루프를 형성한다. 이 루프에서, 시스템은 원시 데이터에 기초하여 판 이론 방정식들에 포함시킬 분석 항들의 수에 대해 최적화하고 응력에 대한 해를 구한다.
시스템은 이전에 결정된 응력의 가능한 최고 범위를 캡처하기 위해 반대 응력의 패터닝된 막으로 덮인 압축 또는 인장 베이스 층의 이중 스택의 두께를 최적화한다. 시스템은 응력의 맵을 막의 보정 커버리지의 백분율의 맵으로 변환한다. 그 후 시스템은 주어진 섹션에서의 백분율 커버리지를 해당 백분율 커버리지를 갖는 패턴으로 변환한다.
예를 들어, 응력의 가능한 최고 범위를 캡처하기 위해 반대 응력의 패터닝된 막으로 덮인 압축 또는 인장 베이스 층의 이중 스택의 두께의 최적화가 있을 수 있다. 패턴에 의해 야기되는 국부적인 면내 힘(예를 들어, 응력*두께)이 -200 N/m에서 +500 N/m까지 변하는 것으로 결정되는 웨이퍼를 고려해보자.
최적화는 잔여 웨이퍼 형상, 잔여 IPD, 국부적인 응력 변화 등과 같은 일련의 메트릭이 미리 정의된 값을 충족시킬 때 종료된다.
상부 면 응력을 상쇄시키는 후면 패턴을 생성하는 것이 바람직하다. 그러나, 패턴이 생성될 때, 시스템은 (예를 들어 50um의 스캐너 척 핀 직경 때문에) 주어진 영역에서 막의 너무 많은 부분(예를 들어, 75% 초과)을 제거하는 것을 피하도록 조심해야 하거나 스캐너 척 핀이 막 위에 놓일 수 있는 영역과 그럴 수 없는 영역 사이에 평평하지 않은 위험이 존재한다.
이 예의 이들 제약이 주어지면, -433 N/m의 블랭킷 막 위에 (500-(-200))/0.75=700 N/m의 면내 힘으로 패터닝된 후면 막이 생성된다.
블록 570에서, 시스템은 최적화된 후면 패턴을 생성한다. 백분율 커버리지는 툴 요건(예를 들어, 척킹)에 특정한 더 미세한 레벨에서 최소 커버리지를 보장하는 패턴으로 변환되고 구현될 수 있는 백분율의 충실도를 최대화한다.
도 6a는 반도체 웨이퍼의 국부적인 왜곡들의 결정에 기초한 전역적인 웨이퍼 왜곡의 개선을 위해 본 명세서에서 설명된 바와 같은 개선 패턴의 생성을 구현하는 예시적인 프로세스(600)를 예시하는 흐름도이다. 즉, 예시적인 프로세스(600)는 예시적인 프로세스(400)의 예시적인 프로세스(500)의 블록 570 및/또는 예시적인 프로세스(400)의 블록 440의 구현의 일부일 수 있다.
예시적인 프로세스(600)는, 적어도 부분적으로, 예시적인 웨이퍼 왜곡 개선 시스템(200)에 의해 수행된다. 단순성을 위해, 동작을 수행하는 액터는 "시스템"이라고 불린다. 물론, 구현에 따라서는, 액션들은 시스템의 컴포넌트, 시스템의 컴포넌트들에 의해, 또는 분명히 시스템의 부분이 아닌 디바이스에 의해 수행될 수 있다.
도 6b는 예시적인 프로세스(600)에 의해 생성된 예시적인 보정 맵의 세부 사항을 예시한다. 패턴(650)은 예시적인 프로세스(600)에 의해 생성된 예시적인 최종 개선 패턴을 나타낸다. 확대된 블록 652는 패턴(650)의 하나의 작은 부분이다.
블록 610에서, 시스템은 초기 개선 패턴의 일 예인, 보정 맵을 수신한다. 보정 맵은 궁극적인 후면 패턴이 가져야 하는 응력 또는 힘을 나타낸다. 예시적인 프로세스(600)는 최종 패턴의 특정 및 저레벨 세부 사항이 해당 후면 패턴에 필요한 저항력들 및 응력들을 어떻게 달성할지를 정확히 결정한다.
보정 맵은 웨이퍼의 전면의 해당 픽셀의 왜곡을 상쇄하는 웨이퍼의 후면의 픽셀에 적용되는 아날로그 양의 응력이다. 그러나 응력은 웨이퍼의 후면 상에 막이 있는 영역과 막이 없는 영역의 디지털 패턴으로 적용된다. 도 6의 정사각형(660)은 그것의 4개의 서브-블록 내에 3개의 상이한 디지털 패턴의 예를 도시한다.
웨이퍼의 후면에 패턴을 적용하여 왜곡을 감소시키도록 설계되거나 최적화된 후면 패턴(또는 더 일반적으로는 개선 패턴). 이 패턴은, 예를 들어, 예시적인 프로세스(500)의 블록 560 및/또는 예시적인 프로세스(400)의 블록 440에 의해 출력된다.
블록 630에서, 시스템은 커버리지 레이아웃을 생성한다. 디지털 패턴은 커버리지 레이아웃이다. 커버리지 레이아웃에서 각각의 픽셀(예를 들어, 6mm)은 커버리지 라이브러리(630)로부터 선택된 패턴을 갖는 더 작은 픽셀들(예를 들어, 200um)로 세분된다. 서브-블록들(664, 665, 666, 667)은 더 작은 픽셀들의 예들이다.
이들 패턴은 서브픽셀에 대해 원하는 응력을 달성하면서 웨이퍼와 스캐너 척 사이의 수평 접촉(level contact)을 보장한다. 이들 서브픽셀은 또한 픽셀들 간에 더 연속적인 응력의 변화를 얻기 위해 서브픽셀들과 픽셀 사이의 경계들을 흐리게 하는 사용을 허용한다.
블록 640에서, 시스템은 최종 후면 패턴을 생성하기 위한 레시피 또는 명령어를 생성한다. 레시피 생성을 위해, 커버리지 레이아웃은 프로세싱 툴(예를 들어, 노광 툴)의 기계어로 된 명령어 세트로 변환된다.
예를 들어, 후면 패턴(650)을 고려해보자. 패턴(650)은 블록 652과 같은 블록들의 어레이를 포함한다. 각각의 블록(예를 들어, 블록 652)은 다수의 서브-블록들로 더 구성된다. 묘사된 바와 같이, 블록 652는 4개의 서브-블록(664, 665, 666, 667)을 갖는다.
이들 서브-블록(664, 665, 666, 667) 각각은 집합적으로 서브-블록의 특정 저항력을 생성하도록 설계된다. 이를 달성하기 위해, 각각의 서브-블록에서 그 서브-블록에 대해 원하는 저항력을 달성하는 것으로 알려진 구조들의 반복 패턴이 사용된다.
정사각형(660)은 블록 652의 4개의 모든 서브-블록(664, 665, 666, 667)이 만나는 4-모서리 영역의 확대이다. 묘사된 바와 같이, 정사각형(660) 내의 서브-블록들의 각각의 대응하는 부분은 그 자체의 디지털 패턴을 갖는다. 각각의 서브-블록의 해당 디지털 패턴은 해당 서브-블록에 대한 원하는 저항력과 매칭한다.
또한, 일부 구현들에서, 블록들과 서브-블록들 간에 가혹한 패턴 변화를 피하는 것이 바람직할 수 있다. 따라서, 그 구현들은 그 경계들로부터 작은 거리 내에 전이 패턴들을 사용함으로써 블록들과 서브-블록들 간의 경계들을 평활화할 수 있다.
추가적인 및 대안적인 구현 부기
예시적인 구현들에 대한 상기 설명에서는, 설명을 위해, 특정 숫자, 재료 구성, 및 다른 세부 사항이 청구된 본 발명을 더 잘 설명하기 위해 제시된다. 그러나, 청구된 발명이 본 명세서에서 설명된 예시적인 것들과 상이한 세부 사항을 사용하여 실시될 수 있음은 이 기술 분야의 기술자에게 명백할 것이다. 다른 예들에서, 잘 알려진 특징들은 예시적인 구현들의 설명을 명확하게 하기 위해 생략되거나 단순화된다.
본 발명자들은 설명된 예시적인 구현들을 주로 예들인 것으로 의도한다. 본 발명자들은 이들 예시적인 구현을 첨부된 청구항들의 범위를 제한하는 것으로 의도하지 않는다. 오히려, 본 발명자들은 청구된 발명이 다른 현재 또는 미래의 기술들과 함께 다른 방식으로 구체화되고 구현될 수도 있음을 고려하였다.
또한, 단어 "예시적인"은 본 명세서에서 예, 사례, 또는 예시의 역할을 하는 것을 의미하기 위해 사용된다. 본 명세서에서 "예시적인"으로 설명된 임의의 양태 또는 설계는 반드시 다른 양태들 또는 설계들에 비해 바람직하거나 유리한 것으로 해석되어야 하는 것은 아니다. 오히려, 단어 예시적인의 사용은 개념들 및 기법들을 구체적인 방식으로 제시하기 위해 의도된 것이다. 예를 들어, 용어 "기법들"은 본 명세서에서 설명된 컨텍스트에 의해 지시된 바와 같이 하나 이상의 디바이스, 장치, 시스템, 방법, 제조물, 및/또는 컴퓨터 판독 가능 명령어를 언급할 수 있다.
이 문서에서 사용된, 용어 "또는"은 배타적인 "또는"이라기보다는 포괄적인 "또는"을 의미하는 것으로 의도된다. 즉, 달리 특정되거나 컨텍스트로부터 명확하지 않은 한, "X는 A 또는 B를 사용한다"는 자연스러운 포괄적인 순열들 중 임의의 것을 의미하는 것으로 의도된다. 즉, X가 A를 사용하고; X가 B를 사용하고; 또는 X가 A와 B를 둘 다를 사용한다면, 전술한 사례들 중 임의의 것에서 "X는 A 또는 B를 사용한다"가 만족된다. 또한, 이 문서에서 사용된, 용어 "및/또는"은 언급된 가능성들 중 어느 하나 또는 둘 다가 유효하거나 사실임을 의미하는 것으로 의도된다. 즉, 달리 특정되거나 컨텍스트로부터 명확하지 않은 한, "X는 A 및/또는 B를 사용한다"는 A 또는 B 중 어느 하나 또는 A와 B 둘 다를 의미하는 것으로 의도된다.
본 출원 및 첨부된 청구항들에서 사용된 관사 "a" 및 "an"은, 단수 형식에 관한 것으로 달리 특정되거나 컨텍스트로부터 명확하지 않은 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
이들 프로세스는 기구(mechanics) 단독으로 또는 하드웨어, 소프트웨어, 및/또는 펌웨어와 조합하여 구현될 수 있는 일련의 동작들을 나타내는, 논리 흐름 그래프에서의 블록들의 집합으로서 예시된다. 소프트웨어/펌웨어의 컨텍스트에서, 블록들은, 하나 이상의 프로세서에 의해 실행될 때, 언급된 동작들을 수행하는 하나 이상의 컴퓨터 판독 가능 저장 매체에 저장된 명령어들을 나타낸다.
프로세스들이 설명되는 순서는 제한으로서 해석되도록 의도된 것이 아니며, 임의의 수의 설명된 프로세스 블록들이 임의의 순서로 조합되어 프로세스들 또는 대체 프로세스들을 구현할 수 있다는 점에 유의한다. 또한, 본 명세서에서 설명된 주제의 정신 및 범위를 벗어나지 않고 개별 블록들이 프로세스들로부터 삭제될 수 있다.
용어 "컴퓨터 판독 가능 매체"는 컴퓨터 저장 매체를 포함한다. 예를 들어, 컴퓨터 저장 매체는 자기 저장 디바이스(예를 들어, 하드 디스크, 플로피 디스크, 및 자기 스트립), 광 디스크(예를 들어, CD(compact disk) 및 DVD(digital versatile disk)), 스마트 카드, 플래시 메모리 디바이스(예를 들어, 썸 드라이브, 스틱, 키 드라이브, 및 SD 카드), 및 휘발성 및 비휘발성 메모리(예를 들어, RAM(random access memory), ROM(read-only memory))를 포함할 수 있지만, 이에 한정되지는 않는다.
컨텍스트가 달리 지시하지 않는 한, 본 명세서에서 사용된 용어 "로직"은 해당 로직에 대해 설명된 기능들을 수행하기에 적합한 하드웨어, 소프트웨어, 펌웨어, 회로, 로직 회로, 집적 회로, 다른 전자 컴포넌트 및/또는 이들의 조합을 포함한다.
Claims (20)
- 방법으로서,
반도체 웨이퍼의 형상 데이터(shape data) - 상기 형상 데이터는 상기 반도체 웨이퍼의 전역적인 왜곡(global distortion)을 나타냄 - 를 획득하는 단계;
상기 획득된 형상 데이터에 기초하여, 상기 반도체 웨이퍼의 복수의 개별화된 픽셀들 각각의 국부적인 왜곡(local distortion)을 결정하는 단계;
상기 복수의 픽셀들 각각의 결정된 국부적인 왜곡을 생성하고 상기 반도체 웨이퍼의 전역적인 왜곡에 기여하는 각각의 픽셀에서의 하나 이상의 힘(force)을 추정하는(estimating) 단계;
상기 복수의 개별화된 픽셀들 각각에 대해 그리고 각각의 픽셀에 대한 상기 추정된 힘들을 사용하여, 상기 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 상기 반도체 웨이퍼의 전역적인 왜곡을 개선하는, 후면 층의 개선 패턴을 생성하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 반도체 웨이퍼의 후면에 상기 후면 층을 도포하는 단계를 더 포함하고, 상기 후면 층은 상기 생성된 개선 패턴에 따라 패터닝되는 것인, 방법.
- 제1항에 있어서, 상기 개선 패턴을 생성하는 단계는,
상기 개선 패턴을 저장하는 단계;
상기 개선 패턴의 이미지를 저장하는 단계; 또는
상기 생성된 개선 패턴을 사용하여 상기 반도체 웨이퍼의 후면에 상기 후면 층을 도포하도록 툴에 지시하기 위한 명령어들을 생성하는 단계; 또는
상기 반도체 웨이퍼에 도포된 상기 후면 층에 대한 상기 개선 패턴의 치수(dimension)들을 결정하는 단계; 또는
상기 기판의 후면에 도포될 상기 후면 층의 치수들 및/또는 조성을 결정하는 단계를 포함하는 것인, 방법. - 제1항에 있어서, 상기 전역적인 왜곡은, 상기 웨이퍼의 상당 부분에 걸쳐 나타나는 웨이퍼의 왜곡을 포함하는 것인, 방법.
- 제1항에 있어서, 상기 국부적인 왜곡은, 상기 웨이퍼의 상당하지 않은 부분에 걸쳐 나타나는 왜곡을 포함하는 것인, 방법.
- 제1항에 있어서, 상기 전역적인 왜곡 및/또는 국부적인 왜곡은 면외 왜곡(out-of-plane distortion) 및/또는 면내 왜곡(in-plane distortion)을 포함하는 것인, 방법.
- 제1항에 있어서,
상기 반도체 웨이퍼의 전면 - 상기 전면은 상기 반도체 웨이퍼의 후면의 반대측에 있음 - 상의 하나 이상의 패턴의 오버레이 오차(overlay error)에 대한 상기 개선 패턴의 영향(impact)을 결정하는 단계; 및
상기 개선 패턴의 영향을 상기 웨이퍼의 제조 프로세스에서 사용되는 다른 툴들에 피드포워딩(feed-forwarding)하는 단계를 더 포함하는, 방법. - 제1항에 있어서, 상기 국부적인 왜곡을 결정하는 단계는,
상기 복수의 개별화된 픽셀들을 상기 반도체 웨이퍼 상에 맵핑하는 단계 - 각각의 복수의 개별화된 픽셀은 상기 반도체 웨이퍼의 영역에 맵핑됨 - ;
상기 복수의 개별화된 픽셀들 각각에 대해, 해당 픽셀에 대한 왜곡의 진폭을 나타내는 국부적인 왜곡의 값을 계산하는 단계를 포함하는 것인, 방법. - 제1항에 있어서, 각각의 픽셀에서의 상기 하나 이상의 힘을 추정하는 단계는,
해당 픽셀의 상기 국부적인 왜곡을 복제하고 상기 전역적인 왜곡에 기여하는 픽셀에 대한 힘들을 모델링하는 단계;
각각의 픽셀에 대해 하나 이상의 힘의 최적화된 값이 발견될 때까지, 변화하는 힘들로 상기 모델링을 반복적으로 수행하는 단계;
상기 하나 이상의 힘의 최적화된 값을 해당 픽셀에 할당하는 단계를 포함하는 것인, 방법. - 제1항에 있어서, 상기 개선 패턴을 생성하는 단계는,
각각의 픽셀에 대해 발생 가능한 왜곡의 범위를 획득하는 단계;
상기 획득된 범위 내의 왜곡들을 고려하도록 상기 개선 패턴을 제한하는 단계를 포함하는 것인, 방법. - 제1항에 있어서, 상기 생성된 개선 패턴이 상기 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 상기 개선 패턴은 상기 반도체 웨이퍼의 국부적인 왜곡을 개선하는 것인, 방법.
- 제1항에 있어서, 상기 개선 패턴을 생성하는 단계는, 상기 생성된 개선 패턴에 기초하여 커버리지 레이아웃을 생성하는 단계를 포함하고, 커버리지 레이아웃의 각각의 픽셀은 커버리지 라이브러리 내의 디지털 패턴들에 기초하는 것인, 방법.
- 실행될 때 컴퓨팅 디바이스의 프로세서가 제1항의 방법을 수행하도록 하는 명령어들을 포함하는 비일시적 컴퓨터 판독가능 저장 매체.
- 시스템으로서,
반도체 웨이퍼의 형상 데이터 - 상기 형상 데이터는 상기 반도체 웨이퍼의 전역적인 왜곡을 나타냄 - 를 획득하는 웨이퍼 형상 측정기(wafer-shape meter);
상기 획득된 형상 데이터에 적어도 부분적으로 기초하여, 상기 반도체 웨이퍼의 복수의 개별화된 픽셀들 각각의 국부적인 왜곡을 결정하는 웨이퍼 시뮬레이터;
상기 복수의 픽셀들 각각의 결정된 국부적인 왜곡을 생성하고 상기 반도체 웨이퍼의 전역적인 왜곡에 기여하는 각각의 픽셀에서의 하나 이상의 힘을 추정하는 응력 추정기(stress estimator);
상기 복수의 개별화된 픽셀들 각각에 대해 그리고 각각의 픽셀에 대한 추정된 힘들을 사용하여, 상기 반도체 웨이퍼의 후면의 대응하는 개별화된 픽셀에 적용될 때, 상기 반도체 웨이퍼의 전역적인 왜곡을 개선하는, 후면 층의 개선 패턴을 생성하는 후면 패턴 생성기를 포함하는, 시스템. - 제11항에 있어서, 상기 반도체 웨이퍼의 후면에 상기 후면 층을 도포하는 후면 패턴 컴포넌트를 더 포함하고, 상기 후면 층은 상기 생성된 개선 패턴에 따라 패터닝되는 것인, 시스템.
- 제11항에 있어서, 상기 후면 패턴 생성기의 생성은,
상기 개선 패턴의 저장;
상기 개선 패턴의 이미지의 저장; 또는
상기 생성된 개선 패턴을 사용하여 상기 반도체 웨이퍼의 후면에 상기 후면 층을 도포하도록 툴에 지시하기 위한 명령어들의 생성; 또는
상기 반도체 웨이퍼에 도포된 상기 후면 층에 대한 상기 개선 패턴의 치수들의 결정; 또는
상기 기판의 후면에 도포될 상기 후면 층의 치수들 및/또는 조성의 결정을 포함하는 것인, 시스템. - 제11항에 있어서, 상기 국부적인 왜곡의 결정은,
상기 반도체 웨이퍼 상으로의 상기 복수의 개별화된 픽셀들의 맵의 생성 - 각각의 복수의 개별화된 픽셀은 상기 반도체 웨이퍼의 영역에 맵핑됨 - ;
상기 복수의 개별화된 픽셀들 각각에 대해, 해당 픽셀에 대한 왜곡의 진폭을 나타내는 국부적인 왜곡의 값의 계산을 포함하는 것인, 시스템. - 방법으로서,
반도체 웨이퍼의 형상 데이터 - 상기 형상 데이터는 상기 반도체 웨이퍼의 왜곡을 나타냄 - 를 획득하는 단계;
상기 반도체 웨이퍼의 등이축 웨이퍼 응력(equibiaxial wafer stress)을 계산 - 상기 계산은 상기 획득된 형상 데이터에 기초함 - 하는 단계;
상기 반도체 웨이퍼의 초기 커스텀 파라미터들을 획득하는 단계;
상기 계산된 등이축 웨이퍼 응력에 기초하여 그리고 상기 획득된 커스텀 파라미터들에 적어도 부분적으로 기초하여 웨이퍼 왜곡을 계산하는 단계;
상기 획득된 웨이퍼 형상 데이터와 상기 계산된 웨이퍼 형상 사이의 차이로서 잔여 웨이퍼 형상(residual wafer shape)을 결정하는 단계;
잔여 웨이퍼 형상 또는 웨이퍼 왜곡, 또는 둘 다를 감소시키기 위해 커스텀 파라미터들을 업데이트하는 단계;
상이한 커스텀 파라미터들로 웨이퍼 형상 계산 및 잔여 웨이퍼 형상 결정을 반복함으로써 판 이론 방정식(plate theory equation)들에 대한 솔루션을 최적화하는 단계;
상기 솔루션에 적어도 부분적으로 기초하여 개선 패턴 - 상기 개선 패턴은 상기 반도체 웨이퍼의 후면에 적용될 때 상기 반도체 웨이퍼의 왜곡을 개선할 수 있음 - 을 생성하는 단계를 포함하는, 방법. - 제17항에 있어서, 상기 커스텀 파라미터들은, 후면 층들의 수, 막 속성들, 커버리지 경계들, 및 픽셀 크기로 이루어진 그룹으로부터 선택되는 것인, 방법.
- 제17항에 있어서, 상기 솔루션을 최적화하는 단계는, 미리 정의된 범위 내에 있는 상기 반도체 웨이퍼의 하나 이상의 메트릭에 적어도 부분적으로 기초하는 것인, 방법.
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