KR20200004442A - 유체 어셈블리 기판 및 그 제조방법 - Google Patents

유체 어셈블리 기판 및 그 제조방법 Download PDF

Info

Publication number
KR20200004442A
KR20200004442A KR1020197038915A KR20197038915A KR20200004442A KR 20200004442 A KR20200004442 A KR 20200004442A KR 1020197038915 A KR1020197038915 A KR 1020197038915A KR 20197038915 A KR20197038915 A KR 20197038915A KR 20200004442 A KR20200004442 A KR 20200004442A
Authority
KR
South Korea
Prior art keywords
layer
transparent substrate
inorganic material
inorganic
substrate
Prior art date
Application number
KR1020197038915A
Other languages
English (en)
Inventor
로버트 알란 벨만
라제쉬 바디
Original Assignee
코닝 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닝 인코포레이티드 filed Critical 코닝 인코포레이티드
Publication of KR20200004442A publication Critical patent/KR20200004442A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C15/00Surface treatment of glass, not in the form of fibres or filaments, by etching
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/02Surface treatment of glass, not in the form of fibres or filaments, by coating with glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15Ceramic or glass substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483Containers
    • CCHEMISTRY; METALLURGY
    • C03GLASS; MINERAL OR SLAG WOOL
    • C03CCHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C2218/00Methods for coating glass
    • C03C2218/30Aspects of methods for coating glass not covered above
    • C03C2218/32After-treatment
    • C03C2218/328Partly or completely removing a coating
    • C03C2218/33Partly or completely removing a coating by etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95053Bonding environment
    • H01L2224/95085Bonding environment being a liquid, e.g. for fluidic self-assembly
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/951Supplying the plurality of semiconductor or solid-state bodies
    • H01L2224/95101Supplying the plurality of semiconductor or solid-state bodies in a liquid medium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95121Active alignment, i.e. by apparatus steering
    • H01L2224/95122Active alignment, i.e. by apparatus steering by applying vibration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95136Aligning the plurality of semiconductor or solid-state bodies involving guiding structures, e.g. shape matching, spacers or supporting members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination

Abstract

구현예는 하나 이상의 정 구조체를 갖는 기판에 관한 것으로, 각각의 구조체는 실질적으로 수직인 측벽 및 실질적으로 평탄한 하부를 나타낸다.

Description

유체 어셈블리 기판 및 그 제조방법
본 출원은 2017년 6월 2일자로 출원된 미국 가출원 제62/514,196호의 우선권을 청구하며, 상기 내용은 이후에 상세하게 설명되는 바와 같이, 그 전체가 참고로서 본원에 포함된다.
구현예는 하나 이상의 정 구조체를 갖는 기판에 관한 것으로, 상기 정 구조체 각각은 실질적으로 수직인 측벽 및 실질적으로 평탄한 하부를 나타낸다.
LED 디스플레이, LED 디스플레이 부품, 및 어레이 LED 소자는 디스플레이 또는 소자의 표면을 가로지르는 한정된 위치에 위치된 수 많은 다이오드를 포함한다. 유체 어셈블리는 기판과 관련하여 다이오드를 어셈블리하는데 사용될 수 있다. 이러한 어셈블리는 종종 확률적인 공정이며, 이에 의해 LED 소자는 기판 상의 정 내로 증착된다. 통상적인 접근법을 사용하여 기판의 표면 내에 이러한 정을 형성하는 것은 통상적으로 유리 기판 상에 증착된 폴리머 필름 내에 정을 형성하는 것에 좌우된다. 이러한 폴리머 필름은 불량한 투명성 및 열적 안정성을 나타낸다. 상기 불량한 투명성은 디스플레이로부터 발하는 옐로우 또는 그레이 색조를 초래할 수 있다. 제한된 열적 안정성은 연이은 전기적 접촉자(contact) 형성 및 페시베이션과의 공정 양립성을 제한한다.
따라서, 적어도 전술한 이유로, 기판 상에 물리적 구조체를 제조하기 위한 진보된 시스템 및 방법에 대한 당해 분야의 요구가 존재한다.
구현예는 하나 이상의 정 구조체를 갖는 기판에 관한 것으로, 정 구조체 각각은 실질적으로 수직인 측벽 및 실질적으로 평탄한 하부를 나타낸다.
본 요약은 단지 본 발명의 일부 구현예의 일반적인 가이드라인을 제공한다. 용어 "하나의 구현예에서", "일 구현예에 따르면", "다양한 구현예에서", "하나 이상의 구현예에서", "특정 구현예에서" 및 유사 용어는 일반적으로 상기 어구를 따르는 특정 피쳐, 구조체 또는 특성이 본 발명의 적어도 하나의 구현예에 포함되며, 본 발명의 하나를 초과하는 구현예에 포함될 수 있음을 의미한다. 중요하게는, 이러한 어구는 동일한 구현예를 필수적으로 나타내는 것은 아니다. 본 발명의 많은 다른 구현예가 후술되는 상세한 설명, 첨부된 청구항 및 도면으로부터 좀 더 명백하게 될 것이다.
구현예는 하나 이상의 정 구조체를 갖는 기판에 관한 것으로, 정 구조체 각각은 실질적으로 수직인 측벽 및 실질적으로 평탄한 하부를 나타낸다.
본 발명의 다양한 구현예의 추가적인 이해는 본 명세서의 나머지 부분에서 기술되는 도면을 참조로 하여 인식될 수 있다. 본 도면에서, 유사 참조 부호가 유사 부재를 언급하기 위하여 수 개의 도면에 걸쳐 사용된다. 일부 경우, 좀 더 낮은 경우 문자를 이루는 서브-라벨이 다중의 유사 부품 중 하나를 나타내기 위하여 참조 부호와 연관된다. 존재하는 서브-라벨에 대한 상세 없이 참조 부호에 대한 참조가 이루어지는 경우, 이러한 모든 다중의 유사 부품에 대한 언급이 의도된다.
도 1a-1b는 본 발명의 하나 이상의 구현예에 따른 수 개의 정을 포함하는 유체 어셈블리 기판에 대한 복수의 물리적 대상 및 캐리어 액체로 이루어진 현탁액을 이동시킬 수 있는 유체 어셈블리 시스템을 나타내며;
도 1c는 본 발명의 일부 구현예에 따른 하드 마스크용 선택된 물질의 입상(granularity)에 어느 정도 기인하여 정 측벽의 고르지 않은 외측 가장자리를 나타내는 주사 전자 현미경으로부터의 이미지이며;
2a-2b는 본 발명의 일부 구현예에 따른 정 구조체를 나타내며;
2c는 본 발명의 일부 구현예에 따라 달성가능한 정의 실질적으로 수직인 측벽을 나타내는 주사 전자 현미경으로부터의 이미지이며;
3은 유체 어셈블리 기판에서 정 구조체를 형성하기 위한 본 발명의 다양한 구현예에 따른 방법을 나타내는 공정 흐름도이며;
4a-4b는 본 발명의 다른 구현예에 따른 정 구조체를 나타내며; 그리고
5는 유체 어셈블리 기판에서 정 구조체를 형성하기 위한 본 발명의 추가적인 구현예에 따른 방법을 나타내는 공정 흐름도이다.
구현예는 하나 이상의 정 구조체를 갖는 기판에 관한 것으로, 정 구조체 각각은 실질적으로 수직인 측벽 및 실질적으로 평탄한 하부를 나타낸다.
본 발명의 다양한 구현예는 유체 어셈블리 기판이다. 이러한 유체 어셈블리 기판은 다음을 포함한다: 투명 기판, 및 무기질 유체 구조체층. 상기 무기질 유체 구조체층은 상기 투명 기판 상에 배치되며, 무기질 물질로 형성된다. 상기 무기질 유체 구조체층은 각각 상기 투명 기판의 상부 표면의 부분을 노출시키는 복수의 구조체를 포함한다.
전술한 구현예의 일부 경우에서, 상기 투명 기판은 유리로 이루어지며, 상기 무기질 물질은 실리카이다. 전술한 구현예의 다양한 경우에서, 복수의 구조체는 정(wells)이다. 이러한 일부 경우에서, 상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면에 대해서 실질적으로 수직이다. 특정 경우에서, 상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면에서 측정된, 91도 초과 및 105도 미만의 각을 나타낸다. 다른 특정 경우에서, 상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면으로부터 측정된, 80도 초과 및 90도 미만의 각을 나타낸다.
전술한 구현예의 하나 이상의 경우에서, 각각의 복수의 구조체에 의해 노출된 투명 기판의 상부 표면은 실질적으로 평탄하다. 전술한 구현예의 다양한 경우에서, 전기 접속층은 상기 투명 기판 및 무기질 유체 구조체층 사이에 배치되며, 상기 전기 접속층의 부분은 적어도 하나의 복수의 구조체의 하부에 노출된다. 상기 복수의 구조체가 정인 전술한 구현예의 일부 경우에서, 각각의 정은 3 미크론 초과의 깊이 및 40 미크론 초과의 폭을 나타낸다. 전술한 구현예의 일부 경우에서, 투명 기판 및 무기질 물질의 조합은 600 ℃까지의 온도에서 기계적으로 안정하다.
본 발명의 다른 구현예는 유체 어셈블리 기판의 제조방법을 제공한다. 이러한 방법은 다음을 포함한다: 투명 기판을 제공하는 단계; 상기 투명 기판 위에 무기질 물질을 증착하여 무기질 물질층을 형성하는 단계; 구조체 위치에 대응하는 무기질 물질층의 부분을 노출하는 오프닝을 갖는 무기질 물질층 상부에 패턴화된 하드 마스크를 형성하는 단계; 및 상기 패턴화된 하드 마스크에 의하여 가이드된 건식 에칭을 수행하여 상기 투명 기판까지 연장하는 무기질 물질층에서 구조체를 오픈하는 단계.
전술한 구현예의 일부 경우에서, 상기 투명 기판은 유리로 이루어지며, 상기 무기질 물질은 실리카이다. 전술한 구현예의 다양한 경우에서, 상기 투명 기판 위에 무기질 물질을 증착하는 단계는 상기 투명 기판 위에 SiO2의 플라즈마 강화 화학 기상 증착을 수행하는 단계를 포함한다. 이러한 SiO2의 증착은 전구체로서 테트라-에틸-오르토 실리케이트를 사용할 수 있다. 이에 한정되는 것은 아니나, 실란, DABS, SiCl4를 포함하는 다른 전구체는 다른 구현예와 관련하여 사용될 수 있다. 상기 무기질 물질층에 대한 대안적인 물질로서, 상기 조성물 내의 산화물 유리 필름은 SiO2-GeO2-B2O3-P2O5에 간격을 둔다. 상기 무기질 물질층에 대한 또 다른 대안적인 물질로서, 불소 또는 질소 음이온이 예를 들어 SiO2, SiON, PSG (SiO2-P2O5), 또는 BPSG (SiO2-B2O3-P2O5)를 얻기 위하여 증착된 필름에 추가될 수 있다. 하나 이상의 전술한 구현예의 경우에서, 구조체 위치에 대응하는 무기질 물질층의 부분을 노출시키는 오프닝을 갖는 무기질 물질층의 상부에 패턴화된 하드 마스크를 형성하는 단계는 다음을 포함한다: 상기 무기질 물질층의 상부 위에 니켈을 증착하는 단계; 상기 오프닝을 한정하도록 포토리소그라피를 수행하는 단계; 및 상기 오프닝에 대응하는 무기질 물질층의 상부 표면의 부분을 노출시키기 위하여 습식 에칭을 수행하는 단계.
전술한 구현예의 다양한 경우에서, 상기 건식 에칭은 다음으로 이루어진 군으로부터 선택된다: 반응성 이온 에칭 (RIE), 및 유도 결합 플라즈마 및 반응성 이온 에칭 (ICP-RIE). 상술한 구현예의 하나 이상의 경우에서, 상기 무기질 물질층 내의 구조는 정이며, 상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면에 대하여 실질적으로 수직이다.
전술한 구현예의 하나 이상의 경우에서, 상기 무기질 물질층 내의 각각의 구조체에 의해 노출된 투명 기판의 상부 표면은 실질적으로 평탄하다. 전술한 구현예의 일부 경우에서, 상기 방법은 다음을 더욱 포함한다: 상기 투명 기판 및 전기 접속층 모두의 위에 무기질 물질층을 형성하기 위하여 투명 기판 위에 무기질 물질을 증착하기 전에 상기 투명 기판의 상부 위에 전기 접속층을 형성하는 단계. 이러한 일부 경우에서, 상기 전기 접속층의 일부는 상기 무기질 물질층 내의 적어도 하나의 구조체의 하부에서 건식 에칭에 의해 노출된다.
전술한 구현예의 일부 경우에서, 상기 무기질 물질층 내의 구조체는 각각 3 미크론 초과의 깊이 및 40 미크론 초과의 폭을 갖는 정이다. 전술한 구현예의 하나 이상의 경우에서, 상기 투명 기판 및 무기질 물질층의 조합은 600 ℃까지의 온도에서 기계적으로 안정하다.
본 발명의 다양한 구현예는 대면적 유리 정 플레이트 및 그 제조방법에 관한 것이다. 이러한 방법은 마이크로-소자의 유체 자가-어셈블리에 의한 대면적 디스플레이의 제작에 안정한 편평한 하부를 갖는 정교하게 패턴화된 정의 어레이로 귀결된다. 상기 정 플레이트는 복수의 정이 서브트렉티브 패터닝 공정에 의해 형성되는 유리 기판 및 무기질 층을 포함한다. 상기 무기질 층이 상기 유리 기판보다 좀 더 빠르게 에칭되도록 선택되므로 편평한 정이 실현된다. 정 깊이 및 측벽 각은 제작 및 전기 접촉자를 만드는데 도움을 주도록 필요한 대로 제작 시 조절될 수 있다. 자가 조립될 소자가 마이크로 발광 다이오드인 경우, 상기 정 플레이트는 상부 및 하부 전기 접촉자 중 하나 또는 모두를 수용하도록 디자인될 수 있다. 상기 마이크로 발광 다이오드를 구동하는 것은 수동 매트릭스 또는 능동 매트릭스 어느 하나에 의해 이루어질 수 있다. 하부의 전기 접촉자는 정 형성 이전 또는 정 형성 후에 형성될 수 있다. 특정 경우에, 상기 마이크로 발광 다이오드는 수십 미크론의 직경 및 1 초과 및 10 미크론 미만의 높이를 갖는 원통형이다. 특정 실시예로서, 상기 마이크로 발광 다이오드는 약 50 미크론의 직경 및 약 5 미크론의 높이를 나타낼 수 있다.
도 1a를 참조하면, 유체 어셈블리 시스템(100)이 본 발명의 하나 이상의 구현예에 따라, 기판(140)의 표면 상부의 무기질 유체 구조체층(190)에 대해서 복수의 물리적 대상(130) 및 캐리어 액체(115)로 구성된 현탁액(110)을 이동시킬 수 있도록 도시된다. 도 1a-1b와 관련하여 언급된 실시예는 유체적으로 증착된 물리적 대상에 초점이 맞추어져 잇으나, 유체 구조체층을 포함하는 기판은 예를 들어, 피크-엔-플레이스 또는 다른 변형과 같은 다른 어셈블리 방법에 관련되어 사용될 수 있다. 물리적 대상(130)은 전자 소자, 다이오드, 마이크로LED, 및 다른 대상을 포함한다. 일부 경우에서, 물질은 유체 구조체층(190)의 비-패턴화된 프리디세서(predecessor)를 형성하도록 기판(140)의 상부 상에 증착된다. 다음으로, 하드 마스크는 정(142)에 대응하는 표면을 노출하는 비-패턴화된 물질 위에 형성된다. 건식 에칭이 다음으로 수행되어 기판(140)의 상부 표면 아래까지 상기 비-패턴화된 물질 내로 정(142)을 에칭한다. 다음으로, 상기 하드 마스크는 유체 구조체층(190)을 남겨두고 제거된다. 기판(140) 및 무기질 유체 구조체층(190)의 조합의 코팅, 증착 또는 기타 빌드-업이 하나 이상의 기판(140) 및 유체 구조체층(190) 상의 전기 회로를 형성하기 전 또는 그 후 중 어느 하나에서 수행될 수 있다. 일부 경우에서, 기판(140) 및 무기질 유체 구조체층(190)의 조합은 리지드일 수 있고, 다른 경우에 상기 조합은 플렉시블일 수 있다. 하나의 실시예로서, 이러한 접근법은 디스플레이 패널을 형성하기 위하여 각각의 하나의 정(142) 내로 각각 증착된 수 개의 마이크로 발광 다이오드 소자를 수용할 수 있는 대면적 유체 어셈블리 플레이트의 제작을 가능하게 한다. 이러한 접근법이 유용할 수 있는 다른 실시예는 이에 한정되는 것은 아니나 대면적 조명 및 신호 체계, 및 전파 식별 테그를 포함한다.
일부 구현예에서, 기판(140)을 형성하는데 사용되는 물질은 유리이며, 무기질 유체 구조체층(190)을 형성하는데 사용되는 물질은 무기질 물질이다. 상기 유리 및 무기질 물질의 조합은 정(142)을 오픈하기 위하여 수행되는 건식 에칭에 대한 민감성(즉, 하나의 물질이 다른 물질과 다른 속도에서 에칭됨)이 상기 건식 에칭 공정의 중지재(stop)로서 기판(140)의 상부 표면의 사용을 가능하게 하는 유리에서보다 무기질 물질에서 더욱 크도록 선택된다. 에칭 민감성에서의 이러한 차이 및 에칭 중지재로서 기판(140)의 사용은 기판(140)의 좀 더 상부 표면에 의해 정의된 실질적으로 편평한 하부를 갖는 정(142)으로 귀결된다. 나아가, 전술한 하드 마스크에 의해 가이드된 건식 에칭 공정의 사용은 실질적으로 수직인 정(142)의 측벽으로 귀결된다. 상기 기판(140)의 유리 및 무기질 유체 구조체층(190)의 무기질 물질은 600 ℃ 초과의 공정 온도에 노출되는 경우 기계적으로 양립가능하도록 더욱 선택된다. 이러한 공정 온도는 그 중에서도 박막 트렌지스터 제조, 솔더 리플로우 및 공융 결합 공정을 수용한다.
일부 경우에서, 물리적 대상(130)은 마이크로-다이오드일 수 있으나, 다른 경우에서 물리적 대상은 다른 전자 소자 또는 비-전자 소자일 수 있다. 도 1b를 참조하면, 기판(140)의 표면의 상면도(199)의 예가 유체 구조체층(190) 내로 연장하는 정의 어레이(원으로 도시됨)를 갖는 것으로 도시된다. 각각의 정(142)은 직경(192) 및 깊이(194)를 갖는다. 정(142)이 단면에서 원형으로 도시되나, 다른 형상이 다른 구현예와 관련하여 사용될 수 있음이 주지되어야 한다. 예를 들어, 사각형, 사다리꼴 또는 다른 임의의 형상과 같은 다른 형상이 본 발명의 다른 구현예를 사용하여 지지될 수 있다. 또한, 정(142)은 일반적으로 매끈하고, 원형의 외측 가장자리를 갖는 것으로 도시되나, 상기 외측 가장자리는 도 1c에 나타낸 것과 유사한 하드 마스크에 대해 사용되는 물질의 입상에 일부 기인하여 약간의 거칠기를 나타낼 수 있다. 다른 구현예에서, 상기 하드 마스크는 니켈(Ni)로 이루어진다.
일부 구현예에서, 기판(140)은 유리 기판이고 직경(192)은 500 이하의 오프셋(193)에서 무기질 유체 구조체층(190) 내에 형성된 40 마이크로 이상이다. 깊이(194)는 3 마이크로 초과이다. 일부 구현예에서 정의 하부가 기판(140)의 상부 표면의 부분에 형성되고 관통홀은 유체 구조체층(190) 내에 형성되나, 다른 구현예에서 기판(140) 및 무기질 유체 구조체층(190)은 정(142)이 단일층을 통해서 단지 부분적으로 연장하는 동일 물질의 단일층임이 주지되어야 한다.
일부 경우, 상기 무기질 유체 구조체층(190)의 두께는 전술한 에칭이 기판(140)의 상부 표면까지 연장하는 관통홀을 형성하는데 사용되는 물리적 대상(130)의 높이와 실질적으로 동일하다. 다른 경우에서, 무기질 유체 구조체층(190)의 두께는 정(142)이 유체 구조체층(190) 내에 전체적으로 형성되는 물리적 대상(130)의 두께를 초과한다. 다른 경우에서, 상기 유체 구조체층(190)의 두께는 물리적 대상의 두께 미만이다. 크기, 형상, 두께 및 조성물에서 변화하는 다양한 물리적 대상은 유체 구조체층을 포함하는 기판 상에서 어셈블리될 수 있음이 주지되어야 한다. 단지 하나의 물리적 대상(130)이 모든 주어진 정(142) 내로 증착되도록 정(142)의 주입구 오프닝은 물리적 대상(130)의 폭을 초과한다. 구현예는 정(142) 내로 물리적 대상(130)을 증착하는 점을 기술하나, 다른 소자 또는 대상이 본 발명의 다른 구현예에 따라 증착될 수 있음이 주지되어야 한다.
증착 소자(150)는 댐 구조체의 측면(120)에 의해 기판(140)의 상부 상에 현탁액(110)을 유지하면서 기판(140)의 표면 위에 현탁액을 증착한다. 일부 구현예에서, 증착 소자(150)는 현탁액(110)의 저장소에의 접근을 갖는 펌프이다. 현탁액 이동 소자(160)는 물리적 대상(130)이 상기 기판(140)의 표면에 대해 이동하도록 기판(140) 상에 증착된 현탁액(110)을 교반한다. 물리적 대상(130)이 상기 기판(140)의 표면에 대해 이동함에 따라 이들은 정(142) 내로 증착한다. 일부 구현예에서, 현탁액 이동 소자(160)는 3차원으로 이동하는 브러쉬이다. 본원에 제공된 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 이에 한정되는 것은 아니나, 펌프를 포함하는 현탁액 이동 소자(160)의 기능을 수행하는데 사용될 수 있는 다양한 소자를 인식할 것이다.
캡쳐 소자(170)는 캐리어 액체(115) 및 비-증착된 물리적 대상(130)의 부분을 포함하는 현탁액(110)의 일부를 회수하고, 재사용을 위하여 회수된 물질을 되돌려보낼 수 있으며 현탁액(110) 내로 연장하는 주입구를 포함한다. 일부 구현예에서, 캡쳐 소자(170)는 펌프이다. 일부 경우에서, 기판(140) 및 무기질 유체 구조체층(190)의 조합은 도 2-5와 관련하여 아래에서 언급되는 하나 이상의 공정을 사용하여 형성된다.
기판(140) 및 무기질 유체 구조체층(190)의 조합은 유체 어셈블리 시스템(100)에 도시된 정(142), 유체 채널, 또는 다른 물리적 표면 구조체와 같은 물리적 피쳐뿐만 아니라 상술한 리지디티(rigidity) 또는 플렉서빌리티(flexibility)와 같은 기계적 특성을 나타낼 수 있으며, 또한 특정 광학 성질을 나타내도록 선택되거나 또는 형성될 수 있다. 예를 들어, 광학 성질의 관점에서, 기판(140) 및 무기질 유체 구조체층(190)의 조합은 실질적으로 투명한 것으로 남을 수 잇으며, 광을 차단하거나 또는 격리하도록 불투명한 영역을 가지거나, 특정의 광학 흡수 영역을 가지거나, 또는 제어된 광학 산란 영역을 가질 수 있다. 상기 기판(140) 및 무기질 유체 구조체층(190)의 조합을 패터닝하는 것은 유체 어셈블리 시스템(100)에 나타낸 바와 같은 상부 표면 상에서만 또는 상부 및 하부 표면 모두 상에서 일어날 수 있다. 상기 물리적 피쳐의 2차원 형상은 적합한 포토마스크 및 상기 물리적 구조체의 수직의 측벽 각을 사용하여 제어될 수 있는 한편, 도 1에 나타낸 바와 같이 완전하게 직각으로 놓이거나 다르게 형상화될 수 있다.
도 2a-2b를 참조하면, 정 구조체(240)를 포함하는 유체 어셈블리 기판의 부분의 상면도(200) 및 대응하는 측면도(250)가 본 발명의 일부 구현예에 따라 도시된다. 도시된 바와 같이, 정 구조체(240)는 기판(220)의 상부 표면까지 무기질 구조체층(210) 내부로 연장한다. 정 구조체(240)는 폭(230) 및 깊이(270)를 나타낸다. 정 구조체(240)의 측벽(245)은 상부 표면(225)으로부터 측정된 측벽 각(260)을 나타낸다. 측벽(245)은 상부 표면(225)에서부터 실질적으로 직각으로 연장한다. 본원에서 사용되는 바에 따라, 용어 "실질적으로 직각"은 80도 및 100도 사이인 측벽 각(260)의 모든 값을 의미하도록 가장 넓은 의미로 사용된다. 나아가, 상부 표면(225)은 실질적으로 평탄하다. 본원에서 사용되는 바에 따라, 용어 "실질적으로 평탄한"은 200 ㎛ 미만의 TIR(Total Indicator Reading 또는 Total Indicator Runout)를 갖는 모든 표면을 의미하도록 가장 넓은 의미로 사용된다.
일부 구현예에서 기판(220)을 형성하는데 사용된 물질은 유리이며, 무기질 구조체층(210)을 형성하는데 사용된 물질은 무기질 물질이다. 상기 유리 및 무기질 물질의 조합은 정(240)을 오픈하기 위하여 수행된 건식 에칭에 대한 민감도(즉, 하나의 물질이 다른 것과 다른 속도에서 에칭됨)가 건식 에칭 공정의 중지재로서 기판(220)의 상부 표면(225)의 사용을 허용하는 유리에서 보다 무기질 물질에서 더욱 크도록 선택된다. 에칭 중지재로서 기판(220)의 사용 및 에칭 민감도에서의 이러한 차이는 기판(220)의 상부 표면(225)에 의해 정의된 실질적으로 편평한 하부를 갖는 정(240)으로 귀결된다. 도 3과 관련하여 이하에서 더욱 상세히 기술되는 바와 같이,무기질 구조체층(210) 위에 위치된 하드 마스크에 의해 가이드된 건식 에칭 공정은 상부 표면(225)으로부터 실질적으로 직각의 각을 갖는 정(240)의 측벽(245)으로 귀결된다. 기판(220)의 유리 및 무기질 구조체층(210)의 무기질 물질은 600 ℃ 초과의 공정 온도에 노출되는 경우 기계적으로 양립 가능하도록 더욱 선택된다. 이러한 공정 온도는 그 중에서도 박막 트렌지스터 제작, 솔더 리플로우, 및 공융 결합 공정을 수용한다. 특정의 일 구현예에서, 상기 무기질 물질은 실리카이다.
도 2c를 참조하면 주사 전자 현미경으로부터의 이미지(280)는 본 발명의 일부 구현예에 따라 달성가능한 정(240)의 실질적으로 수직인 측벽(245)을 나타낸다. 도시된 바와 같이, 측벽(245)의 각(260)은 정의 상부 표면(225)에서 측정된 99.2이다. 측벽(245)의 수직성은 본원에 기술된 기술을 사용하여 달성할 수 있는 많은 실시예 중 하나라는 점이 주지되어야 한다.
도 3을 참조하면, 공정 흐름도(300)가 유체 어셈블리 기판에서 정 구조체를 형성하기 위한 본 발명의 다양한 구현예에 따른 방법을 도시한다. 상기 공정 흐름도(300)에 따라, 투명 기판이 형성된다(블록 305). 상기 투명 기판은 이에 한정되는 것은 아니나, 당해 분야에 공지된 공정을 사용하여 형성된 Corning Eagle XG® slim 유리 기판일 수 있다. 특정 경우에서, 상기 Corning Eagle XG® slim 유리 기판은 700 미크론 두께이다. 본원에 제공된 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 다른 구현예와 관련하여 사용될 수 있는 다른 투명 기판 및 두께를 인식할 것이다.
다음으로, 무기질 물질이 투명 기판 상에 증착되어 상기 투명 기판 위의 무기질 층을 얻는다(블록 310). 일부 구현예에서, 상기 무기질 물질은 실리카이고, 상기 무기질층은 5 미크론 두께이다. 특정 경우에서, 상기 무기질층은 다음의 공정 조건을 사용하여 플라즈마 강화 화학 기상 증착 (PECVD)에 의해 형성된다: 650W, 13.56MHz RF, 9Torr 압력, 210 mils 갭, 38C TEOS 버블러를 통한 1250sccm He, 600sccm O2, 및 적용된 물질 P5000을 사용하여 390 ℃ 증착 온도. 본원에 제공된 상기 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 다른 구현예와 관련하여 사용될 수 있는 다른 무기질 물질, 두께, 및 형성 공정을 인식할 것이다.
하드 마스크가 상기 무기질 층 위에 형성된다(블록 315). 상기 하드 마스크는 정이 상기 무기질 층에서 형성될 위치에서 무기질 층을 노출시키는 오프닝을 포함한다. 일부 구현예에서, 상기 하드 마스크는 이-빔 증착을 사용하여 무기질 층 위에 증착되는 2000 옹스트롬 두께의 니켈(Ni) 층이다. 본원에 제공된 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 하나 이상의 구현예에 따라 사용될 수 있는 다른 하드 마스크 물질, 두께, 및 형성 공정을 인식할 것이다.
상기 하드 마스크는 정 위치를 정의하도록 패턴화되고 에칭된다(블록 320). 일부 경우에서, 포토리소그라피가 하드 마스크의 오프닝의 위치를 정의하는데 사용된다. 상기 포토리소그라피가 완료되면, 상기 하드 마스크가 습식 에칭에 노출되어 정이 무기질 층 내에 형성될 위치에서 무기질 층을 노출하는 하드 마스크 내에 홀을 오픈한다. 하드 마스크가 니켈(Ni)로 형성되는 하나의 특정 경우에서, 상기 습식 에칭은 질산, 아세트산 및 황산의 혼합물에 상기 하드 마스크층을 노출시켜 수행된다. 전술한 혼합물은 60 ℃에서 초당 500 옹스트롬의 에칭 속도를 얻는다.
건식 에칭 공정은 가이드로서 하드 마스크를 사용하고 에칭 중지재로서 투명 기판을 사용하여 적용되어 무기질 층에서의 정을 얻는다(블록 325). 상기 투명 기판은 무기질 층에서보다 전식 에칭 공정에 대해 실질적으로 덜 민감한 우수한 에칭 중지재로서 작용한다. 상기 투명 기판이 상기 무기질 층보다 건식 에칭 공정에서 실질적으로 덜 민감하므로, 형성된 정의 깊이는 상기 무기질 층의 두께와 실질적으도 동일하며, 정의 하부는 실질적으로 평탄하다. 일부 경우에서, 상기 건식 에칭 공정은 반응성 이온 에칭 (RIE) 또는 유도 결합 플라즈마 및 반응성 이온 에칭(ICP-RIE)과 같은 이방성 건식 에칭 공정이며, 이는 마이크로 부품의 유체 어셈블리에 바람직한 실질적인 언더컷 없이 TEOS 층을 제거한다. 일부 경우에서, 상기 무기질 층에서 정을 건식 에칭하는 것은 무기질 층이 TEOS인 C4F8 및 O2를 사용하여 수행된다. 이러한 경우에서, TEOS의 에칭 속도 및 Ni에 대한 TEOS의 에칭 선택도는 각각 대략 3150 A/min 및 35:1이다.
정이 형성되면, 상기 하드 마스크는 무기질 층으로부터 박리된다(블록 330). 상기 박리는 하드 마스크 층 내의 오프닝을 한정하는데 사용된 동일 습식 에칭 공정을 사용하여 수행될 수 있다. 본원에 제공된 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 다른 구현예에 관련되어 사용될 수 있는 다양한 박리 공정을 인식할 것이다. 투명 기판 위에 배치된 정을 포함하는 결과적인 무기질 층은 유체 어셈블리 기판을 형성한다.
도 4a-4b를 참조하면, 정 구조체(440)를 포함하는 유체 어셈블리 기판의 부분의 상면도(400) 및 대응하는 측면도(450)가 본 발명의 일부 구현예에 따라 도시된다. 도시된 바와 같이, 정 구조체(440)는 기판(420)의 상부 표면(425)까지 무기질 구조체층(410) 내로 연장된다. 정 구조체(440)는 폭(430) 및 깊이(470)를 나타낸다. 정 구조체(440)의 측벽(445)은 상부 표면(425)으로부터 측정된 측벽 각(460)을 나타낸다. 측벽(445)은 상부 표면(425)으로부터 실질적으로 수직으로 연장한다. 또한, 상부 표면(425)은 실질적으로 평탄하다. 전기 접속층(444)은 정(440)의 가장자리 부근의 상부 표면(425) 상에서 패턴된다. 도 4b에 나타낸 바와 같이, 전기 접속층(444)은 정(440)의 하부에서 노출된 부분을 갖는 무기질 구조체층(410) 아래로 부분적으로 연장한다.
일부 구현예에서 , 기판(420)을 형성하는데 사용되는 물질은 유리이며, 무기질 구조체층(410)을 형성하는데 사용되는 물질은 무기질 물질이다. 상기 유리 및 무기질 물질의 조합은 정(440)을 오픈하기 위하여 수행된 건식 에칭에 대한 민감도(즉, 하나의 물질이 다른 물질과 다른 속도에서 에칭됨)가 건식 에칭 공정에 대한 중지재로서 기판(420)의 상부 표면(425)의 사용을 가능하도록 유리에서보다 무기질 물질에서 훨씬 크다. 에칭 민감도에서의 이러한 차이 및 에칭 중지재로서의 기판(420)의 사용은 기판(420)의 상부 표면(425)에 의해 정의된 실질적으로 편평한 하부를 갖는 정(440)으로 귀결된다. 도 5와 관련하여 아래에서 좀 더 충분히 언급될 바와 같이, 무기질 구조체층(410) 위에 배치된 하드 마스크에 의해 가이드된 건식 에칭 공정은 상부 표면(425)으로부터 실질적인 수직의 각을 갖는 정(440)의 측벽(445)의 측벽 각(460)으로 귀결된다. 기판(420)의 유리 및 무기질 구조체층(410)의 무기질 물질은 600 ℃ 초과의 공정 온도에 노출되는 경우 기계적으로 양립되도록 더욱 선택된다. 이러한 공정 온도는 그 중에서, 박막 트렌지스터 제작, 솔더 리플로우 및 공융 결합 공정을 수용한다. 특정의 일 구현예에서, 상기 무기질 물질은 실리카이다.
도 5를 참조하면, 공정 흐름도(500)는 유체 어셈블리 기판에서 정 구조체를 형성하기 위한 본 발명의 다양한 구현예에 따른 방법을 도시한다. 공정 흐름도(500)에 따르면, 투명 기판이 형성된다(블록 505). 상기 투명 기판은 이에 한정되는 것은 아니나 당해 기술 분야에 공지된 공정을 사용하여 형성된 Corning Eagle XG® slim 유리 기판일 수 있다. 특정 경우에서, 상기 Corning Eagle XG® slim 유리 기판은 700 미크론 두께이다. 본원에 제공된 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 다른 구현예와 관련되어 사용될 수 있는 다른 투명 기판 및 두께를 인식할 것이다.
전기 접속층이 투명 기판의 상부 상에 형성된다(블록 510). 전기 접속층의 형성은 전기 접촉자의 형성에 대하여 당해 기술 분야의 통상의 기술자에게 알려진 모든 공정을 사용하여 수행될 수 있다. 완성되면, 상기 전기 접촉자는 상기 투명 기판 위에 형성된 정의 하부에서 접속을 제공할 것이다. 본원에 제공된 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 전기 접속층을 형성하기 위한 본 발명의 다른 구현예와 관련하여 사용될 수 있는 다양한 공정 및 물질을 인식할 것이다.
무기질 물질은 다음으로 상기 투명 기판 위에 무기질 층을 얻기 위하여 투명 기판 및 패턴화된 전기 접속층 상에 증착된다(블록 515). 일부 구현예에서, 상기 무기질 물질은 실리카이고, 상기 무기질층은 5 미크론 두께이다. 특정 경우에서, 상기 무기질층은 적용된 물질 P5000 상에서 테트라-에틸-오르토 실리케이트(TEOS)를 사용하여 PECVD 증착에 의해 형성된다. 본원에 제공된 본 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 다른 구현예와 관련되어 사용될 수 있는 다른 무기질 물질, 두께, 및 형성 공정을 인식할 것이다.
하드 마스크는 상기 무기질 층 위에 형성된다(블록 520). 상기 하드 마스크는 정이 무기질 층 내에 형성될 위치에서 무기질 층을 노출시키는 오프닝을 포함한다. 일부 구현예에서, 상기 하드 마스크는 이-빔 증착을 사용하여 무기질 층 위에 증착된 2000 옹스트롬 두께의 니켈(Ni) 층이다. 본원에 제공된 본 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 하나 이상의 구현예에 따라 사용될 수 있는 다른 하드 마스크 물질, 두께, 및 형성 공정을 인식할 것이다.
상기 하드 마스크는 패턴화되고 에칭되어 정 위치를 한정한다(블록 525). 일부 경우에서, 포토리소그라피는 하드 마스크 내의 오프닝의 위치를 한정하는데 사용된다. 상기 포토리소그라피가 완성되면, 상기 하드 마스크는 정이 상기 무기질 층 내에 형성될 위치에서 무기질 층을 노출시키는 하드 마스크의 홀을 오픈하기 위하여 습식 에칭에 노출된다. 상기 하드 마스크가 니켈(Ni)로 형성되는 특정 일 경우에서, 상기 습식 에칭은 질산, 아세트산, 및 황산의 혼합물에 상기 하드 마스크를 노출시켜 수행된다. 전술한 혼합물은 60 ℃에서 초 당 500 옹스트롬의 에칭 속도를 얻는다.
건식 에칭 공정은 가이드로서 하드 마스크를 사용하고 에칭 중지재로서 투명 기판을 사용하여 적용되어 무기질 층 내에 정을 얻는다(블록 530). 상기 투명 기판은 무기질 층보다 건식 에칭 공정에 실질적으로 덜 민감한 우수한 에칭 중지재로서 작용한다. 유사하게, 건식 에칭을 사용하여 형성된 정의 하부에서 노출될 패턴화된 전기 접속층에 사용된 물질은 무기질 층의 물질보다 건식 에칭에 대해 덜 민감하도록 선택된다. 투명 기판 및 전기 접속층 모두는 무기질 층보다 건식 에칭 공정에 대해 실질적으로 덜 민감하며, 형성된 정의 깊이는 무기질층의 두께와 실질적으로 동일하고, 상기 정의 하부는 상기 투명 기판의 표면 상에 형성된 전기 접속층에 대한 강화의 예외 없이 실질적으로 평탄하다. 일부 경우에서, 상기 건식 에칭 공정은 반응성 이온 에칭 (RIE) 또는 유도 결합 플라즈마 및 반응성 이온 에칭 (ICP-RIE)과 같은 이방성 건식 에칭 공정이며, 이는 마이크로 부품의 유체 어셈블리에 바람직한 실질적인 언더커팅 없이 TEOS 층을 제거한다. 일부 경우에서, 상기 무기질 층 내의 정의 건식 에칭은 무기질 층이 TEOS인 C4F8 및 O를 사용하여 수행된다. 이러한 경우에, TEOS의 에칭 속도 및 Ni에 대한 TEOS의 에칭 민감성은 각각 대략 5150 A/min 및 55:1이다.
정이 형성되면, 상기 하드 마스크는 상기 무기질 층으로부터 박리된다(블록 535). 상기 박리는 하드 마스크 층 내의 오프닝을 한정하는데 사용되는 동일한 습식 에칭 공정을 사용하여 수행될 수 있다. 본원에 제공된 본 기재에 기반하여, 당해 기술 분야의 통상의 기술자는 본 발명의 다른 구현예에 대해 사용될 수 있는 다양한 박리 공정을 인식할 것이다. 상기 투명 기판 위에 배치된 정 내에 노출된, 부분적으로 노출된 전기 접속층을 갖는 정을 포함하는 결과적인 무기질 층은 유체 어셈블리 기판을 형성한다.
결론적으로, 본 발명은 기판 상에 구조체를 형성하는 신규 시스템, 소자, 방법 및 배열을 제공한다. 본 발명의 하나 이상의 구현예가 상술하게 기술되는 한편, 다양한 변화, 변형 및 균등물이 본 발명의 사상을 변화시키지 않고 통상의 기술자에게 명백할 것이다. 또한, 이러한 패턴화된 피쳐를 갖는 기판은 유체 어셈블리, 피크-엔-플레이스 어셈블리 또는 다른 방법을 포함하는 다양한 소자 어셈블리에서 사용될 수 있다. 따라서, 상기 설명은 본 발명의 범위를 한정하는 것으로서 취해져서는 안되며, 이는 첨부된 청구항에 의해 한정된다.

Claims (20)

  1. 유체 어셈블리 기판으로서, 상기 유체 어셈블리 기판은:
    투명 기판; 및
    상기 투명 기판 위에 배치된 무기질 유체 구조체층을 포함하며, 여기서 상기 무기질 유체 구조체층은 무기질 물질로 형성되며, 여기서 상기 무기질 유체 구조체층은 각각이 상기 투명 기판의 상부 표면의 부분을 노출시키는 복수의 구조체를 포함하는, 유체 어셈블리 기판.
  2. 청구항 1에 있어서,
    상기 투명 기판은 제1타입의 유리로 이루어지며, 여기서 상기 무기질 물질은 상기 제1타입의 유리와 다른 에칭에 대한 민감성을 나타내는 제2타입의 유리인, 유체 어셈블리 기판.
  3. 청구항 1에 있어서,
    상기 복수의 구조체는 정(well)이며, 여기서 상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면에 대하여 실질적으로 수직인, 유체 어셈블리 기판.
  4. 청구항 3에 있어서,
    상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면으로부터 측정된, 91도 초과 및 105도 미만의 각을 나타내는, 유체 어셈블리 기판.
  5. 청구항 3에 있어서,
    상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면으로부터 측정된, 80도 초과 및 90도 미만의 각을 나타내는, 유체 어셈블리 기판.
  6. 청구항 1에 있어서,
    상기 복수의 구조체 각각에 의해 노출된 투명 기판의 상부 표면은 실질적으로 평탄한, 유체 어셈블리 기판.
  7. 청구항 1에 있어서,
    전기 접속층이 상기 투명 기판 및 무기질 유체 구조체층 사이에 배치되며, 상기 전기 접속층의 부분은 상기 복수의 구조체 중 적어도 하나의 하부에 노출되는, 유체 어셈블리 기판.
  8. 청구항 1에 있어서,
    상기 복수의 구조체는 각각 3 미크론 초과의 깊이 및 40 미크론 초과의 폭을 갖는 정인, 유체 어셈블리 기판.
  9. 청구항 1에 있어서,
    상기 투명 기판 및 무기질 물질의 조합은 600 ℃까지의 온도에서 기계적으로 안정한, 유체 어셈블리 기판.
  10. 유체 어셈블리 기판의 제조방법으로서, 상기 방법은:
    투명 기판을 제공하는 단계;
    상기 투명 기판 위에 무기질 물질을 증착하여 무기질 물질층을 형성하는 단계;
    구조체 위치에 대응하는 무기질 물질층의 부분을 노출하는 오프닝을 갖는 무기질 물질층의 상부에 패턴화된 하드 마스크를 형성하는 단계; 및
    상기 패턴화된 하드 마스크에 의해 가이드된 건식 에칭을 수행하여 상기 투명 기판의 상부 표면까지 연장하는 무기질 물질층 내의 구조체를 오픈하는 단계를 포함하는, 유체 어셈블리 기판의 제조방법.
  11. 청구항 10에 있어서,
    상기 투명 기판은 제1타입의 유리로 이루어지며, 여기서 상기 무기질 물질은 상기 제1타입의 유리와 다른 에칭에 대한 민감성을 나타내는 제2타입의 유리인, 유체 어셈블리 기판의 제조방법.
  12. 청구항 11에 있어서,
    상기 투명 기판 위에 무기질 물질을 증착하는 단계는 상기 투명 기판 위에 테트라-에틸-오르토 실리케이트의 플라즈마 강화 화학 기상 증착을 수행하는 단계를 포함하는, 유체 어셈블리 기판의 제조방법.
  13. 청구항 10에 있어서,
    구조체 위치에 대응하는 무기질 물질층의 부분을 노출하는 오프닝을 갖는 무기질 물질층의 상부에 패턴화된 하드 마스크를 형성하는 단계는:
    상기 무기질 물질층의 상부 상에 니켈을 증착하는 단계;
    상기 오프닝을 한정하도록 포토리소그라피를 수행하는 단계; 및
    상기 오프닝에 대응하는 무기질 물질층의 상부 표면의 부분을 노출하도록 습식 에칭을 수행하는 단계를 포함하는, 유체 어셈블리 기판의 제조방법.
  14. 청구항 10에 있어서,
    상기 건식 에칭은 반응성 이온 에칭(RIE), 및 유도 결합 플라즈마 및 반응성 이온 에칭 (ICP-RIE)으로 이루어진 군으로부터 선택되는, 유체 어셈블리 기판의 제조방법.
  15. 청구항 10에 있어서,
    상기 무기질 물질층 내의 구조체는 정이며, 여기서 상기 각각의 정의 측벽은 상기 투명 기판의 상부 표면에 대하여 실질적으로 수직인, 유체 어셈블리 기판의 제조방법.
  16. 청구항 10에 있어서,
    상기 무기질 물질층 내의 각각의 구조체에 의해 노출된 투명 기판의 상부 표면은 실질적으로 평탄한, 유체 어셈블리 기판의 제조방법.
  17. 청구항 10에 있어서,
    상기 방법은 상기 투명 기판 위에 무기질 물질을 증착하기 전에 상기 투명 기판의 상부 상에 전기 접속층을 형성하여 상기 투명 기판 및 전기 접속층 모두의 위에 무기질 물질층을 형성하는 단계를 더욱 포함하는, 유체 어셈블리 기판의 제조방법.
  18. 청구항 17에 있어서,
    상기 전기 접속층의 일부는 상기 무기질 물질층 내의 구조체 중 적어도 하나의 하부에서 건식 에칭에 의해 노출되는, 유체 어셈블리 기판의 제조방법.
  19. 청구항 10에 있어서,
    상기 무기질 물질층 내의 구조체는 각각 3 미크론 초과의 깊이 및 40 미크론 초과의 폭을 갖는 정인, 유체 어셈블리 기판의 제조방법.
  20. 청구항 10에 있어서,
    상기 투명 기판 및 무기질 물질층의 조합은 600도까지의 온도에서 기계적으로 안정한, 유체 어셈블리 기판의 제조방법.
KR1020197038915A 2017-06-02 2018-05-31 유체 어셈블리 기판 및 그 제조방법 KR20200004442A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762514196P 2017-06-02 2017-06-02
US62/514,196 2017-06-02
PCT/US2018/035495 WO2018222938A1 (en) 2017-06-02 2018-05-31 Fluidic assembly substrates and methods for making such

Publications (1)

Publication Number Publication Date
KR20200004442A true KR20200004442A (ko) 2020-01-13

Family

ID=64456116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197038915A KR20200004442A (ko) 2017-06-02 2018-05-31 유체 어셈블리 기판 및 그 제조방법

Country Status (6)

Country Link
US (1) US11257728B2 (ko)
JP (1) JP2020527850A (ko)
KR (1) KR20200004442A (ko)
CN (1) CN110741470A (ko)
TW (1) TW201906081A (ko)
WO (1) WO2018222938A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023277310A1 (ko) * 2021-06-30 2023-01-05 삼성전자주식회사 무기 발광 소자, 디스플레이 모듈 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4012755A1 (en) * 2020-12-11 2022-06-15 Samsung Electronics Co., Ltd. Micro-semiconductor chip wetting align apparatus

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6527964B1 (en) * 1999-11-02 2003-03-04 Alien Technology Corporation Methods and apparatuses for improved flow in performing fluidic self assembly
US6520627B2 (en) * 2000-06-26 2003-02-18 Hewlett-Packard Company Direct imaging polymer fluid jet orifice
JP2004119620A (ja) * 2002-09-25 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7572385B2 (en) * 2003-11-17 2009-08-11 Micron Technology, Inc. Method of forming micro-lenses
CN101258580B (zh) * 2005-09-05 2010-05-19 夏普株式会社 半导体装置及其制造方法和显示装置
KR100763894B1 (ko) 2006-03-21 2007-10-05 삼성에스디아이 주식회사 Led 칩을 이용한 디스플레이 장치의 제조방법
CN101043059A (zh) * 2006-03-24 2007-09-26 中国科学院半导体研究所 采用衬底表面粗化技术的倒装结构发光二极管制作方法
US7988875B2 (en) 2007-02-08 2011-08-02 Applied Materials, Inc. Differential etch rate control of layers deposited by chemical vapor deposition
GB0722750D0 (en) * 2007-11-20 2008-01-02 Cambridge Display Technology O Organic thin film transistors active matrix organic optical devices and emthods of making the same
US9328417B2 (en) * 2008-11-01 2016-05-03 Ultratech, Inc. System and method for thin film deposition
US9196603B2 (en) * 2011-05-10 2015-11-24 Imec Method for fluid guided self-assembly of microcomponents
JP5292456B2 (ja) * 2011-12-28 2013-09-18 Dowaエレクトロニクス株式会社 Iii族窒化物半導体素子およびその製造方法
US9799592B2 (en) * 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
CN102945832B (zh) * 2012-11-20 2016-08-17 上海华虹宏力半导体制造有限公司 闪存器件的形成方法
US9371982B2 (en) * 2013-08-15 2016-06-21 Maxim Integrated Products, Inc. Glass based multichip package
US20150364651A1 (en) * 2014-06-12 2015-12-17 Toshiba Corporation Flip-Chip Light Emitting Diode Assembly With Relief Channel
US9722145B2 (en) * 2015-06-24 2017-08-01 Sharp Laboratories Of America, Inc. Light emitting device and fluidic manufacture thereof
US9892944B2 (en) * 2016-06-23 2018-02-13 Sharp Kabushiki Kaisha Diodes offering asymmetric stability during fluidic assembly
US9917226B1 (en) * 2016-09-15 2018-03-13 Sharp Kabushiki Kaisha Substrate features for enhanced fluidic assembly of electronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023277310A1 (ko) * 2021-06-30 2023-01-05 삼성전자주식회사 무기 발광 소자, 디스플레이 모듈 및 그 제조 방법

Also Published As

Publication number Publication date
US11257728B2 (en) 2022-02-22
US20200194323A1 (en) 2020-06-18
JP2020527850A (ja) 2020-09-10
CN110741470A (zh) 2020-01-31
WO2018222938A1 (en) 2018-12-06
TW201906081A (zh) 2019-02-01

Similar Documents

Publication Publication Date Title
CN109301084B (zh) 封装结构、电子装置及封装方法
KR100989312B1 (ko) 미세 패턴의 제조 방법 및 광학 소자
CN110692142A (zh) 包括贯穿通孔的组装基材及其制造方法
KR102445641B1 (ko) 수퍼스트레이트 및 수퍼스트레이트의 사용 방법
WO2017177725A1 (zh) 金属层制作方法、功能基板及其制作方法、以及显示装置
JP2006013484A (ja) ウエハスケール・パッケージ用のリッドおよびその形成方法
KR20200004442A (ko) 유체 어셈블리 기판 및 그 제조방법
CN104124203A (zh) 互连结构的形成方法
US8486608B2 (en) Printing substrate for liquid crystal display, and manufacturing method thereof
CN103663357A (zh) 硅的刻蚀方法
KR20050084104A (ko) 디스플레이 및 그 제조 방법
US11018018B2 (en) Superstrate and methods of using the same
EP3041784B1 (en) Method of forming deposited patterns on a surface
US10062674B1 (en) Systems and methods for display formation using photo-machinable material substrate layers
TWI644360B (zh) 半導體元件之精細島狀圖案形成方法
US11204549B2 (en) Superstrate with an offset mesa and methods of using the same
WO2020140231A1 (zh) 膜层的构图方法、微流控器件及其制作方法
CN110837157B (zh) 光学装置封装及其制造方法
CN102120561B (zh) 形成晶圆穿通孔的方法
CN111656283B (zh) 模板制备方法
JP2018147915A (ja) インプリントモールド及びインプリントモールドの製造方法
JP2018163942A (ja) インプリントモールド及びインプリントモールドの製造方法
US20120091094A1 (en) Method for forming nanostructure
JP2006017788A (ja) 階段状表面を有する部材の製造方法及びその部材

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application