KR20200003185A

KR20200003185A - 시퀀스 결정을 위한 방법 및 장치, 디바이스 및 저장 매체

Info

Publication number: KR20200003185A
Application number: KR1020197035957A
Authority: KR
Inventors: 멩주 첸; 진 수; 준 수; 포카이 펭
Original assignee: 지티이 코포레이션
Priority date: 2017-05-05
Filing date: 2018-05-04
Publication date: 2020-01-08
Also published as: JP2022037127A; KR20210054596A; EP3570443B1; CN113992303A; US20200204194A1; AU2018261974A1; KR102382491B1; EP3570443A1; US10581461B2; US20190326929A1; EP3570443A4; KR102250284B1; JP7332673B2; JP6997214B2; CN113992303B; US11271592B2; CN108809334A; JP2020520596A; CN108809334B; AU2018261974B2

Abstract

본 개시는 시퀀스 결정을 위한 방법 및 장치, 디바이스 및 저장 매체를 제공한다. 시퀀스 결정을 위한 방법은, 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하는 단계; 폴라(Polar) 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩을 적용하는 단계; 및 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 단계를 포함하고, K 및 T는 둘 다 음이 아닌 정수들이고 K≤T이다.

Description

시퀀스 결정 방법 및 장치, 디바이스 및 저장 매체

본 개시는 2017년 5월 5일에 출원된 중국 특허 출원 제201710314013.X호 및 2017년 8월 24일에 출원된 중국 특허 출원 제201710737955.9호에 대한 우선권들을 주장하며, 상기 출원들의 내용들은 그 전체가 참조로 본원에 통합된다.

본 개시는 통신 기술에 관한 것이고, 더 상세하게는 시퀀스 결정을 위한 방법 및 장치, 디바이스 및 저장 매체에 관한 것이다.

채널 잡음의 존재로 인해, 채널 코딩은 모바일 통신 시스템의 독립적 부분으로서 정보 전달의 신뢰도, 정확성 및 효율을 보장한다.

폴라(Polar) 코딩은 채널 용량에 도달할 수 있는 것으로 엄격하게 입증된 구조적 코딩 방식이다. 폴라 코드는 통신 스루풋 및 레이턴시에 대해 5세대(5G) 새로운 무선 액세스 기술(RAT)의 요건들을 충족할 수 있다. 폴라 코드에 의해 인코딩된 코드워드는

로서 표현될 수 있고, 여기서 u=(u1, ..., uN)는 정보 비트들, 공지된 비트들 및 패리티 체크 비트들,

로 구성되고,

는

의 n번째 Kronecker 곱이고,

및 n=log2(N)이다.

폴라 코드들의 편향 특성들로 인해, 입력 비트들은 상이한 신뢰도들을 갖는데, 즉, 상이한 위치들의 입력 비트들은 상이한 비트 에러 레이트들(BER들)을 갖는다. 디코딩 성능을 개선하기 위해, 정보 비트들 및 패리티 체크 비트들은 높은 신뢰도들을 갖는 위치들(즉, 낮은 BER들을 갖는 위치들)에 배치되고, 공지된 비트들은 블록 에러 레이트(BLER)가 효과적으로 감소될 수 있도록 인코딩 프로세스에서 낮은 신뢰도들을 갖는 위치들에 배치된다.

종래에, 폴라 코드들의 상이한 마더 코드 길이들의 경우, 정보 비트들, 패리티 체크 비트들 및 공지된 비트들의 치환 및 레이트 매칭을 위해 상이한 하드웨어 구현들이 요구될 것이고, 이는 매우 복잡하다.

현재, 관련 기술분야에서 상기 문제에 대한 어떠한 효과적인 솔루션들로 없다.

본 개시의 실시예들은, 5G 새로운 RAT에서 시퀀스 결정 방식의 결핍과 연관된 관련 기술분야에서 문제점을 해결할 수 있는, 시퀀스 결정을 위한 방법 및 장치, 디바이스 및 저장 매체를 제공한다.

본 개시의 실시예에 따르면, 시퀀스 결정을 위한 방법이 제공된다. 방법은, 제2 비트 시퀀스(bit sequence)를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 위치에 맵핑하는 단계; 폴라(Polar) 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩을 적용하는 단계; 및 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 단계를 포함하고, K 및 T는 둘 다 음이 아닌 정수들이고 K≤T이다.

본 개시의 실시예에서, 방법은, 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하는 단계 전에, 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 제2 인덱스 행렬에 기초하여 M_index를 획득하는 단계를 더 포함한다. 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다.

본 개시의 실시예에서, 방법은, 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스로부터 T 비트들을 선택하는 단계 전에, 폴라 인코딩된 비트 시퀀스에 기초하여 제1 비트 시퀀스 행렬을 형성하는 단계; 및 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 단계를 더 포함한다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 동작은, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하는 단계를 포함한다.

본 개시의 실시예에서, 제2 인덱스 행렬은 R_re개의 행들 및 C_re개의 열들의 행렬인 M_re이고, 제1 인덱스 행렬은 M_or이고, 이는

또는

이고,

R_re×C_re≥N이고, R_re 및 C_re는 둘 다 음이 아닌 정수들이고, N은 폴라 인코딩된 비트 시퀀스의 길이이다.

본 개시의 실시예에서, R_re가 상수일 때, C_re는 R_re×C_re≥N을 충족하는 최소값이거나; 또는 C_re가 상수일 때, R_re는 R_re×C_re≥N을 충족하는 최소값이다.

본 개시의 실시예에서, 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하는 동작은, 열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는 M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 - 중 적어도 하나를 포함한다.

본 개시의 실시예에서, π₁(i)은, π₁(i)=BRO(i) - BRO()는 십진수 i를 제1 이진수(B_n1-1,B_n1-2,...,B₀)로 변환하는 것, 제2 이진수(B₀,B₁,...,B_n1-1)를 획득하기 위해 제1 이진수를 반전시키는 것(reversing) 및 제2 이진수를 십진수 π₁(i)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n1=log₂(C_re) 및 0≤i≤C_re-1임 - ; π₁(i)={S1,S2,S3} - S1={0,1,...,i1-1}, S2={i2,i3,i2+1,i3+1,...,i4,i5}이고, 및 S3은 S1 및 S2에 포함된 것과는 상이한 {0,1,..., C_re-1} 내의 요소들의 세트이고, C_re/8≤i1≤i2≤C_re/3, i2≤i4≤i3≤2C_re/3, i3≤i5≤C_re-1이고, i1, i2, i3, i4 및 i5는 모두 음이 아닌 정수들이고, S1, S2 및 S3 중 임의의 2개의 교차점(intersection)은 널(null)임 - ; 또는 π₁(i)={I} - {I}는 오름차순 또는 내림차순으로 M_or의 열 인덱스들 r에 함수 f(r)을 적용한 수치 결과들을 체계화(organizing)함으로써 획득되는 시퀀스이고, 0≤r≤C_re-1임 - ; 중 적어도 하나로서 획득된다.

본 개시의 실시예에서, f(r)은 다음 중 적어도 하나를 포함한다:

- (B_n1-1,B_n1-2,...,B₀)은 인덱스 r의 이진 표현이고, 0≤m1≤n1-1, n1=log₂(C_re)이고, k는 음이 아닌 정수임 - ; r에 대응하는 함수 값을

로서 초기화하고, 제1 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비(mean log likelihood ratio)임; 또는 r에 대응하는 함수 값을

로서 초기화하고, 제2 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 상호 정보임, 1≤m2≤n1, 1≤m3≤n1이고, r1, r2, 2r 및 2r-1은 모두 0 이상이고 C_re-1 이하인 정수들이다.

본 개시의 실시예에서, π₂(j)는, π₂(j)=BRO(j) - BRO()는 십진수 j를 제3 이진수(B_n2-1,B_n2-2,...,B₀)로 변환하는 것, 제4 이진수(B₀,B₁,...,B_n2-1)를 획득하기 위해 제3 이진수를 반전시키는 것 및 제4 이진수를 십진수 π₂(j)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n2=log₂(R_re) 및 0≤j≤R_re-1임 - ; π₂(j)={S4,S5,S6} - S4={0,1,...,j1-1}, S5={j2,j3,j2+1,j3+1,...,j4,j5}이고, 및 S6은 S4 및 S5에 포함된 것과는 상이한 {0,1,..., R_re-1} 내의 요소들의 세트이고, R_re/8≤j1≤j2≤R_re/3, j2≤j4≤j3≤2 R_re/3, j3≤j5≤R_re-1이고, j1, j2, j3, j4 및 j5는 모두 음이 아닌 정수들이고, S4, S5 및 S6 중 임의의 2개의 교차점은 널임 - ; 또는 π₂(j)={J} - {J}는 오름차순 또는 내림차순으로 M_or의 행 인덱스들 s에 함수 f(s)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤s≤R_re-1임 - ; 중 적어도 하나로서 획득된다.

본 개시의 실시예에서, f(s)는 다음 중 적어도 하나를 포함한다:

- (B_n2-1,B_n2-2,...,B₀)은 인덱스 s의 이진 표현이고, 0≤m4≤n2-1, n2=log₂(R_re)이고, k는 음이 아닌 정수임 - ; s에 대응하는 함수 값을

로서 초기화하고, 제3 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는 s에 대응하는 함수 값을

로서 초기화하고, 제4 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 상호 정보임, 1≤m5≤n2, 1≤m6≤n2이고, s1, s2, 2s 및 2s-1은 모두 0 이상이고 R_re-1 이하인 정수들이다.

본 개시의 실시예에서, 제1 비트 시퀀스 행렬은 M_og이다. 제2 비트 시퀀스 행렬은 R_vb개의 행들 및 C_vb개의 열들의 행렬인 M_vb이다. M_og는

또는

이고,

x₀,x₁,x₂,...,

는 폴라 인코딩된 비트 시퀀스이고, R_vb×C_vb≥N이고, R_vb 및 C_vb는 둘 다 음이 아닌 정수들이고, N은 폴라 인코딩된 비트 시퀀스의 길이이다.

본 개시의 실시예에서, R_vb가 상수일 때, C_vb는 R_vb×C_vb≥N을 충족하는 최소값이거나; 또는 C_vb가 상수일 때, R_vb는 R_vb×C_vb≥N을 충족하는 최소값이다.

본 개시의 실시예에서, 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 동작은, 열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는 행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ; 중 적어도 하나를 포함한다.

본 개시의 실시예에서, π₃(g)는, π₃(g)=BRO(g) - BRO()는 십진수 g를 제5 이진수(B_n3-1,B_n3-2,...,B₀)로 변환하는 것, 제6 이진수(B₀,B₁₁,...,B_n3-1)를 획득하기 위해 제5 이진수를 반전시키는 것 및 제6 이진수를 십진수 π₃(g)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n3=log₂(C_vb) 및 0≤g≤C_vb-1임 - ; π₃(g)={S1,S2,S3} - S1={0,1,...,g1-1}, S2={g2,g3,g2+1,g3+1,...,g4,g5}이고, 및 S3은 S1 및 S2에 포함된 것과는 상이한 {0,1,..., C_vb-1} 내의 요소들의 세트이고, C_vb/8≤g1≤g2≤C_vb/3, g2≤g4≤g3≤2C_vb/3, g3≤g5≤C_vb-1이고, g1, g2, g3, g4 및 g5는 모두 음이 아닌 정수들이고, S1, S2 및 S3 중 임의의 2개의 교차점은 널임 - ; π₃(g)={G} - {G}는 오름차순 또는 내림차순으로 M_og의 열 인덱스들 α에 함수 f(α)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤α≤C_vb-1임 - ; π₃(g)= {Q1,Q2,Q3} - Q2={ q1,q2,q1+1,q2+1,...,q3,q4}, 0≤q1<q3≤(C_vb-1)/2, 0≤q2<q4≤(C_vb-1)/2이고, q1, q2, q3, q4 및 q5는 모두 음이 아닌 정수들이고, Q1 및 Q3은 {0,1，...，C_vb-1}과 Q2 사이의 차이 세트 내의 다른 요소들이고, Q1, Q2 및 Q3 중 임의의 2개의 교차점은 널임 - ; nV1 위치들에서의 미리정의된 시퀀스 V1과는 상이한 π₃(g) - V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27,29, 30,31}이고, 0≤nV1≤23임 - ; 또는 nV2 위치들에서의 미리정의된 시퀀스 V2와는 상이한 π₃(g) - V2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}이고, 0≤nV2≤3 - ; 중 적어도 하나로서 획득된다.

본 개시의 실시예에서, f(α)는, 다음 중 적어도 하나를 포함한다:

- (B_n3-1,B_n3-2,...,B₀)은 인덱스 α의 이진 표현이고, 0≤m6≤n3-1, n3=log₂(C_vb)이고, k는 음이 아닌 정수임 - ; α에 대응하는 함수 값을

로서 초기화하고, 제5 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는 s에 대응하는 함수 값을

로서 초기화하고, 제6 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 상호 정보임, 1≤m7≤n3, 1≤m8≤n3이고, α1, α2, 2α 및 2α-1은 모두 0 이상이고 C_vb-1 이하인 정수들이다.

본 개시의 실시예에서, π₄(h)는, π₄(h)=BRO(h) - BRO()는 십진수 h를 제7 이진수(Bn4-1,Bn4-2,...,B₀)로 변환하는 것, 제8 이진수(B₀,B₁,...,Bn4-1)를 획득하기 위해 제7 이진수를 반전시키는 것 및 제8 이진수를 십진수 π₄(h)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n4=log₂(R_vb) 및 0≤h≤R_vb-1임 - ; π₄(h)={S4,S5,S6} - S4={0,1,...,h1-1}, S5={h2,h3,h2+1,h3+1,...,h4,h5}이고, 및 S6은 S4 및 S5에 포함된 것과는 상이한 {0,1,..., R_vb-1} 내의 요소들의 세트이고, R_vb/8≤h1≤h2≤R_vb/3, h2≤h4≤h3≤2R_vb/3, h3≤h5≤R_vb-1이고, h1, h2, h3, h4 및 h5는 모두 음이 아닌 정수들이고, S4, S5 및 S6 중 임의의 2개의 교차점은 널임 - ; π₄(h)={H} - {H}는 오름차순 또는 내림차순으로 M_og의 행 인덱스들 β함수 f(β)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤β≤R_vb-1임 - ; π₄(h)= {O1,O2,O3} - O2={ o1,o2,o1+1,o2+1,...,o3,o4}, 0≤o1<o3≤(R_vb-1)/2, 0≤o2<o4≤(R_vb-1)/2이고, o1, o2, o3, o4 및 o5는 모두 음이 아닌 정수들이고, O1 및 O3은 {0,1，...，R_vb-1}과 O2 사이의 차이 세트 내의 다른 요소들이고, O1, O2 및 O3 중 임의의 2개의 교차점은 널임 - ; nVV1 위치들에서의 미리정의된 시퀀스 VV1과는 상이한 π₄(h) - VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27, 29,30,31}이고, 0≤nVV1≤23임 - ; 또는 nVV2 위치들에서의 미리정의된 시퀀스 VV2와는 상이한 π₄(h) - VV2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}이고, 0≤nVV2≤3 - ; 중 적어도 하나로서 획득된다.

본 개시의 실시예에서, f(β)는 다음 중 적어도 하나를 포함한다:

- (Bn4-1,Bn4-2,...,B₀)은 인덱스 β의 이진 표현이고, 0≤m9≤n4-1, n4=log₂(R_vb)이고, k는 음이 아닌 정수임 - ; β에 대응하는 함수 값을

로서 초기화하고, 제7 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는 β에 대응하는 함수 값을

로서 초기화하고, 제8 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 상호 정보임, 1≤m10≤n4, 1≤m11≤n4이고, β1, β2, 2β 및 2β-1은 모두 0 이상이고 R_vb-1 이하인 정수들이다.

본 개시의 실시예에서, 제2 인덱스 행렬에 기초하여 M_index를 획득하는 동작은, 행 단위로(row by row), 열 단위로(column by column), 또는 대각선 단위로(diagonal by diagonal) M_re로부터의 미리결정된 수의 인덱스들을 M_index로서 선택하는 단계를 포함한다.

본 개시의 실시예에서, 열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은 M_re의 p번째 열로부터 Kp 인덱스들을 선택하는 단계를 포함하고,

이고, p는 정수이고, 1≤p≤C_re이다. 행 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은 M_re의 q번째 행으로부터 Kq 인덱스들을 선택하는 단계를 포함하고,

이고, q는 정수이고, 1≤q≤R_re이다. 대각선 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은 M_re의 δ번째 대각선으로부터 Kδ 인덱스들을 선택하는 단계를 포함하고,

이고, δ는 정수이고, -min(R_re,C_re)+1≤δ≤max(R_re,C_re)-1이고, min(R_re,C_re)는 R_re 및 C_re 중 더 작은 것을 표시하고, max(R_re,C_re)는 R_re 및 C_re 중 더 큰 것을 표시한다.

본 개시의 실시예에서, 열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 1번째, 2번째, ..., C₁번째 열들로부터 K_ic1 인덱스들을 선택하는 단계 -

, 1≤ic1≤C₁, 1≤C₁≤C_re이고, ic1 및 C₁은 정수들임 - ; M_re로부터 C₂번째, (C₂+1)번째, ..., C₃번째 열들로부터 K_ic2 인덱스들을 선택하는 단계 -

, C₂≤ic2≤C₃, 1≤C₂≤C₃≤C_re이고, ic2, C₂ 및 C₃은 정수들임 - ; 또는 M_re로부터 C₄번째, (C₄+1)번째, ..., C_re번째 열들로부터 K_ic3 인덱스들을 선택하는 단계 -

, C₄≤ic3≤C_re, 1≤C₄≤C_re이고, ic3 및 C₄는 정수들임 - ; 중 적어도 하나를 포함한다.

본 개시의 실시예에서, 행 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 1번째, 2번째, ..., R₁번째 행들로부터 K_ir1 인덱스들을 선택하는 단계 -

, 1≤ir1≤R₁, 1≤R₁≤R_re이고, ir1 및 R₁은 정수들임 - ; M_re로부터 R₂번째, (R₂+1)번째, ..., R₃번째 행들로부터 K_ir2 인덱스들을 선택하는 단계 -

, R₂≤ir2≤R₃, 1≤R₂≤R₃≤R_re이고, ir2, R₂ 및 R₃은 정수들임 - ; 또는 M_re로부터 R₄번째, (R₄+1)번째, ..., R_re번째 행들로부터 K_ir3 인덱스들을 선택하는 단계 -

, 1≤R₄≤R_re이고, ir3 및 R₄는 정수들임 - ; 중 적어도 하나를 포함한다.

본 개시의 실시예에서, 대각선 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 (-min(R_re,C_re)+1)번째, (-min(R_re,C_re)+2)번째, ..., D₁번째 대각선들로부터 K_id1 인덱스들을 선택하는 단계 -

, -min(R_re,C_re)+1≤D₁≤max(R_re,C_re)-1이고, id1 및 D₁은 정수들임 - ; M_re로부터 D₂번째, (D₂+1)번째, ..., D₃번째 대각선들로부터 K_id2 인덱스들을 선택하는 단계 -

, -min(R_re,C_re)+1≤D₂≤D₃≤max(R_re,C_re)-1이고, id2, D₂ 및 D₃은 정수들임 - ; 및 M_re로부터 D₄번째, (D₄+1)번째, ..., (max(R_re,C_re)-1)번째 대각선들로부터 K_id3 인덱스들을 선택하는 단계 -

, -min(R_re,C_re)+1≤D₄≤max(R_re,C_re)-1이고, id3 및 D₄는 정수들임 - ; 중 적어도 하나를 포함하고, min(R_re,C_re)는 R_re 및 C_re 중 더 작은 것을 표시하고, max(R_re,C_re)는 R_re 및 C_re 중 더 큰 것을 표시한다.

본 개시의 실시예에서, 미리결정된 수의 인덱스들이 M_re로부터 행 단위, 열 단위 또는 대각선 단위로 선택될 때, 제2 비트 시퀀스 행렬에서 비-송신된 비트 시퀀스에 대응하는 각각의 인덱스는 스킵된다. 제2 비트 시퀀스 행렬은 제2의 미리결정된 변환을 사용함으로써 제1 비트 시퀀스 행렬로부터 획득된다. 제1 비트 시퀀스 행렬은 폴라 인코딩된 비트 시퀀스로부터 형성된다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다.

본 개시의 실시예에서, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트를 선택하는 동작은, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함한다.

본 개시의 실시예에서, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 동작은, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로, 제2 비트 시퀀스 행렬의 시작 위치 t로부터 T 비트들을 선택하는 단계를 포함한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 상기 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이다.

본 개시의 실시예에서, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 동작은, T가 상기 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 열 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 행 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 대각선 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계; T가 폴라 인코딩된 비트 시퀀스의 길이 N 초과일 때, 제2 비트 시퀀스 행렬의 t번째 비트로부터 행 단위, 열 단위, 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이고, N은 음이 아닌 정수이다.

본 개시의 실시예에서, 제2 비트 시퀀스 행렬로부터 열 단위로 T 비트들을 선택하는 동작은, 1번째, 2번째, ..., E₁번째 열들로부터 T_ie1 비트들을 선택하는 단계 -

, 1≤E₁≤C_vb이고, ie1 및 E₁은 정수들임 - ; E₂번째, (E₂+1)번째, ..., E₃번째 열들로부터 T_ie2 비트들을 선택하는 단계 -

, 1≤E₂≤E₃≤C_re이고, ie2, E₂ 및 E₃은 정수들임 - ; 또는 E₄번째, (E₄+1)번째, ..., Evb번째 열들로부터 T_ie3 비트들을 선택하는 단계 -

, 1≤E₄≤C_vb이고, ie3 및 E₄는 정수들임 - ; 중 적어도 하나를 포함한다.

본 개시의 실시예에서, 제2 비트 시퀀스 행렬로부터 행 단위로 T 비트들을 선택하는 동작은, 1번째, 2번째, ..., F₁번째 행들로부터 T_if1 비트들을 선택하는 단계 -

, 1≤F₁≤R_vb이고, if1 및 F₁은 정수들임 - ; F₂번째, (F₂+1)번째, ..., F₃번째 행들로부터 T_if2 비트들을 선택하는 단계 -

, 1≤F₂≤F₃≤R_vb이고, if2, F₂ 및 F₃은 정수들임 - ; 또는 F₄번째, (F₄+1)번째, ..., R_vb번째 행들로부터 T_if3 비트들을 선택하는 단계 -

, 1≤F₄≤R_vb이고, if3 및 F₄는 정수들임 - ; 중 적어도 하나를 포함한다.

본 개시의 실시예에서, 제2 비트 시퀀스 행렬로부터 대각선 단위로 T 비트들을 선택하는 동작은, (-min(R_vb,C_vb)+1)번째, (-min(R_vb,C_vb)+2)번째, ..., G₁번째 대각선들로부터 T_ig1 비트들을 선택하는 단계 -

, -min(R_vb,C_vb)+1≤G₁≤max(R_vb,C_vb)-1이고, ig1 및 G₁은 정수들임 - ; G₂번째, (G₂+1)번째, ..., G₃번째 대각선들로부터 Kig2 비트들을 선택하는 단계 -

, -min(R_vb,C_vb)+1≤G₂≤G₃≤max(R_vb,C_vb)-1이고, ig2, G₂ 및 G₃은 정수들임 - ; 또는 G₄번째, (G₄+1)번째, ..., (max(R_vb,C_vb)-1)번째 대각선들로부터 K_id3 비트들을 선택하는 단계 -

, -min(R_vb,C_vb)+1≤G₄≤max(R_vb,C_vb)-1이고, ig3 및 G₄는 정수들임 - ; 중 적어도 하나를 포함한다.

본 개시의 실시예에서, M_og는 32개의 열들을 갖는다.

본 개시의 실시예에 따르면, 시퀀스 결정을 위한 장치가 제공된다. 장치는, 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하도록 구성된 치환 모듈; 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩을 적용하도록 구성된 인코딩 모듈; 및 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하도록 구성된 선택 모듈을 포함하고, K 및 T는 둘 다 음이 아닌 정수들이고 K≤T이다.

본 개시의 실시예에서, 장치는, 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 제2 인덱스 행렬에 기초하여 M_index를 획득하도록 구성된 제1 변환 모듈을 더 포함한다. 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다.

본 개시의 실시예에서, 장치는, 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하고, 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하도록 구성된 제2 변환 모듈을 더 포함한다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 선택 모듈은 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하도록 추가로 구성된다.

또는

이고,

본 개시의 실시예에서, 제1 인덱스 행렬은, 제2 인덱스 행렬이, 열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는 M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 - 중 적어도 하나에 따라 획득되도록 구성된다.

또는

이고,

x₀,x₁,x₂,...,

본 개시의 실시예에서, 제1 비트 시퀀스 행렬은, 제2 비트 시퀀스 행렬이, 열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는 행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ; 중 적어도 하나에 따라 획득되도록 구성된다.

본 개시의 실시예에서, M_og는 32개의 열들을 갖는다.

본 개시의 실시예에 따르면, 디바이스가 제공된다. 디바이스는, 프로세서, 및 프로세서에 커플링된 메모리를 포함하고, 프로세서는 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하고; 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩을 적용하고; 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하도록 구성되고, K 및 T는 둘 다 음이 아닌 정수들이고 K≤T이다.

본 개시의 실시예에서, 프로세서는 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 제2 인덱스 행렬에 기초하여 M_index를 획득하도록 추가로 구성된다. 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다.

본 개시의 실시예에서, 프로세서는 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하고; 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하고; 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트를 선택하도록 추가로 구성된다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다.

또는

이고,

본 개시의 실시예에서, 프로세서는, 열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는 M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 - 중 적어도 하나에 따라 제2 인덱스 행렬을 획득하도록 추가로 구성된다.

또는

이고,

x₀,x₁,x₂,...,

본 개시의 실시예에서, 프로세서는, 열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는 행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ; 중 적어도 하나에 따라 제2 비트 시퀀스 행렬을 획득하도록 구성된다.

본 개시의 실시예에서, M_og는 32개의 열들을 갖는다.

본 개시의 다른 실시예에 따르면, 저장 매체가 제공된다. 저장 매체는, 실행되는 경우, 상기 실시예들 중 임의의 실시예에 따른 방법을 수행하는 프로그램을 저장한다.

본 개시의 또 다른 실시예에 따르면, 프로세서가 제공된다. 프로세서는 상기 실시예들 중 임의의 실시예에 따른 방법을 수행하기 위한 프로그램을 실행하도록 구성된다.

본 개시에 있어서, K 비트들의 길이를 갖는 제1 비트 시퀀스는 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 특정 위치에 맵핑된다. 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩이 적용된다. 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들이 선택된다. 즉, 본 개시는 5G 새로운 RAT에서 시퀀스 결정 방식의 결핍과 연관된 관련 기술분야에서 문제점을 해결할 수 있는, 송신될 비트 시퀀스를 결정하기 위한 방법을 제공한다.

본 개시는, 본 개시의 일부를 구성하는, 아래에 설명된 도면들을 참조하여 추가로 이해될 수 있다. 본 개시의 예시적인 실시예들 및 그 설명들은 본 개시를 제한하기 보다는 설명하기 위해 제공된다. 도면들에서,
도 1은 본 개시의 실시예에 따라 시퀀스 결정을 위한 방법이 적용될 수 있는 모바일 단말의 하드웨어 구조를 도시하는 블록도이다.
도 2는 본 개시의 실시예에 따른 시퀀스 결정을 위한 방법을 예시하는 흐름도이다.
도 3은 본 개시의 실시예에 따른 시퀀스 결정을 위한 장치의 구조를 도시하는 블록도이다.
도 4는 본 개시의 실시예 3에 따른 디바이스의 구조를 도시하는 블록도이다.

하기에서, 본 개시는 실시예들과 함께 취해진 도면들을 참조하여 상세히 설명될 것이다. 실시예들 및 그 특징들은 충돌하지 않는다면 서로 조합될 수 있다.

설명, 청구항들 및 도면들에서 "제1", "제2" 등과 같은 용어들은 유사한 객체들 사이를 구별하기 위해 사용되고 반드시 임의의 특정 순서 또는 시퀀스를 암시하지는 않음을 주목해야 한다.

실시예 1

본 개시의 실시예 1에 따른 방법은 모바일 단말, 컴퓨터 단말 또는 유사한 컴퓨팅 디바이스에서 수행될 수 있다. 방법이 예를 들어, 모바일 단말에서 수행될 때, 도 1은 본 개시의 실시예에 따라 시퀀스 결정을 위한 방법이 적용될 수 있는 모바일 단말의 하드웨어 구조를 도시하는 블록도이다. 도 1에 도시된 바와 같이, 모바일 단말(10)은 하나 이상의 프로세서들(102)(마이크로프로세서 또는 마이크로 제어 유닛(MCU) 또는 프로그래밍가능 로직 디바이스, 예를 들어, 필드 프로그래밍가능 게이트 어레이(FPGA)와 같은 프로세싱 디바이스를 포함하는 것만이 도시되어 있지만, 이에 제한되는 것은 아님), 데이터를 저장하기 위한 메모리(104) 및 통신 기능들을 제공하기 위한 송신 디바이스(106)를 포함할 수 있다. 도 1에 도시된 구조는 오직 예시적이며, 상기 전자 디바이스의 구조는 그에 제한되지 않음이 당업자들에 의해 인식될 수 있다. 예를 들어, 모바일 단말(10)은 도 1에 도시된 것들보다 많거나 적은 컴포넌트들을 포함할 수 있거나, 또는 도 1에 도시된 것과는 상이한 구성을 가질 수 있다.

메모리(104)는 소프트웨어 프로그램들 및 소프트웨어 애플리케이션들의 모듈들, 예를 들어, 본 개시의 실시예에 따른 시퀀스 결정을 위한 방법과 연관된 프로그램 명령들/모듈들을 저장할 수 있다. 프로세서(102)는 다양한 기능적 애플리케이션들 및 데이터 프로세싱 동작들을 수행하는데, 즉, 메모리(104)에 저장된 소프트웨어 프로그램들 및 모듈들을 실행함으로써, 상기 방법을 수행한다. 메모리(104)는 하나 이상의 자기 저장 디바이스들, 플래시 메모리들 또는 다른 비휘발성 솔리드 스테이트 메모리들과 같은 랜덤 캐시 또는 비휘발성 메모리를 포함할 수 있다. 일부 예들에서, 메모리(104)는 프로세서(102)로부터 원격으로 제공되는 하나 이상의 메모리들을 더 포함할 수 있고, 이들은 네트워크를 통해 모바일 단말(10)에 접속될 수 있다. 이러한 네트워크의 예들은 인터넷, 기업의 인트라넷, 로컬 영역 네트워크(LAN), 모바일 통신 네트워크 또는 이들의 임의의 조합을 포함한다.

송신 디바이스(106)는 네트워크를 통해 데이터를 송신 또는 수신할 수 있다. 네트워크는 예를 들어, 모바일 단말(10)의 통신 제공자에 의해 제공되는 무선 네트워크일 수 있다. 일례에서, 송신 디바이스(106)는 인터넷과의 통신을 위해 기지국을 통해 다른 네트워크 디바이스들에 접속될 수 있는 네트워크 인터페이스 제어기(NIC)를 포함한다. 일례에서, 송신 디바이스(106)느 무선으로 인터넷과 통신하기 위한 무선 주파수(RF) 모듈일 수 있다.

대안적으로, 본 개시의 실시예 1에 따른 방법은 네트워크 디바이스, 예를 들어, 기지국에서 수행될 수 있지만, 이에 제한되는 것은 아니다.

이러한 실시예에서, 시퀀스 결정을 위해 상기 모바일 단말 또는 네트워크 디바이스에서 수행되는 방법이 제공된다. 도 2는 이러한 실시예에 따른 시퀀스 결정을 위한 방법을 예시하는 흐름도이다. 도 2에 도시된 바와 같이, 프로세스는 다음 단계들을 포함한다.

단계(S202)에서, K 비트들의 길이를 갖는 제1 비트 시퀀스는 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 특정 위치에 맵핑된다.

단계(S204)에서, 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩이 적용된다.

단계(S206)에서, 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들이 선택되고, K 및 T는 둘 다 음이 아닌 정수들이고 K≤T이다.

상기 단계들에 있어서, K 비트들의 길이를 갖는 제1 비트 시퀀스는 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 특정 위치에 맵핑된다. 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩이 적용된다. 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들이 선택된다. 즉, 본 개시는 5G 새로운 RAT에서 시퀀스 결정 방식의 결핍과 연관된 관련 기술분야에서 문제점을 해결할 수 있는, 송신될 비트 시퀀스를 결정하기 위한 방법을 제공한다.

상기 방법은, 단계(S202) 전에, 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 제2 인덱스 행렬에 기초하여 M_index를 획득하는 단계를 더 포함할 수 있음을 주목해야 한다. 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 즉, 폴라 인코딩 프로세스에서, 마더 코드 길이가 변할 때 제1 인덱스 행렬의 다른 차원만이 변경될 필요가 있도록, 제1 인덱스 행렬의 일 차원에 동일한 변환 패턴이 적용된다. 따라서, 하드웨어는 폴라 코드들의 구현에서 재사용되어, 폴라 인코딩 프로세스에서 하드웨어 재사용의 불가능과 연관된 종래 기술에서의 문제점을 해결할 수 있다.

방법은, 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 단계 전에, 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하고, 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 단계를 더 포함할 수 있음을 주목해야 한다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 동작은, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하는 단계를 포함한다. 즉, 마더 코드 길이가 변할 때 제1 인덱스 행렬의 다른 차원만이 변경될 필요가 있도록, 제1 인덱스 행렬의 일 차원에 동일한 변환 패턴이 적용된다. 따라서, 하드웨어는 폴라 코드들의 구현에서 추가로 재사용되어, 폴라 인코딩 프로세스에서 하드웨어 재사용의 불가능과 연관된 종래 기술에서의 문제점을 추가로 해결할 수 있다.

상기 방법은, 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 단계에 후속하여, 제2 비트 시퀀스 행렬 내의 비트 시퀀스들을 버퍼에 저장하는 단계 및 버퍼로부터 송신될 비트로서 T 비트들을 선택하는 단계를 더 포함할 수 있음을 주목해야 한다.

상기 버퍼는 다른 물리적 또는 논리적 엔티티로서 구현될 수 있지만 이에 제한되는 것은 아님을 주목해야 한다.

상기 제1 인덱스 행렬은 2차원, 3차원 또는 다차원 행렬일 수 있지만 이에 제한되는 것은 아님을 주목해야 한다. 상기 제1 인덱스 행렬이 2차원 행렬인 예에서, 상기 제1의 미리결정된 변환은 제1 인덱스 행렬에 대한 행 변환 패턴 또는 열 변환 패턴이 동일하도록 구현될 수 있다.

상기 제1 인덱스 행렬이 2차원 행렬인 예에서, 본 개시의 실시예에서, 제2 인덱스 행렬은 R_re개의 행들 및 C_re개의 열들의 행렬인 M_re이고, 제1 인덱스 행렬은 M_or이고, 이는

또는

이고,

상기 R_re 및 C_re는, R_re가 상수일 때, C_re는 R_re×C_re≥N을 충족하는 최소값이거나; 또는 C_re가 상수일 때, R_re는 R_re×C_re≥N을 충족하는 최소값인 특성들 중 하나를 가짐을 주목해야 한다.

제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하는 동작은, 열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는 M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 - 중 적어도 하나를 포함함을 주목해야 한다.

폴라 인코딩 프로세스에서, M_or로부터 M_re로의 치환 패턴이 각각의 행에 대해 동일하기 때문에, M_or 및 M_re 각각의 열들의 수가 고정되면, 폴라 코드들의 마더 코드 길이가 변할 때, 오직 M_or 및 M_re 각각의 행들의 수만이 변경될 필요가 있다. 대안적으로, M_or로부터 M_re로의 치환 패턴이 각각의 열에 대해 동일할 수 있고, M_or 및 M_re 각각의 행들의 수가 고정되면, 폴라 코드들의 마더 코드 길이가 변할 때, 오직 M_or 및 M_re 각각의 열들의 수만이 변경될 필요가 있다. 이러한 방식으로, 폴라 코드들의 구현에서, 입력 비트 시퀀스들을 인코더의 입력 위치들에 맵핑하기 위한 하드웨어가 최대 마더 코드 길이 Nmax에 대해 설계되면, 이는 또한, 마더 코드 길이가 Nmax보다 작은 상황들에 적용되어, 하드웨어의 재사용을 허용한다.

상기 M_og의 열들의 수는 32임을 주목해야 한다.

상기 π₁(i)는 다음 중 적어도 하나에 따라 획득될 수 있음을 주목해야 한다:

방식 1: π₁(i)=BRO(i), 여기서 BRO()는 십진수 i를 제1 이진수(B_n1-1,B_n1-2,...,B₀)로 변환하는 것, 제2 이진수(B₀,B₁,...,B_n1-1)를 획득하기 위해 상기 제1 이진수를 반전시키는 것 및 상기 제2 이진수를 십진수 π₁(i)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n1=log₂(C_re) 및 0≤i≤C_re-1임;

방식 2: π₁(i)={S1,S2,S3}, 여기서 S1={0,1,...,i1-1}, S2={i2,i3,i2+1,i3+1,...,i4,i5}이고, 및 S3은 S1 및 S2에 포함된 것과는 상이한 {0,1,..., C_re-1} 내의 요소들의 세트이고, C_re/8≤i1≤i2≤C_re/3, i2≤i4≤i3≤2C_re/3, i3≤i5≤C_re-1이고, i1, i2, i3, i4 및 i5는 모두 음이 아닌 정수들이고, S1, S2 및 S3 중 임의의 2개의 교차점은 널임; 또는

방식 3: π₁(i)={I}, 여기서 {I}는 오름차순 또는 내림차순으로 M_or의 열 인덱스들 r에 함수 f(r)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤r≤C_re-1임.

상기 3개의 방식들은 하기 예들을 참조하여 설명될 것이다.

방식 1의 경우, C_re =8, i=6이면, n1=log₂(8)=3이다. i=6은 이진 수(B2,B₁,B₀)=(1,1,0)로 변환된다. 이진 수(B2,B₁,B₀)=(1,1,0)는 (B₀,B₁,B2)=(0,1,1)을 획득하기 위해 반전된다. 그 다음, (B₀,B₁,B2)=(0,1,1)은 십진수 π₁(i)=3으로 변환된다.

방식 2의 경우, C_re=8, i1=2, i2=2, i3=4, i4=3 및 i5=5이면, S1={0,1}, S2={2,4,3,5}, S3={6,7}, π₁(i)={ 0,1, 2,4,3,5, 6,7}이다.

방식 3의 경우, C_re=8, {f(0),...,f(7)}={0,1,1.18,2.18,1.41,2.41,2.60,3.60}이다. f(0),..., f(7)은 π₁(i)={1,2,3,5,4,6,7,8}을 획득하기 위해 오름 차순으로 체계화된다.

f(r)은 다음 중 적어도 하나를 포함함을 주목해야 한다:

, (B_n1-1,B_n1-2,...,B₀)은 인덱스 r의 이진 표현이고, 0≤m1≤n1-1, n1=log₂(C_re), 및 k는 음이 아닌 정수임(예컨대, C_re =8, i=6, k=4, n1=log₂(8)=3이고, i=6은 이진수 (B2,B₁,B₀)=(1,1,0)로 변환되고,

, 여기서 ()는 합산 방정식임);

r에 대응하는 함수 값을

로서 초기화하고, 제1 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비(예를 들어,

는 대략

일 수 있음): 여기서 반복적 계산에 수반되는 노드들 i₁ 및 i₂는 폴라 인코더의 구조에 의존함);

(초기값을

라 하고, σ²가 잡음의 분산인 경우, C_re=8, σ²=0이다.

는

을 획득하기 위해 반복 수식으로 대체되고, 이는 그 다음,

을 획득하기 위해 반복 수식으로 대체되고,

가 계산될 때까지 그러하며, 여기서 f(r)=

, 0≤r≤C_re-1, {f(0),...,f(7)}={0.04,0.41,0.61,3.29,1.00,4.56,5.78,16.00}); 또는

r에 대응하는 함수 값을

로서 초기화하고, 제2 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

는 상호 정보이고, 1≤m2≤n1, 1≤m3≤n1이고, r1, r2, 2r 및 2r-1은 모두 0 이상이고 C_re-1 이하인 정수들임 (반복적 계산에 수반되는 노드들 i₁ 및 i₂는 폴라 인코더의 구조에 의존함);

(

=0.5 및 C_re=8이라 한다.

는

을 획득하기 위해 반복 수식으로 대체되고, 이는 그 다음,

을 획득하기 위해 반복 수식으로 대체되고,

가 계산될 때까지 그러하며, 여기서 f(r)=

, 0≤i≤C_re-1, {f(0),...,f(7)}={0.008,0,152,0,221,0,682,0,313,0,779,0,850,0,991});

상기 π₂(j)는 다음 중 적어도 하나에 따라 획득될 수 있음을 주목해야 한다:

π₂(j)=BRO(j) - BRO()는 십진수 j를 제3 이진수(B_n2-1,B_n2-2,...,B₀)로 변환하는 것, 제4 이진수(B₀,B₁,...,B_n2-1)를 획득하기 위해 상기 제3 이진수를 반전시키는 것 및 상기 제4 이진수를 십진수 π₂(j)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n2=log₂(R_re) 및 0≤j≤R_re-1임 - ;

π₂(j)={S4,S5,S6} - S4={0,1,...,j1-1}, S5={j2,j3,j2+1,j3+1,...,j4,j5}이고, 및 S6은 S4 및 S5에 포함된 것과는 상이한 {0,1,..., R_re-1} 내의 요소들의 세트이고, R_re/8≤j1≤j2≤R_re/3, j2≤j4≤j3≤2 R_re/3, j3≤j5≤R_re-1이고, j1, j2, j3, j4 및 j5는 모두 음이 아닌 정수들이고, S4, S5 및 S6 중 임의의 2개의 교차점은 널임 - ; 또는

π₂(j)={J} - {J}는 오름차순 또는 내림차순으로 M_or의 행 인덱스들 s에 함수 f(s)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤s≤R_re임 -.

f(s)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

- (B_n2-1,B_n2-2,...,B₀)은 인덱스 s의 이진 표현이고, 0≤m4≤n2-1, n2=log₂(R_re)이고, k는 음이 아닌 정수임 - ;

s에 대응하는 함수 값을

로서 초기화하고, 제3 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

s에 대응하는 함수 값을

로서 초기화하고, 제4 반복 수식

에 따라 n2 반복들에 대해

를 업데이트함으로써 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

는 상호 정보이고, 1≤m5≤n2, 1≤m6≤n2이고, s1, s2, 2s 및 2s-1은 모두 0 이상이고 R_re-1 이하인 정수들임.

상기 π₂(j)에 대한 설명들에 대해, π₁(i)를 참조할 수 있음을 주목해야 한다.

상기 제1 비트 시퀀스 행렬은 2차원, 3차원 또는 다차원 행렬일 수 있지만 이에 제한되는 것은 아님을 주목해야 한다. 상기 제1 비트 시퀀스 행렬이 2차원 행렬인 예에서, 상기 제2의 미리결정된 변환은 제1 비트 시퀀스 행렬에 대한 행 변환 패턴 또는 열 변환 패턴이 동일하도록 구현될 수 있다.

제1 비트 시퀀스 행렬은 M_og임을 주목해야 한다. 제2 비트 시퀀스 행렬은 R_vb개의 행들 및 C_vb개의 열들의 행렬인 M_vb이다. M_og는

또는

이고,

x₀,x₁,x₂,...,

R_vb가 상수일 때, C_vb는 R_vb×C_vb≥N을 충족하는 최소값이거나; 또는 C_vb가 상수일 때, R_vb는 R_vb×C_vb≥N을 충족하는 최소값임을 주목해야 한다.

제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 동작은, 열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는 행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ; 중 적어도 하나를 포함할 수 있음을 주목해야 한다.

인코딩 프로세스에서, 송신될 비트 시퀀스를 형성하기 위해 인코딩된 비트 시퀀스로부터 적절한 비트들을 선택하는 프로세스는 레이트 매칭 프로세스이다. 폴라 인코딩 프로세스에서, M_og로부터 M_vb로의 치환 패턴이 각각의 행에 대해 동일하기 때문에, M_og 및 M_vb 각각의 열들의 수가 고정되면, 폴라 코드들의 마더 코드 길이가 변할 때, 오직 M_og 및 M_vb 각각의 행들의 수만이 변경될 필요가 있다. 대안적으로, M_og로부터 M_vb로의 치환 패턴이 각각의 열에 대해 동일할 수 있고, M_og 및 M_vb 각각의 행들의 수가 고정되면, 폴라 코드들의 마더 코드 길이가 변할 때, 오직 M_og 및 M_vb 각각의 열들의 수만이 변경될 필요가 있다.

이러한 방식으로, 폴라 코드들의 구현에서, 입력 비트 시퀀스들을 인코더의 입력 위치들에 맵핑하기 위한 하드웨어가 최대 마더 코드 길이 Nmax에 대해 설계되면, 이는 또한, 마더 코드 길이가 Nmax보다 작은 상황들에 적용되어, 하드웨어의 재사용을 허용한다.

π₃(g)는 다음 중 적어도 하나에 따라 획득될 수 있음을 주목해야 한다:

π₃(g)=BRO(g), 여기서 BRO()는 십진수 g를 제5 이진수(B_n3-1,B_n3-2,...,B₀)로 변환하는 것, 제6 이진수(B₀,B₁₁,...,B_n3-1)를 획득하기 위해 제5 이진수를 반전시키는 것 및 제6 이진수를 십진수 π₃(g)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n3=log₂(C_vb) 및 0≤g≤C_vb-1임;

π₃(g)={S1,S2,S3}, 여기서 S1={0,1,...,g1-1}, S2={g2,g3,g2+1,g3+1,...,g4,g5}이고, 및 S3은 S1 및 S2에 포함된 것과는 상이한 {0,1,..., C_vb-1} 내의 요소들의 세트이고, C_vb/8≤g1≤g2≤C_vb/3, g2≤g4≤g3≤2C_vb/3, g3≤g5≤C_vb-1이고, g1, g2, g3, g4 및 g5는 모두 음이 아닌 정수들이고, S1, S2 및 S3 중 임의의 2개의 교차점은 널임;

π₃(g)={G}, 여기서 {G}는 오름차순 또는 내림차순으로 M_og의 열 인덱스들 α에 함수 f(α)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤α≤C_vb-1임;

π₃(g)= {Q1,Q2,Q3}, 여기서 Q2={ q1,q2,q1+1,q2+1,...,q3,q4}, 0≤q1<q3≤(C_vb-1)/2, 0≤q2<q4≤(C_vb-1)/2이고, q1, q2, q3, q4 및 q5는 모두 음이 아닌 정수들이고, Q1 및 Q3은 {0,1，...，C_vb-1}과 Q2 사이의 차이 세트 내의 다른 요소들이고, Q1, Q2 및 Q3 중 임의의 2개의 교차점은 널임;

nV1 위치들에서의 미리정의된 시퀀스 V1과는 상이한 π₃(g), 여기서 V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27,29,30,31}이고, 0≤nV1≤23임; 또는

nV2 위치들에서의 미리정의된 시퀀스 V2와는 상이한 π₃(g), 여기서 V2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}이고, 0≤nV2≤3임.

f(α)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

- (B_n3-1,B_n3-2,...,B₀)은 인덱스 α의 이진 표현이고, 0≤m6≤n3-1, n3=log₂(C_vb)이고, k는 음이 아닌 정수임 - ;

α에 대응하는 함수 값을

로서 초기화하고, 제5 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

s에 대응하는 함수 값을

로서 초기화하고, 제6 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

는 상호 정보이고, 1≤m7≤n3, 1≤m8≤n3이고, α1, α2, 2α 및 2α-1은 모두 0 이상이고 C_vb-1 이하인 정수들임.

π₄(h)는 다음 중 적어도 하나에 따라 획득될 수 있음을 주목해야 한다:

π₄(h)=BRO(h) - BRO()는 십진수 h를 제7 이진수(Bn4-1,Bn4-2,...,B₀)로 변환하는 것, 제8 이진수(B₀,B₁,...,Bn4-1)를 획득하기 위해 제7 이진수를 반전시키는 것 및 제8 이진수를 십진수 π₄(h)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n4=log₂(R_vb) 및 0≤h≤R_vb-1임 - ;

π₄(h)={S4,S5,S6} - S4={0,1,...,h1-1}, S5={h2,h3,h2+1,h3+1,...,h4,h5}이고, 및 S6은 S4 및 S5에 포함된 것과는 상이한 {0,1,..., R_vb-1} 내의 요소들의 세트이고, R_vb/8≤h1≤h2≤R_vb/3, h2≤h4≤h3≤2R_vb/3, h3≤h5≤R_vb-1이고, h1, h2, h3, h4 및 h5는 모두 음이 아닌 정수들이고, S4, S5 및 S6 중 임의의 2개의 교차점은 널임 - ;

π₄(h)={H} - {H}는 오름차순 또는 내림차순으로 M_og의 행 인덱스들 β함수 f(β)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤β≤R_vb-1임 - ;

π₄(h)= {O1,O2,O3} - O2={ o1,o2,o1+1,o2+1,...,o3,o4}, 0≤o1<o3≤(R_vb-1)/2, 0≤o2<o4≤(R_vb-1)/2이고, o1, o2, o3, o4 및 o5는 모두 음이 아닌 정수들이고, O1 및 O3은 {0,1，...，R_vb-1}과 O2 사이의 차이 세트 내의 다른 요소들이고, O1, O2 및 O3 중 임의의 2개의 교차점은 널임 - ;

nVV1 위치들에서의 미리정의된 시퀀스 VV1과는 상이한 π₄(h) - VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27,29,30,31}이고, 0≤nVV1≤23임 - ; 또는

nVV2 위치들에서의 미리정의된 시퀀스 VV2와는 상이한 π₄(h) - VV2={0,1 2,4,3,5,6,7,8,16,9,17,10,18,11,19,12,20,13,21,14,22,15,23,24,25,26,28,27,29,30,31}이고, 0≤nVV2≤3 - ;

중 적어도 하나로서 획득된다.

f(β)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

- (Bn4-1,Bn4-2,...,B₀)은 인덱스 β의 이진 표현이고, 0≤m9≤n4-1, n4=log₂(R_vb)이고, k는 음이 아닌 정수임 - ;

β에 대응하는 함수 값을

로서 초기화하고, 제7 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

β에 대응하는 함수 값을

로서 초기화하고, 제8 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

는 상호 정보이고, 1≤m10≤n4, 1≤m11≤n4이고, β1, β2, 2β 및 2β-1은 모두 0 이상이고 R_vb-1 이하인 정수들임.

π₃(g) 및 π₄(h)에 대한 설명들에 대해, π₁(i)를 참조할 수 있고, 그 설명들은 여기서 생략될 것임을 주목해야 한다.

본 개시의 실시예에서, 제2 인덱스 행렬에 기초하여 M_index를 획득하는 동작은, 행 단위로, 열 단위로, 또는 대각선 단위로 M_re로부터의 미리결정된 수의 인덱스들을 M_index로서 선택하는 단계를 포함한다.

이고, q는 정수이고, 1≤q≤R_re이다. 대각선 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re의 δ번째 대각선으로부터 Kδ 인덱스들을 선택하는 단계를 포함하고, 여기서

, -min(R_re,C_re)+1≤D₄≤max(R_re,C_re)-1이고, id3 및 D₄는 정수들임 - ;

중 적어도 하나를 포함하고, min(R_re,C_re)는 R_re 및 C_re 중 더 작은 것을 표시하고, max(R_re,C_re)는 R_re 및 C_re 중 더 큰 것을 표시한다.

예로서 행렬 M에 대해, M이 정사각 형렬이면, 그 열들의 수 cc는 행들의 수 rr과 동일함을 주목해야 한다. 0번째 대각선이 1차 대각선이면, 1차 대각선과 평행한 대각선들이 바닥으로부터 위로 1번째, 2번째, ..., (rr-1)번째 대각선들이고, 1차 대각선과 평행한 대각선들은 최상부로부터 아래로 -1번째, -2번째, ..., (-rr+1)번째 대각선들이다. 0번째 대각선이 2차 대각선이면, 2차 대각선과 평행한 대각선들이 바닥으로부터 위로 1번째, 2번째, ..., (rr-1)번째 대각선들이고, 2차 대각선과 평행한 대각선들은 최상부로부터 아래로 -1번째, -2번째, ..., (-rr+1)번째 대각선들이다.

예로서 행렬 M에 대해, M이 정사각 형렬이 아니면, 그 열들의 수 cc는 행들의 수 rr보다 클 수 있음을 주목해야 한다. 예로서 행렬

에 대해, 0번째 대각선이 요소 a1,cc 및 arr,cc-rr+1을 연결하는 라인을 따르면, 0번째 대각선과 평행한 대각선들이 바닥으로부터 위로 1번째, 2번째, ..., (rr-1)번째 대각선들이고, 0번째 대각선과 평행한 대각선들은 최상부로부터 아래로 -1번째, -2번째, ..., (-rr+1)번째 대각선들이다. 0번째 대각선이 요소 a1,1 및 arr,rr을 연결하는 라인을 따르면, 0번째 대각선과 평행한 대각선들이 바닥으로부터 위로 1번째, 2번째, ..., (rr-1)번째 대각선들이고, 0번째 대각선과 평행한 대각선들은 최상부로부터 아래로 -1번째, -2번째, ..., (-rr+1)번째 대각선들이다.

예로서 행렬 M에 대해, M이 정사각 형렬이 아니면, 그 행들의 수 rr는 열들의 수 cc보다 클 수 있음을 주목해야 한다. 예로서 행렬

에 대해, 0번째 대각선이 요소 arr,1 및 arr-cc+1,cc을 연결하는 라인을 따르면, 0번째 대각선과 평행한 대각선들이 바닥으로부터 위로 1번째, 2번째, ..., (rr-1)번째 대각선들이고, 0번째 대각선과 평행한 대각선들은 최상부로부터 아래로 -1번째, -2번째, ..., (-rr+1)번째 대각선들이다. 0번째 대각선이 요소 arr-cc+1,1 및 arr,cc를 연결하는 라인을 따르면, 0번째 대각선과 평행한 대각선들이 바닥으로부터 위로 1번째, 2번째, ..., (rr-1)번째 대각선들이고, 0번째 대각선과 평행한 대각선들은 최상부로부터 아래로 -1번째, -2번째, ..., (-rr+1)번째 대각선들이다.

미리결정된 수의 인덱스들이 M_re로부터 행 단위, 열 단위 또는 대각선 단위로 선택될 때, 제2 비트 시퀀스 행렬에서 비-송신된 비트 시퀀스에 대응하는 각각의 인덱스는 스킵됨을 주목해야 한다. 제2 비트 시퀀스 행렬은 제2의 미리결정된 변환을 사용함으로써 제1 비트 시퀀스 행렬로부터 획득된다. 제1 비트 시퀀스 행렬은 폴라 인코딩된 비트 시퀀스로부터 형성된다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다.

인코딩된 비트 시퀀스가 {x₀,x₁,x₂,...,x₁₅}이고 송신될 비트 시퀀스가 {x₆,x₇,...,x₁₅}이면, 비-송신되는 비트 시퀀스에 대응하는 인덱스들은 {0,1,2,..,5}이다. 이러한 경우, M_index 내의 인덱스들이 M_re에 기초하여 선택될 때, 인덱스들 {0,1,2,..,5}는 스킵될 것이다.

송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트를 선택하는 동작은, 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함함을 주목해야 한다.

송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 동작은, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로, 제2 비트 시퀀스 행렬의 시작 위치 t로부터 T 비트들을 선택하는 단계를 포함함을 주목해야 한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 상기 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이다.

송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 동작은, T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 열 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 행 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 대각선 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계; T가 폴라 인코딩된 비트 시퀀스의 길이 N 초과일 때, 제2 비트 시퀀스 행렬의 t번째 비트로부터 행 단위, 열 단위, 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함함을 주목해야 한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이고, N은 음이 아닌 정수이다.

제2 비트 시퀀스 행렬로부터 열 단위로 T 비트들을 선택하는 동작은, 1번째, 2번째, ..., E₁번째 열들로부터 T_ie1 비트들을 선택하는 단계 -

, 1≤E₄≤C_vb이고, ie3 및 E₄는 정수들임 - ; 중 적어도 하나를 포함함을 주목해야 한다.

제2 비트 시퀀스 행렬로부터 행 단위로 T 비트들을 선택하는 동작은, 1번째, 2번째, ..., F₁번째 행들로부터 T_if1 비트들을 선택하는 단계 -

, 1≤F₄≤R_vb이고, if3 및 F₄는 정수들임 - ; 중 적어도 하나를 포함함을 주목해야 한다.

제2 비트 시퀀스 행렬로부터 대각선 단위로 T 비트들을 선택하는 동작은, (-min(R_vb,C_vb)+1)번째, (-min(R_vb,C_vb)+2)번째, ..., G₁번째 대각선들로부터 T_ig1 비트들을 선택하는 단계 -

, -min(R_vb,C_vb)+1≤G₄≤max(R_vb,C_vb)-1이고, ig3 및 G₄는 정수들임 - ; 중 적어도 하나를 포함함을 주목해야 한다.

일례에서, M_vb의 비트 시퀀스는

로 배열될 수 있다. T=9라 하면, 송신될 비트 시퀀스를 형성하기 위해 처음 9 비트들이 행 단위로 선택될 때, 송신될 비트 시퀀스를 형성하기 위해 {y₀,y₁,y₂,y₃,y₄,y₅,y₆,y₇,y₈}이 선택된다. 송신될 비트 시퀀스를 형성하기 위해 처음 9 비트들이 열 단위로 선택될 때, 송신될 비트 시퀀스를 형성하기 위해 {y₀,y₄,y₈,y₁₂,y₁,y₅,y₉,y₁₃,y₂}이 선택된다. 송신될 비트 시퀀스를 형성하기 위해 처음 9 비트들이 대각선 단위로 선택될 때, 송신될 비트 시퀀스를 형성하기 위해 {y₀,y₁,y₄,y₂,y₅,y₈,y₃,y₆,y₉}이 선택된다. 송신될 비트 시퀀스를 형성하기 위해 마지막 9 비트들이 행 단위로 선택될 때, 송신될 비트 시퀀스를 형성하기 위해 {y₇,y₈,y₉,y₁₀,y₁₁,y₁₂,y₁₃,y₁₄,y₁₅}이 선택된다. 송신될 비트 시퀀스를 형성하기 위해 마지막 9 비트들이 열 단위로 선택될 때, 송신될 비트 시퀀스를 형성하기 위해 {y₁₃,y₂,y₆,y₁₀,y₁₄,y₃,y₇,y₁₁,y₁₅}이 선택된다. 송신될 비트 시퀀스를 형성하기 위해 마지막 9 비트들이 대각선 단위로 선택될 때, 송신될 비트 시퀀스를 형성하기 위해 {y₆,y₉,y₁₂,y₇,y₁₀,y₁₃,y₁₁,y₁₄,y₁₅}이 선택된다. 순서에서의 선택 동안, 선택이 M_vb에서 마지막 비트 y₁₅에 도달할 때, 이는 M_vb에서 제1 비트 y₀으로 계속된다. 반전 순서에서의 선택 동안, 선택이 M_vb에서 제1 비트 y₀에 도달할 때, 이는 M_vb에서 마지막 비트 y₁₅로 계속된다.

상기 단계들은 기지국 또는 단말에 의해 수행될 수 있지만 이에 제한되는 것은 아님을 주목해야 한다.

상기 실시예들의 설명에 있어서, 상기 실시예들에 따른 방법은 소프트웨어 플러스 필수적 범용 하드웨어 플랫폼에 의해 구현될 수 있음이 당업자들에게 자명할 것이다. 물론, 이는 하드웨어로 구현될 수 있지만, 많은 경우들에서, 전자가 최적의 구현이다. 이러한 이해에 기초하여, 종래 기술에 필수적인 또는 부분적으로 그에 기여하는 본 개시의 기술적 솔루션은 소프트웨어 제품의 형태로 구현될 수 있다. 컴퓨터 소프트웨어 제품은, 저장 매체(예를 들어, ROM/RAM 자기 디스크, 또는 광학 디스크)에 저장될 수 있고, 단말 디바이스(모바일 폰, 컴퓨터, 서버 또는 네트워크 디바이스 등일 수 있음))로 하여금 본 개시의 다양한 실시예들에서 설명된 방법을 수행하게 하기 위한 명령들을 포함한다.

실시예 2

본 개시의 실시예에 따르면, 시퀀스 결정을 위한 장치가 또한 제공된다. 장치는 상기 실시예들 및 예들(그 세부사항들은 여기서 생략될 것임)을 구현하기 위한 제1 스테이션에서 적용될 수 있다. 이하 사용되는 바와 같이, 용어 "모듈"은 미리결정된 기능을 수행할 수 있는 소프트웨어, 하드웨어 또는 이들의 조합일 수 있다. 하기 실시예들에서 설명될 장치들은 소프트웨어로 구현될 수 있지만, 이들은 또한 하드웨어 또는 소프트웨어와 하드웨어의 조합으로 구현될 수 있음이 인식될 수 있다.

도 3은 본 개시의 실시예에 따른 시퀀스 결정을 위한 장치의 구조를 도시하는 블록도이다. 도 3에 도시된 바와 같이, 장치는 다음을 포함한다:

제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하도록 구성된 치환 모듈(32);

상기 치환 모듈(32)에 커플링되고 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩을 적용하도록 구성된 인코딩 모듈(34); 및

송신될 비트 시퀀스로서, 인코딩 모듈(34)에 커플링되고 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하도록 구성된 선택 모듈(36), 여기서 K 및 T는 둘 다 음이 아닌 정수들이고 K≤T이다.

상기 장치들에 있어서, K 비트들의 길이를 갖는 제1 비트 시퀀스는 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 특정 위치에 맵핑된다. 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩이 적용된다. 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들이 선택된다. 즉, 본 개시는 5G 새로운 RAT에서 시퀀스 결정 방식의 결핍과 연관된 관련 기술분야에서 문제점을 해결할 수 있는, 송신될 비트 시퀀스를 결정하기 위한 방법을 제공한다.

본 개시의 실시예에서, 상기 장치는, 상기 치환 모듈(32)에 커플링되고 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 제2 인덱스 행렬에 기초하여 M_index를 획득하도록 구성된 제1 변환 모듈을 더 포함할 수 있다. 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 즉, 폴라 인코딩 프로세스에서, 마더 코드 길이가 변할 때 제1 인덱스 행렬의 다른 차원만이 변경될 필요가 있도록, 제1 인덱스 행렬의 일 차원에 동일한 변환 패턴이 적용된다. 따라서, 하드웨어는 폴라 코드들의 구현에서 재사용되어, 폴라 인코딩 프로세스에서 하드웨어 재사용의 불가능과 연관된 종래 기술에서의 문제점을 해결할 수 있다.

본 개시의 실시예에서, 장치는, 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하고, 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하도록 구성된 제2 변환 모듈을 더 포함할 수 있다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 선택 모듈은 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하도록 추가로 구성된다. 즉, 마더 코드 길이가 변할 때 제1 인덱스 행렬의 다른 차원만이 변경될 필요가 있도록, 제1 인덱스 행렬의 일 차원에 동일한 변환 패턴이 적용된다. 따라서, 하드웨어는 폴라 코드들의 구현에서 추가로 재사용되어, 폴라 인코딩 프로세스에서 하드웨어 재사용의 불가능과 연관된 종래 기술에서의 문제점을 추가로 해결할 수 있다.

상기 장치는 상기 제1 변환 모듈에 커플링되고 제2 비트 시퀀스 행렬을 저장하도록 구성된 저장 모듈을 더 포함할 수 있음을 주목해야 한다.

상기 저장 모듈은 버퍼 또는 임의의 다른 메모리, 예를 들어, 내부 메모리 또는 임의의 다른 로직 엔티티일 수 있지만 이에 제한되는 것은 아님을 주목해야 한다.

또는

이고,

R_re가 상수일 때, C_re는 R_re×C_re≥N을 충족하는 최소값이거나; 또는 C_re가 상수일 때, R_re는 R_re×C_re≥N을 충족하는 최소값인 특성들 중 하나를 가짐을 주목해야 한다.

상기 제1 변환 모듈은, 열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는 M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 - 중 적어도 하나에 따라 제2 인덱스 행렬을 획득하도록 추가로 구성됨을 주목해야 한다.

상기 3개의 방식들은 하기 예들을 참조하여 설명될 것이다.

f(r)은 다음 중 적어도 하나를 포함함을 주목해야 한다:

);

r에 대응하는 함수 값을

로서 초기화하고, 제1 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비(예를 들어,

는 대략

일 수 있음): 여기서 반복적 계산에 참여하는 노드들 i₁ 및 i₂는 폴라 인코더의 구조에 의존함);

(초기값을

라 하고, σ²가 잡음의 분산인 경우, C_re=8, σ²=0이다.

는

을 획득하기 위해 반복 수식으로 대체되고, 이는 그 다음,

을 획득하기 위해 반복 수식으로 대체되고,

가 계산될 때까지 그러하며, 여기서 f(r)=

r에 대응하는 함수 값을

로서 초기화하고, 제2 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

는 상호 정보이고, 1≤m2≤n1, 1≤m3≤n1이고, r1, r2, 2r 및 2r-1은 모두 0 이상이고 C_re-1 이하인 정수들임 (반복적 계산에 참여하는 노드들 i₁ 및 i₂는 폴라 인코더의 구조에 의존함);

(

=0.5 및 C_re=8이라 한다.

는

을 획득하기 위해 반복 수식으로 대체되고, 이는 그 다음,

을 획득하기 위해 반복 수식으로 대체되고,

가 계산될 때까지 그러하며, 여기서 f(r)=

π₂(j)={J} - {J}는 오름차순 또는 내림차순으로 M_or의 행 인덱스들 s에 함수 f(s)을 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤s≤R_re-1임 -.

f(s)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

, - (B_n2-1,B_n2-2,...,B₀)은 인덱스 s의 이진 표현이고, 0≤m4≤n2-1, n2=log₂(R_re)이고, k는 음이 아닌 정수임 - ;

s에 대응하는 함수 값을

로서 초기화하고, 제3 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

s에 대응하는 함수 값을

로서 초기화하고, 제4 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

또는

이고,

x₀,x₁,x₂,...,

상기 제2 변환 모듈은, 열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는 행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ; 중 적어도 하나에 따라 제2 비트 시퀀스 행렬을 획득하도록 추가로 구성될 수 있음을 주목해야 한다.

nV1 위치들에서의 미리정의된 시퀀스 V1과는 상이한 π₃(g), 여기서 V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27,29, 30,31}이고, 0≤nV1≤23임; 또는

f(α)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

α에 대응하는 함수 값을

로서 초기화하고, 제5 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

s에 대응하는 함수 값을

로서 초기화하고, 제6 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

nVV1 위치들에서의 미리정의된 시퀀스 VV1과는 상이한 π₄(h) - VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27, 29,30,31}이고, 0≤nVV1≤23임 - ; 또는

nVV2 위치들에서의 미리정의된 시퀀스 VV2와는 상이한 π₄(h) - VV2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}이고, 0≤nVV2≤3 - ;

중 적어도 하나로서 획득된다.

f(β)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

β에 대응하는 함수 값을

로서 초기화하고, 제7 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

β에 대응하는 함수 값을

로서 초기화하고, 제8 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

본 개시의 실시예에서, 상기 제1 변환 모듈은 행 단위, 열 단위 또는 대각선 단위에 기초하여 미리결정된 수의 인덱스들을 M_index로서 선택하도록 추가로 구성될 수 있다.

열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은 M_re의 p번째 열로부터 Kp 인덱스들을 선택하는 단계를 포함하고,

이고, p는 정수이고, 1≤p≤C_re임을 주목해야 한다. 행 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은 M_re의 q번째 행으로부터 Kq 인덱스들을 선택하는 단계를 포함하고,

열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 1번째, 2번째, ..., C₁번째 열들로부터 K_ic1 인덱스들을 선택하는 단계

, - 1≤ic1≤C₁, 1≤C₁≤C_re이고, ic1 및 C₁은 정수들임 - ; M_re로부터 C₂번째, (C₂+1)번째, ..., C₃번째 열들로부터 K_ic2 인덱스들을 선택하는 단계 -

, C₄≤ic3≤C_re, 1≤C₄≤C_re이고, ic3 및 C₄는 정수들임 - ; 중 적어도 하나를 포함함을 주목해야 한다.

행 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 1번째, 2번째, ..., R₁번째 행들로부터 K_ir1 인덱스들을 선택하는 단계 -

, 1≤R₄≤R_re이고, ir3 및 R₄는 정수들임 - ; 중 적어도 하나를 포함함을 주목해야 한다.

대각선 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 (-min(R_re,C_re)+1)번째, (-min(R_re,C_re)+2)번째, ..., D₁번째 대각선들로부터 K_id1 인덱스들을 선택하는 단계 -

중 적어도 하나를 포함하고, min(R_re,C_re)는 R_re 및 C_re 중 더 작은 것을 표시하고, max(R_re,C_re)는 R_re 및 C_re 중 더 큰 것을 표시함을 주목해야 한다.

상기 선택 모듈(36)은 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하도록 추가로 구성될 수 있음을 주목해야 한다.

상기 선택 모듈(36)은 제2 비트 시퀀스 행렬로부터 행 단위, 열 단위 또는 대각선 단위로, 제2 비트 시퀀스 행렬의 시작 위치 t로부터 T 비트들을 선택하도록 추가로 구성될 수 있음을 주목해야 한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 상기 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이다.

상기 선택 모듈(36)은 T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 열 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하고; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 행 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하고; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 대각선 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하고; T가 폴라 인코딩된 비트 시퀀스의 길이 N 초과일 때, 제2 비트 시퀀스 행렬의 t번째 비트로부터 행 단위, 열 단위, 또는 대각선 단위로 T 비트들을 선택하도록 추가로 구성될 수 있음을 주목해야 한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이고, N은 음이 아닌 정수이다.

상기 장치는 단말 또는 네트워크 디바이스 예를 들어, 기지국에서 제공될 수 있지만 이에 제한되는 것은 아님을 주목해야 한다.

전술된 모듈들 각각은 소프트웨어 또는 하드웨어로 구현될 수 있고, 후자는 하기 방식으로 구현될 수 있지만 이에 제한되는 것은 아니며, 전술된 모듈들은 동일한 프로세서에 위치될 수 있거나 또는 임의의 조합으로 복수의 프로세서들에 걸쳐 분산될 수 있음을 주목해야 한다.

실시예 3

본 개시의 실시예 3은 디바이스를 제공한다. 도 4는 본 개시의 실시예 3에 따른 디바이스의 구조를 도시하는 블록도이다. 도 4에 도시된 바와 같이, 디바이스는 다음을 포함한다:

제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하고; 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩을 적용하고; 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하도록 구성된 프로세서(42), - K 및 T는 둘 다 음이 아닌 정수들이고 K≤T임 -, 및

프로세서(42)에 커플링된 메모리(44).

상기 디바이스에 있어서, K 비트들의 길이를 갖는 제1 비트 시퀀스는 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 특정 위치에 맵핑된다. 폴라 인코딩된 비트 시퀀스를 획득하기 위해 제2 비트 시퀀스에 폴라 인코딩이 적용된다. 송신될 비트 시퀀스로서, 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들이 선택된다. 즉, 본 개시는 5G 새로운 RAT에서 시퀀스 결정 방식의 결핍과 연관된 관련 기술분야에서 문제점을 해결할 수 있는, 송신될 비트 시퀀스를 결정하기 위한 방법을 제공한다.

본 개시의 실시예에서, 상기 프로세서(42)는 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 제2 인덱스 행렬에 기초하여 M_index를 획득하도록 추가로 구성될 수 있다. 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 즉, 폴라 인코딩 프로세스에서, 마더 코드 길이가 변할 때 제1 인덱스 행렬의 다른 차원만이 변경될 필요가 있도록, 제1 인덱스 행렬의 일 차원에 동일한 변환 패턴이 적용된다. 따라서, 하드웨어는 폴라 코드들의 구현에서 재사용되어, 폴라 인코딩 프로세스에서 하드웨어 재사용의 불가능과 연관된 종래 기술에서의 문제점을 해결할 수 있다.

본 개시의 실시예에서, 상기 프로세서(42)는, 폴라 인코딩된 비트 시퀀스를 제1 비트 시퀀스 행렬에 기록하고; 제2 비트 시퀀스 행렬을 획득하기 위해 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하도록 추가로 구성될 수 있다. 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함한다. 선택 모듈은 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하도록 구성된다. 즉, 마더 코드 길이가 변할 때 제1 인덱스 행렬의 다른 차원만이 변경될 필요가 있도록, 제1 인덱스 행렬의 일 차원에 동일한 변환 패턴이 적용된다. 따라서, 하드웨어는 폴라 코드들의 구현에서 추가로 재사용되어, 폴라 인코딩 프로세스에서 하드웨어 재사용의 불가능과 연관된 종래 기술에서의 문제점을 추가로 해결할 수 있다.

상기 저장 모듈은 상기 제2 비트 시퀀스 행렬을 저장하도록 구성될 수 있음을 주목해야 한다. 상기 저장 모듈은 버퍼 또는 임의의 다른 메모리, 예를 들어, 내부 메모리 또는 임의의 다른 로직 엔티티일 수 있지만 이에 제한되는 것은 아니다.

또는

이고,

상기 프로세서(42)는, 열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는 M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 - 중 적어도 하나에 따라 제2 인덱스 행렬을 획득하도록 추가로 구성될 수 있음을 주목해야 한다.

상기 3개의 방식들은 하기 예들을 참조하여 설명될 것이다.

f(r)은 다음 중 적어도 하나를 포함함을 주목해야 한다:

- (B_n1-1,B_n1-2,...,B₀)은 인덱스 r의 이진 표현이고, 0≤m1≤n1-1, n1=log₂(C_re)이고, k는 음이 아닌 정수임 - ; k는 음이 아닌 정수임(예컨대, C_re =8, i=6, k=4, n1=log₂(8)=3이고, i=6은 이진수 (B2,B₁,B₀)=(1,1,0)로 변환되고,

);

r에 대응하는 함수 값을

로서 초기화하고, 제1 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비(예를 들어,

는 대략

(초기값을

라 하고, σ²가 잡음의 분산인 경우, C_re=8, σ²=0이다.

는

을 획득하기 위해 반복 수식으로 대체되고, 이는 그 다음,

을 획득하기 위해 반복 수식으로 대체되고,

가 계산될 때까지 그러하며, 여기서 f(r)=

r에 대응하는 함수 값을

로서 초기화하고, 제2 반복 수식

에 따라 n1번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

(

=0.5 및 C_re=8이라 한다.

는

을 획득하기 위해 반복 수식으로 대체되고, 이는 그 다음,

을 획득하기 위해 반복 수식으로 대체되고,

가 계산될 때까지 그러하며, 여기서 f(r)=

f(s)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

s에 대응하는 함수 값을

로서 초기화하고, 제3 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

s에 대응하는 함수 값을

로서 초기화하고, 제4 반복 수식

에 따라 n2번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

는 상호 정보이고, 1≤m5≤n2, 1≤m6≤n2이고, s1, s2, 2s 및 2s-1은 모두 0 이상이고 R_re-1 이하인 정수들이다.

또는

이고,

x₀,x₁,x₂,...,

상기 프로세서(42)는, 열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는 행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ; 중 적어도 하나에 따라 제2 비트 시퀀스 행렬을 획득하도록 추가로 구성될 수 있음을 주목해야 한다.

f(α)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

α에 대응하는 함수 값을

로서 초기화하고, 제5 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

s에 대응하는 함수 값을

로서 초기화하고, 제6 반복 수식

에 따라 n3번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

중 적어도 하나로서 획득된다.

f(β)는 다음 중 적어도 하나를 포함함을 주목해야 한다:

β에 대응하는 함수 값을

로서 초기화하고, 제7 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것:

는 평균 로그 우도비임; 또는

β에 대응하는 함수 값을

로서 초기화하고, 제8 반복 수식

에 따라 n4번째 반복 이후 각각의 요소

에 대한 함수 값을 획득하는 것: 여기서

열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 동작은, M_re로부터 1번째, 2번째, ..., C₁번째 열들로부터 K_ic1 인덱스들을 선택하는 단계 -

상기 프로세서(42)는 송신될 비트 시퀀스로서, 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하도록 추가로 구성될 수 있음을 주목해야 한다.

상기 프로세서(42)는 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로, 제2 비트 시퀀스 행렬의 시작 위치 t로부터 T 비트들을 선택하도록 추가로 구성될 수 있음을 주목해야 한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 상기 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이다.

상기 프로세서(42)는 T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 열 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하고; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 행 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하고; T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 제2 비트 시퀀스 행렬로부터 대각선 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하고; T가 폴라 인코딩된 비트 시퀀스의 길이 N 초과일 때, 제2 비트 시퀀스 행렬의 t번째 비트로부터 행 단위, 열 단위, 또는 대각선 단위로 T 비트들을 선택하도록 추가로 구성될 수 있음을 주목해야 한다. 선택이 제2 비트 시퀀스 행렬의 1번째 또는 마지막 비트에 도달할 때, 제2 비트 시퀀스 행렬의 마지막 또는 1번째 비트로 계속되고, 1≤t≤R_vb×C_vb이고, N은 음이 아닌 정수이다.

상기 디바이스는 단말 또는 네트워크 디바이스 예를 들어, 기지국일 수 있지만 이에 제한되는 것은 아님을 주목해야 한다.

실시예 4

본 개시의 실시예에 따르면, 저장 매체가 또한 제공된다. 저장 매체는, 실행되는 경우, 전술된 방법들 중 임의의 방법을 수행하는 프로그램을 저장한다.

본 개시내용의 일 실시예에 따르면, 상기 저장 매체는 실시예 1과 관련하여 앞서 설명된 방법의 단계들을 수행하기 위한 프로그램 코드들을 저장하도록 구성될 수 있다.

본 개시의 실시예에 따르면, 상기 저장 매체는 USB 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 모바일 하드 디스크, 자기 디스크, 광학 디스크 또는 프로그램 코드들을 저장할 수 있는 다른 매체들을 포함할 수 있지만 이에 제한되는 것은 아니다.

본 개시의 실시예에 따르면, 프로세서가 제공된다. 프로세서는 전술된 방법들 중 임의의 방법의 단계들을 수행하기 위한 프로그램을 실행하도록 구성된다.

본 개시의 실시예에 따르면, 상기 프로그램은 실시예 1과 관련하여 전술된 방법의 단계들을 수행하도록 구성된다.

이러한 실시예의 상세한 예들의 경우, 상기 및 선택적인 실시예들과 관련하여 설명된 그러한 예들이 참조될 수 있고, 그 설명은 여기서 생략될 것이다.

하기에서, 본 개시가 더 잘 이해될 수 있도록 본 개시는 예들을 참조하여 추가로 설명될 것이다.

예 1

하기 수치 값들은 예시의 목적으로 제공된다. 다른 상황들의 경우, 하기 동작 단계들이 참조될 수 있다.

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 제1 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=100이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는 다음과 같다.

(1) 인덱스 행렬 M_re의 행들의 수 R_re는 R_re×C_re≥N을 충족하는 최소 값으로 선택될 필요가 있다. 상기 가정들에 따르면, C_re=32 및 N=128이고, 그 다음, R_re=4이다. 인덱스 행렬 M_og의 인덱스들은 행 단위로 배열되는 것으로 가정된다:

(2) 열 치환에 의해, 예를 들어, 열 치환에 의해 인덱스 행렬 M_or의 π₁(i)번째 열을 인덱스 행렬 M_re의 i번째 열로 맵핑함으로써 인덱스 행렬 M_or로부터 인덱스 행렬 M_re가 획득되는 경우. π₁(i)의 인덱스들은 함수에 기초하여 획득된 수치 결과들의 오름 차순으로 배열된다. 함수가

로서 표현되고 k=4이면, {f(0),...,f(31)}={0,1,1.19,2.19,1.41,2.41,2.60,3.60,1.68,2.68,2.87,3.87,3.10,4.10,4.29,5.29,2.00,3.00,3.19,4.19,3.41,4.41,4.60,5.60,3.68,4.68,4.87,.87,5.10,6.10,6.29,7.29}이다. f(0),...,f(31)은 열 치환 패턴 π₁(i)={ 0,1,2,4,8,16,3,5,6,9,10,17,12,18,20,7,24,11,13,19,14,21,22,25,26,28,15,23,27,29,30,31}을 획득하기 위해 오름 차순으로 배열된다. 따라서, 인덱스 행렬 M_or에서 0의 인덱스를 갖는 열은 인덱스 행렬 M_re에서 0의 인덱스를 갖는 열이고, 인덱스 행렬 M_or에서 1의 인덱스를 갖는 열은 인덱스 행렬 M_re에서 1의 인덱스를 갖는 열이고, 인덱스 행렬 M_or에서 2의 인덱스를 갖는 열은 인덱스 행렬 M_re에서 2의 인덱스를 갖는 열이고, 인덱스 행렬 M_or에서 4의 인덱스를 갖는 열은 인덱스 행렬 M_re에서 3의 인덱스를 갖는 열이고, 인덱스 행렬 M_or에서 8의 인덱스를 갖는 열은 인덱스 행렬 M_re에서 4의 인덱스를 갖는 열이고, 기타 등등이다.

(3) 열 치환에 의해, 예를 들어, 열 치환에 의해 비트 시퀀스 행렬 M_og의 π₂(i)번째 열을 비트 시퀀스 행렬 M_vb의 i번째 열로 맵핑함으로써 비트 시퀀스 행렬 M_og로부터 비트 시퀀스 행렬 M_vb가 획득되는 경우. 여기서, π₂(i)=BRO(i)이고, 열 치환 패턴은 π₂(i)={0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31}이다. 따라서, 비트 시퀀스 행렬 M_og에서 0의 인덱스를 갖는 열은 비트 시퀀스 행렬 M_vb에서 0의 인덱스를 갖는 열이고, 비트 시퀀스 행렬 M_og에서 16의 인덱스를 갖는 열은 비트 시퀀스 행렬 M_vb에서 1의 인덱스를 갖는 열이고, 비트 시퀀스 행렬 M_og에서 8의 인덱스를 갖는 열은 비트 시퀀스 행렬 M_vb에서 2의 인덱스를 갖는 열이고, 기타 등등이다.

(4) 송신될 비트 시퀀스를 형성하기 위해 열 단위로 비트 시퀀스 행렬 M_vb로부터 처음 T=100 비트들이 선택되고, 이는 {y₀,y₃₂,y₆₄,y₉₆,y₁₆,y₄₈,y₈₀,y₁₁₂,...,y₂₃,y₅₅,y₈₇,y₁₁₉}이다.

(5) 인덱스 시퀀스 M_index를 형성하기 위해 인덱스 행렬 M_re로부터 행 단위로 총 K=40 인덱스들이 선택된다. 인덱스들의 선택 동안, 비-송신되는 비트 시퀀스에 대응하는 각각의 인덱스는 스킵됨을 주목해야 한다. 즉, 단계 (4)에서 인코더로부터 출력되는 것으로서 송신될 비트 시퀀스에 대응하는 인덱스들로부터의 선택이 행해진다.

(6) K의 길이를 갖는 입력 비트 시퀀스가 인덱스 시퀀스 M_index에 의해 표시된 인코더 위치들에 맵핑된 후, N=128의 길이를 갖는 인코딩된 비트 시퀀스를 획득하기 위해 폴라 인코딩이 적용될 수 있다. 단계 (4)에서 결정된 비트들은 송신기로부터의 송신을 위해, 송신될 비트 시퀀스로 체계화된다.

예 2

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=100이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, 단계 (4)에서, 송신될 비트 시퀀스를 형성하기 위해 열 단위로 비트 시퀀스 행렬 M_vb로부터 마지막 T=100 비트들이 선택되고, 이는 {y₈,y₂₄,y₄₀,y₅₆,y₇₂,y₈₈,y₁₀₄,y₁₂₀,..., y₁₅, y₃₁,y₄₇,y₆₃,y₇₉,y₉₅,y₁₁₁,y₁₂₇}인 점에서 예 1과 상이하다.

예 3

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=150이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, 단계 (4)에서, 비트 시퀀스 행렬 M_vb에서 제1 요소로부터 시작하여 행 단위로 비트 시퀀스 행렬 M_vb로부터 T=130 비트들이 선택된다는 점에서 예 1과 상이하다. 선택이 버퍼에서 또는 비트 시퀀스 행렬 M_vb에서 마지막 비트 y127에 도달할 때, 이는 비트 시퀀스 행렬 M_vb의 제1 비트 y0으로 계속된다. 송신될 결과 비트 시퀀스는 {y₀,y₁,y₂,...,y₁₂₇,y₀,y₁,y₂}이다.

예 4

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=150이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, 단계 (4)에서, 비트 시퀀스 행렬 M_vb에서 마지막 요소로부터 시작하여 행 단위로 비트 시퀀스 행렬 M_vb로부터 T=130 비트들이 선택된다는 점에서 예 3과 상이하다. 선택이 버퍼에서 또는 비트 시퀀스 행렬 M_vb에서 제1 비트 y0에 도달할 때, 이는 비트 시퀀스 행렬 M_vb의 마지막 비트 y127로 계속된다. 송신될 결과 비트 시퀀스는 {y₀,y₁,y₂,...,y₁₂₇,y₁₂₇,y₁₂₆,y₁₂₅}이다.

예 5

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=100이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, K=40의 길이를 갖는 입력 비트 시퀀스가 가우시안 근사화, 밀도 에볼루션, PW 시퀀스, FRANK 시퀀스 또는 다른 방식들을 사용하여 인코더 위치들로 맵핑된다는 점에서 예 1과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 6

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=100이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, K=40의 길이를 갖는 입력 비트 시퀀스가 가우시안 근사화, 밀도 에볼루션, PW 시퀀스, FRANK 시퀀스 또는 다른 방식들을 사용하여 인코더 위치들로 맵핑된다는 점에서 예 2과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 7

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=130이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, K=40의 길이를 갖는 입력 비트 시퀀스가 가우시안 근사화, 밀도 에볼루션, PW 시퀀스, FRANK 시퀀스 또는 다른 방식들을 사용하여 인코더 위치들로 맵핑된다는 점에서 예 3과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 8

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=130이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는, K=40의 길이를 갖는 입력 비트 시퀀스가 가우시안 근사화, 밀도 에볼루션, PW 시퀀스, FRANK 시퀀스 또는 다른 방식들을 사용하여 인코더 위치들로 맵핑된다는 점에서 예 4과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 9

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=100이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는 상이한 레이트 맵핑 방식이 사용된다는 점에서 예 1과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 10

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=100이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는 상이한 레이트 맵핑 방식이 사용된다는 점에서 예 2과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 11

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=130이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는 상이한 레이트 맵핑 방식이 사용된다는 점에서 예 3과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

예 12

인덱스 행렬 M_or, 인덱스 행렬 M_re, 비트 시퀀스 행렬 M_vb 및 비트 시퀀스 행렬 M_og 각각의 열들의 수는 32로 조정되는 것으로 가정된다. 입력 비트 시퀀스의 길이는 K=40이고, 송신될 비트 시퀀스의 길이는 T=130이다. 128의 마더 코드 길이를 갖는 폴라 인코딩이 적용된다. 특히, 인코딩 프로세스는 상이한 레이트 맵핑 방식이 사용된다는 점에서 예 4과 상이하다. 동작들의 세부사항들은 여기서 생략될 것이다.

본 개시의 전술된 모듈들 또는 단계들은 범용 컴퓨팅 디바이스에 의해 구현될 수 있고, 하나의 단일 컴퓨팅 디바이스에 중앙집중되거나 다수의 컴퓨팅 디바이스들의 네트워크에 걸쳐 분산될 수 있음이 당업자들에 의해 인식될 수 있다. 선택적으로, 이들은 저장 디바이스에 저장되고 하나 이상의 컴퓨팅 디바이스들에 의해 실행될 수 있는 컴퓨터 실행가능 프로그램 코드들에 의해 구현될 수 있다. 일부 경우들에서, 본 명세서에 도시되거나 설명된 단계들은 전술된 것과는 상이한 순서로 수행될 수 있다. 대안적으로, 이들은 개별적인 집적 회로 모듈들에서 별개로 구현될 수 있거나, 모듈들 또는 단계들 중 하나 이상이 하나의 단일 집적 회로 모듈에서 구현될 수 있다. 따라서, 본 개시는 임의의 특정 하드웨어, 소프트웨어 및 이들의 조합으로 제한되지 않는다.

전술된 것은 단지 본 개시의 예들을 예시하며, 본 개시를 제한하도록 의도되지 않는다. 다양한 변경들 및 수정들이 당업자들에 의해 행해질 수 있다. 본 개시의 사상들 및 원리들로부터 벗어남이 없이 행해지는 임의의 수정들, 균등한 대안들 또는 개선들은 본 개시의 범주에 의해 포함될 것이다.

산업상 이용가능성

Claims

시퀀스 결정을 위한 방법에 있어서,
제2 비트 시퀀스(bit sequence)를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하는 단계;
폴라 인코딩된(Polar encoded) 비트 시퀀스를 획득하기 위해 상기 제2 비트 시퀀스에 폴라 인코딩을 적용하는 단계; 및
송신될 비트 시퀀스로서, 상기 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 단계를 포함하고,
K 및 T는 둘 다 음이 아닌 정수들이고 K≤T인 것인, 시퀀스 결정을 위한 방법.
제1항에 있어서, 상기 제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하는 단계 전에,
제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 상기 제2 인덱스 행렬에 기초하여 M_index를 획득하는 단계를 더 포함하고,
상기 제1의 미리결정된 변환은 행 치환(row permutation) 또는 열 치환을 포함하는 것인, 방법.
제1항 또는 제2항에 있어서, 상기 송신될 비트 시퀀스로서, 상기 폴라 인코딩된 비트 시퀀스로부터 T 비트들을 선택하는 단계 전에,
상기 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하는 단계; 및
제2 비트 시퀀스 행렬을 획득하기 위해 상기 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 단계를 더 포함하고, 상기 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함하고,
상기 송신될 비트 시퀀스로서, 상기 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하는 단계는, 상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하는 단계를 포함하는 것인, 방법.
제2항에 있어서, 상기 제2 인덱스 행렬은 R_re개의 행들 및 C_re개의 열들의 행렬인 M_re이고, 상기 제1 인덱스 행렬은,

또는

인 M_or이고,
R_re×C_re≥N이고, R_re 및 C_re는 둘 다 음이 아닌 정수들이고, N은 상기 폴라 인코딩된 비트 시퀀스의 길이인 것인, 방법.
제4항에 있어서,
R_re가 상수일 때, C_re는 R_re×C_re≥N을 충족하는 최소값이거나; 또는
C_re가 상수일 때, R_re는 R_re×C_re≥N을 충족하는 최소값인 것인, 방법.
제4항에 있어서, 상기 제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하는 단계는,
열 치환에 의해 M_or의 π₁(i)번째 열로부터 M_re의 i번째 열이 획득되는 단계 - 0≤i≤C_re-1, 0≤π₁(i)≤C_re-1, R_re×C_re≥N이고, i 및 π₁(i)는 둘 다 음이 아닌 정수들임 - ; 또는
M_or의 π₂(j)번째 행으로부터 M_re의 j번째 행이 획득되는 단계 - 0≤j≤R_re-1, 0≤π₂(j)≤R_re-1, R_re×C_re≥N이고, j 및 π₂(j)는 둘 다 음이 아닌 정수들임 -
중 적어도 하나를 포함하는 것인, 방법.
제6항에 있어서, π₁(i)은,
π₁(i)=BRO(i) - BRO()는 십진수 i를 제1 이진수(B_n1-1,B_n1-2,...,B₀)로 변환하는 것, 제2 이진수(B₀,B₁,...,B_n1-1)를 획득하기 위해 상기 제1 이진수를 반전시키는 것(reversing) 및 상기 제2 이진수를 십진수 π₁(i)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n1=log₂(C_re) 및 0≤i≤C_re-1임 - ;
π₁(i)={S1,S2,S3} - S1={0,1,...,i1-1}, S2={i2,i3,i2+1,i3+1,...,i4,i5}이고, S3은 S1 및 S2에 포함된 것과는 상이한 {0,1,..., C_re-1} 내의 요소들의 세트이고, C_re/8≤i1≤i2≤C_re/3, i2≤i4≤i3≤2C_re/3, i3≤i5≤C_re-1이고, i1, i2, i3, i4 및 i5는 모두 음이 아닌 정수들이고, S1, S2 및 S3 중 임의의 2개의 교차점(intersection)은 널(null)임 - ; 또는
π₁(i)={I} - {I}는 오름차순 또는 내림차순으로 M_or의 열 인덱스들 r에 함수 f(r)을 적용한 수치 결과들을 체계화(organizing)함으로써 획득되는 시퀀스이고, 0≤r≤C_re-1임 -
중 적어도 하나로서 획득되는 것인, 방법.
제7항에 있어서, f(r)은,

- (B_n1-1,B_n1-2,...,B₀)은 인덱스 r의 이진 표현이고, 0≤m1≤n1-1, n1=log₂(C_re)이고, k는 음이 아닌 정수임 - ;
r에 대응하는 함수 값을
로서 초기화하고, 제1 반복 수식
에 따라 n1번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 평균 로그 우도비(mean log likelihood ratio)임 - ; 또는
r에 대응하는 함수 값을
로서 초기화하고, 제2 반복 수식
에 따라 n1번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 상호 정보임 - ,
중 적어도 하나를 포함하고,
1≤m2≤n1, 1≤m3≤n1이고, r1, r2, 2r 및 2r-1은 모두 0 이상이고 C_re-1 이하인 정수들인 것인, 방법.
제6항에 있어서, π₂(j)는,
π₂(j)=BRO(j) - BRO()는 십진수 j를 제3 이진수(B_n2-1,B_n2-2,...,B₀)로 변환하는 것, 제4 이진수(B₀,B₁,...,B_n2-1)를 획득하기 위해 상기 제3 이진수를 반전시키는 것 및 상기 제4 이진수를 십진수 π₂(j)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n2=log₂(R_re) 및 0≤j≤R_re-1임 - ;
π₂(j)={S4,S5,S6} - S4={0,1,...,j1-1}, S5={j2,j3,j2+1,j3+1,...,j4,j5}이고, S6은 S4 및 S5에 포함된 것과는 상이한 {0,1,..., R_re-1} 내의 요소들의 세트이고, R_re/8≤j1≤j2≤R_re/3, j2≤j4≤j3≤2 R_re/3, j3≤j5≤R_re-1이고, j1, j2, j3, j4 및 j5는 모두 음이 아닌 정수들이고, S4, S5 및 S6 중 임의의 2개의 교차점은 널임 - ; 또는
π₂(j)={J} - {J}는 오름차순 또는 내림차순으로 M_or의 행 인덱스들 s에 함수 f(s)를 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤s≤R_re-1임 -
중 적어도 하나로서 획득되는 것인, 방법.
제9항에 있어서, f(s)는,

- (B_n2-1,B_n2-2,...,B₀)은 인덱스 s의 이진 표현이고, 0≤m4≤n2-1, n2=log₂(R_re)이고, k는 음이 아닌 정수임 - ;
s에 대응하는 함수 값을
로서 초기화하고, 제3 반복 수식
에 따라 n2번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 평균 로그 우도비임 - ; 또는
s에 대응하는 함수 값을
로서 초기화하고, 제4 반복 수식
에 따라 n2번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 상호 정보임 - ,
중 적어도 하나를 포함하고,
1≤m5≤n2, 1≤m6≤n2이고, s1, s2, 2s 및 2s-1은 모두 0 이상이고 R_re-1 이하인 정수들인 것인, 방법.
제3항에 있어서, 상기 제1 비트 시퀀스 행렬은 M_og이고, 상기 제2 비트 시퀀스 행렬은 R_vb개의 행들 및 C_vb개의 열들의 행렬인 M_vb이고, M_og는,

또는

이고,
x₀,x₁,x₂,...,
는 폴라 인코딩된 비트 시퀀스이고, R_vb×C_vb≥N이고, R_vb 및 C_vb는 둘 다 음이 아닌 정수들이고, N은 상기 폴라 인코딩된 비트 시퀀스의 길이인 것인, 방법.
제11항에 있어서,
R_vb가 상수일 때, C_vb는 R_vb×C_vb≥N을 충족하는 최소값이거나; 또는
C_vb가 상수일 때, R_vb는 R_vb×C_vb≥N을 충족하는 최소값인 것인, 방법.
제11항에 있어서, 상기 제2 비트 시퀀스 행렬을 획득하기 위해 상기 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하는 단계는,
열 치환에 의해 M_og의 π₃(g)번째 열로부터 M_vb의 g번째 열이 획득되는 단계 - 0≤g≤C_vb-1, 0≤π₃(g)≤C_vb-1, R_vb×C_vb≥N이고, g 및 π₃(g)는 둘 다 음이 아닌 정수들임 - ; 또는
행 치환에 의해 M_og의 π₄(h)번째 행으로부터 M_vb의 h번째 행이 획득되는 단계 - 0≤h≤R_vb-1, 0≤π₄(h)≤R_vb-1, R_vb×C_vb≥N이고, h 및 π₄(h)는 둘 다 음이 아닌 정수들임 - ;
중 적어도 하나를 포함하는 것인, 방법.
제13항에 있어서, π₃(g)는,
π₃(g)=BRO(g) - BRO()는 십진수 g를 제5 이진수(B_n3-1,B_n3-2,...,B₀)로 변환하는 것, 제6 이진수(B₀,B₁₁,...,B_n3-1)를 획득하기 위해 상기 제5 이진수를 반전시키는 것 및 상기 제6 이진수를 십진수 π₃(g)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n3=log₂(C_vb) 및 0≤g≤C_vb-1임 - ;
π₃(g)={S1,S2,S3} - S1={0,1,...,g1-1}, S2={g2,g3,g2+1,g3+1,...,g4,g5}이고, S3은 S1 및 S2에 포함된 것과는 상이한 {0,1,..., C_vb-1} 내의 요소들의 세트이고, C_vb/8≤g1≤g2≤C_vb/3, g2≤g4≤g3≤2C_vb/3, g3≤g5≤C_vb-1이고, g1, g2, g3, g4 및 g5는 모두 음이 아닌 정수들이고, S1, S2 및 S3 중 임의의 2개의 교차점은 널임 - ;
π₃(g)={G} - {G}는 오름차순 또는 내림차순으로 M_og의 열 인덱스들 α에 함수 f(α)를 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤α≤C_vb-1임 - ;
π₃(g)= {Q1,Q2,Q3} - Q2={q1,q2,q1+1,q2+1,...,q3,q4}, 0≤q1<q3≤(C_vb-1)/2, 0≤q2<q4≤(C_vb-1)/2이고, q1, q2, q3, q4 및 q5는 모두 음이 아닌 정수들이고, Q1 및 Q3은 {0,1，...，C_vb-1}과 Q2 사이의 차이 세트 내의 다른 요소들이고, Q1, Q2 및 Q3 중 임의의 2개의 교차점은 널임 - ;
nV1 위치들에서의 미리정의된 시퀀스 V1과는 상이한 π₃(g) - V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27,29,30,31}이고, 0≤nV1≤23임 - ; 또는
nV2 위치들에서의 미리정의된 시퀀스 V2와는 상이한 π₃(g) - V2={0,1,2,4,3,5,6,7,8,16,9,17,10,18,11,19,12,20,13,21,14,22,15,23,24,25,26,28,27,29,30,31}이고, 0≤nV2≤3임 -
중 적어도 하나로서 획득되는 것인, 방법.
제14항에 있어서, f(α)는,

- (B_n3-1,B_n3-2,...,B₀)은 인덱스 α의 이진 표현이고, 0≤m6≤n3-1, n3=log₂(C_vb)이고, k는 음이 아닌 정수임 - ;
α에 대응하는 함수 값을
로서 초기화하고, 제5 반복 수식
에 따라 n3번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 평균 로그 우도비임 - ; 또는
s에 대응하는 함수 값을
로서 초기화하고, 제6 반복 수식
에 따라 n3번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 상호 정보임 -
중 적어도 하나를 포함하고,
1≤m7≤n3, 1≤m8≤n3이고, α1, α2, 2α 및 2α-1은 모두 0 이상이고 C_vb-1 이하인 정수들인 것인, 방법.
제13항에 있어서, π₄(h)는,
π₄(h)=BRO(h) - BRO()는 십진수 h를 제7 이진수(Bn4-1,Bn4-2,...,B₀)로 변환하는 것, 제8 이진수(B₀,B₁,...,Bn4-1)를 획득하기 위해 상기 제7 이진수를 반전시키는 것 및 상기 제8 이진수를 십진수 π₄(h)로 변환하는 것을 포함하는 비트 반전 순서화 동작을 표시하고, n4=log₂(R_vb) 및 0≤h≤R_vb-1임 - ;
π₄(h)={S4,S5,S6} - S4={0,1,...,h1-1}, S5={h2,h3,h2+1,h3+1,...,h4,h5}이고, S6은 S4 및 S5에 포함된 것과는 상이한 {0,1,..., R_vb-1} 내의 요소들의 세트이고, R_vb/8≤h1≤h2≤R_vb/3, h2≤h4≤h3≤2R_vb/3, h3≤h5≤R_vb-1이고, h1, h2, h3, h4 및 h5는 모두 음이 아닌 정수들이고, S4, S5 및 S6 중 임의의 2개의 교차점은 널임 - ;
π₄(h)={H} - {H}는 오름차순 또는 내림차순으로 M_og의 행 인덱스들 β에 함수 f(β)를 적용한 수치 결과들을 체계화함으로써 획득되는 시퀀스이고, 0≤β≤R_vb-1임 - ;
π₄(h)={O1,O2,O3} - O2={o1,o2,o1+1,o2+1,...,o3,o4}, 0≤o1<o3≤(R_vb-1)/2, 0≤o2<o4≤(R_vb-1)/2이고, o1, o2, o3, o4 및 o5는 모두 음이 아닌 정수들이고, O1 및 O3은 {0,1，...，R_vb-1}과 O2 사이의 차이 세트 내의 다른 요소들이고, O1, O2 및 O3 중 임의의 2개의 교차점은 널임 - ;
nVV1 위치들에서의 미리정의된 시퀀스 VV1과는 상이한 π₄(h) - VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23,27, 29,30,31}이고, 0≤nVV1≤23임 - ; 또는
nVV2 위치들에서의 미리정의된 시퀀스 VV2와는 상이한 π₄(h) - VV2={0,1,2,4,3,5,6,7,8,16,9,17,10,18,11,19,12,20,13,21,14,22,15,23,24,25,26,28,27,29,30,31}이고, 0≤nVV2≤3 -
중 적어도 하나로서 획득되는 것인, 방법.
제16항에 있어서, f(β)는,

- (Bn4-1,Bn4-2,...,B₀)은 인덱스 β의 이진 표현이고, 0≤m9≤n4-1, n4=log₂(R_vb)이고, k는 음이 아닌 정수임 - ;
β에 대응하는 함수 값을
로서 초기화하고, 제7 반복 수식
에 따라 n4번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 평균 로그 우도비임 - ; 또는
β에 대응하는 함수 값을
로서 초기화하고, 제8 반복 수식
에 따라 n4번째 반복 이후 각각의 요소
에 대한 함수 값을 획득하는 것 -
는 상호 정보임 -
중 적어도 하나를 포함하고,
1≤m10≤n4, 1≤m11≤n4이고, β1, β2, 2β 및 2β-1은 모두 0 이상이고 R_vb-1 이하인 정수들인 것인, 방법.
제4항에 있어서, 상기 제2 인덱스 행렬에 기초하여 M_index를 획득하는 단계는,
행 단위로(row by row), 열 단위로(column by column), 또는 대각선 단위로(diagonal by diagonal) M_re로부터 미리결정된 수의 인덱스들을 M_index로서 선택하는 단계를 포함하는 것인, 방법.
제18항에 있어서,
열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 단계는 M_re의 p번째 열로부터 Kp 인덱스들을 선택하는 단계를 포함하고,
이고, p는 정수이고, 1≤p≤C_re이고;
행 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 단계는 M_re의 q번째 행으로부터 Kq 인덱스들을 선택하는 단계를 포함하고,
이고, q는 정수이고, 1≤q≤R_re이고;
대각선 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 단계는 M_re의 δ번째 대각선으로부터 Kδ 인덱스들을 선택하는 단계를 포함하고,
이고, δ는 정수이고, -min(R_re,C_re)+1≤δ≤max(R_re,C_re)-1이고, min(R_re,C_re)는 R_re 및 C_re 중 더 작은 것을 표시하고, max(R_re,C_re)는 R_re 및 C_re 중 더 큰 것을 표시하는 것인, 방법.
제18항에 있어서, 열 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 단계는,
M_re의 1번째, 2번째, ..., C₁번째 열들로부터 K_ic1 인덱스들을 선택하는 단계 -
, 1≤ic1≤C₁, 1≤C₁≤C_re이고, ic1 및 C₁은 정수들임 - ;
M_re의 C₂번째, (C₂+1)번째, ..., C₃번째 열들로부터 K_ic2 인덱스들을 선택하는 단계 -
, C₂≤ic2≤C₃, 1≤C₂≤C₃≤C_re이고, ic2, C₂ 및 C₃은 정수들임 - ; 또는
M_re의 C₄번째, (C₄+1)번째, ..., C_re번째 열들로부터 K_ic3 인덱스들을 선택하는 단계 -
, C₄≤ic3≤C_re, 1≤C₄≤C_re이고, ic3 및 C₄는 정수들임 -
중 적어도 하나를 포함하는 것인, 방법.
제18항에 있어서, 상기 행 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 단계는,
M_re의 1번째, 2번째, ..., R₁번째 행들로부터 K_ir1 인덱스들을 선택하는 단계 -
, 1≤ir1≤R₁, 1≤R₁≤R_re이고, ir1 및 R₁은 정수들임 - ;
M_re의 R₂번째, (R₂+1)번째, ..., R₃번째 행들로부터 K_ir2 인덱스들을 선택하는 단계 -
, R₂≤ir2≤R₃, 1≤R₂≤R₃≤R_re이고, ir2, R₂ 및 R₃은 정수들임 - ; 또는
M_re의 R₄번째, (R₄+1)번째, ..., R_re번째 행들로부터 K_ir3 인덱스들을 선택하는 단계 -
, 1≤R₄≤R_re이고, ir3 및 R₄는 정수들임 -
중 적어도 하나를 포함하는 것인, 방법.
제18항에 있어서, 상기 대각선 단위로 M_re로부터 미리결정된 수의 인덱스들을 선택하는 단계는,
M_re의 (-min(R_re,C_re)+1)번째, (-min(R_re,C_re)+2)번째, ..., D₁번째 대각선들로부터 K_id1 인덱스들을 선택하는 단계 -
, -min(R_re,C_re)+1≤D₁≤max(R_re,C_re)-1이고, id1 및 D₁은 정수들임 - ;
M_re의 D₂번째, (D₂+1)번째, ..., D₃번째 대각선들로부터 K_id2 인덱스들을 선택하는 단계 -
, -min(R_re,C_re)+1≤D₂≤D₃≤max(R_re,C_re)-1이고, id2, D₂ 및 D₃은 정수들임 - ; 또는
M_re의 D₄번째, (D₄+1)번째, ..., (max(R_re,C_re)-1)번째 대각선들로부터 K_id3 인덱스들을 선택하는 단계 -
, -min(R_re,C_re)+1≤D₄≤max(R_re,C_re)-1이고, id3 및 D₄는 정수들임 -
중 적어도 하나를 포함하고,
min(R_re,C_re)는 R_re 및 C_re 중 더 작은 것을 표시하고, max(R_re,C_re)는 R_re 및 C_re 중 더 큰 것을 표시하는 것인, 방법.
제18항 또는 제19항에 있어서, 상기 미리결정된 수의 인덱스들이 M_re에 기초하여 행 단위, 열 단위 또는 대각선 단위로 선택될 때, 제2 비트 시퀀스 행렬에서 비-송신된 비트 시퀀스에 대응하는 각각의 인덱스는 스킵되고, 상기 제2 비트 시퀀스 행렬은 제2의 미리결정된 변환을 사용함으로써 제1 비트 시퀀스 행렬로부터 획득되고, 상기 제1 비트 시퀀스 행렬은 폴라 인코딩된 비트 시퀀스로부터 형성되고, 상기 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함하는 것인, 방법.
제3항에 있어서, 상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하는 단계는,
상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함하는 것인, 방법.
제24항에 있어서, 상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 단계는,
상기 제2 비트 시퀀스 행렬의 시작 위치 t로부터, 상기 제2 비트 시퀀스 행렬에 기초하여 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함하고, 상기 선택하는 단계가 상기 제2 비트 시퀀스 행렬에서 첫번째 또는 마지막 비트에 도달할 때, 상기 제2 비트 시퀀스 행렬에서 마지막 또는 첫번째 비트로 계속되고, 1≤t≤R_vb×C_vb인 것인, 방법.
제24항에 있어서, 상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬로부터 행 단위, 열 단위 또는 대각선 단위로 T 비트들을 선택하는 단계는,
T가 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 상기 제2 비트 시퀀스 행렬로부터 열 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계;
T가 상기 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 상기 제2 비트 시퀀스 행렬로부터 행 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계;
T가 상기 폴라 인코딩된 비트 시퀀스의 길이 N 이하일 때, 상기 제2 비트 시퀀스 행렬로부터 대각선 단위로 1번째 내지 T번째 비트들 또는 (N-T+1)번째 내지 N번째 비트들을 선택하는 단계;
T가 상기 폴라 인코딩된 비트 시퀀스의 길이 N 초과일 때, 상기 제2 비트 시퀀스 행렬의 t번째 비트로부터 행 단위, 열 단위, 또는 대각선 단위로 T 비트들을 선택하는 단계를 포함하고, 상기 선택하는 단계가 상기 제2 비트 시퀀스 행렬에서 첫번째 또는 마지막 비트에 도달할 때, 상기 제2 비트 시퀀스 행렬에서 마지막 또는 첫번째 비트로 계속되고, 1≤t≤R_vb×C_vb이고, N은 음이 아닌 정수인 것인, 방법.
제24항에 있어서, 상기 제2 비트 시퀀스 행렬로부터 열 단위로 상기 T 비트들을 선택하는 단계는,
1번째, 2번째, ..., E₁번째 열들로부터 T_ie1 비트들을 선택하는 단계 -
, 1≤E₁≤C_vb이고, ie1 및 E₁은 정수들임 - ;
E₂번째, (E₂+1)번째, ..., E₃번째 열들로부터 T_ie2 비트들을 선택하는 단계 -
, 1≤E₂≤E₃≤C_re이고, ie2, E₂ 및 E₃은 정수들임 - ; 또는
E₄번째, (E₄+1)번째, ..., E_vb번째 열들로부터 T_ie3 비트들을 선택하는 단계 -
, 1≤E₄≤C_vb이고, ie3 및 E₄는 정수들임 -
중 적어도 하나를 포함하는 것인, 방법.
제24항에 있어서, 상기 제2 비트 시퀀스 행렬로부터 행 단위로 상기 T 비트들을 선택하는 단계는,
1번째, 2번째, ..., F₁번째 행들로부터 T_if1 비트들을 선택하는 단계 -
, 1≤F₁≤R_vb이고, if1 및 F₁은 정수들임 - ;
F₂번째, (F₂+1)번째, ..., F₃번째 행들로부터 T_if2 비트들을 선택하는 단계 -
, 1≤F₂≤F₃≤R_vb이고, if2, F₂ 및 F₃은 정수들임 - ; 또는
F₄번째, (F₄+1)번째, ..., R_vb번째 행들로부터 T_if3 비트들을 선택하는 단계 -
, 1≤F₄≤R_vb이고, if3 및 F₄는 정수들임 -
중 적어도 하나를 포함하는 것인, 방법.
제24항에 있어서, 상기 제2 비트 시퀀스 행렬로부터 대각선 단위로 상기 T 비트들을 선택하는 단계는,
(-min(R_vb,C_vb)+1)번째, (-min(R_vb,C_vb)+2)번째, ..., G₁번째 대각선들로부터 순차적으로 T_ig1 비트들을 선택하는 단계 -
, -min(R_vb,C_vb)+1≤G₁≤max(R_vb,C_vb)-1이고, ig1 및 G₁은 정수들임 - ;
G₂번째, (G₂+1)번째, ..., G₃번째 대각선들로부터 K_ig2 비트들을 선택하는 단계 -
, -min(R_vb,C_vb)+1≤G₂≤G₃≤max(R_vb,C_vb)-1이고, ig2, G₂ 및 G₃은 정수들임 - ; 또는
G₄번째, (G₄+1)번째, ..., (max(R_vb,C_vb)-1)번째 대각선들로부터 K_id3 비트들을 선택하는 단계 -
, -min(R_vb,C_vb)+1≤G₄≤max(R_vb,C_vb)-1이고, ig3 및 G₄는 정수들임 -
중 적어도 하나를 포함하는 것인, 방법.
제11항 내지 제29항 중 어느 한 항에 있어서, M_og는 32개의 열들을 갖는 것인, 방법.
시퀀스 결정을 위한 장치에 있어서,
제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하도록 구성된 치환 모듈;
폴라 인코딩된 비트 시퀀스를 획득하기 위해 상기 제2 비트 시퀀스에 폴라 인코딩을 적용하도록 구성된 인코딩 모듈; 및
송신될 비트 시퀀스로서, 상기 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하도록 구성된 선택 모듈을 포함하고,
K 및 T는 둘 다 음이 아닌 정수들이고 K≤T인 것인, 시퀀스 결정을 위한 장치.
제31항에 있어서,
제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고 상기 제2 인덱스 행렬에 기초하여 M_index를 획득하도록 구성된 제1 변환 모듈을 더 포함하고,
상기 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함하는 것인, 장치.
제31항 또는 제32항에 있어서,
상기 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하고, 제2 비트 시퀀스 행렬을 획득하기 위해 상기 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하도록 구성된 제2 변환 모듈을 더 포함하고, 상기 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함하고,
상기 선택 모듈은 또한, 상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬에 기초하여 T 비트들을 선택하도록 구성되는 것인, 장치.
디바이스에 있어서,
프로세서로서,
제2 비트 시퀀스를 획득하기 위해 M_index에 기초하여 K 비트들의 길이를 갖는 제1 비트 시퀀스를 특정 위치에 맵핑하고;
폴라 인코딩된 비트 시퀀스를 획득하기 위해 상기 제2 비트 시퀀스에 폴라 인코딩을 적용하고;
송신될 비트 시퀀스로서, 상기 폴라 인코딩된 비트 시퀀스에 기초하여 T 비트들을 선택하도록 구성되는 - K 및 T는 둘 다 음이 아닌 정수들이고 K≤T임 - , 상기 프로세서, 및
상기 프로세서에 커플링된 메모리를 포함하는, 디바이스.
제34항에 있어서, 상기 프로세서는 또한,
제2 인덱스 행렬을 획득하기 위해 제1 인덱스 행렬에 제1의 미리결정된 변환을 적용하고;
상기 제2 인덱스 행렬에 기초하여 M_index를 획득하도록 구성되고,
상기 제1의 미리결정된 변환은 행 치환 또는 열 치환을 포함하는 것인, 디바이스.
제34항 또는 제35항에 있어서, 상기 프로세서는 또한,
상기 폴라 인코딩된 비트 시퀀스로부터 제1 비트 시퀀스 행렬을 형성하고;
제2 비트 시퀀스 행렬을 획득하기 위해 상기 제1 비트 시퀀스 행렬에 제2의 미리결정된 변환을 적용하고;
상기 송신될 비트 시퀀스로서, 상기 제2 비트 시퀀스 행렬에 기초하여 T 비트를 선택하도록 구성되고,
상기 제2의 미리결정된 변환은 행 치환 또는 열 치환을 포함하는 것인, 디바이스.
실행될 때, 제1항 내지 제30항 중 어느 한 항에 따른 방법을 수행하는 프로그램을 저장하는 저장 매체.
제1항 내지 제30항 중 어느 한 항에 따른 방법을 수행하기 위한 프로그램을 실행하도록 구성된 프로세서.