JP7332673B2 - シーケンス決定方法および装置、デバイス、並びに記憶媒体 - Google Patents

シーケンス決定方法および装置、デバイス、並びに記憶媒体 Download PDF

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Description

＜関連出願の相互参照＞
本開示は、2017年5月5日に出願された中国特許出願第201710314013.X号及び2017年8月24日に出願された中国特許出願第201710737955.9号に対する優先権を主張し、これらの中国特許出願の内容は、参照によってその全体が本明細書に組み込まれている。
本開示は通信技術に関連しており、特に、シーケンス決定のための方法及び装置、デバイス、並びに記憶媒体に関連している。
チャネルノイズが存在するため、チャネル符号化が、移動体通信システムの独立した一部として、情報配信の信頼性、精度、及び有効性を保証する。
Figure 0007332673000001
Polar符号の分極特性に起因して、入力ビットは異なる信頼性を有し、すなわち、異なる位置にある入力ビットは、異なるビット誤り率(BER: Bit Error Rates)を有する。復号性能を改善するために、情報ビット及びパリティチェックビットは、高い信頼性を有する位置(すなわち、低BERを有する位置)に配置され、既知のビットは、ブロック誤り率(BLER: Block Error Rate)を効果的に減らすことができるように、符号化プロセスにおいて低い信頼性を有する位置に配置される。
従来、Polar符号の異なる母符号長に対して、異なるハードウェア実装が、情報ビット、パリティチェックビット、及び既知のビットの並べ替え及びレートマッチングのために必要になり、この実装は非常に複雑である。
現在、関連する技術において、前述の問題に対する効果的な解決策は存在しない。
本開示の実施形態は、5Gの新しいRATにおけるシーケンス決定方式がないことに伴う従来技術における問題を解決できる、シーケンス決定のための方法、並びに装置、デバイス、及び記憶媒体を提供する
本開示の実施形態によれば、シーケンス決定のための方法が提供される。この方法は、Kビットの長さを有する第1のビットシーケンスを、M_indexに基づく位置にマッピングして、第2のビットシーケンスを取得することと、Polar符号化を第2のビットシーケンスに適用して、Polar符号化されたビットシーケンスを取得することと、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択することとを含み、K及びTは両方とも非負整数であり、K≦Tである。
本開示の実施形態では、この方法は、Kビットの長さを有する第1のビットシーケンスをM_indexに基づいて指定された位置にマッピングして第2のビットシーケンスを取得する前に、第1の既定の変換を第1のインデックス行列に適用して、第2のインデックス行列を取得することと、第2のインデックス行列に基づいてM_indexを取得することとをさらに含む。第1の既定の変換は、行の並べ替え又は列の並べ替えを含む。
本開示の実施形態では、この方法は、送信されるビットシーケンスとして、Polar符号化されたビットシーケンスからTビットを選択する前に、Polar符号化されたビットシーケンスに基づいて第1のビットシーケンス行列を形成することと、第2の既定の変換を第1のビットシーケンス行列に適用して、第2のビットシーケンス行列を取得することとをさらに含む。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択する動作は、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択することを含む。
Figure 0007332673000002
本開示の実施形態では、Rreが定数である場合、CreはRre×Cre≧Nを満たす最小値であり、又はCreが定数である場合、RreはRre×Cre≧Nを満たす最小値である。
本開示の実施形態では、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得する動作が、Mreの第iの列が列の並べ替えを用いてMorの第π1(i)の列から取得されることであって、0≦i≦Cre-1、0≦π1(i)≦Cre-1、Rre×Cre≧Nであり、i及びπ1(i)が両方とも非負整数である、こと、又はMreの第jの行がMorの第π2(j)の行から取得されることであって、0≦j≦Rre-1、0≦π2(j)≦Rre-1、Rre×Cre≧Nであり、j及びπ2(j)が両方とも非負整数である、ことのうちの少なくとも一つを含む。
本開示の実施形態では、π1(i)は、π1(i)=BRO(i)であることであって、BRO()が、10進数iを第1の2進数(Bn1-1,Bn1-2,…,B0)に変換し、第1の2進数を逆転して第2の2進数(B0,B1,…,Bn1-1)を取得し、第2の2進数を10進数π1(i)に変換することを含んでいるビット逆転順序付け動作を示し、n1=log2(Cre)及び0≦i≦Cre-1である、こと、π1(i)={S1,S2,S3}であることであって、S1={0,1,…,i1-1}、S2={i2,i3,i2+1,i3+1,…,i4,i5}であり、S3がS1及びS2に含まれている要素以外の{0,1,…, Cre-1}の要素のセットであり、Cre/8≦i1≦i2≦Cre/3、i2≦i4≦i3≦2Cre/3、i3≦i5≦Cre-1であり、i1、i2、i3、i4、及びi5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである、こと、又はπ1(i)={I}であることであって、{I}が、関数f(r)をMorの列インデックスrに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦r≦Cre-1である、ことのうちの少なくとも一つとして取得される。
Figure 0007332673000003
本開示の実施形態では、π2(j)は、π2(j)=BRO(j)であることであって、BRO()が、10進数jを第3の2進数(Bn2-1,Bn2-2,…,B0)に変換し、第3の2進数を逆転して第4の2進数(B0,B1,…,Bn2-1)を取得し、第4の2進数を10進数π2(i)に変換することを含んでいるビット逆転順序付け動作を示し、n2=log2(Rre)及び0≦j≦Rre-1である、こと、π2(j)={S4,S5,S6}であることであって、S4={0,1,…,j1-1}、S5={j2,j3,j2+1,j3+1,…,j4,j5}であり、S6がS4及びS5に含まれている要素以外の{0,1,…, Rre-1}の要素のセットであり、Rre/8≦j1≦j2≦Rre/3、j2≦j4≦j3≦2Rre/3、j3≦j5≦Rre-1であり、j1、j2、j3、j4、及びj5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである、こと、又はπ2(j)={J}であることであって、{J}が、関数f(s)をMorの行インデックスsに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦s≦Rre-1である、ことのうちの少なくとも一つとして取得される。
Figure 0007332673000004
Figure 0007332673000005
本開示の実施形態では、Rvbが定数である場合、CvbはRvb×Cvb≧Nを満たす最小値であり、又はCvbが定数である場合、RvbはRvb×Cvb≧Nを満たす最小値である。
本開示の実施形態では、第2の既定の変換を第1のビットシーケンス行列に適用して第2のビットシーケンス行列を取得する動作が、Mvbの第gの列が列の並べ替えを用いてMorの第π3(g)の列から取得されることであって、0≦g≦Cvb-1、0≦π3(g)≦Cvb-1、Rvb×Cvb≧Nであり、g及びπ3(g)が両方とも非負整数である、こと、又はMvbの第hの行が行の並べ替えを用いてMorの第π4(h)の行から取得されることであって、0≦h≦Rvb-1、0≦π4(h)≦Rvb-1、Rvb×Cvb≧Nであり、h及びπ4(h)が両方とも非負整数である、ことのうちの少なくとも一つを含む。
本開示の実施形態では、π3(g)は、π3(g)=BRO(g)であることであって、BRO()が、10進数gを第5の2進数(Bn3-1,Bn3-2,…,B0)に変換し、第5の2進数を逆転して第6の2進数(B0,B11,…,Bn3-1)を取得し、第6の2進数を10進数π3(g)に変換することを含んでいるビット逆転順序付け動作を示し、n3=log2(Cvb)及び0≦g≦Cvb-1、π3(g)={S1,S2,S3}であり、S1={0,1,…,g1-1}、S2={g2,g3,g2+1,g3+1,…,g4,g5}であり、S3がS1及びS2に含まれている要素以外の{0,1,…, Cvb-1}の要素のセットであり、Cvb/8≦g1≦g2≦Cvb/3、g2≦g4≦g3≦2Cvb/3、g3≦g5≦Cvb-1であり、g1、g2、g3、g4、及びg5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである、こと、π3(g)={G}であることであって、{G}が、関数f(α)をMorの列インデックスαに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦α≦Cvb-1である、こと、π3(g)= {Q1,Q2,Q3}であることであって、Q2={q1,q2,q1+1,q2+1,…,q3,q4}、0≦q1<q3≦(Cvb-1)/2、0≦q2<q4≦(Cvb-1)/2であり、q1、q2、q3、q4、及びq5がすべて非負整数であり、Q1及びQ3が、{0,1,…,Cvb-1}とQ2の間の異なるセット内の他の要素であり、Q1、Q2、及びQ3のうちの任意の二つの交差がヌルである、こと、π3(g)がnV1個の位置で事前に定義されたシーケンスV1と異なることであって、V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22, 25,26,28,23,27,29,30,31}、0≦nV1≦23である、こと、又はπ3(g)がnV2個の位置で事前に定義されたシーケンスV2と異なることであって、V2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nV2≦3である、ことのうちの少なくとも一つとして取得される。
Figure 0007332673000006
本開示の実施形態では、π4(h)は、π4(h)=BRO(h)であることであって、BRO()が、10進数hを第7の2進数(Bn4-1,Bn4-2,…,B0)に変換し、第7の2進数を逆転して第8の2進数(B0,B1,…,Bn4-1)を取得し、第8の2進数を10進数π4(h)に変換することを含んでいるビット逆転順序付け動作を示し、n4=log2(Rvb)及び0≦h≦Rvb-1、π4(h)={S4,S5,S6}であり、S4={0,1,…,h1-1}、S5={h2,h3,h2+1,h3+1,…,h4,h5}であり、S6がS4及びS5に含まれている要素以外の{0,1,…, Rvb-1}の要素のセットであり、Rvb/8≦h1≦h2≦Rvb/3、h2≦h4≦h3≦2Rvb/3、h3≦h5≦Rvb-1であり、h1、h2、h3、h4、及びh5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである、こと、π4(h)={H}であることであって、{H}が、関数f(β)をMogの列インデックスβに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦β≦Rvb-1である、こと、π4(h)= {O1,O2,O3}であることであって、O2={o1,o2,o1+1,o2+1,…,o3,o4}、0≦o1<o3≦(Rvb-1)/2、0≦o2<o4≦(Rvb-1)/2であり、o1、o2、o3、o4、及びo5がすべて非負整数であり、O1及びO3が、{0,1,…,Rvb-1}とO2の間の異なるセット内の他の要素であり、O1、O2、及びO3のうちの任意の二つの交差がヌルである、こと、π4(h)がnVV1個の位置で事前に定義されたシーケンスVV1と異なることであって、VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21, 22,25,26,28,23,27,29,30,31}、0≦nVV1≦23である、こと、又はπ4(h)がnVV2個の位置で事前に定義されたシーケンスVV2と異なることであって、VV2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nVV2≦3である、ことのうちの少なくとも一つとして取得される。
Figure 0007332673000007
本開示の実施形態では、第2のインデックス行列に基づいてM_indexを取得する動作が、既定の数のインデックスを、行ごと、列ごと、又は対角線ごとに、MreからM_indexとして選択することを含む。
Figure 0007332673000008
Figure 0007332673000009
Figure 0007332673000010
Figure 0007332673000011
本開示の実施形態では、既定の数のインデックスが行ごと、列ごと、又は対角線ごとにMreから選択される場合、第2のビットシーケンス行列内の送信されないビットシーケンスに対応する各インデックスがスキップされる。第2のビットシーケンス行列は、第2の既定の変換を使用することによって第1のビットシーケンス行列から取得される。第1のビットシーケンス行列は、Polar符号化されたビットシーケンスから形成される。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。
本開示の実施形態では、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択する動作は、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択することを含む。
本開示の実施形態では、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択する動作は、第2のビットシーケンス行列に基づいて、第2のビットシーケンス行列内の開始位置tから、行ごと、列ごと、又は対角線ごとにTビットを選択することを含む。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbである。
本開示の実施形態では、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択する動作は、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から列ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から行ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から対角線ごとに選択することと、TがPolar符号化されたビットシーケンスの長さNより大きい場合に、第2のビットシーケンス行列内の第tのビットから行ごと、列ごと、又は対角線ごとにTビットを選択することとを含む。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbであり、Nは非負整数である。
Figure 0007332673000012
Figure 0007332673000013
Figure 0007332673000014
本開示の実施形態では、Mogは32列を含む。
本開示の実施形態によれば、シーケンス決定のための装置が提供される。この装置は、Kビットの長さを有する第1のビットシーケンスを、M_indexに基づく指定された位置にマッピングして、第2のビットシーケンスを取得するように構成された並べ替えモジュールと、Polar符号化を第2のビットシーケンスに適用して、Polar符号化されたビットシーケンスを取得するように構成された符号化モジュールと、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択するように構成された選択モジュールとを含み、K及びTは両方とも非負整数であり、K≦Tである。
本開示の実施形態では、この装置は、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得し、第2のインデックス行列に基づいてM_indexを取得するように構成された第1の変換モジュールをさらに含む。第1の既定の変換は、行の並べ替え又は列の並べ替えを含む。
本開示の実施形態では、この装置は、送信されるビットシーケンスとして、Polar符号化されたビットシーケンスから第1のビットシーケンス行列を形成し、第2の既定の変換を第1のビットシーケンス行列に適用して、第2のビットシーケンス行列を取得するように構成された第2の変換モジュールをさらに含む。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。選択モジュールは、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択するようにさらに構成される。
Figure 0007332673000015
本開示の実施形態では、Rreが定数である場合、CreはRre×Cre≧Nを満たす最小値であり、又はCreが定数である場合、RreはRre×Cre≧Nを満たす最小値である。
本開示の実施形態では、第1のインデックス行列は、第2のインデックス行列が、Mreの第iの列が列の並べ替えを用いてMorの第π1(i)の列から取得されることであって、0≦i≦Cre-1、0≦π1(i)≦Cre-1、Rre×Cre≧Nであり、i及びπ1(i)が両方とも非負整数である、こと、又はMreの第jの行がMorの第π2(j)の行から取得されることであって、0≦j≦Rre-1、0≦π2(j)≦Rre-1、Rre×Cre≧Nであり、j及びπ2(j)が両方とも非負整数である、ことのうちの少なくとも一つに従って取得されるように、構成される。
Figure 0007332673000016
本開示の実施形態では、Rvbが定数である場合、CvbはRvb×Cvb≧Nを満たす最小値であり、又はCvbが定数である場合、RvbはRvb×Cvb≧Nを満たす最小値である。
本開示の実施形態では、第1のビットシーケンス行列は、第2のビットシーケンス行列が、Mvbの第gの列が列の並べ替えを用いてMorの第π3(g)の列から取得されることであって、0≦g≦Cvb-1、0≦π3(g)≦Cvb-1、Rvb×Cvb≧Nであり、g及びπ3(g)が両方とも非負整数である、こと、又はMvbの第hの行が行の並べ替えを用いてMorの第π4(h)の行から取得されることであって、0≦h≦Rvb-1、0≦π4(h)≦Rvb-1、Rvb×Cvb≧Nであり、h及びπ4(h)が両方とも非負整数である、ことのうちの少なくとも一つに従って取得されるように、構成される。
本開示の実施形態では、Mogは32列を含む。
本開示の実施形態によれば、デバイスが提供される。このデバイスは、Kビットの長さを有する第1のビットシーケンスを、M_indexに基づく指定された位置にマッピングして、第2のビットシーケンスを取得することと、Polar符号化を第2のビットシーケンスに適用して、Polar符号化されたビットシーケンスを取得することと、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択することとを実行するように構成されたプロセッサであって、K及びTが両方とも非負整数であり、K≦Tである、プロセッサと、このプロセッサに結合されたメモリとを含む。
本開示の実施形態では、このプロセッサは、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得し、第2のインデックス行列に基づいてM_indexを取得するように構成される。第1の既定の変換は、行の並べ替え又は列の並べ替えを含む。
本開示の実施形態では、このプロセッサは、送信されるビットシーケンスとして、Polar符号化されたビットシーケンスから第1のビットシーケンス行列を形成することと、第2の既定の変換を第1のビットシーケンス行列に適用して、第2のビットシーケンス行列を取得することと、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択することとを実行するように、さらに構成される。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。
Figure 0007332673000017
本開示の実施形態では、Rreが定数である場合、CreはRre×Cre≧Nを満たす最小値であり、又はCreが定数である場合、RreはRre×Cre≧Nを満たす最小値である。
本開示の実施形態では、このプロセッサは、Mreの第iの列が列の並べ替えを用いてMorの第π1(i)の列から取得されることであって、0≦i≦Cre-1、0≦π1(i)≦Cre-1、Rre×Cre≧Nであり、i及びπ1(i)が両方とも非負整数である、こと、又はMreの第jの行がMorの第π2(j)の行から取得されることであって、0≦j≦Rre-1、0≦π2(j)≦Rre-1、Rre×Cre≧Nであり、j及びπ2(j)が両方とも非負整数である、ことのうちの少なくとも一つに従って第2のインデックス行列を取得するように、さらに構成される。
Figure 0007332673000018
本開示の実施形態では、Rvbが定数である場合、CvbはRvb×Cvb≧Nを満たす最小値であり、又はCvbが定数である場合、RvbはRvb×Cvb≧Nを満たす最小値である。
本開示の実施形態では、このプロセッサは、Mvbの第gの列が列の並べ替えを用いてMorの第π3(g)の列から取得されることであって、0≦g≦Cvb-1、0≦π3(g)≦Cvb-1、Rvb×Cvb≧Nであり、g及びπ3(g)が両方とも非負整数である、こと、又はMvbの第hの行が行の並べ替えを用いてMorの第π4(h)の行から取得されることであって、0≦h≦Rvb-1、0≦π4(h)≦Rvb-1、Rvb×Cvb≧Nであり、h及びπ4(h)が両方とも非負整数である、ことのうちの少なくとも一つに従って第2のビットシーケンス行列を取得するように、さらに構成される。
本開示の実施形態では、Mogは32列を含む。
本開示の別の実施形態によれば、記憶媒体が提供される。この記憶媒体は、実行されたときに前述の実施形態のいずれかに従って方法を実行する、プログラムを格納する。
本開示のさらに別の実施形態によれば、プロセッサが提供される。このプロセッサは、前述の実施形態のいずれかに従って方法を実行するためのプログラムを実行するように、構成される。
本開示では、Kビットの長さを有する第1のビットシーケンスが、M_indexに基づく指定された位置にマッピングされ、第2のビットシーケンスを取得する。Polar符号化が第2のビットシーケンスに適用され、Polar符号化されたビットシーケンスを取得する。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットが選択される。すなわち、本開示は、5Gの新しいRATにおけるシーケンス決定方式がないことに伴う従来技術における問題を解決できる、送信されるビットシーケンスを決定するための方法を提供する。
本開示は、本開示の一部を構成する以下で説明されている図を参照して、さらに理解され得る。本開示の実施形態例及びその説明は、制限するためではなく、本開示を説明するために提供されている。
本開示の実施形態に従ってシーケンス決定の方法を適用できる、携帯端末のハードウェア構造を示すブロック図である。
本開示の実施形態に従ってシーケンス決定の方法を示すフローチャートである。
本開示の実施形態に従ってシーケンス決定のための装置の構造を示すブロック図である。
本開示の実施例3に従ってデバイスの構造を示すブロック図である。
以下では、実施形態と併せて選択された図を参照して、本開示が詳細に説明される。実施形態及びその特徴は、競合しないという条件で、互いに組み合わせられ得る。
説明、特許請求の範囲、及び図における「第1」、「第2」などの用語は、類似する目的語を区別するために使用され、必ずしも特定の順序又はシーケンスを意味しないということに、注意するべきである。
実施例１
本開示の実施例1に従う方法は、携帯端末、コンピュータ端末、又は同様のコンピューティングデバイスにおいて実行され得る。例えば、この方法が携帯端末において実行される場合、図1は、本開示の実施形態に従ってシーケンス決定の方法を適用できる、携帯端末のハードウェア構造を示すブロック図である。図1に示されているように、携帯端末10は、一つ以上のプロセッサ102(マイクロプロセッサ又はマイクロコントロールユニット(MCU: Micro Control Unit)などの処理デバイス、或いはフィールドプログラマブルゲートアレイ(FPGA: Field Programmable Gate Array)などのプログラマブル論理デバイスを含むが、これらに限定されない、一つのみが示されている)、データを格納するためのメモリ104、及び通信機能を提供するための送信デバイス106を含むことができる。図1に示されている構造が、単なる例示であり、前述の電子デバイスの構造がこの構造に限定されないということが、当業者によって理解され得る。例えば、携帯端末10は、図1に示されている構成要素より多いか、又は少ない構成要素を含んでよく、或いは図1に示されている構成と異なる構成を有してよい。
メモリ104は、ソフトウェアプログラム及びソフトウェアアプリケーションのモジュール(例えば、本開示の実施形態に従うシーケンス決定の方法に関連付けられたプログラム命令/モジュール)を格納することができる。プロセッサ102は、さまざまな機能のアプリケーション及びデータ処理動作を実行し、すなわち、メモリ104に格納されたソフトウェアプログラム及びモジュールを実行することによって、前述の方法を実行する。メモリ104は、一つ以上の磁気ストレージデバイス、フラッシュメモリ、又はその他の不揮発性半導体メモリなどの、ランダムキャッシュ又は不揮発性メモリを含んでよい。一部の例では、メモリ104は、ネットワークを介して携帯端末10に接続できる、プロセッサ102から遠い場所から提供される一つ以上のメモリをさらに含んでよい。そのようなネットワークの例としては、インターネット、企業のイントラネット、ローカルエリアネットワーク(LAN: Local Area Network)、移動体通信ネットワーク、又はこれらの任意の組み合わせが挙げられるが、これらに限定されない。
送信デバイス106は、ネットワークを介してデータを送信又は受信することができる。ネットワークは、例えば、携帯端末10の通信事業者によって提供される無線ネットワークであることができる。例えば、送信デバイス106は、インターネットとの通信用の基地局を介して他のネットワークデバイスに接続できるネットワークインターフェイスコントローラ(NIC: Network Interface Controller)を含む。例えば、送信デバイス106は、インターネットと無線で通信するための無線周波数(RF: Radio Frequency)モジュールであることができる。
代替として、本開示の実施例1に従う方法は、ネットワークデバイス(例えば、基地局)内で実行され得るが、これに限定されない。
この実施形態では、シーケンス決定のための前述の携帯端末又はネットワークデバイス内で実行される方法が提供される。図2は、この実施形態に従ってシーケンス決定の方法を示すフローチャートである。図2に示されているように、このプロセスは以下のステップを含む。
ステップS202で、Kビットの長さを有する第1のビットシーケンスが、M_indexに基づく指定された位置にマッピングされ、第2のビットシーケンスを取得する。
ステップS204で、Polar符号化が第2のビットシーケンスに適用され、Polar符号化されたビットシーケンスを取得する。
ステップS206で、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットが選択され、K及びTは両方とも非負整数であり、K≦Tである。
前述のステップでは、Kビットの長さを有する第1のビットシーケンスが、M_indexに基づく指定された位置にマッピングされ、第2のビットシーケンスを取得する。Polar符号化が第2のビットシーケンスに適用され、Polar符号化されたビットシーケンスを取得する。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットが選択される。すなわち、本開示は、5Gの新しいRATにおけるシーケンス決定方式がないことに伴う従来技術における問題を解決できる、送信されるビットシーケンスを決定するための方法を提供する。
本開示の実施形態では、前述の方法が、ステップS202の前に、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得し、第2のインデックス行列に基づいてM_indexを取得することをさらに含んでよいということに、注意するべきである。第1の既定の変換は、行の並べ替え又は列の並べ替えを含む。すなわち、Polar符号化プロセスでは、母符号長が変化したときに第1のインデックス行列の他の次元の変更のみが必要になるように、同じ変換パターンが第1のインデックス行列の一つの次元に適用される。したがって、Polar符号の実装においてハードウェアを再利用することができ、それによって、Polar符号化プロセスにおいてハードウェアを再利用できないことに関連する従来技術における問題を解決する。
この方法が、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択する前に、Polar符号化されたビットシーケンスから第1のビットシーケンス行列を形成することと、第2の既定の変換を第1のビットシーケンス行列に適用して、第2のビットシーケンス行列を取得することとをさらに含むことができるということに、注意するべきである。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択する動作は、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択することを含む。すなわち、母符号長が変化したときに第1のインデックス行列の他の次元の変更のみが必要になるように、同じ変換パターンが第1のインデックス行列の一つの次元に適用される。したがって、Polar符号の実装においてハードウェアをさらに再利用することができ、それによって、Polar符号化プロセスにおいてハードウェアを再利用できないことに関連する従来技術における問題をさらに解決する。
前述の方法が、第2の既定の変換を第1のビットシーケンス行列に適用して第2のビットシーケンス行列を取得した後に、第2のビットシーケンス行列内のビットシーケンスをバッファに格納することと、このバッファから、送信されるビットシーケンスとしてTビットを選択することとをさらに含むことができるということに、注意するべきである。
前述のバッファが別の物理的実体又は論理的実体として具現化され得るが、これに限定されないということに、注意するべきである。
前述の第1のインデックス行列が、2次元行列、3次元、又は多次元行列であることができるが、これらに限定されないということに、注意するべきである。前述の第1のインデックス行列が2次元行列である例において、前述の第1の既定の変換は、第1のインデックス行列の行の変換パターン又は列の変換パターンが同じになるように、具現化され得る。
Figure 0007332673000019
前述のRre及びCreが、Rreが定数である場合、CreがRre×Cre≧Nを満たす最小値であり、又はCreが定数である場合、RreがRre×Cre≧Nを満たす最小値である、という特性のうちの一つを有するということに、注意するべきである。
本開示の実施形態では、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得する動作が、Mreの第iの列が列の並べ替えを用いてMorの第π1(i)の列から取得されることであって、0≦i≦Cre-1、0≦π1(i)≦Cre-1、Rre×Cre≧Nであり、i及びπ1(i)が両方とも非負整数である、こと、又はMreの第jの行がMorの第π2(j)の行から取得されることであって、0≦j≦Rre-1、0≦π2(j)≦Rre-1、Rre×Cre≧Nであり、j及びπ2(j)が両方とも非負整数である、ことのうちの少なくとも一つを含むということに、注意するべきである。
Polar符号化プロセスでは、MorからMreへの並べ替えパターンが行ごとに同じであるため、Mor及びMreの各々の列の数が固定されている場合、Polar符号の母符号長が変化するときに、Mor及びMreの各々の行の数のみを変更する必要がある。代替として、MorからMreへの並べ替えパターンは列ごとに同じであることができるため、Mor及びMreの各々の行の数が固定されている場合、Polar符号の母符号長が変化するときに、Mor及びMreの各々の列の数のみを変更する必要がある。このように、Polar符号の実装において、入力ビットシーケンスをエンコーダ内の入力位置にマッピングするためのハードウェアが、最大母符号長Nmax用に設計されている場合、この方法は、母符号長がNmaxより小さい状況にも適用され、このハードウェアの再利用を可能にする。
前述のMogの列の数が32であることに、注意するべきである。
次の方式のうちの少なくとも一つに従って前述のπ1(i)を取得できるということに、注意するべきである。
方式1: π1(i)=BRO(i)であり、BRO()が、10進数iを第1の2進数(Bn1-1,Bn1-2,…,B0)に変換することと、第1の2進数を逆転して第2の2進数(B0,B1,…,Bn1-1)を取得することと、第2の2進数を10進数π1(i)に変換することとを含んでいるビット逆転順序付け動作を示し、n1=log2(Cre)及び0≦i≦Cre-1である。
方式2: π1(i)={S1,S2,S3}であり、S1={0,1,…,i1-1}、S2={i2,i3,i2+1,i3+1,…,i4,i5}であり、S3が、S1及びS2に含まれている要素以外の{0,1,…, Cre-1}の要素のセットであり、Cre/8≦i1≦i2≦Cre/3、i2≦i4≦i3≦2Cre/3、i3≦i5≦Cre-1であり、i1、i2、i3、i4、及びi5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである。又は、
方式3: π1(i)={I}であり、{I}は、関数f(r)をMorの列インデックスrに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦r≦Cre-1である。
上記の三つの方式が、以下の例を参照して説明される。
方式1については、Cre=8、i=6である場合、n1=log2(8)=3、i=6が、2進数(B2,B1,B0)=(1,1,0)に変換される。2進数(B2,B1,B0)=(1,1,0)が逆転されて、(B0,B1,B2)=(0,1,1)を取得する。次に(B0,B1,B2)=(0,1,1)が、10進数π1(i)=3に変換される。
方式2については、Cre=8、i1=2、i2=2、i3=4、i4=3、及びi5=5である場合、S1={0,1}、S2={2,4,3,5}、S3={6,7}、及びπ1(i)={0,1, 2,4,3,5, 6,7}である。
方式3については、Cre=8、{f(0),…,f(7)}={0,1,1.18,2.18,1.41,2.41,2.60,3.60}である。f(0)、…、f(7)が昇順に整理されて、π1(i)={1,2,3,5,4,6,7,8}を取得する。
f(r)が、
Figure 0007332673000020
Figure 0007332673000021
Figure 0007332673000022
Figure 0007332673000023
Figure 0007332673000024
次の式のうちの少なくとも一つに従って前述のπ2(j)を取得できるということに、注意するべきである。
π2(j)=BRO(j)であり、BRO()が、10進数jを第3の2進数(Bn2-1,Bn2-2,…,B0)に変換することと、第3の2進数を逆転して第4の2進数(B0,B1,…,Bn2-1)を取得することと、第4の2進数を10進数π2(j)に変換することとを含んでいるビット逆転順序付け動作を示し、n2=log2(Rre)及び0≦j≦Rre-1である。
π2(j)={S4,S5,S6}であり、S4={0,1,…,j1-1}、S5={j2,j3,j2+1,j3+1,…,j4,j5}であり、S6が、S4及びS5に含まれている要素以外の{0,1,…, Rre-1}の要素のセットであり、Rre/8≦j1≦j2≦Rre/3、j2≦j4≦j3≦2Rre/3、j3≦j5≦Rre-1であり、j1、j2、j3、j4、及びj5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである。又は、
π2(j)={J}であり、{J}は、関数f(s)をMorの行インデックスsに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦s≦Rreである。
f(s)が、
Figure 0007332673000025
Figure 0007332673000026
Figure 0007332673000027
前述のπ2(j)の説明のために、π1(i)への参照を行うことができるということに、注意するべきである。
前述の第1のビットシーケンス行列が、2次元行列、3次元、又は多次元行列であることができるが、これらに限定されないということに、注意するべきである。前述の第1のビットシーケンス行列が2次元行列である例において、前述の第2の既定の変換は、第1のビットシーケンス行列の行の変換パターン又は列の変換パターンが同じになるように、具現化され得る。
Figure 0007332673000028
Rvbが定数である場合、CvbはRvb×Cvb≧Nを満たす最小値であり、又はCvbが定数である場合、RvbはRvb×Cvb≧Nを満たす最小値であるということに、注意するべきである。
本開示の実施形態では、第2の既定の変換を第1のビットシーケンス行列に適用して第2のビットシーケンス行列を取得する動作が、Mvbの第gの列が列の並べ替えを用いてMorの第π3(g)の列から取得されることであって、0≦g≦Cvb-1、0≦π3(g)≦Cvb-1、Rvb×Cvb≧Nであり、g及びπ3(g)が両方とも非負整数である、こと、又はMvbの第hの行が行の並べ替えを用いてMorの第π4(h)の行から取得されることであって、0≦h≦Rvb-1、0≦π4(h)≦Rvb-1、Rvb×Cvb≧Nであり、h及びπ4(h)が両方とも非負整数である、ことのうちの少なくとも一つを含むことができるということに、注意するべきである。
符号化プロセスでは、符号化されたビットシーケンスから適切なビットを選択して、送信されるビットシーケンスを形成するプロセスが、レートマッチングプロセスである。Polar符号化プロセスでは、MogからMvbへの並べ替えパターンが行ごとに同じであるため、Mog及びMvbの各々の列の数が固定されている場合、Polar符号の母符号長が変化するときに、Mog及びMvbの各々の行の数のみを変更する必要がある。代替として、MogからMvbへの並べ替えパターンは列ごとに同じであることができるため、Mog及びMvbの各々の行の数が固定されている場合、Polar符号の母符号長が変化するときに、Mog及びMvbの各々の列の数のみを変更する必要がある。
このように、Polar符号の実装において、入力ビットシーケンスをエンコーダ内の入力位置にマッピングするためのハードウェアが、最大母符号長Nmax用に設計されている場合、この方法は、母符号長がNmaxより小さい状況にも適用され、このハードウェアの再利用を可能にする。
次の式のうちの少なくとも一つに従ってπ3(g)を取得できるということに、注意するべきである：
π3(g)=BRO(g)であり、BRO()が、10進数gを第5の2進数(Bn3-1,Bn3-2,…,B0)に変換することと、第5の2進数を逆転して第6の2進数(B0,B1,…,Bn3-1)を取得することと、第6の2進数を10進数π3(g)に変換することとを含んでいるビット逆転順序付け動作を示し、n3=log2(Cvb)及び0≦g≦Cvb-1である；
π3(g)={S1,S2,S3}であり、S1={0,1,…,g1-1}、S2={g2,g3,g2+1,g3+1,…,g4,g5}であり、S3が、S1及びS2に含まれている要素以外の{0,1,…, Cvb-1}の要素のセットであり、Cvb/8≦g1≦g2≦Cvb/3、g2≦g4≦g3≦2Cvb/3、g3≦g5≦Cvb-1であり、g1、g2、g3、g4、及びg5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである；
π3(g)={G}であり、{G}は、関数f(α)をMorの列インデックスαに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦α≦Cvb-1である；
π3(g)={Q1,Q2,Q3}であり、Q2={q1,q2,q1+1,q2+1,…,q3,q4}、0≦q1<q3≦(Cvb-1)/2、0≦q2<q4≦(Cvb-1)/2であり、q1、q2、q3、q4、及びq5がすべて非負整数であり、Q1及びQ3が、{0,1,…,Cvb-1}とQ2の間の異なるセット内の他の要素であり、Q1、Q2、及びQ3のうちの任意の二つの交差がヌルである；
π3(g)がnV1個の位置で事前に定義されたシーケンスV1と異なり、V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23, 27,29,30,31}、0≦nV1≦23である；又は、
π3(g)がnV2個の位置で事前に定義されたシーケンスV2と異なり、V2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nV2≦3である。
f(α)が、
Figure 0007332673000029
Figure 0007332673000030
Figure 0007332673000031
次の式のうちの少なくとも一つに従ってπ4(h)を取得できるということに、注意するべきである：
π4(h)=BRO(h)であり、BRO()が、10進数hを第7の2進数(Bn4-1,Bn4-2,…,B0)に変換することと、第7の2進数を逆転して第8の2進数(B0,B1,…,Bn4-1)を取得することと、第8の2進数を10進数π4(h)に変換することとを含んでいるビット逆転順序付け動作を示し、n4=log2(Rvb)及び0≦h≦Rvb-1である；
π4(h)={S4,S5,S6}であり、S4={0,1,…,h1-1}、S5={h2,h3,h2+1,h3+1,…,h4,h5}であり、S6が、S4及びS5に含まれている要素以外の{0,1,…, Rvb-1}の要素のセットであり、Rvb/8≦h1≦h2≦Rvb/3、h2≦h4≦h3≦2Rvb/3、h3≦h5≦Rvb-1であり、h1、h2、h3、h4、及びh5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである；
π4(h)={H}であり、{H}は、関数f(β)をMogの行インデックスβに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦β≦Rvb-1である；
π4(h)={O1,O2,O3}であり、O2={o1,o2,o1+1,o2+1,…,o3,o4}、0≦o1<o3≦(Rvb-1)/2、0≦o2<o4≦(Rvb-1)/2であり、o1、o2、o3、o4、及びo5がすべて非負整数であり、O1及びO3が、{0,1,…,Rvb-1}とO2の間の異なるセット内の他の要素であり、O1、O2、及びO3のうちの任意の二つの交差がヌルである；
π4(h)がnVV1個の位置で事前に定義されたシーケンスVV1と異なり、VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28, 23,27,29,30,31}、0≦nVV1≦23である；又は、
π4(h)がnVV2個の位置で事前に定義されたシーケンスVV2と異なり、VV2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nVV2≦3である。
f(β)が、
Figure 0007332673000032
Figure 0007332673000033
Figure 0007332673000034
π3(g)及びπ4(h)の説明のために、π1(i)への参照を行うことができ、ここではそれらの説明が省略されるということに、注意するべきである。
本開示の実施形態では、第2のインデックス行列に基づいてM_indexを取得する動作が、既定の数のインデックスを、行ごと、列ごと、又は対角線ごとに、MreからM_indexとして選択することを含む。
Figure 0007332673000035
Figure 0007332673000036
Figure 0007332673000037
Figure 0007332673000038
一例として、行列Mについては、Mが正方行列である場合、その列の数ccがその行の数rrに等しいということに、注意するべきである。第0の対角線が主対角線である場合、下から上に、主対角線と平行な対角線は、第1、第2、…、第(rr-1)の対角線であり、上から下に、主対角線と平行な対角線は、第-1、第-2、第(-rr+1)の対角線である。第0の対角線が二次対角線である場合、下から上に、二次対角線と平行な対角線は、第1、第2、…、第(rr-1)の対角線であり、上から下に、二次対角線と平行な対角線は、第-1、第-2、第(-rr+1)の対角線である。
Figure 0007332673000039
Figure 0007332673000040
既定の数のインデックスが行ごと、列ごと、又は対角線ごとにMreから選択される場合、第2のビットシーケンス行列内の送信されないビットシーケンスに対応する各インデックスがスキップされるということに、注意するべきである。第2のビットシーケンス行列は、第2の既定の変換を使用することによって第1のビットシーケンス行列から取得される。第1のビットシーケンス行列は、Polar符号化されたビットシーケンスから形成される。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。
符号化されたビットシーケンスが{x0,x1,x2,…,x15}であり、送信されるビットシーケンスが{x6,x7,…,x15}である場合、送信されないビットシーケンスに対応するインデックスが{0,1,2,..,5}であるということに、注意するべきである。その場合、Mreに基づいてM_index内のインデックスが選択されるときに、インデックス{0,1,2,..,5}がスキップされる。
第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択する動作が、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択することを含むということに、注意するべきである。
第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択する動作が、第2のビットシーケンス行列に基づいて、第2のビットシーケンス行列内の開始位置tから、行ごと、列ごと、又は対角線ごとにTビットを選択することを含むということに、注意するべきである。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbである。
第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択する動作が、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から列ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から行ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から対角線ごとに選択することと、TがPolar符号化されたビットシーケンスの長さNより大きい場合に、第2のビットシーケンス行列内の第tのビットから行ごと、列ごと、又は対角線ごとにTビットを選択することとを含むということに、注意するべきである。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbであり、Nは非負整数である。
Figure 0007332673000041
Figure 0007332673000042
Figure 0007332673000043
Figure 0007332673000044
前述のステップが基地局又は端末によって実行され得るが、これに限定されないということに、注意するべきである。
前述の実施形態の説明では、前述の実施形態に従う方法を、ソフトウェア及び必要な汎用ハードウェアプラットフォームを用いて実装できるということが、当業者にとって明らかであろう。もちろん、ハードウェアにおいて方法を実装できるが、多くの場合、ソフトウェア及び汎用ハードウェアプラットフォームを用いた実装が最適な実装である。この理解に基づいて、本開示の技術的解決策の本質的部分又は従来技術に貢献する部分が、ソフトウェア製品の形態で具現化され得る。コンピュータソフトウェア製品は、記憶媒体(例えば、ROM/RAM、磁気ディスク、又は光ディスク)に格納することができ、端末デバイス(携帯電話、コンピュータ、サーバ、又はネットワークデバイスなどであってよい)に、本開示のさまざまな実施形態において説明された方法を実行させるための命令を含む。
実施例２
本開示の実施形態によれば、シーケンス決定のための装置も提供される。この装置は、前述の実施形態及び実施例を実装するために、第1の基地局において適用され得る(その詳細は、ここでは省略される)。以下において使用されるとき、「モジュール」は、既定の機能を実行できるソフトウェア、ハードウェア、又はその組み合わせであることができる。以下の実施形態において説明される装置はソフトウェアにおいて実装可能であるが、ハードウェア又はソフトウェアとハードウェアの組み合わせにおいても実装可能であるということが企図され得る。
図3は、本開示の実施形態に従ってシーケンス決定のための装置の構造を示すブロック図である。図3に示されているように、この装置は、
Kビットの長さを有する第1のビットシーケンスを、M_indexに基づく指定された位置にマッピングして、第2のビットシーケンスを取得するように構成された並べ替えモジュール32と、
前述の並べ替えモジュール32に結合され、Polar符号化を第2のビットシーケンスに適用して、Polar符号化されたビットシーケンスを取得するように構成された符号化モジュール34と、
前述の符号化34モジュールに結合され、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択するように構成された選択モジュール36とを含んでおり、K及びTが両方とも非負整数であり、K≦Tである。
前述の装置では、Kビットの長さを有する第1のビットシーケンスが、M_indexに基づく指定された位置にマッピングされ、第2のビットシーケンスを取得する。Polar符号化が第2のビットシーケンスに適用され、Polar符号化されたビットシーケンスを取得する。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットが選択される。すなわち、本開示は、5Gの新しいRATにおけるシーケンス決定方式がないことに伴う従来技術における問題を解決できる、送信されるビットシーケンスを決定するための方法を提供する。
本開示の実施形態では、前述の装置は、前述の並べ替えモジュール32に結合され、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得し、第2のインデックス行列に基づいてM_indexを取得するように構成された第1の変換モジュールをさらに含んでよい。第1の既定の変換は、行の並べ替え又は列の並べ替えを含む。すなわち、Polar符号化プロセスでは、母符号長が変化したときに第1のインデックス行列の他の次元の変更のみが必要になるように、同じ変換パターンが第1のインデックス行列の一つの次元に適用される。したがって、Polar符号の実装においてハードウェアを再利用することができ、それによって、Polar符号化プロセスにおいてハードウェアを再利用できないことに関連する従来技術における問題を解決する。
本開示の実施形態では、この装置は、送信されるビットシーケンスとして、Polar符号化されたビットシーケンスから第1のビットシーケンス行列を形成し、第2の既定の変換を第1のビットシーケンス行列に適用して、第2のビットシーケンス行列を取得するように構成された第2の変換モジュールをさらに含んでよい。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。選択モジュールは、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択するようにさらに構成される。すなわち、母符号長が変化したときに第1のインデックス行列の他の次元の変更のみが必要になるように、同じ変換パターンが第1のインデックス行列の一つの次元に適用される。したがって、Polar符号の実装においてハードウェアをさらに再利用することができ、それによって、Polar符号化プロセスにおいてハードウェアを再利用できないことに関連する従来技術における問題をさらに解決する。
前述の装置が、前述の第1の変換モジュールに結合され、第2のビットシーケンス行列を格納するように構成された格納モジュールをさらに含んでよいということに、注意するべきである。
前述の格納モジュールが、内部メモリ又は任意のその他の論理的実体などの、バッファ又は任意のその他のメモリであることができるが、これらに限定されないということに、注意するべきである。
前述の第1のインデックス行列が、2次元行列、3次元、又は多次元行列であることができるが、これらに限定されないということに、注意するべきである。前述の第1のインデックス行列が2次元行列である例において、前述の第1の既定の変換は、第1のインデックス行列の行の変換パターン又は列の変換パターンが同じになるように、具現化され得る。
Figure 0007332673000045
Rreが定数である場合、CreがRre×Cre≧Nを満たす最小値であり、又はCreが定数である場合、RreがRre×Cre≧Nを満たす最小値である、ということに、注意するべきである。
前述の第1の変換モジュールが、Mreの第iの列が列の並べ替えを用いてMorの第π1(i)の列から取得されることであって、0≦i≦Cre-1、0≦π1(i)≦Cre-1、Rre×Cre≧Nであり、i及びπ1(i)が両方とも非負整数である、こと、又はMreの第jの行がMorの第π2(j)の行から取得されることであって、0≦j≦Rre-1、0≦π2(j)≦Rre-1、Rre×Cre≧Nであり、j及びπ2(j)が両方とも非負整数である、ことのうちの少なくとも一つに従って第2インデックス行列を取得するようにさらに構成されるということに、注意するべきである。
次の方式のうちの少なくとも一つに従って前述のπ1(i)を取得できるということに、注意するべきである：
方式1: π1(i)=BRO(i)であり、BRO()が、10進数iを第1の2進数(Bn1-1,Bn1-2,…,B0)に変換することと、第1の2進数を逆転して第2の2進数(B0,B1,…,Bn1-1)を取得することと、第2の2進数を10進数π1(i)に変換することとを含んでいるビット逆転順序付け動作を示し、n1=log2(Cre)及び0≦i≦Cre-1である；
方式2: π1(i)={S1,S2,S3}であり、S1={0,1,…,i1-1}、S2={i2,i3,i2+1,i3+1,…,i4,i5}であり、S3が、S1及びS2に含まれている要素以外の{0,1,…, Cre-1}の要素のセットであり、Cre/8≦i1≦i2≦Cre/3、i2≦i4≦i3≦2Cre/3、i3≦i5≦Cre-1であり、i1、i2、i3、i4、及びi5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである；又は、
方式3: π1(i)={I}であり、{I}は、関数f(r)をMorの列インデックスrに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦r≦Cre-1である。
上記の三つの方式が、以下の例を参照して説明される。
方式1については、Cre=8、i=6である場合、n1=log2(8)=3、i=6が、2進数(B2,B1,B0)=(1,1,0)に変換される。2進数(B2,B1,B0)=(1,1,0)が逆転されて、(B0,B1,B2)=(0,1,1)を取得する。次に(B0,B1,B2)=(0,1,1)が、10進数π1(i)=3に変換される。
方式2については、Cre=8、i1=2、i2=2、i3=4、i4=3、及びi5=5である場合、S1={0,1}、S2={2,4,3,5}、S3={6,7}、及びπ1(i)={0,1, 2,4,3,5, 6,7}である。
方式3については、Cre=8、{f(0),…,f(7)}={0,1,1.18,2.18,1.41,2.41,2.60,3.60}である。f(0)、…、f(7)が昇順に整理されて、π1(i)={1,2,3,5,4,6,7,8}を取得する。
f(r)が、
Figure 0007332673000046
Figure 0007332673000047
Figure 0007332673000048
Figure 0007332673000049
Figure 0007332673000050
次の式のうちの少なくとも一つに従って前述のπ2(j)を取得できるということに、注意するべきである：
π2(j)=BRO(j)であり、BRO()が、10進数jを第3の2進数(Bn2-1,Bn2-2,…,B0)に変換することと、第3の2進数を逆転して第4の2進数(B0,B1,…,Bn2-1)を取得することと、第4の2進数を10進数π2(j)に変換することとを含んでいるビット逆転順序付け動作を示し、n2=log2(Rre)及び0≦j≦Rre-1である。
π2(j)={S4,S5,S6}であり、S4={0,1,…,j1-1}、S5={j2,j3,j2+1,j3+1,…,j4,j5}であり、S6が、S4及びS5に含まれている要素以外の{0,1,…, Rre-1}の要素のセットであり、Rre/8≦j1≦j2≦Rre/3、j2≦j4≦j3≦2Rre/3、j3≦j5≦Rre-1であり、j1、j2、j3、j4、及びj5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである。又は、
π2(j)={J}であり、{J}は、関数f(s)をMorの行インデックスsに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦s≦Rre-1である。
f(s)が、
Figure 0007332673000051
Figure 0007332673000052
Figure 0007332673000053
前述のπ2(j)の説明のために、π1(i).への参照を行うことができるということに、注意するべきである。
前述の第1のビットシーケンス行列が、2次元行列、3次元、又は多次元行列であることができるが、これらに限定されないということに、注意するべきである。前述の第1のビットシーケンス行列が2次元行列である例において、前述の第2の既定の変換は、第1のビットシーケンス行列の行の変換パターン又は列の変換パターンが同じになるように、具現化され得る。
Figure 0007332673000054
Rvbが定数である場合、CvbはRvb×Cvb≧Nを満たす最小値であり、又はCvbが定数である場合、RvbはRvb×Cvb≧Nを満たす最小値であるということに、注意するべきである。
前述の第2の変換モジュールが、Mvbの第gの列が列の並べ替えを用いてMorの第π3(g)の列から取得されることであって、0≦g≦Cvb-1、0≦π3(g)≦Cvb-1、Rvb×Cvb≧Nであり、g及びπ3(g)が両方とも非負整数である、こと、又はMvbの第hの行が行の並べ替えを用いてMorの第π4(h)の行から取得されることであって、0≦h≦Rvb-1、0≦π4(h)≦Rvb-1、Rvb×Cvb≧Nであり、h及びπ4(h)が両方とも非負整数である、ことのうちの少なくとも一つに従って第2のビットシーケンス行列を取得するようにさらに構成され得るということに、注意するべきである。
次の式のうちの少なくとも一つに従ってπ3(g)を取得できるということに、注意するべきである：
π3(g)=BRO(g)であり、BRO()が、10進数gを第5の2進数(Bn3-1,Bn3-2,…,B0)に変換することと、第5の2進数を逆転して第6の2進数(B0,B1,…,Bn3-1)を取得することと、第6の2進数を10進数π3(g)に変換することとを含んでいるビット逆転順序付け動作を示し、n3=log2(Cvb)及び0≦g≦Cvb-1である；
π3(g)={S1,S2,S3}であり、S1={0,1,…,g1-1}、S2={g2,g3,g2+1,g3+1,…,g4,g5}であり、S3が、S1及びS2に含まれている要素以外の{0,1,…, Cvb-1}の要素のセットであり、Cvb/8≦g1≦g2≦Cvb/3、g2≦g4≦g3≦2Cvb/3、g3≦g5≦Cvb-1であり、g1、g2、g3、g4、及びg5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである；
π3(g)={G}であり、{G}は、関数f(α)をMorの列インデックスαに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦α≦Cvb-1である；
π3(g)={Q1,Q2,Q3}であり、Q2={q1,q2,q1+1,q2+1,…,q3,q4}、0≦q1<q3≦(Cvb-1)/2、0≦q2<q4≦(Cvb-1)/2であり、q1、q2、q3、q4、及びq5がすべて非負整数であり、Q1及びQ3が、{0,1,…,Cvb-1}とQ2の間の異なるセット内の他の要素であり、Q1、Q2、及びQ3のうちの任意の二つの交差がヌルである；
π3(g)がnV1個の位置で事前に定義されたシーケンスV1と異なり、V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23, 27,29,30,31}、0≦nV1≦23である；又は、
π3(g)がnV2個の位置で事前に定義されたシーケンスV2と異なり、V2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nV2≦3である。
f(α)が、
Figure 0007332673000055
Figure 0007332673000056
Figure 0007332673000057
次の式のうちの少なくとも一つに従ってπ4(h)を取得できるということに、注意するべきである：
π4(h)=BRO(h)であり、BRO()が、10進数hを第7の2進数(Bn4-1,Bn4-2,…,B0)に変換することと、第7の2進数を逆転して第8の2進数(B0,B1,…,Bn4-1)を取得することと、第8の2進数を10進数π4(h)に変換することとを含んでいるビット逆転順序付け動作を示し、n4=log2(Rvb)及び0≦h≦Rvb-1である；
π4(h)={S4,S5,S6}であり、S4={0,1,…,h1-1}、S5={h2,h3,h2+1,h3+1,…,h4,h5}であり、S6が、S4及びS5に含まれている要素以外の{0,1,…, Rvb-1}の要素のセットであり、Rvb/8≦h1≦h2≦Rvb/3、h2≦h4≦h3≦2Rvb/3、h3≦h5≦Rvb-1であり、h1、h2、h3、h4、及びh5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである；
π4(h)={H}であり、{H}は、関数f(β)をMogの行インデックスβに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦β≦Rvb-1である；
π4(h)={O1,O2,O3}であり、O2={o1,o2,o1+1,o2+1,…,o3,o4}、0≦o1<o3≦(Rvb-1)/2、0≦o2<o4≦(Rvb-1)/2であり、o1、o2、o3、o4、及びo5がすべて非負整数であり、O1及びO3が、{0,1,…,Rvb-1}とO2の間の異なるセット内の他の要素であり、O1、O2、及びO3のうちの任意の二つの交差がヌルである；
π4(h)がnVV1個の位置で事前に定義されたシーケンスVV1と異なり、VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28, 23,27,29,30,31}、0≦nVV1≦23である；又は、
π4(h)がnVV2個の位置で事前に定義されたシーケンスVV2と異なり、VV2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nVV2≦3である。
f(β)が、
Figure 0007332673000058
Figure 0007332673000059
Figure 0007332673000060
π3(g)及びπ4(h)の説明のために、π1(i)への参照を行うことができ、ここではそれらの説明が省略されるということに、注意するべきである。
本開示の実施形態では、前述の第1の変換モジュールが、既定の数のインデックスを、行ごと、列ごと、又は対角線ごとに、Mreに基づいてM_indexとして選択するように、さらに構成され得る。
Figure 0007332673000061
Figure 0007332673000062
Figure 0007332673000063
Figure 0007332673000064
既定の数のインデックスが行ごと、列ごと、又は対角線ごとにMreから選択される場合、第2のビットシーケンス行列内の送信されないビットシーケンスに対応する各インデックスがスキップされるということに、注意するべきである。第2のビットシーケンス行列は、第2の既定の変換を使用することによって第1のビットシーケンス行列から取得される。第1のビットシーケンス行列は、Polar符号化されたビットシーケンスから形成される。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。
前述の選択モジュール36が、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択するようにさらに構成され得るということに、注意するべきである。
前述の選択モジュール36が、第2のビットシーケンス行列内の開始位置tから、行ごと、列ごと、又は対角線ごとに、第2のビットシーケンス行列からTビットを選択するようにさらに構成され得るということに、注意するべきである。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbである。
前述の選択モジュール36が、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から列ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から行ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から対角線ごとに選択することと、TがPolar符号化されたビットシーケンスの長さNより大きい場合に、第2のビットシーケンス行列内の第tのビットから行ごと、列ごと、又は対角線ごとにTビットを選択することとを実行するようにさらに構成され得るということに、注意するべきである。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbであり、Nは非負整数である。
Figure 0007332673000065
Figure 0007332673000066
Figure 0007332673000067
前述の装置が、端末又は基地局などのネットワークデバイスにおいて提供され得るが、これらに限定されないということに、注意するべきである。
前述のモジュールの各々が、ソフトウェア又はハードウェアを用いて実装可能であり、このハードウェアが、前述のモジュールを同じプロセッサに配置することができ、又は任意の組み合わせで複数のプロセッサにわたって分散することができるような、ただしこれらに限定されない方法で、実装可能であるということに、注意するべきである。
実施例３
本開示の実施例3は、デバイスを提供する。図4は、本開示の実施例3に従ってデバイスの構造を示すブロック図である。図4に示されているように、このデバイスは、
Kビットの長さを有する第1のビットシーケンスを、M_indexに基づく指定された位置にマッピングして、第2のビットシーケンスを取得することと、Polar符号化を第2のビットシーケンスに適用して、Polar符号化されたビットシーケンスを取得することと、Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットを選択することとを実行するように構成されたプロセッサ42であって、K及びTが両方とも非負整数であり、K≦Tである、プロセッサ42と、
プロセッサ42に結合されたメモリ44とを含んでいる。
前述のデバイスでは、Kビットの長さを有する第1のビットシーケンスが、M_indexに基づく指定された位置にマッピングされ、第2のビットシーケンスを取得する。Polar符号化が第2のビットシーケンスに適用され、Polar符号化されたビットシーケンスを取得する。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットが選択される。すなわち、本開示は、5Gの新しいRATにおけるシーケンス決定方式がないことに伴う従来技術における問題を解決できる、送信されるビットシーケンスを決定するための方法を提供する。
本開示の実施形態では、前述のプロセッサ42は、第1の既定の変換を第1のインデックス行列に適用して第2のインデックス行列を取得し、第2のインデックス行列に基づいてM_indexを取得するようにさらに構成され得る。第1の既定の変換は、行の並べ替え又は列の並べ替えを含む。すなわち、Polar符号化プロセスでは、母符号長が変化したときに第1のインデックス行列の他の次元の変更のみが必要になるように、同じ変換パターンが第1のインデックス行列の一つの次元に適用される。したがって、Polar符号の実装においてハードウェアを再利用することができ、それによって、Polar符号化プロセスにおいてハードウェアを再利用できないことに関連する従来技術における問題を解決する。
本開示の実施形態では、前述のプロセッサ42は、Polar符号化されたビットシーケンスを第1のビットシーケンス行列に書き込むことと、第2の既定の変換を第1のビットシーケンス行列に適用して、第2のビットシーケンス行列を取得することとを実行するようにさらに構成され得る。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。選択モジュールは、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとしてTビットを選択するように構成される。すなわち、母符号長が変化したときに第1のインデックス行列の他の次元の変更のみが必要になるように、同じ変換パターンが第1のインデックス行列の一つの次元に適用される。したがって、Polar符号の実装においてハードウェアをさらに再利用することができ、それによって、Polar符号化プロセスにおいてハードウェアを再利用できないことに関連する従来技術における問題をさらに解決する。
前述の第2の格納モジュールが、前述の第2のビットシーケンス行列を格納するように構成され得るということに、注意するべきである。前述の格納モジュールは、内部メモリ又は任意のその他の論理的実体などの、バッファ又は任意のその他のメモリであることができるが、これらに限定されない。
前述の第1のインデックス行列が、2次元行列、3次元、又は多次元行列であることができるが、これらに限定されないということに、注意するべきである。前述の第1のインデックス行列が2次元行列である例において、前述の第1の既定の変換は、第1のインデックス行列の行の変換パターン又は列の変換パターンが同じになるように、具現化され得る。
Figure 0007332673000068
Rreが定数である場合、CreがRre×Cre≧Nを満たす最小値であり、又はCreが定数である場合、RreがRre×Cre≧Nを満たす最小値である、ということに、注意するべきである。
前述のプロセッサ42が、Mreの第iの列が列の並べ替えを用いてMorの第π1(i)の列から取得されることであって、0≦i≦Cre-1、0≦π1(i)≦Cre-1、Rre×Cre≧Nであり、i及びπ1(i)が両方とも非負整数である、こと、又はMreの第jの行がMorの第π2(j)の行から取得されることであって、0≦j≦Rre-1、0≦π2(j)≦Rre-1、Rre×Cre≧Nであり、j及びπ2(j)が両方とも非負整数である、ことのうちの少なくとも一つに従って第2インデックス行列を取得するようにさらに構成され得るということに、注意するべきである。
次の方式のうちの少なくとも一つに従って前述のπ1(i)を取得できるということに、注意するべきである：
方式1: π1(i)=BRO(i)であり、BRO()が、10進数iを第1の2進数(Bn1-1,Bn1-2,…,B0)に変換することと、第1の2進数を逆転して第2の2進数(B0,B1,…,Bn1-1)を取得することと、第2の2進数を10進数π1(i)に変換することとを含んでいるビット逆転順序付け動作を示し、n1=log2(Cre)及び0≦i≦Cre-1である；
方式2: π1(i)={S1,S2,S3}であり、S1={0,1,…,i1-1}、S2={i2,i3,i2+1,i3+1,…,i4,i5}であり、S3が、S1及びS2に含まれている要素以外の{0,1,…, Cre-1}の要素のセットであり、Cre/8≦i1≦i2≦Cre/3、i2≦i4≦i3≦2Cre/3、i3≦i5≦Cre-1であり、i1、i2、i3、i4、及びi5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである；又は、
方式3: π1(i)={I}であり、{I}は、関数f(r)をMorの列インデックスrに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦r≦Cre-1である。
上記の三つの方式が、以下の例を参照して説明される。
方式1については、Cre=8、i=6である場合、n1=log2(8)=3、i=6が、2進数(B2,B1,B0)=(1,1,0)に変換される。2進数(B2,B1,B0)=(1,1,0)が逆転されて、(B0,B1,B2)=(0,1,1)を取得する。次に(B0,B1,B2)=(0,1,1)が、10進数π1(i)=3に変換される。
方式2については、Cre=8、i1=2、i2=2、i3=4、i4=3、及びi5=5である場合、S1={0,1}、S2={2,4,3,5}、S3={6,7}、及びπ1(i)={0,1, 2,4,3,5, 6,7}である。
方式3については、Cre=8、{f(0),…,f(7)}={0,1,1.18,2.18,1.41,2.41,2.60,3.60}である。f(0)、…、f(7)が昇順に整理されて、π1(i)={1,2,3,5,4,6,7,8}を取得する。
f(r)が、
Figure 0007332673000069
Figure 0007332673000070
Figure 0007332673000071
Figure 0007332673000072
Figure 0007332673000073
次の式のうちの少なくとも一つに従って前述のπ2(j)を取得できるということに、注意するべきである：
π2(j)=BRO(j)であり、BRO()が、10進数jを第3の2進数(Bn2-1,Bn2-2,…,B0)に変換することと、第3の2進数を逆転して第4の2進数(B0,B1,…,Bn2-1)を取得することと、第4の2進数を10進数π2(j)に変換することとを含んでいるビット逆転順序付け動作を示し、n2=log2(Rre)及び0≦j≦Rre-1である；
π2(j)={S4,S5,S6}であり、S4={0,1,…,j1-1}、S5={j2,j3,j2+1,j3+1,…,j4,j5}であり、S6が、S4及びS5に含まれている要素以外の{0,1,…, Rre-1}の要素のセットであり、Rre/8≦j1≦j2≦Rre/3、j2≦j4≦j3≦2Rre/3、j3≦j5≦Rre-1であり、j1、j2、j3、j4、及びj5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである；又は、
π2(j)={J}であり、{J}は、関数f(s)をMorの行インデックスsに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦s≦Rre-1である。
f(s)が、
Figure 0007332673000074
Figure 0007332673000075
Figure 0007332673000076
前述のπ2(j)の説明のために、π1(i).への参照を行うことができるということに、注意するべきである。
前述の第1のビットシーケンス行列が、2次元行列、3次元、又は多次元行列であることができるが、これらに限定されないということに、注意するべきである。前述の第1のビットシーケンス行列が2次元行列である例において、前述の第2の既定の変換は、第1のビットシーケンス行列の行の変換パターン又は列の変換パターンが同じになるように、具現化され得る。
Figure 0007332673000077
Rvbが定数である場合、CvbはRvb×Cvb≧Nを満たす最小値であり、又はCvbが定数である場合、RvbはRvb×Cvb≧Nを満たす最小値であるということに、注意するべきである。
前述のプロセッサ42が、Mvbの第gの列が列の並べ替えを用いてMorの第π3(g)の列から取得されることであって、0≦g≦Cvb-1、0≦π3(g)≦Cvb-1、Rvb×Cvb≧Nであり、g及びπ3(g)が両方とも非負整数である、こと、又はMvbの第hの行が行の並べ替えを用いてMorの第π4(h)の行から取得されることであって、0≦h≦Rvb-1、0≦π4(h)≦Rvb-1、Rvb×Cvb≧Nであり、h及びπ4(h)が両方とも非負整数である、ことのうちの少なくとも一つに従って第2のビットシーケンス行列を取得するようにさらに構成され得るということに、注意するべきである。
次の式のうちの少なくとも一つに従ってπ3(g)を取得できるということに、注意するべきである：
π3(g)=BRO(g)であり、BRO()が、10進数gを第5の2進数(Bn3-1,Bn3-2,…,B0)に変換することと、第5の2進数を逆転して第6の2進数(B0,B1,…,Bn3-1)を取得することと、第6の2進数を10進数π3(g)に変換することとを含んでいるビット逆転順序付け動作を示し、n3=log2(Cvb)及び0≦g≦Cvb-1である；
π3(g)={S1,S2,S3}であり、S1={0,1,…,g1-1}、S2={g2,g3,g2+1,g3+1,…,g4,g5}であり、S3が、S1及びS2に含まれている要素以外の{0,1,…, Cvb-1}の要素のセットであり、Cvb/8≦g1≦g2≦Cvb/3、g2≦g4≦g3≦2Cvb/3、g3≦g5≦Cvb-1であり、g1、g2、g3、g4、及びg5がすべて非負整数であり、S1、S2、及びS3のうちの任意の二つの交差がヌルである；
π3(g)={G}であり、{G}は、関数f(α)をMorの列インデックスαに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦α≦Cvb-1である；
π3(g)={Q1,Q2,Q3}であり、Q2={q1,q2,q1+1,q2+1,…,q3,q4}、0≦q1<q3≦(Cvb-1)/2、0≦q2<q4≦(Cvb-1)/2であり、q1、q2、q3、q4、及びq5がすべて非負整数であり、Q1及びQ3が、{0,1,…,Cvb-1}とQ2の間の異なるセット内の他の要素であり、Q1、Q2、及びQ3のうちの任意の二つの交差がヌルである；
π3(g)がnV1個の位置で事前に定義されたシーケンスV1と異なり、V1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28,23, 27,29,30,31}、0≦nV1≦23である；又は、
π3(g)がnV2個の位置で事前に定義されたシーケンスV2と異なり、V2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nV2≦3である。
f(α)が、
Figure 0007332673000078
Figure 0007332673000079
Figure 0007332673000080
次の式のうちの少なくとも一つに従ってπ4(h)を取得できるということに、注意するべきである：
π4(h)=BRO(h)であり、BRO()が、10進数hを第7の2進数(Bn4-1,Bn4-2,…,B0)に変換することと、第7の2進数を逆転して第8の2進数(B0,B1,…,Bn4-1)を取得することと、第8の2進数を10進数π4(h)に変換することとを含んでいるビット逆転順序付け動作を示し、n4=log2(Rvb)及び0≦h≦Rvb-1である；
π4(h)={S4,S5,S6}であり、S4={0,1,…,h1-1}、S5={h2,h3,h2+1,h3+1,…,h4,h5}であり、S6が、S4及びS5に含まれている要素以外の{0,1,…, Rvb-1}の要素のセットであり、Rvb/8≦h1≦h2≦Rvb/3、h2≦h4≦h3≦2Rvb/3、h3≦h5≦Rvb-1であり、h1、h2、h3、h4、及びh5がすべて非負整数であり、S4、S5、及びS6のうちの任意の二つの交差がヌルである；
π4(h)={H}であり、{H}は、関数f(β)をMogの行インデックスβに適用した数値結果を、昇順又は降順に整理することによって取得されるシーケンスであり、0≦β≦Rvb-1である；
π4(h)={O1,O2,O3}であり、O2={o1,o2,o1+1,o2+1,…,o3,o4}、0≦o1<o3≦(Rvb-1)/2、0≦o2<o4≦(Rvb-1)/2であり、o1、o2、o3、o4、及びo5がすべて非負整数であり、O1及びO3が、{0,1,…,Rvb-1}とO2の間の異なるセット内の他の要素であり、O1、O2、及びO3のうちの任意の二つの交差がヌルである；
π4(h)がnVV1個の位置で事前に定義されたシーケンスVV1と異なり、VV1={0,1,2,3,4,5,6,7,8,9,10,11,12,16,13,17,14,18,15,19,20,24,21,22,25,26,28, 23,27,29,30,31}、0≦nVV1≦23である；又は、
π4(h)がnVV2個の位置で事前に定義されたシーケンスVV2と異なり、VV2={0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}、0≦nVV2≦3である。
f(β)が、
Figure 0007332673000081
Figure 0007332673000082
Figure 0007332673000083
π3(g)及びπ4(h)の説明のために、π1(i)への参照を行うことができ、ここではそれらの説明が省略されるということに、注意するべきである。
本開示の実施形態では、前述の第1の変換モジュールが、既定の数のインデックスを、行ごと、列ごと、又は対角線ごとに、Mreに基づいてM_indexとして選択するように、さらに構成され得る。
Figure 0007332673000084
Figure 0007332673000085
Figure 0007332673000086
Figure 0007332673000087
既定の数のインデックスが行ごと、列ごと、又は対角線ごとにMreから選択される場合、第2のビットシーケンス行列内の送信されないビットシーケンスに対応する各インデックスがスキップされるということに、注意するべきである。第2のビットシーケンス行列は、第2の既定の変換を使用することによって第1のビットシーケンス行列から取得される。第1のビットシーケンス行列は、Polar符号化されたビットシーケンスから形成される。第2の既定の変換は、行の並べ替え又は列の並べ替えを含む。
前述のプロセッサ42が、第2のビットシーケンス行列に基づいて、送信されるビットシーケンスとして、行ごと、列ごと、又は対角線ごとにTビットを選択するようにさらに構成され得るということに、注意するべきである。
前述のプロセッサ42が、第2のビットシーケンス行列に基づいて、第2のビットシーケンス行列内の開始位置tから、行ごと、列ごと、又は対角線ごとにTビットを選択するようにさらに構成され得るということに、注意するべきである。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbである。
前述のプロセッサ42が、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から列ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から行ごとに選択することと、TがPolar符号化されたビットシーケンスの長さN以下である場合に、第1～第Tのビット又は第(N-T+1)～第Nのビットを第2のビットシーケンス行列から対角線ごとに選択することと、TがPolar符号化されたビットシーケンスの長さNより大きい場合に、第2のビットシーケンス行列内の第tのビットから行ごと、列ごと、又は対角線ごとにTビットを選択することとを実行するようにさらに構成され得るということに、注意するべきである。この選択が第2のビットシーケンス行列内の最初のビット又は最後のビットに達した場合、この選択は、第2のビットシーケンス行列内の最後のビット又は最初のビットから続行し、1≦t≦Rvb×Cvbであり、Nは非負整数である。
Figure 0007332673000088
Figure 0007332673000089
Figure 0007332673000090
前述のデバイスが、端末又は基地局などのネットワークデバイスであることができるが、これらに限定されないということに、注意するべきである。
実施例４
本開示の別の実施形態によれば、記憶媒体も提供される。この記憶媒体は、実行されたときに前述の方法のいずれかを実行するプログラムを格納する。
本開示の実施形態によれば、前述の記憶媒体は、実施例1に関連して上で説明された方法のステップを実行するためのプログラムコードを格納するように構成され得る。
本開示の実施形態によれば、前述の記憶媒体は、USBディスク、読み取り専用メモリ(ROM: Read-Only Memory)、ランダムアクセスメモリ(RAM: Random Access Memory)、モバイルハードディスク、磁気ディスク、光ディスク、又はプログラムコードを格納できるその他の媒体を含んでよいが、これらに限定されない。
本開示の実施形態によれば、プロセッサが提供される。このプロセッサは、前述の方法のいずれかのステップを実行するためのプログラムを実行するように、構成される。
本開示の実施形態によれば、前述のプログラムは、実施例1に関連して上で説明された方法のステップを実行するように構成される。
この実施形態の詳細な例については、前述の任意選択的な実施形態に関連して説明された例を参照することができ、それらの説明は、ここでは省略される。
以下では、本開示をさらに深く理解できるように、例を参照して本開示がさらに説明される。
例１
以下の数値は、例示の目的で提供されている。その他の状況については、以下の動作ステップを参照することができる。
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。第1のビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=100である。128の母符号長を有するPolar符号化が適用される。具体的には、符号化プロセスは次のとおりである。
Figure 0007332673000091
Figure 0007332673000092
(3)ビットシーケンス行列Mvbが、列の並べ替えを用いて(例えば、列の並べ替えを用いてビットシーケンス行列Mogの第π2(i)の列をビットシーケンス行列Mvbの第iの列にマッピングすることによって)ビットシーケンス行列Mogから取得される場合。ここで、π2(i)=BRO(i)であり、列の並べ替えパターンがπ2(i)={0,16,8,24,4,20,12,28,2,18,10,26,6,22,14,30,1,17,9,25,5,21,13,29,3,19,11,27,7,23,15,31}である。それに応じて、ビットシーケンス行列Mog内の0のインデックスを有する列は、ビットシーケンス行列内Mvbの0のインデックスを有する列であり、ビットシーケンス行列Mog内の16のインデックスを有する列は、ビットシーケンス行列内Mvbの1のインデックスを有する列であり、ビットシーケンス行列Mog内の8のインデックスを有する列は、ビットシーケンス行列内Mvbの2のインデックスを有する列である、などとなる。
(4)最初のT=100ビットが、ビットシーケンス行列Mvbから列ごとに選択されて、送信されるビットシーケンス{y0,y32,y64,y96,y16,y48,y80,y112,…,y23,y55,y87,y119}を形成する。
(5)合計でK=40個のインデックスが、インデックス行列Mreから行ごとに選択されて、インデックスシーケンスM_indexを形成する。インデックスの選択中に、送信されないビットシーケンスに対応する各インデックスがスキップされるということに、注意するべきである。すなわち、ステップ(4)でエンコーダから出力されるときに、送信されるビットシーケンスに対応するインデックスから選択が行われる。
(6)Kの長さを有する入力ビットシーケンスが、インデックスシーケンスM_indexによって示されたエンコーダの位置にマッピングされた後に、Polar符号化が適用され、N=128の長さを有する符号化されたビットシーケンスを取得することができる。ステップ(4)で決定されたビットが、送信器から送信するために、送信されるビットシーケンスに整理される。
例２
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=100である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、ステップ(4)で、最後のT=100ビットが、ビットシーケンス行列Mvbから列ごとに選択されて、送信されるビットシーケンス{y8,y24,y40,y56,y72,y88,y104,y120,…, y15, y31,y47,y63,y79,y95,y111,y127}を形成するという点において、例1と異なっている。
例３
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=150である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、ステップ(4)で、ビットシーケンス行列Mvb内の最初の要素から開始して、ビットシーケンス行列Mvbから行ごとにT=130ビットが選択されるという点において、例1と異なっている。この選択がバッファ内又はビットシーケンス行列Mvb内の最後のビットy127に達した場合、この選択は、ビットシーケンス行列Mvbの最初のビットy0から続行する。その結果得られた送信されるビットシーケンスは、{y0,y1,y2,…,y127,y0,y1,y2}である。
例４
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=150である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、ステップ(4)で、ビットシーケンス行列Mvb内の最後の要素から開始して、ビットシーケンス行列Mvbから行ごとにT=130ビットが選択されるという点において、例3と異なっている。この選択がバッファ内又はビットシーケンス行列Mvb内の最初のビットy0に達した場合、この選択は、ビットシーケンス行列Mvbの最後のビットy127から続行する。その結果得られた送信されるビットシーケンスは、{y0,y1,y2,…,y127,y127,y126,y125}である。
例５
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=100である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、K=40の長さを有する入力ビットシーケンスが、ガウス近似、密度進化、PWシーケンス、FRANKシーケンス、又はその他の方式を使用してエンコーダの位置にマッピングされるという点において、例1と異なっている。この動作の詳細は、ここでは省略される。
例６
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=100である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、K=40の長さを有する入力ビットシーケンスが、ガウス近似、密度進化、PWシーケンス、FRANKシーケンス、又はその他の方式を使用してエンコーダの位置にマッピングされるという点において、例2と異なっている。この動作の詳細は、ここでは省略される。
例７
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=130である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、K=40の長さを有する入力ビットシーケンスが、ガウス近似、密度進化、PWシーケンス、FRANKシーケンス、又はその他の方式を使用してエンコーダの位置にマッピングされるという点において、例3と異なっている。この動作の詳細は、ここでは省略される。
例８
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=130である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、K=40の長さを有する入力ビットシーケンスが、ガウス近似、密度進化、PWシーケンス、FRANKシーケンス、又はその他の方式を使用してエンコーダの位置にマッピングされるという点において、例4と異なっている。この動作の詳細は、ここでは省略される。
例９
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=100である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、異なるレートマッチング方式が使用されるという点において、例1と異なっている。この動作の詳細は、ここでは省略される。
例１０
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=100である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、異なるレートマッチング方式が使用されるという点において、例2と異なっている。この動作の詳細は、ここでは省略される。
例１１
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=130である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、異なるレートマッチング方式が使用されるという点において、例3と異なっている。この動作の詳細は、ここでは省略される。
例１２
インデックス行列Mor、インデックス行列Mre、ビットシーケンス行列Mvb、及びビットシーケンス行列Mogの各々の列の数が32に固定されるということが、仮定される。入力ビットシーケンスの長さはK=40であり、送信されるビットシーケンスの長さはT=130である。128の母符号長を有するPolar符号化が適用される。具体的には、この符号化プロセスは、異なるレートマッチング方式が使用されるという点において、例4と異なっている。この動作の詳細は、ここでは省略される。
本開示の前述のモジュール又はステップが、汎用コンピューティングデバイスによって実装されてよく、単一のコンピューティングデバイスに集中されるか、又は複数のコンピューティングデバイスのネットワーク全体に分散されてよいということが、当業者によって理解され得る。任意選択的に、それらのモジュール又はステップは、ストレージデバイスに格納されて一つ以上のコンピューティングデバイスによって実行されてよいコンピュータ実行可能プログラムコードを用いて実装され得る。場合によっては、本明細書において示されたか、又は説明されたステップは、前述された順序と異なる順序で実行されてよい。代替として、それらのモジュール又はステップを、個々の集積回路モジュールにおいて別々に実装することができ、或いはそれらのモジュール又はステップのうちの一つ以上を、単一の集積回路モジュールおいて実装することができる。したがって、本開示は、特定のハードウェア、ソフトウェア、及びそれらの組み合わせに限定されない。
前述の説明は、本開示の例の単なる例示であり、本開示を制限するよう意図されていない。さまざまな変更及び修正が、当業者によって行われてよい。本開示の思想及び原理から逸脱することなく行われる任意の修正、同等の代替手段、又は改良は、本開示の範囲に包含される。
本開示では、Kビットの長さを有する第1のビットシーケンスが、M_indexに基づく指定された位置にマッピングされ、第2のビットシーケンスを取得する。Polar符号化が第2のビットシーケンスに適用され、Polar符号化されたビットシーケンスを取得する。Polar符号化されたビットシーケンスに基づいて、送信されるビットシーケンスとしてTビットが選択される。すなわち、本開示は、5Gの新しいRATにおけるシーケンス決定方式がないことに伴う従来技術における問題を解決できる、送信されるビットシーケンスを決定するための方法を提供する。

Claims (21)

  1. チャネル符号化のための方法であって、
    第１並び替えパターンに基づき、Ｋビットの長さを有する第１ビットシーケンスを第２ビットシーケンスへマッピングするステップ、
    Ｐｏｌａｒ符号化を前記第２ビットシーケンスに適用して、Ｐｏｌａｒ符号化ビットシーケンスを取得するステップ、
    前記Ｐｏｌａｒ符号化ビットシーケンスに基づき第１マトリクスを形成するステップであって、前記第１マトリクスの列数または行数は、Ｐｏｌａｒ符号化ビットシーケンスの任意の長さについて固定長３２である、ステップ、
    前記第１マトリクスに対して第２並び替えパターンを適用することにより、第２マトリクスを決定するステップ、
    前記第２マトリクスに基づいてＴビットを選択するステップ、
    前記選択したＴビットを用いて送信を実施するステップであって、ＫとＴが両方とも非負整数である、ステップ、
    を有する方法。
  2. 前記方法はさらに、前記第１ビットシーケンスをマッピングするステップの前に、
    第１インデックスマトリクスに対して第１規定変換を適用して第２インデックスマトリクスを取得するステップ、
    前記第２インデックスマトリクスに基づきインデックスを決定するステップ、
    を有し、
    前記第１規定変換は、行並び替えまたは列並び替えを含む、
    請求項１記載の方法。
  3. 前記第２インデックスマトリクスは、Ｒｒｅ個の行とＣｒｅ個の列を有するＭｒｅであり、
    前記第１インデックスマトリクスは、
    Figure 0007332673000093
     であり、
    Ｒｒｅ×Ｃｒｅ≧Ｎ、ＲｒｅとＣｒｅはともに非負整数であり、
    Ｎは前記Ｐｏｌａｒ符号化ビットシーケンスの長さである、
    請求項２記載の方法。
  4. 前記第１マトリクスはＭｏｇであり、
    Figure 0007332673000094
     であり、
    ｘ０，ｘ１，ｘ２，・・・，ｘＲｖｂ×Ｃｖｂ－１は前記Ｐｏｌａｒ符号化ビットシーケンスであり、ＲｖｂとＣｖｂはともに非負整数である、
    請求項１記載の方法。
  5. 前記第２並び替えパターンは、全ての位置において規定シーケンスと同じ行並び替えを含み、
    前記規定シーケンスは、{0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}であり、
    前記第２マトリクスからＴビットを選択するステップは、前記第２マトリクスから行ごとにＴビットを選択するステップを含む、
    請求項１記載の方法。
  6. 前記第２並び替えパターンは、全ての位置において規定シーケンスと同じ列並び替えを含み、
    前記規定シーケンスは、{0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}であり、
    前記第２マトリクスに基づきＴビットを選択するステップは、前記第２マトリクスから列ごとにＴビットを選択するステップを含む、
    請求項１記載の方法。
  7. 前記第２マトリクスに基づきＴビットを選択するステップは、前記第２マトリクスの開始位置ｔからＴビットを選択するステップを含み、
    前記選択は、前記第２マトリクスの最終ビットに達するまで前記第２マトリクスにおける第１ビットによって継続し、
    ｔ≧１である、
    請求項１記載の方法。
  8. チャネル符号化のための装置であって、
    プロセッサ、
    プロセッサ実行可能コードを格納したメモリ、
    を備え、
    前記プロセッサ実行可能コードは、前記プロセッサが実行すると、
    第１並び替えパターンに基づき、Ｋビットの長さを有する第１ビットシーケンスを第２ビットシーケンスへマッピングするステップ、
    Ｐｏｌａｒ符号化を前記第２ビットシーケンスに適用して、Ｐｏｌａｒ符号化ビットシーケンスを取得するステップ、
    前記Ｐｏｌａｒ符号化ビットシーケンスに基づき第１マトリクスを形成するステップであって、前記第１マトリクスの列数または行数は、Ｐｏｌａｒ符号化ビットシーケンスの任意の長さについて固定長３２である、ステップ、
    前記第１マトリクスに対して第２並び替えパターンを適用することにより、第２マトリクスを決定するステップ、
    前記第２マトリクスに基づいてＴビットを選択するステップ、
    前記選択したＴビットを用いて送信を実施するステップであって、ＫとＴが両方とも非負整数である、ステップ、
    を実施するように前記プロセッサを構成する、
    装置。
  9. 前記プロセッサはさらに、前記第１ビットシーケンスをマッピングするステップの前に、
    第１インデックスマトリクスに対して第１規定変換を適用して第２インデックスマトリクスを取得するステップ、
    前記第２インデックスマトリクスに基づきインデックスを決定するステップ、
    を実施するように構成され、
    前記第１規定変換は、行並び替えまたは列並び替えを含む、
    請求項８記載の装置。
  10. 前記第２インデックスマトリクスは、Ｒｒｅ個の行とＣｒｅ個の列を有するＭｒｅであり、
    前記第１インデックスマトリクスは、
    Figure 0007332673000095
     であり、
    Ｒｒｅ×Ｃｒｅ≧Ｎ、ＲｒｅとＣｒｅはともに非負整数であり、
    Ｎは前記Ｐｏｌａｒ符号化ビットシーケンスの長さである、
    請求項９記載の装置。
  11. 前記第１マトリクスはＭｏｇであり、
    Figure 0007332673000096
     であり、
    ｘ０，ｘ１，ｘ２，・・・，ｘＲｖｂ×Ｃｖｂ－１は前記Ｐｏｌａｒ符号化ビットシーケンスであり、ＲｖｂとＣｖｂはともに非負整数である、
    請求項８記載の装置。
  12. 前記第２並び替えパターンは、全ての位置において規定シーケンスと同じ行並び替えを含み、
    前記規定シーケンスは、{0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}であり、
    前記プロセッサは、前記第２マトリクスから行ごとにＴビットを選択することにより、前記第２マトリクスからＴビットを選択するステップを実施するように構成される、
    請求項８記載の装置。
  13. 前記第２並び替えパターンは、全ての位置において規定シーケンスと同じ列並び替えを含み、
    前記規定シーケンスは、{0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}であり、
    前記プロセッサは、前記第２マトリクスから列ごとにＴビットを選択することにより、前記第２マトリクスからＴビットを選択するステップを実施するように構成される、
    請求項８記載の装置。
  14. 前記プロセッサは、前記第２マトリクスの開始位置ｔからＴビットを選択することにより、前記第２マトリクスからＴビットを選択するステップを実施するように構成され、
    前記選択は、前記第２マトリクスの最終ビットに達するまで前記第２マトリクスにおける第１ビットによって継続し、
    ｔ≧１である、
    請求項８記載の装置。
  15. コードを格納した記憶媒体であって、前記コードはプロセッサが実行すると、前記プロセッサに方法を実施させ、前記方法は、
    第１並び替えパターンに基づき、Ｋビットの長さを有する第１ビットシーケンスを第２ビットシーケンスへマッピングするステップ、
    Ｐｏｌａｒ符号化を前記第２ビットシーケンスに適用して、Ｐｏｌａｒ符号化ビットシーケンスを取得するステップ、
    前記Ｐｏｌａｒ符号化ビットシーケンスに基づき第１マトリクスを形成するステップであって、前記第１マトリクスの列数または行数は、Ｐｏｌａｒ符号化ビットシーケンスの任意の長さについて固定長３２である、ステップ、
    前記第１マトリクスに対して第２並び替えパターンを適用することにより、第２マトリクスを決定するステップ、
    前記第２マトリクスに基づいてＴビットを選択するステップ、
    前記選択したＴビットを用いて送信を実施するステップであって、ＫとＴが両方とも非負整数である、ステップ、
    を有する、
    記憶媒体。
  16. 前記方法はさらに、前記第１ビットシーケンスをマッピングするステップの前に、
    第１インデックスマトリクスに対して第１規定変換を適用して第２インデックスマトリクスを取得するステップ、
    前記第２インデックスマトリクスに基づきインデックスを決定するステップ、
    を有し、
    前記第１規定変換は、行並び替えまたは列並び替えを含む、
    請求項１５記載の記憶媒体。
  17. 前記第２インデックスマトリクスは、Ｒｒｅ個の行とＣｒｅ個の列を有するＭｒｅであり、
    前記第１インデックスマトリクスは、
    Figure 0007332673000097
     であり、
    Ｒｒｅ×Ｃｒｅ≧Ｎ、ＲｒｅとＣｒｅはともに非負整数であり、
    Ｎは前記Ｐｏｌａｒ符号化ビットシーケンスの長さである、
    請求項１６記載の記憶媒体。
  18. 前記第１マトリクスはＭｏｇであり、
    Figure 0007332673000098
     であり、
    ｘ０，ｘ１，ｘ２，・・・，ｘＲｖｂ×Ｃｖｂ－１は前記Ｐｏｌａｒ符号化ビットシーケンスであり、ＲｖｂとＣｖｂはともに非負整数である、
    請求項１５記載の記憶媒体。
  19. 前記第２並び替えパターンは、全ての位置において規定シーケンスと同じ行並び替えを含み、
    前記規定シーケンスは、{0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}であり、
    前記第２マトリクスからＴビットを選択するステップは、前記第２マトリクスから行ごとにＴビットを選択するステップを含む、
    請求項１５記載の記憶媒体。
  20. 前記第２並び替えパターンは、全ての位置において規定シーケンスと同じ列並び替えを含み、
    前記規定シーケンスは、{0, 1, 2, 4, 3, 5, 6, 7, 8, 16, 9, 17, 10, 18, 11, 19, 12, 20, 13, 21, 14, 22, 15, 23, 24, 25, 26, 28, 27, 29, 30, 31}であり、
    前記方法は、第２マトリクスからＴビットを選択するステップを有し、Ｔは非負整数である、
    請求項１５記載の記憶媒体。
  21. 前記第２マトリクスに基づきＴビットを選択するステップは、前記第２マトリクスの開始位置ｔからＴビットを選択するステップを含み、
    前記選択は、前記第２マトリクスの最終ビットに達するまで前記第２マトリクスにおける第１ビットによって継続し、
    ｔ≧１である、
    請求項１５記載の記憶媒体。
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