CN110034843B

CN110034843B - 信道编码方法和编码装置

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Publication number: CN110034843B
Application number: CN201810031522.6A
Authority: CN
Inventors: 王献斌; 张华滋; 李榕; 王俊; 杜颖钢
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2018-01-12
Filing date: 2018-01-12
Publication date: 2022-06-14
Anticipated expiration: 2038-01-12
Also published as: EP3734873A4; EP3734873A1; US20200343913A1; CN110034843A; WO2019137537A1; US11362677B2; EP3734873B1

Abstract

本申请提供一种信道编码方法、编码装置和系统，通过X₁ ^N＝D₁ ^NF_N输出比特序列X₁ ^N，其中，所述D₁ ^N是根据K个待编码的信息比特在在母码长度为N的编码图的位置，对输入比特序列u₁ ^N进行编码后获得的比特序列，所述

是根据K个待编码的信息比特获得的比特序列，F_N为log₂N个矩阵F₂的克罗内克乘积。上述的技术方案尤其是设计中考虑到所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，0≤H≤N，0<M≤log_mN‑1，将上述设计的信息比特位置应用到编码过程中，降低了误比特率，极大地改善了系统的误比特率性能，进而改善了译码时误报率性能。

Description

信道编码方法和编码装置

技术领域

本发明实施例涉及编解码领域，并且更具体地，涉及一种信道编码方法和编码装置。

背景技术

通信系统通常采用信道编码提高数据传输的可靠性，保证通信的质量。极化码Polar码是可以取得香农容量且具有低编译码复杂度的编码方式。Polar码是一种线性块码，包括信息比特和冻结比特。目前Polar码的生成矩阵为F_N,polar编码过程为X₁ ^N＝u₁ ^NF_N,其中

是一个二进制的行矢量，长度为N；F_N是一个N×N的矩阵，且

这里F_N定义为log₂N个矩阵F₂的克罗内克Kronecker乘积，

发送端对信息比特采用Polar码进行编码后，接收端通常采用串行抵消(Successive Cancellation，SC)译码或者串行抵消列表(Successive CancellationList,SCL)译码算法进行译码。然而，现有的Polar码在在译码过程中误报率(False AlarmRate,FAR)比较高。

发明内容

本申请提供一种信道编码方法和编码装置，能够提高极化码在高阶调制下的纠错性能。

第一方面，本申请的设计方案提供了一种信道编码方法，包括：

首先，发送端获得比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

其中，K≥1且为整数,所述N为母码的长度，N为m的整数次方，m为大于1的正整数，其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，0≤H≤N，0<M≤log_mN-1；

其次，发送端发送所述比特序列X₁ ^N。

上述实施例提供的信道编码方法通过所述X₁ ^N＝u₁ ^N G`_N，获得比特序列X₁ ^N，并进行输出。与现有的Polar码编码系统相比，输出的比特序列X₁ ^N是将u₁ ^N通过新矩阵G`_N进行编码获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；其中，K个待编码的信息比特在母码长度为N的编码图的位置不仅考虑到信息比特所在编码图的行索引集合位置，还需要考虑信息比特在编码图的层索引集合位置，尤其是考虑到层索引集合的分布设计，将上述设计方案应用到编码过程中，大量的仿真结果证明，不仅通过降低编码系统的误比特率，改善了系统的编码侧的性能，进一步地，上述编码的方法在译码过程中根据循环冗余校验(CyclicRedundancy Check，CRC)来判断是否进行提前停止，不进改善了译码时的性能，同时译码侧的FAR也得到极大地降低。

对上述这种可能的信道编码设计中，所述新矩阵

其中，

n＝log₂ ^N。

进一步地，对上述这种可能的信道编码设计中，发送端获得比特序列

包括：所述K个待编码的信息比特和N-K个固定比特，其中，所述K个待编码的信息比特被放置在所述编码图中第0层行位置索引集合H对应的位置。

进一步地，对上述各种可能的信道编码设计中，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层。

进一步地，所述层位置索引集合M是根据所述行位置索引集合H确定的。

上述设计的对编码图的层位置索引集合M的确定方式在确定信息比特在编码图中的位置尤为重要，根据上述的确定方式确定出信息比特在编码图中的位置，进一步地，发送端根据上述编码图中信息比特的位置，尤其是待编码的信息比特在编码图中的层位置索引集合确定输入比特序列，进而通过新矩阵进行编码获得编码后的比特序列，这种编码方法的误比特率得到了有效的降低，有效地提升了编译码系统的性能。

第二方面，本申请的设计方案还一种编码装置，包括：

输入接口电路，用于获取K个待编码的信息比特，K≥1且为整数；

逻辑电路，用于生成比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

输出接口电路，用于发送所述比特序列X₁ ^N。

上述实施例提供的编码装置通过所述X₁ ^N＝u₁ ^N G`_N，获得比特序列X₁ ^N，并进行输出。与现有的Polar码编码系统相比，输出的比特序列X₁N是将u₁ ^N通过新矩阵G`_N进行编码获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；其中，K个待编码的信息比特在母码长度为N的编码图的位置不仅考虑到信息比特所在编码图的行索引集合位置，还需要考虑信息比特在编码图的层索引集合位置，尤其是考虑到层索引集合的分布设计，将上述设计方案应用到编码过程中，大量的仿真结果证明，不仅通过降低编码系统的误比特率，改善了系统的编码侧的性能，进一步地，上述编码的方法在译码过程中根据循环冗余校验(Cyclic RedundancyCheck，CRC)来判断是否进行提前停止，不进改善了译码时的性能，同时译码侧的FAR也得到极大地降低。

根据上述的第二方面，本申请提供的设计方案中提供的所述逻辑电路，还用于生成所述新矩阵

其中，

n＝log₂ ^N。

根据上述的第二方面，所述逻辑电路，还用于获得比特序列

所述

根据上述的第二方面的各种设计，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层。

根据上述的第二方面的各种设计，所述层位置索引集合M是根据所述行位置索引集合H获得的。

上述设计的编码装置对编码图的层位置索引集合M的确定方式在确定信息比特在编码图中的位置尤为重要，根据上述的确定方式确定出信息比特在编码图中的位置，进一步地，发送端根据上述编码图中信息比特的位置，尤其是待编码的信息比特在编码图中的层位置索引集合确定输入比特序列，进而通过新矩阵进行编码获得编码后的比特序列，这种编码装置的误比特率得到了有效的降低，有效地提升了编译码系统的性能。

本申请还提供了一种编码装置，所述装置包括：

处理器，用于生成比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

其中，K≥1且为整数,所述N为母码的长度，N为m的整数次方，m为大于1的正整数，其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，0≤H≤N，0<M≤log_mN-1。

上述实施例提供的编码装置通过所述X₁ ^N＝u₁ ^N G`_N，获得比特序列X₁ ^N，并进行输出。与现有的Polar码编码系统相比，输出的比特序列X₁ ^N是将u₁ ^N通过新矩阵G`_N进行编码获得的比特序列，所述新矩阵G`N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；其中，K个待编码的信息比特在母码长度为N的编码图的位置不仅考虑到信息比特所在编码图的行索引集合位置，还需要考虑信息比特在编码图的层索引集合位置，尤其是考虑到层索引集合的分布设计，将上述设计方案应用到编码过程中，大量的仿真结果证明，不仅通过降低编码系统的误比特率，改善了系统的编码侧的性能，进一步地，上述编码的方法在译码过程中根据循环冗余校验(Cyclic RedundancyCheck，CRC)来判断是否进行提前停止，不进改善了译码时的性能，同时译码侧的FAR也得到极大地降低。

进一步本设计提出的所述处理器，还用于生成所述新矩阵

其中，

n＝log₂ ^N。

进一步本设计提出的所述处理器，还用于获得比特序列

所述

进一步，上述设计在确定信息比特在编码图中的层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层。

进一步，上述设计在确定信息比特在编码图中的层位置索引集合M包括：所述层位置索引集合M是根据所述行位置索引集合H获得的。

本设计还提供另一种编码装置，所述装置包括：

存储器，所述存储器用于存储程序指令；

处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，生成比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

上述提供的存储器可以是物理上独立的单元，也可以与处理器集成在一起。

在另一种设计中，上述存储器位于编码装置之外，编码装置通过电路/电线与存储器连接，用于读取并执行所述存储器中存储的程序。

本申请提供的设计方案还提供一种编码装置，所述装置包括：

收发器，用于接收K个待编码的信息比特，以及发送比特序列X₁ ^N，K≥1且为整数；

本申请提供的设计方案还可以提供一种编码装置，包括：

接收模块，用于获取K个待编码的信息比特，K≥1且为整数；

编码模块，用于生成比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`^N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

发送模块，用于发送所述比特序列X₁ ^N。

所述编码装置为基站或终端。

本申请还提供的一种编译码系统，所述系统包括：网络设备和终端设备，其中，所述网络设备包括上述任意一种编码装置；或者，所述终端设备包括上述的任意一编码装置。

附图说明

图1为适用于本申请实施例的无线通信系统；

图2是采用无线技术进行通信的基本流程图；

图3是本申请实施例提供的一种信道编码方法实施例的流程图；

图4是本申请实施例提供的一种编码图；

图5是本申请实施例提供的另一种编码图；

图6中的(a)和图6中的(b)为本申请实施例提供的一种信道编码的示意图；

图7为本申请另一实施例提供的一种编码装置的示意图；

图8为本申请实施例提供的另一种编码装置的示意图；

图9为本申请实施例提供的又一种编码装置的示意图；

图10为本申请实施例提供的另一种编码装置的示意图；

图11为本申请实施例提供的另一种编码装置的示意图；

图12为本申请另一实施例提供的另一种信道编码方法实施例的流程图；

图13为本申请另一实施例提供的一种信道译码方法实施例的流程图；

图14为本申请实施例提供的另一种译码装置的示意图；

图15为本申请实施例提供的另一种译码装置的示意图；

图16为本申请实施例提供的另一种译码装置的示意图；

图17为本申请实施例提供的一种激活因子图17-1至激活因子图17-10。

具体实施方式

下面将结合附图，对本申请中的技术方案进行描述。

图1为适用于本申请实施例的无线通信系统100。该无线通信系统中可以包括至少一个网络设备，该网络设备与一个或多个终端设备(例如，图1中所示的终端设备#1和终端设备#2)进行通信。网络设备可以是基站，也可以是基站与基站控制器集成后的设备，还可以是具有类似通信功能的其它设备。

本申请实施例提及的无线通信系统包括但不限于：物联网通信系统、长期演进系统(Long Term Evolution，LTE)、5G移动通信系统的三大应用场景(即增强移动带宽(Enhance Mobile Broadband，eMBB)，高可靠性低延迟通信(Ultra Reliable Low LatencyCommunication，URLLC)和增强海量机器连接通信(Massive Machine TypeCommunication，eMTC))、或者将来出现的新的通信系统。

本申请实施例中所涉及到的终端设备可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其它处理设备。终端设备可以是移动台(Mobile Station，MS)、用户单元(subscriber unit)、蜂窝电话(cellularphone)、智能电话(smart phone)、无线数据卡、个人数字助理(Personal DigitalAssistant，PDA)电脑、平板型电脑、无线调制解调器(modem)、手持设备(handset)、膝上型电脑(laptop computer)、机器类型通信(Machine Type Communication，MTC)终端等。

图1中的网络设备与终端设备之间采用无线技术进行通信。当网络设备发送信号时，其为编码端，当网络设备接收信号时，其为译码端。终端设备也是一样的，当终端设备发送信号时，其为编码端，当终端设备接收信号时，其为译码端。

图2是采用无线技术进行通信的基本流程图。在发送端，信源依次经过信源编码、信道编码、速率匹配和调制后发出。在接收端，依次通过解调、解速率匹配、信道译码和信源译码得到信宿。

为了便于理解，首先对本申请涉及的信道编码作简单介绍：

信道编解码是无线通信领域的核心技术之一，其性能的改进将直接提升网络覆盖及用户传输速率。目前，极化码是一种可理论证明达到香农极限，并且具有可实用的线性复杂度编译码能力的信道编码技术。极化码的核心是通过“信道极化”的处理，在编码侧，采用编码的方法使各个子信道呈现出不同的可靠性，当码长持续增加时，一部分信道将趋向于容量接近于1的无噪信道，另一部分信道趋向于容量接近于0的全噪信道，选择在容量接近于1的信道上直接传输信息以逼近信道容量。

本申请提供的编码策略正是应用了这种现象的特性，利用无噪或者低躁信道传输用户有用的信息，全噪信道传输约定的信息或者不传信息。本申请提供的编码也是一种线性块码，其编码矩阵(也称为生成矩阵)可以是基于现有的矩阵为F_N，编码过程为X₁ ^N＝D₁ ^NF_N，进而获得比特序列X₁ ^N。其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

所述N为母码的长度，所述D₁ ^N是根据K个待编码的信息比特在母码长度为N的编码图的位置，对输入比特序列u₁ ^N进行编码后获得的比特序列，所述

是根据K个待编码的信息比特生成的N个比特序列，其中，K≥1且为整数,N为m的整数次方，m为大于1的正整数，其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，0≤H≤N，0<M≤log_mN-1。

上述编码的编码过程中，

中的一部分比特用来携带信息，称为信息比特集合。这些比特的索引的集合记作A。另外的一部分比特设置为接收端和发送端预先约定的固定值，称之为固定比特集合或冻结比特(frozen bits)集合，其索引的集合用A的补集A^c表示。

中的固定比特集合，其数量为(N-K)，是发送端和接收端都已知的比特。这些固定比特通常被设置为0，但是只要接收端和发送端预先约定，固定比特可以被任意设置。

基于上述的介绍，本申请实施例提供一种信道编码方法、装置以及系统，能够提高极化码在高阶调制下的纠错性能，以满足FAR要求。下面结合附图详细说明本申请提供的信道编码方法及装置。

图3为本申请提供的一种信道编码方法实施例的流程图，如图3所示，本实施例的执行主体为发送端，本实施例的信道编码方法可以包括：

S300、发送端获得比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N。

其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

其中，所述

固定比特为接收端和发送端预先约定的值，这些预先约定的值也可以称为冻结比特，取值可以为0。

信息比特为用于承载信息的比特，所述信息可以包括下面任意一种或者多种组合：数据信息、信令信息或者校验信息，例如功率控制信息、上行调度许可信息、资源块资源分配信息、循环冗余校验(Cyclic Redundancy Check，CRC)，奇偶校验(Parity Check，PC)，还可以是其他任意的校验信息等。

进一步地，所述D₁ ^N包括：比特序列C₁ ^N和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

进一步地，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层；

或者，

所述层位置索引集合M是根据所述行位置索引集合H获得的。

S302、发送端发送所述比特序列X₁ ^N。

进一步地，上述发送端获得比特序列X₁ ^N的过程涉及到K个待编码的信息比特在母码长度为N的编码图的位置，具体K个待编码的信息比特在母码长度为N的编码图的位置确定过程具体如下：

首先，发送端获得母码长度为N的编码图。

其中，所述编码图包括：M’层，H’行，M’＝log_mN+1层，分别为第0层layer0，第1层layer1，……，第(M’-1)层layerlog_mN,H’行，分别为第0行，……第N-1行，N为m的整数次方，m为大于1的正整数。

以编码长度N为8的编码图为例，如图4所示，当m＝2，N＝8，该编码图一共M’＝4，H’＝8行，M’为{L₀,L₁,L₂,L₃}，H’为{h₀,h₁,h₂,h₃,h₄,h₅,h₆,h₇}。

其次，发送端根据上述编码图，确定K个待编码的信息比特在所述码图中的位置。其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，所述

0≤H≤N，0<M≤log_mN-1。

由于信息比特在编码图的位置决定了信道编码的性能，在确认信息比特在编码图中的位置除了确定信息比特在编码图中的行位置索引集合，还需要进一步确定所述信息比特在编码图中的层位置索引集合，下面将进一步举例说明信息比特在编码图中的位置确定过程的多种实现方式。

本实施例中信息比特在编码图的位置确定过程分为两步实现：首先选择将信息比特放置在编码图中的哪一行；其次，进一步确认将信息比特放置在所选行中哪一层。

具体发送端可以通过下面这些一种或者多种方式的任意一种或者几种组合来确定信息比特所在的行位置索引集合H，例如：根据极化权重(Polarization Weight,PW)序列、巴式参数或者高斯近似等进行位置索引集合的确定。由于这里确定信息比特所在的行位置索引集合H是现有技术，这里不再赘述。

以图4为例，所述信息比特在编码图的行位置的索引集合H，根据上述确定方法，所述信息比特在编码图的H为{h₃,h₅,h₆,h₇}，可以理解为上述4个待编码的信息比特分别位于图4所述的编码图的第3行，第5行，第6行和第7行。

进一步地，发送端确定所述信息比特在编码图中的层位置索引集合M的方式有以下几种方式，举例如下：

例一：所述K个待编码的信息比特在编码图的层位置索引集合M包括从第1层到第(log_mN-1)层中的任意一层。

具体为：发送端从编码图的层位置索引集合M’中，选择任意一层作为层位置索引集合M，优选的方式是：从M’的第1层到第(log_mN-1)层中任选一层L，确定所述K个待编码的信息比特所在的层位置索引集合M为{L}。需要说明的是，由于这里将所有的待编码的信息比特都放置一层中，所以这里确定的集合M中的元素只有一个，即L层。

以图4为例，发送端从layer0-layer3层中，选择layer2层放4个待编码的信息比特，即所述信息比特所在的层位置的索引集合L＝layer2。经过仿真结果可知，当信息比特被放置在靠右的层中，经过这样的编码方式不仅在编码时的误比特率性能可以得到极大地改善，在接收端接收后进行译码时误报率性能也得到了极大地改善。

结合上述的行位置索引的确定，上述4个待编码的信息比特在编码图中的位置可以被确定为：layer2层的第3行，layer2层的第5行，layer2层的第6行和layer2层的第7行，如图4中layer2层的4个阴影圆圈分别示意了4个信息比特在编码图的位置。即所述4个待编码的信息比特在所述编码图中的的位置包括：行位置索引集合H为{h₃,h₅,h₆,h₇}和层位置索引集合M为{L₂}。

或者，例二、发送端确定所述信息比特在编码图中的层位置索引集合M的方式也可以为：所述层位置索引集合M是根据所述行位置索引集合H确定的。

具体：首先，发送端从层位置索引集合M’中选择任意一层L确定为所述行位置索引H中任意一个信息比特所在的行索引h对应的层索引，h∈H。

其次，发送端遍历所述行位置索引集合H中的h，确定出所有K个待编码的信息比特所在的层位置索引集合M。

以图5为示例，以4个待编码的信息比特为例，发送端经过上述的行索引位置的方式，确定4个待编码的信息比特所在的行索引集合H为{h₃,h₅,h₆,h₇}。

发送端先确定4个待编码的信息比特中位于编码图的行索引h₃对应的信息比特所在的行索引：发送端可以从编码图中的layer0-layer3层中的任选1层，优选地，排除layer0层以及layer3层，发送端从编码图中的layer1或者layer2层中的任选1层。如图5所示，发送端选择layer0层作为该信息比特中的一个信息比特所在编码图的层索引位置，即该信息比特在所述编码图中的位置集合为：{L₀,h₃}。然后，发送端遍历H中的h，依次确定出剩余的h₅、h₆、h₇对应的信息比特在编码图中的层索引结合M。如图5所示，发送端依次确定出剩余的{h₅,h₆,h₇}对应的信息比特在编码图中的层索引结合M为{L₀,L₁,L₂}。

如图5所示，4个信息比特在所述编码图中的位置包括：行位置索引集合H为{h₃,h₅,h₆,h₇}以及层位置索引集合M为{L₀,L₁,L₂}。图5中的黑色圆圈分别表示：4个待编码的信息比特的信息比特位置分别分布在：layer 0层的第3行，Layer1层的第5行和第7行以及Layer2层的第7行。

又或者，发送端确定所述信息比特在编码图层位置索引集合M的方式也可以为：

例三：针对上述例二的具体实现：

发送端对信息比特的行位置索引集合H中的每一个h，按如下公式计算每个信息比特所在的层索引L，其中，所述公式为与h相关的函数。

上述与h相关的函数可以为：L＝ceil(log₂(rem(h,2^m)+1))计算得到L，其中，m是整数，一般取2，3，4任意一个值；h为所述行位置索引H中任意一个信息比特所在的行索引h对应的层索引；rem函数是求h除以2^m的余数的函数，例如rem(5,2)＝1，ceil函数是求大于该数字的最小一个整数，例如ceil(2.5)＝3，通过上述的公式可以分别得出每个h的信息比特所在的层索引L。

需要说明的是，上述确定信息比特在子信道的位置的过程中，发送端在确定信息比特在子信道的行位置索引以及确定信息比特在子信道的层位置索引的先后顺序没有特别的限定，上述的实施例也可以是发送端先确定信息比特在子信道的层位置索引，再确定信息比特在子信道的行位置索引。

上述过程实现了对待发送的信息比特在编码图中的位置确定过程，在编码侧根据该编码图中的位置，尤其是信息比特在编码图中的行位置索引对该信息比特进行编码，经过各种仿真结果可以看到这种编码方式可以很好的改善编码系统的误比特率。

基于上述对K个待编码的信息比特在编码图中的位置确定方式可以看到所述信息比特的位置不仅考虑到信息比特在编码图中的行位置索引，还需要考虑到信息比特所在编码图中的层位置索引，尤其是将所述信息比特分布在不同层索引中，根据这种信道编码图进行编码后的比特序列在编码时，降低了系统的误比特率(Bit Error Rate，BER)，进而接收端通过上述编码后的比特序列进行译码时的FAR也得到了降低。

上述是发送端对待发送的信息的比特在编码图中的位置确定过程，根据上述信息比特在编码图中的位置，发送端进一步对信息比特进行polar码的编码。

下面结合上述信息比特在编码图中的位置，具体介绍对所述信息比特进行编码的过程。

以图6为例，首先介绍下发送端获得输入比特序列

的实现过程，具体如下：

步骤1、发送端将K个待编码的信息比特放置在编码图中第0层行位置索引集合H对应的位置。

这里需要说明的是，根据上述的信息比特在编码图中的位置描述，以图6中的(a)为例，K＝4这4个待编码的信息比特在编码图中对应的位置分别为{h₃,L₂}，{h₅,L₂}，{h₆,L₂}，{h₇,L₂}，但是在进行编码时，对于发送端的编码器而言，对应于上述的图6中的(a)，编码一般从layer0开始进行编码，因此，这里发送端根据信息比特在编码图中的位置，尤其是信息比特在编码图中的行位置索引H，分别将所述信息比特放置在图6中的(a)中L₀层的h₃位置上，L₀层的h₅位置上，L₀层的h₆位置上以及L₀层的h₇位置上。

这里发送端的输入比特序列u₁ ^N为对应于图6中的(a)的layer0层的编码比特构成，具体包括K个待编码的信息比特和固定比特(步骤2中给出)。

步骤2、发送端将所述第0层中的其它比特位置设置为固定比特。

步骤3、发送端根据所述待编码的信息比特和所述固定比特，得到所述比特序列

需要说明的是，上述涉及步骤1和步骤2的顺序可以互换，不做具体限定。

上述确定的过程可以是如上述操作，将K个待编码的信息比特置于编码图中layer0层的H对应的位置，或者，也可以理解为是将所述待发送的信息比特在编码图中的行索引集合H对应的比特置于layer0层的H对应的位置上，进而获得输入比特序列

例如：以图6所示，从图6中的(a)为4层8行的编码图：M’为{0,1,...,3}，分别记为第0层layer0，第1层layer1,第2层layer2,第3层layer3，H’为{0,1,...,7}。所述4个待编码的信息比特在子信道的位置集合也可以表示为：M为{L₂}，H为{h₃,h₅,h₆,h₇}。

具体发送端获得

的过程为：

一种方式可以为：

如图6中的(a)，发送端根据所述信息比特在编码图中的行索引集合H为{h₃,h₅,h₆,h₇}，将待发送的信息比特{1,1,0,1}置于图6中的(a)的layer0层的{h₃,h₅,h₆,h₇}对应的位置上。

另一种方式可以理解为：

从图6中的(a)可知，所述4个待编码的信息比特在编码图中的位置为：M为{L₂}，H为{h₃,h₅,h₆,h₇}，发送端将layer2层的{h₃,h₅,h₆,h₇}的比特值{u_3,2,u_5,2,u_6,2,u_7,2}(下标的行索引和层索引的先后没有限定，也可以表示为{u_2,3,u_2,5,u_2,6,u_2,7})置于layer0层的行位置索引集合H对应的{u₃,u₅,u₆,u₇}上，例如：设置集合{h₃,h₅,h₆,h₇}的对应值为{1,1,0,1}，则：

的{u₃,u₅,u₆,u₇}，因此，{u₃,u₅,u₆,u₇}＝{1,1,0,1}。

进一步地，所述发送端将layer0层的其它变量节点设置为固定值，例如全0。

最后，发送对端根据上述信息比特和固定比特生成的编码序列u₁ ^N为{0,0,0,1,0,1,0,1}。

需要说明的是，对于极性码的蝶形运算过程也是针对从layer0层开始进行蝶形运算的，所以发送端进行编码时，待编码的信息比特一般被放置在layer0的H对应的位置上，进而生成母码为N的编码比特序列u₁ ^N，再进一步进行极性码的编码。这里输入比特序列

可以方便理解为对图6中的(a)中的layer0层的N个比特序列。

其次、发送端对所述输入比特序列u₁ ^N进行极化编码，获得比特序列C₁ ^N。

如图6中的(a)所示，发送端将获得的比特序列

依次从左到右进行运算，例如蝶形运算，直到计算出M为{L₂}层中对应的N个比特值，即输出编码序列C₁ ^N。这里的C₁ ^N可以方便的理解为对layer2层的N个比特序列。

需要说明的是，上述对

进行极性编码的过程是现有polar码编码过程的一部分，这里根据K个待编码的信息比特在编码图的位置，优先地，发送端从layer0开始对

进行蝶形运算，直到运算到M为{L₂}层为止，输出比特序列C₁ ^N，这里M为上述编码图中信息比特所在的层索引位置。如图6中的(a)，若layer0层对应的比特序列u₁ ^N为{0,0,0,1,0,1,0,1}，对

从layer0运用蝶形计算到layer2层，获得layer层对应的比特序列C₁ ^N可以为{1,1,0,1,0,1,1,1}。上述的极化编码过程是现有的极化编码的一部分，具体极化编码的过程请参见现有技术或者标准对极化编码的描述，这里就不再赘述。

然后，发送端根据C₁ ^N，得到所述比特序列D₁ ^N。

这里可以简单理解为二次极化编码的过程。如图6中的(b)，比特序列D₁ ^N对应于图6中的(b)的layer0层的输入比特序列，所述D₁ ^N包括：C₁ ^N中行索引H对应的比特和固定比特。

具体操作可以为：发送端将C₁ ^N中行索引H对应比特位置的值置于图6中的(b)中的第0层的行位置索引集合H对应的比特位置上，将第0层的其它比特位置设置为固定比特，输出比特序列D₁ ^N。

具体地，如图6中的(a)所示，C₁ ^N为{1,1,0,1,0,1,1,1}，发送端将行索引集合{h₃,h₅,h₆,h₇}的值{1,0,1,0}置于图6中的(b)中layer0层的行索引集合H为{h₃,h₅,h₆,h₇}的对应的位置上。然后，发送端将所述第0层中的其它位置{h₀,h₁,h₂,h₄}对应的比特值设置为固定比特，例如全0比特{0,0,0,0}，则如图6中的(b)所示，发送端获得比特序列D₁ ^N的比特序列集合为{0,0,0,1,0,0,1,0}。

上述对D₁ ^N的编码过程中涉及发送端先确定layer0中的固定比特还是先确定layer0中H对应的比特不做先后顺序的限定。

最后、发送端根据D₁ ^N，通过公式X₁ ^N＝D₁ ^NF_N，获得编码后的比特序列X₁ ^N。

具体地，发送端将获得的比特序列D₁ ^N，依次从左到右进行计算，例如蝶形运算，输出编码后的比特序列。如图6中的(b)所示，例如发送端根据D₁ ^N，从layer0运用蝶形计算到最后一层layer3，输出信息比特在layer3层对应的比特序列X₁ ^N。上述的极化编码过程是现有的极化编码的技术，具体极化编码的过程请参见现有技术或者标准对极化编码的描述，这里就不再赘述。

上述对D₁ ^N进行极化编码的过程也可以理解为X₁ ^N＝D₁ ^NF_N，其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

发送端将1×N的二进制行向量D₁ ^N与N×N的矩阵F_N相乘，输出1×N的二进制行向量X₁ ^N。

需要说明的是，上述确定编码序列的过程中涉及的先确定信息比特对应的行位置索引的比特还是先确定固定比特的顺序上没有先后的顺序限定，也可以是先确定固定比特再确定信息比特对应的行位置索引的值。

可选地，上述步骤提到的S300中发送端获得比特序列还可以通过下面的公式获得，下面以图6为例对应图6中的(a)和图6中的(b)具体介绍如下：

步骤1、获得输入比特序列u₁ ^N，u₁ ^N是一个二进制的行矢量，长度为N；

具体请参见上面的具体描述，这里不再赘述。

步骤2、发送端根据u₁ ^N，通过公式

获得C₁ ^N。

其中:

u₁ ^N＝(u₁,u₂,...,u_N)是一个1×N二进制行向量；

表示M个矩阵F₂的Kronecker乘积，输出的是2^M×2^M的矩阵，M为待编码的信息比特所在子信道的层索引集合。

表示

个全1向量，

是生成一个对角矩阵，输出

的对角矩阵，将输入的向量例如全1放在对角线上面。将

与

进行克罗内克(Kronecker)乘积，输出N×N的矩阵。

具体地，发送端根据

将输入比特序列u1N与

进行矩阵相乘，输出编码后1×N的比特序列C₁ ^N。例如：图中的6中的(a)中比特序列C₁ ^N为{1,1,0,0,1,1,1,0}。

步骤3、发送端根据所述C₁ ^N中H对应的比特和固定比特，获得比特序列D₁ ^N。

例如图6中的(a)中，得到的C₁ ^N为{1,1,0,0,1,1,1,0}，取出C₁ ^N中行位置索引集合H为{h₃,h₅,h₆,h₇}的值{0,1,1,0}，将{0,1,1,0}置于图6中的(b)中layer0的{h₃,h₅,h₆,h₇}对应的比特位置。

进一步地，发送端将第0层的行位置索引集合H外的其它比特位置设置为固定比特。如图6中的(b)中，发送端将所述layer0中的其它位置，即{h₀,h₁,h₂,h₄}对应的比特位置的值设置为固定比特，例如{0,0,0,0}。

经过上述的编码，获得的D₁ ^N为{0,0,0,0,0,1,1,0}。

步骤4、发送端根据所述D₁ ^N，通过公式X₁ ^N＝D₁ ^NF_N，输出编码后的比特序列X₁ ^N。

具体地，对应于上述公式，将得到的D₁ ^N与FN进行乘积，输出1×N的矩阵。

其中，F^N是一个N×N的矩阵，且

F^N定义为log2N个矩阵F2的克罗内克(Kronecker)乘积，

上述对应图6中的(b)的对D₁ ^N进行极性编码的过程。

例如图6中的(b)，layer0层的编码比特序列{0,0,0,0,0,1,1,0}即为D₁ ^N，经过一层层的极化编码后，得到最后一层layer3层的编码比特序列，即为编码后的比特序列X₁ ^N。

以上各式中涉及的加法、乘法操作均为二进制伽罗华域上的加法、乘法操作，进而输出编码后的比特序列X₁ ^N。

综上步骤1-步骤4的获取比特序列X₁ ^N的过程，具体也可以通过下面的公式直接得出比特序列X₁ ^N：

得出。

表示n个矩阵F₂的Kronecker乘积，输出2ⁿ×2ⁿ，N＝2ⁿ，即输出N×N的矩阵；

表示矩阵

的第h行，

根据确定

进行确定，若h属于信息比特的行索引结合H，则确定该行位置索引集合H中的h的值进行赋值，若h不属于信息比特的行索引结合H，则确定L个预先约定的固定值，例如全0。

上述

对应图6中的(b)的layer0的编码比特，从图6中的(b)可以简单表述为：发送端确定layer0的行索引集合H的任意一个h的值的过程，即，当h为信息比特H集合{h₃,h₅,h₆,h₇}中的任意一个即h∈H，则将h对应的值置于所述集合{h₃,h₅,h₆,h₇}中的对应的值；若h不是{h₃,h₅,h₆,h₇}中的任意一个，即

则将h对应的比特置于固定比特，例如“0”。

以图6中的(b)的layer0的比特序列为例，发送端确定lyaer0层h3对应的值时，由于h3属于信息比特H集合中，则将h3的值设置为C₁ ^N中h3对应的比特位置上，进而如上的方式依次确认layer0层的h5，h6，h7对应比特位置的值。发送端若确定layer0层h0的值，则先判断h0不属于信息比特H集合中，则直接将layer0层h0的值设置为固定比特，例如0，进而如上的方式依次确认layer0层的h1，h2，h4的值。这里需要注意的是，上述确定固定比特的过程，也可以是先确定完layer0层中H对应的比特后，layer0层其它位置的值设置为固定比特，这里不作限定。

进一步地，上述的公式可以理解为：将输入比特序列u₁ ^N与

进行矩阵相乘，输出C₁ ^N,对C₁ ^N进行编码获得D₁ ^N，通过X₁ ^N＝D₁ ^NF_N获得X₁ ^N。

需要说明的是，上述公式中X₁ ^N＝D₁ ^NF_N中对D₁ ^N和F_N分别取了H行对应的数值再进行相乘，对应于图6中的(b)，H为4。这里发送端将D₁ ^N取了4个值生成1×4的二进制行向量，将F_N也相应取了4×4的矩阵，在将(D₁ ^N)_H与(F_N)_H进行乘积，上述对D₁ ^N和F_N分别取了H的过程是为了描述的方便。当然，上述公式中X₁ ^N＝D₁ ^NF_N中也可以是如图6中的(b)中，D₁ ^N仍然是(1×N)的矩阵，但是构成D₁ ^N的过程与上面实施例相同，这里就不再重复描述，输出构成(1×N)的矩阵。

上述的编码过程中的具体实现方式，通过上述K个待编码的信息比特在编码图中的位置，尤其是信息比特在编码图中的层索引位置集合M，设计输出比特序列D₁ ^N，对D₁ ^N进行ploar码的极性编码，输出编码后的比特序列X₁ ^N，这种编码的方法不仅提升了编码设备BER性能，进一步还可以提升译码时FAR性能，这种信道编码方法在译码设备进行译码时表现尤为明显。

本发明实施例还提供了一种用于编码的编码装置，用于实现上述实施例中的信道编码方法，上述实施例的信道编码方法中的部分或全部可以通过硬件来实现也可以通过软件来实现，当通过硬件实现时，参见图7所示。

图7为本申请另一实施例提供的一种用于编码的编码装置的结构示意图，所述装置包括：

输入接口电路700，用于获取K个待编码的信息比特，K≥1且为整数。

逻辑电路702，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

是根据K个待编码的信息比特生成的N个比特序列，其中，K≥1且为整数,N为m的整数次方，m为大于1的正整数，其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，0≤H≤N，0<M≤log_mN-1；

输出接口电路704，用于输出编码后的比特序列X₁ ^N。

上述的编码过程中的具体实现方式，通过上述K个待编码的信息比特在编码图中的位置，尤其是信息比特在编码图中的层索引位置集合M，设计输出比特序列D₁ ^N，对D₁ ^N进行ploar码的极性编码，输出编码后的比特序列。与现有的非系统Polar码相比，信息比特在编码图的位置不仅考虑到信息比特所在编码图的行，还需要考虑信息比特在编码图的层位置，将上述设计的信息比特位置应用到编码过程中，极大地降低了系统的误比特率(BER)；进一步地，上述编码的方法便于在译码过程中根据循环冗余校验来判断是否进行提前停止，进而也降低了译码时FAR性能。

本实施例提供的一种实施例的实现方式，逻辑电路702，还用于生成比特序列

所述

包括：所述

本实施例提供的逻辑电路702，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

由于上述逻辑电路702生成

以及D₁ ^N的过程涉及到K个待编码的信息比特在编码图中的位置，具体所述信息比特在编码图中的位置的确定过程与上述图3-图6中描述的过程相同，这里就不再赘述。

进一步地，逻辑电路702确定所述信息比特在编码图中的层位置索引集合M的方式有以下几种方式，举例如下：

或者，例二、确定所述信息比特在编码图中的层位置索引集合M的方式也可以为：所述层位置索引集合M是根据所述行位置索引集合H获得的。

具体：首先，从层位置索引集合M’中选择任意一层L确定为所述行位置索引H中任意一个信息比特所在的行索引h对应的层索引，h∈H。

其次，遍历所述行位置索引集合H中的h，确定出所有K个待编码的信息比特所在的层位置索引集合M。

又或者，确定所述信息比特在编码图层位置索引集合M的方式也可以为：

例三：针对上述例二的具体实现：

对信息比特的行位置索引集合H中的每一个h，按如下公式计算每个信息比特所在的层索引L，其中，所述公式为与h相关的函数。

上述逻辑电路702对待发送的信息比特在子信道的位置确定过程具体可以参见图4以及图5以及图4和图5对应的实施例的描述，这里就不再赘述。

本实施例提供的逻辑电路702确定输入比特序列

具体可以如下实现：

步骤1、逻辑电路702将K个待编码的信息比特放置在编码图中第0层行位置索引集合H对应的位置。

步骤2、逻辑电路702将所述第0层中的其它位置设置的值设置为固定比特。

步骤3、逻辑电路702根据所述待编码的信息比特和所述固定比特，得到所述比特序列

上述确定的过程可以是如上述操作，将K个待编码的信息比特置于编码图中layer0层的H对应的位置，进而获得输入比特序列

进一步地，本实施例提供的逻辑电路702得到所述比特序列D₁ ^N具体可以如下实现：

首先，通过逻辑电路702对所述输入比特序列

进行极化编码，获得比特序列C₁ ^N。

如图6中的(a)所示，通过逻辑电路702将获得的比特序列

需要说明的是，上述对

进行极性编码的过程是现有polar码编码过程的一部分，这里根据K个待编码的信息比特在编码图的位置，优先地，从layer0开始对

进行蝶形运算，直到运算到M为{L₂}层为止，输出比特序列C₁ ^N，这里M为上述编码图中信息比特所在的层索引位置。如图6中的(a)，若layer0层对应的比特序列u1N为{0,0,0,1,0,1,0,1}，对

其次、逻辑电路702根据C₁ ^N，得到所述比特序列D₁ ^N。

具体地，如图6中的(a)所示，逻辑电路702从通过蝶形运算获得的layer2层的对应的比特序列C₁ ^N中取出信息比特位置所在的行位置索引集合H对应的值，即取出layer2层上行索引集合{h₃,h₅,h₆,h₇}对应的值，将该值置于图6中的(b)中layer0层的行索引集合H为{h₃,h₅,h₆,h₇}的对应的位置上。例如：C₁ ^N中取出信息比特位置所在的行位置索引集合H对应的值(1,0,1,0)，将所述(1,0,1,0)置于图6中的(b)中layer0层对应的{h₃,h₅,h₆,h₇}的位置上。

然后，逻辑电路702将所述第0层中的其它位置对应的比特设置为固定比特。

具体地，如图6中的(b)所示，将图6中的(b)中layer0层的其它位置{h₀,h₁,h₂,h₄}的对应值设置为预先定义的固定的值，例如全0比特，则layer0层的其它位置{h₀,h₁,h₂,h₄}的对应值为(0,0,0,0)。

最后，如图6中的(b)所示，逻辑电路702根据所述H对应的比特和所述固定比特，得到所述比特序列D₁ ^N。

具体地，如图6中的(b)所示，逻辑电路702输出layer0层的比特序列D₁ ^N的序列为(0,0,0,1,0,0,1,0)。

进一步地，逻辑电路702根据D₁ ^N，通过公式X₁ ^N＝D₁ ^NF_N，获得编码后的比特序列X₁ ^N。

本发明实施例还提供另一种实现方式，例如：上述逻辑电路702获取比特序列X₁ ^N还可以通过下面的公式获得，下面以图6为例对应图6中的(a)和图6中的(b)具体介绍如下：

步骤1、述逻辑电路702获得输入比特序列u₁ ^N，u₁ ^N是一个二进制的行矢量，长度为N；

具体请参见上面的具体描述，这里不再赘述。

步骤2、逻辑电路702根据u₁ ^N，通过公式

获得C₁ ^N。

步骤3、逻辑电路702获得比特序列D₁ ^N。

具体编码过程如下：

经过上述的编码，获得的D₁ ^N为{0,0,0,0,0,1,1,0}。

步骤4、逻辑电路702根据所述D₁ ^N，通过公式X₁ ^N＝D₁ ^NF_N，输出编码后的比特序列X₁ ^N。

以上各式中涉及的加法、乘法操作均为二进制伽罗华域上的加法、乘法操作，进而逻辑电路702获得编码后的比特序列X₁ ^N。

上述编码装置对确定信息比特在编码图的位置的方法以及信道编码的方法请参见具体实现与图3-图6以及图3-图6对应的一种信道编码方法的实施例，这里就不再赘述。

上述的编码过程中的具体实现方式，通过上述K个待编码的信息比特在编码图中的位置，尤其是信息比特在编码图中的层索引位置集合M，设计输出比特序列D₁ ^N，对D₁ ^N进行ploar码的极性编码，输出编码后的比特序列X₁ ^N，这种编码的方法不仅降低了编码侧的BER，进一步还可以降低译码时FAR，这种信道编码方法在译码设备进行译码时表现尤为明显。

当上述实施例的信道编码方法中的部分或全部通过软件来实现时，本发明实施例还提供了一种编码装置800，所述装置包括：参见图8中的处理器802，

处理器802，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

进一步地可选地，所述处理器，还用于生成比特序列

所述

固定比特为接收端和发送端预先约定的固定值，这些预先约定的固定值也可以称为冻结比特。

信息比特为用于承载信息的比特，所述信息可以包括下面任意一种或者多种组合：数据信息、信令信息或者校验信息，例如功率控制信息、上行调度许可信息、资源块资源分配信息、循环冗余校验CRC，奇偶校验PC，还可以是其他任意的校验信息等。

进一步地可选地，所述处理器，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

进一步可选地，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层；或者，

所述层位置索引集合M是根据所述行位置索引集合H获得的。

上述提供的处理器根据K个待编码的信息比特在编码图中的位置，尤其是信息比特在编码图中的层索引位置集合M，设计输出比特序列D₁ ^N，对D₁ ^N进行ploar码的极性编码，输出编码后的比特序列X₁ ^N，这种编码的方法不仅提升了编码设备BER性能，进一步还可以提升译码时FAR性能，这种信道编码方法在译码设备进行译码时表现尤为明显。

本发明实施例还可以提供一种所述编码装置900，包括处理器902和存储器901，如图9所示，所述存储器901用于存储程序指令。

处理器902，用于执行所述存储器存储的所述程序，当所述程序被执行时，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

上述存储器901可以是物理上独立的单元，也可以与处理器902集成在一起。

上述的实施例中，存储器可以位于编码装置之外，编码装置通过电路/电线与存储器连接，用于读取并执行所述存储器中存储的程序。

本发明实施例还可以提供一种编码装置1000可以包括：

处理器1002和收发器1004，如图10所示，

收发器1004，用于K个待编码的信息比特，以及发送X₁ ^N，K≥1且为整数；

处理器1002，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

进一步地，上述各种编码装置可以为基站或终端。

上述提供的编码装置根据K个待编码的信息比特在编码图中的位置，尤其是信息比特在编码图中的层索引位置集合M，设计输出比特序列D₁ ^N，对D₁ ^N进行ploar码的极性编码，输出编码后的比特序列X₁ ^N，这种编码的方法不仅提升了编码设备BER性能，进一步还可以提升译码时FAR性能，这种信道编码方法在译码设备进行译码时表现尤为明显。

本发明另一实施例还提供了一种编码装置，如图11所示，该编码装置1100包括：

接收模块1102，用于获取K个待编码的信息比特，K≥1且为整数；

编码模块1104，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

发送模块1106，用于发送所述比特序列X₁ ^N。

进一步地，所述编码单元，还用于生成比特序列

所述

进一步地，所述编码单元，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述u₁ ^N进行极化编码后获得的比特序列。

其中，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层，或者，所述层位置索引集合M是根据所述行位置索引集合H获得的。

进一步地，上述各种编码装置可以为基站或终端。

本发明另一实施例还提供一种可读存储介质，包括：可读存储介质和计算机程序，所述计算机程序用于实现上述任一图3-图6对应的信道编码方法。

本发明另一实施例还提供一种程序产品，所述程序产品包括计算机程序，所述计算机程序存储在可读存储介质中，编码装置的至少一个处理器可以从所述可读存储介质读取所述计算机程序，所述至少一个处理器执行所述计算机程序使得编码装置实施上述图3-图6对应的信道编码方法实施例提供的任一项所述的信道编码方法。

需要说明的是，发送端依据收到的编码序列进行译码，译码算法之前方案的译码算法类似，是现有公开技术，这里就不再具体描述。经过上述的编码方法，在译码侧，极大地提高了译码侧的纠错能力。

本发明实施例还提供了一种编译码的系统，如图1所示，包括网络设备和终端设备，所述网络设备包括上述各个实施例的编码装置，或者，所述终端设备包括上述各个实施例的编码装置。具体编码装置完成的功能请参见图3-图6以及相应的实施例的描述。

本发明实施例还提供一种信道编码方法实施例的流程图，如图12所示，本实施例的执行主体为发送端，本实施例的信道编码方法可以包括：

S1200、发送端获得比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

S1202、发送端发送所述比特序列X₁ ^N。

其中，信息比特为用于承载信息的比特，所述信息可以包括下面任意一种或者多种组合：数据信息、信令信息或者校验信息，例如功率控制信息、上行调度许可信息、资源块资源分配信息、循环冗余校验(Cyclic Redundancy Check，CRC)，奇偶校验(Parity Check，PC)，还可以是其他任意的校验信息等。

所述K个待编码的信息比特中可以包括校验比特，例如CRC，例如奇偶校验(ParityCheck，PC)编码，还可以是其他任意的校验比特。

具体地，发送端获得特序列X₁ ^N的过程如下：

首先，发送端获得新矩阵G`^N的过程如下：

所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵。

例如，发送端可以通过如下公式生成G`_N：

新矩阵

所述新矩阵

其中，

n＝log₂ ^N。

由上可知，上述的新矩阵G`_N是发送端根据Polar码的编码生成矩阵C和矩阵B生成的矩阵，所述矩阵B与

和

相关，C为log₂N个矩阵F₂的克罗内克Kronecker乘积，

是生成一个对角矩阵的函数，

表示

个全1向量，将输入的向量例如全1放在对角线上面，其余填0，输出

的对角矩阵。

输入比特序列

是一个二进制行矢量，可以理解为是其索引集合H对应位置设为待编码的信息比特，其余位置设为0，

表示的H补集。当

A_h表示矩阵A的第h行，L表示矩阵A的列数，A_H根据

进行确定：若h属于信息比特的行索引结合H，则确定该行位置索引集合H中的h的值进行赋值，若h不属于信息比特的行索引结合H，则确定L个预先约定的固定值，例如全0。这里通过上述公式对A_H中的对应的位置的取值进行确定，输出的仍然是N×N的矩阵。

表示矩阵

的第h行，

根据确定

进行确定，若h属于信息比特的行索引集合的补集

则确定该行位置索引集合H中的h的值进行赋值，若h属于信息比特的行索引集合的补集

则确定L个预先约定的固定值，例如全0。

需要说明的是，上述的公式仅仅是一个示例，具体还可以通过其它公式示意出。可以理解的是，上述的新矩阵G`_N可以是与Polar码的编码生成矩阵相关的矩阵，也可以理解为上述的新矩阵G`_N是与K个待编码的信息比特所在的子信道的位置相关的矩阵，或者如上述所描述的，新矩阵G`_N还可以是与polar码的编码生成矩阵以及K个待编码的信息比特所在的子信道的位置相关的矩阵相关的矩阵。

其次，发送端获得输入比特序列u₁ ^N；所述

具体地，发送端将K个待编码的信息比特放置在编码图中第0层行位置索引集合H对应的位置，其次，发送端将所述第0层中的其它(N-K)个比特位置设置为固定比特。最后，发送端根据所述待编码的信息比特和所述固定比特，得到所述比特序列

进一步地，在确定u₁ ^N的过程中，发送端还获得母码长度为N的编码图，其中，所述编码图包括：M’层，H’行，M’＝log_mN+1层，分别为第0层layer0，第1层layer1，……，第(M’-1)层layerlog_mN,H’行，分别为第0行，……第N-1行，N为m的整数次方，m为大于1的正整数。

进一步地，发送端根据上述编码图，确定K个待编码的信息比特在所述码图中的位置。其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，所述

0≤H≤N，0<M≤log_m N-1。

例三：针对上述例二的具体实现：

上述的方式也可以参照图3-图6对应的实施例的描述，这里就不再赘述。

最后，发送端将输入比特序列u₁ ^N与新的矩阵G`_N进行矩阵相乘，输出编码后1×N的比特序列

以图6中的(a)和图6中的(b)为例，发送端根据输入比特序列u₁ ^N和新的矩阵G`_N，输出如图6中的(b)中的layer3层的N个比特，即输出编码后1×N的比特序列

基于上述信道编码的方法，发送端根据所述X₁ ^N＝u₁ ^N G`_N，获得编码后的比特序列X₁ ^N，由于所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在编码图中的位置生成的矩阵，实现了对现有的ploar码的编码矩阵的变换，获得新的信道编码。通过各种仿真结果显示，该信道编码的方法不仅极大地降低了系统在发送端进行编码时的误比特率(Bit Error Rate，BER)，进而降低了接收端在接收到之后进行译码时的FAR。

本申请另一实施例还提供的一种用于编码的编码装置的结构示意图，具体的编码装置的结构可以参加图7，但是具体的个接口电路完成的功能不同，这里的编码装置包括：

输入接口电路,用于获得K个待编码的信息比特，K≥1且为整数；

其中，K≥1且为整数,所述N为母码的长度，N为m的整数次方，m为大于1的正整数，其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，0≤H≤N，0<M≤log_mN-1；；

输出接口电路，用于输出所述比特序列X₁ ^N。

本实施例提供的一种可能的实现方式中，逻辑电路1302，还用于生成所述新矩阵

其中，

n＝log₂ ^N。

具体地，逻辑电路获得特序列X₁ ^N的过程如下：

首先，逻辑电路获得新矩阵G`_N的过程如下：

例如，发送端可以通过如下公式生成G`_N：

新矩阵

所述新矩阵

其中，

n＝log₂ ^N。

和

相关，C为log₂N个矩阵F₂的克罗内克Kronecker乘积，

是生成一个对角矩阵的函数，

表示

的对角矩阵。

输入比特序列

表示的H补集。当

A_h表示矩阵A的第h行，L表示矩阵A的列数，A_H根据

表示矩阵

的第h行，

根据确定

进行确定，若h属于信息比特的行索引集合的补集

则确定L个预先约定的固定值，例如全0。

其次，逻辑电路获得输入比特序列u₁ ^N；所述

具体地，逻辑电路将K个待编码的信息比特放置在编码图中第0层行位置索引集合H对应的位置，其次，逻辑电路将所述第0层中的其它(N-K)个比特位置设置为固定比特。最后，逻辑电路根据所述待编码的信息比特和所述固定比特，得到所述比特序列

进一步地，逻辑电路确定u₁ ^N的过程中，发送端还获得母码长度为N的编码图，其中，所述编码图包括：M’层，H’行，M’＝log_mN+1层，分别为第0层layer0，第1层layer1，……，第(M’-1)层layerlog_mN,H’行，分别为第0行，……第N-1行，N为m的整数次方，m为大于1的正整数。

进一步地，逻辑电路根据上述编码图，确定K个待编码的信息比特在所述码图中的位置。其中，所述K个待编码的信息比特在所述母码长度为N的编码图的位置包括：所述信息比特在所述编码图中的行位置索引集合H和所述信息比特在所述编码图中的层位置索引集合M，所述

0≤H≤N，0<M≤log_m N-1。

具体逻辑电路可以通过下面这些一种或者多种方式的任意一种或者几种组合来确定信息比特所在的行位置索引集合H，例如：根据极化权重(Polarization Weight,PW)序列、巴式参数或者高斯近似等进行位置索引集合的确定。由于这里确定信息比特所在的行位置索引集合H是现有技术，这里不再赘述。

进一步地，逻辑电路确定所述信息比特在编码图中的层位置索引集合M的方式有以下几种方式，举例如下：

或者，例二、逻辑电路确定所述信息比特在编码图中的层位置索引集合M的方式也可以为：所述层位置索引集合M是根据所述行位置索引集合H确定的。

具体：首先，逻辑电路从层位置索引集合M’中选择任意一层L确定为所述行位置索引H中任意一个信息比特所在的行索引h对应的层索引，h∈H。

其次，逻辑电路遍历所述行位置索引集合H中的h，确定出所有K个待编码的信息比特所在的层位置索引集合M。

又或者，逻辑电路确定所述信息比特在编码图层位置索引集合M的方式也可以为：

例三：针对上述例二的具体实现：

逻辑电路对信息比特的行位置索引集合H中的每一个h，按如下公式计算每个信息比特所在的层索引L，其中，所述公式为与h相关的函数。

上述的方式也可以参照图12对应的实施例的描述，这里就不再赘述。

最后，逻辑电路将输入比特序列u₁ ^N与新的矩阵G`_N进行矩阵相乘，生成编码后1×N的比特序列

以图6中的(a)和图6中的(b)为例，发送端根据输入比特序列u₁ ^N和新的矩阵G`_N，生成如图6中的(b)中的layer3层的N个比特，即生成编码后1×N的比特序列

基于上述的编码装置根据所述X₁ ^N＝u₁ ^N G`_N，获得编码后的比特序列X₁ ^N，由于所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在编码图中的位置生成的矩阵，实现了对现有的ploar码的编码矩阵的变换，获得新的信道编码。通过各种仿真结果显示，该信道编码的方法不仅极大地降低了系统在发送端进行编码时的误比特率(BitError Rate，BER)，进而降低了接收端在接收到之后进行译码时的FAR。

上述逻辑电路具体的信道编码过程，请参见图12以及图12对应的描述信道编码方法，此处不再赘述。在具体实现时，上述编码装置可以是芯片或者集成电路。

当上述实施例的信道编码方法中的部分或全部通过软件来实现时，参见图8所示，本发明实施例还提供了一种编码装置，所述装置包括：

进一步地，所述处理器1400，还用于生成新矩阵

其中，

n＝log₂ ^N。

进一步地，所述处理器，还用于生成比特序列

所述

进一步地，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层。

上述处理器还可以获得长度为N的编码图以及确定所述信息比特在所述编码图中的位置的过程均参见图12所述的信道编码方法的描述，这里就不再赘述。

上述编码装置的信道编码方法不仅降低了编码设备BER，进一步还可以降低译码时FAR，这种信道编码方法在译码设备进行译码时表现尤为明显，整体上改善了编译码的性能。

本发明实施例还提供了一种编码装置，包括处理器和存储器，如图9所示，所述存储器用于存储程序指令。

当所述编码装置包括存储器时，所述处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器生成获得比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

进一步地，所述所述处理器，用于生成新矩阵

其中，

n＝log₂ ^N。

进一步地，所述所述处理器，用于生成

上述存储器可以是物理上独立的单元，也可以与处理器集成在一起。

本发明实施例还可以提供另一种可选的实施例中，上述存储器位于编码装置之外，编码装置通过电路/电线与存储器连接，用于读取并执行所述存储器中存储的程序。

本发明实施例还提供的另一种编码装置可以包括：处理器和收发器，如图10所示，所述收发器，用于接收K个待编码的信息比特；以及发送发送比特序列X₁ ^N，K≥1且为整数。

进一步地，所述处理器，还用于生成所述新矩阵

其中，

n＝log₂ ^N。

进一步地，所述处理器，还用于获得比特序列

所述

进一步地，所述层位置索引集合M是根据所述行位置索引集合H获得的。

上述编码装置具体的编码过程请参见上述信息编码实施例以及图12的对应描述，这里就不再赘述。

进一步地，所述编码装置为基站或终端。

本发明另一实施例还提供了一种编码装置，如图11所示，该编码装置包括：

接收模块，用于获取K个待编码的信息比特，K≥1且为整数；

编码模块，用于生成比特序列X₁ ^N，所述X₁ ^N＝u₁ ^N G`_N，所述u₁ ^N是根据K个待编码的信息比特获得的比特序列，所述新矩阵G`_N是根据Polar码的编码生成矩阵和K个待编码的信息比特在母码长度为N的编码图的位置生成的矩阵；所述Polar码的编码生成矩阵为log₂N个矩阵F₂的克罗内克Kronecker乘积，

发送模块，用于发送所述比特序列X₁ ^N。

上述实施例提供的编码装置可以为基站或终端。

上述编码装置的信道编码方法不仅降低了编码设备BER，进一步降低了译码的FAR，这种信道编码方法在译码设备进行译码时表现尤为明显。

本发明另一实施例还提供一种可读存储介质，包括：

可读存储介质和计算机程序，所述计算机程序用于实现图12以及图12对应的方法实施例任一项所述的信道编码方法。

本发明另一实施例还提供一种程序产品，所述程序产品包括计算机程序，所述计算机程序存储在可读存储介质中，编码装置的至少一个处理器可以从所述可读存储介质读取所述计算机程序，所述至少一个处理器执行所述计算机程序使得编码装置实施图12以及图12对应的方法实施例任一项所述的信道编码方法。

本发明另一个实施例还提供一种编码系统，如图1所示，所述编码系统包括网络设备和终端设备，其中，所述网络设备包括：如上述各种编码装置；或者，所述终端设备包括上述各种编码装置。

具体的编码装置的各种装置结构以及完成的功能请参见上述各个实施例的具体描述，这里就不再赘述。

本发明实施例还提供了一种信道编码的方法，如下：

以待编码的信息比特序列为{1,1}为例，用另外的一种信道编码的方法进行实现，以因子图形式表示，其中颜色填充节点表示信息位，虚线阴影填充节点表示冻结位，其余白色未填充节点表示在编码过程中需要计算的变量节点。

因子图中虚线表示该变量节点或者校验关系尚未被利用，处于未激活状态。

在上述描述过程中，用X表示尚未确定的值；X本身只是一种表述方法，也可以讲所有未确定的值标记为2；一般将尚未确定的值标记为0。

从因子图的角度理解，计算出该因子图中最右边一列的所有变量节点对应的值，对应于完成编码过程，具体编码过程如下：

步骤1：如图激活因子图17-1的第3列的4个变量节点，其中，如果某个变量节点的信息已知，则将其设为对应的已知值；否则，则设其为X。发送端根据激活因子图17-1得到序列：{x,x,x,1}，称为比特序列C1。

步骤2：取序列C1的后半部分连两个比特x和1，对应于如图激活因子图17-2中第2列的后两个变量节点，称为序列C2。

步骤3:如激活因子图17-3:取序列C2的后半部分1，对应于激活因子图17-3中第1列的最后一个变量节点，称为序列C3。

步骤4：如激活因子图17-4:将序列C3与C2的前半部分进行异或，得到序列X，称为序列C4；该过程对应于激活因子图17-4中第1列的第三个变量节点：由于该变量节点是冻结位，则将序列C4置为0。

步骤5：如激活因子图17-5:将序列C4和序列C3进行异或得到序列1，对应于激活因子图17-5中第2列的第三个变量节点，即序列C2更新为序列{1,1}。

步骤6：如激活因子图17-6:将序列C2与序列C1的前半部分进行异或，得到序列{x,x}，称为序列C5：对应于激活因子图17-6中第2列的前两个变量节点。

步骤7：如激活因子图17-7:取序列C5的后半部分X，对应于激活因子图17-7第1列中第二个变量节点：由于该变量节点对应于信息位，则将其置为待发送的未编码信息1，称为序列C6。

步骤8：将序列C6与序列C5的前半部分进行异或，得到序列X，称为序列C7；该过程对应于激活因子图17-8中第1列的第一个变量节点：由于该变量节点是冻结位，则将C7置为0。

步骤9：将C5的后半部分置为序列C6，将序列C5的前半部分置为序列C6和序列C7异或之后的结果：即序列C5更新为{1,1}。

步骤10：将序列C1的后半部分置为序列C2，将序列C1的前半部分置为序列C2和序列C5异或之后的结果：即C1更新为{0,0,1,1}。

步骤11：通过上述的编码方式，输出编码后的比特序列{0,0,1,1}。

上述的信道编码过程也是一种实现方式，上述实施例的信道编码方法中的部分或全部可以通过硬件来实现也可以通过软件来实现，当上述实施例的信道编码方法中的部分或全部通过软件来实现时，针对上述的编码过程也可以提供一种编码装置，该装置可以包括处理器，所述处理器完成上述的编码过程；当通过硬件实现时，本实施例也可以提供一种编码装置，该装置包括：输入接口电路，用于接收K个待编码的信息比特，K≥1且为整数；逻辑电路，用于完成上述信道编码的方法；输出接口电路，用于输出编码后的比特序列。在具体实现时，上述编码装置可以是芯片或者集成电路。本发明实施例还提供了一种编码装置，包括处理器和存储器，所述存储器用于存储程序指令；所述处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述处理器用于执行上述的信道编码方法。

进一步地，上述存储器可以是物理上独立的单元，也可以与处理器集成在一起，在另一种可选的实施例中，上述存储器位于编码装置之外，编码装置通过电路/电线与存储器连接，用于读取并执行所述存储器中存储的程序。

本发明实施例还提供的另一种编码装置可以包括：处理器和收发器，所述收发器，用于接收K个待编码的信息比特；以及发送发送所述编码后的比特序列，K≥1且为整数；所述处理器用于执行上述的信道编码方法。

本发明实施例还提供的另一种编码装置可以包括多个编码单元，通过每个编码单元分别完成上述的信道编码方法的各个编码过程。

基于上述的各种实施例的描述，上述编码装置可以为图1中所示的网络设备或终端设备(例如，终端设备#1或终端设备#2)。具体地，在上行传输时，编码装置具体为终端设备，例如用户设备UE，终端设备具有实现上述各实施例中描述的信道编码方法的功能。在下行传输时，编码装置具体为网络设备，例如基站。终端设备或者网络设备具有实现上述各实施例中描述的信道编码方法的功能。这些功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。

除此之外，可选的为了使得编码装置的功能更加完善，上述的该编码装置还可以包括输入单元，显示单元，音频电路，摄像头和传感器等中的一个或多个(图中未示出)，所述音频电路还可以包括扬声器，麦克风等。

可选地，基于上述各个实施例提供的一种信道编码的方法，本发明另一个实施例还提供一种译码方法，如图13所示，所述方法包括：

S1300、接收端(译码侧)接收到待译码信息比特。

S1302、接收端根据译码算法进行译码，译码完成之后根据信息比特在编码图中的位置，获得信息比特。

所述的译码算法可以为串行抵消译码算法或者串行抵消列表译码算法。

本申请实施例在译码端的译码操作大致为：接收到待译码信息比特后，根据译码算法进行译码，译码完成之后根据信息比特在编码图中的位置，获得信息比特。

上述信息比特在编码图中的位置的确定方法以及编码图的描述请参见图3-图6对应的实施例的描述，这里就不再赘述。

进一步地，基于上述实施例提供的译码方法的同一发明构思，如图14所示，本申请实施例中还提供一种译码装置1400，该译码装置1400用于执行上述译码方法。具体的所述译码装置包括获取模块1401，用于获取到待译码信息比特序列；所述译码模块1402，用于根据译码算法进行译码，译码完成之后根据信息比特在编码图中的位置，获得信息比特。

上述译码方法中的部分或全部可以通过硬件来实现也可以通过软件来实现，当通过硬件实现时，译码装置1500包括：输入接口电路1501，用于获取待译码的比特序列；逻辑电路1502，用于执行上述译码方法；输出接口电路1503，用于输出译码后的序列。

可选的，译码装置1500在具体实现时可以是芯片或者集成电路。

可选的，当上述实施例的译码方法中的部分或全部通过软件来实现时，如图16所示，译码装置1600包括：存储器1601，用于存储程序；处理器1602，用于执行存储器1601存储的程序，当程序被执行时，使得译码装置1600可以实现上述实施例提供的译码方法。

可选的，上述存储器1601可以是物理上独立的单元，也可以与处理器1602集成在一起。

可选的，当上述实施例的译码方法中的部分或全部通过软件实现时，译码装置1500也可以只包括处理器1602。用于存储程序的存储器1601位于译码装置1600之外，处理器1602通过电路/电线与存储器1601连接，用于读取并执行存储器1601中存储的程序。

处理器1602可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)或者CPU和NP的组合。

处理器1602还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmablelogic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complexprogrammable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gatearray，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。

存储器1601可以包括易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)；存储器1601也可以包括非易失性存储器(non-volatilememory)，例如快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器1601还可以包括上述种类的存储器的组合。

本申请实施例还提供了一种计算机存储介质，存储有计算机程序，该计算机程序包括用于执行图3所示的编码方法和上述实施例图13提供的译码方法。

本申请实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行图13所示的译码方法。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims

1.一种信道编码方法，其特征在于，包括：

获得比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

发送所述比特序列X₁ ^N。

2.根据权利要求1所述的方法，其特征在于，所述

3.根据权利要求1所述的方法，其特征在于，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

4.根据权利要求1-3所述的任意一方法，其特征在于，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层。

5.根据权利要求1-3所述的任意一方法，其特征在于，所述层位置索引集合M是根据所述行位置索引集合H确定的。

6.一种编码装置，其特征在于，包括：

逻辑电路，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

输出接口电路，用于输出所述比特序列X₁ ^N。

7.根据权利要求6所述的编码装置，其特征在于，所述逻辑电路，还用于生成比特序列

所述

包括：所述

8.根据权利要求6所述的编码装置，其特征在于，所述逻辑电路，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

9.根据权利要求6-8所述的任意一编码装置，其特征在于，所述层位置索引集合M包括：从第1层到第log_m ^N-1层中的任意一层。

10.根据权利要求6-8所述的任意一编码装置，其特征在于，所述层位置索引集合M是根据所述行位置索引集合H确定的。

11.一种编码装置，其特征在于，所述装置包括：

处理器，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

12.根据权利要求11所述的编码装置，其特征在于，所述处理器，还用于生成比特序列

所述

13.根据权利要求11所述的编码装置，其特征在于，所述处理器，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

14.根据权利要求11-13所述的任意一编码装置，其特征在于，所述层位置索引集合M包括：从第1层到第(log_m N-1)层中的任意一层。

15.根据权利要求11-13所述的任意一编码装置，其特征在于，所述层位置索引集合M是根据所述行位置索引集合H确定的。

16.一种编码装置，其特征在于，所述装置包括：

存储器，所述存储器用于存储程序指令；

处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

17.根据权利要求16所述的编码装置，其特征在于，所述处理器，还用于生成比特序列

所述

18.根据权利要求16所述的编码装置，其特征在于，所述处理器，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C1^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

19.根据权利要求16-18所述的任意一编码装置，其特征在于，所述层位置索引集合M包括：从第1层到第(log_mN-1)层中的任意一层。

20.根据权利要求16-18所述的任意一编码装置，其特征在于，所述层位置索引集合M是根据所述行位置索引集合H确定的。

21.一种编码装置，其特征在于，包括：

接收单元，用于获取K个待编码的信息比特，K≥1且为整数；

编码单元，用于生成比特序列X₁ ^N，所述X₁ ^N＝D₁ ^NF_N,其中，F_N是一个N×N的矩阵，且

F_N为log₂N个矩阵F₂的克罗内克乘积，

发送单元，用于发送所述比特序列X₁ ^N。

22.根据权利要求21所述的编码装置，其特征在于，所述编码单元，还用于生成比特序列

所述

23.根据权利要求21所述的编码装置，其特征在于，所述编码单元，还用于生成比特序列D₁ ^N，所述D₁ ^N包括：比特序列C₁ ^N在所述编码图中的行位置索引集合H对应的比特和固定比特，所述比特序列C₁ ^N是按照所述编码图对所述

进行极化编码后获得的比特序列。

24.根据权利要求21-23所述的任意一编码装置，其特征在于，所述层位置索引集合M包括：从第1层到第(log_m N-1)层中的任意一层。

25.根据权利要求21-23所述的任意一编码装置，其特征在于，所述层位置索引集合M是根据所述行位置索引集合H确定的。

26.根据权利要求21所述的装置，其特征在于，所述编码装置为基站或终端。

27.一种编译码系统，包括：网络设备和终端设备，其特征在于，所述网络设备包括如权利要求6-10所述的任意一编码装置；或者，包括如权利要求11-15所述的任意一编码装置；或者，包括如权利要求16-20所述的任意一编码装置；或者，包括如权利要求21-26所述的任意一编码装置；或者，

所述终端设备包括如权利要求6-10所述的任意一编码装置；或者，包括如权利要求11-15所述的任意一编码装置；或者，包括如权利要求16-20所述的任意一编码装置；或者，包括如权利要求21-26所述的任意一编码装置。