KR20200001880A - 그래핀 실리콘 접합 트랜지스터 - Google Patents

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Abstract

본 발명에 일 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하여, 방사(radiation)에 의한 문턱전압에 영향을 미치지 않고, p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다.

Description

그래핀 실리콘 접합 트랜지스터 {Graphene-Silicon Junction Transistor}
본 발명은 그래핀 실리콘 접합 트랜지스터에 관한 것이다. 보다 상세하게는 BJT 형태의 그래핀 실리콘 접합 트랜지스터에 관한 것이다.
그래핀(graphene)은 탄소 화합물로서, 2차원 6각형 탄소 결정 구조(2-dimensional hexagonal crystalline carbon structure)를 가지는 물질이며 전기적, 열적 및 광학적 특성이 우수하여 최근 널리 연구되고 있다.
그래핀은 제로 에너지 갭 반도체(zero gap semiconductor)로서, 기본적으로 금속성(metal-like) 성격을 가지고 있으며, 캐리어 이동도(mobility)가 상온(15 내지 25℃)에서 100,000 cm2 V-1 s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있으나, 그래핀은 근본적으로 에너지 밴드 갭을 갖고 있지 않아 높은 온/오프 신호비(on/off signal ratio)를 요구하는 스위칭 소자에는 적절하지 않은 것으로 알려져 있다.
그리하여 그래핀에 에너지 밴드 갭을 부여하기 위한 여러 가지 방법들이 연구되어 왔다. 즉, 그래핀에 수직으로 전기장을 가하여 에너지 밴드 갭을 부여하는 방법, 그래핀과 기판 사이의 상호작용을 이용하여 에너지 밴드 갭을 형성하는 방법, 그래핀의 크기를 조절하여 양자 구속 효과로 인하여 에너지 밴드 갭을 획득하는 방법, 그래핀의 sp2 결합 구조를 부분적으로 sp3 결합으로 바꾸어 에너지 밴드 갭을 갖게 하는 방법 등과 같이 그래핀이 발견된 이래로 많은 연구 기관들에 의해 연구가 계속되어 왔다.
하지만, 그래핀에 에너지 밴드 갭을 형성하기 위한 이들 방법은 공정이 매우 까다롭고, 그래핀이 가지고 있는 우수한 물성들에 부정적인 요소로 작용하여, 이들 방법에 따라 그래핀에 에너지 밴드 갭이 형성된다 하더라도 기존의 소자들보다 우수한 소자 특성을 구현하지는 못했다.
특히, 종래의 그래핀을 이용한 트랜지스터로는 그래핀의 채널폭(channel width)을 10nm 이하로 작게 하여 사이즈 효과(size effect)에 의하여 밴드 갭(band gap)을 형성하는 전계 효과 트랜지스터(field effect transistor)가 주로 제작되었으나, 현재까지 기존의 실리콘(Si) 기반 트랜지스터(transistor)에 비해 월등한 스위칭 속도 (switching speed)나 온/오프 신호비(on/off signal ratio)를 구현하지는 못하고 있다는 문제점이 있다.
한편, 기존의 MOSFET에서 절연체의 능력은 가장 중요한 요소로서 볼 수 있는데, 그 이유로는 다음과 같다. MOSFET은 channel 형성에 의해 전류가 흐르거나(On) 또는 흐르지 않도록(Off) 조절을 할 수가 있다. 이때 절연체의 커패시터 능력이 MOSFET의 성능에서 중요한 요인이 된다.
한편, 방사선이 존재하는 공간에서는 정상적인 MOSFET의 기능을 기대할 수가 없다. 방사선은 에너지를 가진 빛으로서 MOSFET에 외부적인 요인으로 작용하기 때문이다. 방사(radiation)에 의해 절연체의 가전자대에 존재하던 전자는 전도대로 올라가게 되면서 MOSFET에 작용하는 전계로 인해 전자는 게이트 (gate) 쪽으로 이동하게 된다. 반면에, 정공은 가전자대를 따라 hopping을 하다가 반도체와 절연체의 계면(surface interface)에서 트랩(trap)으로 작용하게 된다. 따라서 문턱전압은 낮아지고 누설전류가 생기면서 소자의 on/off ratio에 영향을 미치게 된다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 방사에 의한 문턱전압에 영향을 받지 않는 그래핀 실리콘 접합 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 높은 집적도와 높은 전압 이득 및 전류 이득을 갖는 그래핀 실리콘 접합 트랜지스터를 제공하는 것이다.
본 발명에 일 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하여, 방사(radiation)에 의한 문턱전압에 영향을 미치지 않고, p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다.
일 실시 예에서, 상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer)을 더 포함할 수 있다. 이때, 상기 보호막 층은 Al2O3이고, 특정 두께의 Al2O3 유전체 층 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출되고, 상기 에칭 직후 상기 그래핀 층이 상기 실리콘 계면과 상기 Al2O3 유전체 층을 모두 커버하도록 이송(transfer)된다.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치되는 것을 특징으로 할 수 있다. 이때, 상기 제1 및 제2 그래핀 층의 상부 영역은 그래핀 패터닝에 의해 생성되고, 상기 그래핀 패터닝 이후에 그래핀 부착 해제(detach)가 수행되도록 상기 그래핀 패터닝 이전에 금속화(metallization)/리프트-오프(lift-off)가 수행될 수 있다.
일 실시 예에서, 상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함할 수 있다.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가될 수 있다.
본 발명의 다른 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층; 상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer); 및 하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층을 포함하고, 상기 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치된다.
일 실시 예에서, 상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함할 수 있다.
일 실시 예에서, 상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고, 상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다. 이때, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가된다.
일 실시 예에서, 상기 베이스 층 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, b)가 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정하는 것을 특징으로 할 수 있다. 한편, 상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가한다.
본 발명의 또 다른 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층; 상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer); 하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층; 및 상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 포함한다.
일 실시 예에서, 상기 컨트롤 전극은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 컨트롤 전극을 포함하고, 상기 제1 및 제2 컨트롤 전극은 상기 그래핀 층의 페르미 레벨(Fermi level)을 정전기적으로 튜닝하도록 구성될 수 있다.
일 실시 예에서, 상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고, 상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다.
일 실시 예에서, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고, 상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다. 이때, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가된다.
본 발명의 또 다른 측면에 따른 그래핀 실리콘 접합 트랜지스터는 베이스 층(Base layer); 및 하부 영역은 상기 베이스 층과 접촉되고, 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하도록 구성된 그래핀 층을 포함하고, 상기 컬렉터에 저항(RLoad)을 통해 전원 VDD가 인가된다.
일 실시 예에서, 상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고, 상기 그래핀 실리콘 접합 트랜지스터는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함할 수 있다. 상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다.
일 실시 예에서, 상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가된다.
일 실시 예에서, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 전원 VDD를 가변할 수 있다. 한편, 상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가한다.
일 실시 예에서, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 저항(RLoad) 값을 가변할 수 있다.
본 발명의 일 실시예에 따른 그래핀 실리콘 접합 트랜지스터는 MOSFET이 아닌 BJT(Bipolar Junction Transistor)로서 절연체를 필요로 하지 않는다. 따라서 radiation에 의한 문턱전압에 영향을 미치지 않는다는 장점이 있다.
또한, 그래핀은 0.3nm로서 얇은 트랜지스터를 만들 수 있을 뿐만 아니라 기존의 물질과는 달리 페르미레벨의 변화가 자유롭기 때문에 p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다는 장점이 있다.
따라서, 그래핀 실리콘 접합 트랜지스터를 사용하면 결과적으로 얇으면서도 보다 큰 33.7의 전류이득(Current Gain)과 24.9의 전압이득(Voltage Gain)을 얻을 수 있다는 장점도 있다.
따라서, 그래핀을 사용하면 매우 얇으므로 칩이 높이 방향의 집적도를 증가시킬 수 있고, 높은 전압 또는 전류이득이라는 면에서는 전자전기분야에 적용할 수 있다. 뿐만 아니라, 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 방사선의 영향을 최소화하기 때문에 방사선이 존재하는 우주 또는 방사선을 이용하는 의료기기 분야에도 적용시킬 수 있다.
결과적으로 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 얇은 이차원 물질을 이용함으로써 칩의 높이방향 집적도를 높일 수 있을 뿐만 아니라 그래핀과 실리콘 접합간의 쇼트키 장벽(Schottky Barrier)의 조절이 가능하기 때문에 높은 전압 또는 전류이득을 얻을 수 있다. 또한 BJT(Bipolar Junction Transistor) 구조를 이용하기 때문에 절연체를 필요로 하지 않으므로 Radiation effect의 영향을 최소화할 수 있는 장점이 있다.
한편, 현재 디지털과 아날로그 산업은 MOSFET을 기반으로 발전하고 있지만, 방사선이 존재하는 환경에서는 MOSFET의 기능이 약화될 수 밖에 없으며, 이를 해결하기 위해 그래핀을 이용하여 높은 증폭 이득을 가진 BJT를 제공할 수 있다는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 그래핀과 그래핀 실리콘 접합 트랜지스터(GSJT: Graphene-Silicon Junction Transistor)의 구성 및 특징을 나타낸다.
도 2는 본 발명에 따른 GSAT의 구성과 특성을 나타낸다.
도 3은 본 발명에 따른 GSJT 및 MSBT (Metal Surface Barrier Transistor)의 구성 및 특성을 나타낸다.
도 4는 본 발명에 따른 p-타입 실리콘 상의 그래핀의 에너지 대역 다이어그램을 나타낸다.
도 5는 본 발명에 따른 GSJT를 이용한 공통 에미터 증폭기 구성을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1 , 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며, 도면들에 있어서 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조부호들은 동일한 구성요소들을 나타낸다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시를 위한 구체적인 내용을 설명하도록 한다.
도 1은 본 발명에 따른 그래핀과 그래핀 실리콘 접합 트랜지스터(GSJT: Graphene-Silicon Junction Transistor)의 구성 및 특징을 나타낸다. 도 1의 (a)는 실리콘 상의 단일-층 그래핀의 이미지와 라만 (Raman) 스펙트럼을 나타낸다. 2D 피크 (1348.35cm- 1)와 G 피크 (1528.23cm- 1)의 비율은 약 3이고, 이는 단일-층 그래핀을 나타낸다.
도 1의 (b)는 단일-층 그래핀으로 제작된 FET로부터의 IDS 대 VBG 그래프를 나타낸다. Dirac 전압은 거의 0V를 나타내며, 이는 낮은 환경 도핑 효과(low environmental doping effect)를 나타낸다.
도 1의 (c)는 GSJT의 측면-뷰 개략도를 나타낸다. 그래핀은 베이스에서 p-타입 실리콘과 접촉 상태에 있다. 이러한 영역은 도면에 표시된 바와 같이 Al2O3의 제2 층으로 커버되어 보호막을 형성한다. 컨트롤 전극(control electrode)은 필요하다면 정전기적으로 그래핀의 페르미 레벨(Fermi level)을 튜닝하는데 사용될 수 있다. 컨트롤 전극은 접지 상태에 있을 수 있다.
한편, 도 1의 (c)의 GSJT의 구성에 대해 도면을 참조하여 상세하게 살펴보면 다음과 같다. 그래핀 실리콘 접합 트랜지스터 (GSJT, 100)은 베이스 층(Base layer, 110), 그래핀 층 (120), 보호막 층(Passivation layer, 130), 컨트롤 전극 (Control electrode, 140) 및 금속 패드 (150)를 포함한다. 한편, 그래핀 층(120)은 상기 베이스 층(110)의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층(121, 122)을 포함할 수 있다.
베이스 층(110)은 GSJT의 베이스에 해당하며, p-타입 실리콘으로 이루어질 수 있다. 여기서, 이러한 GSJT 디바이스에 대해 p-타입 실리콘 (10-20 옴-cm, 도핑 농도
Figure pat00001
) 웨이퍼가 사용될 수 있다.
한편, 상기 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다.
보호막 층(130)은 베이스 층 (110)의 상부에 적층되고, 그래핀 층 (120)이 베이스 층 (110)과 접합을 형성한 부분을 보호한다. 일 실시 예에 따르면, 보호막 층 (130)은 Al2O3층일 수 있다. ALD 공정을 이용하여 100nm 두께의 Al2O3 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출될 수 있다. 에칭 직후에, 그래핀 층 (120)이 실리콘 계면과 Al2O3 유전체 층을 모두 커버하도록 이송(transfer)된다. Al2O3 상의 그래핀 부분과 접촉하기 위해 팔라듐 (Pd)이 사용된다. 여기서, Pd는 p-타입 실리콘의 경우 쇼트키 장벽 높이 (~ 0.4eV)가 그래핀/p-실리콘의 경우 (0.45 - 0.48 eV)와 유사하기 때문에 그래핀에 대한 접촉 금속으로 선택될 수 있고, 그래핀과의 낮은-저항 접촉의 형성이 가능하다.
한편, 상기 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 상기 보호막 층 (130)의 상부에 배치되어, GSJT의 에미터와 컬렉터로 동작할 수 있다. 이때, 그래핀-그래핀 갭의 길이와 폭은 1.5mm로 360mm일 수 있다. 이러한 높은 비율은 그래핀 층 (120)으로부터의 임의의 직렬 저항 효과를 최소화하는데 유리하다. 그래핀 층 (120)이 가스에 대해 불침투성 (impermeable)이기 때문에, 실리콘 상에 산화 막 생성을 최소화하기 위해 그래핀은 즉시 이송된다. 패터닝 이후에, 다른 Al2O3 층 (40 mm)이 증착된다. 추가적인 산화와 환경적 도핑에 대해 디바이스를 보호하기 위해 최종적인 보호막 층 (130)이 사용된다.
한편, 제작 동안에 가장 보편적인 문제점은 그래핀 패터닝 이후에 액체 상태에서 그래핀의 부착 해제(detach)이다. 이러한 문제점을 해결하기 위해, 금속화(metallization)/리프트-오프(lift-off)가 그래핀 패터닝 이전에 수행될 수 있다. 이 경우, 이러한 GSJT 디바이스 수율은 90% 이상으로 급격히 증가된다.
한편, 컨트롤 전극 (140)은 상기 보호막 층 (130)의 상부에 배치되고, 상기 그래핀 층(110)과의 접합 장벽을 변화시켜주도록 구성된다.
한편, 금속 패드(150)는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된다. 이에 따라, 상기 금속 패드(150)에 의해 커버되지 않는 제1 및 제2 그래핀 층 (121, 122)의 일부 영역이 노출될 수 있다.
한편, 도 1의 (c)에서 모든 구성 요소들을 모두 포함하여 GSJT (100)이 구성되어야 하는 것은 아니고, 응용에 따라 자유롭게 응용 가능하다. 본 발명의 제1 실시 예에 따르면, GSJT (100)은 필수 구성 요소로 베이스 층 (110)과 제1 및 제2 그래핀 층 (121, 122)을 포함하도록 구성 가능하다. 이때, 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작할 수 있다. 한편, 제1 및 제2 그래핀 층 (121, 122)의 상부 영역은 그래핀 패터닝에 의해 생성되고, 그래핀 패터닝 이후에 그래핀 부착 해제(detach)가 수행되도록 상기 그래핀 패터닝 이전에 금속화(metallization)/리프트-오프(lift-off)가 수행될 수 있다.
또한, 본 발명의 제2 실시 예에 따르면, GSJT (100)은 필수 구성 요소로 베이스 층 (110), 그래핀 층 (120) 및 보호막 층 (130)을 포함하도록 구성 가능하다. 이때, 상기 그래핀 층 (120)의 상부 영역은 상기 보호막 층 (130)의 상부에 배치될 수 있다.
또한, 본 발명의 제3 실시 예에 따르면, GSJT (100)은 필수 구성 요소로 베이스 층 (110), 그래핀 층 (120), 보호막 층 (130) 및 컨트롤 전극 140)을 포함하도록 구성 가능하다. 이때, 컨트롤 전극(140)은 상기 보호막 층 (130)의 상부에 배치되고, 상기 그래핀 층 (120)과의 접합 장벽을 변화시켜주도록 구성될 수 있다.
도 1의 (d)는 p-타입 실리콘 상의 그래핀에 이해 형성된 다이오드의 전류 대 전압 특성을 나타낸다. 도면에서 인셋(inset)은 로그 스케일의 전류를 나타낸다. 한편, 저 전압 바이어스에서 순방향 특성 영역에서, 아래의 수학식 1에서 다이오드 이상(ideality) 인자 n ≒2.16을 얻을 수 있다. 따라서, 이와 같은 실험적으로 얻은 다이오드 이상 인자 n에 기반하여 GSJT 특성을 모델링하고, 전류 특성을 미리 예측하는 것도 가능하다.
Figure pat00002
여기서, IS는 역방향 포화 전류, q는 엘리멘터리 전하, n은 이상 인자, Vbias 는 바이어스 전압을 나타낸다.
도 2는 본 발명에 따른 GSAT의 구성과 특성을 나타낸다. 도 2의 (a)는 본 발명에 따른 GSAT의 구성과 바이어스 전압과 전류 흐름을 나타낸다. 측정 설정은 BJT의 측정 설정과 유사하게 구성 가능하다. 그래핀의 상부에 제2 층으로 Al2O3 층은 편의상 도시를 생략하였다.
한편, 도 1의 (c) 및 도 2의 (a)의 따른 GSAT의 구성과 바이어스 전압과 전류 흐름에 대해 도면을 참조하여 상세하게 살펴보면 다음과 같다. 전술한 바와 같이, 컨트롤 전극 (140)은 상기 보호막 층 (130)의 상부에 배치되고, 상기 그래핀 층(110)과의 접합 장벽을 변화시켜주도록 구성된다. 이때, 컨트롤 전극 (140)은 도시된 바와 같이, 상기 베이스 층(110)의 중심을 기준으로 대칭 형태인 제1 및 제2 컨트롤 전극 (141, 142)을 포함할 수 있다. 이에 따라, 상기 제1 및 제2 컨트롤 전극 (141, 142)은 상기 그래핀 층 (120)의 페르미 레벨(Fermi level)을 정전기적으로 튜닝하도록 구성될 수 있다.
한편, 금속 패드(150)는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된다. 이에 따라, 상기 금속 패드(150)에 의해 커버되지 않는 제1 및 제2 그래핀 층 (121, 122)의 일부 영역이 노출될 수 있다. 한편, 금속 패드 (150)는 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성되는 제1 및 제2 금속 패드 (151, 152)를 포함할 수 있다.
한편, 금속 패드(150)의 금속 타입은 p-타입 실리콘에 해당하는 베이스 층 (110)및 제1 및 제2 그래핀 층 (121, 122)의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택될 수 있다.
이때, 도 2의 (a)에 도시된 바와 같이, 상기 제1 금속 패드(151)와 상기 베이스 층 (110) 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드(152) 와 상기 베이스 층 (110) 하부 사이에 제2 전압 VCB가 인가될 수 있다.
도 2의 (b)는 본 발명에 따른 GSAT의 광학 이미지를 나타낸다. 그래핀이 차지하는 영역을 녹색 박스로 나타내었다. 베이스의 어두운 영역(dark area)는 Al2O3 가 에칭되어 실리콘이 노출된 영역이다. 도 2의 (b)에서 스케일 바(scale bar)는 4mm 이다.
도 2의 (c)는 본 발명에 따른 GSAT의 출력 특성을 나타낸다. 컬렉터 전류가 컬렉터-에미터 전압(VCE)의 함수로서 표시된다.
도 2의 (d)는 베이스-에미터 전압(VBE)의 함수로서 본 발명에 따른 GSAT의 Gummel 플롯 및 전류 이득(Current gain, β = IC/IB) 를 나타낸다. 인셋(inset)은 컬렉터 전류의 함수로서 전류 이득 β를 나타낸다.
도 2의 (a) 및 (d)를 참조하면, 상기 베이스 층 (110) 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, β)이 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정할 수 있다. 예를 들어, 전류 이득(Current gain, β)이 30 이상이 되도록 상기 제1 전압 VBE을 1.3V 이상으로 조정 가능하다. 반면에, 소비 전력 감소를 위한 저전력 구동을 위해 전류 이득이 특정 값 이하가 되도록 상기 제1 전압 VBE를 특정 전압 이하로 조정할 수 있다.
도 3은 본 발명에 따른 GSJT 및 MSBT (Metal Surface Barrier Transistor)의 구성 및 특성을 나타낸다. 구체적으로, 도 3의 (a), (b)는 각각 GSJT 및 MSBT의 구조적 비교를 나타낸다. GSJT의 3D 개략도에서, 제2 층의 Al2O3 층은 편의상 도시하지 않았다. GSJT과 비교하여, MSBT에서 그래핀은 금속 (Pd)로 단순히 대체하여, 동일한 구조에서 그래핀과 금속 간의 차이를 조사할 수 있다. 금속 일 함수 (metal work function)이 정전기적으로 튜닝 가능하기 때문에, 컨트롤 전극은 필요하지 않을 수 있다.
도 3의 (c)는 GSJT 및 MSBT의 Gummel 플롯을 나타낸다. 한편, 도 3의 (d)는 VBE 및 IC (인셋)의 함수로서 GSJT 및 MSBT의 전류 이득 비교를 나타낸다.
도 4는 본 발명에 따른 p-타입 실리콘 상의 그래핀 에너지 대역 다이어그램을 나타낸다. 구체적으로, 도 4의 (a), (b) 및 (c)는 각각 제로 바이어스, 역 (reverse) 바이어스 및 순 (forward) 바이어스를 나타낸다. 여기서, EC, EV 및 EF는 각각 전도 대역 (conduction band), 밸런스 대역 (valence band) 및 페르미 레벨을 나타낸다. 또한, VF 및 VR은 각각 순 바이어스 전압 및 역 바이어스 전압을 나타낸다. 또한, ybi는 빌트-인 전위(built-in potential)을 나타내고, fB, fBF 및 fBR 은 각각 제로 바이어스, 역 바이어스 및 순 바이어스를 갖는 쇼트키 장벽 높이 (Schottky barrier height)이다.
한편, 도 4의 (d)는 정상 동작 상태로 바이어스된 GSJT의 에너지 대역 다이어그램을 나타낸다. 한편, 도 4의 (e)는 MSBT의 에너지 대역 다이어그램을 나타낸다.
MSBT에 비해 GSJT의 주요 차이점은, 페르미 에너지 부근의 금속의 높은 밀도 상태 (DOS: density of states) 때문에 금속의 페르미 레벨이 거의 고정적이라는 점이다.
VBE 바이어스 하의 GSJT에 대해, 그래핀 에미터에서 p-실리콘 베이스로 이동하는 소수 캐리어 (전자들)는 그래핀 페르미 레벨의 천이에 의해 촉진된다. 더 높은 VBE 바이어스가 인가됨에 따라, 전자에 대한 장벽이 훨씬 낮아지고, 이는 소수 캐리어 주입을 증가시킨다. 결과적으로, 더 높은 VBE는 소수 캐리어 주입 대 다수 캐리어 확산 (즉, 전류 이득 β)의 비율을 증가시킨다. 이는 도 3의 (d)에 전류 이득 향상으로 나타내어진다. 양쪽 접합(junction)에서 장벽 높이와 관계없이, 캐리어 이동 및 전류 이득에 대한 궁극적 제한 요소는 그래핀의 낮은 밀도 상태(DOS)일 것이다. 이에 따라 도 3의 (d)의 전류 이득 포화 현상을 설명할 수 있다. 또한, IC가 증가함에 따라 베이스 내에 주입된 소수 캐리어가 베이스에서의 다수 캐리어 밀도에 근접함에 따라, 전류 이득은 포화 지점에 도달하고, 이는 에미터 효율을 감소시킨다.
도 5는 본 발명에 따른 GSJT를 이용한 공통 에미터 증폭기 구성을 나타낸다. 즉, 도 5의 (a)는 발명에 따른 GSJT를 이용한 공통 에미터 증폭기 구성과 회로도를 나타낸다. 여기서, B, C, 및 E는 각각 베이스, 컬렉터 및 에미터를 나타낸다.
한편, 도 1 및 도 5의 (a)의 GSJT를 이용한 공통 에미터 증폭기 구성에 대해 도면을 참조하여 상세하게 살펴보면 다음과 같다. 본 발명의 제4 실시 예에 따르면, GSJT(100)를 이용한 공통 에미터 증폭기 구성은 베이스 층 (110), 그래핀 층 (120) 및 부하 저항(RLoad, 210)를 포함한다. 한편, 입력 전압 (VAC) 단자에는 특정 주파수의 교류 (AC) 전압이 인가되고, DC 전압 (VBE, DC) 신호를 차단하기 위한 DC 차단 커패시터가 구비된다. 또한, DC 전압 (VBE, DC) 단자에는 DC 전압이 인가되고, DC 전압을 인가하고 AC 신호를 차단하기 위한 인덕터가 구비된다.
한편, 도 2 및 도 5의 (a)를 참조하면, 상기 그래핀 층 (120)은 상기 베이스 층 (110)의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층 (121, 122)을 포함할 수 있다. 이때, 상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드 (151, 152)를 더 포함할 수 있다. 이에 따라, 상기 제1 금속 패드 (151)와 상기 베이스 층 (110) 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드 (152)와 상기 베이스 층 (110) 하부 사이에 제2 전압 VCB가 인가될 수 있다.
전술한 바와 같이, 그래핀 층 (120)은 도 1에 도시된 바와 같이, 하부 영역은 상기 베이스 층 (110)과 접촉되고, 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하도록 구성될 수 있다.
한편, 상기 컬렉터에 부하 저항(RLoad, 210)을 통해 전원 VDD가 인가될 수 있다. 부하 저항(RLoad, 210) 값이 증가하면 부하 저항(210)에 의한 전압 강하가 증가하고, 이에 따라 출력 전압 (Vout)은 감소할 수 있다. 반면에, 부하 저항(RLoad, 210) 값이 감소하면 부하 저항(210)에 의한 전압 강하가 증가하고, 이에 따라 출력 전압 (Vout)은 증가한다.
이와 관련하여, 도 5의 (b)는 부하 저항 (RLoad)를 변경한 이후의 이득의 증가를 나타낸다. 따라서, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 부하 저항 (RLoad, 210) 값을 가변할 수 있다.
또는, 상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 전원 VDD를 가변할 수 있다.
한편, 도 5의 (c)는 증폭기 입력 (VAC)와 출력 전압 (Vout)의 과도 응답(transient response)을 나타낸다. 이때, 전압 이득은 약 24.9임을 알 수 있다.
이상에서는 본 발명에 따른 그래핀 실리콘 접합 트랜지스터(GSJT)에 대해 살펴보았다.
본 발명의 일 실시예에 따른 그래핀 실리콘 접합 트랜지스터는 MOSFET이 아닌 BJT(Bipolar Junction Transistor)로서 절연체를 필요로 하지 않는다. 따라서 radiation에 의한 문턱전압에 영향을 미치지 않는다는 장점이 있다.
또한, 그래핀은 0.3nm로서 얇은 트랜지스터를 만들 수 있을 뿐만 아니라 기존의 물질과는 달리 페르미레벨의 변화가 자유롭기 때문에 p 타입 반도체 물질과 결합 시 생기는 쇼트키장벽(Schottky Barrier)의 변화도 자유롭다는 장점이 있다.
따라서, 그래핀은 결과적으로 얇으면서도 보다 큰 33.7의 전류이득(Current Gain)과 24.9의 전압이득(Voltage Gain)을 얻을 수 있다는 장점도 있다.
따라서, 그래핀은 집적접도와 높은 전압 또는 전류이득이라는 면에서는 전자전기분야에 적용할 수 있다. 뿐만 아니라, 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 방사선의 영향을 최소화하기 때문에 방사선이 존재하는 우주 또는 방사선을 이용하는 의료기기 분야에도 적용시킬 수 있다.
결과적으로 그래핀 실리콘 접합 트랜지스터(Graphene-Silicon Junction Transistor)는 얇은 이차원 물질을 이용함으로써 칩의 집적도를 높일 수 있을 뿐만 아니라 그래핀과 실리콘 접합간의 쇼트키 장벽(Schottky Barrier)의 조절이 가능하기 때문에 높은 전압 또는 전류이득을 얻을 수 있다. 또한 BJT(Bipolar Junction Transistor) 구조를 이용하기 때문에 절연체를 필요로 하지 않으므로 Radiation effect의 영향을 받지 않는 장점이 있다.
한편, 현재 디지털과 아날로그 산업은 MOSFET을 기반으로 발전하고 있지만, 방사선이 존재하는 환경에서는 MOSFET의 기능이 약화될 수 밖에 없으며, 이를 해결하기 위해 그래핀을 이용하여 높은 증폭 이득을 가진 BJT를 제공할 수 있다는 장점이 있다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 그래핀 실리콘 접합 트랜지스터
110: 베이스 층
120: 그래핀 층
121, 122: 제1 및 제2 그래핀 층
130: 보호막 층
140: 컨트롤 전극
121, 122: 제1 및 제2 컨트롤 전극
150: 금속 패드
151, 152: 제1 및 제2 금속 패드
210: 부하 저항

Claims (20)

  1. 베이스 층(Base layer); 및
    하부 영역이 상기 베이스 층과 접촉되도록 구성된 제1 및 제2 그래핀 층을 포함하고,
    상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  2. 제1 항에 있어서,
    상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer)을 더 포함하고,
    상기 보호막 층은 Al2O3이고, 특정 두께의 Al2O3 유전체 층 증착 이후에, 완충 (buffered) HF 에칭을 통해 실리콘 계면이 노출되고, 상기 에칭 직후 상기 그래핀 층이 상기 실리콘 계면과 상기 Al2O3 유전체 층을 모두 커버하도록 이송(transfer)되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  3. 제2 항에 있어서,
    상기 제1 및 제2 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치되고,
    상기 제1 및 제2 그래핀 층의 상부 영역은 그래핀 패터닝에 의해 생성되고, 상기 그래핀 패터닝 이후에 그래핀 부착 해제(detach)가 수행되도록 상기 그래핀 패터닝 이전에 금속화(metallization)/리프트-오프(lift-off)가 수행되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  4. 제2 항에 있어서,
    상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  5. 제2 항에 있어서,
    상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
    상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고,
    상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  6. 베이스 층;
    상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer); 및
    하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층을 포함하고,
    상기 그래핀 층의 상부 영역은 상기 보호막 층의 상부에 배치되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  7. 제6 항에 있어서,
    상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 더 포함하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  8. 제6 항에 있어서,
    상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고,
    상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  9. 제8 항에 있어서,
    상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
    상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고
    상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  10. 제9 항에 있어서,
    상기 베이스 층 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, β)이 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정하고,
    상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  11. 베이스 층;
    상기 베이스 층의 상부에 적층되는 보호막 층(Passivation layer);
    하부 영역이 상기 베이스 층과 접촉되도록 구성된 그래핀 층; 및
    상기 보호막 층의 상부에 배치되고, 상기 그래핀 층과의 접합 장벽을 변화시켜주도록 구성된 컨트롤 전극(Control electrode)을 포함하는, 그래핀 실리콘 접합 트랜지스터.
  12. 제11 항에 있어서,
    상기 컨트롤 전극은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 컨트롤 전극을 포함하고,
    상기 제1 및 제2 컨트롤 전극은 상기 그래핀 층의 페르미 레벨(Fermi level)을 정전기적으로 튜닝하도록 구성되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  13. 제11 항에 있어서,
    상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고,
    상기 제1 및 제2 그래핀 층의 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  14. 제12 항에 있어서,
    상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
    상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되고,
    상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  15. 제14 항에 있어서,
    상기 베이스 층 하부를 통한 제1 전류 IB에 따른 상기 에미터에서의 제2 전류 IE의 비율인 전류 이득(Current gain, β)가 특정 값 이상이 되도록, 상기 제1 전압 VBE을 임계 전압 이상으로 조정하고,
    상기 제1 전압 VBE가 증가함에 따라 상기 전류 이득이 증가하는 것을 특징으로 하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  16. 베이스 층(Base layer); 및
    하부 영역은 상기 베이스 층과 접촉되고, 상부 영역은 각각 에미터(emitter)와 컬렉터(collector)로 동작하도록 구성된 그래핀 층을 포함하고,
    상기 컬렉터에 저항(RLoad)을 통해 전원 VDD가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  17. 제16 항에 있어서,
    상기 그래핀 층은 상기 베이스 층의 중심을 기준으로 대칭 형태인 제1 및 제2 그래핀 층을 포함하고,
    상기 제1 및 제2 그래핀 층의 상부 영역의 일부 위에 형성된 제1 및 제2 금속 패드를 더 포함하고,
    상기 금속 패드의 금속 타입은 p-타입 실리콘에 해당하는 상기 베이스 층 및 상기 제1 및 제2 그래핀 층의 쇼트키 장벽 높이와 가장 유사한 쇼트키 장벽 높이를 갖는 팔라듐(Pd)으로 선택되는, 그래핀 실리콘 접합 트랜지스터.
  18. 제17 항에 있어서,
    상기 제1 금속 패드와 상기 베이스 층 하부 사이에 제1 전압 VBE가 인가되고, 상기 제2 금속 패드와 상기 베이스 층 하부 사이에 제2 전압 VCB가 인가되는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  19. 제18 항에 있어서,
    상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 전원 VDD를 가변하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
  20. 제18 항에 있어서,
    상기 에미터에 제1 교류 전압 VAC가 입력되고, 상기 컬렉터에서 제2 교류 전압 Vout이 출력됨에 따라 상기 제1 및 제2 교류 전압의 비율에 해당하는 전압 이득 (Voltage gain)이 특정 값 이상이 되도록 상기 저항(RLoad) 값을 가변하는 것을 특징으로 하는, 그래핀 실리콘 접합 트랜지스터.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170552A (ja) * 2008-01-11 2009-07-30 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US20140284552A1 (en) * 2013-03-20 2014-09-25 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Graphene base transistor with reduced collector area
KR101616271B1 (ko) * 2008-12-22 2016-05-12 이하페 게엠베하 이노베이션즈 포 하이 퍼포먼스 마이크로일렉트로닉스/라이프니츠-인스티튜트 퓌어 인노바티베 미크로엘렉트로닉 단극성 헤테르 접합-공핍 층 트랜지스터

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170552A (ja) * 2008-01-11 2009-07-30 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
KR101616271B1 (ko) * 2008-12-22 2016-05-12 이하페 게엠베하 이노베이션즈 포 하이 퍼포먼스 마이크로일렉트로닉스/라이프니츠-인스티튜트 퓌어 인노바티베 미크로엘렉트로닉 단극성 헤테르 접합-공핍 층 트랜지스터
US20140284552A1 (en) * 2013-03-20 2014-09-25 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Graphene base transistor with reduced collector area

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