KR20200001557A - 광 반도체 디바이스 및 방법 - Google Patents

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Abstract

방법은 기판 위의 제1 산화물 층 - 상기 제1 산화물 층은 상기 기판 상에 배치됨 - 에 실리콘 도파관 섹션을 형성하는 단계, 상기 제1 산화물 층 위에 라우팅 구조물 - 상기 라우팅 구조물은 하나 이상의 절연 층 및 상기 하나 이상의 절연 층에서의 하나 이상의 전도성 특징부를 포함함 - 을 형성하는 단계, 상기 라우팅 구조물의 영역을 리세싱하는 단계, 상기 라우팅 구조물의 리세싱된 영역에 질화물 도파관 섹션 - 상기 질화물 도파관 섹션은 상기 실리콘 도파관 섹션 위로 연장함 - 을 형성하는 단계, 상기 질화물 도파관 섹션 위에 제2 산화물 층을 형성하는 단계, 및 상기 라우팅 구조물에 반도체 다이를 부착하는 단계를 포함하며, 상기 다이는 상기 전도성 특징부에 전기적으로 접속된다.

Description

광 반도체 디바이스 및 방법{PHOTONIC SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호참조
본 출원은, 2018년 6월 27일 출원된 미국 가특허 출원 번호 제62/690,760호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
전기적 시그널링 및 프로세싱은 신호 전송 및 프로세싱을 위한 하나의 기술이다. 최근 광학 시그널링 및 프로세싱이 점점 더 많은 응용분야에 사용되어 왔는데, 특히 신호 전송을 위한 광학 섬유 관련 애플리케이션의 사용으로 인해 그러하다.
광학 시그널링 및 프로세싱은 통상적으로 완전히 갖춘(full-fledged) 애플리케이션을 제공하도록 전기적 시그널링 및 프로세싱과 조합된다. 예를 들어, 광학 섬유는 장거리 신호 전송에 사용될 수 있고, 전기적 신호는 단거리 신호 전송 뿐만 아니라 프로세싱 및 제어에 사용될 수 있다. 따라서, 광학 신호와 전기적 신호 간의 변환 뿐만 아니라 광학 신호 및 전기적 신호의 프로세싱을 위해 광학 컴포넌트 및 전기적 컴포넌트를 집적한 디바이스가 형성된다. 따라서, 패키지는 광학 디바이스를 포함한 광학(광) 다이 및 및 전자 디바이스를 포함한 전자 다이 둘 다를 포함할 수 있다.
방법은, 기판 위의 제1 산화물 층에 실리콘 도파관 섹션을 형성하는 단계로서, 상기 제1 산화물 층은 상기 기판 상에 배치된 것인, 상기 실리콘 도파관 섹션 형성 단계; 상기 제1 산화물 층 위에, 하나 이상의 절연 층 및 상기 하나 이상의 절연 층 내의 하나 이상의 전도성 특징부를 포함하는 라우팅 구조물을 형성하는 단계; 상기 라우팅 구조물의 영역을 리세싱하는 단계; 상기 라우팅 구조물의 리세싱된 영역에 질화물 도파관 섹션을 형성하는 단계로서, 상기 질화물 도파관 섹션은 상기 실리콘 도파관 섹션 위로 연장하는 것인, 상기 질화물 도파관 섹션 형성 단계; 상기 질화물 도파관 섹션 위에 제2 산화물 층을 형성하는 단계; 및 상기 라우팅 구조물에 반도체 다이를 부착하는 단계로서, 상기 다이는 상기 전도성 특징부에 전기적으로 접속되는 것인, 상기 부착하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 내지 도 1c 및 도 2는 일부 실시예에 따른 광 시스템(photonic system)의 평면도 및 단면도를 예시한다.
도 3a 내지 도 3c는 일부 실시예에 따른 하이브리드 광 시스템의 광 디바이스 및 광학 네트워크의 개략도를 예시한다.
도 4a 내지 도 4c 및 도 5는 일부 실시예에 따른 광 시스템의 평면도 및 단면도를 예시한다.
도 6a 내지 도 6h는 일부 실시예에 따라 집적 광 구조물을 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 7a-7c 내지 도 10a-10d는 일부 실시예에 따라 집적 광 구조물의 하이브리드 광학 네트워크를 형성하기 위한 프로세스 중의 중간 단계의 단면도들 및 평면도들을 예시한다.
도 11a-11c 내지 도 14a-14d는 일부 실시예에 따라 집적 광 구조물의 에지 커플러(edge coupler)를 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 15a 내지 도 15c는 일부 실시예에 따라 제1 집적 광 구조물을 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 16a 내지 도 16g는 일부 실시예에 따라 제2 집적 광 구조물을 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
도 17 내지 도 19는 일부 실시예에 따라 집적 광 구조물을 형성하기 위한 프로세스 중의 중간 단계의 단면도들을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따라, 광학 디바이스 및 전기적 디바이스 둘 다를 포함하는 광 시스템(Photonic system) 및 이를 형성하는 방법이 제공된다. 특히, 실리콘 질화물 도파관에 커플링된 실리콘 도파관을 포함하는 광학 네트워크를 갖는 광 시스템이 형성된다. 실리콘 질화물 도파관은 실리콘 도파관보다 더 낮은 신호 전파 손실을 가지며, 그리하여 비교적 더 긴 거리에 걸쳐 광학 신호를 전송하는데 사용된다. 기판으로의 광학 신호의 누설을 감소시키기 위해 도파관 위에 클래딩이 형성될 수 있다. 일부 실시예에서, 실리콘 질화물 도파관은 실리콘 도파관 위의 층에 형성된다. 일부 실시예에서, 실리콘 도파관은 제1 구조물에 형성되고, 실리콘 질화물 도파관은 제2 구조물에 형성되며, 그 다음 구조물들이 함께 본딩된다. 실리콘 도파관과 별개의 구조물에 실리콘 질화물 도파관을 형성함으로써, 실리콘 질화물 도파관은 실리콘 질화물 도파관의 성능을 개선하는 기술을 사용하여 형성될 수 있다. 일부 실시예에 따라 광 시스템을 형성하는 중간 단계들이 예시된다. 일부 실시예의 일부 변형예들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다.
도 1a 내지 도 1c는 일부 실시예에 따른 광 시스템(100)을 예시한다. 광 시스템(100)은 예컨대 고성능 컴퓨팅(HPC; high performance computing) 시스템일 수 있고, 복수의 사이트(site)(10)를 포함하며, 이들의 각각은 개별 컴퓨팅 시스템일 수 있다. 도 1a는 복수의 사이트(10)를 포함하는 광 시스템(100)의 평면도를 도시한다. 도 1b는 도 1a에 표시된 바와 같은 2개의 인접한 사이트(10)의 클로즈업을 도시하고, 도 1c는 도 1b에 표시된 바와 같은 단면 C-C'을 통한 단면도를 도시한다. 각각의 사이트(10)는 집적 광 구조물(IPS; integrated photonic structure)(20)에 커플링된 하나 이상의 다이(예컨대, 아래에 보다 상세하게 기재되는 다이(210, 212, 214, 또는 216))를 포함한다. 도 1a 내지 도 1c에 도시된 바와 같이, IPS(20)는 상호접속 기판(30)에 부착될 수 있다.
각각의 사이트(10)는 IPS(20)에 형성된 하나 이상의 광학 네트워크(40)를 사용하여 다른 사이트(10)와 통신한다. IPS(20)에 형성된 광학 네트워크(40)는 도파관 및 다른 광 컴포넌트를 포함할 수 있다. 일부 실시예에서, 광학 네트워크(40)는 실리콘(Si) 도파관 및 실리콘 질화물(SiN) 도파관, 예컨대 도 5에서 아래에 보다 상세하게 기재되는 실리콘 도파관(50) 또는 질화물 도파관(60)을 포함할 수 있다. 일부 실시예에서, 도 1에 도시된 바와 같이, 광학 네트워크(40)는 광 시스템(100)의 각각의 사이트(10)로 이어지는 폐쇄 루프(또는 링)이다. 일부 실시예에서, 광학 네트워크(40)는 폐쇄 루프가 아닐 수 있거나, 분기 섹션들(branching sections)을 가질 수 있거나, 또는 분리된 섹션들을 포함할 수 있다. 실시예에서, 광학 네트워크(40)는 피어-투-피어 방식으로 사이트(10)와 이어지는 복수의 도파관을 포함한다. 광학 네트워크(40)는 사이트들(10) 사이에 광학 신호 및/또는 광학 출력을 전달할 수 있다. 일부 실시예에서, 광학 네트워크(40)는 또한 IPS(20)와 외부 컴포넌트 사이에 광학 신호 및/또는 광학 출력을 전달할 수 있다. 예를 들어, 광학 네트워크(40)는 하나 이상의 광학 섬유를 통해 외부 컴포넌트에 커플링될 수 있다.
광 시스템(100)의 각각의 사이트(10)는 하나 이상의 다이를 포함할 수 있으며, 이는 프로세스 다이(210), 메모리 다이(212), 전자 집적 회로(EIC; electronic integrated circuits)(214), 광 집적 회로(PIC; photonic integrated circuits)(216) 등, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도 1에 도시된 각각의 사이트(10)는 프로세스 다이(210), 메모리 다이(212), EIC(214), 및 PIC(216)를 포함하지만, 사이트(10)는 하나보다 더 많은 수의 각각의 유형의 다이, 또는 다른 유형의 다이를 포함할 수 있다. 프로세서 다이(210)는 예를 들어 CPU(central processing unit), GPU(graphics processing unit), ASIC(application-specific integrated circuit) 등을 포함할 수 있다. 메모리 다이(212)는 예를 들어 휘발성 메모리, DRAM(dynamic random-access memory), SRAM(static random-access memory) 등을 포함할 수 있다. 일부 경우에, 사이트(10)는, 메모리도 또한 포함하는 프로세서 다이(210)를 포함할 수 있다. 이러한 경우, 별개의 메모리 다이(212)가 사이트(10) 내에 존재하지 않을 수 있다.
일부 실시예에서, EIC 다이(214)는 사이트(10)와 연관된 광 디바이스의 동작을 제어하기 위한 제어 회로를 포함할 수 있다. 광 디바이스는 예를 들어 PIC(216)에 형성된 광 디바이스 및/또는 IPS(20)에 형성된 광 디바이스일 수 있다(도 6b 및 도 6c 참조). 일부 실시예에서, EIC 다이(214)는 또한 CPU를 포함할 수 있다. EIC 다이(214)는 전기 신호를 사용하여 PIC(216) 또는 IPS(20)의 광 디바이스와 통신할 수 있다. 일부 실시예에서, EIC(214)는, PIC(216)의 광검출기 또는 IPS(20) 내의 광검출기로부터 수신된 전기 신호와 같은, 광 디바이스로부터 수신된 전기적 신호를 처리하기 위한 회로를 포함한다. 예를 들어, EIC(214)는 컨트롤러, 트랜스임피던스 증폭기 등을 포함할 수 있다. EIC(214)는 하나 이상의 프로세서 다이(210)에 통신가능하게 커플링될 수 있다. 일부 경우에, EIC(214)는 프로세서 다이(210)로부터 수신된 전기적 신호(디지털 또는 아날로그)에 따라 광 디바이스의 고주파수 시그널링을 제어하도록 구성된다. 일부 실시예에서, EIC(212)의 기능이 프로세서 다이(210)의 일부일 수 있거나, 또는 프로세서 다이(210)의 기능이 EIC(212)의 일부일 수 있거나, 또는 프로세서 다이(210)와 EIC(212)는 단일 다이로서 같이 조합될 수 있다.
PIC(216)는 광학 네트워크(40)를 통해 전송된 광학 신호와 상호작용하거나 제어하거나 또는 이를 감지하는 광 디바이스(도 1a 내지 도 1c에 독립적으로 도시되지 않음)를 포함한다. 이 광 디바이스는, 광 변조기, 광검출기, 격자 커플러(grating coupler), 발광 다이오드 또는 레이저 등, 또는 이들의 조합과 같은 디바이스를 포함할 수 있다. 예를 들어, PIC(216)는 광학 네트워크(40)로부터 PIC(216) 내의 광검출기로 광학 신호를 커플링하는 격자 커플러를 포함할 수 있다. 또한, 트랜지스터, 다이오드, 커패시터, 저항기, 금속 라우팅 등과 같은 집적 전자 디바이스가 또한 PIC(216) 내에 형성될 수 있고, PIC(216) 내의 광 디바이스에 커플링될 수 있다.
일부 실시예에서, 상호접속 기판(30)은 예를 들어 유리 기판, 세라믹, 유전체 기판, 유기 기판(예컨대, 유기 코어), 반도체 기판(예컨대, 반도체 웨이퍼) 등일 수 있다. 상호접속 기판(30)은 전기적 커넥터(예컨대, 솔더 범프 등)에 의해 IPS(20)에 전기적으로 접속될 수 있다. 상호접속 기판(30)은 TSV(through-substrate-via), 금속화 층, 수동 또는 능동 소자 등을 포함할 수 있다. 일부 실시예에서, 상호접속 기판(30)은 존재하지 않을 수 있다. 이 방식에서, 광 시스템(100)은 SoW(System-on-Wafer), CoWoS(Chip-on-System-on-Wafer) 등일 수 있다. 일부 실시예에서, 상호접속 기판(30)은 집적 팬아웃 구조물, 재배선 구조물 등과 같은 또다른 유형의 구조물일 수 있다.
도 2로 가면, 실시예에 따른 광 시스템(101)의 일부의 단면도가 도시되어 있다. 도 2에 도시된 광 시스템(101)은 도 1a 내지 도 1c에 도시된 광 시스템(100)과 유사할 수 있다. 예를 들어, 광 시스템(101)은 도 1a 내지 도 1c에 도시된 바와 유사할 수 있는 IPS(20)를 포함한다. 광 시스템(101)은 하나 이상의 다이를 포함하는 복수의 사이트(10)를 포함한다. 도 2에 도시된 사이트(10)는 EIC(214) 및 PIC(216)를 포함하지만, 도 1a 내지 도 1c와 관련하여 상기에 기재된 바와 같이, 광 시스템(101)의 사이트(10)는 다른 다이를 포함할 수 있다. 다이는 전도성 커넥터(220)(예컨대, 솔더 범프 등)에 의해 IPS(20)에 전기적으로 접속된다. 일부 실시예에서, 언더필(underfill)(322)이 다이(예컨대, 214/216)와 IPS(20) 사이에 연장할 수 있다. 언더필(322)은 광 시스템(101)의 광 컴포넌트 및/또는 광학 네트워크(40)와 연관된 광학 파장에 대해 투명하거나 비교적 투명할 수 있다. IPS(20)는 비아(122) 또는 전기적 커넥터(224)(예컨대, 솔더 범프 등)에 의해 상호접속 기판(30)에 전기적으로 접속된다. 일부 실시예에서, 언더필(226)이 IPS(20)와 상호접속 기판(30) 사이에 연장할 수 있다.
계속 도 2를 참조하면, IPS(20)는 기판(104) 상에 형성된 라우팅 구조물(120)을 포함한다. 라우팅 구조물(120)은 하나 이상의 층을 포함하고 광학 네트워크(40)의 컴포넌트(예컨대, 도파관, 또는 아래에 기재된 다른 광 컴포넌트)를 포함하며, 전기적 라우팅(예컨대, 전도성 특징부(113), 도 6g 및 도 6h 참조) 또는 다른 전기적 컴포넌트를 포함할 수 있다. 전기적 라우팅은 광 시스템(101)의 컴포넌트들(예컨대, 사이트(10), 다이(214, 216/등), 상호접속 기판(30) 등) 간의 전기적 접속을 제공하고, 컴포넌트들 사이에 전기적 신호 또는 전기적 전력을 전송할 수 있다. 앞서 기재된 바와 같이, 광학 네트워크(40)는 사이트들(10)이 광학 신호를 사용하여 통신할 수 있게 해준다. 광학 네트워크(40)는 광학 네트워크(40)와 광학 섬유(140) 사이에 광학 신호를 커플링하는 하나 이상의 에지 커플러(90)를 포함할 수 있다. 이 방식에서, 광학 네트워크(40)는 하나 이상의 광학 섬유(140)를 통해 외부 컴포넌트와 통신할 수 있다.
계속 도 2를 참조하면, 광학 네트워크(40)는 광학 신호를 사용하여 PIC(216)와 통신할 수 있다. 예를 들어, 광학 네트워크(40)는 광학 신호를 PIC(216)를 향해 지향시키는 격자 커플러(152)를 포함할 수 있다. PIC(216)는, 광학 네트워크로부터 광학 신호를 수신하고 광학 신호를 광검출기(354)와 같은 PIC(216)의 광 컴포넌트로 커플링하는 커플러(352)(예컨대, 격자 커플러)를 포함할 수 있다. 일부 실시예에서, PIC(216)는 광학 신호를 광학 네트워크(40)의 격자 커플러(152)를 향해 지향시킬 수 있다. PIC(216)는 예를 들어 변조된 LED 또는 레이저 신호를 사용하여 광학 신호를 제공할 수 있다.
일부 실시예에서, 라우팅 구조물(120) 내의 광학 네트워크(40)는 상이한 재료로 형성된 도파관을 포함할 수 있다. 예를 들어, 광학 네트워크(40)는 실리콘으로부터 형성된 도파관(실리콘 도파관(50)) 및 실리콘 질화물로부터 형성된 도파관(질화물 도파관(60))을 포함할 수 있다. 이 방식에서, 광학 네트워크(40)는 “하이브리드(hybrid) 도파관” 네트워크로 간주될 수 있다. 여기에 기재된 바와 같은 하이브리드 도파관 네트워크(예컨대, 광학 네트워크(40))의 사용은, 아래에 보다 상세하게 기재되는, 사이트들(10) 사이의 광학 신호의 보다 효율적인 전송을 가능하게 할 수 있다. 실리콘 도파관(50) 또는 질화물 도파관(60)은 예를 들어 슬래브 도파관일 수 있다.
도 3a 내지 도 3c로 가면, 일부 실시예에 따라, 실리콘 도파관(50) 및 질화물 도파관(60) 둘 다를 포함하는 광학 네트워크(40)의 개략도가 도시되어 있다. 도 3a는 광학 네트워크(40)를 평면도로 도시하며, 명확하게 하기 위해 일부 특징부는 생략되거나 투명한 것으로 도시되어 있다. 도 3b 및 도 3c는 광학 네트워크(40)의 실리콘 도파관(50)과 통합될 수 있는 광 컴포넌트를 도시한다. 광학 네트워크(40)에서, 실리콘 도파관(50) 또는 질화물 도파관(60)은 일부 실시예에서 클래딩(70)으로 커버될 수 있으며, 이는 전파 손실 또는 광 누설을 감소시킬 수 있다. 클래딩(70)은 실리콘 이산화물(SiO2)과 같은 유전체 재료로 형성될 수 있고, 공기에 노출되는 표면을 가질 수 있다(도 10a 내지 도 10d 참조). 광학 네트워크(40)의 일부 부분은 클래딩(70)에 의해 커버되지 않을 수 있다. 예를 들어, 그 위에 다이(예컨대, 210, 212, 214, 216)가 배치되는 광학 네트워크(40)의 영역에서는, 유전체 재료가 클래딩(70)으로 형성되지 않을 수 있다. 클래딩(70) 없는 예시적인 영역이 사이트(10) 주변에 도 3a에 도시되어 있다. 도 3a에 도시된 광학 네트워크(40)는 설명을 위한 예인 것이며, 다른 실시예에서 광학 네트워크는 상이한 구성을 가질 수 있다.
일부 경우에, 실리콘 질화물로 형성된 도파관(예컨대, 질화물 도파관(60))은 Si로 형성된 도파관(예컨대, 실리콘 도파관(50))보다 나은 이점을 가질 수 있다. 예를 들어, 실리콘 질화물은 실리콘보다 높은 유전 상수를 가지며, 따라서 질화물 도파관(60)은 실리콘 도파관(50)보다 더 우수한 광의 내부 구속(internal confinement)을 가질 수 있다. 이는 또한, 질화물 도파관(60)의 성능 또는 누설이 프로세스 변동에 덜 민감하게, 치수 균일도에 덜 민감하게, 그리고 표면 거칠기(예컨대, 에지 거칠기 또는 선폭 거칠기)에 덜 민감하게 할 수 있다. 일부 경우에, 감소된 프로세스 감도로 인해, 질화물 도파관(60)을 실리콘 도파관(50)보다 더 쉽게 또는 덜 비싸게 처리할 수 있다. 이 특성은 질화물 도파관(60)이 실리콘 도파관(50)보다 더 낮은 전파 손실을 갖게 할 수 있다. 일부 경우에, 질화물 도파관(60)의 전파 손실(dB/cm)은 실리콘 도파관(50)의 약 0.1 %와 약 50 % 사이일 수 있다. 일부 경우에, 질화물 도파관(60)은 또한, 실리콘 도파관(50)보다 환경의 온도에 덜 민감할 수 있다. 예를 들어, 질화물 도파관(60)은, 실리콘 도파관(50)의 경우의 약 1% 만큼 작은, 온도에 대한 감도를 가질 수 있다.
도 3a에 도시된 광학 네트워크(40)는, 모드 컨버터(80)에서 함께 커플링되어 있는 질화물 도파관(60) 및 실리콘 도파관(50) 둘 다를 이용한다. 모드 컨버터(80)는 실리콘 도파관(50)에서 전송된 광학 신호가 질화물 도파관(60)으로 커플링될 수 있게 하며, 반대로도 마찬가지이다. 질화물 도파관(60)의 더 작은 전파 손실로 인해, 광학 네트워크(40)는 비교적 더 긴 거리에 걸쳐 신호를 전송하기 위해 질화물 도파관(60)을 사용한다. 이 방식으로, 더 많은 광학 신호 강도가 전송 동안 유지될 수 있다. 일부 실시예에서, 질화물 도파관(60)은 약 50 μm와 약 1000 μm 사이의 길이를 가질 수 있다. 광학 네트워크(40)의 일부 만곡 섹션에 대하여, 광학 네트워크(40)는, 실리콘 도파관(50)이 질화물 도파관(60)보다 더 작은 굽힘 반경(bending radius)을 가질 수 있기에(실리콘과 실리콘 질화물 간의 유전 상수 차이로 인해), 실리콘 도파관(50)을 사용한다.
도 3a 내지 도 3c에 도시된 바와 같이, 광학 네트워크(40)는 광검출기(154), 변조기(156), 격자 커플러(152) 또는 다른 컴포넌트와 같은 광 컴포넌트를 포함할 수 있다. 예시적인 사이트(10)가 도 3a에 도시되어 있으며, 이는 광 컴포넌트에 전기적으로 접속되거나 광 컴포넌트에 광학적으로 커플링되는 다이들(예컨대, 210, 212, 214, 216)을 포함할 수 있다. 도 3a는 단일 사이트(10)를 도시하지만, 복수의 다이 또는 사이트(10)가 광학 네트워크(40)의 복수의 광 컴포넌트 세트에 커플링될 수 있다. 도 3b는 실리콘 도파관(50)에 광학적으로 커플링되어 있는 격자 커플러(152), 광검출기(154), 및 변조기(156)의 평면도를 도시하고, 도 3c는 실리콘 도파관(50)에 광학적으로 커플링되어 있는 격자 커플러(152), 광검출기(154), 및 변조기(156)의 사시도를 도시한다. 광 컴포넌트는 실리콘 도파관(50)과 통합될 수 있고, 실리콘 도파관(50)과 함께 형성될 수 있다. 도 6a 내지 도 6d는 광검출기(154) 및 변조기(156)의 단면도들을 예시한다. 광 컴포넌트는 실리콘 도파관(50) 내의 광학 신호와 상호작용하도록 실리콘 도파관(50)에 광학적으로 커플링될 수 있다. 예를 들어, 격자 커플러가 실리콘 도파관 내의 광학 신호를 외부에 전송하도록 실리콘 도파관(50)에 광학적으로 커플링될 수 있고, 광 검출기(152)가 실리콘 도파관(50) 내의 광학 신호를 검출하도록 실리콘 도파관(50)에 광학적으로 커플링될 수 있고, 변조기(156)가 실리콘 도파관(50) 내의 광학 신호를 생성하도록 실리콘 도파관(50)에 광학적으로 커플링될 수 있다. 이 방식에서, 광학 네트워크(40)와 같은 하이브리드 광학 네트워크의 사용은, 질화물 도파관(60)에 의해 허용되는, 더 긴 거리에 걸친 광학 신호의 개선된 전송을 가질 수 있으면서, 또한 실리콘 도파관(50)에 의해 허용되는, 더 작은 굽힘 반경 및 집적 광 컴포넌트를 가질 수 있다.
도 4a 내지 도 4c로 가면, 일부 실시예에 따른 광 시스템(102)이 도시된다. 광 시스템(102)은 예컨대 고성능 컴퓨팅(HPC) 시스템일 수 있고, 복수의 사이트(10)를 포함하며, 이들의 각각은 개별 컴퓨팅 시스템일 수 있다. 도 4a는 복수의 사이트(10)를 포함하는 광 시스템(102)의 평면도를 도시한다. 도 4b는 도 4a에 표시된 바와 같은 2개의 인접한 사이트(10)의 클로즈업을 도시하고, 도 4c는 도 4b에 표시된 바와 같은 단면 C-C'을 통한 단면도를 도시한다. 각각의 사이트(10)는 집적 광 구조물(IPS)(20)에 커플링된 하나 이상의 다이(예컨대, 다이(210, 212, 또는 214))를 포함한다. 도 4a 내지 도 4c에 도시된 바와 같이, IPS(20)는 상호접속 기판(30)에 부착될 수 있다.
광 시스템(102)은, 도 4a 내지 도 4c의 광 시스템(102)이 PIC(216)을 포함하지 않는다는 것을 제외하고는, 도 1에 도시된 광 시스템(100)과 유사하다. 광 시스템(102)에서, 각각의 사이트(10)와 연관된 광 컴포넌트(예컨대, 광검출기, 변조기 등)가 IPS(20)에 형성되고 다이(212/214)에 전기적으로 접속된다. (일부 실시예에 따라, IPS(20)에 광 컴포넌트를 형성하기 위한 프로세스 흐름이 도 6a 내지 도 6e에서 아래에 기재됨.) 광 컴포넌트는 예컨대 EIC(214)에 전기적으로 접속되고 이에 의해 제어될 수 있다. IPS(20)에 광 컴포넌트를 형성함으로써, 각각의 사이트(10)에 더 적은 다이가 사용되며, 이는 비용, 컴포넌트의 수, 그리고 광 시스템의 크기도 또한 감소시킬 수 있다. 또한, 광학 네트워크(40)와 PIC(216) 간의 전송으로 인해 더 적은 광학 신호 강도가 손실될 수 있으며, 이는 광 시스템에 의해 사용되는 전력을 감소시킬 수 있다.
도 5로 가면, 일부 실시예에 따른 광 시스템(103)의 일부의 단면도가 도시되어 있다. 도 5에 도시된 광 시스템(103)은 도 4a 내지 도 4c에 도시된 광 시스템(102)과 유사할 수 있다. 예를 들어, 광 시스템(103)은 PIC(216)를 포함하지 않는다. 광 시스템(103)은 하나 이상의 다이를 포함하는 복수의 사이트(10)를 포함한다. 도 5에 도시된 사이트(10)는 2개의 EIC(214)를 포함하지만, 도 1a 내지 도 4c에 관련하여 상기에 기재된 바와 같이, 사이트(10)는 다른 다이를 포함할 수 있다. 다이는 전도성 커넥터(220)(예컨대, 솔더 범프 등)에 의해 IPS(20)에 전기적으로 접속된다. 일부 실시예에서, 언더필(322)이 다이(예컨대, 214/216)와 IPS(20) 사이에 연장할 수 있다. 언더필(322)은 광 시스템(103)의 광 컴포넌트 및/또는 광학 네트워크(40)와 연관된 광학 파장에 대해 투명하거나 비교적 투명할 수 있다. IPS(20)는 비아(122) 또는 전기적 커넥터(224)(예컨대, 솔더 범프 등)에 의해 상호접속 기판(30)에 전기적으로 접속된다. 일부 실시예에서, 언더필(226)이 IPS(20)와 상호접속 기판(30) 사이에 연장할 수 있다.
계속 도 5를 참조하면, IPS(20)는 기판(104) 상에 형성된 라우팅 구조물(120)을 포함한다. 라우팅 구조물(120)은 하나 이상의 층을 포함하고 광학 네트워크(40)의 컴포넌트(예컨대, 도파관, 또는 아래에 기재된 다른 광 컴포넌트)를 포함하며, 전기적 라우팅(예컨대, 전도성 특징부(113), 도 6g 및 도 6h 참조) 또는 다른 전기적 컴포넌트를 포함할 수 있다. 전기적 라우팅은 광 시스템(101)의 컴포넌트들(예컨대, 사이트(10), 다이(212, 214/등), 또는 상호접속 기판(30) 등) 간의 전기적 접속을 제공하고, 컴포넌트들 사이에 전기적 신호 또는 전기적 전력을 전송할 수 있다. 광학 네트워크(40)는 사이트들(10)이 광학 신호를 사용하여 통신할 수 있게 해준다. 예를 들어, EIC(214)는, 광학 네트워크(40)에서 광학 신호를 검출하는, 라우팅 구조물(120)에 형성된 광검출기(154)에 전기적으로 접속될 수 있다. EIC(214)는 또한, 광학 네트워크(40) 내의 광을 변조함으로써 광학 신호를 생성하는, 라우팅 구조물(120) 내의 변조기(156)에 전기적으로 접속될 수 있다. 광학 네트워크(40)는 실리콘으로부터 형성된 도파관(실리콘 도파관(50)) 및 실리콘 질화물로부터 형성된 도파관(질화물 도파관(60))을 포함할 수 있다. 광학 네트워크(40)는 광학 네트워크(40)와 광학 섬유(140) 사이에 광학 신호를 커플링하는 하나 이상의 에지 커플러(90)를 포함할 수 있다. 이 방식에서, 광학 네트워크(40)는 하나 이상의 광 섬유(140)를 통해 외부 컴포넌트와 통신할 수 있다.
도 6a 내지 도 14d로 가면, 일부 실시예에 따라, IPS(20)의 형성에 있어서의 중간 단계들이 도시된다. 도 6a 내지 도 14d에 도시된 프로세스는 도 1a-1c 내지 도 5에 도시된 바와 같은 광 구조물을 형성하도록 사용될 수 있지만, 다른 실시예에서 다른 프로세스가 사용될 수 있다. 도 6a 내지 도 6h는 일부 실시예에 따라 IPS(20)의 실리콘 도파관(50)을 형성하는 것의 단면도들을 도시한다. 일부 실시예에서, 도 6a 내지 도 6h에 도시된 특징부의 형성은 BEOL(Back End of Line) 프로세스의 일부일 수 있다. 도 7a 내지 도 10d는 일부 실시예에 따라 질화물 도파관(60) 및 모드 컨버터(80)의 형성에 있어서의 중간 단계의 평면도들 또는 단면도들을 도시한다. 도 7a 내지 도 10에 도시된 프로세스는 광 시스템의 형성의 일부로서 도 6a 내지 도 6h에 도시된 프로세스에 이어서 수행될 수 있다. 도 11a 내지 도 14d는 일부 실시예에 따라 질화물 도파관(60) 및 에지 커플러(90)의 형성에 있어서의 중간 단계의 평면도들 또는 단면도들을 도시한다. 도 11a 내지 도 14d에 도시된 프로세스는 광 시스템의 형성의 일부로서 도 6a 내지 도 6h에 도시된 프로세스에 이어서 수행될 수 있다. 일부 실시예에서, 도 7a 내지 도 10에 도시된 프로세스 및 도 11a 내지 도 14d에 도시된 프로세스는 동시에 수행될 수 있다.
도 6a 내지 도 6h는 일부 실시예에 따라 IPS(20)에 실리콘 도파관(50)을 형성하기 위한 프로세스를 도시한다. 먼저 도 6a로 가면, 산화물 층(106)이 기판(104) 위에 형성되고, 실리콘 층(108)이 산화물 층(106) 위에 형성된다. 기판(104)은 유리, 세라믹, 유전체, 또는 반도체 기판과 같은 재료일 수 있다. 예를 들어, 기판(104)은 벌크 반도체 등을 포함할 수 있고, 이는 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있다. 일부 실시예에서, 기판(104)은 실리콘 웨이퍼 또는 다른 유형의 반도체 웨이퍼와 같은 웨이퍼이다. 다층 또는 구배 기판과 같은 다른 기판 재료도 또한 사용될 수 있다. 일부 실시예에서, 기판(104)의 재료는, 실리콘, 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등을 포함한 합금 반도체, 또는 이들의 조합을 포함할 수 있다. 산화물 층(106)은 예를 들어 실리콘 산화물 등일 수 있다. 일부 실시예에서, 산화물 층(106)은 약 0.5 μm와 약 4 μm 사이의 두께를 가질 수 있다. 실리콘 층(108)은 도핑된 실리콘 또는 미도핑 실리콘을 포함할 수 있고, 약 0.1 μm와 약 1.5 μm 사이의 두께를 가질 수 있다. 일부 실시예에서, 기판(104), 산화물 층(106), 및 실리콘 층(108)은, BOX 기판(105)으로서 도 6a에 도시된, 매립 산화물(“BOX”) 기판으로서 형성될 수 있다.
도 6b에서, 실리콘 층(108)은 실리콘 도파관(50) 및 다른 광 컴포넌트에 대한 실리콘 영역을 형성하도록 패터닝된다. 예를 들어, 도 6b에 도시된 바와 같이, 실리콘 층(108)의 패터닝된 영역(154')은 광검출기(154)를 형성하는데 사용될 수 있고, 실리콘 층(108)의 패터닝된 영역(156')은 변조기(156)를 형성하는데 사용될 수 있다. 실리콘 층(108)은 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예를 들어, 하드마스크 층(예컨대, 도 6b에 도시되지 않은 질화물 층 또는 다른 유전체 재료)이 실리콘 층(108) 위에 형성되어 패터닝될 수 있다. 그 다음, 하드마스크 층의 패턴이 하나 이상의 에칭 기술, 예컨대 건식 에칭 및/또는 습식 에칭 기술을 사용하여 실리콘 층(108)에 전사될 수 있다. 일부 실시예에서, 실리콘 층(108)을 패터닝된 영역(154' 또는 156')으로 패터닝하기 위하여 하나보다 많은 포토리소그래피 및 에칭 시퀀스가 사용될 수 있다. 설명을 위한 목적으로, 광 컴포넌트(예컨대, 154, 156 등) 및 실리콘 도파관(50)은 연결되지 않은 것으로 도시되어 있지만, 광 컴포넌트 및/또는 실리콘 도파관(50)은 도 3a 내지 도 3c에 예시된 바와 같은 특정 설계에 요구되는 바에 따라 연결되거나 배열될 수 있다.
도 6c에서, 산화물 층(112)이 산화물 층(106) 및 패터닝된 실리콘 층(108) 위에 형성된다. 산화물 층(112)은 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 산화물 층(112) 및 실리콘 층(108)의 패터닝된 부분이 공면을 이루도록(coplanar), 평탄화 프로세스(예컨대, 화학 기계적 연마 프로세스)가 수행된다. 따라서, 산화물 층(112)은 실리콘 도파관(50)과 대략 동일한 두께를 가질 수 있으며, 이는 약 100 nm와 약 600 nm 사이, 예컨대 약 2200 Å일 수 있다. 산화물 층(112)을 평탄화한 후에, 광검출기(154) 및 변조기(156)의 형성의 일부로서, 실리콘 영역(154' 및 156') 내에 도펀트를 도입하도록 주입 프로세스가 수행될 수 있다. 실리콘 영역(154' 또는 156')은 p 타입 도펀트, n 타입 도펀트, 또는 조합으로 도핑될 수 있다.
계속 도 6c를 참조하면, 일부 실시예에서, 실리콘 영역(154' 및 156') 위에 그리고 실리콘 도파관(50) 위에 선택적인 에칭 정지 층(ESL; etch stop layer)(114)이 형성될 수 있다. ESL(114)은 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화질화물(SiOCN) 등과 같은 재료일 수 있고, 약 500 Å과 약 2500 Å 사이, 예컨대 약 1800 Å의 두께를 가질 수 있다. ESL(114)은 화학 CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 원자층 증착(ALD; atomic layer deposition) 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 실리콘 영역(154')을 노출시키도록 산화물 층(112)에 그리고 ESL(114)을 통해 개구를 패터닝함으로써 실리콘 영역(154')으로부터 광검출기(154)가 형성될 수 있다. 그 다음, 반도체 재료(개별적으로 표기되지 않음)가 개구에 의해 노출된 실리콘 영역(154') 상에 에피텍셜 성장될 수 있다. 반도체 재료는 예를 들어 게르마늄(Ge)일 수 있으며, 이는 도핑되거나 도핑되지 않을 수 있다. 반도체 재료를 형성한 후에, 유전체 층(116)이 ESL(114) 및 반도체 재료 위에 형성될 수 있다. 유전체 층(116)은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, CVD, PVD 등과 같은 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(116)은 산화물 층(112)과 유사한 산화물이다. 임의의 수락가능한 프로세스에 의해 형성된 다른 유전체 재료가 사용될 수 있다. 약 500 Å와 약 5000 Å 사이의 두께를 갖는 유전체 층(116)이 형성될 수 있다.
도 6d로 가면, 일부 실시예에 따라, 비아(122) 및 전도성 특징부(113)가 형성된다. 비아(122)는 예를 들어 TSV(through substrate vias) 등일 수 있다. 전도성 특징부(113)는 콘택, 비아, 금속화 층, 전기적 라우팅 라인 등, 또는 조합을 포함할 수 있다. 예를 들어, 도 6d에 도시된 전도성 특징부(113)는 광검출기(154) 또는 변조기(156)에의 콘택을 포함할 수 있다. 일부 실시예에서, 비아(122) 또는 전도성 특징부(113)의 형성 전에 유전체 층(116) 위에 유전체 층(118)이 형성된다. 유전체 층(118)은 유전체 층(116)과 유사한 재료일 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 형성 후에, 유전체 층(118)은 예컨대 CMP 프로세스를 사용하여 평탄화될 수 있다.
일부 실시예에서, 수락가능한 포토리소그래피 및 에칭 기술을 사용하여, 비아(122)를 위한 개구가 산화물 층(106 및 112) 및 유전체 층(116 및 118)을 통해 부분적으로 기판(104) 안으로 형성된다. 그 다음, 개구에 전도성 재료가 형성되며 비아(122)를 형성할 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(도시되지 않음)가 TaN, Ta, TiN, Ti, CoW 등과 같은 재료로부터 개구에 형성될 수 있고, ALD 등과 같은 퇴적 프로세스에 의해 개구에 형성될 수 있다. 일부 실시예에서, 구리 또는 구리 합금을 포함할 수 있는 시드 층(도시되지 않음)이 개구에 퇴적될 수 있다. 비아(122)의 전도성 재료가 예를 들어 ECP, 무전해 도금 등을 사용하여 개구에 형성될 수 있다. 전도성 재료는 구리, 은, 금, 텅스텐, 코발트, 알루미늄 등, 또는 이들의 합금과 같은 금속 또는 금속 합금을 포함하는 금속성 재료일 수 있다. 비아(122) 및 산화물 층(118)의 상부 표면이 같은 높이이도록, 산화물 층(118)의 상부 표면을 따라 과도한 전도성 재료를 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 기판(104)의 배면은 비아(122)에의 전기적 접속을 형성하기 위해 비아(122)를 노출시키도록 박형화될 수 있다.
계속해서 도 6d를 참조하면, 전도성 특징부(113)가 다마신 프로세스, 예컨대 듀얼 다마신, 단일 다마신 등에 의해 형성될 수 있다. 예를 들어, 일부 실시예에서, 수락가능한 포토리소그래피 및 에칭 기술을 사용하여, 먼저 전도성 특징부(113)를 위한 개구가 산화물 층(118 및 116)에 형성된다. 그 다음, 개구에 전도성 재료가 형성되며 전도성 특징부(113)를 형성할 수 있다. 전도성 특징부(113)의 전도성 재료는 알루미늄, 구리, 텅스텐 등을 포함하는 금속 또는 금속 합금으로 형성될 수 있다. 다른 실시예에서 전도성 특징부(113)는 다른 기술 또는 재료를 사용하여 형성될 수 있다.
도 6e 및 도 6f로 가면, 추가의 유전체 층 및 전도성 특징부(113)가 유전체 층(118) 위에 형성되며, 라우팅 영역(121)을 형성한다. 도 6f는 도 6e에 표시된 단면 F-F'에 따른 단면도를 도시한다. 라우팅 영역(121)은 유전체 층, 전도성 특징부(113), 광 컴포넌트, 실리콘 도파관(50), 및 최종 라우팅 구조물(120)에 존재하는 다른 특징부를 포함한다(도 2 또는 도 5 참조). 명확하게 하기 위해, 추가의 유전체 층은 개별적으로 표기되지 않으며, 도시된 바보다 더 많거나 더 적은 유전체 층이 라우팅 영역(121)에 존재할 수 있다. 추가의 유전체 층은 유전체 층(114 또는 116) 또는 산화물 층(106 또는 112)과 유사한 재료일 수 있고, 유사한 기술을 사용하여 형성될 수 있다. 추가의 전도성 특징부(113)는 비아 또는 금속 라인을 포함할 수 있고, 도 6d의 전도성 특징부(113)와 유사한 방식으로 형성될 수 있다. 일부 실시예에서, 하나 이상의 전도성 패드(115)가 전도성 특징부(113) 상에 형성될 수 있다. 그 후에 전도성 패드(115) 상에 전도성 커넥터(220)(도 2 및 도 5 참조)가 형성된다. 전도성 패드(115)는 알루미늄, 구리, 텅스텐 등을 포함하는 전도성 재료일 수 있다. 일부 실시예에서, 그 다음, 패시베이션 층(117)이 라우팅 영역(121) 위에 형성된다. 패시베이션 층(117)은 SiN 등과 같은 재료일 수 있고, 약 1 μm와 약 3 μm 사이의 두께를 가질 수 있다. 패시베이션 층(117)은 앞서 기재된 바와 같은 수락가능한 퇴적 기술을 사용하여 형성될 수 있다.
도 6g 및 도 6h로 가면, 라우팅 영역(121)은 실리콘 도파관(50)의 영역 위로 리세싱되며, 리세싱된 영역(121')을 형성한다. 라우팅 영역(121)은 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 리세싱될 수 있다. 에칭 기술은 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있고, 리세싱은 복수의 에칭 단계를 포함할 수 있다. 일부 실시예에서, 라우팅 영역(121)은, ESL(114)의 일부가 남도록 에칭 프로세스를 사용하여 리세싱되며, 남은 부분은 도 6g 및 도 6h에서 ESL(114')로 표시된다. 일부 실시예에서, ESL(114')의 남은 부분은 약 100 Å와 약 500 Å 사이, 예컨대 약 400 Å의 두께를 갖는다. 일부 실시예에서, ESL(114')의 남은 부분은 100 Å보다 작은 두께, 예컨대 약 50 Å보다 작은 두께를 갖는다. 일부 실시예에서, 라우팅 영역(121)은, ESL(114)을 완전히 제거하며 실리콘 도파관(50)을 노출시키는 에칭 프로세스를 사용하여 리세싱된다. 리세싱된 영역(121')은 실리콘 도파관(60) 및/또는 클래딩(70)이 형성되는 IPS(20)의 영역에 대응할 수 있다(도 3a 참조). 리세싱되지 않은 라우팅 영역(121)의 남은 부분은, 클래딩(70)이 형성되지 않은 IPS(20)의 영역, 예를 들어 그 위에 다이가 배치될 수 있는 영역에 대응할 수 있다.
도 7a-7c 내지 도 10a-10d로 가면, 일부 실시예에 따라, 질화물 도파관(60)(예컨대, 도 10b 및 도 10c 참조) 및 모드 컨버터(80)(예컨대, 도 10a 참조)의 형성에 있어서의 중간 단계들이 도시되어 있다. 일부 실시예에서, 도 7a 내지 도 10d에 도시된 프로세스는 도 6g 및 도 6h에 도시된 구조물에 대해 수행될 수 있다. 모드 컨버터(80)는 실리콘 도파관(50)과 질화물 도파관(60)을 커플링하며, 광학 신호가 실리콘 도파관(50)과 질화물 도파관(60) 사이에 전송될 수 있게 해준다. 도 7a, 도 8a, 도 9a, 및 도 10a는 평면도를 도시하고, 도 7b, 도 7c, 도 8b, 도 8c, 도 9b, 도 9c, 및 도 10b 내지 도 10d는 각각의 평면도에 표시된 바와 같은 단면도를 도시한다. 예를 들어, 도 7b는 도 7a에 도시된 단면 B-B'을 통한 단면도를 도시한다.
도 7a 내지 도 7c에서, 도 6g 및 도 6h에 도시된 리세싱된 영역(121')과 유사한, 라우팅 영역(121)의 리세싱된 영역(121')이 도시된다. 도 7a에 도시된 리세싱된 영역(121')에서, 실리콘 층(108)(도 6a 및 도 6b 참조)은 테이퍼드 단부(tapered end)를 갖는 실리콘 도파관(50)을 형성하도록 패터닝되었다. 일부 실시예에서, 실리콘 도파관(50)은, 약 250 nm와 약 1000 nm 사이인 폭(W1) 또는 약 100 nm와 약 600 nm 사이인 두께(T1)를 갖는다. 일부 실시예에서, 실리콘 도파관(50)의 테이퍼드 단부는 약 10 μm와 약 500 μm 사이의 길이(L1)를 갖는다. 일부 실시예에서, 실리콘 도파관(50)의 테이퍼드 단부는 실리콘 도파관(50)의 길이 방향에 관련하여 약 0.7도와 약 1.4도 사이인 테이퍼 각도를 가질 수 있다. 다른 실시예에서, 실리콘 도파관(50)의 단부는 테이퍼드 형상이 아닌 다른 형상, 예컨대 라운딩된 형상 또는 평평한 형상을 가질 수 있다.
도 8a 내지 도 8c로 가면, 질화물 도파관(60)이 도 7a 내지 도 7c의 구조물에 도시된 실리콘 도파관(50) 위에 형성된다. 질화물 도파관(60)은 예를 들어, 산화물 층(112) 및 실리콘 도파관(50) 위에 실리콘 질화물의 층(도시되지 않음)을 퇴적한 다음, 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 실리콘 질화물 층을 패터닝함으로써 형성될 수 있다. 실리콘 질화물 층은 또한, 전체 구조물 위에, 예컨대 라우팅 영역(121) 위에 그리고 리세싱된 영역(121') 위에 형성될 수 있다. 일부 실시예에서, 포토레지스트 구조물이 실리콘 질화물 층 위에 형성되어 패터닝될 수 있으며, 그 다음 질화물 도파관(60)을 형성하도록 에칭 프로세스를 사용하여 실리콘 질화물 층으로 패턴 전사될 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있고, 에칭 프로세스는 실리콘 산화물 또는 다른 재료(예컨대, 패시베이션 층(117)의 재료)에 비해 실리콘 질화물에 선택적일 수 있다. 에칭 프로세스는 예를 들어, 라우팅 영역(121) 위로부터 또는 리세싱된 영역(121')의 일부 위로부터 실리콘 질화물을 제거할 수 있다. 실리콘 질화물은 CVD, LPCVD, PVD 등과 같은 적합한 퇴적 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 질화물 도파관(60)은, 약 200 nm와 약 1000 nm 사이인 폭(W2) 및 약 200 nm와 약 500 nm 사이인 두께(T3)를 가질 수 있다. 질화물 도파관(60)의 단부는 평평한 것으로 도시되어 있지만, 다른 실시예에서 질화물 도파관(60)의 단부는 또다른 형상(예컨대, 테이퍼드 형상, 라운딩된 형상 등)을 가질 수 있다.
도 8a 내지 도 8c에 도시된 바와 같이, 질화물 도파관(60)이 실리콘 도파관(50) 및 산화물 층(112) 위에 형성되고, 질화물 도파관(60)은 실리콘 도파관(50)의 테이퍼드 단부 위로 연장된다. 일부 실시예에서, 질화물 도파관(60)은 실리콘 도파관(50)의 단부로부터 길이(L2)만큼 실리콘 도파관(50) 위로 연장되며, 길이(L2)는 약 20 μm와 약 500 μm 사이이다. 실리콘 도파관(60)의 단부의 테이퍼드 형상은 실리콘 도파관(50) 내의 광학 신호가 소멸되게 하며 광학 신호의 에너지의 일부를 질화물 도파관(60) 안으로 커플링되게 한다. 마찬가지로, 질화물 도파관 내의 광학 신호는 실리콘 도파관(50) 안으로 커플링될 수 있다. 이 방식으로, 모드 컨버터(80)는 실리콘 도파관(50)의 광학 모드와 질화물 도파관(60)의 광학 모드를 커플링하도록 형성된다.
도 9a-9c 및 도 10a-10d는 실리콘 도파관(50) 및 질화물 도파관(60)을 둘러싸는 클래딩(70)(도 10a 내지 도 10d 참조)의 형성을 예시한다. 일부 실시예에서, 클래딩(70)은 실리콘 도파관(50) 및 질화물 도파관(60) 위에 형성된 산화물 층(124)(도 9a 내지 도 9c 참조)을 패터닝함으로써 형성된다. 산화물 층(124)은 클래딩(70)의 측벽 표면 및/또는 상부 표면이 공기(예컨대, 주변 대기)에 노출되도록 패터닝된다. 클래딩(70)의 더 높은 유전 상수와 공기의 더 낮은 유전 상수 사이의 계면은 클래딩(70) 내로부터의 광의 누설을 감소시킬 수 있다. 실리콘 도파관(50) 및 질화물 도파관(60)의 영역이 클래딩(70)에 의해 커버되며 공기에 의해 측방향으로 격리되도록 클래딩(70)을 형성함으로써, 실리콘 도파관(50) 및 질화물 도파관(60) 내의 광학 신호의 구속이 개선될 수 있다. 일부 경우에, 기재된 바와 같이 공기로 둘러싸이는 클래딩(70)을 형성하는 것은, 실리콘 도파관(50)과 기판(104) 사이의 광학 커플링으로 인해 광학 신호 손실량을 감소시킬 수 있다. 이 방식으로, 클래딩(70)은 실리콘 도파관(50)과 질화물 도파관(60) 사이의 커플링 효율을 개선하도록 모드 컨버터(80)로 동작하는 제2 모드 컨버터로 간주될 수 있다.
도 9a 내지 도 9c로 가면, 산화물 층(124)이 산화물 층(112), 노출된 실리콘 도파관(50) 및 질화물 도파관(60) 위에 형성된다. 산화물 층(124)은 산화물 층(112)과 유사한 재료일 수 있고 유사한 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 산화물 층(124)은 약 4 μm와 약 8 μm 사이의 산화물(112) 위의 두께(T4)를 갖도록 형성될 수 있다. 도 10a 내지 도 10d에서, 산화물 층(124)은 클래딩(70)을 형성하도록 패터닝된다. 산화물 층(124)은 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트 구조물이 산화물 층(124) 위에 형성되고 패터닝될 수 있으며, 그 다음 클래딩(70)을 형성하도록 에칭 프로세스를 사용하여 산화물 층(124)으로 패턴 전사될 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있고, 에칭 프로세스는 실리콘에 비해 실리콘 산화물에 선택적일 수 있다. 일부 실시예에서, 질화물 도파관(60)을 둘러싸는 클래딩(70)의 영역은 약 1.0 μm와 약 2.5 μm 사이인 폭(W3)을 가질 수 있고, 실리콘 도파관(50)을 둘러싸는 클래딩(70)의 영역은 약 6 μm와 약 10 μm 사이인 폭(W4)을 가질 수 있다. 일부 실시예에서, 클래딩(70)은 약 8 μm와 약 10 μm 사이인 두께(T5)를 가질 수 있다.
도 11a-11c 내지 도 16a-16c로 가면, 일부 실시예에 따라, 에지 커플러(90)의 형성에 있어서의 중간 단계들이 도시되어 있다. 일부 실시예에서, 도 11a 내지 도 16c에 도시된 프로세스는 도 6g 및 도 6h에 도시된 구조물에 대해 수행될 수 있다. 일부 실시예에서, 도 11a 내지 도 16c에 도시된 프로세스는 도 7a 내지 도 10d에 도시된 프로세스와 동시에 수행될 수 있다. 에지 커플러(90)는 실리콘 도파관(50)을 광학 섬유(140)(예컨대, 도 2, 도 3, 또는 도 5 참조)에 커플링하며, 광학 신호가 실리콘 도파관(50)과 외부 컴포넌트(도시되지 않음) 사이에 전송될 수 있게 해준다. 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 평면도를 도시하고, 도 11b, 도 11c, 도 12b, 도 12c, 도 13b, 도 13c, 도 14b-14e, 도 15b, 도 15c, 및 도 16b, 도 16c는 각각의 평면도에 표시된 바와 같은 단면도를 도시한다. 예를 들어, 도 11b는 도 11a에 도시된 단면 B-B'을 통한 단면도를 도시한다.
도 11a 내지 도 11c에서, 도 6g 및 도 6h에 도시된 리세싱된 영역(121')과 유사한, 라우팅 영역(121')의 리세싱된 영역(121')이 도시되어 있다. 도 11a 내지 도 11c에 도시된 리세싱된 영역(121') 및 도 7a 내지 도 7c에 도시된 리세싱된 영역(121')은 예를 들어 도 6g 및 도 6h에 도시된 동일 구조물의 상이한 리세싱된 영역(121')일 수 있다. 도 11a에 도시된 리세싱된 영역(121')에서, 실리콘 층(108)(도 6a 및 도 6b 참조)은 테이퍼드 단부를 갖는 실리콘 도파관(50)을 형성하도록 패터닝되었다. 도 11a 내지 도 11c에 도시된 패터닝된 실리콘 도파관(50)은 도 7a 내지 도 7c에 도시된 패터닝된 실리콘 도파관(50)과 동일한 형상 또는 상이한 형상을 가질 수 있다. 일부 실시예에서, 실리콘 도파관(50)의 테이퍼드 단부는 약 50 μm와 약 500 μm 사이의 길이(L3)를 갖는다. 도 11a에 도시된 바와 같이, 실리콘 도파관(50)의 단부는 점(point)으로 테이퍼될 수 있거나 또는 뭉툭한(blunt) 단부로 테이퍼될 수 있다. 일부 실시예에서, 실리콘 도파관(50)의 테이퍼드 단부는 실리콘 도파관(50)의 길이 방향에 관련하여 약 0.1도와 약 0.6도 사이인 테이퍼 각도를 가질 수 있다. 다른 실시예에서, 실리콘 도파관(50)의 단부는 테이퍼드 형상과 상이한 형상, 예컨대 라운딩된 형상, 평평한 형상 또는 또다른 형상을 가질 수 있다.
도 12a 내지 도 12c로 가면, 도 11a 내지 도 11c의 구조물에 도시된 실리콘 도파관(50)의 단부 위에 질화물 커플러(92)가 형성된다. 광학 신호는 실리콘 도파관(50)의 테이퍼드 단부로부터 질화물 커플러(92) 안으로 커플링된다. 그 다음, 질화물 커플러(92)는 광학 신호를 광학 섬유(140) 안으로 커플링한다. 기재된 바와 같이 실리콘 도파관(50)으로부터 광학 섬유(140)로 광학 신호를 커플링하도록 에지 커플러(90)에서의 질화물 커플러(92)의 사용은, 커플링된 광학 신호의 광학 구속을 증가시키고 따라서 손실을 감소시키며 커플링 효율을 개선할 수 있다. 질화물 커플러(92)는 앞서 기재된 질화물 도파관(60)과 유사한 방식으로 실리콘 질화물로부터 형성될 수 있고, 질화물 도파관(60)과 동시에 형성될 수 있다. 질화물 커플러(92)는 예를 들어, 실리콘 질화물의 층(도시되지 않음)을 퇴적한 다음, 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 실리콘 질화물 층을 패터닝함으로써 형성될 수 있다. 도 12a에 도시된 질화물 커플러(92)는 설명을 위한 예인 것이며, 질화물 커플러(92)는 도 12a에 도시된 바와 상이한 치수 또는 상이한 형상을 가질 수 있다. 예를 들어, 다른 실시예에서, 질화물 커플러(92)는 테이퍼드 형상, 다각형 형상, 직사각형 형상, 라운드 형상, 불규칙적 형상, 또는 또다른 형상을 가질 수 있다. 일부 실시예에서, 질화물 커플러(92)는, 약 0.5 μm와 약 5 μm 사이인 폭(W5) 및 약 100 nm와 약 500 nm 사이인 두께(T6)를 가질 수 있다. 일부 실시예에서, 질화물 커플러(92)는 질화물 도파관(60)과 대략 동일한 두께를 가질 수 있다. 질화물 커플러(92)는 약 400 μm와 약 1600 μm 사이인 길이(L3)를 가질 수 있다. 질화물 커플러(92)는 실리콘 도파관(50)의 단부로부터 길이(L4)만큼 실리콘 도파관 위로 연장될 수 있으며, 길이(L4)는 약 100 μm와 약 500 μm 사이이다.
도 13a 내지 도 13e는, 에지 커플러(90)를 형성하며, 질화물 커플러(92) 및 실리콘 도파관(50)을 둘러싸는 클래딩(70)의 형성을 예시한다. 에지 커플러(90)를 둘러싸는 클래딩(70)은 앞서 기재된 클래딩(70)으로 형성될 수 있다(도 10a 내지 도 10d 참조). 에지 커플러(90)가 클래딩(70)에 의해 커버되고 측방향으로 공기에 의해 격리되도록 클래딩(70)을 형성함으로써, 광학 신호의 손실이 감소될 수 있다. 앞서 기재된 바와 같이, 클래딩(70)은, 질화물 커플러(92) 위에 산화물 층(124)을 형성한 다음, 패터닝된 마스크를 사용하여 에칭 프로세스를 수행함으로써, 형성될 수 있다. 일부 실시예에서, 도 13a, 도 13c, 및 도 13d에 도시된 바와 같이, 에칭 프로세스는 또한, 질화물 커플러(92)의 측벽이 에칭 프로세스 후에 노출되도록 질화물 커플러(92)의 일부를 에칭한다. 일부 실시예에서, 질화물 커플러(92)의 노출된 측벽의 폭은 약 100 nm와 약 500 nm 사이일 수 있다.
도 14a 내지 도 14e로 가면, 기판(104)에서 섬유 트렌치(fiber trench)(134)가 에칭된다. 섬유 트렌치(134)는, 광학 섬유(140)(도 14c에 예시적으로 도시됨)를 지지하고 광학 섬유(140)의 에지 커플러(90)와의 정렬을 용이하게 하는데 사용된다. 섬유 트렌치(134)는 적합한 포토리소그래피 및 에칭 기술에 의해 형성될 수 있다. 예를 들어, 포토레지스트 구조물이 기판(104) 위에 형성되고 패터닝될 수 있으며, 그 다음 섬유 트렌치(134)를 형성하도록 에칭 프로세스를 사용하여 기판(104)으로 패턴 전사될 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있고, 에칭 프로세스는 실리콘 산화물 또는 실리콘 질화물에 비해 실리콘에 선택적일 수 있다. 섬유 트렌치(134)는 수직 또는 각진 측벽, 평평한 바닥 표면 또는 v형 바닥 표면을 가질 수 있고, 또는 이들 예와 상이한 형상을 가질 수 있다. 일부 경우에, 섬유 트렌치(134)의 형상 및 크기는 에칭 프로세스의 특성(예컨대, 에칭 시간, 에천트 선택 등)을 제어함으로써 제어될 수 있다. 일부 실시예에서, 섬유 트렌치(134)의 에지는 약 5 μm와 약 50 μm 사이인 거리(W6) 만큼 에지 커플러(90)로부터 분리될 수 있다. 섬유 트렌치(134)는, 약 0 μm와 약 50 μm 사이인 거리(W6) 만큼 기판(104)의 에지로부터 연장할 수 있다. 섬유 트렌치(134)는 약 50 μm와 약 150 μm 사이인, 기판(104) 안으로의 깊이(D1)를 가질 수 있다. 일부 실시예에서, 광학 섬유(140)는 광학 글루(도시되지 않음)에 의해 섬유 트렌치(134) 내에 고정될 수 있다. 일부 실시예에서, 하나보다 더 많은 섬유 트렌치(134)가 기판(104)에 형성될 수 있다. 이 방식으로, 도 6a-6c 내지 도 14a-14d는, 실리콘 도파관(50) 및 질화물 도파관(60) 둘 다를 갖는 광학 네트워크(40)를 포함하는 광 시스템의 실시예를 기재한다. 이 실시예에서, 실리콘 도파관(50)으로부터 기판(104) 안으로의 광학 누설을 감소시키기 위해, 질화물 도파관(60)이 실리콘 도파관(50) 위에 형성되고, 공기-격리된 클래딩(70)이 실리콘 도파관(50) 및 질화물 도파관(60) 위에 형성된다.
이제 도 15a 내지 도 19를 참조하면, 실리콘 도파관(50) 및 질화물 도파관(60)(모드 컨버터(80) 또는 에지 커플러(90)를 포함함)이 각각 제1 IPS 구조물(240)(도 15c 참조) 및 제2 IPS 구조물(250)(도 16g 참조)에 형성된 다음, IPS(20)(도 17 참조)를 형성하도록 함께 본딩되는, 실시예가 도시되어 있다. 이 실시예에서, 질화물 도파관(60)은 IPS(20)에서 실리콘 도파관(50)과 실리콘 기판(104) 사이에 위치될 수 있다. 실리콘 도파관(50)과 실리콘 기판(104) 사이의 누설은 실리콘 도파관(50)과 기판(104) 사이의 증가된 거리로 인해 감소될 수 있다. 이 방식으로, 질화물 도파관(60)의 전술한 이점을 가지면서 또한 클래딩(60)의 형성없이 감소된 광학 신호 손실을 갖는 광학 네트워크(40)가 형성될 수 있다. 도 17에 도시된 IPS(20)는, 도 2에 도시된 광 시스템(101), 도 5에 도시된 광 시스템(103), 또는 여기에 기재된 다른 실시예 광 시스템에 사용될 수 있다.
도 15a 및 도 15b는 일부 실시예에 따라 제1 IPS 구조물(240)을 형성하는 것의 단면도들을 도시한다. 일부 실시예에서, 도 15a 및 도 15b에 도시된 특징부의 형성은 BEOL(Back End of Line) 프로세스의 일부일 수 있다. 도 16a 및 도 16b는 일부 실시예에 따라 제2 IPS 구조물(250)을 형성하는 것의 단면도들을 도시한다. 도 16b, 도 16d, 및 도 16f-16g는 도 16a에 표시된 바와 같은 단면 B-B'의 단면도들을 도시한다. 도 17 내지 도 19는 일부 실시예에 따라 IPS(20)를 형성하는 것의 단면도들을 도시한다.
도 15a에서 상부 라우팅 구조물(123)이 기판(230) 위에 형성된다. 상부 라우팅 구조물(123)은 추후에 형성되는 라우팅 구조물(120)(도 17 및 도 2 또는 도 5도 참조)의 일부이다. 일부 실시예에서, 상부 라우팅 구조물(123)은, 도 6e에 도시된 라우팅 영역(121)과 유사할 수 있고, 유사한 방식으로 형성될 수 있다. 예를 들어, 일부 실시예에서, 도 15a에 도시된 상부 라우팅 구조물(123)은 도 6a에 도시된 BOX 기판(105)과 유사한 BOX 기판 위에 형성될 수 있다. 실리콘의 층(예컨대, 실리콘 층(108), 도 6a 참조)이 실리콘 도파관(50) 및 집적 광 컴포넌트, 예컨대 광 검출기(154), 변조기(156), 격자 커플러(152)(도 15a 내지 도 19에 도시되지 않음) 또는 다른 컴포넌트를 형성하도록 패터닝될 수 있다. 그 다음, 전도성 특징부(113)가 실리콘 도파관(50) 및 집적된 광 컴포넌트(154/156) 위에 형성될 수 있고, 전도성 패드(115)가 전도성 특징부(113) 위에 형성된다.
도 15b에서, 전도성 커넥터(220)가 전도성 패드(115) 위에 형성되고, 상부 라우팅 구조물(123)이 캐리어(232)에 부착된다(예컨대, 접착제에 의해). 일부 실시예에서, 하나 이상의 유전체 층(222)이 전도성 패드(115) 위에 형성된 다음, 전도성 패드(115)를 노출시키도록 개구가 유전체 층(222)에 형성된다. 유전체 층(222)은 하나 이상의 산화물 층, 질화물 층, 에칭 정지 층, 패시베이션 층 등, 또는 이들의 조합을 포함할 수 있다. 유전체 층(222)은 적합한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다.
일부 실시예에서, 전도성 패드 및 유전체 층(222) 상에 UBM(underbump metallization)(221)이 형성된다. UBM(221)은 유전체 층(222) 및 전도성 패드(115) 상에 하나 이상의 전도성 층을 형성함으로써 형성될 수 있다. 전도성 층은 도금 프로세스와 같은 적합한 프로세스를 사용하여 형성될 수 있다. 전도성 층은 구리, 구리 합금, 은, 티타늄, 금, 알루미늄, 니켈 등, 또는 이들의 조합으로부터 형성될 수 있다. 그 다음, 전도성 층은 UBM(221)을 형성하도록 패터닝될 수 있다.
그 다음, 전도성 커넥터(220)가 UBM(221) 상에 형성된다. 전도성 커넥터(220)는 볼 그리드 어레이(BGA; ball grid array) 커넥터, 솔더 볼, 금속 필라, C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성된 범프 등일 수 있다. 전도성 커넥터(220)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 커넥터(220)는, 증발, 전해도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해 처음에 솔더 층을 형성함으로써 형성된다. 솔더 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행될 수 있다. 또다른 실시예에서, 전도성 커넥터(220)는 스퍼터링, 인쇄, 전해 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예컨대 구리 필라)이다. 금속 필라는 무연일 수 있고, 실질적으로 수직 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡 층(도시되지 않음)이 전도성 커넥터(220)의 상부 상에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 15c에서, 기판(104)이 제거되고 산화물 층(106)이 박형화되며, 제1 IPS 구조물(240)을 형성한다. 기판(104)은 평탄화 프로세스(예컨대, CMP 또는 그라인딩 프로세스), 에칭 프로세스, 또는 조합을 사용하여 제거될 수 있다. 산화물 층(106)은 평탄화 프로세스를 사용하여 박형화되며, 박형화된 산화물 층(106')을 형성할 수 있다. 일부 실시예에서, 박형화된 산화물 층(106')은 약 400 nm와 약 600 nm 사이의 두께를 가질 수 있다.
도 16a 내지 도 16g로 가면, 일부 실시예에 따른 제2 IPS 구조물(250)의 형성이 도시되어 있다. 도 16a 및 도 16b에서, 산화물 층(254)이 기판(252) 위에 형성된다. 기판(252)은 유리, 세라믹, 유전체, 또는 반도체 기판과 같은 재료일 수 있다. 예를 들어, 기판(252)은 벌크 반도체 등을 포함할 수 있고, 이는 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있다. 일부 실시예에서, 기판(252)은 실리콘 웨이퍼 또는 다른 유형의 반도체 웨이퍼와 같은 웨이퍼이다. 다층 또는 구배 기판과 같은 다른 기판 재료도 또한 사용될 수 있다. 일부 실시예에서, 기판(252)의 재료는, 실리콘, 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등을 포함한 합금 반도체, 또는 이들의 조합을 포함할 수 있다. 산화물 층(254)은 예를 들어 실리콘 산화물 등일 수 있다. 산화물 층(254)은 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 형성 후에 산화물 층(254)에 대해 평탄화 프로세스(예컨대, CMP 프로세스)가 수행된다. 일부 실시예에서, 산화물 층(254)은 약 500 nm와 약 2500 nm 사이의 두께를 가질 수 있다.
계속해서 도 16a 및 도 16b를 참조하면, 실리콘 질화물 층(도시되지 않음)이 산화물 층(254) 위에 형성되어 패터닝되며, 질화물 도파관(60) 및 질화물 커플러(92)를 형성하고, 도 16b는 도 16a의 B-B' 라인을 따른 단면도이다. 실리콘 질화물 층은 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트 구조물이 실리콘 질화물 층 위에 형성되고 패터닝될 수 있으며, 그 다음 질화물 도파관(60) 및 질화물 커플러(92)(이하 이따금식 “질화물 특징부(60/92)”로 지칭됨)를 형성하도록 에칭 프로세스를 사용하여 실리콘 질화물 층으로 패턴 전사될 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있고, 에칭 프로세스는 실리콘 산화물에 비해 실리콘 질화물에 선택적일 수 있다. 실리콘 질화물은 CVD, LPCVD, PVD 등과 같은 적합한 퇴적 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 약 50 nm와 약 500 nm 사이의 두께를 갖는 질화물 층이 형성될 수 있다.
일부 경우에, LPCVD를 사용하여 질화물 특징부(60/92)의 실리콘 질화물을 퇴적하는 것은, 질화물 특징부(60/92)의 전파 손실을 감소시킬 수 있다(예컨대, PECVD와 같은 다른 퇴적 기술과 비교하여). 일부 경우에, 질화물 특징부(60/92)의 전파 손실은, 약 600 ℃와 약 800 ℃ 사이의 프로세스 온도에서 LPCVD를 사용하여 실리콘 질화물을 형성함으로써 감소될 수 있다. 그러나, 일부 경우에, 약 400 ℃를 넘는 온도는 실리콘 도파관(50), 광검출기(154), 변조기(156) 등(도 15a 내지 도 15c 참조)과 같은 실리콘 광 컴포넌트를 손상시킬 수 있다. 따라서, 별개의 기판에 질화물 특징부(60/92) 및 실리콘 광 컴포넌트를 형성함으로써, 질화물 특징부(60/92)는 실리콘 광 컴포넌트를 손상시킬 우려 없이 질화물 특징부(60/92)의 성능을 개선하는 퇴적 기술을 사용하여 형성될 수 있다.
도 16c 및 도 16d로 가면, 산화물 층(256)이 산화물 층(254) 및 질화물 특징부(60/92) 위에 형성되며, 도 16d는 도 16c의 B-B' 라인을 따른 단면도이다. 산화물 층(256)은 산화물 층(254)과 유사한 재료로 형성될 수 있고 유사한 방식으로 형성될 수 있다. 산화물 층(256)은 CMP 프로세스 등을 사용하여 평탄화될 수 있다. 일부 실시예에서, 약 55 nm와 약 550 nm 사이의 두께를 갖는 산화물 층(256)이 형성될 수 있다. 일부 실시예에서, 질화물 특징부(60/92) 위의 산화물 층(256)의 두께는 약 5 nm와 약 50 nm 사이일 수 있다.
도 16e 내지 도 16g로 가면, 비아(258) 및 섬유 트렌치(134)가 기판(252)에 형성되며, 제2 IPS 구조물(250)을 형성한다. 비아(258)는 예를 들어, TV(through vias) 등일 수 있으며, 도 16f 및 도 16g는 도 16e의 B-B' 라인을 따른 단면도이다. 비아(258)는, 제1 IPS 구조물(240)이 제2 IPS 구조물(250)에 본딩될 때 비아(122)와 전기적 접속을 이루도록 형성될 수 있다(도 17a 참조). 비아(258)는 비아(122)와 유사한 재료 또는 유사한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 수락가능한 포토리소그래피 및 에칭 기술을 사용하여, 비아(258)를 위한 개구가 산화물 층(256 및 254)을 통해 그리고 기판(252) 안으로 형성된다. 그 다음, 개구에 전도성 재료가 형성되며, 비아(258)를 형성할 수 있다. 비아(258) 및 산화물 층(256)의 상부 표면이 같은 높이이도록, CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
계속해서 도 16e 내지 도 16g를 참조하면, 기판(252)에서 섬유 트렌치(134)가 에칭된다. 섬유 트렌치(134)를 에칭하기 전에, 산화물 층(254/256) 및 질화물 커플러(92)는, 질화물 커플러(92)의 측벽이 노출되도록 패터닝 및 에칭될 수 있다(예컨대, 적합한 포토리소그래피 및 에칭 기술을 사용하여). 섬유 트렌치(134)는 적합한 포토리소그래피 및 에칭 기술에 의해 형성될 수 있다. 일부 실시예에서, 에칭 프로세스는 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 포함할 수 있고, 에칭 프로세스는 실리콘 산화물 또는 실리콘 질화물에 비해 실리콘에 선택적일 수 있다. 섬유 트렌치(134)는 수직 또는 각진 측벽, 평평한 바닥 표면 또는 v형 바닥 표면을 가질 수 있고, 또는 이들 예와 상이한 형상을 가질 수 있다. 일부 실시예에서, 도 16f에 도시된 바와 같이, 에칭 프로세스는 산화물 층(254)을 언더컷(undercut)한다. 섬유 트렌치(134)는 약 40 μm와 약 100 μm 사이 거리만큼 산화물 층(254)을 언더컷할 수 있다. 다른 실시예에서, 도 16g에 도시된 바와 같이, 에칭 프로세스는 산화물 층(254)을 언더컷하지 않는다. 일부 실시예에서, 하나보다 많은 섬유 트렌치(134)가 기판(252)에 형성될 수 있다.
도 17로 가면, 일부 실시예에 따라, 하이브리드 광학 네트워크를 갖는 IPS(20)를 형성하도록 제1 IPS 구조물(240)(도 15c 참조)이 제2 IPS 구조물(250)(도 16e 참조)에 본딩된다. 도 17에 도시된 IPS(20)는, 도 2에 도시된 광 시스템(101), 도 5에 도시된 광 시스템(103), 또는 여기에 기재된 다른 실시예 광 시스템에 사용될 수 있다. 제1 IPS 구조물(240)은 하이브리드 본딩, 용융 본딩, 직접 본딩, 유전체 본딩, 금속 본딩 등과 같은 적합한 본딩 기술을 사용하여 제2 IPS 구조물(250)에 본딩될 수 있다. 예를 들어, 제1 IPS 구조물(240)의 박형화된 산화물 층(106')이 제2 IPS 구조물(250)의 산화물 층(256)에 본딩될 수 있다. 또한, 제1 IPS 구조물(240)과 제2 IPS 구조물(250) 사이에 전기적 접속을 형성하도록 제1 IPS 구조물(240)의 비아(122)가 제2 IPS 구조물(250)의 비아(258)에 본딩될 수 있다. 제1 IPS 구조물(240)의 실리콘 도파관(50)은 IPS(20)의 광학 네트워크(40)를 형성하도록 제2 IPS 구조물(250)의 대응하는 질화물 특징부(60/92) 위에 정렬될 수 있다. 예를 들어, 질화물 도파관(60)(예컨대, 도 8a에 도시된 바와 유사함)의 단부가 실리콘 도파관(50)(예컨대, 도 7a에 도시된 바와 유사함)의 단부 위에 정렬되어, 본딩 후에 IPS(20) 내의 모드 컨버터(80)를 형성할 수 있다. 이 방식에서, IPS(20)의 라우팅 구조물(120)도 또한 형성된다. 본딩 후에, 캐리어(232)는 제1 IPS 구조물(240)로부터 제거될 수 있다.
일부 실시예에서, 도 18에 도시된 바와 같이, 복수의 IPS(20)가 형성된 다음, 개별화될(singulated) 수 있다. 일부 실시예에서, 복수의 제1 IPS 구조물(240)이 복수의 제2 IPS 구조물(250)에 본딩될 수 있고, 그 다음 개별 IPS(20)를 개별화하도록 개별화 프로세스(260)가 수행된다. 개별화 프로세스(260)는 쏘, 레이저, 또는 다른 기술 또는 기술 조합을 사용하는 적합한 개별화 프로세스를 포함할 수 있다. 개별화 후에, 도 19에 도시된 바와 같이, 광학 섬유(140)가 트렌치(134)에 실장되어 질화물 커플러(92)와 정렬될 수 있다. 광학 섬유(140)는 광학 글루(도시되지 않음) 또는 다른 적합한 접착 재료를 사용하여 제 자리에 고정될 수 있다.
일부 경우에, 실리콘 및 실리콘 질화물 컴포넌트 둘 다를 포함하는 집적 광학 네트워크의 사용은 이점을 달성할 수 있다. 예를 들어, 실리콘 질화물 도파관은 실리콘 도파관보다 더 낮은 전파 손실을 가질 수 있으며, 그리하여 사이트들 사이에 광학 신호를 전송하기 위한 실리콘 질화물 도파관의 사용은 신호 강도를 개선하고 신호 손실을 보상하는데 사용되는 전력 소비를 감소시킬 수 있다. 실리콘 도파관 및 실리콘 질화물 도파관은 커플링 구조물을 형성함으로써 커플링될 수 있다. 실리콘 질화물 도파관은 실리콘 도파관 위의 층 상에 형성될 수 있고, 실리콘 질화물 도파관 및 실리콘 도파관을 둘러싸는 실리콘 산화물의 클래딩이 형성될 수 있다. 클래딩의 측면 표면과 상부 표면을 대기에 노출되게 함으로써, 기판과의 광학 커플링으로 인한 신호 손실이 감소될 수 있다. 실리콘 질화물 도파관이 실리콘 도파관과 상이한 기판 상에 형성될 수 있고, 그 다음 실리콘 질화물 도파관 구조물과 실리콘 도파관 구조물은 함께 본딩될 수 있다. 실리콘 질화물 도파관은 이 방식으로 실리콘 도파관과 기판 사이에 형성될 수 있으며, 이는 실리콘 도파관과 기판 사이의 커플링을 감소시킨다. 이 기술을 사용하는 광 시스템은, 개별 다이에 집적된 광 컴포넌트를 갖는 것으로 형성될 수 있거나 또는 실리콘 도파관과 집적된 광 컴포넌트를 갖는 것으로 형성될 수 있다.
실시예에서, 방법은, 기판 위의 제1 산화물 층에 실리콘 도파관 섹션(section)을 형성하는 단계로서, 상기 제1 산화물 층은 상기 기판 상에 배치된 것인, 상기 실리콘 도파관 섹션 형성 단계; 상기 제1 산화물 층 위에, 하나 이상의 절연 층 및 상기 하나 이상의 절연 층 내의 하나 이상의 전도성 특징부를 포함하는 라우팅 구조물을 형성하는 단계; 상기 라우팅 구조물의 영역을 리세싱하는 단계; 상기 라우팅 구조물의 리세싱된 영역에 질화물 도파관 섹션을 형성하는 단계로서, 상기 질화물 도파관 섹션은 상기 실리콘 도파관 섹션 위로 연장하는 것인, 상기 질화물 도파관 섹션 형성 단계; 상기 질화물 도파관 섹션 위에 제2 산화물 층을 형성하는 단계; 및 상기 라우팅 구조물에 반도체 다이를 부착하는 단계로서, 상기 다이는 상기 전도성 특징부에 전기적으로 접속되는 것인, 상기 부착하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 실리콘 도파관 섹션 및 상기 질화물 도파관 섹션을 둘러싸는 클래딩 구조물을 형성하도록 상기 제1 산화물 층 및 상기 제2 산화물 층을 패터닝하는 단계를 더 포함하며, 상기 클래딩 구조물은 노출된 측벽을 갖는다. 실시예에서, 상기 질화물 도파관 섹션은 직선형(straight)이다. 실시예에서, 상기 방법은, 상기 제1 산화물 층 위에 광 디바이스(photonic device)를 형성하는 단계를 더 포함하며, 상기 광 디바이스는 실리콘을 포함하고, 상기 광 디바이스는 적어도 하나의 제1 도파관 섹션에 광학적으로 커플링된다. 실시예에서, 상기 광 디바이스는 변조기를 포함한다. 실시예에서, 상기 방법은, 상기 기판을 통해 연장하는 비아를 형성하는 단계를 더 포함하며, 상기 전도성 특징부는 상기 비아에 전기적으로 커플링된다. 실시예에서, 적어도 하나의 반도체 다이는 집적 광 다이이다. 실시예에서, 적어도 하나의 질화물 도파관 섹션이 실리콘 도파관의 단부 부분 위로 연장하며, 상기 단부 부분은 테이퍼드(tapered) 형상을 갖는다. 실시예에서, 상기 방법은, 상기 제1 산화물 층 위에 에지 커플러(edge coupler)를 형성하는 단계를 더 포함하며, 상기 에지 커플러는 실리콘 질화물을 포함하고, 상기 에지 커플러의 일부는 상기 실리콘 도파관 섹션 중의 하나 위로 연장한다.
실시예에서, 방법은, 제1 광 구조물을 형성하는 단계를 포함하되, 제1 도파관 세트를 형성하도록 제1 기판 상의 실리콘 층을 패터닝하는 단계로서, 상기 실리콘 층은 제1 산화물 층 상에 배치된 것인, 상기 패터닝하는 단계와; 상기 제1 도파관 세트 위에 전도성 특징부를 형성하는 단계와; 상기 제1 산화물 층을 노출시키도록 상기 제1 기판을 제거하는 단계를 포함하는, 상기 제1 광 구조물 형성 단계를 포함한다. 상기 방법은 또한, 제2 광 구조물을 형성하는 단계를 포함하되, 제2 기판 상에 실리콘 질화물 층을 퇴적하는 단계와; 제2 도파관 세트를 형성하도록 상기 실리콘 질화물 층을 패터닝하는 단계와; 상기 제2 도파관 세트 위에 제2 산화물 층을 형성하는 단계를 포함하는, 상기 제2 광 구조물 형성 단계를 포함한다. 상기 방법은 또한, 상기 제2 광 구조물에 상기 제1 광 구조물을 본딩하는 단계를 포함하고, 상기 제1 산화물 층이 상기 제2 산화물 층에 본딩되고, 상기 제1 도파관 세트가 상기 제2 도파관 세트에 측방향으로 정렬된다. 실시예에서, 상기 방법은, 상기 전도성 특징부에 반도체 다이를 접속시키는 단계를 더 포함한다. 실시예에서, 상기 방법은, 에지 커플러를 형성하도록 상기 실리콘 질화물 층을 패터닝하는 단계 및 상기 에지 커플러의 측벽을 노출시키도록 상기 제2 산화물 층을 리세싱하는 단계를 더 포함한다. 실시예에서, 상기 방법은, 상기 에지 커플러에 인접한 상기 제2 기판에 트렌치를 에칭하는 단계를 더 포함하며, 상기 트렌치는 광학 섬유를 상기 에지 커플러와 정렬하도록 구성된다. 실시예에서, 상기 방법은, 상기 제2 광 구조물을 상호접속 구조물에 부착하는 단계를 더 포함한다. 실시예에서, 상기 방법은, 광 디바이스를 형성하도록 상기 실리콘 층을 패터닝하는 단계를 포함하며, 상기 광 디바이스는 상기 제1 도파관 세트에 광학적으로 커플링된다. 실시예에서, 상기 실리콘 질화물 층은 700 ℃ 내지 850 ℃의 프로세스 온도를 포함하는 저압 화학적 기상 증착 프로세스를 사용하여 퇴적된다.
실시예에서, 광 디바이스는, 집적 광 구조물로서, 기판 위의 복수의 산화물 층과; 상기 복수의 산화물 층 내의 복수의 제1 도파관 및 복수의 제2 도파관으로서, 상기 복수의 제1 도파관이 상기 복수의 제2 도파관에 광학적으로 커플링되며, 상기 복수의 제1 도파관은 실리콘을 포함하고, 상기 복수의 제2 도파관은 실리콘 질화물을 포함하는 것인, 상기 복수의 제1 및 제2 도파관과; 상기 복수의 제1 도파관 중의 제1 도파관의 적어도 일부 위의 라우팅 구조물로서, 복수의 절연 층 및 상기 복수의 절연 층 내의 복수의 전도성 특징부를 포함하는, 상기 라우팅 구조물을 포함하는, 상기 집적 광 구조물; 및 상기 라우팅 구조물에 부착된 복수의 반도체 다이를 포함하고, 상기 복수의 반도체 다이는 상기 복수의 전도성 특징부에 전기적으로 커플링된다. 실시예에서, 상기 복수의 제1 도파관은 상기 복수의 제2 도파관보다 상기 기판에 더 가깝다. 실시예에서, 상기 광 디바이스는 상기 복수의 산화물 층 내의 광검출기를 더 포함하며, 상기 광검출기는 제1 도파관에 광학적으로 커플링되며 상기 복수의 전도성 특징부에 전기적으로 커플링된다. 실시예에서, 상기 광 디바이스는 상기 복수의 산화물 층 내의 격자 커플러(grating coupler)를 더 포함하며, 상기 격자 커플러는 제1 도파관에 광학적으로 커플링되고, 상기 광 디바이스는 반도체 다이 내의 광검출기를 더 포함하며, 상기 광검출기는 상기 격자 커플러로부터 광학 신호를 수신하도록 구성된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
기판 위의 제1 산화물 층에 실리콘 도파관 섹션(section)을 형성하는 단계로서, 상기 제1 산화물 층은 상기 기판 상에 배치된 것인, 상기 실리콘 도파관 섹션 형성 단계;
상기 제1 산화물 층 위에, 하나 이상의 절연 층 및 상기 하나 이상의 절연 층 내의 하나 이상의 전도성 특징부를 포함하는 라우팅 구조물을 형성하는 단계;
상기 라우팅 구조물의 영역을 리세싱하는 단계;
상기 라우팅 구조물의 리세싱된 영역에 질화물 도파관 섹션을 형성하는 단계로서, 상기 질화물 도파관 섹션은 상기 실리콘 도파관 섹션 위로 연장하는 것인, 상기 질화물 도파관 섹션 형성 단계;
상기 질화물 도파관 섹션 위에 제2 산화물 층을 형성하는 단계; 및
상기 라우팅 구조물에 반도체 다이를 부착하는 단계로서, 상기 다이는 상기 전도성 특징부에 전기적으로 접속되는 것인, 상기 부착하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 실리콘 도파관 섹션 및 상기 질화물 도파관 섹션을 둘러싸는 클래딩 구조물을 형성하도록 상기 제1 산화물 층 및 상기 제2 산화물 층을 패터닝하는 단계를 더 포함하며, 상기 클래딩 구조물은 노출된 측벽을 갖는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 질화물 도파관 섹션은 직선형(straight)인 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 산화물 층 위에 광 디바이스(photonic device)를 형성하는 단계를 더 포함하며, 상기 광 디바이스는 실리콘을 포함하고, 상기 광 디바이스는 적어도 하나의 제1 도파관 섹션에 광학적으로 커플링되는 것인 방법.
실시예 5. 실시예 4에 있어서, 상기 광 디바이스는 변조기를 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 기판을 통해 연장하는 비아를 형성하는 단계를 더 포함하며, 상기 전도성 특징부는 상기 비아에 전기적으로 커플링되는 것인 방법.
실시예 7. 실시예 1에 있어서, 적어도 하나의 반도체 다이는 집적 광 다이인 것인 방법.
실시예 8. 실시예 1에 있어서, 적어도 하나의 질화물 도파관 섹션이 실리콘 도파관의 단부 부분 위로 연장하며, 상기 단부 부분은 테이퍼드(tapered) 형상을 갖는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 제1 산화물 층 위에 에지 커플러(edge coupler)를 형성하는 단계를 더 포함하며, 상기 에지 커플러는 실리콘 질화물을 포함하고, 상기 에지 커플러의 일부는 상기 실리콘 도파관 섹션 중의 하나 위로 연장하는 것인 방법.
실시예 10. 방법에 있어서,
제1 광 구조물을 형성하는 단계로서,
제1 도파관 세트를 형성하도록 제1 기판 상의 실리콘 층을 패터닝하는 단계로서, 상기 실리콘 층은 제1 산화물 층 상에 배치된 것인, 상기 패터닝하는 단계와;
상기 제1 도파관 세트 위에 전도성 특징부를 형성하는 단계와;
상기 제1 산화물 층을 노출시키도록 상기 제1 기판을 제거하는 단계
를 포함하는, 상기 제1 광 구조물 형성 단계;
제2 광 구조물을 형성하는 단계로서,
제2 기판 상에 실리콘 질화물 층을 퇴적하는 단계와;
제2 도파관 세트를 형성하도록 상기 실리콘 질화물 층을 패터닝하는 단계와;
상기 제2 도파관 세트 위에 제2 산화물 층을 형성하는 단계
를 포함하는, 상기 제2 광 구조물 형성 단계; 및
상기 제2 광 구조물에 상기 제1 광 구조물을 본딩하는 단계를 포함하고,
상기 제1 산화물 층이 상기 제2 산화물 층에 본딩되고, 상기 제1 도파관 세트가 상기 제2 도파관 세트에 측방향으로 정렬되는 것인 방법.
실시예 11. 실시예 10에 있어서, 상기 전도성 특징부에 반도체 다이를 접속시키는 단계를 더 포함하는 방법.
실시예 12. 실시예 10에 있어서, 에지 커플러를 형성하도록 상기 실리콘 질화물 층을 패터닝하는 단계 및 상기 에지 커플러의 측벽을 노출시키도록 상기 제2 산화물 층을 리세싱하는 단계를 더 포함하는 방법.
실시예 13. 실시예 12에 있어서, 상기 에지 커플러에 인접한 상기 제2 기판에 트렌치를 에칭하는 단계를 더 포함하며, 상기 트렌치는 광학 섬유를 상기 에지 커플러와 정렬하도록 구성되는 것인 방법.
실시예 14. 실시예 10에 있어서, 상기 제2 광 구조물을 상호접속 구조물에 부착하는 단계를 더 포함하는 방법.
실시예 15. 실시예 10에 있어서, 광 디바이스를 형성하도록 상기 실리콘 층을 패터닝하는 단계를 포함하며, 상기 광 디바이스는 상기 제1 도파관 세트에 광학적으로 커플링되는 것인 방법.
실시예 16. 실시예 10에 있어서, 상기 실리콘 질화물 층은 700 ℃ 내지 850 ℃의 프로세스 온도를 포함하는 저압 화학적 기상 증착 프로세스를 사용하여 퇴적되는 것인 방법.
실시예 17. 광 디바이스에 있어서,
집적 광 구조물로서,
기판 위의 복수의 산화물 층과;
상기 복수의 산화물 층 내의 복수의 제1 도파관 및 복수의 제2 도파관으로서, 상기 복수의 제1 도파관이 상기 복수의 제2 도파관에 광학적으로 커플링되며, 상기 복수의 제1 도파관은 실리콘을 포함하고, 상기 복수의 제2 도파관은 실리콘 질화물을 포함하는 것인, 상기 복수의 제1 및 제2 도파관과;
상기 복수의 제1 도파관 중의 제1 도파관의 적어도 일부 위의 라우팅 구조물로서, 복수의 절연 층 및 상기 복수의 절연 층 내의 복수의 전도성 특징부를 포함하는, 상기 라우팅 구조물
을 포함하는, 상기 집적 광 구조물; 및
상기 라우팅 구조물에 부착된 복수의 반도체 다이를 포함하고,
상기 복수의 반도체 다이는 상기 복수의 전도성 특징부에 전기적으로 커플링되는 것인 광 디바이스.
실시예 18. 실시예 17에 있어서, 상기 복수의 제1 도파관은 상기 복수의 제2 도파관보다 상기 기판에 더 가까운 것인 광 디바이스.
실시예 19. 실시예 17에 있어서, 상기 복수의 산화물 층 내의 광검출기를 더 포함하며, 상기 광검출기는 제1 도파관에 광학적으로 커플링되며 상기 복수의 전도성 특징부에 전기적으로 커플링되는 것인 광 디바이스.
실시예 20. 실시예 17에 있어서, 상기 복수의 산화물 층 내의 격자 커플러(grating coupler)를 더 포함하며, 상기 격자 커플러는 제1 도파관에 광학적으로 커플링되고, 상기 광 디바이스는 반도체 다이 내의 광검출기를 더 포함하며, 상기 광검출기는 상기 격자 커플러로부터 광학 신호를 수신하도록 구성되는 것인 광 디바이스.

Claims (20)

  1. 방법에 있어서,
    기판 위의 제1 산화물 층에 실리콘 도파관 섹션(section)을 형성하는 단계로서, 상기 제1 산화물 층은 상기 기판 상에 배치된 것인, 상기 실리콘 도파관 섹션 형성 단계;
    상기 제1 산화물 층 위에, 하나 이상의 절연 층 및 상기 하나 이상의 절연 층 내의 하나 이상의 전도성 특징부를 포함하는 라우팅 구조물을 형성하는 단계;
    상기 라우팅 구조물의 영역을 리세싱하는 단계;
    상기 라우팅 구조물의 리세싱된 영역에 질화물 도파관 섹션을 형성하는 단계로서, 상기 질화물 도파관 섹션은 상기 실리콘 도파관 섹션 위로 연장하는 것인, 상기 질화물 도파관 섹션 형성 단계;
    상기 질화물 도파관 섹션 위에 제2 산화물 층을 형성하는 단계; 및
    상기 라우팅 구조물에 반도체 다이를 부착하는 단계로서, 상기 다이는 상기 전도성 특징부에 전기적으로 접속되는 것인, 상기 부착하는 단계
    를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 실리콘 도파관 섹션 및 상기 질화물 도파관 섹션을 둘러싸는 클래딩 구조물을 형성하도록 상기 제1 산화물 층 및 상기 제2 산화물 층을 패터닝하는 단계를 더 포함하며, 상기 클래딩 구조물은 노출된 측벽을 갖는 것인 방법.
  3. 청구항 1에 있어서, 상기 질화물 도파관 섹션은 직선형(straight)인 것인 방법.
  4. 청구항 1에 있어서, 상기 제1 산화물 층 위에 광 디바이스(photonic device)를 형성하는 단계를 더 포함하며, 상기 광 디바이스는 실리콘을 포함하고, 상기 광 디바이스는 적어도 하나의 제1 도파관 섹션에 광학적으로 커플링되는 것인 방법.
  5. 청구항 4에 있어서, 상기 광 디바이스는 변조기를 포함하는 것인 방법.
  6. 청구항 1에 있어서, 상기 기판을 통해 연장하는 비아를 형성하는 단계를 더 포함하며, 상기 전도성 특징부는 상기 비아에 전기적으로 커플링되는 것인 방법.
  7. 청구항 1에 있어서, 적어도 하나의 반도체 다이는 집적 광 다이인 것인 방법.
  8. 청구항 1에 있어서, 적어도 하나의 질화물 도파관 섹션이 실리콘 도파관의 단부 부분 위로 연장하며, 상기 단부 부분은 테이퍼드(tapered) 형상을 갖는 것인 방법.
  9. 청구항 1에 있어서, 상기 제1 산화물 층 위에 에지 커플러(edge coupler)를 형성하는 단계를 더 포함하며, 상기 에지 커플러는 실리콘 질화물을 포함하고, 상기 에지 커플러의 일부는 상기 실리콘 도파관 섹션 중의 하나 위로 연장하는 것인 방법.
  10. 방법에 있어서,
    제1 광 구조물을 형성하는 단계로서,
    제1 도파관 세트를 형성하도록 제1 기판 상의 실리콘 층을 패터닝하는 단계로서, 상기 실리콘 층은 제1 산화물 층 상에 배치된 것인, 상기 패터닝하는 단계와;
    상기 제1 도파관 세트 위에 전도성 특징부를 형성하는 단계와;
    상기 제1 산화물 층을 노출시키도록 상기 제1 기판을 제거하는 단계
    를 포함하는, 상기 제1 광 구조물 형성 단계;
    제2 광 구조물을 형성하는 단계로서,
    제2 기판 상에 실리콘 질화물 층을 퇴적하는 단계와;
    제2 도파관 세트를 형성하도록 상기 실리콘 질화물 층을 패터닝하는 단계와;
    상기 제2 도파관 세트 위에 제2 산화물 층을 형성하는 단계
    를 포함하는, 상기 제2 광 구조물 형성 단계; 및
    상기 제2 광 구조물에 상기 제1 광 구조물을 본딩하는 단계를 포함하고,
    상기 제1 산화물 층이 상기 제2 산화물 층에 본딩되고, 상기 제1 도파관 세트가 상기 제2 도파관 세트에 측방향으로 정렬되는 것인 방법.
  11. 청구항 10에 있어서, 상기 전도성 특징부에 반도체 다이를 접속시키는 단계를 더 포함하는 방법.
  12. 청구항 10에 있어서, 에지 커플러를 형성하도록 상기 실리콘 질화물 층을 패터닝하는 단계 및 상기 에지 커플러의 측벽을 노출시키도록 상기 제2 산화물 층을 리세싱하는 단계를 더 포함하는 방법.
  13. 청구항 12에 있어서, 상기 에지 커플러에 인접한 상기 제2 기판에 트렌치를 에칭하는 단계를 더 포함하며, 상기 트렌치는 광학 섬유를 상기 에지 커플러와 정렬하도록 구성되는 것인 방법.
  14. 청구항 10에 있어서, 상기 제2 광 구조물을 상호접속 구조물에 부착하는 단계를 더 포함하는 방법.
  15. 청구항 10에 있어서, 광 디바이스를 형성하도록 상기 실리콘 층을 패터닝하는 단계를 포함하며, 상기 광 디바이스는 상기 제1 도파관 세트에 광학적으로 커플링되는 것인 방법.
  16. 청구항 10에 있어서, 상기 실리콘 질화물 층은 700 ℃ 내지 850 ℃의 프로세스 온도를 포함하는 저압 화학적 기상 증착 프로세스를 사용하여 퇴적되는 것인 방법.
  17. 광 디바이스에 있어서,
    집적 광 구조물로서,
    기판 위의 복수의 산화물 층과;
    상기 복수의 산화물 층 내의 복수의 제1 도파관 및 복수의 제2 도파관으로서, 상기 복수의 제1 도파관이 상기 복수의 제2 도파관에 광학적으로 커플링되며, 상기 복수의 제1 도파관은 실리콘을 포함하고, 상기 복수의 제2 도파관은 실리콘 질화물을 포함하는 것인, 상기 복수의 제1 및 제2 도파관과;
    상기 복수의 제1 도파관 중의 제1 도파관의 적어도 일부 위의 라우팅 구조물로서, 복수의 절연 층 및 상기 복수의 절연 층 내의 복수의 전도성 특징부를 포함하는, 상기 라우팅 구조물
    을 포함하는, 상기 집적 광 구조물; 및
    상기 라우팅 구조물에 부착된 복수의 반도체 다이를 포함하고,
    상기 복수의 반도체 다이는 상기 복수의 전도성 특징부에 전기적으로 커플링되는 것인 광 디바이스.
  18. 청구항 17에 있어서, 상기 복수의 제1 도파관은 상기 복수의 제2 도파관보다 상기 기판에 더 가까운 것인 광 디바이스.
  19. 청구항 17에 있어서, 상기 복수의 산화물 층 내의 광검출기를 더 포함하며, 상기 광검출기는 제1 도파관에 광학적으로 커플링되며 상기 복수의 전도성 특징부에 전기적으로 커플링되는 것인 광 디바이스.
  20. 청구항 17에 있어서, 상기 복수의 산화물 층 내의 격자 커플러(grating coupler)를 더 포함하며, 상기 격자 커플러는 제1 도파관에 광학적으로 커플링되고, 상기 광 디바이스는 반도체 다이 내의 광검출기를 더 포함하며, 상기 광검출기는 상기 격자 커플러로부터 광학 신호를 수신하도록 구성되는 것인 광 디바이스.
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