KR20190142200A - 파워 그리드, 표준 셀 협업 설계 구조, 그리고 그것의 방법들 - Google Patents

파워 그리드, 표준 셀 협업 설계 구조, 그리고 그것의 방법들 Download PDF

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KR20190142200A
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Abstract

일반적인 일 측면에 따르면, 장치는 금속 요소들의 사이에 금속 피치를 갖는 금속 계층 및 게이트 전극 요소들의 사이에 게이트 피치를 갖는 게이트 전극 계층을 포함할 수 있고, 게이트 전극 피치는 금속 피치의 비율일 수 있다. 장치는 비아 스테이플들에 의해 금속 계층과 결합되는 적어도 두 개의 파워 레일들을 포함할 수 있고, 비아 스테이플들은 게이트 전극 요소들의 하나 또는 그보다 많은 것들과 적어도 부분적으로 중첩될 수 있다. 장치는 복수의 짝수 및 홀수 표준 셀들을 포함할 수 있고, 표준 셀들 각각은 짝수/홀수 배치 장소들에 위치할 수 있고, 금속 계층 내에서 신호들을 운반하는 표준 셀들의 부분들은 비아 스테이플들에 연결되지 않는다.

Description

파워 그리드, 표준 셀 협업 설계 구조, 그리고 그것의 방법들{POWER GRID AND STANDARD CELL CO-DESIGN STRUCTURE AND METHODS THEREOF}
본 설명은 집적 회로 설계에 관한 것으로, 더 상세하게는 파워 그리드, 표준 셀 협업 설계 구조, 그리고 그것의 방법들에 관한 것이다.
통상적으로 집적 회로들(IC들)은 계층들에 생성된다. 칩-제조의 첫 부분(또는 라인의 전단) 동안, 개별 구성 요소들(트랜지스터들, 커패시터들 등)이 웨이퍼에 제조된다. 개별 구성 요소들은 종종 레고 블록들과 같이 동일하고 예측 가능한 반복들로 레이아웃 되고 반복될 수 있는 표준화된 셀들 또는 표준 회로 셀들(예를 들어, NAND 게이트, NOR 게이트)로 배열된다.
라인의 후단에서, 이러한 구성 요소들은 전력 및 접지뿐만 아니라 신호를 분배하기 위해 서로 연결된다. 일반적으로, 단일 계층에서 이러한 보든 연결들을 생성하는데 칩 표면상에 충분한 공간이 존재하지 않으므로, 칩 제조자들은 수직 레벨의 상호연결들을 구축한다. 이러한 계층들은 다른 것의 위에 적층(케이크와 같이)되고, 다양한 도전(예를 들어, 금속, 반도체) 계층들 및 비-도전 계층들을 포함한다. 더 단순한 집적 회로들은 아주 적은 금속 계층들을 갖지만, 복잡한 IC들은 10개 또는 그보다 많은 배선의 계층들을 가질 수 있다. 이러한 계층들은, 필요에 따라, 수직으로 계층들을 통과하는 비아들에 의해 서로 연결될 수 있고, 그리고 전기적 신호에게 한 계층에서 다른 계층으로 통행하는 길 또는 경로를 제공할 수 있다.
본 발명의 목적은 다양한 계층들의 요소들의 배치에 유연하게 적응하는 표준 셀들을 채용한 장치를 제공하는 데에 있다.
일반적인 일 측면에 따르면, 장치는 금속 요소들 사이에 금속 피치를 갖는 금속 계층을 포함할 수 있다. 장치는 게이트 전극 요소들의 사이에 금속 피치의 비율인 게이트 피치를 갖는 게이트 전극 계층을 포함할 수 있다. 장치는 비아 스테이플들에 의해 금속 계층과 결합되는 제1 파워 레일 및 제2 파워 레일을 포함하는 적어도 두 개의 파워 레일들을 포함할 수 있고, 제1 파워 레일과 연관된 비아 스테이플들의 제1 세트는 제2 파워 레일과 연관된 비아 스테이플들의 제2 세트에 정렬되지 않는다. 장치는 각각 짝수 배치 장소에 배치되는 복수의 짝수 표준 셀들을 포함할 수 있고, 금속 계층의 내부에서 신호들을 운반하는 복수의 짝수 표준 셀들의 부분들은 비아 스테이플들과 연결되지 않는다. 장치는 각각 복수의 짝수 표준 셀들의 대응하는 하나의 이동된 버전이고, 각각 홀수 배치 장소에 배치되는 복수의 홀수 표준 셀들을 포함할 수 있고, 금속 계층의 내부에서 신호들을 운반하는 복수의 홀수 표준 셀들의 부분들은 비아 스테이플들과 연결되지 않는다.
일반적인 다른 측면에 따르면, 장치는 파워 그리드에 의해 전원이 공급되는 표준 회로 셀들로 부분적으로 형성되는 집적 회로를 포함하는 프로세서를 포함할 수 있다. 집적 회로는 금속 요소들의 사이에 금속 피치를 갖는 금속 계층; 금속 피치의 비율인 게이트 전극 요소들 사이의 게이트 피치를 갖는 게이트 전극 계층; 게이트 전극 요소들의 하나 또는 그보다 많은 것들과 적어도 일부분 중첩되는 비아 스테이플들에 의해 금속 계층과 결합되는 파워 그리드; 비아 스테이플들에 의해 금속 계층과 결합되는 제1 파워 레일 및 제2 파워 레일을 포함하는 적어도 두 개의 파워 레일들; 금속 계층의 내부에서 신호들을 운반하는 부분들은 비아 스테이플들과 연결되지 않도록 각각 배치되는 복수의 제1 표준 회로 셀들; 그리고 각각 복수의 제1 표준 회로 셀들의 대응하는 하나의 이동된 버전이고, 금속 계층의 내부에서 신호들을 운반하는 부분들은 비아 스테이플들과 연결되지 않도록 각각 배치되는 복수의 제2 표준 회로 셀들을 포함하고, 제1 파워 레일과 연관된 비아 스테이플들의 제1 세트는 제2 파워 레일과 연관된 비아 스테이플들의 제2 세트에 정렬되지 않을 수 있다.
일반적인 다른 측면에 따르면, 장치는 표준 회로 셀들을 회로 설계 내에 배치하도록 구성되는 배치 및 경로 도구를 포함할 수 있다. 배치 및 경로 도구는: 금속 요소들 사이에 금속 피치를 갖는 금속 계층을 설치하고; 게이트 전극 요소들의 사이에, 금속 피치의 비율인 게이트 전극 피치를 갖는 게이트 전극 계층을 설치하고; 비아 스테이플들에 의해 금속 계층과 결합되는 적어도 두 개의 파워 레일의 경로를 제공하고; 각각 짝수 배치 장소에 배치되는 복수의 짝수 표준 셀들을 배치하고; 그리고 각각 복수의 짝수 표준 셀들의 대응하는 하나의 이동된 버전이고, 각각 홀수 배치 장소에 배치되는 복수의 홀수 표준 셀들을 배치하도록 구성되고, 제1 파워 레일과 연관된 비아 스테이플들의 제1 세트는 제2 파워 레일과 연관된 비아 스테이플들의 제2 세트에 정렬되지 않고, 금속 계층의 내부에서 신호들을 운반하는 복수의 짝수 표준 셀들의 부분들은 비아 스테이플들과 연결되지 않고 금속 계층의 내부에서 신호들을 운반하는 복수의 홀수 표준 셀들의 부분들은 비아 스테이플들과 연결되지 않을 수 있다.
하나 또는 그보다 많은 구현들의 상세들이 아래에서 첨부된 도면들 및 상세한 설명에서 제공된다. 다른 특색들은 상세한 설명 및 도면들로부터, 그리고 청구항들로부터 명백해질 것이다.
청구항들에서 더 완전히 제공되는 바와 같이, 적어도 하나의 도면들과 연계하여 실질적으로 보여지고 그리고/또는 기술되는 바와 같이, 집적 회로 설계를 위한 시스템 그리고/또는 방법, 더 상세하게는 파워 그리드 및 표준 셀 협업 설계 구조 및 그것의 방법들이 제공된다.
본 발명에 따르면, 다양한 계층들의 요소들을 고려한 표준 셀의 다양한 버전들이 제공된다. 따라서, 다양한 계층들의 요소들의 배치에 유연하게 적응하는 표준 셀들을 채용한 장치가 제공된다.
도 1은 여기에 기재된 주제에 따른 시스템의 예시적인 실시 예의 블록도이다.
도 2a 및 도 2b는 여기에 기재된 주제에 따른 시스템의 예시적인 실시 예의 블록도들이다.
도 3a, 도 3b, 도 3c 및 도 3d는 여기에 기재된 주제에 따른 시스템(2300)의 예시적인 실시 예들의 블록도들이다.
도 4는 여기에 기재된 주제에 따른 원리들에 따라 형성된 반도체 장치들을 포함할 수 있는 정보 처리 시스템의 개괄적인 블록도이다.
다양한 도면들에서 유사한 참조 기호들은 유사한 요소들을 가리킨다.
다양한 예시적인 실시 예들이 일부 예시적인 실시 예들이 보여지는 첨부된 도면들을 참조하여 이하에서 더 완전히 설명될 것이다. 그러나 여기에 기재된 주제는 수많은 다른 형태들로 실시될 수 있으며, 여기에 설정된 예시적인 실시 예들로 한정되는 것으로 여겨지지 않아야 한다. 대신, 이러한 예시적인 실시 예들은 이 기재가 철저하고 완전해지도록 제공되며, 여기에 기재된 주제의 범위를 이 분야에 숙련된 자들에게 완전히 전달할 것이다. 도면들에서, 계층들 및 영역들의 사이즈들 및 상대적인 사이즈들은 명확성을 위해 강조될 수 있다.
요소 또는 계층이 다른 요소 또는 계층의 위에 있거나, 연결되거나 또는 결합되는 것으로 참조될 때, 이는 다른 요소 또는 계층의 바로 위에 있거나, 직접 연결되거나 또는 직접 결합됨을 의미하거나 또는 끼어드는 요소들 또는 계층들이 존재함을 의미할 것이다. 반대로, 요소가 다른 요소 또는 계층의 바로 위에 있거나, 직접 연결되거나 또는 직접 결합되는 것으로 참조될 때, 끼어드는 요소들 또는 계층들은 존재하지 않는다. 유사한 번호들은 전체적으로 유사한 요소들을 가리킨다. 여기에서 사용되는 바와 같이, '그리고/또는'의 용어는 연관되어 나열된 항목들의 하나 또는 그보다 많은 조합들 중 어느 것과 모든 것을 포함한다.
제1, 제2, 제3 등의 용어들이 여기에서 다양한 요소들, 구성 요소들, 영역들, 계층들, 그리고/또는 섹션들을 기술하는데 사용될 수 있지만, 이러한 요소들, 구성 요소들, 영역들, 계층들 그리고/또는 섹션들은 이러한 용어들에 의해 한정되지 않아야 한다. 이러한 용어들은 하나의 요소, 구성 요소, 영역, 계층 또는 섹션을 다른 하나의 요소, 구성 요소, 영역, 계층 또는 섹션과 구별하는 데에만 사용된다. 따라서, 아래에서 논의되는 제1 요소, 구성 요소, 영역, 계층 또는 섹션은 여기에 기재된 주제의 가르침들로부터 멀어지지 않으면서, 제2 요소, 구성 요소, 영역, 계층 또는 섹션으로 명명될 수 있다.
'아래', '밑', '낮은', '위' '높은' 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시된 바와 같이 여기에서 하나의 요소 또는 특색의 다른 요소(들) 또는 특색(들)에 대한 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 더하여 사용 또는 동작 중인 장치의 다른 방향들을 포함하는 것으로 의도된다. 예를 들어, 도면들의 장치가 뒤집히면, 다른 요소들 또는 특색들의 '밑' 또는 '아래'로 기술된 요소들은 이제 다른 요소들 또는 특색들의 '위'로 지향될 수 있다. 따라서, '밑'의 모범적인 용어는 위 및 밑의 방향들 모두를 포함할 수 있다. 장치는 다르게 지향(90도 회전되거나 또는 다른 방향들로)될 수 있고, 여기에서 사용되는 공간적으로 상대적인 기술자들은 그에 따라 해석될 수 있다.
마찬가지로, '하이', '로우', '풀 업', '풀 다운', '1', '0' 등과 같은 전기적인 용어들은 도면들에 도시된 바와 같이 다른 전압 레벨들 또는 다른 요소(들) 또는 특색(들)에 상대적인 전압 레벨 또는 전류를 기술하는 설명의 용이성을 위해 여기에서 사용될 수 있다. 전기적으로 상대적인 용어들은 도면들에 도시된 전압들 또는 전류들에 더하여 사용 중 또는 동작 중인 장치의 다른 기준 전압들을 포함하는 것으로 의도된다. 예를 들어, 도면들의 장치 또는 신호들이 반전되거나 또는 다른 참조 전압들, 전류들 또는 전하들이 사용되면, '하이' 또는 '풀 업 된' 것으로 기술되는 요소들은 이제 새로운 기준 전압 또는 전류와 비교하여 '로우' 또는 '풀 다운'될 수 있다. 따라서, 모범적인 '하이'의 용어는 상대적으로 낮은 또는 높은 전압 또는 전류 모두를 포함할 수 있다. 장치는 다른 기준의 전기적 프레임들에 다르게 기반할 수 있고, 여기에서 사용되는 전기적으로 상대적인 기술자들은 그에 따라 해석된다.
여기에서 사용되는 용어는 특정한 예시적인 실시 예들을 설명하기 위한 목적만을 위한 것이며, 여기에 기재된 주제를 제한하는 것으로 의도되지 않는다. 여기에서 사용되는 바와 같이, 문맥이 명백히 다르기 가리키지 않으면, 단수 형태들은 복수 형태들 또한 포함하는 것으로 의도된다. 이 명세서에서 사용될 때에 '포함한다' 그리고/또는 '포함하는'의 용어들은 언급된 특색들, 정수들, 단계들, 동작들, 요소들, 구성 요소들, 그리고/또는 그룹들의 존재를 명시하며, 하나 또는 그보다 많은 다른 특색들, 정수들, 단계들, 동작들, 요소들, 구성 요소들, 그리고/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다.
예시적인 실시 예들이 이상화된 예시적인 실시 예들(그리고 중간 구조들)의 도식적인 도면들인 단면도들을 참조하여 여기에서 설명된다. 예를 들어, 제조 기술들 그리고/또는 내구들의 결과로서 도면들의 형태들로부터의 변화들이 예측된다. 따라서, 예시적인 실시 예들은 여기에 도시된 영역들의 특정한 형태들로 한정되는 것으로 여겨지지 않아야 하며, 예를 들어 제조로부터 기인하는 형태들의 편차들을 포함한다. 예를 들어, 사각형으로 도시되는 주입 영역은 통상적으로 둥근 또는 곡선의 형태들 그리고/또는 주입된 영역으로부터 비주입된 영역으로의 이진 변화보다는 가장자리에서 주입 밀도의 경사를 가질 것이다. 마찬가지로, 주입에 의해 형성되는 묻힌 영역은 묻힌 영역 및 주입이 존재 표면 사이의 영역에서 일부 주입을 유발할 수 있다. 따라서, 도면들에 도시되는 영역들은 사실상 도식적이며, 이들의 형태들은 장치의 영역의 실제 형태를 도시하는 것으로 의도되지 않고 그리고 여기에 기재된 주제의 범위를 제한하는 것으로 의도되지 않는다.
다르게 정의되지 않으면, 여기에서 사용되는 모든 용어들(기술적 그리고 과학적인 용어들을 포함하여)은 여기 기재된 주제가 속한 분야에 통상의 기술을 가진 자에 의해 공통적으로 이해되는 것과 동일한 의미를 갖는다. 공통으로 사용되는 사전들에서 정의된 것과 같은 용어들은 연관된 분야의 맥락에서 그들이 의미하는 것과 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에서 명백히 그렇게 정의되지 않으면 이상화되거나 또는 과도하게 형식적으로 해석되지 않아야 할 것이다.
이하에서, 예시적인 실시 예들이 첨부된 도면들을 참조하여 더 상세히 설명될 것이다.
통상적으로, 저 저항 파워 그리드(low resistance power grid)를 갖는 세 개의 전통적인 방법들이 있다. 파워 레일(양의(Vdd) 또는 음의(Vss) 전력을 도통하는 라인)은 제1 금속 계층(M1 또는 '메탈 원') 및 제2 금속 계층(M2 또는 '메탈 투')의 사이에 샌드위치가 되거나, M1 계층 및 제3 금속 계층(M3 또는 '메탈 쓰리')의 사이에 샌드위치가 되거나, 또는 넓은 M1 레일이 몇몇 산발적인 M2 스트래핑(strapping)과 사용될 수 있다.
그러나 현대적인 기술들은 M1이 수평 방향으로 단방향이 되고 그리고 M2가 수직 방향에서 단방향일 것을 요구하여 샌드위치를 금지하므로, 더 많은 현대적인 기술들은 넓은 부분에서 대중적인 M1/M2 샌드위치로부터 벗어나고 있다.
넓은 M1 또는 M1/M3 샌드위치 된 파워 레일들은 종종 수직 M2 스트랩 또는 패스-스루(pass-through)를 필요로 하며, 이는 일반적으로 '스테이플링(stapling)' 또는 '비아 스테이플(via staple)'로 지칭된다. 어느 경우에서든지, M3 계층은 M3로부터 M2로의 비아에 의해, M2의 짧은 부분을 따라 달리고, 그리고 이후에 M2로부터 M1으로의 다른 비아에 의해 M1 계층에 연결된다. 불행하게도, 표준 셀들은 종종 M2 신호 경로들을 사용하고, 셀 M2 신호 경로내의 신호는 비아 스테이플들과 충돌하므로 이 M2 파워 스테이플(또는 비아 스테이플)은 종종 셀 배치를 간섭한다. 따라서, 이 기술적 문제에 대한 기술적 해법이 요구된다.
도 1은 여기에 기재된 주제에 따른 시스템(100)의 예시적인 실시 예의 블록도이다. 다양한 실시 예들에서, 시스템(100)은 전자 설계 자동화를 위해 사용될 수 있고, 그리고 집적 회로들을 생성하기 위한 설계 프로세스의 일부 예시적인 단계들을 나타낼 수 있다. 이러한 실시 예에서, 시스템(100)은 다수의 설계 도구들을 포함할 수 있다.
다양한 실시 예들에서, 시스템(100)은 사용자(미도시)가 IC의 특색들 및 기능을 정의(예를 들어, 하드웨어 기술 언어 등을 통해)할 수 있는 설계 환경(102)을 포함할 수 있다. 설계 환경(102)의 출력은 논리적으로 IC를 정의하는 하나 또는 그보다 많은 파일들(112)(예를 들어, 레지스터 전달 레벨(RTL)(register transfer level) 파일들 등)을 포함할 수 있다.
일부 실시 예들에서, 이러한 RTL 파일들(112)은 합성기(104) 또는 합성 도구를 통해 전달될 수 있다. 이러한 실시 예에서, 합성기(104)는 필요한 회로 행동의 추상적인 형태(예를 들어 RTL 파일들(112))를 논리 게이트들 또는 넷 리스트(114)의 형태로 표현되는 설계 구현으로 변환할 수 있다. 이러한 논리 게이트들은 표준 셀들을 포함할 수 있고, 합성기(104)는 표준 셀들의 라이브러리를 RTL 파일들(112)에 더하여 입력으로 사용할 수 있다. 일부 실시 예들에서, 이 프로세스는 손에 의해 또는 수동으로 행해질 수 있다. 다른 실시 예들에서, 이 프로세스는 수동 및 자동 단계들의 조합을 통해 발생할 수 있다.
도시된 실시 예에서, 시스템(100)은 배치 및 경로 도구(106)를 포함할 수 있다. 이러한 실시 예에서, 배치 및 경로 도구(106)는 넷 리스트(114)를 취하고, 그리고 마스크 세트로 자동으로 변환될 수 있는 IC 레이아웃을 생성하도록 구성될 수 있다. 이름이 제안하는 바와 같이, 배치 및 경로 도구(106)는 제조(또는 설계 프로세스에서 다음 단계)에 적합한 순서 또는 배열로 넷 리스트(114)에 기술된 다양한 회로들을 배치하고, 그리고 이후에 다양한 회로들 사이의 연결 배선들을 제공하도록 구성될 수 있다. 시스템(100)에서 서로 다른 단계들 사이의 구분은 모범적인 목적만을 위한 것이다. 예를 들어, 합성기(104)와 배치 및 경로 도구(106)는 도 1에 도시된 바와 같이 별도의 단계들일 수 있고, 또는 이들은 단일 단계 또는 전자 설계 자동화 도구로 조합될 수 있다. 단계들의 다른 조합들이 가능하며, 도 1의 단계들의 예시적은 구분은 이 분야에 숙련된 자들에게 명백해질 것과 같이 여기에 기재된 주제의 범위를 제안하는 것을 의미하지 않는다.
이러한 실시 예에서, 배치 및 경로 도구(106)는 표준화된 회로 셀들(115)의 라이브러리를 이용할 수 있다. 예를 들어, 회로 셀들(115)의 라이브러리는 NAND 게이트를 위한 셀을 포함할 수 있다. 이러한 실시 예에서, 배치 및 경로 도구(106)는 설계에서 NAND 게이트가 필요한 또는 사용되는 곳마다 NAND 게이트의 템플릿을 인스턴스화 하고, 마찬가지로 NOR 게이트들, 플립 플롭들 등을 인스턴스화 할 수 있다. 예를 들어, NAND 셀의 모든 인스턴스들은 동일한 계층들에서 동일한 금속 형태들을 가질 것이다. 일반적으로, 배치 및 경로 도구(106)는 셀들(115)을 행들 그리고/또는 열들의 격자 패턴에 레이아웃 또는 '배치'할 수 있다.
다양한 실시 예들에서, 배치 및 경로 도구(106)는 아래에서 기술되는 바와 같이 표준화된 셀들의 이동된 세트들을 사용하도록 구성될 수 있다. 아래에서 기술되는 바와 같이, 이러한 표준화된 셀들(115)은 파워 그리드 설계에서 존재할 수 있는 임의의 비아 스테이플들의 위치 및 간격을 고려하여 생성될 수 있다. 이러한 실시 예에서, 배치 및 경로 도구(106)는 배치를 위한 표준화된 셀의 다양한 버전들 사이에서 선택하도록 구성될 수 있다. 이러한 실시 예에서, 이러한 다양한 버전들은 동일한 논리적 기능(예를 들어, NAND 게이트)을 생성하지만, 서로 다른 버전들은 주어진 배치 또는 경로 상황에 대해 다른 버전보다 더 유리할 수 있도록 내부 요소들(예를 들어, 게이트들, 트랜지스터들, 신호 배선들)의 위치, 배치 또는 구성이 다를 수 있다. 다른 도면들에 대해, 일부 예시적인 버전들 및 배치 고려들이 상세히 논의된다.
다양한 실시 예들에서, 배치 및 경로 도구(106)는 평면 기하 형태들, 텍스트 레이블들, 그리고 계층 형태에서 레이아웃에 대한 다른 정보를 제공하는 파일(116)을 출력할 수 있다. 도시된 실시 예에서, 이 파일은 그래픽 데이터 시스템(GDS)(Graphics Data System) 파일 포맷 또는 표준(예를 들어, GDSII 등)으로부터 도출되는 파일 포맷들에 실질적으로 순응할 수 있다. 다른 실시 예에서, OASIS(Open Artwork System Interchange Standard)가 채용될 수 있다. 또 다른 실시 예에서, 일부 다른 표준이 채용될 수 있다. 위에서 언급된 것은 단지 일부 예시적인 예들에 불과하며, 여기에 기술된 주제는 여기로 한정되지 않음이 이해될 것이다.
도시된 실시 예에서, 시스템(100)은 설계 규칙 또는 색 검사기(107)를 포함할 수 있다. 다양한 실시 예들에서, 색 검사기(107)는 배치 및 경로 도구(106)에 의해 생성된 설계 규칙 위반들을 검사하고 그리고/또는 정정할 수 있다. 일부 실시 예들에서, 색 검사기(107)는 배치 및 경로 도구(106)와 통합될 수 있지만, 여기에서 예시의 목적을 위해 구분되어 보여진다. 이러한 실시 예에서, 색 검사기(107)는 수정된 GDS(117)를 생성할 수 있다.
다양한 실시 예들에서, 시스템(100)은 수정된 GDS(117)로부터 하나 또는 그보다 많은 마스크들(118)을 생성하도록 구성되는 마스크 생성기(108)를 포함할 수 있다. 마스크 생성기(108)는 마스크 데이터 준비의 기능을 포함할 수 있다. 이러한 마스크들(118)은 이후에 IC 제조 시설(109)을 통해 IC(119)를 제조하는데 사용될 수 있다.
도 2a 및 도 2b는 여기에 기재된 주제에 따른 시스템(200)의 예시적인 실시 예의 블록도들이다. 도시된 실시 예에서, 시스템(200)은 집적 회로의 예시적인 부분을 포함한다. 특히, 도면들은 일부 금속 계층들 및 게이트 전극의 상호 작용에 집중한다. 게이트 전극들은 폴리실리콘 또는 금속과 같은 다른 도전 물질을 포함할 수 있다. 도면들의 이 제1 시리즈에서, 요소들의 사이즈는 설명의 효과를 위해 과장되었음에 유의하여야 한다. 이들은 단지 일부 사례적이고 예시적인 요소들에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않는다.
도시된 실시 예에서, 시스템(200)은 다양한 M2 부분들 또는 요소들(202)을 포함할 수 있다. 도시된 실시 예에서, M2 부분들(202)은 수직으로 진행하는 흰색의 사각형들로 도시된다. 실제 회로에서 M2 요소들(202)은 일반적으로 길이 및 형태에서 변화할 수 있지만, 도시된 실시 예에서, M2 요소들(202)은 일부 달라지지만 반복하는 형태들로 보여진다.
도시된 실시 예에서, 시스템(200)은 다양한 폴리실리콘들('폴리'라고도 알려진) 또는 보다 일반적으로 게이트 전극 요소들(204)을 포함할 수 있다. 도시된 실시 예에서, 게이트 전극 요소들(204)은 수직으로 진행하는 회색의 사각형들로 도시된다. 또다시, 실제 회로에서 게이트 전극 요소들(204)은 길이에서 다를 수 있지만, 도시된 실시 예에서, 게이트 전극 요소들(204)은 균일한 길이를 갖는 것으로 보여진다.
도시된 실시 예에서, 시스템(200)은 하나 또는 그보다 많은 파워 레일들(206)을 포함할 수 있으며, 이들은 더 일반적으로 전체 파워 그리드의 일부를 형성할 수 있다. 도시된 실시 예에서, 파워 레일들은 양의 파워 레일(206)(Vdd) 및 음의 파워 레일(206')(Vss)을 포함할 수 있으며, 양 및 음은 서로 상대적인 용어들이다. 다양한 실시 예들에서, 이러한 파워 레일들(206)은 M1/M3 샌드위치로 실시될 수 있지만, 위에서 설명된 것은 단지 사례적인 예시에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않는다. 도시된 실시 예에서, 이러한 파워 레일들(206)은 두꺼운 경계 선을 갖고 수평으로 진행하는 깨끗한 사각형으로 도시된다.
도시된 실시 예에서, 시스템(200)은 시스템(200)의 다양한 계층들이 통신하게 하는 또는 더 정확하게 제1 계층으로부터 제2 계층으로 신호들 또는 전력 연결들이 통과하게 하는 복수의 비아들(208)(그리고 비아(208')) 또는 연결 요소들을 포함할 수 있다. 도시된 실시 예에서, 비아들(208)은 크로스로 채워진(cross-hatched) 사각형들로 도시되며, 동일한 위치에서 교차하는 두 개의 계층들(예를 들어, 파워 레일(206) 및 M2 요소(202))을 연결하며, 예를 들어 M2 형태 또는 '비아 스테이플(210)'과 파워 레일(206)(그리고 마찬가지로 음의 파워 레일(206') 및 비아 스테이플(210'))을 연결한다.
도시된 실시 예에서, 비아들(208)을 통해 파워 레일(206)에 연결된 M2 계층의 부분은 '비아 스테이플들(210)'이라고 한다. 아래에서 기술되는 바와 같이, 이러한 비아 스테이플들, 그리고 이들의 표준 회로 셀들과의 상호 작용은 여기에 기재된 주제의 관심사일 수 있다.
또한, 도시된 실시 예에서, 시스템(200) 내의 요소들은 예측 가능하고 규칙적인 간격들로 배치될 수 있다. 그러나 각 계층 또는 요소 타입(예를 들어, 금속 요소, 게이트 전극 요소)은 그들 자신의 각각의 배치 규칙들과 연관될 수 있다. 일 실시 예에서, 금속 요소들(202) 사이의 거리는 금속 피치(222)일 수 있다. 일 실시 예에서, 게이트 전극 요소들(204) 사이의 거리는 게이트 전극 피치(224)일 수 있다. 마찬가지로, 다양한 실시 예들에서, 비아 스테이플들 사이의 거리는 비아 스테이플 피치일 수 있다. 이 맥락에서, '피치'의 용어는 연속적인 대응하는 요소들, 지점들 또는 선들 사이의 거리를 의미한다.
도 2b는 표준 회로 셀들 또한 칩을 통해 신호들을 전달하는 목적을 위해 다양한 금속 계층들을 연결하는 내부 비아들(234)을 가질 수 있음을 더 보여준다. 이해를 돕기 위해, 파워 레일들(206)은 도면으로부터 제거되었다.
도시된 실시 예에서, 금속 계층(예를 들어, M1 또는 M3)의 다양한 조각들(232)이 두꺼운 경계들을 갖고 수평으로 진행하는 깨끗한 사각형들로 보여진다. 이러한 실시 예에서, 금속 계층의 이러한 조각들(232)은 전력이 아닌 신호들을 운반하도록 구성될 수 있다. 다양한 실시 예들에서, 이러한 금속 조각들(232)은 다양한 길이들 및 형태들을 가질 수 있지만, 여기에서 균일한 것으로 보여진다.
도시된 실시 예에서, 금속 조각들(232)은 표준 회로 셀의 부분들 또는 요소들(예를 들어, M2 부분들(202)과 교차할 수 있다. 이러한 실시 예에서, 가끔 두 계층들을 비아(234)를 이용하여 전기적으로 연결할 필요가 있을 수 있다.
도 3a 및 도 3b는 여기에 기재된 주제에 따른 시스템(200)의 예시적인 실시 예들의 블록도들이다. 도시된 실시 예에서, 표준 회로 셀들의 두 버전들이 보여진다. 도 3a에서, 시스템(200)은 표준 회로 셀(302)의 제1 또는 '짝수' 버전을 포함할 수 있다.
다양한 실시 예들에서, 위에서 기술된 바와 같이, 비아 스테이플들(210 및 210')은 일정한 간격들(예를 들어, 비아 스테이플 피치)로 존재할 수 있고, 따라서 예측 가능할 수 있다. 일부 실시 예들에서, 비아 스테이플들(210)은 일정한 간격으로 존재하지 않을 수 있지만, 시스템 내의 또는 파워 레일들을 따른 그들의 배치는 예측 가능할 수 있다.
또한, 이러한 실시 예에서, 양의(Vdd) 스테이플들(210) 및 음의(Vss) 스테이플들(210')은 다른 수평 간격들로 존재할 수 있다. 예를 들어, 도시된 실시 예에서, 좌측으로부터 우측으로 이동할 때, 양의(Vdd) 스테이플(210)이 존재할 수 있고, 이후에 게이트 전극 요소들(204')이 존재할 수 있고, 그리고 이후에 음의(Vss) 스테이플(210')이 존재할 수 있다. 위에서 설명된 것들은 단지 사례적인 예시에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
다양한 실시 예들에서, '트랙 0'은 게이트 전극 요소(예를 들어, 게이트 전극 요소(204))에 정렬되는 M2(또는 더 일반적으로 임의의 금속 또는 비-게이트 전극) 트랙으로 정의될 수 있다. 예를 들어, 도 3a에서, M2 형태(351)는 게이트 전극(204)에 정렬되므로 '트랙 0' 내에 있다. '트랙 1'은 폴리의 바로 좌측에 있거나 또는 양의 스테이플(210)에 정렬되는 M2 트랙으로 정의될 수 있다. 그리고, '트랙 2'는 폴리의 바로 우측에 있거나 또는 음의 스테이플(210')에 정렬되는 M2 트랙으로 정의될 수 있다. 이러한 실시 예에서, 트랙 번호(예를 들어, 0, 1, 2)는 반복되는 폴리 및 스테이플 순서에 기반하여 지속적으로 반복될 수 있다. 위에서 설명된 것들은 일부 사례적인 예시에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
도시된 실시 예에서, 양의 그리고 음의 비아 스테이플들(210, 210')은 정렬되지 않거나 동일한 트랙에 있지 않음에 유의하여야 한다. 도시된 실시 예에서, 양의(Vdd) 스테이플들 및 비아들(210)은 '트랙 1'을 점유하고, 그리고 음의(Vss) 스테이플들 및 비아들(210')은 '트랙 2'를 점유한다. 다양한 실시 예들에서, 양의 그리고 음의 스테이플 배치는 반전되거나 또는 그렇지 않으면 정렬되지 않을(예를 들어, '트랙 1 및 0') 수 있다. 양의 그리고 음의 스테이플들을 정렬되지 않게 함으로써, 추가적인 설계 유연성이 달성될 수 있다. 예를 들어, 스테이플들이 '트랙 1 및 2'에 배치되면, '트랙 1 및 2'의 부분은 스테이플(210)의 밑의 M2 형태와 스테이플(210')의 위의 M2 형태에 의해 도시되는 바와 같이 신호 전달을 위해 가용할 수 있다. 위에서 설명된 것들은 단지 일부 사례적인 예들에 불과하며, 여기에 기술된 주제는 이들로 한정되지 않음이 이해될 것이다.
이러한 실시 예에서, 표준 회로 셀(302)은 일정하고 예측 가능한 비아 스테이플(210)을 고려하도록 설계될 수 있다. 따라서, 표준 회로 셀(302)은 비아 스테이플들이 존재할 빈 공간들 또는 미리 정의된 영역들 또는 위치들을 갖도록 레이아웃 될 수 있다. 레고 블록들의 비유로 돌아가면, 레고 블록들의 범프들이 일정한 패턴들로 존재하는 것과 같이, 표준화된 레고 블록은 범프들을 수용할 홀들(예를 들어, 블록의 바닥에)을 포함 할 수 있다. 비유하자면, 범프들은 비아 스테이플들(210)이고, 그리고 홀들은 비아 스테이플들(210)을 수용하는 표준 회로 셀들(302) 내의 위치들이다.
도시된 실시 예에서, 누군가는 비아 스테이플들(210)을 일정한 간격들로 존재할 뿐 아니라, M2 요소들(202) 및 게이트 전극 요소들(240) 또한 존재 또는 더 정확하게는 일정한 간격들로 존재하여야 함을 알아챌 수 있다. 이러한 간격들은 위에서 기술된 바와 같이 금속 피치 및 게이트 전극 피치에 의해 각각 판단될 수 있다. 도면은 표준 회로 셀(302)에서 사용중인 모든 가능한 M2 및 게이트 전극 배치 위치들을 보여주지만, 다양한 실시 예들에서, 표준 회로 셀(302)은 다양한 지점들에서 M2 또는 게이트 전극 형태들을 갖지 않도록 설계될 수 있다.
그러나 금속 피치 및 게이트 전극 피치(또는 간격들)로 인해, 표준 회로 셀은 비아 스테이플들 뿐 아니라 금속 요소들(202) 및 게이트 전극 요소들(204)에 또한 정렬되어야 한다. 표준 회로 셀(302)은 비아 스테이플들(210)에 대해 임의의 수평 위치에 배치되지 않을 수 있다. 표준 회로 셀(302)은 또한 표준 회로 셀(302)의 내부 요소들(202, 204)이 금속 피치 및 게이트 전극 피치에 정렬되게 하는 위치에 수평으로 배치되어야 한다. 더 상세하게는, 표준 회로 셀(302)이 1의 폴리 피치만큼 우측으로 이동되면, M2 형태(202)는 미리 정해진 M2 트랙에 정렬되지 않고, 파워 레일(206)을 따라 배치된 스테이플들의 일정한 어레이의 일부인 스테이플(210)과 쇼트 회로를 유발할 수 있다. 또한, M2 형태(202)가 1의 폴리 피치만큼 우측으로 이동된 후에, 이는 스테이플(210)에 대한 최소 필요 거리를 위반할 수 있고, 또는 미리 정해진 M2 트랙들에 정렬되지 않으므로 M2 경로 문제들을 유발할 수 있다. 이 예에서, 표준 회로 셀(302)은 표준 회로 셀(302) 내의 M2 형태들 및 스테이플 사이의 충돌을 유발하지 않으면서 짝수의 폴리 피치들만큼, 예를 들어, 0, 2, 4 등만큼 우측으로 이동될 수 있다. 그러나 표준 회로 셀(302)은 이러한 충돌을 유발하지 않으면서 홀수의 폴리 피치들만큼 우측 또는 좌측으로 이동될 수 없다. 따라서, 표준 회로 셀의 복수의 버전들이 필요할 수 있다. 각 버전은 동일한 논리 기능(예를 들어, NOR 게이트)을 수행하지만 상이한 내부 요소 배치 또는 형태들을 가질 수 있다.
도 3b에서, 시스템(200)은 표준 회로 셀(304)의 제2 또는 '홀수' 버전을 포함할 수 있다. 표준 회로 셀(304)은 위에서 기술된 바와 같이 표준 회로 셀(302)과 동일한 논리 기능을 수행할 수 있다. 그러나 표준 회로 셀(304)은 상이한 내부 요소 배치를 가질 수 있다. 도시된 실시 예에서, 홀수 표준 회로 셀(304)은 짝수 표준 회로 셀(302)의 이동된 버전일 수 있다.
이러한 실시 예에서, 짝수 표준 회로 셀(302)은 비아 스테이플들을 위한 내부 위치들이 시스템(200)의 실제 비아 스테이플들(210)에 다시 정렬될 때까지 특정 거리만큼 이동될 수 있다. 이 이동된 거리는 게이트 전극 요소 피치 및 금속 피치의 비율에 의해 결정될 수 있다. 도시된 실시 예에서, 이 비율은 3:2 이고, 세 개의 금속 요소들은 매 두 개의 게이트 전극 요소들마다 존재한다. 따라서, 홀수 표준 회로 셀(304)은 비아 스테이플들에 다시 정렬되기 전에 짝수 표준 회로 셀(302)로부터 하나의 게이트 피치만큼 이동되어야 한다. 다른 실시 예에서, 게이트-대-금속 전극 피치 비율은 동일하지 않거나(즉, 1:1이 아닌, 예를 들어 3:2) 또는 동일할(즉, 1:1) 수 있다. 위에서 기술된 것들은 단지 일부 사례적인 예들에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
다양한 실시 예들에서, 홀수 표준 회로 셀(304)은 짝수 표준 셀(302)로부터 특정 수의 게이트 피치들만큼 이동(비아 스테이플들과 정렬되기 위해)될 수 있고, 또한 뒤집힐 수 있다. 그러나 표준회로 셀을 뒤집는 것은 스테이플을 위해 예비된 표준 회로 셀 내의 공간과 파워 그리드 내의 스테이플들 사이의 적절한 정렬을 금지할 수 있다. 도 3b에서, 표준 회로 셀(304) 내의 M2 신호 형태(381)가 보여진다. 이 표준 회로 셀이 수평으로 뒤집히면, M2 신호 형태(381)는 스테이플(210)과 쇼트 될 수 있다. 이러한 문제를 극복하기 위해, 표준 회로 셀의 뒤집힌 버전이 생성될 수 있다.
도 3c에서, 표준 회로 셀(374)은 도 3b의 표준 회로 셀(304)의 뒤집힌 버전의 실시 예를 보여준다. 표준 회로 셀 근원들(origins)은 도 3b 및 도 3c에서 각각 361 및 371로 식별된다. 도 3b에서, 양의 스테이플(210)은 게이트 전극('트랙 1')의 바로 왼쪽에 위치하고, 음의 스테이플(210')은 게이트 전극('트랙 2')의 바로 오른쪽에 위치한다. 도 3c에서, 뒤집힌 표준 회로 셀(374)은 이 순서를 반전하거나 뒤집는다. 양의 스테이플(376)은 게이트 전극('트랙 2')의 바로 오른쪽에 위치하고, 음의 스테이플(375)은 게이트 전극('트랙 1')의 바로 왼쪽에 위치한다. 표준 회로 셀(374)에서 스테이플들을 위해 예비된 위치들을 뒤집음으로써, 표준 회로 셀은 뒤집힐 수 있고 그리고 M2 신호 형태들 및 스테이플들 사이의 충돌을 회피할 수 있다.
도 3d는 셀의 오른쪽에 있는 표준 회로 셀 근원(372)에 의해 표시되는 바와 같이, 수평으로 뒤집힌 표준 회로 셀(374)인 표준 회로 셀 인스턴스화(374')를 보여준다. 표준 회로 셀이 뒤집히는 것을 가정하여 표준 회로 셀(374)에서 스테이플 위치들이 설계되었으므로, 표준 회로 셀 인트턴스화(374')는 M2 신호 형태들 및 스테이플들(210, 210') 사이의 충돌들을 회피한다. 실시 예에서, 표준 회로 셀들의 짝수 버전 및 홀수 버전뿐만 아니라, 뒤집힌 그리고 뒤집히지 않는(총 4개: 짝수이며 뒤집히지 않은, 짝수이며 뒤집힌, 홀수이며 뒤집히지 않은, 홀수이며 뒤집힌) 버전들 또한 존재할 수 있다. 다른 실시 예에서, 게이트 전극 요소들 그리고/또는 금속 요소들의 배치 그리고/또는 형태는 서로 다른 버전의 표준 회로 셀들, 예를 들어 짝수 표준 회로 셀(302), 홀수 표준 회로 셀(304), 그리고 홀수-뒤집힌 표준 회로 셀(374) 사이에서 크게 다를 수 있다. 그러나 동일한 표준 회로 셀들의 버전들로서, 표준 회로 셀들(302, 304, 374)은 동일한 논리적 기능을 수행하고 그리고 그들 자신을 비아 스테이플 피치, 금속 피치, 그리고 게이트 전극 요소 피치들에 정렬하여야 한다. 위에서 언급된 것들은 단지 일부 사례적인 예들에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
다양한 실시 예들에서, 비아 스테이플들(210, 210')은 중첩하거나 또는 (적어도 부분적으로)게이트 전극 요소(204')에 의해 중첩될 수 있다. 일부 실시 예들에서, 비아 스테이플들(210, 210')은 수평적으로 게이트 전극 요소(204')의 위로(또는 아래로) 확장할 수 있다. 위에서 언급된 것들은 단지 일부 사례적인 예들에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
도 4는 여기에 기재된 주제에 따른 원리들에 따라 형성된 반도체 장치들을 포함할 수 있는 정보 처리 시스템(400)의 개괄적인 블록도이다.
도 4를 참조하면, 정보 처리 시스템(400)은 여기에 기재된 주제의 원리들에 따라 구성된 하나 또는 그보다 많은 장치들을 포함할 수 있다. 다른 실시 예에서, 정보 처리 시스템(400)은 여기에 기재된 주제의 원리들에 따른 하나 또는 그보다 많은 기술들을 채용 또는 실행할 수 있다.
다양한 실시 예들에서, 정보 처리 시스템(400)은 예를 들어 랩톱, 데스크톱, 워크스테이션, 서버, 블레이드 서버, 개인 디지털 비서, 스마트폰, 태블릿, 그리고 다른 적절한 컴퓨터들 또는 그들의 가상 기계 또는 가상 컴퓨팅장치와 같은 컴퓨팅 장치를 포함할 수 있다. 다양한 실시 예들에서, 정보 처리 시스템(400)은 사용자(미도시)에 의해 사용될 수 있다.
여기에 기재된 주제에 따른 정보 처리 시스템(400)은 중앙 처리 유닛(CPU), 로직 또는 프로세서(410)를 더 포함할 수 있다. 일부 실시 예들에서, 프로세서(410)는 하나 또는 그보다 많은 기능적 유닛 블록들(FUB(Functional Unit Block)들) 또는 조합 논리 블록들(CLB(Combinational Logic Block)들)(415)을 포함할 수 있다. 이러한 실시 예에서, 조합 논리 블록은 다양한 부울 논리 연산들(예를 들어, NAND, NOR, NOT, XOR), 안정화 논리 장치들(예를 들어, 플립-플롭들, 래치들), 다른 논리 장치들, 또는 이들의 조합을 포함할 수 있다. 이러한 조합 논리 연산들은 단순한 또는 복잡한 방식으로 구성되어 입력 신호들을 처리하여 원하는 결과를 달성할 수 있다. 동기식 조합 논리 연산들의 일부 사례적인 예들이 기술되지만, 여기에 기재된 주제는 이들로 한정되지 않고 그리고 비동기식 연산들 또는 이들의 혼합을 포함할 수 있음이 이해될 것이다. 일 실시 예에서, 조합 논리 연산들은 복수의 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터들을 포함할 수 있다. 다양한 실시 예들에서, 이러한 CMOS 트랜지스터들은 논리 연산들을 수행하는 게이트들로 배열될 수 있지만, 여기에 기재된 주제의 범위 내에서 다른 기술들이 사용될 수 있다.
여기에 기재된 주제에 따른 정보 처리 시스템(400)은 휘발성 메모리(420)(예를 들어, 랜덤 액세스 메모리(RAM))를 더 포함할 수 있다. 여기에 기재된 주제에 따른 정보 처리 시스템(400)은 불휘발성 메모리(430)(예를 들어, 하드 드라이브, 광학 메모리, NAND 또는 플래시 메모리)를 더 포함할 수 있다. 일부 실시 예들에서, 휘발성 메모리(420), 불휘발성 메모리(430) 또는 이들의 조합 또는 부분들은 '저장 매체'로 지칭될 수 있다. 다양한 실시 예들에서, 휘발성 메모리(420) 그리고/또는 불휘발성 메모리(430)는 데이터를 반영구적으로 또는 실질적으로 영구적인 형태로 저장하도록 구성될 수 있다.
다양한 실시 예들에서, 정보 처리 시스템(400)은 정보 처리 시스템(400)이 통신 네트워크의 일부가 되고 통신 네트워크를 통해 통신하게 하도록 구성되는 하나 또는 그보다 많은 네트워크 인터페이스(440)를 포함할 수 있다. 와이파이(Wi-Fi) 프로토콜의 예들은 IEEE(Institute of Electrical and Electronics Engineers) 802.11g, IEEE 802.11n을 포함할 수 있지만, 이들로 한정되지 않는다. 셀룰러 프로토콜의 예들은 IEEE 802.16m(Wireless-MAN(Metropolitan Area Network) Advance으로도 알려진), LTE(Long Term Evolution) Advance, EDGE(Enhanced Data rates for GSM (Global System for Mobile Communications) Evolution), HSPA+(Evolved High-Speed Packet Access)를 포함할 수 있지만, 이들로 한정되지 않는다. 유선 프로토콜의 예들은 IEEE 802.3(이더넷으로도 알려진), 파이버 채널, 전력선 통신(예를 들어, 홈플러그, IEEE 1901)을 포함할 수 있지만, 이들로 한정되지 않는다. 위에서 언급된 것들은 단지 일부 사례적인 예들에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
여기에 기재된 주제에 따른 정보 처리 시스템(400)은 사용자 인터페이스 유닛(예를 들어, 디스플레이 어댑터, 햅틱 인터페이스, 인체 인터페이스 장치)을 더 포함할 수 있다. 다양한 실시 예들에서, 사용자 인터페이스 유닛(450)은 사용자로부터 입력을 수신하고 그리고/또는 사용자에게 출력을 제공하도록 구성될 수 있다. 다른 종류의 장치들이 사용자와 상호 작용을 제공하는데 사용될 수 있다. 예를 들어, 사용자에게 제공되는 피드백은 임의의 형태의 감각 피드백, 예를 들어 시각 피드백, 청각 피드백, 도는 촉각 피드백일 수 있다. 사용자로부터의 입력은 음향, 음성 또는 촉각 입력을 포함하는 임의의 형태로 수신될 수 있다.
다양한 실시 예들에서, 정보 처리 시스템(400)은 하나 또는 그보다 많은 다른 장치들 또는 하드웨어 구성 요소들(460), 예를 들어 디스플레이 또는 모니터, 키보드, 마우스, 카메라, 지문 인식기, 비디오 프로세서를 포함할 수 있다. 위에서 언급된 것들은 단지 일부 사례적인 예들에 불과하며, 여기에 기재된 주제는 이들로 한정되지 않음이 이해될 것이다.
여기에 기재된 주제에 따른 정보 처리 시스템(400)은 하나 또는 그보다 많은 시스템 버스들(405)을 더 포함할 수 있다. 이러한 실시 예에서, 시스템 버스(405)는 프로세서(410), 휘발성 메모리(420), 불휘발성 메모리(430), 네트워크 인터페이스(440), 사용자 인터페이스(450), 그리고 하나 또는 그보다 많은 하드웨어 구성 요소들(460)과 통신 가능하게 결합되도록 구성될 수 있다. 프로세서(410)에 의해 처리된 데이터 또는 불휘발성 메모리(430)의 외부로부터 입력되는 데이터는 불휘발성 메모리(430) 또는 휘발성 메모리(420)에 저장될 수 있다.
다양한 실시 예들에서, 정보 처리 시스템(400)은 하나 또는 그보다 많은 소프트웨어 구성 요소들(470)을 포함하거나 실행할 수 있다. 일부 실시 예들에서, 소프트웨어 구성 요소들(470)은 운영체제(OS) 그리고/또는 응용을 포함할 수 있다. 일부 실시 예들에서, OS는 응용에 하나 또는 그보다 많은 서비스들을 제공하고 그리고 응용과 정보 처리 시스템(400)의 다양한 하드웨어 구성 요소들(예를 들어, 프로세서(410), 네트워크 인터페이스(440))의 사이의 중간재 역할을 하거나 관리하도록 구성될 수 있다. 이러한 실시 예에서, 정보 처리 시스템(400)은 국부적으로 설치(예를 들어, 불휘발성 메모리(430)의 내부에)되고 그리고 프로세서(410)에 의해 직접 실행되고 OS와 직접 상호 작용하도록 구성되는 하나 또는 그보다 많은 기본(native) 응용들을 포함할 수 있다. 이러한 실시 예에서, 기본 응용들은 미리 컴파일된 기계로 실행 가능한 코드를 포함할 수 있다. 일부 실시 예들에서, 기본 응용들은 소스 또는 객체 코드를 이후에 프로세서(410)에 의해 실행되는 실행 가능한 코드로 변환하도록 구성되는 스크립트 해석자(예를 들어, C 쉘(csh), 애플스크립트(AppleScript), 오토핫키(AutoHotkey)) 또는 가상 실행 기계(VM)(예를 들어, 자바 가상 기계(Java Virtual Machine), 마이크로소프트 공통 언어 런타임(Microsoft Common Language Runtime))을 포함할 수 있다.
위에서 기술된 반도체 장치들은 다양한 패키징 기술들을 이용하여 캡슐화될 수 있다. 예를 들어, 여기에 기재된 주제에 따라 구성된 반도체 장치들은, POP(package on package) 기술, BGA들(ball grid arrays) 기술, CSP들(chip scale packages) 기술, PLCC(plastic leaded chip carrier) 기술, PDIP(plastic dual in-line package) 기술, 와플 팩 내의 다이 기술, 웨이퍼 형태 내의 다이 기술, COB(chip on board) 기술, CERDIP(ceramic dual in-line package) 기술, PMQFP(plastic metric quad flat package) 기술, PQFP(plastic quad flat package) 기술, SOIC(small outline package) 기술, SSOP(shrink small outline package) 기술, TSOP(thin small outline package) 기술, TQFP(thin quad flat package) 기술, SIP(system in package) 기술, MCP(multi-chip package) 기술, WFP(wafer-level fabricated package) 기술, WSP(wafer-level processed stack package) 기술, 또는 이 분야에 숙련된 자들에게 잘 알리진 다른 기술 중 어느 하나를 이용하여 캡슐화될 수 있다.
방법 단계들은 컴퓨터 프로그램을 실행하여 입력 데이터를 연산하고 출력 데이터를 생성함으로써 기능들을 수행하는 하나 또는 그보다 많은 프로그램 가능한 프로세서들에 의해 수행될 수 있다. 방법 단계들은 또한 특수 목적 논리 회로, 예를 들어 FPGA(field programmable gate array) 또는 ASIC(application-specific integrated circuit)에 의해 수행될 수 있고, 장치는 FPGA 및 ASIC로 구현될 수 있다.
다양한 실시 예들에서, 컴퓨터로 독출 가능한 매체는 실행된 때에 장치가 방법 단계들의 적어도 일부를 수행하게 하는 명령들을 포함할 수 있다. 일부 실시 예들에서, 컴퓨터로 독출 가능한 매체는 자기 매체, 광학 매체, 다른 매체, 또는 이들의 조합(예를 들어, CD-ROM, 하드 드라이브, 읽기 전용 메모리, 플래시 드라이브)을 포함할 수 있다. 이러한 실시 예에서, 컴퓨터로 독출 가능한 매체는 실재하는 비임시로 구현된 제조품일 수 있다.
여기에 기재된 주제의 원리들이 예시적인 실시 예들을 참조하여 설명되었지만, 이러한 기재된 개념들의 사상 및 범위로부터 멀어지지 않으면서 다양한 변화들 및 수정들이 실시 예들에 행해질 수 있음은 이 분야에 숙련된 자들에게 명백할 것이다. 다라서, 위에서 기술된 실시 예들은 한정적인 것이 아니며, 예시적인 것으로 이해되어야 한다. 따라서, 여기에 기재된 개념들의 범위는 다음의 청구항들 및 그들의 등가물들의 가장 넓게 허용 가능한 해석에 의해 판단되며, 앞선 설명에 의해 제한되거나 한정되지 않아야 한다. 따라서, 첨부된 청구항들은 이러한 모든 수정들 및 변화들을 실시 예들의 범위 내에 두는 것으로 의도됨의 이해될 것이다.
100: 시스템
102: 설계 환경
104: 합성기
106: 배치 및 경로 도구
107: 색 검사기
108: 마스크 생성기
109: IC 제조 시설
112: 레지스터 전달 레벨(RTL) 파일들
114: 넷 리스트
115: 셀들
116: 그래픽 데이터 시스템(GDS) 파일
117: 수정된 그래픽 데이터 시스템(MODGDS) 파일
118: 마스크들
119: 집적 회로(IC)
200: 시스템
202: M2 요소들
204: 게이트 전극 요소들
206: 양의 파워 레일
206': 음의 파워 레일
208, 208': 비아들
210, 210': 비아 스테이플들
232: 금속 계층의 조각들
234: 내부 비아들
302, 304: 표준 회로 셀
351: M2 형태
375: 음의 스테이플
376: 양의 스테이플
381: M2 신호 형태
400: 정보 처리 시스템
405: 시스템 버스
410: 프로세서 그리고/또는 로직
415: 조합 논리 블록(CLB)들
420: 휘발성 메모리
430: 불휘발성 메모리
440: 네트워크 인터페이스
450: 사용자 인터페이스 유닛
460: 다른 하드웨어 장치들
470: 소프트웨어

Claims (20)

  1. 장치에 있어서:
    금속 요소들 사이에 금속 피치를 갖는 금속 계층;
    게이트 전극 요소들의 사이에 상기 금속 피치의 비율인 게이트 피치를 갖는 게이트 전극 계층;
    비아 스테이플들에 의해 상기 금속 계층과 결합되고 제1 파워 레일 및 제2 파워 레일을 포함하는 적어도 두 개의 파워 레일들;
    각각 짝수 배치 장소에 배치되는 복수의 짝수 표준 셀들; 그리고
    각각 상기 복수의 짝수 표준 셀들의 대응하는 하나의 이동된 버전이고, 각각 홀수 배치 장소에 배치되는 복수의 홀수 표준 셀들을 포함하고,
    상기 제1 파워 레일과 연관된 비아 스테이플들의 제1 세트는 상기 제2 파워 레일과 연관된 비아 스테이플들의 제2 세트에 정렬되지 않고,
    상기 금속 계층의 내부에서 신호들을 운반하는 상기 복수의 짝수 표준 셀들의 부분들은 상기 비아 스테이플들과 연결되지 않고,
    상기 금속 계층의 내부에서 신호들을 운반하는 상기 복수의 홀수 표준 셀들의 부분들은 상기 비아 스테이플들과 연결되지 않는 장치.
  2. 제1항에 있어서,
    상기 복수의 짝수 표준 셀들의 각각은 제1 비아 스테이플들을 위한 제1 장소들을 포함하고,
    상기 복수의 홀수 표준 셀들의 각각은 상기 복수의 짝수 표준 셀들의 각각의 상기 제1 비아 스테이플들을 위한 상기 제1 장소들로부터 게이트 전극 피치들의 수만큼 이동된 제2 비아 스테이플들을 위한 제2 장소들을 포함하는 장치.
  3. 제1항에 있어서,
    상기 비아 스테이플들은 다수의 금속 피치들의 일정한 간격들에 위치하는 장치.
  4. 제1항에 있어서,
    상기 게이트 전극 피치는 상기 금속 피치의 동일하지 않은 비율인 장치.
  5. 제4항에 있어서,
    상기 게이트 전극 피치의 상기 금속 피치에 대한 상기 비율은 세 개의 금속 요소들이 매 두 개의 게이트 전극 요소들에 대해 존재하고, 그리고
    상기 비아 스테이플들은 매 세 번째 금속 요소의 배수인 피치에 존재하는 장치.
  6. 제1항에 있어서,
    상기 비아 스테이플들은 상기 게이트 전극 위치들과 적어도 일부분 중첩하여 위치하는 장치.
  7. 제1항에 있어서,
    상기 복수의 짝수 및 홀수 표준 셀들의 각각은 적어도 하나의 비아 스테이플을 위한 간격을 포함하고, 그리고
    상기 적어도 하나의 비아 스테이플을 위한 상기 간격의 위치는 상기 복수의 짝수 및 홀수 표준 셀들 각각이 상기 복수의 짝수 표준 셀들에 포함되는지 또는 상기 복수의 홀수 표준 셀들에 포함되는지를 결정하는 장치.
  8. 제7항에 있어서,
    상기 복수의 홀수 표준 셀들의 각각은 상기 적어도 하나의 비아 스테이플을 위한 상기 간격의 위치가 상기 적어도 하나의 비아 스테이플 및 상기 게이트 전극 피치 모두에 정렬되도록 이동되는 상기 복수의 짝수 표준 셀들의 대응하는 하나의 버전을 포함하는 장치.
  9. 제7항에 있어서,
    상기 복수의 짝수 및 홀수 표준 셀들의 부분들의 반전된 버전들을 포함하는 복수의 뒤집힌 표준 셀들을 더 포함하고,
    상기 복수의 뒤집힌 표준 셀들의 각각은, 상기 적어도 하나의 비아 스테이플을 위한 상기 공간의 위치가 상기 적어도 하나의 비아 스테이플 및 상기 게이트 전극 피치 모두에 정렬되는 방식으로 뒤집히는, 상기 복수의 짝수 및 홀수 표준 셀들의 대응하는 하나의 뒤집힌 버전을 포함하는 장치.
  10. 장치에 있어서:
    파워 그리드에 의해 전원이 공급되는 표준 회로 셀들로 부분적으로 형성되는 집적 회로를 포함하는 프로세서를 포함하고,
    상기 집적 회로는:
    금속 요소들의 사이에 금속 피치를 갖는 금속 계층;
    게이트 전극 요소들 사이에 상기 금속 피치의 비율인 게이트 피치를 갖는 게이트 전극 계층;
    상기 게이트 전극 요소들의 하나 또는 그보다 많은 것들과 적어도 일부분 중첩되는 비아 스테이플들에 의해 상기 금속 계층과 결합되는 파워 그리드;
    비아 스테이플들에 의해 상기 금속 계층과 결합되고 제1 파워 레일 및 제2 파워 레일을 포함하는 적어도 두 개의 파워 레일들;
    상기 금속 계층의 내부에서 신호들을 운반하는 부분들은 상기 비아 스테이플들과 연결되지 않도록 각각 배치되는 복수의 제1 표준 회로 셀들; 그리고
    각각 상기 복수의 제1 표준 회로 셀들의 대응하는 하나의 이동된 버전이고, 상기 금속 계층의 내부에서 신호들을 운반하는 부분들은 상기 비아 스테이플들과 연결되지 않도록 각각 배치되는 복수의 제2 표준 회로 셀들을 포함하고,
    상기 제1 파워 레일과 연관된 비아 스테이플들의 제1 세트는 상기 제2 파워 레일과 연관된 비아 스테이플들의 제2 세트에 정렬되지 않는 장치.
  11. 제10항에 있어서,
    상기 복수의 제1 표준 회로 셀들의 각각은 제1 비아 스테이플들, 제1 게이트 전극 요소들, 그리고 제1 금속 요소들을 위한 제1 위치들을 포함하고, 그리고
    상기 복수의 제1 표준 회로 셀들의 각각은:
    상기 복수의 제1 표준 회로 셀들의 각각의 상기 제1 비아 스테이플들을 위한 상기 제1 장소들로부터 다수의 게이트 전극 피치들만큼 이동된 제2 비아 스테이플들을 위한 제2 장소들; 그리고
    상기 복수의 제1 표준 회로 셀들의 각각의 상기 제1 금속 요소들과 다르게 배치된 제2 금속 요소들을 포함하는 장치.
  12. 제10항에 있어서,
    상기 비아 스테이플들은 다수의 금속 피치들의 일정한 간격들에 위치하는 장치.
  13. 제10항에 있어서,
    상기 게이트 전극 피치는 상기 금속 피치의 동일하지 않은 비율인 장치.
  14. 제13항에 있어서,
    상기 게이트 전극 피치의 상기 금속 피치에 대한 상기 비율은 세 개의 금속 요소들이 매 두 개의 게이트 전극 요소들에 대해 존재하고, 그리고
    상기 비아 스테이플들은 매 세 번째 금속 요소의 배수인 피치에 존재하는 장치.
  15. 상기 복수의 제2 표준 회로 셀들의 각각은 상기 복수의 제1 표준 회로 셀들의 대응하는 하나로부터 하나의 게이트 전극 피치만큼 이동된 버전인 장치.
  16. 제10항에 있어서,
    상기 복수의 제1 및 제2 표준 회로 셀들의 각각은 적어도 하나의 비아 스테이플을 위한 간격을 포함하고, 그리고
    상기 적어도 하나의 비아 스테이플을 위한 상기 간격의 위치는 상기 복수의 제1 및 제2 표준 회로 셀들 각각이 상기 복수의 제1 표준 회로 셀들에 포함되는지 또는 상기 복수의 제2 표준 회로 셀들에 포함되는지를 결정하는 장치.
  17. 제16항에 있어서,
    상기 복수의 제2 표준 회로 셀들의 각각은 상기 적어도 하나의 비아 스테이플을 위한 상기 간격이 상기 적어도 하나의 비아 스테이플 및 상기 게이트 전극 피치 모두에 정렬되도록 이동되는 상기 복수의 제1 표준 셀들의 대응하는 하나의 버전을 포함하는 장치.
  18. 제16항에 있어서,
    상기 복수의 제1 및 제2 표준 회로 셀들의 부분들의 반전된 버전들을 포함하는 복수의 제3 표준 회로 셀들을 더 포함하고,
    상기 복수의 제3 표준 회로 셀들의 각각은, 상기 적어도 하나의 비아 스테이플을 위한 상기 공간의 위치가 상기 적어도 하나의 비아 스테이플 및 상기 게이트 전극 피치 모두에 정렬되는 방식으로 뒤집히는, 상기 복수의 제1 및 제2 표준 회로 셀들의 대응하는 하나의 뒤집힌 버전을 포함하는 장치.
  19. 장치에 있어서:
    표준 회로 셀들을 회로 설계 내에 배치하도록 구성되는 배치 및 경로 도구를 포함하고,
    상기 배치 및 경로 도구는:
    금속 요소들 사이에 금속 피치를 갖는 금속 계층을 설치하고;
    게이트 전극 요소들의 사이에, 상기 금속 피치의 비율인 게이트 전극 피치를 갖는 게이트 전극 계층을 설치하고;
    비아 스테이플들에 의해 상기 금속 계층과 결합되고, 제1 파워 레일과 제2 파워 레일을 포함하는 적어도 두 개의 파워 레일의 경로를 제공하고;
    각각 짝수 배치 장소에 배치되는 복수의 짝수 표준 셀들을 배치하고; 그리고
    각각 상기 복수의 짝수 표준 셀들의 대응하는 하나의 이동된 버전이고, 각각 홀수 배치 장소에 배치되는 복수의 홀수 표준 셀들을 배치하도록 구성되고,
    상기 제1 파워 레일과 연관된 비아 스테이플들의 제1 세트는 상기 제2 파워 레일과 연관된 비아 스테이플들의 제2 세트에 정렬되지 않고,
    상기 금속 계층의 내부에서 신호들을 운반하는 상기 복수의 짝수 표준 셀들의 부분들은 상기 비아 스테이플들과 연결되지 않고,
    상기 금속 계층의 내부에서 신호들을 운반하는 상기 복수의 홀수 표준 셀들의 부분들은 상기 비아 스테이플들과 연결되지 않는 장치.
  20. 제19항에 있어서,
    상기 배치 및 경로 도구는:
    세 개의 금속 요소들이 매 두 개의 게이트 전극 요소들에 존재하도록 상기 게이트 전극 피치의 상기 금속 피치에 대한 상기 비율을 생성하고, 그리고
    매 세 개의 금속 요소들의 배수인 피치에 상기 비아 스테이플들이 존재하도록 설정하도록 구성되는 장치.
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