KR20190127844A - 자기 터널 접합을 위한 보호용 패시베이션층 - Google Patents

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Abstract

자기 랜덤 액세스 메모리(MRAM) 기술을 위한 자기 디바이스는 하부 전극(10a)과 상부 전극(14a) 사이에 형성된 측벽(11s1)을 가진 자기 터널 접합부(MTJ, 11a)를 포함한다. MTJ(11a)를 인접한 MTJ들(11b)로부터 전기적으로 격리시키는 유전체층(13)의 퇴적을 포함한 후속 처리중에, 그리고 CMOS 제조의 어닐링 시에, MTJ를 반응성 종으로부터 보호하기 위해, B, C, Ge, 또는 이들의 합금 또는 화합물 중 하나를 포함하는 단층 또는 다층인 패시베이션층(12)이 그 측벽 상에 형성된다. 반응성 산소종 또는 질소종의 확산을 막기 위해 바람직하게는 패시베이션층은 약 3 내지 10 옹스트롬의 두께를 갖고, B, C, Ge의 산화물 또는 질화물이며, 비정질이다.

Description

자기 터널 접합을 위한 보호용 패시베이션층
<관련 특허 출원>
본원은 다음의 미국 특허 9,230,571에 관한 것으로서, 이 특허는 공통 양수인에게 양도되었으며, 본 명세서에 전체적으로 참조로 포함된다.
<기술 분야>
본 개시내용은 자기 랜덤 액세스 메모리(MRAM), 스핀 토크 MRAM, 및 기타 스핀트로닉 디바이스(spintronic device)에 있어서의 자기 터널 접합(MTJ, Magnetic Tunnel Junction)에 관한 것이며, 특히 인접한 MTJ들을 분리시키는 절연 유전체층의 퇴적을 포함한 처리 단계중에 그리고 CMOS(Complementary Metal Oxide Semiconductor) 제조에서 공통된 약 400℃의 고온 어닐링중에 MTJ 측벽을 보호하는 것에 관한 것이다.
MTJ는 MRAM, 스핀 토크 MRAM, 및 기타 스핀트로닉 디바이스 내의 중요한 컴포넌트이며, 터널링 자기저항(TMR) 효과를 제공하는 2개의 자기층 사이에 형성된 금속 산화물과 같은 터널 배리어층을 갖는 스택을 포함한다. 자기층 중 하나는 자유층이며, 외부장에 응답하여 자기 모멘트의 방향을 전환하는 것에 의해 감지층으로서 기능하는 한편, 제2 자기층은 고정된 자기 모멘트를 가지며 기준층으로서 기능한다. 터널 배리어층(절연체층)을 통한 전기 저항은 기준층 모멘트와 비교해 자유층 모멘트의 상대적인 배향에 따라 변하며, 이에 의해 자유층에서의 자기 상태를 나타내는 전기 신호를 제공한다. MRAM에서는, MTJ가 상부 전도체와 하부 전도체 사이에 형성된다. 전류가 MTJ를 통과할 때, 자유층 및 기준층의 자화 방향이 평행 상태이면 더 낮은 저항이 검출되고, 자유층 및 기준층의 자화 방향이 역평행 상태이면 더 높은 저항이 나타난다. MTJ 엘리먼트가 대개 CMOS 디바이스에 통합되기 때문에, MTJ는 약 30분 동안 약 400℃의 어닐링 온도를 견딜 수 있어야 하는데 이 조건은 반도체 용도로 CMOS 유닛의 품질을 향상시키기 위해 일반적으로 적용되는 것이다.
자유층(FL) 및 기준층(RL)이 수직 자기 이방성(PMA, perpendicular magnetic anisotropy)을 갖는 MTJ 엘리먼트는, 동일한 열안정성(thermal stability)에 대해 기록 전류가 더 낮고 확장성(scalability)이 더 좋다는 이점이 있기 때문에, 면내 이방성을 사용하는 대응품보다 선호된다. PMA를 구비한 MTJ의 경우, FL은 해당 층의 물리적 평면에 수직인 2개의 바람직한 자화 배향을 갖는다. 외부의 영향없이, 자유층의 자기 모멘트는 이진 시스템에서 정보 "1" 또는 "0"을 나타내는 바람직한 2개의 방향 중 하나로 정렬될 것이다. 메모리 애플리케이션의 경우, FL 자화 방향은 판독 동작 및 유휴 상태중에 유지될 것으로 예상되지만, 저장할 새로운 정보가 현재의 메모리 상태와 상이하다면, 기록 동작중에 반대 방향으로 변한다. FL 및 RL로서는 CoFeB 등이 일반적으로 사용되며, RL/MgO/FL 스택에서 RL/MgO 및 MgO/FL 계면을 따라 PMA를 생성하기 위한 터널 배리어로서는 MgO가 바람직하다.
스핀 토크(STT)-MRAM 기반 기술은 비휘발성 메모리 애플리케이션에 바람직하다. 그러나, DRAM(Dynamic Random Access Memory)에서 발견되는 것과 일치하는 100 nm 미만의 낮은 임계 치수를 구현하는 것은 어려운 일이다. MTJ는 화학적이고 또한 물리적인 측벽 손상에 매우 취약할 수 있는데, 이것은 에칭 및 퇴적 공정에 의해 야기되며 400℃ 어닐링이라는 CMOS 공정 요건에 의해 악화된다.
STT-MRAM 어레이 내의 인접한 MTJ 디바이스들로부터 MTJ를 절연시키기 위해 MTJ 측벽 상에 유전체층이 퇴적되는 종래의 STT-MRAM 디바이스의 제조 동안에는, 빈번하게 MTJ 측벽에 손상이 발생한다. 예를 들어, 산화물 유전체층 퇴적 시에 MTJ 측벽을 통한 산소 확산으로부터 손상이 발생하여 MTJ의 상당 부분을 산화시킬 수 있다. 일부 경우에, MTJ 캡핑층으로부터의 금속이 MTJ 측벽 상에 재퇴적되어 터널 배리어층 주위에 션트, 또는 전기적 쇼트 회로를 일으킬 수 있다. 결과적으로, 디바이스 성능이 저하되고, 비트 간의 상당한 불균일성이 주요 메트릭의 바람직하지 않은 큰 분포를 초래하며, 디바이스 수율이 낮아진다. 계면 PMA를 생성하는 CoFeB/MgO(RL/터널 배리어 및 터널 배리어/FL) 계면에서는 측벽 손상을 줄이는 것이 특히 중요하다. 또한, MgO 터널 배리어층의 민감한 특성은, 절연 유전체층의 퇴적 시에 대기에 노출될 때에 불량한 부식성을 갖고 쉽게 열화되는 것으로 알려져 있다.
이온 충격에 의해 그리고 유전체층 퇴적 시에 대기 노출로 인해 발생하는 측벽 손상을 없애는 방법을 사용할 수도 있지만, 이 방법은 일반적으로 시간 소모적이며 비용이 많이 든다. 뿐만 아니라, 일부 측벽 손상은 복구하기에 너무 광범위할 수도 있다. 메모리 디바이스 제조에 있어서 후속 공정 단계중에 MTJ 엘리먼트를 보호하는 수단을 제공함으로써 MTJ 측벽 손상을 막을 필요가 있다.
본 개시내용의 일 목적은 메모리 디바이스 제조에 있어서 에칭, 퇴적 및 어닐링 공정중에 측벽 손상에 대한 MTJ의 저항을 실질적으로 개선하는 것이다.
본 개시내용의 제2 목적은 BEOL(back end of line) CMOS 공정과 호환 가능하며, 제1 목적에 따른 MTJ 무결성 개선을 실현하는 방법을 제공하는 것이다.
본 개시내용의 일 실시형태에 따르면, 이들 목적은 메모리 디바이스의 제조 시에 MTJ 측벽 상에 보호용 패시베이션층을 퇴적함으로써 달성된다. 패시베이션층은 RF 마그네트론 스퍼터링되거나, 원자층 퇴적(ALD) 기술, 화학적 기상 퇴적(CVD) 방법 또는 물리적 기상 퇴적(PVD) 방법에 의해 형성될 수 있다. 바람직한 일 실시형태에 따르면, 패시베이션층은 질소 함유 및 산소 함유 가스와 같은 반응성 종(reactive species)과 플라즈마의 부재 하에 약 100 내지 1000 와트의 RF 전력으로 스퍼터링 퇴적되는 B, C 또는 Ge의 단일 층이다. 패시베이션층은 연속 코팅을 가능하게 하기 위해 적어도 3 옹스트롬의 두께를 갖는다. 바람직하게는, 패시베이션층은 비정질이며 결정질이 아니라서 격자 내의 결정들 사이에서 반응성 재료의 확산을 막는다.
다른 실시형태에서, B층을 BO로, C층을 CO로, 또는 Ge층을 GeO 패시베이션층으로 부분적으로 또는 완전히 산화시키기 위해 자연 산화(NOX)와 같은 산화 공정이 채택된다. 대안적으로, B, C 또는 Ge 층은 제1 단계에서 퇴적된 다음, 질화 또는 산질화 공정에 노출되어 각각 비화학량론적 또는 화학량론적 N 함량을 갖는, BN, CN, GeN, BON, CON 또는 GeON 패시베이션층을 형성한다. 전술한 산화 공정에 채택되는 조건에 따라, B/BO 이중층, C/CO 이중층, 또는 Ge/GeO 이중층이 형성될 수 있다. 다른 실시형태에서, B, C 또는 Ge 패시베이션층은 유전체층의 퇴적중에 산소종과 반응하고, BO, CO 또는 GeO 패시베이션층으로 부분적으로 또는 전체적으로 산화된다.
다른 실시형태에서, 합금을 포함하는 패시베이션층은 2단계 퇴적 시퀀스에 의해 제조될 수도 있다. 구체적으로, BX, CX 또는 GeX 조성을 가진 합금은 B, C 또는 Ge 층을 퇴적하는 제1 단계, 및 X 원소를 퇴적하는 제2 단계에 의해 형성되며, 여기서 X는 B, C, Ge, Si, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이고, X는 합금 내의 다른 원소와 동일하지 않다. 다시 말해, 초기 퇴적된 B, C 또는 Ge 층은 희생 재료로서 기능하고, X 퇴적 시에 완전히 재스퍼터링되며, X 원소와 결합하여 합금을 형성한다. 바람직하게는, BX 중의 B, CX 중의 C, 및 GeX 중의 Ge는 적어도 10 원자%의 함량을 갖는다.
다른 실시형태에 따르면, 전술한 2단계 퇴적이 이어진다. 그러나, X 퇴적을 포함하는 제2 단계 동안, B, C 또는 Ge의 제1 패시베이션층의 상측(외측) 부분만이 재스퍼터링되어 각각 BX, CX 또는 GeX로 구성된 제2 패시베이션층을 형성함으로써, 복합 패시베이션층인 B/BX, C/CX, 또는 Ge/GeX 이중층 구조를 생성한다. 여기에서, 예컨대 전체 B, C 또는 Ge 층이 재스퍼터링되는 것을 막기 위해, 제2 퇴적 기간이 단축되거나, 더 약한 RF 전력을 사용하도록 X 퇴적중의 공정 조건이 조정될 수도 있다.
2단계 퇴적 공정은, B, C 또는 Ge 층을 퇴적하는 제1 단계가 산소와 같은 반응성 종으로부터 MTJ 측벽을 보호하는데 효과적이라는 점에서, 유리하다. 이중층 또는 단일 합금층을 형성하기 위해 X 재료를 퇴적하는 제2 단계는, 유전층 퇴적을 포함하는 후속 공정중에 고에너지 이온으로 인한 MTJ 측벽의 손상을 막는 것에 주로 의존한다.
패시베이션층을 형성하는 위해 2개의 퇴적 단계가 사용되는 또 다른 실시형태에서는, 산소와 질소 중 하나 또는 둘 다가 제2 퇴적 단계에 포함될 수 있다. 따라서, 본 개시내용은 산소종과 질소종 중 한쪽 또는 양쪽을 포함하는 반응성 종의 존재 하에 B, C 또는 Ge 층 상에 X층을 퇴적할 경우 B/BXO, C/CXO, Ge/GeXO, B/BXN, C/CXN, Ge/GeXN, B/BXON, C/CXON, 또는 Ge/GeXON과 같은 이중층의 형성을 고려한다. 또한, 산화물, 질화물, 및 산질화물 층은, 예컨대 BXO층이 BO 및 BX를 포함하고, BXN이 BN 및 BX를 포함하며, BXON이 BON 및 BX를 포함하도록, 각각 복합물일 수도 있다.
MRAM, STT-MRAM, 또는 스핀 토크 오실레이터(STO)일 수 있는 완성된 메모리 구조 내에는, 기판 상에 복수의 로우 및 컬럼으로 형성된 MTJ 엘리먼트의 어레이가 존재한다. MRAM 또는 STT-MRAM 애플리케이션에서, 기판은 하부 전극층을 포함하고, 여기서 각 MTJ의 하부 표면이 전도성 라인과 접촉하도록 복수의 전도성 라인이 존재한다. 각각의 MTJ는 본 명세서에 설명하는 실시형태에 따른 패시베이션층에 의해 보호되어 덮인 측벽을 갖는다. 또한, 패시베이션층의 상부 표면과 접촉하고 인접한 MTJ 엘리먼트들 간의 공간을 충전하는 유전체층이 있다. 유전체층은 전기 절연을 위해 당업계에서 사용되는 하나 이상의 산화물, 질화물, 산질화물, 또는 탄화물로 구성될 수 있고, MTJ의 상부 표면과 동일 평면 내에 있는 상부 표면을 가질 수 있다. 복수의 전도성 라인으로 구성된 상부 전극층은, 각각의 MTJ가 하부 전극과 상부 전극 사이에 형성되도록, MTJ 엘리먼트의 어레이 상에 형성된다.
STO 디바이스에서, 기판은 예컨대 하부 전극으로서 기능하는 주극층(main pole layer)일 수 있고, 상부 전극은 예컨대 후단 차폐부(trailing shield)일 수도 있다. 패시베이션층은 ABS(air-bearing surface)으로부터 먼쪽으로 향하는 층들의 STO 스택의 측면 상에 형성된다.
도 1은 본 개시내용의 일 실시형태에 따른, MTJ 측벽 상에 형성되고, 상부 유전체층을 갖는, 단일 원소로 이루어진 패시베이션층을 구비한 메모리 구조를 도시하는 단면도이다.
도 2 내지 도 5는 본 개시내용의 일 실시형태에 따른 단일 패시베이션층을 구비한 복수의 MTJ 엘리먼트를 갖는 메모리 구조를 형성하는 일련의 단계들을 보여주는 단면도이다.
도 6 내지 도 7는 본 개시내용의 일 실시형태에 따라, 도 3의 패시베이션층을 산화물, 질화물, 또는 산질화물 패시베이션층으로 변환시키는 공정의 단면도이다.
도 8 내지 도 9는 본 개시내용의 일 실시형태에 따라, 원소 X를 도 3의 패시베이션층과 반응시켜 단일 합금 패시베이션층을 형성하는 공정의 단면도이다.
도 10 내지 도 11은 본 개시내용의 일 실시형태에 따라, 도 9의 단일 합금 패시베이션층에 산화, 질화, 또는 산질화 공정을 처리하는 공정의 단면도이다.
도 12는 여기에서 설명하는, 도 6의 공정이 패시베이션층을 위한 이중층 구조를 형성하는 일 실시형태의 단면도이다.
도 13은 여기에서 설명하는, 도 8의 공정이 패시베이션층을 위한 이중층 구조를 형성하는 일 실시형태의 단면도이다.
도 14는 여기에 설명하는, 도 13의 이중층에 산화, 질화, 또는 산질화 공정을 처리하는 일 실시형태의 단면도이다.
도 15 내지 도 16은 여기에서 설명하는, 이중층 구조를 갖는 패시베이션층을 제공하기 위해 산소종 및 질소종 중 한쪽 또는 양쪽의 존재 하에 도 3의 단일 패시베이션층 상에 원소 X가 스퍼터링 퇴적되는 일 실시형태의 단면도이다.
도 17은 본 개시내용의 일 실시형태에 따른, 도 14의 공정에 의해 형성되는 삼중층 구조를 갖는 패시베이션층의 단면도이다.
도 18은 상부 전극층과 하부 전극층 사이에 로우 및 컬럼으로 형성된 복수의 MTJ 엘리먼트를 포함하는, 도 1의 메모리 구조의 평면도이다.
도 19는 메모리 구조가 MTJ 측벽 상에 형성된 패시베이션층을 포함하고 패시베이션층은 이중층 구성을 갖는, 본 개시내용의 다른 실시형태의 단면도이다.
도 20은 메모리 구조가 MTJ 측벽 상에 형성된 패시베이션층을 포함하고 패시베이션층은 삼중층 구성을 갖는, 본 개시내용의 다른 실시형태의 단면도이다.
도 21은 STO 디바이스가 패시베이션층에 의해 보호되는 측벽을 갖고 유전체층이 패시베이션층 상에 형성되는, 본 개시내용의 다른 실시형태의 단면도이다.
도 22는 보호용 패시베이션층이 없는 MTJ와 본 개시내용의 일 실시형태에 따라 형성된 보호용 B 패시베이션층을 갖는 MTJ를 비교한 결과를 보여주는 MTJ 사이즈의 함수에 따른 자기저항율(dR/R)의 플롯이다.
도 23은 보호용 패시베이션층이 없는 MTJ의 경우와 본 개시내용의 일 실시형태에 따라 형성된 보호용 B 패시베이션층을 갖는 MTJ의 경우에 대한 MTJ 사이즈의 함수에 따른 Hc를 보여주는 플롯이다.
도 24는 보호용 패시베이션층이 없는 MTJ의 경우와 본 개시내용의 일 실시형태에 따라 형성된 보호용 B 패시베이션층을 갖는 MTJ의 경우에 대한 MTJ 사이즈의 함수에 따른 캔팅(canting)을 보여주는 플롯이다.
본 개시내용은 MTJ 엘리먼트에 있어서, 특히 MTJ 측벽들 간에 유전체층의 퇴적 및 400℃ 부근의 고온에 노출되는 공정 동안에, 개선된 구조적 무결성에 관한 것이다. MTJ 엘리먼트는 MRAM, 스핀 토크 MRAM, 및 스핀 토크 오실레이터(STO)와 같은 기타 스핀트로닉 디바이스를 포함하나 이들에 제한되지 않는 다양한 메모리 디바이스로 형성될 수 있다. 도면에서, 층의 두께는 z축 방향이고, 폭은 x축 방향이며, 길이는 y축 방향이다. "유전체" 및 "절연"이라는 용어는 상호교환적으로 사용될 수 있다.
전술한 바와 같이, 더 높은 성능을 제공하기 위해 현재 수많은 메모리 디바이스가 CMOS 플랫폼에 통합되고 있다. 그러나, 종래의 방법으로 유전체층을 MTJ 측벽 상에 바로 퇴적할 경우 실질적으로 더 많은 결함과 디바이스 성능 저하가 관찰되고 있으며, 그렇게 형성된 디바이스는 CMOS 처리에서 요구되는 400℃ 부근의 온도에서 어닐링된다. 따라서, 메모리 애플리케이션에 있어서 더 높은 성능과 수율을 제공하기 위해서 MTJ 엘리먼트를 보호하는 수단을 구현하는 것이 필요하였다.
도 1을 참조하면, 메모리 디바이스가 복수의 MTJ를 포함하는 본 개시내용의 제1 실시형태가 도시되며, 복수의 MTJ는, 각각 측벽(11s1 및 11s2)을 갖고 패시베이션층(12)에 의해 보호되는 MTJ(11a) 및 MTJ(11b)를 포함한다. MTJ(11a)는 하부 전극(10a)과 상부 전극(14a) 사이에 형성되고, MTJ(11b)는 하부 전극(10a)과 상부 전극(14b) 사이에 형성된다. MRAM 또는 STT-MRAM 실시형태에서, 하부 전극은 x축을 따라 연장되는 라인이고, 상부 전극은 y축 방향으로 연장되는 라인이다. 하부 및 상부 전극은 우수한 전기 전도성 및 내산화성을 보장하기 위해 통상 하나 이상의 금속 또는 합금으로 구성된다. 유전체층 상부 표면(13t)의 상당 부분에는 절연층(15)이 형성된다. 절연층 내에는 상부 전극(14a, 14b)을 포함하는 복수의 상부 전극으로 구성된 상부 전극층이 있다. 상부 전극 각각은 상부 표면(11t1, 11t2)의 폭보다 큰 폭(w1)을 가질 수 있음을 알아야 한다. 다시 말해서, 상부 전극의 내측부는 패시베이션층(12) 위에 있을 수 있고 외측부는 패시베이션층에 근접한 상부 표면(13t) 위에 있을 수 있다.
통상적으로, 수백만 개의 MTJ가 기판 상의 메모리 어레이에 로우 및 컬럼으로 정렬되고, 각각의 MTJ는 하부 전극과 상부 전극 사이에 형성되는 것을 이해해야 한다. 그러나, 도면을 단순화하기 위해 도 1에 도시하는 MTJ의 수는 2개로 제한된다. MTJ는 다양한 구성을 가질 수 있지만, 각각의 MTJ는 예컨대 시드층인 기판(도시 생략) 상의 기준층(RL)/터널 배리어/자유층(FL) 또는 FL/터널 배리어/RL 스택에 있어서 적어도, RL과 FL 사이에 형성된 터널 배리어층을 갖는다.
바람직하게는, 패시베이션층(12)은 균일한 두께를 가지며, MTJ 측벽(11s1 및 11s2) 및 도시 생략한 다른 MTJ 측벽과 접촉할뿐만 아니라, MTJ에 의해 덮이지 않는, 하부 전극(10a)의 상부 표면(10t)과 같은 하부 전극의 상부 표면의 일부에 인접해 있다. 일 양태에 따르면, 패시베이션층은 비자성이고, 연속 코팅을 가능하게 하기 위해 적어도 3 옹스트롬의 두께를 갖는 단일층이다. 바람직한 실시형태에서, 패시베이션층은 비정질이며 결정질이 아니라서 격자 내의 결정들 사이에서 반응성 재료의 확산을 막으며, B, C, 또는 Ge의 단일층일 수도 있다. 탄소 패시베이션층은 다이아몬드형 구조, 또는 CVD 또는 PVD 방법에 의해 퇴적되는 높은 수준의 sp3 결합(bonding)을 가질 수 있다. 약 5 옹스트롬의 B 패시베이션층 두께에서는 MTJ 사이즈 범위에 걸쳐 보다 균일한 보자력(Hc)의 최대 장점이 최소화되고, 두께가 10 옹스트롬 이상으로 증가하면 다소 감소한다는 것을 발견하였다. 또한, 본 명세서에 개시한 모든 패시베이션층의 주요 특징은 MTJ 엘리먼트들 사이에 유전체층의 퇴적을 포함하는 공정중에 MTJ 측벽을 반응성 종에 의한 공격으로부터 보호하는 능력이다.
본 개시내용은 또한 MTJ 측벽 상에 단일 패시베이션층을 형성하는 방법을 포함한다. 먼저, 복수의 MTJ를 제조하는 방법에 대해 설명한다. 도 2에서, 하부 전극(10a)을 포함하는 하부 전극층 상에 MTJ 스택층이 형성된다. MTJ 스택 내의 모든 층은, 다중 타겟을 갖는 초고진공 DC 마그네트론 스퍼터 챔버를 포함하는 Anelva C-7100 스퍼터 퇴적 시스템과 같은 스퍼터링 시스템의 DC 스퍼터링 챔버, 및 Mg층으로부터 MgO와 같은 터널 배리어를 형성하고 그에 따라 TMR 효과를 제공하는 적어도 하나의 산화 챔버에서 퇴적될 수 있다. 통상, 다양한 층들에 대한 스퍼터 퇴적 공정은 Ar과 같은 불활성 가스 및 5 × 10-8과 5 × 10-9 torr 사이의 기본 압력을 포함한다.
포토레지스트층이 MTJ 스택의 층 상에 형성되고, 잘 알려진 포토리소그래피 기술에 의해 패터닝되어 각각 폭(w)을 갖는 포토레지스트 섬(island)(30a, 30b)을 포함하는 복수의 섬을 제공한다. 이어서, 포토레지스트 섬에 의해 보호되지 않는 MTJ 스택의 층의 영역을 제거하기 위해 통상의 반응성 이온 에칭(RIE) 또는 이온빔 에칭(IBE) 공정이 수행된다. 포토리소그래피 공정은 각 섬이 에칭 마스크로서 기능하도록 로우 및 컬럼으로 레이아웃된 포토레지스트 섬의 어레이를 생성하고, RIE 또는 IBE 공정은 각각의 에칭 마스크 아래에서 MTJ를 생성하는 것을 알아야 한다. 따라서, MTJ(11a) 및 MTJ(11b)는 각각 섬(30a 및 30b) 아래에서 측벽(11s1 및 11s2)을 갖도록 형성되고, MTJ의 각 측면에는 하부 전극 상부 표면(10t)의 일부를 노출시키는 개구부(50)가 존재한다. 예시적인 실시형태에서, RIE 또는 IBE 공정은 상부 표면(10t)에서의 각각의 MTJ의 하부가 w보다 큰 폭을 갖도록 비수직 측벽(11s1 및 11s2)을 형성한다. 그러나, 에칭 조건에 따라, 실질적으로 수직의 MTJ 측벽이 생성될 수도 있다.
도 3을 참조하면, 통상의 공정을 사용하여 포토레지스트 섬(30a, 30b)을 제거한다. 그 다음, B, C 또는 Ge로 제조된 단일 패시베이션층(12)이 상부 표면(10t) 상에, 그리고 MTJ(11a) 및 MTJ(11b)의 상부 표면(11t1 및 11t2) 및 측벽(11s1 및 11s2)을 포함한 MTJ의 어레이 상에 각각 퇴적된다. 따라서, 각각의 개구부(50)는 개구부(50a)로 크기가 축소된다. 패시베이션층을 퇴적하기 위해 마그네트론 스퍼터링 공정, PVD, CVD 또는 원자층 퇴적(ALD) 공정이 채택될 수 있다. 바람직한 실시형태에서, 퇴적 공정은 질소 함유 가스 및 산소 함유 가스를 포함한 반응성 종 및 플라즈마의 부재 하에서 수행된다. 또한, 패시베이션층은 MTJ 측벽의 침식을 방지하기 위해 100 내지 1000 와트 범위의 RF 전력 및 0.05 내지 20 mtorr의 챔버 압력으로 퇴적될 수 있다.
바람직하게는, 패시베이션층은 하부 전극의 상부 표면(10t) 상의 두께와 본질적으로 동등한 측벽(11s1 및 11s2) 상의 두께로 등각으로 퇴적된다. 디바이스 제조 시에 5-10 옹스트롬 오더의 얇은 패시베이션층 두께를 측정하는 것은 어렵지만, 예를 들어, 시기간 "d" 동안 평면(비-제품) 기판 상에 실질적으로 더 두꺼운 B의 막이 퇴적되는 독립적인 실험이 수행될 수 있다. B 막 두께 "t"가 투과 전자 현미경(TEM) 기술에 의해 측정되면, 퇴적 공정에 대해 분당 옹스트롬의 퇴적률 "t/d"이 결정된다. 그런 다음, 그 퇴적률은 MTJ(11a, 11b)를 포함하는 기판 상에 약 5-10 옹스트롬 두께의 얇은 패시베이션층의 생성에 걸린, "d"보다 실질적으로 적은 퇴적 시간을 계산하는데 사용된다.
도 4를 참조하면, 통상의 방법에 의해 패시베이션층(12) 상에, 개구부(50a)를 충전하는 레벨까지 유전체층(13)이 퇴적된다. 유전체층의 퇴적은 통상 반응성 산소종 또는 질소종을 포함하지만, MTJ 측벽(11s1, 11s2)은 패시베이션층의 존재 하에서 그 반응성 종으로부터 보호된다. 유전체층은 전기 절연을 위해 당업계에서 사용되는 하나 이상의 산화물, 질화물, 산질화물, 또는 탄화물로 구성될 수 있고, 통상 물리적 기상 퇴적(PVD) 또는 플라즈마 강화 화학적 기상 퇴적(PECVD) 기술로 퇴적된다.
도 5에 도시한 일 실시형태에 따르면, 잘 알려진 화학적 기계 연마(CMP) 공정을 수행하여 유전체층(13)의 상측부를 제거함으로써, 부분 형성된 메모리 디바이스는 평면(22-22)을 따라 유전체층 상부 표면(13t) 및 MTJ(11a) 및 MTJ(11b)의 상부 표면(11t1 및 11t2)을 각각 포함하는 상부 표면을 갖는다. 일부 실시형태에서, 최상부 MTJ층은 11t1 또는 11t2인 상부 표면을 갖는 MnPt와 같은 하드 마스크이다. 다른 실시형태에서, 최상부 MTJ층은 예컨대 Ru와 같은, 또는 Ru/Ta/Ru 구성을 갖는 캡핑층이다.
도 1을 다시 참조하면, 이어지는, 당업계에 잘 알려진 일련의 시퀀스의 단계들은 절연층(15) 내에 상부 전극(14a, 14b)을 갖는 상부 전극층을 형성하는데 사용되는 포토레지스트 패터닝 및 에칭 공정을 포함하며, 상부 전극층에 있어서 상부 전극(14a)은 MTJ(11a)의 상부 표면에 인접하고, 상부 전극(14b)은 MTJ(11b)의 상부 표면에 접촉한다. 전술한 바와 같이, 상부 전극층은 통상, 평행한 라인의 어레이로 형성된 복수의 상부 전극을 포함하지만, 예시적인 실시형태에는 2개의 상부 전극만 도시된다. 절연층은 실리콘 산화물이나 알루미늄, 또는 인접한 전도성 엘리먼트들을 전기 절연시키기 위해 당업계에서 사용되는 기타 유전체 재료일 수 있다.
도 1의 패시베이션층(12)은 도 7, 도 9 및 도 11과 관련된 실시형태에서 각각 설명한 패시베이션층(12x), 패시베이션층(12y), 또는 패시베이션층(12z)에 의해 대체될 수 있음이 이해되어야 한다.
도 6에 도시한 또 다른 단일층 실시형태에 따르면, 도 3과 관련하여 전술한 패시베이션층(12)은 산소종(12)에 의한 자연 산화(NOX)와 같은 산화 공정을 겪게 된다. NOX 공정은 10 내지 600초의 기간 동안 분당 1 내지 10 표준 입방 센티미터(seem)의 산소 유량을 포함할 수 있다. 대안적인 실시형태에서, 질소종(24)을 포함하는 질화가 B, C 또는 Ge로 이루어진 단일 패시베이션층에서 수행된다. 또한, 종(24)은 산질화 공정에서 반응성 산소종 및 반응성 질소종 둘 다를 포함할 수도 있다. 산소종 또는 질소종이 패시베이션층을 관통하여 MTJ 측벽(11s1, 11s2)과 반응하는 것을 막기 위해 산화 및 질화 조건이 충분히 온화(mild)한 것이 중요하다. 그 결과, 본질적으로 모두, B 패시베이션층은 BO, BN 또는 BON 층으로 전환될 수 있고, C 패시베이션층은 CO, CN 또는 CON 층으로 전환될 수 있으며, Ge 패시베이션층은 GeO, GeN 또는 GeON 층으로 전환될 수 있다.
본 개시내용은 또한 도 7에 도시하는 바와 같이 MTJ 측벽(11s1, 11s2) 상에 단일 패시베이션층(12x)을 퇴적하는데 BN, BO, BON, CN, CO, CON, GeN, GeO, 또는 GeON 타겟이 사용되는 실시형태를 포함한다. 예를 들어, BN, CN 또는 GeN 타겟은 각각 BN, CN 또는 GeN 패시베이션층을 형성하기 위해, 불활성 가스는 존재하지만 반응성 질소종 없이 스퍼터 퇴적될 수 있다. 마찬가지로, BO, CO 또는 GeO 타겟은 MTJ 측벽 상에 각각 BO, CO 또는 GeO 패시베이션층을 형성하기 위해 반응성 산소종의 부재 하에서 불활성 가스와 함께 채택될 수 있다.
도 7에 도시하는 바와 같이, 초기 퇴적된 패시베이션층(12)은 도 6에서 반응성 산소종 및 질소종(24) 중 하나 또는 둘 다와 반응하여 패시베이션층(12x)으로 전환된다. 일 양태에 있어서, B, C 또는 Ge 패시베이션층의 일부만이 그것의 산화물, 질화물 또는 산질화물로 변환되는 한편, 특정 수의 B, C 또는 Ge 원자는 패시베이션층(12x)에서 비화학량론적 산화 상태 및/또는 비화학량론적 질화 상태를 형성하도록 유지된다. 산화, 질화 또는 산질화 공정의 기간(length), 및 반응 챔버 내의 산소종 또는 질소종의 농도에 따라, 패시베이션층(12)은 소위 화학량론적 산화 또는 화학량론적 질화 상태를 형성하도록 패시베이션층(12x)의 산화물, 질화물 또는 산질화물로 완전히 전환될 수 있다. 본 개시내용은 또한 산화물, 질화물 또는 산질화물 유전체층(13)이 패시베이션층(12) 상에 퇴적될 경우 후속 처리중에 B, C 또는 Ge 패시베이션층(12)이 산소종, 질소종, 또는 양 종과 반응하는 실시형태를 포함한다. 결과적으로, 초기에 퇴적된 B, C 또는 Ge 패시베이션층은 각각 비화학량론적 또는 화학량론적 산화 상태 또는 질화 상태를 갖는 산화물, 질화물 또는 산질화물 패시베이션층(12x)으로 변환되어, 도 1의 패시베이션층(12)이 패시베이션층(12x)으로 대체된다.
도 8 내지 도 9에 도시하는 본 개시내용의 다른 실시형태에 따르면, BX, CX 또는 GeX 합금 조성을 가진 단일 패시베이션층을 생성하기 위해 2 퇴적 단계가 수행된다. 구체적으로, 도 3에서 전술한 바와 같이 패시베이션층(12)이 형성된다. 그런 다음, B, C, 또는 Ge 층 상에 도 8의 X 원소(25)가 스퍼터 퇴적되며, 여기서 X는 B, C, Ge, Si, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이고, X는 합금 내의 다른 원소와 동일하지 않다. 다시 말해, 초기 퇴적된 B, C 또는 Ge 층은 희생 재료로서 기능하고, X 퇴적 시에 완전히 재스퍼터링되며, X 원소와 결합하여 도 9의 합금 패시베이션층(12y)을 형성한다. 바람직하게는, BX 합금 중의 B, CX 합금 중의 C, 및 GeX 합금 중의 Ge는 적어도 10 원자%의 함량을 갖는다. 전술한 실시형태에서와 마찬가지로, 패시베이션층은 최소 두께 3 옹스트롬 및 최대 두께 약 10 내지 20 옹스트롬을 가지며, 바람직하게는 MTJ 측벽(11s1, 11s2) 상에, MTJ 상부 표면(11t1, 11t2) 상에, 그리고 하부 전극의 상부 표면(10t)의 노출된 영역 상에 상에 등각층을 형성한다. 패시베이션층의 조성에 따라, 5 내지 10 옹스트롬의 패시베이션층 두께에서 본 개시내용의 최적의 이점이 달성된다.
다른 단일 패시베이션층 실시형태가 도 10 내지 도 11에 도시되어 있다. 도 10에서, 도 9의 BX, CX 또는 GeX 합금 패시베이션층(12y)은 반응성 산소종 및 반응성 질소종 중 하나 또는 둘 다로 구성된 종(24)으로 처리된다. 도 11은 도 10의 공정이 화학량론적 또는 비화학량론적 산화 또는 질화 상태를 가질 수 있는 산화물, 질화물 또는 산질화물 패시베이션층(12z)을 생성하는 것을 도시한다. 따라서, 패시베이션층(12z) 내의 산화된 합금 BXO, CXO 또는 GeXO, 또는 질화된 합금 BXN, CXN 또는 GeXN, 또는 산질화된 합금 BXON, CXON 또는 GeXON은 특정 수의 미반응 BX, CX 또는 GeX 합금 분자를 가질 수 있다. 그러나, 본질적으로 모든 합금층(12y)은 패시베이션층(12z)에 BX, CX 또는 GeX 합금이 남아 있지 않도록 특정 조건 하에서 산화, 질화 또는 산질화될 수 있다.
도 12를 참조하면, 본 개시내용은 또한 이중층 구조를 갖는 패시베이션층이 유전체층(13)의 퇴적 전에 또는 후에 형성되는 실시형태를 포함한다. 예를 들어, 도 6의 반응성 종(24)을 포함하는 산화, 질화 또는 산질화 공정에 나타내는 조건은 패시베이션층(12)의 상측부만이 산화물, 질화물 또는 산질화물 패시베이션층(12x)으로 변환되는 정도로 제어될 수 있다. 선택사항으로, 반응성 종(24)은 유전체층의 퇴적시에 제공된다. 어느 경우이든, 이중층은 MTJ 측벽(11s1, 11s2) 및 MTJ 상부 표면(11t1, 11t2)에 인접한 하부 패시베이션층(12)과, 하부 패시베이션층의 표면 상의 상부 패시베이션층(12x)을 갖도록 형성되어 B/BO, C/CO, Ge/GeO, B/BN, C/CN, Ge/GeN, B/BON, C/CON, 또는 Ge/GeON 구성을 제공한다. 이중층 스킴은 후속으로 퇴적되는 유전체층(13)과의 접착성에 있어서 일반적으로 산화물 또는 질화물 패시베이션층(12x)이 패시베이션층(12)보다 우수하다는 점에서 B, C 또는 Ge의 단일층에 비해 유리하다.
본 개시내용의 또 다른 실시형태가 도 13에 도시된다. 하부 패시베이션층(12)과, 하부 패시베이션층의 상부 표면 상에 상부 패시베이션층(12y)을 포함하는 패시베이션층을 위한 이중층 구조가 있다. 이 이중층 스킴은, BX, CX, 또는 GeX 합금 패시베이션층(12y)을 형성하기 위해 패시베이션층(12)의 상측부만이 재스퍼터링되는 정도로 X 원소 퇴적을 제어하는, 도 8에 도시한 공정의 결과이다. 이 이중층 스킴은 B/BX, C/CX, 또는 Ge/GeX 구성으로 대표된다. 2개의 층 스택(12/12y)이 도 3의 단일 패시베이션층(12)보다 더 큰 두께를 갖기 때문에 개구부(50b)가 개구부(50a)보다 더 작다.
도 14에 도시하는 바와 같이, 본 개시내용은, 도 13에서 이중층 스택(12/12y)이 형성된 후에 종(24)에 의한 산화, 질화 또는 산질화 공정을 고려한다. 일 실시형태에서, 패시베이션층(12y)은 부분적으로 또는 전체적으로 산화(또는 질화 또는 산질화)되어 이중층 스택(12/12z)을 형성하는데, 패시베이션층(12z)은 도 16에 도시하는 BXO, CXO, GeXO, BXN, CXN, GeXN, BXON, CXON, 또는 GeXON 조성을 갖는다. 다시 말해서, 산화 및 질화 공정 조건은, 연속적인 패시베이션층(12)은 MTJ 측벽 및 상부 표면 상에서 제자리로 유지되고 외부 층(12y)만이 종(24)과 반응하여 층(12z)을 형성하도록 충분히 온화하다.
도 15는 도 16의 12/12z 이중층 스택을 갖는 패시베이션층을 형성하는 대안적인 방법을 도시한다. 패시베이션층(12) 상에 X 원소(25)를 퇴적하는 동안, 종(24)이 반응 챔버 내에 포함될 수 있음을 알아야 한다. 또한, 퇴적 조건은, 산화 공정으로부터 B/BXN, C/CXO, 또는 Ge/GeXO 이중층을, 질화 공정으로부터 B/BXN, C/CXN, 또는 Ge/GeX 이중층을, 또는 산질화 공정으로부터 B/BXON, C/CXON, 또는 Ge/GeXON 이중층을 제공하기 위해 패시베이션층(12)의 상측부만이 재스퍼터링되는 정도로 제어된다.
도 17에 도시하는 바와 같이, 본 개시내용은 삼중층 스택이 패시베이션층으로서 형성되는 실시형태를 포함한다. 일 실시형태에 따르면, 도 14에 도시하는 공정은 최상부 패시베이션층(12z)을 형성하기 위해 BX, CX 또는 GeX 층(12y)의 상측부만이 산화, 질화 또는 산질화되는 정도로 제어될 수 있다. 이에, 도 14의 종(24)이 산화 공정을 대표하는 경우 B/BX/BXO, C/CX/CXO 또는 Ge/GeX/GeXO 삼중층이 제조된다. 한편, 도 14의 종(24)이 질화 공정에 사용될 경우에는 B/BX/BXN, C/CX/CXN 또는 Ge/GeX/GeXN 삼중층이 형성되거나, 산질화 공정으로부터는 B/BX/BXON, C/CX/CXON 또는 Ge/GeX/GeXON 삼중층이 형성된다.
도 18을 참조하면, 도 1의 메모리 구조의 평면도가 도시된다. 평면(20-20)은 도 1의 단면도가 취해지는 위치를 나타낸다. 제2 하부 전극(10b)과 상부 전극(14a, 14b) 사이에 2개의 추가 MTJ(11c 및 11d)가 각각 도시되는 예시적인 실시형태에서는, 상부 전극의 폭(w1)이 MTJ(11a-11d)의 폭(w)보다 큰 것이 바람직하다. 또한 y축 방향으로의 하부 전극(10a, 10b)의 길이(b)는 통상 MTJ의 길이(c)보다 크다. MTJ는 원형이나 타원형일 수 있는 실질적으로 원의 형상을 갖는다. 다른 실시형태에서, MTJ가 정사각형이나 직사각형과 같은 다각형의 형상을 가질 수도 있다.
도 19를 참조하면, 패시베이션층(12)이 이중층 구조로 대체되는 것을 제외한 모든 층이 유지되는 도 1의 메모리 디바이스의 변형이 도시된다. 예시적인 실시형태에서, 이중층은 도 13과 관련하여 전술한 바와 같이 12/12y 스택을 갖는다. 그러나, 이중층은 또한 도 12에 도시된 12/12x 스택, 또는 도 16에 도시된 12/12z 구성을 가질 수 있다.
도 20를 참조하면, 패시베이션층(12)이 삼중층 구조로 대체되는 것을 제외한 모든 층이 유지되는 도 1의 메모리 디바이스의 변형이 도시된다. 예시적인 실시형태에서, 삼중층은 도 17과 관련하여 전술한 바와 같이 12/12y/12x 스택을 갖는다.
도 21에는, 전술한 패시베이션층(12)이 STO 디바이스에서 보호 수단으로서 사용될 수 있는 본 개시내용의 다른 실시형태가 도시된다. STO 디바이스(40)는 주극층(17)과 후단 차폐부(18) 사이에 형성된다. 이 경우, 직류(100% 듀티 사이클) 또는 펄스 전류(I)가 소스(35)로부터 리드(36)를 통해 주극층(17)으로 흐른 다음 리드(37)를 통해 나가기 전에 STO(40) 및 후단 차폐부(18)를 통과한다. 펄스 전류는 0.1 ns "온"의 스케일에 이어지는 1 나노초의 일부 내지 수 나노초의 오프 주기일 수 있다. STO(40)는 시드층(41), 스핀 분극(SP)층(42), 비자성 스페이서(43), 발진층(OL)(44), 및 캡핑층(45)이 주극층 상에 순차적으로 형성되는 하부 스핀 밸브 구성을 가질 수 있으며, 여기서 시드층의 하부 표면은 주극층과 접촉하고 캡핑층의 상부 표면은 후단 차폐부와 접촉한다. 층들(41, 43) 중 하나 또는 둘 다는 SP층에 수직 자기 이방성(PMA)(46)을 유도하기 위한 금속 산화물이다. z축은 매질 이동 방향이며 다운 트랙(down-track) 방향이다.
기록 프로세스 동안, 자속(8)은 ABS(33-33)를 통과하고 자성 매질(7) 및 연질 하부층(6)을 이동하며, 자속(8a)은 후단 차폐부(18)를 통해 기록 헤드에 재진입한다. 수천 Oe의 갭 필드(8b) 및 STO 양단의 dc 바이어스 하에서, 기록 프로세스는, SP층(42)으로부터 OL(44)를 통과하며, 매질 비트(9) 상에 rf장(field)(49)을 부여하는 OL의 특정 진폭 및 주파수를 갖는 대각의 발진(47)을 일으키기에 충분한 크기(임계 전류 밀도)를 갖는 분극 전류에 의해 지원된다. rf장과 자기장(8)의 결합 효과는 자기장(8)만 인가되는 경우보다 비트의 자화(5)가 더 낮은 자기장에 의해 스위칭되게 할 수 있다.
STO 디바이스(40)는, SP층(42)이 기준층으로서 기능하고, 비자성 스페이서(43)가 터널 배리어이며, OL층(44)이 사실상 자유층인 MTJ인 것으로 간주된다. 층(41-45)의 조성은 관련 미국 특허 9,230,571에 상세하게 기술되어 있다. 본 개시내용의 주요 특징은, 패시베이션층(12)이 주극층의 후단측(17t) 및 STO(40)의 측벽(40s) 상에 형성되고 그에 따라 주극층(17)과 후단 차폐부 사이에 형성되는 유전체층(13)의 퇴적 시에 측벽을 보호한다는 것이다. 결과적으로, STO 디바이스는, 유전체층의 퇴적에 사용되는 반응성 가스에 의해 STO 측벽이 손상되기 쉬운 종래 기술과 달리, 후속 제조 단계 시에 구조적 무결성을 유지한다.
도 22를 참조하면, 본 개시내용의 일 실시형태에 따라 MTJ 측벽 상에 보호 패시베이션층을 구현함으로써 달성되는 성능 향상을 입증하기 위한 실험이 수행되었다. 일련의 MTJ 엘리먼트들이 원형 형상으로 제조되었고(도 18에서 w = c), 직경 w는 약 20 nm 내지 40 nm로 다르게 하였다. 각 MTJ 사이즈에 대해, 샘플의 절반은 패시베이션층으로 보호되지 않았고, 샘플의 절반은 이하의 조건: 600 와트 RF 전력; 분당 150 표준 입방 센티미터(seem)의 Ar 유량; TEM 분석에 따라 0.18 옹스트롬/초의 B 퇴적률을 제공하기 위한 기판과의 B 타겟의 거리 240 mm에서, Anelva 스퍼터 퇴적 챔버에서 퇴적된 5 옹스트롬 두께의 B 패시베이션층에 의해 보호되었다. 따라서, 복수의 상이한 MTJ 사이즈가 제조되었고 Accretech UF300A 프로브를 사용하여 각각 25℃에서 TMR 비(dR/R)가 측정되었다. TMR비는 또한 (Rp-Rap)/Rp × 100로도 표현되는데, 여기서 Rp 및 Rap는 MTJ 엘리먼트 내의 기준층 및 자유층에 대해 각각 평행 및 반평행 구성에서의 저항이다. 각 MTJ 로트는 TMR 측정 전에 400℃에서 2.5 시간 동안 어닐링되었다.
도 22의 결과는 보호용 B 패시베이션층을 갖는 MTJ, 특히 20 nm 내지 35 nm의 직경의 MTJ에 있어서, MTJ 측벽 상에 패시베이션층의 퇴적을 포함하지 않는, 기록 공정(POR, process of record)에 의해 제조된 MTJ보다 더 높은 dR/R을 나타낸 것을 보여준다.
도 23에는, 50 내지 300 nm 범위의 MTJ 직경의 함수에 따른 보자력(Hc)이 플로팅된다. 이 경우에도, 보호용 B 패시베이션층(두께: 5 옹스트롬)을 갖는 MTJ, 특히 50 nm 내지 250 nm의 작은 사이즈의 MTJ에 있어서 POR MTJ보다 더 높은 성능(더 큰 Hc)을 갖는 것을 발견하였다. 이 경우에, 결과는 Accretech UF300A 프로브를 사용하여 125℃에서 측정되었다.
도 24를 참조하면, 패시베이션층이 없는 기준 POR MTJ와 비교하여 MTJ 측벽 상에 5 옹스트롬 두께의 보호용 패시베이션층이 형성될 때 캔팅이 상당히 개선됨을 발견하였다. 또한 캔팅 결과는 Accretech UF300A 프로브로 125℃에서 측정되었다. y축의 캔팅값은, 기준층이, AP2/결합층/AP1 층의 스택으로 대표되는 합성 역평행(SyAP, synthetic anti-parallel) 구성을 갖는 MTJ 내의 AP1 및 AP2 서브층의 자기 모멘트의 평행 특성과 관련된다. 이상적으로, 중간 반강자성 결합층은 평면과의 수직 방향 또는 평면내 방향으로 본질적으로 서로 평행하게 정렬되는 자기 모멘트를 갖는 AP2 및 AP1 층을 생성한다. 그러나, 소정의 요인들이 완전 평행 관계(y축 값 = 1)를 교란시켜 AP1과 AP2 층의 자기 모멘트가 서로 직교 정렬(0에 근접한 y 축 값)에 근접하게 한다. 실제로, MTJ의 고성능을 위해서는 캔팅값 > 0.9이어야 하는데, 이것은 AP1 및 AP2 자기 모멘트의 실질적으로 평행한 정렬을 나타낸다. 모든 캔팅값이 0.9 미만인 기준 POR MTJ와 달리, 대부분의 MTJ는 그 측벽이 본 개시내용의 일 실시형태에 따라 형성된 5 옹스트롬 두께 B의 패시베이션층에 인접할 때 최적의 성능에 필요한 최소 캔팅값을 충족하거나 초과한다.
본 명세서에 기술한 보호용 패시베이션층을 형성하기 위해 요구되는 하나 이상의 추가 퇴적 단계 및 최소 비용은, 유전체층 퇴적시에 손상된 POR MTJ를 수리하려는 시도 및 수리할 수 없을 정도로 손상된 POR MTJ와 연관된 폐기물(저수율)에 수반된 실질적 비용과 비교할 때 중요하지 않은 것으로 간주된다. 본 개시내용의 보호용 패시베이션층은 당업계에서 사용되는 통상의 툴 및 재료를 사용함으로써 퇴적될 수 있다.
본 개시내용은 바람직한 실시형태를 참조하여 구체적으로 도시되고 설명되었지만, 당업자는 본 개시내용의 사상 및 범위를 벗어나지 않고서 형태 및 세부사항에 있어서 다양한 변경이 이루어질 수 있음을 이해할 것이다.

Claims (31)

  1. 자기 디바이스에 있어서,
    (a) 상부 표면으로부터 하부 표면까지 연장되는 측벽을 가진 자기 터널 접합부(MTJ, magnetic tunnel junction)로서, 상기 하부 표면은 하부 전극과 접촉하고, 상기 상부 표면은 상부 전극과 접촉하는, 상기 MTJ와,
    (b) B나 B 합금, C나 SiC를 제외한 C 합금, 또는 Ge나 Ge 합금을 포함하는 단일층인 비자성 패시베이션층으로서, 상기 패시베이션층은 상기 MTJ의 상부 표면부터 하부 표면까지 상기 MTJ 측벽과 인접한, 상기 패시베이션층과,
    (C) 상기 패시베이션층 상에 형성되며, 상기 MTJ를 인접한 MTJ들로부터 전기적으로 격리시키는 유전체층
    을 포함하는 자기 디바이스.
  2. 제1항에 있어서, 상기 MTJ는 MRAM, 스핀 토크(STT) MRAM, 또는 스핀 토크 오실레이터(STO) 구조의 부분인, 자기 디바이스.
  3. 제1항에 있어서, 상기 패시베이션층은 약 3 옹스트롬 내지 약 10 옹스트롬의 두께를 갖는, 자기 디바이스.
  4. 제1항에 있어서, 상기 패시베이션층은 BSi, GeSi, BX, CX, 또는 GeX 중 하나이며, 여기서 X는 B, C, Ge, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이고, BX 및 BSi 중의 B, CX 중의 C, 그리고 GeX 및 GeSi 중의 Ge는 상기 합금의 적어도 10 원자%를 포함하는, 자기 디바이스.
  5. 제1항에 있어서, 상기 패시베이션층은 B, C, 또는 Ge이고, 산소, 질소, 또는 산소와 질소 둘 다를 더 포함하며, 각각 비화학량론적 또는 화학량론적 산화 상태, 또는 비화학량론적 또는 화학량론적 질화 상태를 갖는 BO, CO, GeO, BN, CN, GeN, 또는 BON, CON, GeON 조성을 가진, 자기 디바이스.
  6. 제4항에 있어서, 상기 BSi 또는 GeSi 패시베이션층은 산소, 질소, 또는 산소와 질소 둘 다를 더 포함하고, BSiO, GeSiO, BSiN, GeSiN, BSiON, 또는 GeSiON 조성을 가진, 자기 디바이스.
  7. 제4항에 있어서, 상기 BX 패시베이션층은 산소, 질소, 또는 산소와 질소 둘 다를 더 포함하고, BXO, CXO, GeXO, BXN, CXN, GeXN, BXON, CXON, 또는 GeXON 조성을 가진, 자기 디바이스.
  8. 제1항에 있어서, 상기 패시베이션층은 비정질인, 자기 디바이스.
  9. 제1항에 있어서, 상기 패시베이션층은 상기 MTJ와 상기 인접한 MTJ들 사이에서 상기 하부 전극의 상부 표면과 접촉하는, 자기 디바이스.
  10. 자기 디바이스에 있어서,
    (a) 상부 표면으로부터 하부 표면까지 연장되는 측벽을 가진 자기 터널 접합부(MTJ, magnetic tunnel junction)로서, 상기 하부 표면은 하부 전극과 접촉하고, 상기 상부 표면은 상부 전극과 접촉하는, 상기 MTJ와,
    (b) 이중층 또는 다층 구성을 갖는 비자성 패시베이션층으로서,
    (1) 상기 상부 전극과 상기 하부 전극 사이에서 상기 MTJ 측벽과 접촉하며, B, C, 또는 Ge를 포함하는 하부층과,
    (2) 상기 하부층 상에 형성되며, B, C, 또는 Ge 중 하나인 제1 원소와, 상기 제1 원소와 동일하지 않은 적어도 제2 원소를 함유한 합금을 포함하는 제2 층
    을 포함하는, 상기 비자성 패시베이션층과,
    (C) 상기 비자성 패시베이션층 상에 형성되며, 상기 MTJ를 인접한 MTJ들로부터 전기적으로 격리시키는 유전체층
    을 포함하는 자기 디바이스.
  11. 제10항에 있어서, 상기 MTJ는 MRAM, 스핀 토크(STT) MRAM, 또는 스핀 토크 오실레이터(STO) 구조의 부분인, 자기 디바이스.
  12. 제10항에 있어서, 상기 제1 층은 B, C, 또는 Ge이고, 상기 제2 층은 BX, CX, 또는 GeX 합금이며, 여기서 X는 상기 패시베이션층에 대해 B/BX, C/CX, 또는 Ge/GeX 구성을 제공하기 위한 B, C, Ge, Si, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이며, BX 중의 B, CX 중의 C, 그리고 GeX 중의 Ge는 상기 합금의 적어도 10 원자%를 포함하는, 자기 디바이스.
  13. 제10항에 있어서, 상기 제1 층은 B, C, 또는 Ge이고, 상기 제2 층은 산소, 질소, 또는 산소와 질소 둘 다로 구성되며, 상기 패시베이션층에 대해 B/BO, B/BN, C/CO, C/CN, Ge/GeO, Ge/GeN, B/BON, C/CON, 또는 Ge/GeON 이중층을 제공하기 위해 BO, CO, GeO, BN, CN, GeN, BON, CON, 또는 GeON 조성을 가진, 자기 디바이스.
  14. 제12항에 있어서, 상기 제2 층은 또한 산소, 질소, 또는 산소와 질소 둘 다로 구성되며, 상기 패시베이션층에 대해 B/BXO, C/CXO, Ge/GeXO, B/BXN, C/CXN, Ge/GeXN, B/BXON, C/CXON, Ge/GeXON 이중층 구성을 제공하기 위해 BXO, CXO, GeXO, BXN, CXN, GeXN, BXON, CXON, 또는 GeXON 조성을 가진, 자기 디바이스.
  15. 제12항에 있어서, 상기 제1 층 상에 형성된 제3 층을 더 포함하고, 상기 제3 층은 B/BX/BXO, C/CX/CXO, Ge/GeX/GeXO, B/BX/BXN, C/CX/CXN, Ge/GeX GeXN, B/BX/BXON, C/CX/CXON, 또는 Ge/GeX/GeXON 삼중층 구성을 제공하기 위해 BXO, CXO, GeXO, BXN, CXN, GeXN, BXON, CXON, 또는 GeXON 조성을 가진, 자기 디바이스.
  16. 자기 디바이스를 형성하는 방법에 있어서,
    (a) 상부 표면을 갖는 기판을 제공하는 단계와,
    (b) 상기 기판의 상부 표면 상에 복수의 자기 터널 접합부(MTJ)를 형성하는 단계로서, 각각의 MTJ는 상기 MTJ의 상부 표면으로부터 상기 기판의 상부 표면까지 연장되는 측벽을 갖는, 상기 MTJ 형성 단계와,
    (c) 상기 MTJ 측벽 및 상부 표면 상에 그리고 상기 기판의 상부 표면의 노출된 부분 상에, B, C, 또는 Ge 중 하나인 비자성 패시베이션층을 퇴적하는 단계와,
    (d) 상기 패시베이션층 상에, 상기 복수의 MTJ 각각을 전기적으로 격리시키는 유전체층을 퇴적하는 단계
    를 포함하는, 자기 디바이스 형성 방법.
  17. 제16항에 있어서,
    (a) 화학적 기계 연마(CMP) 공정을 수행하여, 상기 유전체층 상의 상부 표면을 상기 복수의 MTJ 각각 상의 상기 상부 표면과 동일 평면에 있게 형성하는 단계와,
    (b) 약 400℃의 온도에서 어닐 공정을 수행하는 단계를 더 포함하는, 자기 디바이스 형성 방법.
  18. 제16항에 있어서, 상기 기판은 MRAM 또는 스핀 토크 MRAM 내의 하부 전극, 또는 스핀 토크 오실레이터 내의 주극층(main pole layer)인, 자기 디바이스 형성 방법.
  19. 제16항에 있어서, 상기 제1 층은 약 3 옹스트롬 내지 약 10 옹스트롬의 두께를 갖는, 자기 디바이스 형성 방법.
  20. 제16항에 있어서, BSi, GeSi, BX, CX, 또는 GeX 조성을 가진 합금인 단일 패시베이션층을 형성하기 위해 상기 제1 층이 전체적으로 재스퍼터링되도록, 상기 유전체층을 퇴적하기 전에 상기 제1 층 상에 X 원소를 퇴적하는 단계를 더 포함하고, 여기서 X는 B, C, Ge, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이며, BX 중의 B, CX 중의 C, 그리고 GeX 중의 Ge는 상기 합금의 적어도 10 원자%를 포함하는, 자기 디바이스 형성 방법.
  21. 제16항에 있어서, 상기 제1 층 상에 제2 층을 형성하기 위해 상기 제1 층의 상측부가 재스터링되도록, 상기 유전체층을 퇴적하기 전에 상기 제1 층 상에 Si 또는 X 원소를 퇴적하는 단계를 더 포함하고, 상기 제2 층은 BSi, GeSi, BX, CX, 또는 GeX를 갖는 합금이며, 여기서 X는 상기 패시베이션층에 대해 B/BX, C/CX, 또는 Ge/GeXB 이중층을 제공하기 위한 C, Ge, Al, P, Ga, In, Tl, Mg, Hf, Zr, Nb, V, Ti, Cr, Mo, W, Sr, 및 Zn 중 하나이며, BSi 및 BX 중의 B, CX 중의 C, 그리고 GeSi 및 GeX 중의 Ge는 상기 합금의 적어도 10 원자%를 포함하는, 자기 디바이스 형성 방법.
  22. 제16항에 있어서, 비화학량론적 또는 화학량론적 산화 상태를 갖는 BO, CO, 또는 GeO 층을 형성하기 위해 상기 유전체층을 퇴적하기 전에 상기 제1 층에 산화 공정을 처리하는 단계를 더 포함하는, 자기 디바이스 형성 방법.
  23. 제22항에 있어서, 상기 BO, CO, 또는 GeO 층은, 상기 패시베이션층에 대해 B/BO, C/CO, 또는 Ge/GeO 이중층 구성을 제공하기 위해 산화되지 않은 상태로 유지되는 상기 제1 층의 일부 상에 형성된 제2 층인, 자기 디바이스 형성 방법.
  24. 제16항에 있어서, 비화학량론적 또는 화학량론적 산화 상태를 갖는 BN, CN, 또는 GeN 층을 형성하기 위해 상기 유전체층을 퇴적하기 전에 B, C, 또는 Ge 중 하나인 상기 제1 층에 질화 공정을 처리하는 단계를 더 포함하는, 자기 디바이스 형성 방법.
  25. 제24항에 있어서, 상기 BN, CN, 또는 GeN 층은, 상기 패시베이션층에 대해 B/BN, C/CN, 또는 Ge/GeN 이중층 구성을 제공하기 위해 질화물로 전환되지 않는 상기 제1 층의 일부 상에 형성된 제2 층인, 자기 디바이스 형성 방법.
  26. 제20항에 있어서, 상기 제1 층이 전체적으로 BSi, BX, CX, GeSi, 또는 GeX의 산화물, 질화물, 또는 산질화물로 변환되도록 상기 BSi, BX, CX, GeSi, 또는 GeX 층에 산화, 질화, 또는 산질화 공정을 처리하는 단계를 더 포함하는, 자기 디바이스 형성 방법.
  27. 제21항에 있어서, 상기 패시베이션층에 대해 B/BX/BXO, C/CX/CXO, Ge/GeX/GeXO, B/BX/BXN, C/CX/CXN, Ge/GeX/GeXN, B/BX/BXON, C/CX/CXON, 또는 Ge/GeX/GeXON 중 하나인 삼중층 구성을 생성하기 위해 상기 제2 층의 상측부가, BX, CX, 또는 GeX의 산화물, 질화물, 또는 산질화물인 제3 층으로 전환되도록 상기 제2 층에 산화, 질화, 또는 산질화 공정을 처리하는 단계를 더 포함하는, 자기 디바이스 형성 방법.
  28. 제21항에 있어서, 상기 패시베이션층에 대해 B/BXO, C/CXO, Ge/GeXO, B/BXN, C/CXN, Ge/GeXN, B/BXON, C/CXON, 또는 Ge/GeXON 중 하나인 이중층 구성을 생성하기 위해 상기 제2 층 전체가 BX, CX, 또는 GeX의 산화물, 질화물, 또는 산질화물로 전환되도록 상기 제2 층에 산화, 질화, 또는 산질화 공정을 처리하는 단계를 더 포함하는, 자기 디바이스 형성 방법.
  29. 제16항에 있어서, 상기 제1 층을 퇴적하는 단계는 약 100 내지 1000 와트의 RF 전력, 및 약 0.05 내지 20 mtorr의 챔버 압력으로 행해지는 스퍼터 퇴적 공정을 포함하는, 자기 디바이스 형성 방법.
  30. 제22항에 있어서, 상기 산화 공정은 10 내지 600초의 기간 동안 분당 1 내지 10 표준 입방 센티미터(seem)의 산소 유량에 의한 자연 산화를 포함하는, 자기 디바이스 형성 방법.
  31. 자기 디바이스를 형성하는 방법에 있어서,
    (a) 상부 표면을 갖는 기판을 제공하는 단계와,
    (b) 상기 기판의 상부 표면 상에 복수의 자기 터널 접합부(MTJ)를 형성하는 단계로서, 각각의 MTJ는 상기 MTJ의 상부 표면으로부터 상기 기판의 상부 표면까지 연장되는 측벽을 갖는, 상기 MTJ 형성 단계와,
    (c) 반응성 산소종 또는 반응성 질소종의 부재 하에서 상기 MTJ 측벽 및 상부 표면 상에, 그리고 상기 기판의 상부 표면의 노출된 부분 상에 BN, BO, BON, CN, CO, CON, GeN, GeO, 또는 GeON 패시베이션층을 스퍼터 퇴적하는 단계와,
    (d) 상기 패시베이션층 상에, 상기 복수의 MTJ 각각을 전기적으로 격리시키는 유전체층을 퇴적하는 단계
    를 포함하는, 자기 디바이스 형성 방법.
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