KR20190124591A - 메모리 컨트롤러 및 이의 동작 방법 - Google Patents

메모리 컨트롤러 및 이의 동작 방법 Download PDF

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Abstract

본 발명은, 호스트 프로그램 요청 및 호스트 리드 요청을 수신하는 호스트 인터페이스 계층; 상기 호스트 프로그램 요청에 대응하여 프로그램 커맨드 및 복수의 프로그램 어드레스들을 생성하여 출력하고, 상기 호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 프로그램 어드레스들에 포함되는 경우 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태를 확인하며, 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작의 완료 여부에 따라 상기 호스트 리드 요청에 대한 리드 동작을 제어하는 플래시 변환 계층; 및 상기 플래시 인터페이스 계층에서 출력되는 커맨드 및 어드레스들을 메모리 장치에게 전송하는 플래시 인터페이스 계층을 포함하는 메모리 컨트롤러 및 이의 동작 방법을 포함한다.

Description

메모리 컨트롤러 및 이의 동작 방법{Memory controller and operating method thereof}
본 발명은, 메모리 컨트롤러 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 프로그램 동작의 진행 상태에 따라 리드 동작을 제어할 수 있는 메모리 컨트롤러 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 저장 장치(storage device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
저장 장치는 다수의 메모리 장치들을 포함할 수 있으며, 메모리 장치들은 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치들은 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치들로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치들로 이루어질 수 있다.
메모리 컨트롤러는, 호스트(host)와 저장 장치 사이에서 데이터 통신을 제어할 수 있다.
호스트는, PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시 예들은, 프로그램 동작의 진행 상태에 따라 리드 동작을 제어할 수 있는 메모리 컨트롤러 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 호스트 프로그램 요청에 대응하여 프로그램 커맨드 및 복수의 프로그램 어드레스들을 메모리 장치에게 전송하는 단계; 호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 프로그램 어드레스들에 포함되는 경우, 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태를 확인하는 단계; 및 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작의 완료 여부에 따라 상기 호스트 리드 요청에 따른 리드 동작을 제어하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 호스트 프로그램 요청 및 호스트 리드 요청을 수신하는 호스트 인터페이스 계층; 상기 호스트 프로그램 요청에 대응하여 프로그램 커맨드 및 복수의 프로그램 어드레스들을 생성하여 출력하고, 상기 호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 프로그램 어드레스들에 포함되는 경우 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태를 확인하며, 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작의 완료 여부에 따라 상기 호스트 리드 요청에 대한 리드 동작을 제어하는 플래시 변환 계층; 및 상기 플래시 인터페이스 계층에서 출력되는 커맨드 및 어드레스들을 메모리 장치에게 전송하는 플래시 인터페이스 계층을 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 호스트 프로그램 요청에 대응하는 복수의 어드레스들 중 프로그램 동작이 완료된 어드레스를 저장하는 제 1 인덱스 저장부; 다음 호스트 프로그램 요청 시 이용될 시작 어드레스를 저장하는 제 2 인덱스 저장부; 및 호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 제 1 인덱스 저장부에 저장된 어드레스와 상기 제 2 인덱스 저장부에 저장된 어드레스 사이에 위치하는지 여부에 따라 상기 호스트 리드 요청에 따른 리드 동작을 제어하는 호스트 요청 처리부를 포함한다.
본 기술에 따르면, 프로그램 동작의 구체적인 진행 상태에 따라 호스트로부터 수신된 리드 요청에 대한 배리어(barrier) 동작을 수행할지 여부를 결정할 수 있으므로, 배리어 동작의 빈도를 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 3은 도 2에 도시된 플래시 변환 계층 및 플래시 인터페이스 계층을 설명하기 위한 예시도이다.
도 4는 도 1에 도시된 메모리 장치를 설명하기 위한 예시도이다.
도 5는 메모리 블록을 설명하기 위한 예시도이다.
도 6은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 7은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 8은 도 1 및 도 2에 도시된 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 호스트 프로그램 요청에 따른 프로그램 커맨드 전송 시 플래시 변환 계층에서 관리하는 정보를 설명하기 위한 예시도이다.
도 10은 플래시 변환 계층에서 관리하는 정보가 프로그램 진행 상태에 따라 갱신되는 과정을 설명하기 위한 예시도이다.
도 11은 프로그램 커맨드가 전송된 이후 호스트 리드 요청이 수신된 경우 플래시 변환 계층이 수행하는 동작을 설명하기 위한 예시도이다.
도 12는 프로그램 커맨드가 전송된 이후 호스트 리드 요청이 수신된 경우 플래시 변환 계층이 수행하는 동작을 설명하기 위한 다른 예시도이다.
도 13은 타겟 리드 어드레스에 대한 배리어 동작이 수행된 이후 플래시 변환 계층이 수행하는 동작을 설명하기 위한 예시도이다.
도 14는 프로그램 커맨드가 전송된 이후 호스트 리드 요청이 수신된 경우 플래시 변환 계층이 수행하는 동작을 설명하기 위한 다른 예시도이다.
도 15는 타겟 리드 어드레스에 대한 배리어 동작이 수행된 이후 플래시 변환 계층이 수행하는 동작을 설명하기 위한 다른 예시도이다.
도 16 내지 도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 이용하여 메모리 시스템(2000)과 통신할 수 있다. 호스트(1000)와 메모리 시스템(2000) 간에 이용되는 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 인터페이스 프로토콜이 이용될 수도 있다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 호스트(1000)와 메모리 장치(2200) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 예를 들어, 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드, 어드레스 및 데이터 등을 메모리 장치(2200)에 전송할 수 있다. 예를 들어, 리드 동작 시, 메모리 컨트롤러(2100)는, 리드 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다. 예를 들어, 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작 등을 수행할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 프로그램 커맨드에 따라 프로그램 동작을 수행하거나, 메모리 컨트롤러(2100)로부터 수신되는 리드 커맨드에 따라 리드 동작을 수행할 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 진행 상태 정보를 요청하는 커맨드가 수신되는 경우, 프로그램 진행 상태 정보를 메모리 컨트롤러(2100)에게 전송할 수 있다. 예를 들어, 메모리 장치(2200)는, 프로그램 동작이 완료된 어드레스에 대한 정보를 메모리 컨트롤러(2100)에게 전송할 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 2를 참조하면, 메모리 컨트롤러(2100)는, 호스트 인터페이스 계층(Host Interface Layer; HIL; 2110), 에러 정정 회로(error correction circuit; 2120), 플래시 인터페이스 계층(Flash Interface Layer; FIL; 2130), 버퍼 메모리(buffer memory; 2140), 플래시 변환 계층(Flash Translation Layer; FTL; 2150) 및 내부 메모리(2160)를 포함할 수 있다. 호스트 인터페이스 계층(2110), 에러 정정 회로(2120), 플래시 인터페이스 계층(2130), 버퍼 메모리(2140) 및 내부 메모리(2160)는, 플래시 변환 계층(2150)에 의하여 제어될 수 있다.
호스트 인터페이스 계층(2110)은, 통신 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다. 호스트 인터페이스 계층(2110)은, 호스트(1000)로부터 수신되는 프로그램 요청(이하, 호스트 프로그램 요청)을 플래시 변환 계층(2150)에게 전달할 수 있다. 호스트 인터페이스 계층(2110)은, 호스트(1000)로부터 수신되는 리드 요청(이하, 호스트 리드 요청)을 플래시 변환 계층(2150)에게 전달할 수 있다.
에러 정정 회로(2120)는, 프로그램 동작 시 에러 정정 인코딩을 수행하거나, 리드 동작 시 에러 정정 디코딩을 수행할 수 있다.
플래시 인터페이스 계층(2130)은, 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다. 플래시 인터페이스 계층(2130)은, 플래시 변환 계층(2150)으로부터 수신되는 커맨드 및 어드레스들을 저장하고, 저장된 커맨드 및 어드레스들을 메모리 장치(2200)에게 전송할 수 있다. 플래시 인터페이스 계층(2130)은, 메모리 장치(2200)로부터 수신되는 데이터 및 정보들을 플래시 변환 계층(2150)에게 전달할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작이 완료될 때까지 호스트(1000)로부터 수신된 데이터는 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 리드된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
플래시 변환 계층(2150)은, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 플래시 변환 계층(2150)은, 프로그램 동작, 리드 동작, 소거 동작, 데이터 압축 동작, 카피백 동작 및 프로그램 진행 상태 확인 동작들에 필요한 다양한 커맨드들 및 해당 커맨드들에 대응하는 어드레스들을 생성할 수 있다.
플래시 변환 계층(2150)은, 호스트 인터페이스 계층(2110)으로부터 수신되는 호스트 프로그램 요청에 따라 메모리 장치(2200)의 프로그램 동작을 제어할 수 있다. 예를 들어, 플래시 변환 계층(2150)은, 호스트 프로그램 요청에 따라 프로그램 커맨드 및 프로그램 어드레스를 생성하여 플래시 인터페이스 계층(2130)에게 전송할 수 있다.
플래시 변환 계층(2150)은, 호스트 프로그램 요청에 따라 메모리 장치(2200)의 프로그램 동작을 제어하는 중에 호스트 리드 요청이 수신되는 경우, 메모리 장치(2200)의 리드 동작을 제어할 수 있다. 즉, 플래시 변환 계층(2150)은, 호스트 프로그램 요청에 따라 프로그램 커맨드 및 프로그램 어드레스를 생성하여 플래시 인터페이스 계층(2130)에게 전송한 이후에, 호스트 인터페이스 계층(2110)으로부터 호스트 리드 요청이 수신되는 경우, 메모리 장치(2200)의 리드 동작을 제어할 수 있다.
메모리 장치(2200)의 리드 동작을 제어한다는 것은, 호스트 리드 요청에 따라 리드 커맨드 및 타겟 리드 어드레스를 생성하여 플래시 인터페이스 계층(2130)에게 전송하거나, 호스트 리드 요청에 대한 배리어(barrier) 동작을 수행하는 것을 의미할 수 있다. 호스트 리드 요청에 대한 배리어 동작을 수행한다는 것은, 호스트 리드 요청에 따른 리드 커맨드의 생성을 지연(delay)시키고, 호스트 리드 요청을 홀드(hold)하는 것을 의미할 수 있다.
플래시 변환 계층(2150)은, 호스트 프로그램 요청에 대한 프로그램 커맨드 및 복수의 프로그램 어드레스들을 메모리 장치(2200)에게 전송한 이후에 호스트 리드 요청이 수신되는 경우, 호스트 리드 요청에 대응하는 타겟 리드 어드레스가 메모리 장치(2200)에게 전송된 복수의 프로그램 어드레스들에 포함되는지 여부를 확인할 수 있다. 즉, 플래시 변환 계층(2150)은, 타겟 리드 어드레스가 복수의 프로그램 어드레스들 중 어느 하나에 대응되는지 여부를 확인할 수 있다.
플래시 변환 계층(2150)은, 타겟 리드 어드레스가 복수의 프로그램 어드레스들에 포함되는 경우, 즉 타겟 리드 어드레스가 복수의 프로그램 어드레스들 중 어느 하나에 대응되는 경우, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되었는지 여부를 확인할 수 있다.
플래시 변환 계층(2150)은, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 것으로 확인되는 경우, 타겟 리드 어드레스에 대한 리드 커맨드를 생성하여 플래시 인터페이스 계층(2130)에게 전송할 수 있다.
플래시 변환 계층(2150)은, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되지 않은 것으로 확인되는 경우, 타겟 리드 어드레스에 대한 배리어(barrier) 동작을 수행할 수 있다. 타겟 리드 어드레스에 대한 배리어 동작을 수행한다는 것은, 타겟 리드 어드레스에 대응하는 호스트 리드 요청에 대한 배리어 동작을 수행하는 것을 의미할 수 있다. 호스트 리드 요청이 복수의 타겟 리드 어드레스에 대응되는 경우, 플래시 변환 계층(2150)은, 복수의 타겟 리드 어드레스들 각각에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되었는지 여부에 따라 타겟 리드 어드레스들 각각에 대한 배리어 동작을 수행할 수 있다.
플래시 변환 계층(2150)은, 배리어 동작이 수행된 타겟 리드 어드레스(이하, 배리어된 타겟 리드 어드레스)에 대응되는 프로그램 어드레스 대한 프로그램 진행 상태를 확인할 수 있다. 이를 위하여, 플래시 변환 계층(2150)은, 배리어된 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태 정보를 요청하는 커맨드를 생성하여 플래시 인터페이스 계층(2130)에게 전송할 수 있다. 이후, 플래시 변환 계층(2150)은, 플래시 인터페이스 계층(2130)을 통하여 메모리 장치(2200)로부터 수신되는 프로그램 진행 상태 정보를 참조하여 배리어된 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되었는지 여부를 확인할 수 있다.
플래시 변환 계층(2150)은, 배리어된 타겟 리드 어드레스에 대응되는 프로그램 어드레스 대한 프로그램 동작이 완료된 것으로 확인되는 경우, 타겟 리드 어드레스에 대한 리드 커맨드를 생성하여 플래시 인터페이스 계층(2130)에게 전송할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 예를 들어, 내부 메모리(2160)는 SRAM(Static Random Access Memory)으로 구현될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리 어드레스(logical address)와 물리 어드레스(physical address)의 맵핑 테이블을 저장할 수 있다.
도 3은 도 2에 도시된 플래시 변환 계층 및 플래시 인터페이스 계층을 설명하기 위한 예시도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 플래시 변환 계층(2150)은, 호스트 요청 처리부(2152), 제 1 인덱스 저장부(2154) 및 제 2 인덱스 저장부(2156)를 포함할 수 있다.
호스트 요청 처리부(2152)는, 호스트 인터페이스 계층(2110)으로부터 호스트 프로그램 요청이 수신되는 경우, 호스트 프로그램 요청에 포함된 논리 어드레스를 물리 어드레스인 프로그램 어드레스로 변환할 수 있다. 호스트 요청 처리부(2152)는, 호스트 프로그램 요청에 따라 프로그램 동작을 제어하기 위하여 프로그램 커맨드를 생성하고, 프로그램 커맨드 및 프로그램 어드레스를 플래시 인터페이스 계층(2130)에게 전송할 수 있다. 여기서, 프로그램 어드레스는, 프로그램 동작을 수행할 시작 어드레스 및 마지막 어드레스를 포함할 수 있다.
호스트 요청 처리부(2152)는, 프로그램 커맨드 및 프로그램 어드레스를 플래시 인터페이스 계층(2130)에게 전송한 후, 제 1 인덱스 저장부(2154) 및 제 2 인덱스 저장부(2156)에 저장되는 인덱스 값을 설정 및 갱신할 수 있다. 제 1 인덱스 저장부(2154)에는, 프로그램 동작이 완료된 프로그램 어드레스가 제 1 인덱스 값으로서 저장될 수 있다. 제 1 인덱스 저장부(2154)에 저장되는 제 1 인덱스 값은 초기에 Null 값일 수 있으며, 프로그램 어드레스에 대한 프로그램 동작이 완료되는 경우 갱신될 수 있다. 제 2 인덱스 저장부(2156)에는 다음 호스트 프로그램 요청 시 이용될 시작 어드레스가 제 2 인덱스 값으로서 저장될 수 있다.
예를 들어, 호스트 프로그램 요청에 대응되는 프로그램 어드레스가 어드레스 1(ADD 1) 내지 어드레스 5(ADD 5)인 경우를 가정하면, 호스트 요청 처리부(2152)는, 어드레스 1(ADD 1) 내지 어드레스 5(ADD 5) 및 프로그램 커맨드를 플래시 인터페이스 계층(2130)에게 전송할 수 있다. 이 때, 호스트 요청 처리부(2152)는, 제 1 인덱스 저장부(2154)에 제 1 인덱스 값으로서 Null 값을 저장하고, 제 2 인덱스 저장부(2156)에 제 2 인덱스 값으로서 어드레스 6(ADD 6)을 저장할 수 있다. 이후, 프로그램 진행 상태 정보가 갱신되는 경우, 플래시 변환 계층(2150)은, 제 1 인덱스 저장부(2154)에 저장된 제 1 인덱스 값을 갱신할 수 있다. 예를 들어, 위의 예에서, 어드레스 1(ADD 1) 및 어드레스 2(ADD 2)에 대한 프로그램 동작이 완료된 것으로 확인되는 경우, 플래시 변환 계층(2150)은, 제 1 인덱스 저장부(2154)에 저장된 제 1 인덱스 값을 어드레스 2(ADD 2)로 갱신할 수 있다. 제 2 인덱스 저장부(2156)에 저장되는 제 2 인덱스 값은, 현재 호스트 프로그램 요청에 대응하는 모든 프로그램 동작이 완료된 이후에, 다음 호스트 프로그램 요청에 대응되는 프로그램 커맨드를 생성할 때 갱신될 수 있다.
호스트 요청 처리부(2152)는, 호스트 인터페이스 계층(2110)으로부터 호스트 리드 요청이 수신되는 경우, 호스트 리드 요청에 포함된 논리 어드레스를 물리 어드레스인 타겟 리드 어드레스로 변환할 수 있다. 호스트 요청 처리부(2152)는, 타겟 리드 어드레스를 제 1 인덱스 저장부(2154)에 저장된 제 1 인덱스 값 및 제 2 인덱스 저장부(2156)에 저장된 제 2 인덱스 값과 비교하고, 비교 결과를 기반으로 메모리 장치(2200)의 리드 동작을 제어할 수 있다. 즉, 호스트 요청 처리부(2152)는, 호스트 리드 요청에 따른 리드 커맨드 및 타겟 리드 어드레스를 플래시 인터페이스 계층(2130)에게 전송하거나, 호스트 리드 요청에 대한 배리어 동작을 수행할 수 있다.
예를 들어, 호스트 요청 처리부(2152)는, 타겟 리드 어드레스가 제 1 인덱스 저장부(2154)에 저장된 제 1 인덱스 값과 제 2 인덱스 저장부(2156)에 저장된 제 2 인덱스 값 사이에 위치하는지 확인할 수 있다.
타겟 리드 어드레스가 제 1 인덱스 값과 제 2 인덱스 값 사이에 위치하는 경우, 즉, 타겟 리드 어드레스가 제 1 인덱스 값보다 크고 제 2 인덱스 값보다 작은 경우, 호스트 요청 처리부(2152)는, 타겟 리드 어드레스에 대한 배리어 동작을 수행할 수 있다. 예를 들어, 프로그램 동작이 어드레스가 증가하는 순서로 수행되는 경우를 가정한다. 이러한 경우, 타겟 리드 어드레스가 제 1 인덱스 값과 제 2 인덱스 값 사이에 위치한다는 것은, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되지 않았음을 의미한다. 즉, 프로그램 동작이 제 1 인덱스 값에 대응되는 페이지들까지 수행된 경우, 제 1 인덱스 값과 제 2 인덱스 값 사이에 위치하는 어드레스들에 대응되는 페이지들은 프로그램 동작이 수행되지 않은 상태이다. 이러한 경우, 호스트 요청 처리부(2152)는, 타겟 리드 어드레스에 대응되는 페이지에 대한 프로그램 동작이 완료될 때까지 타겟 리드 어드레스에 대한 배리어 동작을 수행할 수 있다.
타겟 리드 어드레스가 제 1 인덱스 값과 제 2 인덱스 값 사이에 위치하지 않는 경우, 즉, 타겟 리드 어드레스가 제 1 인덱스 값 이하인 경우, 호스트 요청 처리부(2152)는, 타겟 리드 어드레스에 대한 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하고, 리드 커맨드 및 타겟 리드 어드레스를 플래시 인터페이스 계층(2130)에게 전송할 수 있다. 타겟 리드 어드레스가 제 1 인덱스 값 이하인 경우는, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되었음을 의미한다. 따라서, 이러한 경우, 타겟 리드 어드레스에 대한 리드 동작이 수행될 수 있도록 리드 커맨드를 출력한다.
한편, 호스트 요청 처리부(2152)는, 호스트 리드 요청에 대한 배리어 동작을 수행한 후, 메모리 장치(2200)의 프로그램 진행 상태를 지속적으로 확인할 수 있다. 호스트 요청 처리부(2152)는, 배리어된 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 것으로 확인되는 경우, 배리어된 타겟 리드 어드레스에 대한 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하고, 리드 커맨드 및 배리어된 타겟 리드 어드레스를 플래시 인터페이스 계층(2130)에게 전송할 수 있다.
한편, 본 발명의 일 실시 예에 따른 플래시 인터페이스 계층(2130)은, 커맨드 큐 제어부(2132) 및 커맨드 큐(2134)를 포함할 수 있다.
커맨드 큐 제어부(2132)는, 플래시 변환 계층(2150)으로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드 및 어드레스를 커맨드 큐(2134)에 저장할 수 있다. 커맨드 큐 제어부(2132)는 수신되는 커맨드 및 어드레스들을 커맨드 큐(2134)에 순차적으로 저장할 수 있으며, 커맨드 큐(2134)는 저장되는 순서에 따라 커맨드 및 어드레스들을 메모리 장치(2200)에게 전송할 수 있다.
커맨드 큐 제어부(2132)는, 커맨드 큐(2134)에 저장된 커맨드 및 어드레스들의 출력 순서를 제어할 수 있다. 예를 들어, 즉각적인 수행이 요구되는 커맨드에는 우선 순위를 높게 부여함으로써, 해당 커맨드 및 어드레스의 출력 순서를 앞당길 수 있다. 즉각적인 수행이 요구되는지 여부는 커맨드 타입에 따라 결정될 수 있다. 예를 들어, 플러시(flush) 커맨드의 경우 즉각적인 수행이 요구된다고 할 수 있으며, 따라서 커맨드 큐 제어부(2132)는 플러시 커맨드가 수신되는 경우, 플러시 커맨드가 우선적으로 처리될 수 있도록 커맨드 큐(2134)를 제어할 수 있다.
도 4는 도 1에 도시된 메모리 장치를 설명하기 위한 예시도이다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 1에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
제어 로직(2210)은, 프로그램 진행 상태 관리부(2212)를 포함할 수 있다. 프로그램 진행 상태 관리부(2212)는, 프로그램 어드레스에 대한 프로그램 진행 상태 정보를 저장할 수 있다. 예를 들어, 프로그램 진행 상태 관리부(2212)는, 프로그램 어드레스에 대한 프로그램 동작이 완료되는 경우, 해당 프로그램 어드레스를 저장할 수 있다. 프로그램 진행 상태 관리부(2212)는, 메모리 컨트롤러(2100)로부터 프로그램 진행 상태 정보를 요청하는 커맨드가 수신되는 경우, 저장된 프로그램 어드레스를 메모리 컨트롤러(2100)에게 제공할 수 있다. 프로그램 동작이 완료되었는지 여부는, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 기반하여 확인될 수 있다. 예를 들어, 프로그램 검증 동작 시 전류 센싱 회로(2234)로부터 패스 신호(PASS)가 수신되는 경우 프로그램 동작이 완료된 것으로 확인될 수 있다.
주변 회로들(2220)은, 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 5는 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 5에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 6은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 6에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 6에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 7은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 7에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 제 1 메모리 블록(BLK1)은 도 6의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 8은 도 1 및 도 2에 도시된 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
단계(801)에서, 메모리 컨트롤러는, 호스트로부터 호스트 프로그램 요청을 수신할 수 있다.
단계(803)에서, 메모리 컨트롤러는, 호스트 프로그램 요청에 포함된 논리 어드레스를 물리 어드레스인 프로그램 어드레스로 변환하고, 호스트 프로그램 요청에 대응되는 프로그램 커맨드를 생성할 수 있다. 메모리 컨트롤러는, 프로그램 커맨드 및 프로그램 어드레스를 메모리 장치에게 전송할 수 있다.
단계(805)에서, 메모리 컨트롤러는, 호스트로부터 호스트 리드 요청을 수신할 수 있다. 메모리 컨트롤러는, 호스트 리드 요청에 포함된 논리 어드레스를 물리 어드레스인 타겟 리드 어드레스로 변환할 수 있다.
단계(807)에서, 메모리 컨트롤러는, 타겟 리드 어드레스가 프로그램 어드레스에 포함되는지 여부를 확인할 수 있다. 타겟 리드 어드레스가 프로그램 어드레스에 포함되는 경우(Y)에는 단계(809)가 수행되고, 그렇지 않은 경우(N)에는 단계(813)가 수행될 수 있다.
단계(809)에서, 메모리 컨트롤러는, 타겟 리드 어드레스에 대응되는 프로그램 어드레스 대한 프로그램 동작이 완료되었는지 여부를 확인할 수 있다. 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 것으로 확인되는 경우(Y) 단계(813)가 수행되고, 그렇지 않은 경우(N)에는 단계(811)가 수행될 수 있다.
단계(811)에서, 메모리 컨트롤러는, 타겟 리드 어드레스에 대한 배리어 동작을 수행할 수 있다. 즉, 메모리 컨트롤러는, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료될 때까지, 타겟 리드 어드레스에 대응하는 호스트 리드 요청을 홀드할 수 있다.
단계(813)에서, 메모리 컨트롤러는, 리드 커맨드 및 타겟 리드 어드레스를 메모리 장치에게 전송할 수 있다. 즉, 메모리 컨트롤러는, 타겟 리드 어드레스가 프로그램 어드레스에 포함되지 않거나 또는 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우에, 리드 커맨드 및 타겟 리드 어드레스를 메모리 장치에게 전송할 수 있다.
이하에서, 도 9 내지 도 15를 참조하여 호스트 프로그램 요청과 호스트 리드 요청이 수신된 경우의 실시 예들을 설명한다. 타겟 리드 어드레스가 프로그램 어드레스에 포함되지 않는 경우에는, 일반적인 절차에 따라 타겟 리드 어드레스에 대한 리드 동작이 수행될 수 있다. 따라서, 도 9 내지도 15를 참조하여 설명하는 실시 예에서, 타겟 리드 어드레스는, 프로그램 어드레스에 포함되는 것을 전제로 설명한다.
도 9는 호스트 프로그램 요청에 따른 프로그램 커맨드 전송 시 플래시 변환 계층에서 관리하는 정보를 설명하기 위한 예시도이다.
도 9를 참조하여 설명하는 실시 예에서, 호스트 프로그램 요청이 수신되었으며, 호스트 프로그램 요청에 포함된 논리 어드레스는 물리 어드레스인 프로그램 어드레스들(ADD 1 ~ ADD 5)에 대응하는 것으로 가정한다. 따라서, 도 9는 프로그램 어드레스들(ADD 1 ~ ADD 5)에 대한 프로그램 커맨드가 메모리 장치에게 전송된 경우를 도시한다.
이러한 경우, 플래시 변환 계층은, 도 9에 도시된 바와 같이, 제 1 인덱스 값을 Null 값으로 설정하고, 제 2 인덱스 값을 어드레스 6(ADD 6)으로 설정할 수 있다. 즉, 플래시 변환 계층은, 다음 호스트 프로그램 요청 시 프로그램 동작에 이용될 시작 주소인 어드레스 6(ADD 6)을 제 2 인덱스 값으로 설정할 수 있다.
도 10은 플래시 변환 계층에서 관리하는 정보가 프로그램 진행 상태에 따라 갱신되는 과정을 설명하기 위한 예시도이다.
도 10을 참조하여 설명하는 실시 예는, 도 9를 참조하여 설명한 동작이 수행된 이후의 경우를 나타낸다.
프로그램 어드레스들(ADD 1 ~ ADD 5)에 대한 프로그램 커맨드가 메모리 장치에게 전송된 이후, 메모리 장치로부터 프로그램 진행 상태 정보가 수신되는 경우, 플래시 변환 계층은, 제 1 인덱스 값을 갱신할 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 메모리 장치로부터 어드레스 2(ADD 2)에 대한 프로그램 동작이 완료되었음을 나타내는 프로그램 진행 상태 정보가 수신되는 경우, 플래시 변환 계층은, 제 1 인덱스 값을 어드레스 2(ADD 2)로 갱신할 수 있다.
도 11은 프로그램 커맨드가 전송된 이후 호스트 리드 요청이 수신된 경우 플래시 변환 계층이 수행하는 동작을 설명하기 위한 예시도이다.
도 11을 참조하여 설명하는 실시 예는, 도 10을 참조하여 설명한 동작이 수행된 이후의 경우를 나타낸다.
도 11을 참조하여 설명하는 실시 예에서, 호스트 리드 요청이 수신되었으며, 호스트 리드 요청에 포함된 논리 어드레스는 물리 어드레스인 타겟 리드 어드레스(ADD 1)에 대응하는 것으로 가정한다.
플래시 변환 계층은, 타겟 리드 어드레스가 제 1 인덱스 값 이하인지 여부를 확인할 수 있다. 타겟 리드 어드레스가 제 1 인덱스 값 이하인 경우는, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우를 의미한다. 따라서, 타겟 리드 어드레스가 제 1 인덱스 값 이하인 경우, 플래시 변환 계층은, 타겟 리드 어드레스에 대한 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하여 출력할 수 있다.
도 11에 도시된 예에서, 타겟 리드 어드레스(ADD 1)는 제 1 인덱스 값(ADD 2) 이하이므로, 플래시 변환 계층은, 타겟 리드 어드레스(ADD 1)에 대한 리드 커맨드를 생성하여 출력할 수 있다.
도 12는 프로그램 커맨드가 전송된 이후 호스트 리드 요청이 수신된 경우 플래시 변환 계층이 수행하는 동작을 설명하기 위한 다른 예시도이다.
도 12를 참조하여 설명하는 실시 예는, 도 10를 참조하여 설명한 동작이 수행된 이후의 경우를 나타낸다.
도 12를 참조하여 설명하는 실시 예에서, 호스트 리드 요청이 수신되었으며, 호스트 리드 요청에 포함된 논리 어드레스는 물리 어드레스인 타겟 리드 어드레스(ADD 4)에 대응하는 것으로 가정한다.
먼저, 플래시 변환 계층은, 타겟 리드 어드레스가 제 1 인덱스 값 이하인지 여부를 확인할 수 있다. 만약, 타겟 리드 어드레스가 제 1 인덱스 값 이하가 아닌 경우, 플래시 변환 계층은, 타겟 리드 어드레스가 제 2 인덱스 값 미만인지 여부를 확인할 수 있다. 즉, 플래시 변환 계층은, 타겟 리드 어드레스가 제 1 인덱스 값을 초과하고 제 2 인덱스 값 미만인지 여부를 확인할 수 있다. 타겟 리드 어드레스가 제 1 인덱스 값을 초과하고 제 2 인덱스 값 미만인 경우는, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 커맨드가 전송되었으나 아직 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되지 않은 경우를 의미한다. 따라서, 이러한 경우, 플래시 변환 계층은, 타겟 리드 어드레스에 대한 배리어 동작을 수행할 수 있다. 즉, 플래시 변환 계층은, 타겟 리드 어드레스에 대응하는 호스트 리드 요청을 홀드할 수 있다.
도 12에 도시된 예에서, 타겟 리드 어드레스(ADD 4)는 제 1 인덱스 값(ADD 2)을 초과하고 제 2 인덱스 값(ADD 6) 미만이므로, 플래시 변환 계층은, 타겟 리드 어드레스(ADD 4)에 대한 배리어 동작을 수행할 수 있다.
도 13은 타겟 리드 어드레스에 대한 배리어 동작이 수행된 이후 플래시 변환 계층이 수행하는 동작을 설명하기 위한 예시도이다.
도 13을 참조하여 설명하는 실시 예는, 도 12를 참조하여 설명한 동작이 수행된 이후의 경우를 나타낸다.
도 13을 참조하여 설명하는 실시 예에서, 타겟 리드 어드레스(ADD 4)에 대한 배리어 동작이 수행된 이후, 타겟 리드 어드레스(ADD 4)에 대응되는 프로그램 어드레스(ADD 4)에 대한 프로그램 동작이 완료되었음을 나타내는 프로그램 진행 상태 정보가 수신된 경우를 가정한다.
전술한 바와 같이, 프로그램 어드레스들(ADD 1 ~ ADD 5)에 대한 프로그램 커맨드가 메모리 장치에게 전송된 이후, 메모리 장치로부터 프로그램 진행 상태 정보가 수신되는 경우, 플래시 변환 계층은, 프로그램 진행 상태 정보를 참조하여 제 1 인덱스 값을 갱신할 수 있다. 따라서, 도 13에 도시된 실시 예에서, 플래시 변환 계층은, 제 1 인덱스 값을 어드레스 4(ADD 4)로 갱신할 수 있다.
이후, 플래시 변환 계층은, 타겟 리드 어드레스가 제 1 인덱스 값 이하인지 여부를 확인할 수 있다. 전술한 바와 같이, 타겟 리드 어드레스가 제 1 인덱스 값 이하인 경우는, 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우를 의미한다. 따라서, 타겟 리드 어드레스가 제 1 인덱스 값 이하인 경우, 플래시 변환 계층은, 타겟 리드 어드레스에 대한 리드 동작이 수행될 수 있도록 리드 커맨드를 생성하여 출력할 수 있다.
도 13에 도시된 예에서, 타겟 리드 어드레스(ADD 4)는 제 1 인덱스 값(ADD 4) 이하이므로, 플래시 변환 계층은, 타겟 리드 어드레스(ADD 4)에 대한 리드 커맨드를 생성하여 출력할 수 있다.
도 14는 프로그램 커맨드가 전송된 이후 호스트 리드 요청이 수신된 경우 플래시 변환 계층이 수행하는 동작을 설명하기 위한 다른 예시도이다.
도 14를 참조하여 설명하는 실시 예에서, 호스트 프로그램 요청에 따라 프로그램 어드레스들(ADD 1 ~ ADD 5)에 대한 프로그램 커맨드가 메모리 장치에게 전송된 경우를 가정한다. 따라서, 제 2 인덱스 값은, 어드레스 6(ADD 6)으로 설정된다. 또한, 프로그램 어드레스들(ADD 1 ~ ADD 4)에 대한 프로그램 동작이 완료된 것으로 확인된 경우를 가정한다. 따라서, 제 1 인덱스 값은, 어드레스 4(ADD 4)로 갱신된다.
이러한 상황에서 호스트 리드 요청이 수신되었으며, 호스트 리드 요청에 포함된 논리 어드레스는 물리 어드레스인 제 1 타겟 리드 어드레스(ADD 4) 및 제 2 타겟 리드 어드레스(ADD 5)에 대응하는 것으로 가정한다.
호스트 리드 요청에 대응하는 타겟 리드 어드레스가 복수인 경우, 플래시 변환 계층은, 복수의 타겟 리드 어드레스들에 대한 리드 동작을 순차적으로 제어할 수 있다. 즉, 플래시 변환 계층은, 복수의 타겟 리드 어드레스들을 제 1 인덱스 값 및 제 2 인덱스 값과 순차적으로 비교하면서 리드 동작을 제어할 수 있다.
먼저, 플래시 변환 계층은, 제 1 타겟 리드 어드레스(ADD 4)가 제 1 인덱스 값(ADD 4) 이하인지 여부를 확인할 수 있다. 제 1 타겟 리드 어드레스(ADD 4)는 제 1 인덱스 값(ADD 4) 이하이므로, 플래시 변환 계층은, 제 1 타겟 리드 어드레스(ADD 4)에 대한 리드 커맨드를 생성하여 출력할 수 있다.
이후, 플래시 변환 계층은, 제 2 타겟 리드 어드레스(ADD 5)가 제 1 인덱스 값(ADD 4) 이하인지 여부를 확인할 수 있다. 2 타겟 리드 어드레스(ADD 5)는 제 1 인덱스 값(ADD 4)을 초과하므로, 플래시 변환 계층은, 제 2 타겟 리드 어드레스(ADD 5)에 대한 배리어 동작을 수행할 수 있다.
도 15는 타겟 리드 어드레스에 대한 배리어 동작이 수행된 이후 플래시 변환 계층이 수행하는 동작을 설명하기 위한 다른 예시도이다.
도 15를 참조하여 설명하는 실시 예는, 도 14를 참조하여 설명한 동작 수행된 이후의 경우를 나타낸다. 즉, 도 15를 참조하여 설명하는 실시 예는, 호스트 리드 요청에 대응하는 제 1 타겟 리드 어드레스(ADD 4)에 대한 리드 커맨드가 전송되고, 호스트 리드 요청에 대응하는 제 2 타겟 리드 어드레스(ADD 5)에 대한 배리어 동작이 수행된 이후의 경우를 나타낸다.
도 15를 참조하여 설명하는 실시 예에서, 제 2 타겟 어드레스(ADD 5)에 대응되는 프로그램 어드레스(ADD 5)에 대한 프로그램 동작이 완료되었음을 나타내는 프로그램 진행 상태 정보가 수신된 경우를 가정한다.
전술한 바와 같이, 프로그램 어드레스들(ADD 1 ~ ADD 5)에 대한 프로그램 커맨드가 메모리 장치에게 전송된 이후, 메모리 장치로부터 프로그램 진행 상태 정보가 수신되는 경우, 플래시 변환 계층은, 프로그램 진행 상태 정보를 참조하여 제 1 인덱스 값을 갱신할 수 있다. 따라서, 도 15에 도시된 실시 예에서, 플래시 변환 계층은, 제 1 인덱스 값을 어드레스 5(ADD 5)로 갱신할 수 있다.
이후, 플래시 변환 계층은, 제 2 타겟 리드 어드레스(ADD 5)가 제 1 인덱스 값(ADD 5) 이하인지 여부를 확인할 수 있다. 제 2 타겟 리드 어드레스(ADD 5)는 제 1 인덱스 값(ADD 5) 이하므로, 플래시 변환 계층은, 제 2 타겟 리드 어드레스(ADD 5)에 대한 리드 커맨드를 생성하여 출력할 수 있다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 18은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
호스트: 1000
메모리시스템: 2000
메모리 컨트롤러: 2100
메모리 장치: 2200
HIL: 2110
FIL: 2130
FTL: 2150

Claims (15)

  1. 호스트 프로그램 요청에 대응하여 프로그램 커맨드 및 복수의 프로그램 어드레스들을 메모리 장치에게 전송하는 단계;
    호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 프로그램 어드레스들에 포함되는 경우, 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태를 확인하는 단계; 및
    상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작의 완료 여부에 따라 상기 호스트 리드 요청에 따른 리드 동작을 제어하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  2. 제 1 항에 있어서, 상기 리드 동작을 제어하는 단계는,
    상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우, 상기 타겟 리드 어드레스에 대한 리드 커맨드를 상기 메모리 장치에게 전송하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  3. 제 1 항에 있어서, 상기 리드 동작을 제어하는 단계는,
    상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되지 않은 경우, 상기 타겟 리드 어드레스에 대한 배리어 동작을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  4. 제 3 항에 있어서,
    상기 배리어 동작이 수행된 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태를 확인하는 단계; 및
    상기 배리어 동작이 수행된 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우, 상기 배리어 동작이 수행된 타겟 리드 어드레스에 대한 리드 커맨드를 상기 메모리 장치에게 전송하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  5. 제 1 항에 있어서,
    상기 복수의 프로그램 어드레스들에 대한 프로그램 진행 상태 정보를 요청하는 커맨드를 상기 메모리 장치에게 전송하는 단계; 및
    상기 메모리 장치로부터 상기 복수의 프로그램 어드레스들에 대한 프로그램 진행 상태 정보를 수신하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  6. 호스트 프로그램 요청 및 호스트 리드 요청을 수신하는 호스트 인터페이스 계층;
    상기 호스트 프로그램 요청에 대응하여 프로그램 커맨드 및 복수의 프로그램 어드레스들을 생성하여 출력하고, 상기 호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 프로그램 어드레스들에 포함되는 경우 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 진행 상태를 확인하며, 상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작의 완료 여부에 따라 상기 호스트 리드 요청에 대한 리드 동작을 제어하는 플래시 변환 계층; 및
    상기 플래시 인터페이스 계층에서 출력되는 커맨드 및 어드레스들을 메모리 장치에게 전송하는 플래시 인터페이스 계층
    을 포함하는 메모리 컨트롤러.
  7. 제 6 항에 있어서, 상기 플래시 변환 계층은,
    상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우, 상기 타겟 리드 어드레스에 대한 리드 커맨드를 생성하여 출력하는
    메모리 컨트롤러.
  8. 제 6 항에 있어서, 상기 플래시 변환 계층은,
    상기 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료되지 않은 경우, 상기 타겟 리드 어드레스에 대한 배리어 동작을 수행하는
    메모리 컨트롤러.
  9. 제 8 항에 있어서, 상기 플래시 변환 계층은,
    상기 배리어 동작이 수행된 타겟 리드 어드레스에 대응되는 프로그램 어드레스에 대한 프로그램 동작이 완료된 경우, 상기 배리어 동작이 수행된 타겟 리드 어드레스에 대한 리드 커맨드를 생성하여 출력하는
    메모리 컨트롤러.
  10. 제 6 항에 있어서, 상기 플래시 변환 계층은,
    상기 복수의 프로그램 어드레스들에 대한 프로그램 진행 상태 정보를 요청하는 커맨드를 생성하여 출력하고, 상기 메모리 장치로부터 상기 복수의 프로그램 어드레스들에 대한 프로그램 진행 상태 정보를 수신하는
    메모리 컨트롤러.
  11. 호스트 프로그램 요청에 대응하는 복수의 어드레스들 중 프로그램 동작이 완료된 어드레스를 저장하는 제 1 인덱스 저장부;
    다음 호스트 프로그램 요청 시 이용될 시작 어드레스를 저장하는 제 2 인덱스 저장부; 및
    호스트 리드 요청에 대응하는 타겟 리드 어드레스가 상기 제 1 인덱스 저장부에 저장된 어드레스와 상기 제 2 인덱스 저장부에 저장된 어드레스 사이에 위치하는지 여부에 따라 상기 호스트 리드 요청에 따른 리드 동작을 제어하는 호스트 요청 처리부
    를 포함하는 메모리 컨트롤러.
  12. 제 11 항에 있어서, 상기 호스트 요청 처리부는,
    상기 타겟 리드 어드레스가 상기 제 1 인덱스 저장부에 저장된 어드레스 이하인 경우, 상기 타겟 리드 어드레스에 대한 리드 커맨드를 메모리 장치에게 전송하는
    메모리 컨트롤러.
  13. 제 11 항에 있어서, 상기 호스트 요청 처리부는,
    상기 타겟 리드 어드레스가 상기 제 1 인덱스 저장부에 저장된 어드레스를 초과하고 상기 제 2 인덱스 저장부에 저장된 어드레스 미만인 경우, 상기 타겟 리드 어드레스에 대한 리드 커맨드의 생성을 지연시키는
    메모리 컨트롤러.
  14. 제 11 항에 있어서, 상기 호스트 요청 처리부는,
    메모리 장치로부터 상기 복수의 어드레스들에 대한 프로그램 진행 상태 정보를 수신하고, 수신된 프로그램 진행 상태 정보에 따라 상기 제 1 인덱스 저장부에 저장되는 어드레스를 갱신하는
    메모리 컨트롤러.
  15. 제 11 항에 있어서, 상기 호스트 요청 처리부는,
    상기 복수의 프로그램 어드레스들에 대한 프로그램 진행 상태 정보를 요청하는 커맨드를 메모리 장치에게 전송하는
    메모리 컨트롤러.
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