KR102135702B1 - 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR102135702B1
KR102135702B1 KR1020130138425A KR20130138425A KR102135702B1 KR 102135702 B1 KR102135702 B1 KR 102135702B1 KR 1020130138425 A KR1020130138425 A KR 1020130138425A KR 20130138425 A KR20130138425 A KR 20130138425A KR 102135702 B1 KR102135702 B1 KR 102135702B1
Authority
KR
South Korea
Prior art keywords
data
program
memory device
nonvolatile memory
flags
Prior art date
Application number
KR1020130138425A
Other languages
English (en)
Other versions
KR20150055884A (ko
Inventor
왕홍문
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130138425A priority Critical patent/KR102135702B1/ko
Publication of KR20150055884A publication Critical patent/KR20150055884A/ko
Application granted granted Critical
Publication of KR102135702B1 publication Critical patent/KR102135702B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5011—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals
    • G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은: 호스트로부터 쓰기 명령을 수신하는 단계; 상기 쓰기 명령에 따른 프로그램 데이터를 랜덤 억세스 메모리에 저장하는 단계; 그리고 상기 쓰기 명령에 따라 상기 불휘발성 메모리 장치로의 프로그램 동작이 계속중임을 나타내는 펜딩 프로그램 플래그들을 어드레스 맵핑 테이블에 세팅하는 단계를 포함할 수 있다. 본 발명의 실시 예에 따르면, 프로그램 동작 중에 읽기 명령이 입력되는 경우에 있어서, 프로그램 동작 중인 논리 어드레스에 대해서만 검색을 실시하므로, 시스템 부하를 줄일 수 있다. 아울러 불휘발성 메모리 장치가 아닌 램으로부터 데이터를 읽어내므로 읽기 성능도 향상시킬 수 있다.

Description

불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법{DATA STORAGE DEVICE INCLUDING A NONVOLATILE MEMORY DEVICE AND AN OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 데이터 저장 장치가 데이터 저장 매체로 광범위하게 사용되고 있다.
불휘발성 메모리 장치로 데이터를 쓰거나 불휘발성 메모리 장치로부터 데이터를 읽어내려고 할 때, 플래시 변환 계층(Flash Translation Layer)을 구동시켜, 맵핑 테이블(mapping table)이 구비될 수 있다. 맵핑 테이블은 논리 주소-물리 주소(Logical to Physical) 맵핑 정보를 포함할 수 있다.
그런데, 데이터의 양이 점차 방대해지고, 불휘발성 메모리 장치의 용량이 커짐에 따라, 데이터 저장 장치의 부하를 감소시키고 읽기 성능을 향상시키는 방법이 중요한 문제로 부각되고 있다. 특히, 프로그램 동작 도중 맵핑 테이블을 참조하여 데이터를 읽어내는 경우에 있어서의 시스템 부하를 감소시키는 방법 및 읽기 성능을 향상시키는 방법이 문제된다.
본 발명의 목적은 메모리 컨트롤러 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 읽기 성능을 향상시키는 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법은: 호스트로부터 쓰기 명령을 수신하는 단계; 상기 쓰기 명령에 따른 프로그램 데이터를 랜덤 억세스 메모리에 저장하는 단계; 그리고 상기 쓰기 명령에 따라 상기 불휘발성 메모리 장치로의 프로그램 동작이 계속중임을 나타내는 펜딩 프로그램 플래그들을 어드레스 맵핑 테이블에 세팅하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 호스트로부터 읽기 명령을 수신하는 단계; 상기 세팅된 펜딩 프로그램 플래그들이 있는지 여부를 판단하는 단계; 상기 세팅된 펜딩 프로그램 플래그들이 있는 경우, 상기 세팅된 펜딩 프로그램 플래그들을 참조하여 상기 읽기 명령에 대응하는 논리 주소와 일치하는 상기 쓰기 명령에 대응하는 논리 주소를 탐색하는 단계; 그리고 상기 읽기 명령에 대응하는 논리 주소와 일치하는 상기 쓰기 명령에 대응하는 논리 주소가 탐색 되면, 상기 랜덤 억세스 메모리로부터 상기 프로그램 데이터를 읽는 단계를 더 포함할 수 있다.
다른 실시 예에 따라, 상기 프로그램 동작이 완료되면, 상기 플래그들을 리셋하는 단계를 더 포함할 수 있다.
또 다른 실시 예에 따라, 상기 플래그들이 모두 리셋 상태인 경우, 상기 불휘발성 메모리 장치로부터 상기 프로그램 데이터를 읽는 단계를 더 포함할 수 있다.
또 다른 실시 예에 따라, 상기 읽기 명령의 상기 논리 주소와 일치하는 상기 쓰기 명령의 상기 논리 주소가 탐색 되지 않으면, 불휘발성 메모리 장치로부터 상기 프로그램 데이터를 읽는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 쓰기 명령에 따라 상기 불휘발성 메모리 장치로 프로그램되거나, 읽기 명령에 따라 상기 불휘발성 메모리 장치로부터 읽혀진 데이터를 임시적으로 저장하는 랜덤 억세스 메모리; 그리고 상기 불휘발성 메모리 장치 및 상기 랜덤 억세스 메모리를 제어하고, 파일 시스템으로부터 논리 주소를 입력받아 물리 주소로 변환시키고, 상기 변환된 주소 정보가 포함된 어드레스 맵핑 테이블을 관리하는 컨트롤러를 포함하되, 상기 어드레스 맵핑 테이블은 상기 쓰기 명령에 따른 프로그램 동작이 계속중인지 여부를 나타내는 펜딩 프로그램 플래그들을 포함할 수 있다.
실시 예에 따라, 상기 프로그램 동작이 계속 중인 경우 상기 펜딩 프로그램 플래그들은 "1"로 세팅되고, 상기 프로그램 동작이 완료된 경우 상기 펜딩 프로그램 플래그들은 "0"으로 리셋될 수 있다.
다른 실시 예에 따라, 상기 플래그들이 세팅 상태인 경우, 상기 컨트롤러는 상기 세팅된 플래그들을 참조하여 상기 읽기 명령에 따라 상기 랜덤 억세스 메모리로부터 데이터를 읽어내도록 제어할 수 있다.
또 다른 실시 예에 따라, 상기 플래그들이 리셋 상태인 경우, 상기 컨트롤러는 상기 읽기 명령에 따라 상기 불휘발성 메모리 장치로부터 데이터를 읽어내도록 제어할 수 있다.
또 다른 실시 예에 따라, 상기 복수의 메모리 셀들은 멀티 레벨 셀(Multi-Level Cell)일 수 있다.
본 발명의 실시 예에 따르면, 프로그램 동작 중에 읽기 명령이 입력되는 경우에 있어서, 프로그램 동작 중인 논리 어드레스에 대해서만 검색을 실시하므로, 시스템 부하를 줄일 수 있다.
아울러 불휘발성 메모리 장치가 아닌 램으로부터 데이터를 읽어내므로 읽기 성능도 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 구동하기 위한 소프트웨어의 계층 구조를 보여주는 블록도이다.
도 3은 논리 주소와 물리 주소의 맵핑 관계 및 펜딩 프로그램 플래그를 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 쓰기 방법을 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 방법을 보여주는 도면이다.
도 6a 및 6b는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 어드레스 스크램블 방식에 적용한 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브에 적용한 예를 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 휴대용 단말기를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 데이터 저장 장치의 동작 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합 되는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 이해될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 도 1에 도시된 데이터 저장 장치(100)에는 메모리 카드, USB 메모리, SSD 등과 같은 불휘발성 메모리 장치를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
메모리 컨트롤러(Memory Controller)(110)는 호스트의 요청에 응답하여 불휘발성 메모리 장치(Non-Volatile Memory; NVM)(120)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 컨트롤러(110)는 프로세싱 유닛(111), 램(112), 호스트 인터페이스(113), ECC 회로(114), 및 NMV 인터페이스(115)를 포함할 수 있다.
프로세싱 유닛(Processing Unit)(111)은 메모리 컨트롤러(110)의 전반적인 동작을 제어할 수 있다. 프로세싱 유닛(111)은 중앙처리장치(central processing unit; CPU), 프로세서(processor) 등을 포함할 수 있다. 프로세싱 유닛(111)은 메모리 컨트롤러(110)를 제어하기 위한 펌웨어(Firmware)를 구동하도록 구성될 수 있다. 펌웨어는 램(112)에 로딩(Loading)되어 구동된다.
램(random access memory; RAM)(112)은 프로세싱 유닛(111)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(112)이 워크 메모리로 사용되는 경우에, 프로세싱 유닛(111)에 의해서 처리되는 데이터가 임시 저장될 수 있다. 램(112)이 버퍼 메모리로 사용되는 경우에는, 호스트(미도시)에서 불휘발성 메모리 장치(120)로 또는 불휘발성 메모리(120)에서 호스트(미도시)로 전송될 데이터를 버퍼링하는 데 사용될 수 있다. 램(112)이 캐시 메모리로 사용되는 경우에는 저속의 불휘발성 메모리 장치(120)가 고속으로 동작하도록 할 수 있다.
램(112)에는 메모리 컨트롤러(110)를 제어하기 위한 소프트웨어(또는, 펌웨어) 그리고 데이터가 로딩될 수 있다. 로딩된 소프트웨어 및 데이터는 프로세싱 유닛(111)에 의해 처리될 수 있다. 본 발명의 실시 예에 따르면, 램(112)에는 플래시 변환 계층(FTL)이 로드될 수 있다.
호스트 인터페이스(Host Interface)(113)는 호스트(미도시)와 메모리 컨트롤러(110) 사이의 인터페이스를 제공할 수 있다. 호스트(미도시)와 메모리 컨트롤러(110)는 다양한 인터페이스들을 통하여 연결될 수 있다. 예를 들어, 호스트 인터페이스(113)는 PATA(parallel Advanced Technology Attachment), SATA(serial Advanced Technology Attachment), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), USB(Universal Serial Bus), PCIe(PCI express) 등과 같은 표준 인터페이스들일 수 있다.
ECC 회로(114)는 불휘발성 메모리 장치(120)로부터 수신한 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(Error Correction Code; ECC)를 생성할 수 있다. ECC 회로(114)는 불휘발성 메모리 장치(120)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 불휘발성 메모리 장치(120)에 저장될 수 있다.
ECC 회로(114)는 불휘발성 메모리 장치(120)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(114)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(114)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
불휘발성 메모리 인터페이스(Non-volatile Memory Interface)(115)는 메모리 컨트롤러(110)와 불휘발성 메모리 장치(120) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 프로세싱 유닛(111)에 의해 처리된 데이터는 NVM 인터페이스(115)을 통해 불휘발성 메모리 장치(120)에 저장될 수 있다.
불휘발성 메모리 장치(Non-volatile Memory Device)(120)는 메모리 셀 어레이(121) 및 제어 로직(122)을 포함할 수 있다. 메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함하며, 메모리 블록은 기판과 수직 방향으로 형성되는 3차원 구조 (또는 수직 구조)를 가질 수 있다. 제어 로직(122)은 커맨드(CMD), 어드레스(ADDR), 및 제어신호(CTRL) 등을 이용하여, 불휘발성 메모리 장치(120)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(100)는 프로그램 동작이 계속 중인 경우(즉, 쓰기 명령이 펜딩(pending) 중인 경우)에 읽기 명령이 입력되면, 램(112)으로부터 데이터를 읽는 동작을 실행할 수 있다. 일반적인 기술은 모든 영역에 대해 검색을 실행하여 읽기 명령에 대응하는 논리 주소(LA)와 일치하는 쓰기 명령에 대응하는 논리 주소(LA)를 탐색한다. 그러나, 본 발명의 실시 예에 따르면, 데이터 비트 "1"로 세팅된 펜딩 프로그램 플래그(pending program flag)들 중에서만 검색을 실행하여 메모리 컨트롤러(110)의 부하를 줄이고, 읽기 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 120)를 구동하기 위한 소프트웨어의 계층 구조를 보여주는 블록도이다.
플래시 변환 계층(230)은 파일 시스템(220)으로부터 전달받은 논리 주소(LA)를 물리 주소(Physical Address; PA)로 변환하고, 변환된 물리적 주소(PA)(예를 들어, 블록 넘버, 페이지 넘버 등)를 불휘발성 메모리 장치(240)로 전달할 수 있다. 즉, 플래시 변환 계층(230)은 불휘발성 메모리 장치(240)의 읽기 또는 쓰기 동작시, 파일 시스템(File System)이 생성한 논리 주소(LA)를 불휘발성 메모리 장치(240)의 물리 주소(PA)로 맵핑(Mapping)시킨다.
플래시 변환 계층(230)은 논리 주소(LA)에 대응하는 불휘발성 메모리 장치(240)의 물리 주소(PA)를 맵핑하기 위하여 어드레스 맵핑 테이블(Address Mapping Table)을 구성할 수 있다. 이때, 도 1에 도시된 프로세싱 유닛(111)은 플래시 변환 계층(230)을 구동시킬 수 있고, 구동 결과 생성된 어드레스 맵핑 테이블은 도 1에 도시된 램(112)에 저장될 수 있다. 플래시 변환 계층(230)의 어드레스 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
본 발명의 실시 예에 따르면, 플래시 변환 계층(230)이 논리 주소(LA)를 물리 주소(PA)로 맵핑시키는 경우, 맵핑 테이블에 비트 하나를 추가하여, 현재 프로그램 동작이 계속중임을 나타내는 펜딩 프로그램 플래그(pending program flag)의 비트를 "1"로 세팅할 수 있다. 그리고, 프로그램 동작이 펜딩 중인 경우에 읽기 명령이 입력되면, 세팅된 펜딩 프로그램 플래그를 참조하여 읽기 명령에 대응하는 논리 주소와 일치하는 쓰기 명령에 대응하는 논리 주소가 있는지 탐색한다. 그리고, 일치하는 쓰기 명령에 대응하는 논리 주소가 존재하면, 도 1에 도시된 불휘발성 메모리 장치(120)가 아닌 램(112)으로부터 데이터를 읽어낼 수 있다. 따라서, 펜딩 프로그램 플래그가 "1"로 세팅된 논리 주소에서만 검색을 실행하므로 시스템의 부하를 줄일 수 있다. 그리고, 데이터를 불휘발성 메모리 장치(도 1의 120)가 아닌 램(도 1의 112)에서 읽어내므로, 읽기 성능을 향상시킬 수 있다.
도 3은 논리 주소(LA)와 물리 주소(PA)의 맵핑 관계 및 펜딩 프로그램 플래그를 보여주는 도면이다.
도 3을 참조하면, 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 주소(예를 들어, Logical Block Addres; LBA)를 입력받아, 물리 주소(예를 들어, Physical Page Number; PPN)로 변환시킬 수 있다. 그리고, 본 발명의 실시 예에 따른 맵핑 테이블은 논리적 블록 번호(Logical Block Number; LBN), 물리적 블록 번호(Physical Block Number; PBN), 및 펜딩 프로그램 플래그 정보(Pending Program Flag Information)를 포함할 수 있다.
플래시 변환 계층(FTL)에 의해 맵핑 테이블이 구성되는 경우, 현재 프로그램 동작이 계속중인지 여부를 나타내는 펜딩 프로그램 플래그가 세팅될 수 있다. 예를 들어, 수신된 쓰기 명령(write command)에 따른 프로그램 동작이 계속중인 경우, 데이터 비트 "1"로 세팅될 수 있다. 그리고, 프로그램 동작이 완료되면, 펜딩 프로그램 플래그는 데이터 비트 "0"으로 리셋될 수 있다. 즉, 펜딩 프로그램 플래그가 데이터 비트 "1"을 나타내는 경우, 현재 프로그램 동작이 실행 중에 있으므로, 도 1의 램(112)으로부터 데이터를 읽어낼 수 있는 상태임을 의미할 수 있다. 반면에, 펜딩 프로그램 플래그가 데이터 비트 "0"을 나타내는 경우, 현재 프로그램 동작이 완료된 상태이므로, 도 1의 램(112)으로부터 데이터를 읽어낼 수 없는 상태임을 의미할 수 있다. 상기 세팅 또는 리셋 동작은 프로세싱 유닛(도 1의 111)에 의해 실행될 수 있고, 맵핑 테이블은 램(도 1의 112)에 저장될 수 있다. 그리고, "1"로 세팅된 펜딩 프로그램 플래그는 프로세싱 유닛(도 1의 111)이 검색을 실시할 때 참조될 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 쓰기 방법을 보여주는 도면이다.
S110 단계에서, 쓰기 명령(write command)이 수신될 수 있다. 프로세싱 유닛(도 1의 111)은 호스트(미도시)로부터 쓰기 명령을 수신할 수 있다.
S120 단계에서, 펜딩 프로그램 플래그가 데이터 비트 "1"로 세팅될 수 있다. 이는 프로그램 동작이 완료되지 않고, 현재 계속 프로그램 중이라는 것을 나타내기 위함이다. 데이터 비트는 플래시 변환 계층의 구동시, 논리 주소(LA)를 물리 주소(PA)로 맵핑시킬 때, 추가적으로 생성될 수 있다. 프로그램이 동작이 완료되었을 때의 상태를 디폴트(default) 값으로 임의로 설정한 것이므로, 프로그램이 계속 중인 경우 프로그램 플래그 데이터 비트를 "0"으로 세팅할 수도 있음은 자명하다.
프로그램 계속 중인 데이터에 대하여 별도의 세팅된 플래그를 부가하는 이유는, 프로그램 동작 중에 읽기 명령(read command)이 입력된 경우, 읽기 명령과 동일한 논리 주소(LA)를 갖는 쓰기 명령을 탐색하기 쉽게 하기 위함이다. 일반적인 경우, 프로그램 동작시 읽기 명령이 입력되면 램(또는 버퍼 메모리)의 모든 영역을 탐색하므로 시스템에 과부하가 걸릴 수 있다. 그러나, 본 발명의 실시 예에 의하면, "1"로 세팅된 펜딩 프로그램 플래그들만 검색하게 된다. 그리고, 그 세팅된 펜딩 프로그램 플래그들 중에서 일치하는 논리 주소(LA)가 있는지 여부만 판단하면 되므로, 시스템의 부하를 줄일 수 있고 읽기 성능을 향상시킬 수 있다.
S130 단계에서, 프로그램 동작이 실행된다. 호스트(미도시)에서 불휘발성 메모리 장치(도 1의 120)로 프로그램될 데이터는 램(도 1의 112)에서 버퍼링될 수 있다. 그리고, 프로그램 동작 도중에 램(도 1의 120)에 임시적으로 저장된 데이터는 읽기 동작 도중에 읽혀질 수 있다. 프로그램 동작 도중에 읽기 명령이 입력된 경우의 읽기 동작에 대해서는 도 5에서 상세하게 설명될 것이다.
S140 단계에서, 프로그램 동작이 완료되었는지 여부가 판단된다. 프로그램 동작이 완료되지 않았다면(No), 계속하여 프로그램 동작을 실행한다.
S150 단계에서, 펜딩 프로그램 플래그는 데이터 비트 "0"으로 리셋될 수 있다. 특정 데이터에 대한 프로그램 동작이 완료되었다는 것은 불휘발성 메모리 장치(도 1의 120)로의 프로그램이 완료된 것을 의미한다. 따라서, 램(도 1의 112)에는 데이터가 남아 있지 않으므로, 이 데이터에 대해서는 일치하는 논리 주소(LA)가 있는지 여부를 탐색할 필요가 없게 된다. 따라서, 프로그램 완료된 데이터에 대해서는 "0"으로 리셋시키는 것이다. 이러한 경우, 일반적인 읽기 동작과 마찬가지로 램(도 1의 112)이 아닌 불휘발성 메모리 장치(도 1의 120)로부터 데이터를 읽어낸다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 방법을 보여주는 도면이다.
S210 단계에서, 읽기 명령(read command)이 수신될 수 있다. 프로세싱 유닛(도 1의 111)은 호스트(미도시)로부터 읽기 명령을 수신할 수 있다.
S220 단계에서, 세팅된 펜딩 프로그램 플래그가 존재하는지 여부가 판단될 수 있다. 세팅된 펜딩 프로그램 플래그란 상기 검토한 바와 같이 "1"로 세팅되어 프로그램 동작이 계속 중임을 나타내는 것을 의미한다. 세팅된 펜딩 프로그램 플래그가 존재하는지 여부에 따라 동작 분기가 발생한다. 만일, 세팅된 펜딩 프로그램 플래그가 존재하는 경우(Yes), S230 단계로 이동한다. 세팅된 펜딩 프로그램 플래그가 존재하지 않는 경우(No), S260 단계로 이동한다.
S230 단계에서, 세팅된 펜딩 프로그램 플래그를 참조하여 계속중인 프로그램(pending program)을 검색한다. 일반적인 경우, 프로그램 동작 중에 읽기 명령이 입력되면, 램(또는 버퍼 메모리)의 모든 영역을 검색하여 입력된 읽기 명령에 대응하는 논리 주소(LA)와 일치하는 쓰기 명령에 대응하는 논리 주소(LA)를 검색한다. 그러나 본 발명의 실시 예에 따르면, "1"로 세팅된 펜딩 프로그램 플래그들 중에서만 검색을 실시하므로, 시스템의 부하를 줄일 수 있다. 그리고, 불휘발성 메모리 장치(도 1의 120)가 아닌 램(도 1의 112)으로부터 데이터를 읽어내므로 읽기 성능을 향상시킬 수 있다.
S240 단계에서, 입력된 읽기 명령에 대응하는 논리 주소와 일치하는 쓰기 명령에 대응하는 논리 주소가 검색되는지 여부가 판단된다. 데이터 비트 "1"로 세팅된 펜딩 프로그램 플래그들 중에서만 검색을 실행하고, 검색 결과에 따라 동작 분기가 발생한다. 만일, 입력된 읽기 명령에 대응하는 논리 주소와 일치하는 쓰기 명령에 대응하는 논리 주소가 검색되면(Yes), S250 단계로 이동한다. 입력된 읽기 명령에 대응하는 논리 주소와 일치하는 쓰기 명령에 대응하는 논리 주소가 검색되지 않는다면(No), S260 단계로 이동한다.
S250 단계에서, 램(도 1의 112)으로부터 데이터를 읽는 동작이 실행된다. 프로그램 동작이 계속 중인 경우, 불휘발성 메모리 장치(도 1의 120)가 아닌, 상대적으로 읽기 속도가 빠른 램(도 1의 112)으로부터 읽기 동작을 실행함으로써 읽기 성능을 향상시킬 수 있다.
S260 단계에서, 불휘발성 메모리 장치(도 1의 120)로부터 데이터를 읽는 동작이 실행된다. S220 단계에서 세팅된 펜딩 프로그램 플래그가 없다고 판단되거나(No), S240 단계에서 입력된 읽기 명령에 대응하는 논리 주소와 일치하는 쓰기 명령에 대응하는 논리 주소가 없다면(No), 램(도 1의 112)에는 원하는 데이터가 기록되지 않은 상태를 의미할 수 있다. 따라서, 일반적인 읽기 동작과 마찬가지로 불휘발성 메모리 장치(도 1의 120)로부터 읽기 동작을 실행한다. 즉, 램(도 1의 112)에서 검색을 실행할 필요가 없으므로 시스템의 부하를 감소시킬 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법에 의하면, 플래시 변환 계층에 의해 논리 주소(LA)를 물리 주소(PA)로 변환시 맵핑 테이블에 비트 하나를 추가하여, 프로그램 동작이 계속 중임을 나타내도록 펜딩 프로그램 플래그를 데이터 비트 "1"로 세팅할 수 있다. 그리고, 쓰기 명령에 따른 프로그램 동작 계속 중에 읽기 명령이 입력되면, "1"로 세팅된 펜딩 프로그램 플래그들 중에서 읽기 명령의 어드레스와 일치하는 쓰기 명령의 어드레스가 있는지 여부를 검색하여, 램으로부터 데이터를 읽어낸다. 따라서, 검색량 감소에 따라 시스템의 부하를 감소시킬 수 있고, 램으로부터 데이터를 읽어냄으로써 읽기 성능을 향상시킬 수 있다.
도 6a 및 6b는 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 어드레스 스크램블(address scramble) 방식에 적용한 예를 보여주는 도면이다. 하나의 메모리 셀에 멀티-비트(예를 들어, 4-비트)의 데이터가 저장된다는 가정 하에서 어드레스 스크램블 방식이 설명될 것이다. 도 6a 및 6b에는 편의상 단지 4 개의 워드 라인들(WL0~WL3)이 도시되어 있다. 워드 라인들(WL0~WL3) 각각에 복수의 메모리(MC)들이 연결되어 있다.
도 6a를 참조하면, 먼저 하위 2-비트 데이터가 WL0에 연결된 메모리 셀들 각각에 저장되는 1-스텝 프로그램 동작이 실행된다. 즉 1-스텝 프로그램 동작 동안 WL0에 연결된 메모리 셀들에는 2 페이지 데이터가 저장될 것이다(①). 그 후, WL1에 연결된 메모리 셀들에 대해 1-스텝 프로그램 동작이 실행된다(②). 그 후, 하위 2-비트 데이터가 프로그램된 WL0에 연결된 메모리 셀들에 상위 2-비트 데이터가 저장되는 2-스텝 프로그램 동작이 실행된다(③). 그리고, WL2에 연결된 메모리 셀들에 대해 1-스텝 프로그램 동작이 실행된다(④). 그리고, 하위 2-비트 데이터가 프로그램된 WL1에 연결된 메모리 셀들에 상위 2-비트 데이터가 저장되는 2-스텝 프로그램 동작이 실행된다(⑤). 그 후, WL0에 대한 3-스텝 프로그램 동작이 실행된다(⑥). 그리고, 1-스텝, 2-스텝, 3-스텝 프로그램 동작들이 앞서 설명된 프로그램 순서(도 6a 참조)에 따라 순차적으로 실행될 것이다. 이를 어드레스 스크램블 방식이라 한다.
도 6b를 참조하면, WL0에 포함된 메모리 셀들에 대해서는 3-스텝 프로그램 동작까지 실행되어 프로그램이 완료되었고, WL1에 포함된 메모리 셀들에 대해서는 2-스텝까지 실행되었고, WL2에 포함된 메모리 셀들에 대해서는 1-스텝까지 실행된 상태이다. 어드레스 스크램블 방식에 따르면, WL0에 대해 3-스텝 프로그램 동작까지 실행되어 프로그램이 완료되었으므로, 이후 WL3에 대해 1-스텝 프로그램 동작이 실행된다. 즉, 본 발명의 실시 예에 따르면, WL0에 연결된 메모리 셀들에 대한 3-스텝 프로그램 동작이 완료됨과 동시에, WL0에 연결된 메모리 셀들과 관련된 논리 주소-물리 주소 맵핑 테이블(Logical to Phsical Mapping Table)의 맵핑 프로그램 플래그는 "0"으로 리셋된다. 그리고 WL1~WL3은 현재 프로그램 계속 중인 상태이므로, 각각의 메모리 셀들에 대응하는 물리 주소(PA)와 논리 주소(LA)의 맵핑시, 맵핑 프로그램 플래그들은 "1"로 세팅된다. 즉, WL1~WL3에 포함된 메모리 셀들에 저장된 데이터와 논리 주소(LA)가 일치하는 읽기 명령이 요청되면, 불휘발성 메모리 장치(도 1의 120)가 아닌 램(도 1의 112)으로부터 데이터를 읽어낸다. 따라서, 세팅된 펜딩 프로그램 플래그들만 검색하여 논리 어드레스(LA)를 찾아내므로 시스템 부하를 줄일 수 있고, 불휘발성 메모리 장치(도 1의 120)가 아닌 램(도 1의 112)으로부터 데이터를 읽어내므로 읽기 성능을 향상시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(1000)은 호스트(1100)와 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속 유닛(1120)을 포함할 수 있다. 메모리 카드(1200)는 카드 접속 유닛(1210), 카드 컨트롤러(1220), 그리고 플래시 메모리(1230)를 포함할 수 있다. 여기에서, 플래시 메모리(1230)는 3차원 플래시 메모리로 구현된다.
호스트(1100)는 메모리 카드(1200)에 데이터를 쓰거나, 메모리 카드(1200)에 저장된 데이터를 읽어낼 수 있다. 호스트 컨트롤러(1110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(1100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(1120)을 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속 유닛(1210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클록 발생기(미도시)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(1230)에 저장할 수 있다. 플래시 메모리(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다. 예를 들어, 호스트(1100)가 디지털 카메라인 경우에는 영상 데이터를 저장할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 8을 참조하면, SSD 시스템(2000)은 호스트(2100)와 SSD(2200)를 포함할 수 있다.
SSD(2200)는 신호 커넥터(signal connector)(2211)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)(2221)를 통해 전원을 입력받을 수 있다. SSD(2200)는 복수의 플래시 메모리(2201~220n), SSD 컨트롤러(2210), 그리고 보조 전원 장치(2220)를 포함할 수 있다.
복수의 플래시 메모리(2201~220n)는 SSD(2200)의 저장 매체로서 사용될 수 있다. SSD(2200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(2201~220n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2211)를 통해 호스트(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2210)는 호스트(2100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낼 수 있다.
보조 전원 장치(2220)는 전원 커넥터(2221)를 통해 호스트(2100)와 연결될 수 있다. 보조 전원 장치(2220)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(2220)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2220)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
도 9는 본 발명의 실시 예에 따른 휴대용 단말기를 보여주는 블록도이다. 도 9를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(3000)는 이미지 처리부(3100), 무선 송수신부(3200), 오디오 처리부(3300), 이미지 파일 생성부(3400), 불휘발성 메모리 장치(3500), 유저 인터페이스(3600), 그리고 컨트롤러(3700)를 포함할 수 있다.
이미지 처리부(3100)는 렌즈(3110), 이미지 센서(3120), 이미지 프로세서(3130), 그리고 디스플레이부(3140)를 포함할 수 있다. 무선 송수신부(3200)는 안테나(3210), 트랜시버(3220), 모뎀(3230)을 포함할 수 있다. 오디오 처리부(3300)는 오디오 프로세서(3310), 마이크(3320), 그리고 스피커(3330)를 포함할 수 있다.
컨트롤러(3700)는 본 발명의 실시 예에 따라 구동되는 프로세싱 유닛(예를 들어, 도 1의 111) 및 램(예를 들어, 도 1의 112)을 포함할 수 있다. 프로그램 동작 계속 중 읽기 명령이 수신된 경우의 데이터 읽기 방법에 대해서는 전술한 바와 같으므로 자세한 설명은 생략하기로 한다.
본 발명에 따른 메모리 컨트롤러 그리고/또는 불휘발성 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 컨트롤러 그리고/또는 불휘발성 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 데이터 저장 장치 110: 메모리 컨트롤러
111: 프로세싱 유닛 112: 램
113: 호스트 인터페이스 114: ECC
1150: NVM 인터페이스 120: 불휘발성 메모리 장치
121: 메모리 셀 어레이 122: 제어 로직

Claims (10)

  1. 불휘발성 메모리 장치를 포함하는 데이터 저장 장치의 동작 방법에 있어서:
    호스트로부터 쓰기 명령을 수신하는 단계;
    상기 쓰기 명령에 따른 프로그램 데이터를 랜덤 억세스 메모리에 저장하는 단계; 그리고
    상기 쓰기 명령에 따라 상기 불휘발성 메모리 장치로의 프로그램 동작이 계속중임을 나타내는 펜딩 프로그램 플래그들을 어드레스 맵핑 테이블에 세팅하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 호스트로부터 읽기 명령을 수신하는 단계;
    상기 세팅된 펜딩 프로그램 플래그들이 있는지 여부를 판단하는 단계;
    상기 세팅된 펜딩 프로그램 플래그들이 있는 경우, 상기 세팅된 펜딩 프로그램 플래그들을 참조하여 상기 읽기 명령에 대응하는 논리 주소와 일치하는 상기 쓰기 명령에 대응하는 논리 주소를 탐색하는 단계; 그리고
    상기 읽기 명령에 대응하는 논리 주소와 일치하는 상기 쓰기 명령에 대응하는 논리 주소가 탐색 되면, 상기 랜덤 억세스 메모리로부터 상기 프로그램 데이터를 읽는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  3. 제 2 항에 있어서,
    상기 프로그램 동작이 완료되면, 상기 플래그들을 리셋하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 플래그들이 모두 리셋 상태인 경우, 상기 불휘발성 메모리 장치로부터 상기 프로그램 데이터를 읽는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  5. 제 2 항에 있어서,
    상기 읽기 명령의 상기 논리 주소와 일치하는 상기 쓰기 명령의 상기 논리 주소가 탐색 되지 않으면, 불휘발성 메모리 장치로부터 상기 프로그램 데이터를 읽는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
  6. 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치;
    쓰기 명령에 따라 상기 불휘발성 메모리 장치로 프로그램되거나, 읽기 명령에 따라 상기 불휘발성 메모리 장치로부터 읽혀진 데이터를 임시적으로 저장하는 랜덤 억세스 메모리; 그리고
    상기 불휘발성 메모리 장치 및 상기 랜덤 억세스 메모리를 제어하고, 파일 시스템으로부터 논리 주소를 입력받아 물리 주소로 변환시키고, 상기 변환된 주소 정보가 포함된 어드레스 맵핑 테이블을 관리하는 컨트롤러를 포함하되,
    상기 어드레스 맵핑 테이블은 상기 쓰기 명령에 따른 프로그램 동작이 계속중인지 여부를 나타내는 펜딩 프로그램 플래그들을 포함하는 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 프로그램 동작이 계속 중인 경우 상기 펜딩 프로그램 플래그들은 "1"로 세팅되고, 상기 프로그램 동작이 완료된 경우 상기 펜딩 프로그램 플래그들은 "0"으로 리셋되는 데이터 저장 장치.
  8. 제 7 항에 있어서,
    상기 플래그들이 세팅 상태인 경우, 상기 컨트롤러는 상기 세팅된 플래그들을 참조하여 상기 읽기 명령에 따라 상기 랜덤 억세스 메모리로부터 데이터를 읽어내도록 제어하는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 플래그들이 리셋 상태인 경우, 상기 컨트롤러는 상기 읽기 명령에 따라 상기 불휘발성 메모리 장치로부터 데이터를 읽어내도록 제어하는 데이터 저장 장치.
  10. 제 6 항에 있어서,
    상기 복수의 메모리 셀들은 멀티 레벨 셀(Multi-Level Cell)인 데이터 저장 장치.
KR1020130138425A 2013-11-14 2013-11-14 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법 KR102135702B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130138425A KR102135702B1 (ko) 2013-11-14 2013-11-14 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130138425A KR102135702B1 (ko) 2013-11-14 2013-11-14 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20150055884A KR20150055884A (ko) 2015-05-22
KR102135702B1 true KR102135702B1 (ko) 2020-07-20

Family

ID=53391345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130138425A KR102135702B1 (ko) 2013-11-14 2013-11-14 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법

Country Status (1)

Country Link
KR (1) KR102135702B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102480016B1 (ko) * 2015-08-18 2022-12-21 삼성전자 주식회사 다수의 맵핑 단위를 이용하는 불휘발성 메모리 시스템 및 그 동작방법
KR102314137B1 (ko) 2015-11-04 2021-10-18 삼성전자 주식회사 리커버리 동작을 선택적으로 수행하는 불휘발성 메모리 장치 및 그 동작방법
KR102353859B1 (ko) * 2017-11-01 2022-01-19 삼성전자주식회사 컴퓨팅 장치 및 비휘발성 듀얼 인라인 메모리 모듈
KR102549545B1 (ko) * 2018-03-22 2023-06-29 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR102608825B1 (ko) 2018-04-26 2023-12-04 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이의 동작 방법
KR20220132865A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 스토리지를 포함하는 전자 장치 및 그 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009169747A (ja) * 2008-01-17 2009-07-30 Toshiba Corp 情報処理装置およびデータ復旧方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040084401A (ko) * 2003-03-28 2004-10-06 주식회사 하이닉스반도체 플래시 메모리의 소거 방법
KR101056131B1 (ko) * 2009-07-09 2011-08-10 주식회사 디지털존 메모리의 랜덤 억세스 장치 및 랜덤 억세스 방법
KR101856506B1 (ko) * 2011-09-22 2018-05-11 삼성전자주식회사 데이터 저장 장치 및 그것의 데이터 쓰기 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009169747A (ja) * 2008-01-17 2009-07-30 Toshiba Corp 情報処理装置およびデータ復旧方法

Also Published As

Publication number Publication date
KR20150055884A (ko) 2015-05-22

Similar Documents

Publication Publication Date Title
US9977712B2 (en) Memory device with different parity regions
US9852061B2 (en) Memory device and operating method of memory device
US9176808B2 (en) Storage device and nonvolatile memory device and operating method thereof
US8621266B2 (en) Nonvolatile memory system and related method of performing erase refresh operation
CN108694096B (zh) 控制器、存储系统及其操作方法
US10838858B2 (en) Controller and operating method of the same
US20180366210A1 (en) Memory system and operating method thereof
KR102295208B1 (ko) 프로그램 영역을 동적으로 할당하는 저장 장치 및 그것의 프로그램 방법
KR102135702B1 (ko) 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR20190136492A (ko) 메모리 시스템 및 그것의 동작방법
US11204846B2 (en) Memory system and method for operating the same
KR102532563B1 (ko) 메모리 장치 및 그것의 동작방법
US11461226B2 (en) Storage device including memory controller
US20190050147A1 (en) Memory system and operating method thereof
US20140304459A1 (en) Multi level cell memory system
KR20190130719A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US11288202B2 (en) Memory controller and method of operating the same
US11106392B2 (en) Memory system and operating method thereof
KR20190133331A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US10599581B2 (en) Data storage device and operating method thereof
CN110045914B (zh) 存储器系统及其操作方法
US11508454B2 (en) Data storage device and method of operating the same
KR20200015247A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20190108788A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US20130318419A1 (en) Flash memory system including read counter logic

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant