KR20190122826A - 집적 회로를 위한 장치, 시스템 및 방법(apparatus, system and method for an integrated circuit) - Google Patents

집적 회로를 위한 장치, 시스템 및 방법(apparatus, system and method for an integrated circuit) Download PDF

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Abstract

본 개시의 일 실시예에 따른, 집적회로를 생산하는 방법이 개시된다. 상기 방법은: 복수의 다이들을 구비하는 웨이퍼를 생성하는 단계 - 각각의 다이는 자체 집적 회로를 포함함 -; 웨이퍼의 다이들의 사이의 간격에 위치하는 TAP 회로망의 복수의 인스턴스들을 파브리케이트하는 단계; 웨이퍼 상의 다이들의 그룹 마다 전력 패드들 및 테스트 패트들의 일 행을 웨이퍼 상에 파브리케이트하는 단계 -상기 전력 패드들 및 테스트 패드들의 행은 그룹에서의 모든 다이들 간에 전기적으로 연결되고 공유되고, 테스트 및 전력 패드들은 다이들의 그 그룹에서 각각의 다이들의 무결성을 검증하기 위해 테스팅 데이터 뿐만 아니라 운영 전력을 공급하기 위해 TAP 회로망의 체인에 연결됨 -; 집적 회로의 각각의 인스턴스를 생성하기 위해 다이들을 싱귤레이션하는 단계 - 다이들 사이의 간격에 위치하는 TAP 회로망은 싱귤레이션 공정 동안 파괴됨 -;을 포함한다.

Description

집적 회로를 위한 장치, 시스템 및 방법(APPARATUS, SYSTEM AND METHOD FOR AN INTEGRATED CIRCUIT)
본 개시의 실시예는 일반적으로 주문형 집적 회로(application-specific integrated circuits, ASICs)와 같은 집적 회로에 관한 것이다. 보다 구체적으로, 실시예는 울트라 미니어처 ASIC 디바이스들 및 시스템들과 관한 것이며 그리고 이러한 디바이스들 및 시스템들을 프로그래밍하고 테스팅하는 방법들에 관한 것이다. 보다 더 구체적으로, 본 개시의 양상들은 태깅 및/또는 트래킹을 위한 미니어처 RFID(radio frequency identification) 컴포넌트들에 관한 것이다.
본 출원은 그 개시가 전체로서 여기서 통합되어 참조되는, 2017년 3월 7일 출원된 미국 특허 출원 SN 62/468,198 “Ultra-miniature application-specific integrated circuit apparatus, system and methods”에 대해 우선권을 주장한다.
본 발명은 계약 번호 HR0011-15-C-0010로 방위고등연구계획국(Defense Advanced Research Projects Agency)에 의해 주어진 정부 지원 아래 만들어졌다.
집적 회로를 위한 다양한 방법들, 장치들 및 시스템들이 여기에서 제공될 수 있다.
일 실시예에서, 집적회로를 생산하는 방법이 논의된다. 상기 방법은 아래와 같은 단계들을 포함한다: 각각이 무결성이 검증될 필요가 있는 자체 집적 회로를 포함하는 복수의 다이들을 구비한 웨이퍼를 생성하는 단계; 웨이퍼의 다이들 사이의 간격에 위치한, TAP(test access port) 회로망의 복수의 인스턴스들을 포함하는 테스트 회로망을 패브리케이트(fabricate)하는 단계; 웨이퍼 상의 다이들의 그룹 마다 전원 패드들(power pads) 및 테스트 패드들(test pads)의 제 1 행을 웨이퍼 상에서 패브리케이트하는 단계(전원 패드들과 테스트 패드들의 행은 전기적으로 연결되고 그룹 내에서의 모든 다이들 사이에 공유되고, 복수의 테스트 패드들 및 복수의 전원 패드들은 그 다이들의 그룹에서 각각의 다이의 무결성을 검증하기 위해 테스팅 데이터 뿐만 아니라, 운영 전력을 공급하기 위하여 TAP 회로들의 복수의 인스턴스들의 체인에 연결됨); 집적 회로의 각각의 인스턴스를 생성하기 위해 다이들을 싱귤레이팅하는 단계(싱귤레이션 공정 간에, 다이들 사이의 간격에 위치한 TAP 회로들의 복수의 인스턴스들을 포함하는, 테스트 회로망은 파괴됨).
많은 실시예들이 논의된다.
도면은 여기에 제공된 본 설계의 몇몇 실시예를 언급한다.
도 1은 웨이퍼에서의 다이들의 슬라이스 그룹(웨이퍼 상에 패브리케이트 된 각각의 다이는 지리적으로(geographically) 다이 그 자체 상에서 인스턴스화된 다른 입력 패드들 또는 테스트 패드들을 갖지 않고, 대신에 각각의 다이 및 이와 연관된 TAP 회로망은 패브리케이션 테스팅 공정 동안에 웨이퍼 상의 다이들의 그룹 마다의 전력 및 테스트 패드의 일 행으로부터 전력 및 테스트 시그널링(signaling)을 수신함)의 실시예의 다이어그램(diagram)을 나타낸다.
도 2는 OTP(One Time Programming) 회로망 및 스캔 테스트 회로망 둘 모두를 포함하는 TAP 회로의 예시 인스턴스의 일 실시예의 다이어그램을 도시한다.
도 3은 외부 테스터가 단일 다이를 테스팅하는 것처럼 데이터를 제공하고 연결을 구성하는 외부 테스터의 일 실시예의 다이어그램을 도시한다. 그러나, 다이들의 전체 슬라이스 그룹은 그 외부 테스터가 단일 다이를 테스팅하는 것처럼, 실질적으로 동일한 연결 및 데이터의 셋을 이용하는 이 외부 테스터에 의해 테스트될 것이다.
도 4는 스캔 테스트 워드들에서의 예시적인 스캔 테스트 타이밍 시프팅 및 결과 데이터의 스캐닝 아웃의 예시의 일 실시예의 다이어그램을 도시한다.
도 5는 슬라이스 그룹에서 다이들의 데이지 체인(daisy chain)에서의 고유 데이터의 OTP의 일례 및 연관된 TAP 회로들의 일 실시예의 다이어그램을 도시한다.
도 6은 다이 및 다이와 연관된 TAP 서킷에서의 OTP 타이밍 및 사이클의 예시의 일 실시예의 다이어그램을 도시한다.
도 7은 테스트 배치 내의 다이들의 슬라이스 그룹 및 테스트 배치들의 프로그래밍 계층 및 병렬 테스팅을 통한 스케일러블(scalable) 방법들을 사용한 다이들의 향상된 웨이퍼 영역 이용을 위한 예시 시스템의 일 실시예의 다이어그램을 도시한다.
도 8은 테스터 주파수 및 슬라이스 사이즈의 기능에 따른 OTP들의 슬라이스를 프로그램하기 위해 요구되는 예시 테스터 타임의 일 실시예의 차트를 도시한다.
도 9는 그룹마다 다른 다이들을 사용하는 웨이퍼 당 테스터 그룹들의 예시 수의 일 실시예의 테이블을 도시한다.
도 10은 OTP 비트 각각에 대한 예시적인 슬라이스 프로그래밍 워드 포맷의 일 실시예의 다이어그램을 도시한다.
도 11은 태깅/트래킹을 위한 RFID 컴포넌트들 및 회로망을 구비한 ASIC(패브리케이트된 ASIC는 싱귤레이션 공정 후에 싱귤레이트 된 ASIC가 외부 테스터에 연결하기 위한 와이어들을 위한 전원 패드들이나 테스트 패드들을 지리적으로 가지고 있지 않기 때문에 그 자체의 메모리 내에 복제 불가능한 비밀번호를 포함함)의 예시 인스턴스의 일 실시예의 다이어그램을 도시한다.
도 12는 여기에서 논의되는 집적 회로를 생산하기 위한 시스템의 일부가 될 수 있는 하나 이상의 컴퓨팅 디바이스들의 일 실시예를 도시한다.
본 설계는 다양한 수정들, 동등물 및 대안적 형상들의 대상인 반면, 그의 구체적인 실시예들은 도면들에서 예시 방법으로 보여지고 지금부터 구체적으로 설명될 것이다. 본 설계는 개시된 특정 실시예들에 한정되지 않는다고 이해되어야 하고, 그 의도는 구체적인 실시예들을 사용하는 모든 대안적 형상들, 동등물 들 및 모든 수정 사항들을 다루는 것으로 이해되어야 한다.
아래의 설명에서, 본 발명에 대한 완전한 이해를 제공하기 위해 구체적인 데이터 시그널들, 정의된 컴포넌트들, 프레임들의 수 등과 같은 많은 구체적인 세부사항들이 제시된다. 그러나, 통상의 기술자에게는 본 설계가 이러한 구체적인 세부사항 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 경우들에서, 잘 알려진 컴포넌트들 또는 방법들은 본 발명을 불필요하게 모호하게하는 것을 피하기 위해서 블록 다이어그램으로 설명되며 구체적으로 설명되지 않는다. 나아가, 제 1 컴퓨팅 디바이스와 같은, 구체적인 숫자 참조가 이루어질 수 있다. 그러나, 구체적인 숫자 참조는 선형 순서가 아닌 제 1 컴퓨팅 디바이스가 제 2 컴퓨팅 디바이스와 다르다고 해석되어야 한다. 그러므로, 제시되는 구체적인 세부사항들은 단순히 예시적일 수 있다. 구체적인 세부사항들은 본 설계의 사상 및 범위 내에서 다양할 수 있고, 여전히 본 발명의 사상 및 범위 이내로 고려될 수 있다. “연결된다(coupled)”라는 용어는 직접적으로 컴포넌트로 연결되거나 또는 다른 컴포넌트를 통하여 간접적으로 연결된다는 의미로써 정의된다.
일반적으로, 입력 핀들 또는 전력 입력 핀들을 갖지 않는 OTP(One-time programmable) 메모리를 구비한 집적 회로의 하나 이상의 실시예들이 논의된다. 웨이퍼에서 패브리케이트되는 각각의 다이는 지리적으로 다이 그 자체에서 인스턴스화 된 테스트 패드나 다른 입력 패드를 갖지 않는다. 그 대신에, 웨이퍼에서 패브리케이트된 각각의 다이는 패브리케이션 및 테스팅 공정 간에 웨이퍼 상의 다이들의 그룹 마다의 전원 패드 및 테스트 패드의 행으로부터 테스트 시그널링 및 전력을 수신한다. 또한, 다이로부터 생산된 집적 회로는 다이 싱귤레이션 공정 동안 테스트 패드들 및 전원 패드들이 제공되지 않기 때문에 그것의 작업 동안에 외부 무선 리더(reader)로부터 운영 전력(operational power)을 무선으로 수신하기 위한 인덕티브-커패서티브(inductive-capacitive) 회로를 갖는다.
도 1 은 그 그룹에서의 웨이퍼 상에서 패브리케이트된 각각의 다이가 지리적으로 다이 그 자체에서 인스턴스화 된 테스트 패드나 다른 입력 패드들을 가지지 않는 대신에, 각각의 다이 및 이와 연관된 TAP(Test Access Port) 회로망이 패브리케이션 테스팅 공정 중에 웨이퍼 상의 다이들의 그룹 마다의 테스트 및 전원 패드들의 일 행으로부터 테스트 시그널링(test signaling) 및 전력을 수신하는 웨이퍼 상의 다이들의 슬라이스 그룹의 일 실시예의 다이어그램을 도시한다.
도 1을 참조하면, 도 1에서의 예시적인 슬라이스 그룹(100)은 이하의 속성들을 갖는다: 슬라이스 그룹 당 128개의 다이들을 만드는 다이들의 16행 및 8열; 시리얼 체인(serial chain)에 연결되고 다이들 사이에 위치한 64개의 TAP 회로들(TAP 회로에서의 디시리얼라이저(de-serializer) 당 두 개의 다이); 및 다섯 개의 테스트 패드들의 일 행 - Shift_In, Shift_Out, Shift_En, Shift_Clk, SMode (OTP 또는 스캔 테스트를 선택하기 위함) 및 여섯 개의 전원 패드들 - vPP, vQQ, vRR, vDD, 두 개의 vSS. 도면에서, 왼쪽 및 오른쪽의 인접한 다이들 사이의 각각의 어두운 선은 TAP 회로이다. TAP 회로는 이들 인접한 다이들에게 테스트 데이터를 공급하고 아웃풋 데이터를 병렬로 그 자체의 데이터 버스에 전송한다. 외부 테스터의 프로브(probe)들은 예시적인 여섯 개의 전원 패드들과 접촉할 뿐만 아니라 예시적인 다섯 개의 테스트 패드들과 접촉한다.
웨이퍼들은 복수의 다이들로 생성된다. 각각의 다이는 생산된 뒤에 TAP 회로들로 무결성이 검증될 필요가 있다. 따라서, TAP(test access port) 회로망의 복수의 인스턴스를 포함하는 테스트 회로망은 웨이퍼의 다이들 사이의 간격/스트리트(street)에서 패브리케이트된다. 웨이퍼 전체 또는 웨이퍼의 부분이 그 자체의 무결성을 검증받을 수 있다는 점을 인지할 것이다. 테스트 회로망은 프로그래밍 컨텐츠를 다이 각각의 내부 읽기 전용(read-only) 메모리로 지원하고 다이 각각의 웨이퍼 레벨 테스팅을 지원하도록 구성된다.
다시, TAP 회로들은 지리적으로 웨이퍼의 다이들 사이의 간격에 위치한다. 각각의 슬라이스 그룹은 슬라이스 그룹에서의 다이들 사이의 좁은 간격 내에서 타이트하게(tightly) 패킹(packed)된다. 좁은 간격은 동일한 크기의 웨이퍼에 더 많은 다이들이 위치되도록 한다. 그러므로, 복수의 TAP 회로들은 슬라이스 내에서 직렬적으로 연결된다. TAP 회로들의 회로망은 다이들 사이의 간격들 내에 위치한다(예를 들면, 달리 말해 사용되지 않는 공간). 직렬 체인에서의 최초 및 최후 TAP 컨트롤러는 테스트 패드들의 행으로 연결된다.
TAP 회로들을 간격 내에 위치시키는 두 가지 이유는:
1) (상이한 다이들에서) 하나 이상의 OTP를 프로그램하기 위하여 TAP 회로에서 디시리얼라이저를 공유할 기회가 있다. 이 경우 이점은:
a. 동시에 복수의 OTP가 프로그램되도록 할 수 있다; 그러므로, 웨이퍼 레벨에서 전체적인 프로그래밍 시간을 줄인다.
b. 체인에서의 디시리얼라이저들의 수에 직접적으로 비례하는, 슬라이스 프로그래밍 워드의 길이(및 이로 인한 시프트 타임)를 줄인다.
c. 더 적은 디시리얼라이저는 더 빠른 테스터 클록 주파수를 허용할 수 있는 더 적은 전력 소모를 의미한다.
2) 다이 내의 병렬 인터페이스는, 예를 들어 최소 열 한 개의 핀들, 다섯 개의 테스트 핀들 및 여섯 개의 전력 핀들이 액세스될 필요가 있기 때문에, 상대방(adversary)이 싱귤레이트된 다이의 OTP를 성공적으로 해킹하는 것을 어렵게 한다.
TAP 회로들은 직렬로 연결된다. 복수의 TAP 회로들은 그룹 내에서 직렬 스캔 체인으로 직렬적으로 연결될 수 있다. 체인의 길이는 스케일러블하다(이는 웨이퍼 상의 다이들의 전체 숫자까지, 임의의 수일 수 있다).
그 자체의 OTP 프로그래밍 회로를 구비한 작은 TAP 회로는 다이들 사이의 스트리트들에 위치되고, 그리고 이는 다이 싱귤레이션 공정 동안에 없어지거나 파괴될 것이다. 따라서, 다이들은 집적 회로의 각각의 인스턴스를 생성하기 위해 싱귤레이트될 수 있다. 싱귤레이션 공정 동안에, 다이들 사이의 간격에 위치한, TAP 회로망의 복수의 인스턴스들을 포함하는, 테스트 회로망은 파괴된다. 웨이퍼의 스트리트들은 톱(saw) 또는 에치(etch)를 통한 싱귤레이션을 허용하는, 대략 100 마이크로미터로 간격지어질 수 있다.
예시적인 테스터에서, 외부 테스터로부터의 병렬 인터페이스는 예를 들면, 23개의 와이어를 가질 수 있다. 테스터로부터의 직렬 인터페이스는 더 적은 테스트 패드들 및 와이어들을 필요로 하나, 열 한 개의 와이어들 및 이에 대응하는 패드들과 같은 디시리얼라이즈를 위한 로직을 필요로 할 수 있다. 논의되었듯, TAP 회로망은 다이 외부, 스트리트 내에 위치한다. 다시, 이 TAP 회로망을 스트리트에 위치시키고 다이로의 병렬 인터페이스를 유지하는 중요한 이유는 보안과 관련된다. 싱귤레이션 동안의 더 많은 와이어들 및 대응하는 테스트 및 전원 패드들은 상대방이 OTP 메모리에 대한 기능 인터페이스를 되살리는 것을 어렵게 한다. 추가적으로, 작긴 하지만, 프로그래밍 회로망은 최종 집적 회로의 생성 이후에 기능적 이용이 없는 영역 및 전력을 나타낸다. 제안된 설계를 위한 TAP 회로에서 OTP 프로그래밍 및 스캔 테스트 회로망(디시리얼라이저)은 꽤 단순하고, 예를 들면, 쉽게 간격에 맞도록 사각 형상의 대략 300 마이크로미터를 점유하도록 예측될 수 있다(80 마이크로미터 X 40 마이크로미터 = 3200 제곱 마이크로미터가 가능하다.).
다음으로, 다양한 패드들은 외부 테스터로부터 웨이퍼 상의 다이들로 전력 및 데이터에 대한 액세스를 제공한다. 테스트 패드들 및 전원 패드들은 지리적으로 그룹에서의 다이들의 외부에 웨이퍼 상에 위치한다. 웨이퍼 상에서 다이들의 그룹 당 예시적인 개수(하나)의 행의 테스트 패드들 및 전원 패드들이 웨이퍼에서 패브리케이트된다. 테스트 패드들 및 전원 패드들의 행은 그룹에서 모든 다이들 사이에서 전기적으로 공유되고 연결된다. 외부 테스터는 웨이퍼 상의 다이들의 그룹 마다의 전원 패드들 및 테스트 패드들의 행을 통하여 TAP 회로망에 액세스한다. 복수의 테스트 패드들 및 복수의 전원 패드들은 다이의 그 그룹에서, 각각의 다이들의 무결성을 검증하기 위한 테스팅 데이터 뿐만 아니라 운영 전력을 공급하기 위하여 TAP 회로망의 복수의 인스턴스들의 체인에 연결된다. 테스트 패드들과 전원 패드들은 지리적으로 그룹에서의 다이들의 외부에 웨이퍼 상에서 위치한다는 것을 인지할 것이다.
각각의 TAP 회로는 둘 이상의 다이와 접속하기 위한 스케일러블 컨트롤러를 가진다. 각각의 TAP 회로는 또한 스캔 테스트를 거치는 연결된 다이들의 회로망에 액세스하기 위한 로직을 포함한다. TAP 회로망은 또한 OTP 프로그래밍을 위한 연결된 다이들의 임베디드 메모리를 위한 정보에 접근하고 프로그래밍하기 위한 로직을 포함한다. TAP 회로망은 다이들의 그룹에서의 각각의 개별 다이에 대한 정보를 프로그램하기 위해 TAP 회로에서의 컴포넌트들 및 라우팅 패스들을 구성하는 것 뿐만 아니라 스캔 테스트 데이터를 공급하고 스캔 테스트 데이터의 결과를 수집하기 위한 TAP 회로에서의 컴포넌트들 및 라우팅 패스들을 구성하기 위한 모드 회로망을 더 포함한다.
Tap 회로들의 복수의 인스턴스들은 슬라이스 그룹 내에서 직렬적으로 연결된다. Tap 회로들의 인스턴스들의 직렬 체인에서의 첫 번째 및 마지막 Tap 회로는 그 다이들의 그룹을 위한 전원 패드들 및 테스트 패드들의 제 1 행에 연결된다. 외부 테스터는 테스터가 단일 다이를 테스팅하는 것처럼 데이터를 공급하고 연결들을 만든다. 그러나, 다이들의 전체 슬라이스 그룹은 외부 테스터가 단일 다이를 테스팅하는 것 처럼 필수적으로 동일한 세트의 데이터 및 연결들로 그 외부 테스터에 의해 테스트된다.
다이의 몇몇 디지털 로직은 TAP 회로들을 통한 전력 및 테스트 패드들을 통하여 SCAN 체인들 및 SCAN 테스트 벡터들로 테스트될 수 있다. 특별한 SCAN 플립-플롭(flip-flop)들은 이러한 유형의 테스팅을 지원하기 위해 본 설계에서 대체될 수 있다. 이는 매우 좋은 폴트 커버리지(fault coverage) 및 낮은 테스터 타임을 갖는 훌륭한 테스트 방법이다.
일 실시예에서의 의도는 온보드 OTP 메모리를 상용 테스터(예를 들면 Terradyne J750) 및 프로브 카드(probe-card)를 이용한 웨이퍼 레벨 테스트 중간에 온-보드 원 타임 프로그래밍을 프로그램하는 것이다. 문제점들은 프로빙(probing)을 위한 패드들이 거의 다이만큼 크다는 것이다. 따라서, 각각의 패드는 패브리케이트된 다이의 일부로 만들어진 경우 웨이퍼 상의 하나 이상의 잠재적인 다이 사이트(site)들을 제거한다. OTP는 예를 들면, 프로그래밍을 하기 위해 11 내지 23개의 핀들에 대한 액세스를 요구한다. 패드들의 행은 테스터로의 테스팅에 필요한 패드들의 숫자만큼 길어질 수 있다. OTP 프로그래밍 핀들/패드들은 다이 싱귤레이션 중간에 제거된다(served off); 최종 다이는 IO 핀들/패드들을 전혀 갖지 않는다. 몇몇 OTP 프로그래밍 회로망은 다이들의 사이의 간격 내에 위치할 수 있고 그리고 또한 싱귤레이션 공정의 일부로써 파괴될 수 있다. OTP가 프로그램되면, 외부 와이어들을 위한 OTP 프로그래밍 패드들은 다이 싱귤레이션 동안 제거된다.
이 공정은 입력 핀들 또는 전원 입력 핀들을 갖지 않는 OTP 프로그래밍이 가능한 메모리를 구비한 집적 회로의 인스턴스들을 생성할 수 있다. 웨이퍼에서 패브리케이트된 각각의 다이는 지리적으로 다이 그 자체에서 인스턴스화된 테스트 패드 또는 다른 입력 패드들을 갖지 않고, 대신에, 패브리케이션 및 테스팅 공정 동안에 웨이퍼 상의 다이들의 그룹 마다의 전원 패드들 및 테스트 패드들의 일 행으로부터 그것의 테스트 시그널링 및 전력을 수신한다. 각각의 다이는 다이 싱귤레이션 공정 동안에 이러한 핀들이 제거되기 때문에, 외부 무선 리더로부터 작업 동안에 운영 전력을 무선으로 수신하기 위한 안테나 회로를 갖는다.
일 실시예에서, 웨이퍼에서 패브리케이트된 예시적인 집적 회로는 태깅/트래킹을 위한 RFID 컴포넌트들 및 회로망을 구비한 ASIC이다. ASIC는, 패브리케이트된 ASIC가 지리적으로, 싱귤레이션 공정 후에, 싱귤레이트된 ASIC 상에서 외부 테스터에 연결할 와이어를 위한 테스트 패드들이나 전원 패드들을 갖지 않기 때문에, 그 자체의 메모리 내에 복제 불가능한 암호를 갖는다.
일 실시예에서, 데이터의 둘 이상의 병렬 데이터 버스들 행들은 TAP 회로들로부터 시프트 아웃된(shifted out) 데이터를 라우트하기 위해 다이들의 열 사이에서 인스턴스화된다. TAP 회로들의 인스턴스들은 체인에서 연결되고 테스트 데이터를 이들의 인접한 다이들로 공급하도록 구성된다. 다이들의 제 1 열에 연결된 TAP 회로들의 인스턴스들은 그 후 이들의 출력 데이터를 다이들의 제 2 열에 연결된 TAP 회로들의 인스턴스와 병렬인 제 1 데이터 버스에 보내고, 다이들의 제 2 열에 연결된 TAP 회로들의 인스턴스는 그 후 이들의 아웃풋 데이터를 제 2 데이터 버스로 보내며, 둘 모두는 TAP 회로들의 테스터 타임을 절약하고 다이들의 열로부터 아웃풋 데이터를 추적하는 것을 단순화하도록 TAP 회로들의 스캔 체인의 길이를 효율적으로 줄인다. 다시, 다이들의 슬라이스 그룹은 이것이 TAP 회로 당 스케일러블한 수의 다이를 수용하고, 그것의 체인 길이 내의 어떤 수의 TAP 회로도 수용할 수 있다는 점에서 유연하다.
각각의 TAP 컨트롤러는 각각의 개별 다이와 테스트 및 프로그래밍 정보를 커뮤니케이션하도록 구성된 패킷 포맷(packet format)을 가진다. 일 실시예에서, TAP 컨트롤러는 TAP 컨트롤러의 왼쪽의 제 1 ASIC에 접속하고 그리고 TAP 컨트롤러의 오른쪽의 제 2 ASIC에 접속한다. 일 실시예에서, TAP 컨트롤러는 TAP 컨트롤러의 좌상부의 제 1 ASIC, TAP 컨트롤러의 좌하부의 제 2 ASIC, TAP 컨트롤러의 우상부의 제 3 ASIC, TAP 컨트롤러의 우하부의 제 4 ASIC에 접속한다.
도 2는 OTP 프로그래밍 회로망 및 스캔 테스트 회로망 둘 다를 포함하는 TAP 회로의 일 실시예의 다이어그램을 도시한다.
도 2를 참조하면, 예시적인 TAP 회로(200)는 Shift_In 입력, Shift_Out 출력, Shift_Clock 입력, Shift_Enable 입력 및 SMode 선택 입력과 연관된 멀티플렉서(multiplexer)들, 에지(edge) 감지 회로, 명령 디코드(decode) 회로, 상태 머신, 카운터 및 이 스캔 테스트 데이터 및 OTP 컨텐츠를 통과시키기 위한 다수의 라우팅 패스들에 연결되는 시프트 레지스터, 상태 머신의 조합을 포함한다. TAP 회로망의 인스턴스들은 스캔 데이터 테스팅과 프로그래밍 값들을 수행하는 것 간의 모드 변경을 위한 회로망뿐만 아니라, 각각의 연결된 다이에서 메모리 내의 프로그래밍 값들을 수행하는 것과 스캔 데이터 테스팅을 하는 것 둘 다를 위한 회로망을 포함한다.
상태 머신은 TAP 회로가 sMode 입력에 기초한 스캔 테스트 또는 OTP 프로그래밍의 두 모드 중 하나를 작동시키는 TAP 회로를 구성하도록 설정될 수 있다.
스캔 테스트 모드에서, TAP 회로는 스캔 테스팅 데이터를 시프트 인하고 그리고 테스트 데이터를 시프트 아웃할 수 있다. 스캔 테스트 워드를 시프팅 인하고 결과 데이터를 스캐닝 아웃하는 예시적인 스캔 테스트 타이밍에 대한 도 4를 참조하라. SCAN 테스팅은 SCAN 체인이 슬라이스 그룹에서의 모든 다이들을 통해 직렬화되어 있을 때 발생한다. 이는 모든 다이가 하나의 스캔 포트를 공유하는 것을 가능하게 한다(예를 들면, 4 테스트 패드들).
각각의 TAP 회로는 연결된 다이 각각의 임베디드 메모리에서 프로그래밍 정보를 개별화하기 위해, 시프트 레지스터(shift register), 카운터(counter) 및 상태 머신의 조합을 포함할 수 있다. 임베디드 메모리는 임베디드 읽기 전용 메모리이다. 임베디드 메모리 내의 프로그래밍 정보는 연결된 다이의 임베디드 읽기 전용 메모리에서의 보안 컨텐츠의 OTP 정보일 수 있다. 당해 TAP 회로에 연결된 제 1 다이의 임베디드 읽기 전용 메모리에서의 프로그래밍된 보안 컨텐츠는 당해 TAP 회로에 연결된 제 2 다이의 임베디드 읽기 전용 메모리에 프로그램된 보안 컨텐츠와 상이하다. 동일한 공정이 각각의 연결된 다이에 발생한다.
OTP는 TAP 회로에서의 동일한 SCAN 체인 와이어링(wiring) 및 회로망을 통해 프로그램될 수 있다.
OTP 모드에서, TAP 회로는 OTP 데이터를 시프트 인 할 수 있다. OTP 프로그래밍 사이클 타이밍의 예시로서 도 6을 참조하라. 또한 다이들의 데이지 체인(daisy chain) 및 슬라이스 그룹에서 연관된 TAP 회로들에서의 고유 데이터의 OTP 프로그래밍의 예시로서 도 6을 참조하라.
일 실시예에서, 예시적인 슬라이스 프로그래밍 워드 포맷이 도 10에서 예시적인 디자인으로 제시됨을 인지하라. 포맷은 이것이 TAP 회로 당 임의적인 수의 다이들 및 임의적인 체인 길이를 수용할 수 있다는 점에서 유연하다. 개별 인에이블(Shift_Enable)은 소킹(soaking)/리페어(repair) 작업에 개별적인 제어를 제공하기 위하여 각각의 OTP에 제공된다. 어드레스 필드(field)는 특정한 OTP 비트들의 소킹/리페어에 대한 무작위 어드레싱(addressing)을 지원하기 위해 포함된다. 테스터 클록 주파수는 OTP 프로그래밍 회로가 적절한 쓰기 펄스 너비를 계산할 수 있도록 한다. 필드는 Q 비트가 할당되고, 아이디어는 OTP 프로그래밍 회로가 먼저 당해 비트를 “쓰고”, 그리고 나서 그것이 “비트를 읽고”, 그것을 테스터에서의 검증을 위해 Q 필드에 배치한다는 것이다. 추가적인 필드들은 다이로부터의 다른 상태(BIST 결과와 같은)를 보고하기 위해 할당될 수 있다.
도 3은 외부 테스터가 단일 다이를 테스팅하고 있는 것처럼 데이터를 공급하고 연결들을 만드는 외부 테스터(300)의 일 실시예의 다이어그램을 도시한다. 시스템이 테스터 IO 핀 카운트가 지원하는 만큼 많은 슬라이스를 포함하는 테스트 그룹(배치)을 형성한다는 것을 인지하라. 그러고나면 테스트 그룹(배치)는 병렬로 테스트/프로그램된다. 다이들의 슬라이스들을 포함하는 전체 배치는 외부 테스터가 단일 다이를 테스팅하는 것처럼 본질적으로 동일한 세트의 데이터 및 연결들로 외부 테스터에 의해 테스트될 것이다. 웨이퍼 상의 다이들의 배치는 병렬로(배치 0 내지 배치 K까지) 테스트된다. 병렬로 테스트되는 다이들의 개별 배치 각각 내에서, 각각의 슬라이스 그룹이 그 스스로의 TAP 회로들의 체인 및 전력 및 테스팅 패드들의 행으로부터 형성된, 다이들의 슬라이스 그룹들은 외부 테스터가 하나의 다이를 테스팅하는 것처럼 본질적으로 동일한 데이터의 세트 및 연결들로 병렬로 테스트될 것이다. 도 7을 또한 참조하라.
운영상(Operationally), 데이터 흐름은 슬라이스 내의 각각의 다이의 OTP 프로그래밍 회로 구조로 시프트된다; 모든 비트들이 시프트 인 되면, 모든 OTP들의 제 1 어드레스는 동시에 그 슬라이스를 형성하는 다이들의 체인 내의 각각의 다이로 프로그램된다. 프로세스는 모든 어드레스들에 대해 반복된다. 제 2 어드레스의 데이터 스트림이 시프트 인 되면, 이전의 데이터 스트림(제 1 어드레스로부터의)은 시프트아웃(ShiftOut) 시그널 상에 나타난다; 이는 OTP 프로그래밍 회로가, 비트가 성공적으로 프로그램되었는지 여부와 같은 상태를 반환하는 기회를 제공한다.
이 방법으로 OTP들의 셋을 프로그램하기 위한 시간은 시프팅에 소요된 시간과 프로그래밍에 소요된 시간의 합이다:
Figure pct00001
유사하게, 디지털 회로망의 스캔 테스팅은 동일한 IO 패드들 및 와이어링을 이용할 수 있다. 이 개념은 동일한 테스트 벡터를 수신하는 각각의 다이를 스캔 데이지 체인이 통과할 것이라는 점에서 약간 다르다. 테스트 타임은 다음과 같이 결정된다:
Figure pct00002
다시, 시스템은 TAP 회로들의 체인에서의 각각의 TAP 회로에 연결된 복수의 다이들뿐만 아니라 다이들의 배치에서의 병렬 테스팅 및 프로그래밍 모두를 이제 수행할 수 있다. 배치 내에서 다수의 슬라이스 그룹들이 병렬로 테스트되는 것뿐만 아니라, 테스트 배치들도 병렬로 테스트될 수 있다. 각각의 슬라이스 그룹은 이것이 많은 다이들을 포함하고 있다고 하더라도 유닛(unit)으로 테스트되고 프로그램된다. 테스터 타임은 높은 수준의 병렬화에 의해 극적으로 감소된다(도 8을 참조). 또한 테스트 그룹에서의 슬라이스들의 수는 사용 가능한 테스터들에게 전체적인 테스트 비용을 최소화하기 위하여 맞춰질 수 있다(도 9를 참조). 예를 들어, 512 채널을 구비한 일반적인 디지털 ASIC 테스터는 동시에 3 각각의 그룹이 128개의 다이들과 같은 복수의 다이들을 갖는, 32개의 슬라이스 그룹들을 테스트할 수 있다.
슬라이스 사이즈/다이들의 그룹 사이즈의 세팅은 취해지는 테스터 타임의 양을 최적화하고, 웨이퍼 당 다이들 사이에 작은 간격들을 갖도록 팩킹되는 다이의 양을 증가시키도록 설정된다. 얼마나 슬라이스 그룹이 커질 수 있는지의 스케일러빌리티(scalability)는 일반적으로 테스터 타임, 사용 가능한 테스터들의 수에 기초하고, 결함이 있는 TAP 회로가 테스트 TAP 회로들 중 어느 하나에서의 TAP 회로들의 체인에서 생산된다면 슬라이스에 있는 모든 다이들이 결함이 있다고 생각될 것이어서 다이의 수의 관점에서 슬라이스가 더 클수록 중요하다.
슬라이스 그룹은 예를 들어, 복수의 다이 유닛들과 하나의 공유된 테스트 회로망의 세트를 더한 것을 포함한다. 많은 다이들 사이에 테스트 회로망을 공유함으로써, 테스트 회로망에 대해 제품을 산출가능한 영역의 비율이 크게 향상될 수 있다. 설명된 방법들은 스케일러블하다; 따라서, 각각의 다이 및 결과적인 집적회로의의 전체적인 단위 비용을 최적화하기 위해 슬라이스에서의 다이들의 수에 관한 경제적인 조정(tradeoff)이 이루어질 수 있다. 나아가, 개시된 방법들은 본질적으로 다이에 영역을 추가하지 않으며 복수의 다이들 사이에서 공유될 수 있다.
도 7은 테스트 배치 내의 다이들의 슬라이스 그룹들 및 테스트 배치의 프로그래밍 계층 및 병렬 테스팅을 통한 스케일러블 방법들을 이용함으로써 다이들의 향상된 웨이퍼 영역 이용을 위한 예시적인 시스템의 일 실시예의 다이어그램을 도시한다. 도 7을 참조하면, 향상된 웨이퍼 영역을 위한 울트라 미니어처 ASIC들의 테스팅 및 프로그래밍의 스케일러블한 방법은: 웨이퍼 영역 이용을 향상시키기 위한 물리적인 구현의 계층적 방법; 웨이퍼 영역 이용을 향상하기 위한 ASIC 테스팅의 계층적 방법; 울트라 미니어처 ASIC들 상에서 OTP 프로그래밍이 가능한 메모리를 준비하는(initialize) 영역 효율적인 수단들; 및 울트라 미니어처 ASIC들을 테스팅하는 영역 효율적 수단들을 포함한다.
현재의 구현에서, 고 밀도 테스트 패드 사이트는 일반적으로 사용되는 스캔 테스팅에 기초하여 ASIC를 테스트하기 위해 요구되는 적어도 여섯개의 패드를 구비한 적어도 50 마이크로미터 X 50 마이크로미터(피치를 포함하여 70 마이크로미터)이다. 3x2 스태거드(staggered) 구성을 사용하면, 테스트 패드 사이트는 230 마이크로미터 X 140 마이크로미터이다. 예시적인 울트라 미니어처 ASIC의 치수는 100 마이크로미터 X 100 마이크로미터이다. 결과로 전체 웨이퍼 영역의 24%가 산출 가능한 제품을 나타내고 나머지 76%는 테스트 패드들에 전용된다. 또한, ASIC 내에 임베디드된 메모리 디바이스를 프로그래밍하는 것은 일반적으로 어드레스 버스와 컨트롤 시그널들을 형성하기 위한 테스트 패드들을 요구하여, 영역 이용을 더 저해한다. 추가적으로, 테스트 회로망과 제품 회로망 사이의 상대적 치수 중 하나이기 때문에, 스케일러빌리티는 일반적인 경우에 있어 경제적인 균형을 얻기 위해 필수적이다.
또 다른 알려진 제한은 인접한 ASIC들 사이의 간격인 “스크라이브-스트릿(scribe-street)” 너비이다. 더 작은 간격이 가능하지만, 다이싱 톱날의 커프(kerf)를 수용하고, 그리고 웨이퍼 억셉턴스 테스트(wafer acceptance test, 이하 WAT) 회로망을 놓기 위한 ASIC들의 파운드리(foundry)에 대한 실리콘 영역을 제공하는, 일반적인 너비는 80 마이크로미터이다. 예시적인 100 마이크로미터 X 100 마이크로미터 울트라 미니어처 ASIC의 수치와 비교할 때, 결과는 전체 웨이퍼 영역의 31%만이 산출가능한 제품을 나타내고 나머지 69%는 스크라이브-스트릿에 전용된다.
영역 이용은 도 7에서 도시된 바와 같은 계층적인 플로어 플랜(floorplan)으로 최적화될 수 있다. ASIC들의 집합인 레티클(reticle) 설계가 이것이 단일 디자인이었던 것과 같은 파운드리로의 운반을 위해 제공된다. 더 큰 외부 간격은 레티클 외부에 존재할 수 있고 파운드리의 WAT 회로망을 포함할 수 있다. 레티클 내에서, 테스트 회로망을 포함하는 더 좁은 내부 간격들이 사용된다. 이 방법은 레티클 내에서 더 높은 이용을 유지하도록 한다.
레티클은 복수의 동일한 슬라이스들로 다시 작게 나누어질 수 있다; 각각은 테스트 구현 목적을 위해 최적화된 많은 수의 다이들/ASIC들을 포함한다. 각각의 슬라이스는 그 스스로의 전력, 테스트 및 OTP 프로그래밍을 위한 테스트 패드의 셋을 가진다. 슬라이스는 레티클만큼 클 수 있다.
계층적 플로어 플랜은 독립적인 실리콘 영역 이용을 최적화하는 것과 ASIC 테스트 구현의 레이어드 된(layered) 스케일러블한 수단을 제공한다(OTP 프로그래밍을 포함함).
계층적인 플로어 플랜은 “테스트 배치”의 개념을 도입하는 것을 가능하게 하는 슬라이스들로 구성된다. 도 7에서 도시되듯, 테스트 배치는 레티클과 동일할 필요는 없는, 많은 수의 슬라이스들로 구성된다. 즉, 레티클은 슬라이스들의 물리적 그룹핑인 반면에 테스트 배치는 슬라이스들의 “논리적” 그룹핑이다. 웨이퍼가 레티클들과 슬라이스들의 일반적인 패턴을 포함하기 때문에, 프로브 카드 및 스텝 앤 리핏(step-and-repeat) 패턴은 레티클들 보다는 테스트 배치들에 기초한 테스팅을 위해 설계될 수 있다.
테스트 배치를 사용함으로써, 웨이퍼 테스트 프로세싱이 상이한 테스터들에 대해 경제적으로 최적화되는 것을 가능하게 하면서, 웨이퍼 테스트 공정은 웨이퍼가 생산된 후에도 완전히 스케일러블하다. 테스팅은 슬라이스 기반으로, 레티클 기반으로, 서브-레티클 기반으로, 다수의 레티클 기반으로 또는 심지어 레티클을 가로질러서 수행될 수 있다.
도 11은 태깅/트래킹을 위한 RFID 컴포넌트 및 회로망을 구비한 ASIC의 예시 인스턴스의 일 실시예의 다이어그램을 도시한다. 싱귤레이션 공정 후에는 패브리케이트된 ASIC가 싱귤레이트된 ASIC 상에 지리적으로 외부 테스터와 연결하는 와이어를 위한 테스트 패드들이나 전원 패드들을 갖지 않기 때문에 ASIC은 이의 읽기 전용 메모리에 복제 불가능한 비밀번호를 갖는다.
울트라-미니어처 ASIC들은 많은 구현들을 가질 수 있다. 일례는 PCT 특허 출원 공개 번호 WO 2016/133601에 설명된 것과 같은, “복제 불가능한” RFID(Radio Frequency Identification) 칩이다.
이러한 그리고 기타 울트라 미니어처 ASIC들은 매우 작으며, 일반적으로 예를 들면 100 제곱 마이크로미터 범위의 2차원 영역 및 50 마이크로미터 이하 범위의 두께를 갖는다. 에이브러햄 링컨 대통령이 그려진 미합중국 페니를 봤을 때, 단일 울트라 미니어쳐 ASIC들은 링컨의 코에 맞을 수 있다. 예들 들어 RFID 칩들과 같은 울트라 미니어처 ASIC들은 패키지된 집적 회로(IC) 칩과 같은, 호스트 컴포넌트(host component)에 부착될 수 있다. 언급된 ASICs를 호스트 컴포넌트로부터 차별화하기 위하여, 울트라 미니어처 ASIC의 작은 사이즈 때문에 “다이”라는 용어는 울트라 미니어처 ASIC를 지칭하기 위해 사용될 수 있다.
“복제 불가능성”은 예를 들면 암호화에 의해, 침해로부터 보호되는 식별 코드의 미니어처화된 칩에서의 포함을 지칭할 수 있다. 이러한 미니어처화된 칩들의 구현들은 예를 들어 감지 목적 및/또는 복제 부품의 방지를 위해 전자 컴포넌트의 출처를 인증하기에 적합한 전자 태그 및 공급 체인 품질 보증의 다른 형태들을 포함할 수 있다. 이러한 미니어처화된, 보안성 있는 전자 태그들은 칩셋들 또는 IC들의 “보안성 있는” 버전들을 제공하는 데 사용되거나 의약, 장치들(예를 들면, 스텐트)뿐만 아니라 고급 와인, 어패럴(apparel), 시계 등을 포함하는 사용자 제품들과 같은 복제의 위험이 있는 제품들의 진정성의 검증을 제공하는 데 사용될 수 있다.
몇몇 구현들에서, 작은 형상 요소의 커스텀 전자 “다이”(예를 들면, 100 마이크로미터 X 100 마이크로미터 범위)가 제공된다. 이러한 구현들은 부분 당 낮은 단가를 제공하여, 널리 채택되는 것을 가능하게 한다. 미니어처화된 전자 태그의 몇몇 예시적 구현은 풀 256비트 암호화, 보안된 비휘발성의 키 저장소 및 복제 불가능한 침해 센서를 포함한다. 개시된 전자 태그의 몇몇 설계들에서 전력 및 데이터의 전송은 리더(reader) “프로브(probe)”의 주변 필드에 있을 때 RF (radio frequency) 에너지를 통한 인덕티브 커플링(inductive-coupling)에 의해 발생할 수 있다. 커스텀 리더 프로브는 전력 및 쌍 방향 데이터 채널들을 이용한(예를 들면, 챌린지-리스펀스(challenge-response) 프로토콜에서의 행동에 의하여) 태그와 커뮤니케이션하기 위한 적절한 RF 주파수 및 전력을 포함할 수 있다. 커스텀 리더 보드는 다이로부터 데이터를 다시 수신하는 회로망을 포함할 수 있고, 인증 서버 프로세스를 보호하기 위한 보안화된 링크와 함께 이 암호화된 데이터(예를 들면, 사이퍼 텍스트(cypher text))는 다이의 피델리티(fidelity)를 결정하기 위해 사용될 수 있다. 몇몇 구현에서, 다이는 “잘 알려진” 호스트 IC의 패키지 내에 조립될 수 있어, 주기적인 체크(예를 들면, 호스트 컴포넌트가 공급 체인을 통해 라우트되었을 때)를 가능하게 한다.
본 설계는 (i) 울트라 미니어쳐 ASIC들의 웨이퍼 레벨 테스팅 및 프로그래밍(여기서 “울트라 미니어쳐”는 사각형 크기가 작아서 불균형한(disproportion) 양의 실리콘 영역이 테스트 접근에 전용되는 ASIC를 포함한다) 및 (ii) 리더로부터 다이로의 요구되는 커플링 팩터가 성공적인 다이 작업을 보장하기 위해 필요한 리더로부터 다이로의 전력 연결(power coupling)을 포함한다.
전력 연결에 있어서 하나의 리더 사이드 코일(reader side coil)은 전력 채널(또는 채널들)을 위해 사용되고 또 다른 리더 사이드 코일은 데이터 채널(또는 채널들)을 위해 사용되는 듀얼 리더 사이드 코일들이 사용될 수 있다. 대응하는 듀얼 코일들은 다이 상에서 제공되고 전력 및 데이터 채널들에 대해 선택된 RF 주파수들에서 동작하도록 설계된다. 리더 사이드 코일들을 예를 들면 다이에 대해서 최적의 연결 요소가 가능하도록 구성된다.
개시된 기술들은 울트라 미니어쳐 장비에 관련된 임의의 ASIC 설계에 유리할 수 있다.
도 10은 OTP 비트 각각에 대한 예시적인 슬라이스 프로그래밍 워드 포맷(1100)의 일 실시예의 다이어그램을 도시한다. 상기 포맷은 이것이 TAP 서킷 당 임의의 수의 다이 및 임의의 체인 길이를 수용한다는 점에서 유연하다. 개별적인 인에이블(enable)이 소크(soak)/리페어 작업에 대한 개별적인 제어를 제공하기 위해 각각의 OTP에 제공된다. 어드레스 필드는 특정 OTP 비트의 소크/리페어의 무작위 어드레싱을 지원하기 위해 포함된다. 테스터 클록 주파수는 OTP 프로그래밍 회로가 적절한 쓰기 펄스 너비를 계산할 수 있도록 한다. 필드는 Q 비트로 할당되며, 아이디어는 OTP 프로그래밍 회로가 먼저 비트를 “쓰고”; 그리고 그것이 비트를 “읽고” 그리고 이를 태스터에서의 검증을 위해 Q 필드에 놓는다는 것이다. 추가적인 필드들은 다이로부터의 다른 테스트 상태(BIST의 결과와 같은)를 보고하기 위해 할당된다.
OTP 비트가 재 프로그래밍(소킹)되어야 하는 비율은 10,000 비트 당 1 또는 대략 22.3 다이 당 1의 정도로 기대된다; 따라서 슬라이스 당 1 또는 2의 리페어/소킹 작업의 순서가 기대된다. 이 설계는 실패한 프로그래밍을 추적하고, 그리고 문제있는 주소에서 리페어/소크 명령을 발행하여, 리페어가 필요한 하나의 디바이스만을 활성화하도록 하는 테스터 프로그램에 기초한다.
도시된 설계를 위한 OTP 프로그래밍과 스캔 테스트는 꽤 간단하고 대략 300 제곱 마이크로미터를 점유할 것으로 예상되므로 스트릿에 쉽게 맞을 것이다(100 마이크로미터 X 20 마이크로미터 = 2000 제곱 마이크로미터).
명확하게 다루어지지는 않았지만, 도시된 디자인은 다이의 테스팅을 완료하기 위해 쉽게 조정될 수 있다는 것이 언급되어야 한다:
데이터 포맷은 아날로그 및/또는 디지털 빌트-인-셀프-테스트를 제어하는 명령들 및 결과를 보고하는 다이를 위한 필드들을 포함할 수 있다.
도 8은 OTP의 슬라이스를 테스터 주파수 및 슬라이스 크기의 함수에 따라 프로그램하는데 요구되는 예시적인 테스터 시간의 일 실시예의 차트(800)를 도시한다. 예시에서, 이 차트(800)는 슬라이스 프로그래밍 워드 당 22비트 및 프로그램된 448비트들(도시된 설계)에 기초한 데이터를 보여준다. 이 특정 설계를 위한 테스트/프로그래밍 타임은, 슬라이스 당 64 디시리얼라이저에 기초하여 50 메가헤르츠 테스터 클록을 사용했을 때 56 밀리세컨드이다. 700FFs/die 및 25 테스트 벡터들에 기초한 스캔 테스트 타임은 대략 46 밀리세컨드 추가된다.
테스트 그룹은 테스터의 수용량에 따라 다수의 슬라이스를 포함하는 것으로써 정의될 수 있다. 예를 들어, Teradyne J750은 512 디지털 IO들을 가질 수 있다. 슬라이스가 4개의 와이어들을 필요로 하므로, 128 슬라이스를 동시에 프로그램하는 것이 가능하다. 수학적으로, 128 그룹 당 슬라이스 X 128 그룹 = 16384 다이들은 50 밀리세컨드 이내에 테스트되고 프로그램될 수 있다. 테스트 그룹 내에서 모든 슬라이스가 동일한 레티클에 귀속될 필요는 없다.
원자 단위(atomic unit)가 물리적으로 하나의 슬라이스임을 인식하라; “테스트 그룹”은 순수히 개념적이다 - 이는 물리적 설계의 일부가 아니고, 이후에(after the fact) 테스터 수용량에 대해 조정될 수 있다.
도시된 디자인의 속성들로 계속하면, 웨이퍼를 위한 전체적인 테스터 타임이 이제 논의된다. 도 9는 그룹 마다 다른 다이들을 사용하는 웨이퍼 당 예시적인 테스터 그룹의 수의 일례의 테이블(1000)을 도시한다. 도 9의 예시에서, 2,000,000 다이들을 구비한 웨이퍼를 위한 예시적인 122 그룹들이 있다. 122 X 102 밀리세컨드 = 12.44초이다. $0.1/1초에서 우리는 테스터 타임에 대하여 웨이퍼 당 $1.244 달러를 계산해낼 수 있다. 웨이퍼 당 2백만 다이가 존재하므로, 적어도 OT 프로그래밍에 대해서 웨이퍼 당 테스트 비용은 무시해도 될 정도이다.
도 1로 돌아가서 참조하면, 슬라이스에서 슬라이스 간의 표준적인 공간을 유지하면서 다이들을 슬라이스 내에서 더 가까이 팩킹(packing)함에 의한 추가적인 향상이 제공될 수 있다. 이 방법은 WAT 구조를 위한 그리고 슬라이스들 간의 톱질(sawing)을 위한 일반적인 스크라이브-스트릿을 계속 허용하면서도 영역 이용의 향상을 제공한다. 예시로서, 슬라이스 내의 스크라이브-스트릿 너비를 40 마이크로미터로 줄이는 것은 슬라이스 내의 영역 이용을 31%에서 51%로 향상시킨다. 기계적인 톱 대신에 ASIC 싱귤레이션을 위한 드라이 에치(dry etch) 방법을 사용하여, 슬라이스 영역 이용을 83%로 향상시키면서 스트릿 너비가 10 마이크로미터 이하로 될 수 있다.
도 12는 여기서 논의되는 집적 회로를 생산하기 위한 시스템의 일부가 될 수 있는 하나 이상의 컴퓨팅 디바이스들의 일 실시예를 도시한다. 컴퓨팅 디바이스는 명령을 실행하는 하나 이상의 프로세서들 또는 프로세싱 유닛들(920), 정보를 저장하는 하나 이상의 메모리들(930 내지 932), 컴퓨팅 디바이스(900)의 유저로부터 데이터 입력을 수신하는 하나 이상의 데이터 입력 컴포넌트들(960 내지 963), 관리 모듈을 포함하는 하나 이상의 모듈들, 컴퓨팅 디바이스 외부의 다른 컴퓨팅 디바이스들과 커뮤니케이션하기 위한 커뮤니케이션 연결을 생성하는 네트워크 인터페이스 커뮤니케이션 유닛(970), 센서들로부터의 출력이 특정한 트리거링 조건을 감지하고 이에 대응하여 하나 이상의 프로그램된 동작들을 생성하는 하나 이상의 센서들, 하나 이상의 메모리들(930-932) 및 다른 컴포넌트들에 저장된 정보들의 최소한 일부를 디스플레이하는 디스플레이 스크린(991)을 포함한다. 소프트웨어에서 구현된 시스템의 일부(944, 945, 946)는 하나 이상의 메모리들(930 내지 932)에 저장될 수 있고 하나 이상의 프로세서들(920)에 의해 실행될 수 있다.
시스템 메모리(930)는 ROM(931) 또는 RAM(932)와 같은 휘발성/비휘발성 메모리의 형태의 컴퓨터 저장 매체를 포함한다. 이러한 컴퓨팅 머신에 의해 판독가능한 매체는 컴퓨팅 시스템(900)에 의해 접근될 수 있는 임의의 이용가능한 매체일 수 있다. 비 제한적인 예시로서, 컴퓨팅 머신에 의해 판독가능한 매체의 사용은 컴퓨터에 의해 판독 가능한 명령들, 데이터 구조들, 다른 실행 가능한 소프트웨어들, 또는 다른 데이터들과 같은 정보의 저장을 포함한다. 컴퓨터 저장 매체는 컴퓨팅 디바이스(900)에 의하여 접근될 수 잇고 요구되는 정보를 저장하는 데 사용될 수 있는 RAM, ROM, EEPROM, 플래시 메모리 또는 다른 메모리 기술, CD-ROM, DVD 또는 다른 광학 디스크 저장소, 마그네틱 카세트들, 마그네틱 테이프, 마그네틱 디스크 저장소 또는 다른 마그네틱 저장소 디바이스들 또는 다른 유형의 장치를 포함하나, 이에 한정되지 않는다.
무선 채널들과 같은 전송 매체는 기계 판독가능한 매체에는 포함되지 않는다. 통신 매체는 일반적으로 판독 가능한 명령들, 데이터 구조들, 다른 실행가능한 소프트웨어 또는 다른 전송 메커니즘을 구현하고 어떠한 정보 전달 매체를 포함한다.
시스템은 시스템은 스타트 업(start-up) 도중과 같은 때에 컴퓨팅 시스템 내의 요소들 사이에서 일반적으로 ROM(931)에 저장된 정보들을 전송하는 것을 돕는 기본적인 루틴(routine)들을 포함하는 BIOS(933)를 포함한다. RAM(932)은 일반적으로 현재 프로세싱 유닛(920)에 의하여 즉각적으로 접근 가능하고 현재 작동되고 있는 소프트웨어 및/또는 데이터를 포함한다. 비 제한적 예시로써, RAM(932)은 운영 시스템(934), 어플리케이션 프로그램들(935), 다른 실행 가능한 소프트웨어(936) 및 프로그램 데이터(937)의 부분을 포함할 수 있다.
컴퓨팅 시스템(900)은 다른 제거 가능한/제거 불가능한 휘발성/비휘발성 컴퓨터 저장 매체를 더 포함할 수 있다. 단지 예시로써, 시스템은 솔리드 스테이트 메모리(solid state memory, 941)를 가진다. 솔리드 스테이트 메모리(941)는 일반적으로 시스템 버스(921)에 인터페이스(940)과 같은 제거 불가능한 메모리 인터페이스를 통해 연결되고, USB 드라이브(951)는 일반적으로 시스템 버스(921)에 인터페이스(950)과 같이 제거 가능한 메모리 인터페이스에 의해 연결된다.
유저는 키보드, 터치 스크린, 소프트웨어 또는 하드웨어 입력 버튼(952), 마이크(963), 마우스, 트랙볼 또는 터치 패드와 같은 포인팅 디바이스 및/도는 스크롤링 입력 컴포넌트를 통해 명령 및 정보를 컴퓨팅 시스템(900)으로 입력할 수 있다. 이러한 그리고 다른 입력 디바이스들은 시스템 버스(921)에 연결되는 유저 입력 인터페이스(960)를 통해 프로세싱 유닛(920)에 종종 연결되나, 병렬 포트, 게임 포트 또는 USB와 같은 다른 인터페이스 또는 버스 구조에 연결될 수 있다. 디스플레이 모니터(991) 또는 다른 유형의 디스플레이 스크린 디바이스는 또한 디스플레이 인터페이스(990)와 같은 인터페이스를 통해 시스템 버스(921)로 연결될 수 있다. 모니터(991)에 이외에, 주변 출력 인터페이스(995)를 통해 연결될 수도 있는 스피커들(997), 바이브레이터(999) 및 다른 출력 디바이스들과 같은 다른 주변 출력 디바이스들을 포함할 수 있다.
컴퓨팅 시스템(900)은 원격 컴퓨팅 시스템(980)과 같은 하나 이상의 원격 컴퓨터들/클라이언트 디바이스들에 논리적 연결을 사용하는 네트워크된 환경에서 작동할 수 있다. 원격 컴퓨팅 시스템(980)은 퍼스널 컴퓨터, 모바일 컴퓨팅 디바이스, 서버, 라우터, 네트워크 PC, 피어 디바이스 또는 다른 일반적인 네트워크 노드일 수 있고, 일반적으로 상기 컴퓨팅 시스템(900)과 연관된 위에 설명된 많은 또는 모든 요소를 포함한다. 도 5에 그려진 논리적 연결들은 예를 들면 블루투스와 같은 개인 네트워크(PAN)(972), 예를 들면 Wi-Fi와 같은 근거리 통신망(LAN)(971), 및 셀룰러 네트워크와 같은 광역 네트워크(WAN)(973)를 포함할 수 있으나, 블루투스와 같은 개인 네트워크를 또한 포함할 수 있다. 그러한 네트워킹 환경은 사무실, 기업 너비의 컴퓨터 네트워크들, 인트라넷들 및 인터넷에 있어서 아주 흔하다. 브라우저 어플리케이션은 컴퓨팅 디바이스에 상주할 수 있고 메모리에 저장될 수 있다.
LAN 네트워킹 환경에서 사용되었을 때, 컴퓨팅 시스템(900)은 Wi-Fi 어댑터 또는 블루투스일 수 있는 네트워크 인터페이스(970)를 통해 LAN(971)로 연결된다. WAN 네트워킹 환경(예를 들면, 인터넷)에서 사용되었을 때, 컴퓨팅 시스템(900)은 일반적으로 WAN(973)을 통하여 구축될 수 있는 커뮤니케이션을 위한 몇몇 수단을 포함한다. 예를 들면, 모바일 통신 기술에 관하여 내부 또는 외부의 라디오 인터페이스는 네트워크 인터페이스(970) 또는 다른 적절한 메커니즘을 통하여 시스템 버스(921)에 연결될 수 있다. 네트워크 환경에서, 컴퓨팅 시스템(900)에 연관된 다른 소프트웨어 또는 그 부분들은 원격 메모리 저장 디바이스에 저장될 수 있다. 비 제한적 예시로써, 원격 컴퓨팅 디바이스(980)에 존재하는 원격 어플리케이션 프로그램들(985)을 포함한다. 도시된 네트워크 연결들은 예시들이고 컴퓨팅 디바이스 간의 커뮤니케이션 링크를 생성하기 위해 사용된 다른 수단들이 있을 것이라고 예상된다.
논의된 바와 같이, 컴퓨팅 시스템(900)은 프로세싱 유닛(920), 메모리(예를 들면, ROM(931), RAM(932), 등), 컴퓨팅 디바이스에 전력을 공급하기 위한 빌트 인 배터리, 배터리를 충전시키기 위한 교류 전력 입력, 디스플레이 스크린, 네트워크에 연결된 원격 컴퓨팅 디바이스와 무선으로 커뮤니케이션하기 위한 빌트 인 Wi-Fi 회로망을 포함할 수 있다.
본 설계는 여기에 도시된 것과 관련하여 설명된 것과 같은 컴퓨팅 시스템에 의해 수행될 수 있다는 것이 인식되어야 한다. 그러나, 본 설계는 서버, 메시지를 다루는데 전용되는 컴퓨팅 디바이스, 분산 컴퓨팅 시스템의 상이한 부분에서 본 설계의 상이한 부분들이 수행되는 분산 시스템에서 수행될 수 있다.
몇몇 실시예들에서, 여기서 논의되는 알고리즘들을 가능하게 하는 소프트웨어들은 기계 판독 가능한 비 일시적 매체에 포함될 수 있다. 기계 판독 가능한 매체는 기계(예를 들면, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함할 수 있다. 예를 들어, 비 일시적 기계 판독 가능한 매체는 읽기 전용 메모리(ROM); 무작위 접근 메모리(RAM), 마그네틱 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스, DVDs, EPROMs, EEPROMs, 플래시 메모리, 마그네틱 또는 광학 카드 또는 전기적 명령을 저장하기에 적합한 임의의 유형의 매체를 포함할 수 있다.
여기서 설명되는 어플리케이션은 소프트웨어 어플리케이션, 모바일 어플리케이션 및 오퍼레이팅 시스템 어플리케이션의 부분인 프로그램을 포함하나 이에 제한되지 않는다. 이 설명의 일부는 컴퓨터 메모리 내 데이터 비트 상의 작업의 상징적인 표현 및 알고리즘의 관점에서 제시된다. 이러한 알고리즘적 설명들 및 표현들은 데이터 프로세싱 분야의 통상의 기술자가 가장 효율적으로 다른 통상의 기술자에게 그들의 작업의 실체를 전달하는 데 사용되는 수단이다. 여기에서의 알고리즘은, 일반적으로 원하는 결과물로 인도하는 자기 지속적인 단계들의 시퀀스로 이해된다. 그 단계는 물리 량을 물리적으로 조작하는 것을 요구하는 단계이다. 일반적으로(필수적인 것은 아니지만) 이러한 양들은 저장되고, 전송되고, 결합되고, 비교되고 그리고 조작될 수 있는 전기적 또는 자기적 시그널들의 형태를 갖는다. 주로 일반적인 사용 상의 이유로 인해 이러한 시그널들을 비트들, 값들, 요소들, 상징들, 캐릭터들, 용어들, 숫자들 등으로 언급하는 것이 편리하다는 것이 증며되었다. 이러한 알고리즘들은 C, C++, HTTP, 자바 또는 다른 유사한 언어들과 같은 다수의 상이한 소프트웨어 프로그래밍 언어로 쓰여질 수 있다. 또한, 알고리즘은 소프트웨어에서의 코드들의 줄로 구현될 수 있고, 소프트웨어에서의 논리 게이트로 구성될 수 있고, 또한 둘의 결합일 수 있다. 일 실시예에서, 로직은 불린 로직(Boolean Logic)의 규칙을 따르거나, 명령들의 패턴을 포함하는 소프트웨어를 따르거나, 둘의 결합을 따르는 전기 회로들로 구성된다. 소프트웨어에서 구현된 알고리즘의 임의의 부분들이 실행가능한 포맷으로 메모리의 부분에 저장되거나 하나 이상의 프로세서에 의해 실행될 수 있다.
그러나, 이러한 그리고 유사한 용어들은 적절한 물리량과 관련이 있으며 단순히 이런 양들에 편의상 붙여진 라벨들임이 주지되어야 한다. 상술한 논의와 명백히 달리 서술되지 않는 한, 설명 전체에 걸쳐 “프로세싱”, “컴퓨팅”, “계산하는”, “결정하는”, “디스플레이하는” 또는 이와 같은 용어들을 이용하는 논의들은 컴퓨터 시스템의 레지스터들 또는 메모리들 내에 물리(전기)량으로 표현된 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장소, 트랜스미션 또는 디스플레이 디바이스 내에서 유사하게 표현되는 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 또는 프로세스를 말한다.
전자 하드웨어 컴포넌트에 의해 수행되는 많은 기능은 소프트웨어 에뮬레이션(emulation)에 의해 복제될 수 있다. 그러므로, 동일한 기능을 달성하기 위해 작성된 소프트웨어 프로그램은 입력-출력 회로에서 하드웨어 컴포넌트의 기능성을 에뮬레이트할 수 있다. 그러므로, 전술한 시스템의 컴퓨팅 디바이스 상에서 하나 이상의 프로세서에 의해 실행되었을 때 컴퓨팅 디바이스가 여기서 설명된 것이 개설된 작업을 수행하도록 야기하는 명령들 및 데이터를 저장하도록 구성된 하나 이상의 비일시적 기계 판독가능한 매체가 여기서 제공된다. 명세서에서 “실시예”, “예시” 등의 참조는 설명된 실시예나 예시가 특정한 특징, 구조 또는 특성을 가진다는 것을 의미하나 모든 실시예가 필수적으로 특정한 특징, 구조 또는 특성을 가질 필요는 없다. 그러한 구(phrase)들은 반드시 동일한 실시예를 말하는 것이 아닐 수 있다. 나아가, 특정한 특징, 구조 또는 특성이 실시예와 연결되어 설명될 때, 명시적으로 지시되지 않더라도 다른 실시예와 연결되어 그러한 특징, 구조 또는 특성에 영향을 미친다는 것은 통상의 기술자의 지식 내라고 생각된다.
전술한 설계 및 그것의 실시예는 상당한 세부사항들로 제시되었으나, 출원인의 의도를 여기에 제시된 설계 및 실시예로 제한하는 것은 아니다. 추가적인 적용 및/또는 수정이 가능하고, 더 넓은 양상에서, 이러한 적용들 및/또는 수정들 또한 포괄된다. 따라서, 이하의 청구범위들로부터 제공되는 범위(이 범위는 적절히 이해된 경우 오직 청구항에 의해서만 한정됨)로부터 벗어나지 않는 전술한 설계 및 실시예들로부터의 변형(departure)들이 만들어질 수 있다.

Claims (20)

  1. 집적 회로를 생산하는 방법으로서,
    복수의 다이를 구비하는 웨이퍼를 생성하는 단계-다이 각각은 무결성(integrity)이 검증될 필요가 있는 자체 집적 회로를 포함함 -;
    상기 웨이퍼의 하나 이상의 다이들 사이의 간격에 위치하는, 하나 이상의 테스트 액세스 포트(test access port, TAP) 회로들의 인스턴스를 포함하는 테스트 회로망을 패브리케이트(fabricate)하는 단계;
    상기 웨이퍼 상의 다이들의 그룹 마다 전원 패드들 및 테스트 패드들의 제 1 행을 상기 웨이퍼 상에서 제조하는 단계 - 상기 전원 패드들과 테스트 패드들의 제 1 열은 그 그룹에서의 모든 다이들 사이에 공유되고 그리고 전기적으로 연결되고, 복수의 테스트 패드들과 복수의 파워 패드들은 그 다이들의 그룹에서 각각의 다이의 무결성을 검증하기 위해 테스팅 또는 프로그래밍 데이터 중 적어도 하나와 운영 전력을 공급하기 위하여 상기 TAP 회로들의 복수의 인스턴스들에 연결됨 -;
    를 포함하는,
    집적 회로를 생산하는 방법.
  2. 제 1 항에 있어서,
    상기 집적 회로의 각각의 인스턴스를 생성하기 위해 상기 다이들을 싱귤레이션(singulation)하는 단계;
    를 더 포함하고,
    상기 싱귤레이션 공정 동안에 상기 다이들 사이의 간격에 위치하는 TAP 회로들의 상기 복수의 인스턴스가 파괴되는,
    집적 회로를 생산하는 방법.
  3. 제 1 항에 있어서,
    TAP 회로 각각은 둘 이상의 다이에 접속(interface)하기 위한 스케일러블 컨트롤러(scalable controller)를 가지고;
    TAP 회로 각각은 스캔 테스트를 거치는 연결된 다이들의 회로망에 액세스하기 위한 로직을 더 포함하고, 외부 테스터는 상기 웨이퍼 상의 다이들의 그룹 마다의 전원 패드들 및 테스트 패드들의 상기 제 1 행을 통해 TAP 회로들에 액세스하고, 상기 TAP 회로는 상기 연결된 다이들의 임베디드 메모리에 대한 정보에 액세스하고 정보를 프로그램하기 위한 로직을 더 포함하고; 그리고
    상기 TAP 회로는 상기 TAP 회로에 연결되는 각각의 개별 다이에 대한 정보를 프로그래밍하기 위해 상기 TAP 회로에서의 컴포넌트들 및 라우팅 패스들을 구성하고 상기 스캔 테스트 데이터를 공급하고 스캔 테스트 데이터의 결과를 수집하기 위해 상기 TAP 회로에서의 컴포넌트들 및 라우팅 패스들을 구성하기 위한 모드 회로망을 더 포함하는,
    집적 회로를 생산하는 방법.
  4. 제 3 항에 있어서,
    둘 이상의 다이들은 TAP 회로 각각에 연결되고,
    각각의 TAP 회로는 각각의 연결된 다이의 임베디드 메모리에 프로그래밍 정보를 개별화(individualize)하기 위해 적어도 상태 머신을 더 포함하고,
    상기 임베디드 메모리는 임베디드 읽기 전용 메모리이고,
    상기 프로그래밍 정보는 연결된 다이의 임베디드 읽기 전용 메모리에 프로그램된 보안 컨텐츠의 OTP(one-time programming) 정보이고, 그리고
    상기 TAP 회로에 연결된 제 1 다이의 임베디드 읽기 전용 메모리의 프로그램된 보안 컨텐츠는 상기 TAP 회로에 연결된 제 2 다이의 임베디드 읽기 전용 메모리에 프로그램된 보안 컨텐츠와 상이한,
    집적 회로를 생산하는 방법.
  5. 제 1 항에 있어서,
    상기 전원 패드들 및 테스트 패드들의 제 1 행은 지리적으로 상기 그룹에서의 상기 웨이퍼 상에서 다이들의 외부에 위치하고, 그리고 싱귤레이션 공정 후에 더 이상 상기 다이들에 연결되지 않는,
    집적 회로를 생산하는 방법.
  6. 제 1 항에 있어서,
    상기 TAP 회로들의 복수의 인스턴스들은 상기 그룹 내에서 직렬로 연결되고,
    상기 TAP 회로들의 인스턴스들의 직렬 체인의 제 1 및 마지막 TAP 회로는 다이들의 상기 그룹에 대한 전원 패드들 및 테스트 패드들의 상기 제 1 행에 연결되고,
    외부 테스터는 데이터를 공급하고 다이 연결을 생성하고,
    다이들의 전체 그룹은 상기 외부 테스터가 하나의 다이를 테스팅하는 것과 같은 동일한 셋의 데이터 및 연결로 상기 외부 테스터에 의해 테스트되는,
    집적 회로를 생산하는 방법.
  7. 제 1 항에 있어서,
    상기 TAP 회로들의 인스턴스들은 스캔 데이터 테스팅과 프로그래밍 값 수행 사이의 모드 전환을 위한 회로망 및 각각의 연결된 다이에서 메모리 내에서 스캔 데이터 테스팅과 프로그래밍 값 수행 둘 다를 위한 회로망을 포함하는,
    집적 회로를 생산하는 방법.
  8. 제 1 항에 있어서,
    상기 웨이퍼 상에서 패브리케이트된 다이의 결과로 생긴 제 1 집적 회로는 인증을 위한 RFID (Radio Frequqency Identification) 컴포넌트 및 회로망을 구비한 ASIC(Application Specific Integrated Circuit)이고,
    그리고 상기 ASIC는 패브리케이트된 ASIC가 싱귤레이션 공정 이후에 싱귤레이트된 ASIC 상에서 지리적으로 외부 테스터에 연결할 와이어를 위한 테스트 패드나 전원 패드들을 가지지 않기 때문에, 그 메모리 내에 패스워드를 포함하는,
    집적 회로를 생산하는 방법.
  9. 제 1 항에 있어서,
    상기 TAP 회로들로부터 시프트 아웃(shift out)된 데이터를 라우트하기 위한 다이들의 열 사이에 둘 이상의 병렬 데이터 버스들을 인스턴스화하는 단계;
    를 더 포함하고,
    상기 TAP 회로들의 상기 인스턴스들은 연쇄적으로 연결되고 이들의 인접한 다이들로 테스트 데이터를 전송하도록 구성된,
    집적 회로를 생산하는 방법.
  10. 제 9 항에 있어서,
    테스팅 타임을 절약하고 다이들의 열로부터의 출력 데이터의 추적을 단순화하기 위하여 TAP 회로들의 스캔 체인(scan chain)의 길이를 효율적으로 줄이기 위해, 상기 TAP 회로들의 상기 인스턴스들은 다이들의 제 1 열에 연결되고 그리고 다이들의 제 2 열에 연결된 상기 TAP 회로들의 상기 인스턴스들과 병렬인 제 1 데이터 버스에 출력 데이터를 전송하고, 상기 다이들의 제 2 열에 연결된 상기 TAP 회로들은 이들의 출력 데이터를 제 2 데이터 버스에 전송하는,
    집적 회로를 생산하는 방법.
  11. 제 1 항에 있어서,
    상기 제 1 TAP 회로에 연결된 다이 각각의 무결성을 검증하기 위하여 상기 테스팅 데이터, 프로그래밍 데이터 및 상기 운영 전력을 제 1 TAP 회로로 공급하는 단계;
    를 더 포함하는,
    집적 회로를 생산하는 방법.
  12. 제 1 항에 있어서,
    상기 TAP 회로들의 상기 복수의 인스턴스들에서의 각각의 TAP 회로에 연결되는 복수의 다이들 및 다이들의 그룹에서 병렬 테스팅과 프로그래밍을 수행하는 단계;
    를 더 포함하는,
    집적 회로를 생산하는 방법.
  13. 제 1 항의 공정에 의해 생산된 집적 회로.
  14. 장치로서,
    입력 패드들 또는 전원 입력 패드들을 가지지 않는 OTP(One Time Programming) 메모리를 구비하는 집적 회로;
    를 포함하고,
    웨이퍼 상에 패브리케이트된 각각의 다이는 상기 다이 자체에 인스턴스화되는 테스트 패드나 다른 입력 패드를 가지지 않고, 패브리케이션 및 테스팅 공정 동안에 상기 웨이퍼 상의 다이들의 그룹 마다의 전원 패드들 및 테스트 패드들의 제 1 행으로부터 그 테스트 시그널링과 전력을 수신하도록 구성되고,
    상기 다이로부터 생산되는 상기 집적 회로는 다이 싱귤레이션 공정 동안 상기 전원 패드들 및 테스트 패드들의 제 1 열이 단절되기 때문에 외부 무선 리더로부터 작업 동안에 운영 전력을 무선으로 수신하기위한 인덕티브-커패서티브(inductive-capacitive) 회로를 가지는,
    장치.
  15. 제 14 항에 있어서,
    상기 집적 회로는 트래킹을 위한 RFID(Radio Frequency Identification) 컴포넌트 및 회로망을 구비한 ASIC(Application Specific Integrated Circuit)이고,
    상기 ASIC는 패브리케이트된 ASIC가 싱귤레이션 공정 이후에 싱귤레이트된 ASIC 상에 외부 테스터에 접속하기 위한 와이어를 위한 전원 패드들 또는 테스트 패드들을 지리적으로 가지지 않기 때문에 그 자체의 메모리 내에 패스워드를 포함하는,
    장치.
  16. 장치로서,
    스캔 데이터 테스팅과 프로그래밍 값 수행 사이의 모드 전환을 위한 회로망 및 각각의 연결된 다이 상의 메모리들에서의 및 프로그래밍 값 수행 및 스캔 데이터 테스팅 둘 다를 위한 회로망을 포함하는 TAP 회로를 포함하고,
    상기 TAP 회로는 웨이퍼 상의 둘 이상의 다이에 접속하기 위한 스케일러블 컨트롤러를 갖는,
    장치.
  17. 제 16 항에 있어서,
    상기 TAP 회로는 지리적으로 웨이퍼 상의 다이들 사이의 간격에 패브리케이트되고,
    상기 TAP 회로는 스캔 테스트를 거치는 연결된 다이들의 회로망에 접근하기 위한 로직을 더 포함하고,
    상기 TAP 회로는 상기 연결된 다이들의 임베디드 메모리로 정보에 접근하고 정보를 프로그래밍하기 위한 로직을 더 포함하고,
    상기 TAP 회로는 상기 TAP 회로에 연결된 각각의 개별 다이에 대한 정보를 프로그램하기 위해 TAP 회로에서의 컴포넌트들 및 라우팅 패스들을 구성하고 그리고 스캔 테스트 데이터를 공급하고 상기 스캔 테스트 데이터의 결과를 수집하도록 상기 TAP 회로 내에서의 컴포넌트들 및 라우팅을 구성기 위한 모드 회로망을 더 포함하는,
    장치.
  18. 제 16 항에 있어서,
    상기 TAP 회로는 상기 웨이퍼 상에 패브리케이트된 제 1 전원 패드와 제 1 테스트 패드를 연결하도록 구성되고,
    외부 테스터는 상기 제 1 테스트 패드 및 상기 제 1 전원 패드를 통해 상기 TAP 회로망에 액세스하고,
    상기 제 1 테스트 패드 및 상기 제 1 전원 패드는 지리적으로 웨이퍼 상에서 다이 외부에 위치하고, 그리고, 싱귤레이션 공정 후에 더 이상 상기 다이들 또는 상기 TAP 회로에 연결되지 않는,
    장치.
  19. 제 16 항에 있어서,
    둘 이상의 다이들이 각각의 TAP 회로에 연결되고,
    TAP 회로 각각은 최소한 각각의 연결된 다이의 임베디드 메모리의 프로그래밍 정보를 개별화하기 위한 카운터 및 상태 머신을 적어도 더 포함하는,
    장치.
  20. 제 19 항에 있어서,
    상기 임베디드 메모리는 임베디드 읽기 전용 메모리이고,
    상기 임베디드 읽기 전용 메모리 내의 프로그래밍 정보는 연결된 다이의 상기 임베디드 읽기 전용 메모리에서의 보안 컨텐츠의 OTP(One Time Programming) 정보이고,
    상기 TAP 회로에 연결된 제 1 다이의 상기 임베디드 읽기 전용 메모리 내의 프로그램된 보안 컨텐츠는 상기 TAP 회로에 연결된 제 2 다이의 상기 임베디드 읽기 전용 메모리에 프로그램된 보안 컨텐츠와 상이한 보안 컨테츠인,
    장치.
KR1020197029469A 2017-03-07 2018-03-07 집적 회로를 위한 장치, 시스템 및 방법(apparatus, system and method for an integrated circuit) KR102513288B1 (ko)

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KR1020227037220A KR102513287B1 (ko) 2017-03-07 2018-03-07 집적 회로를 위한 장치, 시스템 및 방법

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