CN110392838A - 用于集成电路的设备、系统和方法 - Google Patents

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Abstract

制造集成电路的步骤如下进行论述。创建具有多个管芯的晶片，其中每个管芯包含其自己的集成电路。制造位于晶片管芯之间的边缘中的TAP电路系统的多个实例。在晶片上制造晶片上每组管芯一行测试焊盘和电源焊盘，其中该行测试焊盘和电源焊盘在该组中的所有管芯之间电连接和共享。测试和电源焊盘连接到TAP电路系统的链，以便供应操作功率以及测试数据，以验证该组管芯中每个管芯的完整性。将管芯切单以创建集成电路的每个实例，并且在切单过程期间，位于管芯之间的边缘中的TAP电路系统被破坏。

Description

用于集成电路的设备、系统和方法
相关申请
本申请基于35USC 119要求美国临时专利申请SN 62/468,198的优先权，该申请标题为“超小型专用集成电路设备、系统和方法(Ultra-miniature application-specificintegrated circuit apparatus,system and methods)”，提交于2017年3月7日，其公开内容通过引用整体并入本文。
政府权利
本发明是在国防高级研究计划局授予的合同号HR0011-15-C-0010下借助于政府支持完成的。政府拥有本发明中的某些权利。
技术领域
本公开的实施例总体涉及集成电路，诸如专用集成电路(ASIC)。更具体地，一种实施例涉及超小型ASIC装置和系统，以及用于编程和测试此类装置和系统的方法。甚至更具体地，该实施例的各方面涉及用于标记和/或跟踪的小型RFID(射频识别)部件。
发明内容
本文提供的内容可以是用于集成电路的各种方法、设备和系统。
在一个实施例中，论述了制造集成电路的方法。该方法包括诸如以下的步骤。创建具有多个管芯的晶片，其中每个管芯包含其自己的需要验证其完整性的集成电路。制造测试电路系统，其包括位于晶片管芯之间的边缘中的测试访问端口(TAP)电路系统的多个实例。在晶片上制造晶片上的每组管芯的第一行测试焊盘和电源焊盘，其中该行测试焊盘和电源焊盘在该组中的所有管芯之间电连接和共享。多个测试焊盘和多个电源焊盘连接到TAP电路的多个实例的链，以便供应操作功率以及测试数据以验证该组管芯中的每个管芯的完整性。将管芯切单以创建集成电路的每个实例，并且在切单过程期间，破坏位于管芯之间的边缘中的测试电路系统，该测试电路系统包括TAP电路的多个实例。
论述了许多实施例。
附图说明
附图涉及本文提供的设计的一些实施例，在附图中：
图1示出了晶片上的管芯的切片组的实施例的图示，其中该组中在晶片上制造的每个管芯都在地理上没有在管芯自身上实例化的测试焊盘和其他输入焊盘；并且相反，在制造测试过程期间，每个管芯及其相关联的TAP电路系统从晶片上的每组管芯的一行测试焊盘和电源焊盘接收其测试信令和功率。
图2示出了包含一次性编程(OTP)电路系统和扫描测试电路系统两者的TAP电路的示例实例的实施例的图示。
图3示出了外部测试仪的实施例的图示，该外部测试仪供应数据并进行连接，就像该外部测试仪正在测试单个管芯一样；然而，管芯的整个切片组将由该外部测试仪用基本上相同的数据集和连接进行测试，就像该外部测试仪正在测试单个管芯一样。
图4示出了扫描测试字中的示例扫描测试时序移位和扫描输出结果数据的实施例的图示。
图5示出了切片组中的管芯的菊花链和相关联的TAP电路中的唯一数据的一次性编程的示例的图示。
图6示出了管芯及其相关联的TAP电路中的一次性编程的示例周期和时序的实施例的图示。
图7示出了通过经由测试批次的并行测试和编程层次结构与测试批次内的切片管芯组使用可扩展方法来改进管芯的晶片面积利用的示例系统的实施例的图示。
图8示出了根据切片大小和测试仪频率编程OTP切片所需的示例测试仪时间的实施例的图表。
图9示出了使用每组不同管芯的每个晶片的示例数量的测试仪组的实施例的表格。
图10示出了用于每个OTP位的示例性切片编程字格式的实施例的图示。
图11示出了具有射频识别组件和用于标记/跟踪的电路系统的专用集成电路的示例实例的实施例的图示，其中ASIC在其存储器中包含不可克隆的密码，因为制造的ASIC在切单过程后在切单的ASIC上在地理上没有测试焊盘和电源焊盘用于与外部测试仪的导线连接。
图12示出了一个或多个计算装置的实施例，其可以是用于制造本文论述的集成电路的系统的一部分。
虽然设计具有各种修改、等同物和替代形式，但是在附图中通过示例的方式示出了其特定实施例，并且现在将对其特定实施例进行详细描述。应当理解，设计不限于所公开的特定实施例，而是——相反——意图是使用特定实施例覆盖所有修改、等同物和替代形式。
具体实施方式
在以下描述中，可以阐述许多具体细节，诸如特定数据信号、命名组件、框架数等的示例，以便提供对本设计的透彻理解。然而，对于本领域普通技术人员明显的是，可以在没有这些具体细节的情况下实践本设计。在其他情况下，没有详细描述公知的组件或方法，而是在框图中描述，以便避免不必要地模糊本设计。进一步地，可以进行特定数字引用诸如第一计算装置。然而，特定数字引用不应被解释为文字顺序，而是解释为第一计算装置与第二计算装置不同。因此，所阐述的具体细节可以仅是示例性的。具体细节可以在本设计的精神和范围内变化，并且仍被设想在本设计的精神和范围内。术语“耦合”被定义为意味着直接连接到组件或通过另一个组件间接连接到组件。
通常，论述不具有输入引脚和电源输入引脚的具有一次性可编程存储器的集成电路的一个或多个实施例。在晶片上制造的每个管芯在地理上都没有在管芯自身上实例化的测试焊盘和其他输入焊盘；并且相反，在制造和测试过程期间，从晶片上的每组管芯的一行测试焊盘和电源焊盘接收其测试信令和功率。此外，由管芯制造的集成电路具有电感电容电路，用于在其操作期间从外部无线读取器无线接收其操作功率，因为在管芯切单过程期间切断了该行测试焊盘和电源焊盘。
图1示出了晶片上的管芯切片组的实施例的图示，其中该组中在晶片上制造的每个管芯都在地理上没有在管芯自身上实例化的测试焊盘和其他输入焊盘；并且相反，在制造测试过程期间，每个管芯及其相关联的测试访问端口(TAP)电路系统从晶片上的每组管芯的一行测试和电源焊盘接收其测试信令和功率。
参考图1，图1中的示例切片组100具有以下属性：八列和十六行管芯，其组成每个切片组一百二十八个管芯；六十四个TAP电路(TAP电路中每个解串器两个管芯)，其位于管芯之间并以串行链方式连接；以及一行五个测试焊盘——Shift_In、Shift_Out、Shift_En、Shift_Clk、SMode(以选择扫描测试或OTP)，以及六个电源焊盘——vPP、vQQ、vRR、vDD、用于vSS的两个。在该图中，左右相邻管芯之间的每条暗线是TAP电路。TAP电路向那些相邻管芯供应测试数据，并然后并行地在其自己的数据总线上发送输出数据。外部测试仪的探针与示例五个测试焊盘接触，并与示例六个电源焊盘接触。
创建具有多个管芯的晶片。在制造之后，每个管芯都需要用TAP电路验证其完整性。因此，包括测试访问端口(TAP)电路系统的多个实例的测试电路系统在晶片的管芯之间的边缘(margin)/缝隙(street)中制造。注意，整个晶片或晶片的一部分可以被验证其完整性。测试电路系统被配置为将编程内容支持到每个管芯上的内部只读存储器中并支持每个管芯的晶片级测试。
再次，TAP电路在地理上位于晶片上的管芯之间的边缘中。每个切片组紧密地封装在切片组中的管芯之间的窄边缘内。窄边缘允许更多的管芯放置在相同尺寸的晶片上。因此，多个TAP电路在切片内串联连接。TAP电路的电路系统位于管芯之间的边缘中(例如，在以其他方式未使用的空间中)。串行链中的第一个和最后一个TAP控制器连接到测试焊盘行。
在边缘中定位TAP电路的两个原因包括：
1)有机会在TAP电路中共享解串器以编程多于一个OTP(在不同的管芯中)。优点是：
a.使多个OTP能够同时编程；因此，减少了晶片级的整体编程时间。
b.减小切片编程字的长度(并因此减少移位时间)，这与链中的解串器的数量成正比。
c.更少的解串器意味着更低的功耗，这可以实现更快的测试仪时钟频率。
2)进入管芯中的并行接口使得对手更难成功地入侵切单管芯的OTP，因为例如需要访问至少十一个引脚，即五个测试引脚和六个电源引脚。
TAP电路串联连接。多个TAP电路可以作为串行扫描链在组内串联连接。链的长度是可扩展的——它可以是任何数量，直到晶片上的管芯总数。
具有其OTP编程电路的小型TAP电路位于管芯之间的缝隙中，并且这将在管芯切单过程期间被消除或破坏。因此，管芯被切单以创建集成电路的每个实例。在切单过程期间，包括位于管芯之间的边缘中的TAP电路系统的多个实例的测试电路系统被破坏。晶片的缝隙可以边缘约为100μm，这允许用锯(saw)或通孔蚀刻进行切单。
在一个示例测试仪中，来自外部测试仪的并行接口可以具有例如23根导线。来自该测试仪的串行接口将需要更少的测试焊盘和导线，但需要逻辑来解串，诸如十一根导线和对应的焊盘。如上所述，TAP电路系统在管芯外部位于缝隙中。再次，将该TAP电路系统定位在缝隙中并保持与管芯的并行接口的强有力理由与安全性有关。在切单期间切断的更多导线和对应的测试和电源焊盘使得对手更难以将功能接口复原到OTP存储器。另外，虽然很小，但编程电路系统仍然代表在创建最终集成电路之后没有操作用途的区域和功率。用于所提出的设计的TAP电路中的OTP编程和扫描测试电路系统(解串器)相当简单，并且可以估计为占据例如约300平方微米以舒适地适合边缘(80um x 40um＝320um2可用)。
接下来，各种焊盘提供对从外部测试仪到晶片上的管芯的功率和数据的访问。测试焊盘和电源焊盘在地理上位于组中管芯外部的晶片上。在晶片上制造晶片上每组管芯的示例数量的一行测试焊盘和电源焊盘。该行测试焊盘和电源焊盘在该组中的所有管芯之间电连接和共享。外部测试仪经由晶片上每组管芯的该行测试焊盘和电源焊盘访问TAP电路系统。多个测试焊盘和多个电源焊盘连接到TAP电路系统的多个实例的链，以便供应操作功率以及测试数据以验证该组管芯中的每个管芯的完整性。注意，测试焊盘和电源焊盘在地理上位于组中管芯外部的晶片上。
每个TAP电路具有可扩展控制器以与两个或更多个管芯接合。每个TAP电路还包括用于访问经历扫描测试的连接管芯的电路系统的逻辑。TAP电路系统还包括逻辑以对用于OTP编程的连接管芯的嵌入式存储器的信息进行访问和编程。TAP电路系统还包括模式电路系统以配置TAP电路中的路由路径和组件，以供应扫描测试数据并收集所得的扫描测试数据，以及配置TAP电路中的路由路径和组件以便为管芯组中的每个单独管芯对信息进行编程。
TAP电路的多个实例在切片组内串联连接。TAP电路实例的串行链中的第一个和最后一个TAP电路连接到用于该组管芯的第一行测试焊盘和电源焊盘。外部测试仪供应数据并建立连接，就像该测试仪正在测试单个管芯一样；然而，管芯的整个切片组由该外部测试仪用基本上相同的数据集和连接进行测试，就像该外部测试仪正在测试单个管芯一样。
利用扫描链和扫描测试向量经由电源和测试焊盘通过TAP电路测试管芯的一些数字逻辑。可以在设计中替换特殊的扫描触发器以支持这种类型的测试。它是一种出色的测试方法，具有极佳的故障覆盖率和较低的测试仪时间。
在一个实施例中，目的是使用商用测试仪(例如Terradyne J750)和探针卡在晶片级测试期间对板载一次性编程存储器进行编程。挑战包括用于探测的焊盘几乎与管芯一样大。因此，如果制造成为制造的管芯的一部分，则每个焊盘消除晶片上的一个或多个潜在的管芯部位。OTP需要访问例如11到23个引脚来进行编程。焊盘行可以与测试仪测试所需的焊盘数量一样长。在管芯切单期间，OTP编程引脚/焊盘将被切断；最终管芯根本没有IO引脚/焊盘。OTP编程电路系统中的一些可以位于管芯之间的边缘中，并且作为切单过程的一部分也被破坏。一旦OTP被编程，外部导线的OTP编程焊盘在管芯切单期间被切断。
该过程可以创建具有一次性可编程存储器的集成电路的实例，该集成电路没有输入引脚和电源输入引脚。晶片上制造的每个管芯在地理上都没有在管芯自身上实例化的测试焊盘和其他输入焊盘；并且相反，在制造和测试过程期间，从晶片上的每组管芯的一行测试焊盘和电源焊盘接收其测试信令和功率。每个管芯具有天线电路，以在其操作期间从外部无线读取器无线地接收其操作功率，因为这些引脚在管芯切单过程期间被切断。
在一个实施例中，在晶片上制造的示例集成电路是具有射频识别组件和用于标记/跟踪的电路系统的专用集成电路。ASIC在其存储器中包含不可克隆的密码，因为制造的ASIC在切单过程之后在切单的ASIC上在地理上没有测试焊盘和电源焊盘用于与外部测试仪的导线连接。
在实施例中，在管芯列之间实例化两个或更多个并行数据总线数据行，以路由从TAP电路移出的数据。TAP电路的实例以链形连接，并被配置为向其相邻管芯供应测试数据。连接到第一列管芯的TAP电路的实例然后在第一数据总线上将其输出数据并行地发送到与第二列管芯连接的TAP电路的实例，然后该实例将其输出数据在第二数据总线上发送，它们都有效地减少了TAP电路扫描链的长度，以节省测试仪时间并简化保持对来自管芯列的输出数据的跟踪。再次，切片组的管芯是灵活的，因为它适应每个TAP电路的可扩展数量的管芯，以及其链长中的任何数量的TAP电路。
每个TAP控制器具有数据包格式，该数据包格式被配置用于将测试和编程信息传送到每个单独的管芯。在一个实施例中，TAP控制器与TAP控制器左侧上的第一ASIC和TAP控制器右侧上的第二ASIC接合。在一个实施例中，TAP控制器与TAP控制器左上方上的第一ASIC、TAP控制器左下方上的第二ASIC、TAP控制器右上方上的第三ASIC以及TAP控制器右下方上的第四ASIC接合。
图2示出了包含OTP编程电路系统和扫描测试电路系统两者的TAP电路的实施例的图示。
参考图2，示例TAP电路200包含以下的组合：移位寄存器、状态机、多路复用器(其耦合到Shift_In输入、Shift_Out输出、Shift_Clock输入、Shift_Enable输入和SMode选择输入)、边缘检测电路、命令解码电路、状态机、计数器和用于传递该扫描测试数据和OTP内容的多个路由路径。TAP电路系统的实例包含用于扫描数据测试和在每个连接管芯上的存储器中执行编程值两者的电路系统，以及包含用于在扫描数据测试和执行编程值之间切换模式的电路系统。
可以将状态机设置为将TAP电路配置为以两种模式中的一种进行操作：OTP编程或基于sMode输入的扫描测试。
在扫描测试模式中，TAP电路可以在扫描测试数据中移位，并然后移出该测试数据。对于扫描测试字中的示例扫描测试时序移位和扫描输出所得数据，参见图4。扫描测试发生在扫描链通过切片组中的所有管芯串行化的情况下。这使得所有管芯能够共享一个扫描端口(例如，4个测试焊盘)。
每个TAP电路包含移位寄存器，计数器和状态机的组合，以使每个连接管芯的嵌入式存储器中的编程信息个性化。嵌入式存储器可以是嵌入式只读存储器。嵌入式只读存储器中的编程信息可以是连接管芯的嵌入式只读存储器中的安全内容的一次性编程信息。连接到该TAP电路的第一管芯的嵌入式只读存储器中的编程安全内容在安全内容方面与编程到和该TAP电路连接的第二管芯的嵌入式只读存储器中的安全内容不同。每个连接管芯都会发生相同的过程。
可以通过TAP电路中的相同的扫描链布线和电路系统中的一些来编程OTP。
在OTP模式中，TAP电路可以在OTP数据中移位。对于示例OTP编程周期-时序，参见图6。对于切片组中管芯和相关联TAP电路的菊花链中的唯一数据的OTP编程的示例，另参见图5。
注意，在一个实施例中，在图10中为说明性设计呈现了示例性切片编程字格式。格式是灵活的，因为它适应每个TAP电路的任意数量的管芯，以及任何链长。为每个OTP提供单独的启用(Shift_Enable)，以提供用于浸泡(soak)/修复操作的单独控制。包括地址字段以支持用于特定OTP位的浸泡/修复的随机寻址。测试仪时钟频率使OTP编程电路可以计算出合适的写脉冲宽度。为Q位分配字段，想法是OTP编程电路首先将“写”该位；并然后它将“读取”该位并将其放入Q字段中以用于在测试仪返回进行验证。可以分配附加字段以报告来自管芯的其他测试状态(诸如BIST的结果)。
图3示出了外部测试仪300的实施例的图示，该外部测试仪300提供数据并进行连接，就像该外部测试仪正在测试单个管芯一样。注意，系统形成测试组(批次)，其由许多切片组成......多达与测试仪IO引脚数一样多。然后对测试组(批次)进行并行测试/编程。包括管芯切片的整个批次将由该外部测试仪用基本上相同的数据集和连接进行测试，就像该外部测试仪正在测试单个管芯一样。晶片上的管芯批次将被并行测试，例如批次0至批次K。在并行测试的每批管芯中，管芯切片组，每个切片组由其自己的TAP电路链以及电源和测试焊盘行形成，也将用基本相同的数据集和连接并行测试，就像该外部测试仪正在测试单个管芯一样。另见图7。
在操作上，数据流被移位到切片中的每个管芯的OTP编程电路结构中；一旦所有位移入，所有OTP的第一地址被同时编程到形成该切片的管芯链中的每个管芯中。然后对所有地址重复该过程。当移入第二地址的数据流时，先前的数据流(来自第一地址)出现在ShiftOut信号上；这为OTP编程电路提供了返回状态(诸如该位是否被成功编程)的机会。
使用该方法编程一组OTP所需的时间是移位所花费的时间和编程所花费的时间的总和：
PgmTime＝NumOtpBits*ShiftInTime+NumOtpBits*OtpBitPgmTime+ShiftOutTime
(编程时间＝otp位数量*移入时间+otp位数量*otp位编程时间+移出时间)
类似地，数字电路系统的扫描测试可以利用相同的IO焊盘和布线。概念略有不同，因为扫描菊花链将通过每个管芯，其中每个管芯接收相同的测试向量。测试时间确定如下：
ScanTestTime＝(NumFF/die*NumDie/slice*NumTestVectors+1)*ShiftInTime
(扫描测试时间＝(FF数量/管芯*管芯数量/切片*测试向量数量+1)*移入时间)
再次，系统现在可以对该批管芯以及连接到TAP电路链中的每个TAP电路的多个管芯执行并行测试和编程两者。测试批次正在被并行测试，并且在批次内并行测试若干切片组。每个切片组都作为一个单元进行测试和编程，即使它包含许多管芯。高度并行性大大减少了测试仪时间(参见图8)。此外，测试组中的切片数量可以根据可用的测试仪进行调整，以最小化总体测试成本(参见图9)。例如，具有512个通道的通用数字ASIC测试仪可以同时测试32个切片组，每个组具有多个管芯，诸如128个管芯。
设定管芯组大小/切片大小的设置以优化所花费的测试仪时间量并增加每个晶片的管芯之间以小边缘封装的管芯的量。切片组的大小可扩展性通常基于测试仪时间、可用测试仪的量，并且如果在测试TAP电路的任一个中的TAP电路的链中产生有缺陷的TAP电路，然后切片中的所有管芯都可以被认为是有缺陷的，则根据管芯数量以较大切片进行加权。
切片组由例如多个管芯单元加上一组共享的测试电路系统组成。通过在许多管芯之间共享测试电路系统，可以大大改进可产出的产品与测试电路系统的面积比。所描述的方法是可扩展的；从而，能够对切片中的管芯数量进行经济权衡，以优化每个管芯和所得集成电路的总体单位成本。进一步地，所公开的方法基本上不对管芯的面积进行增加并且可以在多个管芯之间共享。
图7示出了用于通过使用可扩展方法经由测试批次和测试批次内的管芯切片组的并行测试和编程层级来改进管芯的晶片面积利用的示例系统的实施例的图示。现在参考图7，用于改进晶片面积的测试和编程超小型ASIC的可扩展方法包括：物理实现的分层方法，以改进晶片面积利用率；ASIC测试的分层方法，以改进晶片面积利用率；在超小型ASIC上初始化一次性可编程存储器的面积效率方法；以及测试超小型ASIC的面积效率方法。
在当前的实施方式中，高密度测试焊盘部位至少为50um×50um，间距为70um，基于常用的“扫描”测试，需要至少6个焊盘来测试ASIC。使用3x2交错配置，测试焊盘部位将为230um x 140um。超小型ASIC尺寸的示例是100um x 100um。结果是，总晶片面积中仅有24％代表可产出的产品，其余76％专用于测试焊盘。此外，对嵌入在ASIC内的存储器装置进行编程通常需要多得多的(超过6个)测试焊盘来形成地址总线和控制信号，进一步削弱了面积利用率。另外，由于问题是测试电路系统和产品电路系统之间的相对尺寸中的一个，因此可扩展性对于在一般情况下实现经济平衡是必要的。
另一个已知的限制是“划线缝隙”宽度，即相邻ASIC之间的边缘。虽然较小的边缘是可能的，但典型的宽度为80um，这适应切割锯片的切口，并为ASIC代工厂提供硅片面积以放置“晶片验收测试”(WAT)电路系统。与示例100um x 100um超小型ASIC的尺寸相比，结果是只有31％的总晶片面积代表可产出的产品，其余69％专用于划线缝隙。
可以利用分层布图规划来优化面积利用率，如图7所示。提供给代工厂的是掩模版设计、ASIC集合，就像它是单个设计一样。在掩模版外部可以存在较大的外部边缘，并且较大的外部边缘可以包含代工厂的WAT电路系统。在掩模版内，使用较窄的内部边缘，其包括测试电路系统。该方法允许我们在掩模版内保持高利用率。
可以将掩模版细分为多个相同的切片；每个都包含为测试实现方式目的而优化的若干管芯/ASIC。每个切片都有自己的一组探针测试焊盘，用于电源、测试和OTP(一次性可编程)编程。切片可以与掩模版一样大。
分层布图规划提供了独立地优化硅面积利用率和ASIC测试实现方式(包括OTP编程)的分层、可扩展的方法。
分层布图规划由切片组成，这允许我们引入“测试批次”的概念。如图7所示，测试批次也由若干切片组成，但不一定与掩模版相同。换句话说，测试批次是切片的“逻辑”分组，而掩模版是切片的物理分组。由于晶片包括掩模版和切片的规则图案，因此可以设计探针卡和分步重复图案用于基于测试批次而不是掩模版的测试。
使用测试批次，晶片测试过程是完全可扩展的，即使在制造晶片之后，也能够针对不同的测试仪经济地优化晶片测试处理。可以基于切片、基于掩模版、基于子掩模版、基于多个掩模版或甚至跨掩模版执行测试。
图11示出了具有射频识别组件和用于标记/跟踪的电路系统的专用集成电路的示例实例的实施例的图示。ASIC在其只读存储器中包含不可克隆的密码，因为制造的ASIC在切单过程之后在切单的ASIC上在地理上没有测试焊盘和电源焊盘用于与外部测试仪的导线连接。
超小型专用集成电路可以具有许多实现方式。一个示例是“不可克隆的”RFID(射频识别)芯片，诸如在PCT专利申请公布号WO 2016/133601中描述的。
这些和其他超小型ASIC非常小，通常具有例如100平方微米的范围内的2维面积和约50微米或更小的范围内的厚度。查看描绘亚伯拉罕林肯总统的美国硬币，单个超小型ASIC可以放在林肯的鼻子上。超小型ASIC，例如RFID芯片可以附接到主机组件，诸如封装集成电路(IC)芯片。为了区分从主机组件引用的超小型ASIC，并且因为其小尺寸，术语“管芯”可以用于指代超小型ASIC。
“不可克隆”可以指在小型化芯片中包括例如通过加密来防止入侵的识别码。这些小型化芯片的实现方式可以包括，例如，适用于认证电子组件的出处的电子标签，其目的是检测和/或防止伪造部件，以及其他形式的供应链质量保证。这些小型化、安全的电子标签可以用于提供芯片组或IC的“安全”版本，或提供对存在伪造风险的产品(诸如消费产品，包括高端葡萄酒、服装、手表等，以及药剂、药品、装置(例如支架)等)的真实性的验证。
在一些实现方式中，提供小形状因子(例如，在约100um×100um范围内)的定制电子“管芯”。这些实现方式可以为每个部件提供低成本，从而实现广泛采用。小型电子标签的一些示例实现方式包括完整的256位加密、安全的非易失性密钥存储和不可克隆的入侵传感器。在所公开的电子标签的一些设计中，当在读取器“探针”的近场中时，通过(射频)RF能量的感应耦合可以发生功率和数据传递。定制的读取器探针可以包含适当的RF频率和功率以使用功率和双向数据通道两者与标签通信，例如通过在挑战/响应协议中起作用。定制读取器板可以包含用于从管芯接收返回数据的电路系统，并且结合到安全验证服务器过程的安全链接，该加密数据(例如，密文)用于确定管芯的保真度。在一些实现方式中，可以将管芯组装在“已知良好”主机IC的封装内，从而允许定期检查，例如，当主机组件通过供应链进行布设时。
该设计包括(i)超小型ASIC的晶片级测试和编程(其中“超小型”包括ASIC，其矩形尺寸非常小以至于不相称的硅面积量专用于测试可访问性)和(ii)从读取器到管芯的功率耦合，其中需要从读取器到管芯的所需耦合因子以确保成功的管芯操作。
对于功率耦合，可以使用双读取器侧线圈，其中一个读取器侧线圈用于功率通道(或多个通道)，而另一个读取器侧线圈用于数据通道(或多个通道)。对应的双线圈设置在管芯上，并设计成在所选择的RF频率下工作以用于功率和数据通道。读取器侧线圈被配置为例如实现对管芯的最佳耦合因子。
所公开的技术可以有益于涉及超小型装置的任何ASIC设计。
图10示出了用于每个OTP位的示例性切片编程字格式1100的实施例的图示。格式是灵活的，因为它适应每个TAP电路的任何数量的管芯，以及任何链长。为每个OTP提供单独的启用，以提供用于浸泡/修复操作的单独控制。包括地址字段以支持用于特定OTP位的浸泡/修复的随机寻址。测试仪时钟频率使OTP编程电路可以计算出合适的写脉冲宽度。为Q位分配字段，想法是OTP编程电路将首先“写”该位；并然后它将“读取”该位并将其放入Q字段以用于回到测试仪进行验证。可以分配附加字段以报告来自管芯的其他测试状态(诸如BIST的结果)。
需要重新编程(浸泡)OTP位的速率预期为大约每10,000位1个，或约每22.3个管芯1个；因此每个切片1次或2次修复/浸泡操作。此设计基于测试仪程序跟踪失败的编程并在违规地址发出修复/浸泡命令，仅启用需要修复的一个装置。
用于说明性设计的OTP编程和扫描测试电路系统相当简单并且估计占据约300um2并且将舒适地适合于缝隙(100um x 20um＝2000um2可用)。
尽管没有明确说明，但应该提到的是，说明性设计可以容易地适用于完成管芯的测试：
数据格式可以包括用于控制模拟和/或数字内置自测试的命令，以及用于管芯报告结果的字段。
图8示出了根据切片尺寸和测试仪频率对OTP切片进行编程所需的示例测试仪时间的实施例的图表800。在一个示例中，该图表800示出了基于编程的448位(说明性设计)和每个切片编程字22位的数据。该特定设计的测试/编程时间基于每个切片64个解串器，在使用50MHz测试仪时钟时为56ms。基于700FF/管芯和25个测试向量的扫描测试时间约为额外的46ms。
根据测试仪的能力可以将测试组定义为包括若干切片。例如，TeradyneJ750可以有512个数字IO。由于切片需要4根导线，因此可以同时编程128个切片。进行数学计算，128切片/组×128组＝16384管芯(其在～50ms内编程并测试)。在测试组内，并非所有切片都必须属于同一掩模版。
注意，原子单元是物理上的一个切片；“测试组”纯粹是概念性的——它不是物理设计的一部分，并且可以在事后适应测试仪能力。
继续说明性设计的属性，现在论述晶片的总测试仪时间。图9示出了使用每组不同管芯的每个晶片的示例数量的测试仪组的实施例的表格1000。在图9的示例中，说明性地具有用于具有2,000,000个管芯的晶片的122个组。122x 102ms＝12.44秒。在测试仪时间以0.10美元/秒的价格我们计算每个晶片1.244美元。以每个晶片200万个管芯，每个晶片的测试成本可以忽略不计；至少对于OTP编程。
返回参考图1，可以通过将管芯更紧密地封装在切片内同时保持从切片到切片的标准间隔来提供进一步的改进。该方法提供了面积利用率的改进，同时仍然允许正常的划线-缝隙用于切片之间的切割和WAT结构。例如，将切片内的划线-缝隙宽度减小到40um将切片内的面积利用率从31％改进到51％。使用干蚀刻方法而不是机械锯进行ASIC切单，缝隙宽度可以是10um或更小，将切片面积利用率改进到83％。
图12示出了一个或多个计算装置900的实施例，其可以是用于制造本文所论述的集成电路的系统的一部分。计算装置可以包括用于执行指令的一个或多个处理器或处理单元920、用于存储信息的一个或多个存储器930-932、用于接收从计算装置900的用户输入的数据的一个或多个数据输入组件960-963、包括管理模块的一个或多个模块、用于建立通信链路以与计算装置外部的其他计算装置通信的网络接口通信电路970、一个或多个传感器(其中来自传感器的输出用于感测特定触发条件并然后对应地生成一个或多个预编程的动作)，用于显示存储在一个或多个存储器930-932中的信息中的至少一些的显示屏991，以及其他组件。注意，在软件944、945、946中实现的该系统的部分可以存储在一个或多个存储器930-932中并由一个或多个处理器920执行。
系统存储器930包括易失性和/或非易失性存储器形式的计算机存储介质，诸如只读存储器(ROM)931和随机存取存储器(RAM)932。这些计算机器可读介质可以是任何可用的可以由计算系统900访问的介质。作为示例而非限制，计算机器可读介质使用包括存储信息，诸如计算机可读指令、数据结构、其他可执行软件或其他数据。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存存储器或其他存储器技术、CD-ROM、数字通用盘(DVD)或其他光盘存储装置、磁带盒、磁带、磁盘存储装置或者其他磁存储装置，或可以用于存储所需信息并且可以由计算装置900访问的任何其他有形介质。暂时性介质诸如无线信道不包括在机器可读介质中。通信介质通常包含计算机可读指令、数据结构、其他可执行软件或其他传送机制，并且包括任何信息递送介质。
该系统进一步包括基本输入/输出系统933(BIOS)，其包含有助于(诸如在起动期间)在计算系统900内的元件之间传递信息的基本例程，通常存储在ROM 931中。RAM 932通常包含处理单元920可立即访问和/或当前正在操作的数据和/或软件。作为示例而非限制，RAM 932可以包括操作系统934、应用程序935、其他可执行软件936和程序数据937的一部分。
计算系统900还可以包括其他可移除/不可移除的易失性/非易失性计算机存储介质。仅作为示例，系统具有固态存储器941。固态存储器941通常通过不可移除存储器接口(诸如接口940)连接到系统总线921，并且USB驱动器951通常通过可移除存储器接口(诸如接口950)连接到系统总线921。
用户可以通过输入装置(诸如键盘、触摸屏或软件或硬件输入按钮962、麦克风963、指示装置和/或滚动输入组件(诸如鼠标，轨迹球或触摸板))将命令和信息输入到计算系统900中。这些和其他输入装置通常通过耦合到系统总线921的用户输入接口960连接到处理单元920，但是可以通过其他接口和总线结构(诸如并行端口、游戏端口或通用串行总线(USB))连接。显示监视器991或其他类型的显示屏装置也经由接口(诸如显示器接口990)连接到系统总线921。除了监视器991之外，计算装置还可以包括其他外围输出装置，诸如扬声器997、振动器999和可以通过输出外围接口995连接的其他输出装置。
计算系统900可以使用到一个或多个远程计算机/客户端装置(诸如远程计算系统980)的逻辑连接在联网环境中操作。远程计算系统980可以是个人计算机、移动计算装置、服务器、路由器、网络PC、对等装置或其他公共网络节点，并且通常包括上面关于计算系统900描述的许多或所有元件。图5中描绘的逻辑连接可以包括个域网(PAN)972(例如，)、局域网(LAN)971(例如，Wi-Fi)和广域网(WAN)973(例如，蜂窝网络)，但是还可以包括其他网络，诸如个域网(例如，)。此类联网环境在办公室、企业范围的计算机网络、内联网和互联网中是常见的。浏览器应用程序可以驻留在计算装置上并存储在存储器中。
当在LAN联网环境中使用时，计算系统900通过网络接口970连接到LAN 971，网络接口970可以是例如或Wi-Fi适配器。当在WAN联网环境(例如，互联网)中使用时，计算系统900通常包括用于通过WAN 973建立通信的一些装置。关于移动电信技术，例如，可以在内部或外部的无线电接口可以经由网络接口970或其他适当的机制连接到系统总线921。在联网环境中，关于计算系统900描述的其他软件或其部分可以存储在远程存储器存储装置中。作为示例而非限制，系统具有驻留在远程计算装置980上的远程应用程序985。应当理解，所示的网络连接是示例，并且可以使用在计算装置之间建立通信链路的其他装置。
如所论述的，计算系统900可以包括移动装置，其具有处理单元920、存储器(例如，ROM 931、RAM 932等)，用于为计算装置供电的内置电池、为电池充电的AC电源输入、显示屏、与连接到网络的远程计算装置进行无线通信的内置Wi-Fi电路系统。
应该注意，本设计可以在诸如关于本文所示进行描述的计算系统之类的计算系统上执行。然而，本设计可以在服务器上、专用于消息处理的计算装置上，或在分布式系统上执行，其中本设计的不同部分在分布式计算系统的不同部件上执行。
在一些实施例中，用于促进本文所论述的算法的软件可以体现在非暂时性机器可读介质上。机器可读介质包括以机器(例如，计算机)可读的形式存储信息的任何机构。例如，非暂时性机器可读介质可以包括只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存存储器装置；数字通用光盘(DVD)、EPROM、EEPROM、闪存存储器、磁卡或光卡，或适用于存储电子指令的任何类型的介质。
注意，本文描述的应用程序包括但不限于软件应用程序、移动应用程序和作为操作系统应用程序的一部分的程序。本说明书的一些部分是根据对计算机存储器内的数据位的操作的算法和符号表示来呈现的。这些算法描述和表示是数据处理领域的技术人员用来最有效地将他们工作的实质传达给本领域其他技术人员的方法。算法在这里并通常被认为是引起期望结果的自相一致的步骤序列。该步骤是需要物理操纵物理量的那些步骤。通常，尽管不是必须的，这些量采用能够被存储、传递、组合、比较和以其他方式操纵的电信号或磁信号的形式。有时，主要出于通用的原因，已经证明将这些信号称为位、值、元素、符号、字符、项、数字等是方便的。这些算法可以用许多不同的软件编程语言(诸如C、C+、HTTP、Java或其他类似语言)编写。而且，算法可以用软件中的代码行，软件中的配置逻辑门或两者的组合来实现。在一个实施例中，逻辑由遵循布尔逻辑规则的电子电路、包含指令模式的软件或两者的任何组合组成。在软件中实现的算法的任何部分可以以可执行格式存储在存储器的一部分中，并且由一个或多个处理器执行。
然而，应该记住，所有这些和类似术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便标签。除非从上述论述中以其他方式明确说明，否则应当理解，在整个说明书中，利用诸如“处理”或“计算”或“运算”或“确定”或“显示”等术语的论述指的是计算机系统或类似电子计算装置的动作和过程，其将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操纵和变换成类似地表示为计算机系统存储器或寄存器或其他此类信息存储、传输或显示装置内的物理量的其他数据。
可以通过软件模拟来复制由电子硬件组件执行的许多功能。因此，为实现那些相同功能而编写的软件程序可以模拟输入-输出电路系统中的硬件组件的功能。因此，本文提供了一种或多种非暂时性机器可读介质，其被配置为存储指令和数据，当由前述系统的计算装置上的一个或多个处理器执行时，使得计算装置执行如本文所述进行概述的操作。
说明书中对“实施例”、“示例”等的引用指示所描述的实施例或示例可以包括特定特征、结构或特性，但是每个实施例可以不一定包括该特定特征、结构或特性。此类短语可以不一定指同一实施例。进一步地，当结合实施例描述特定特征、结构或特性时，相信无论是否明确指示，与其他实施例相关地影响此特征、结构或特性，都在本领域技术人员的知识范围内。
虽然已经相当详细地提供了前述设计和其实施例，但是本申请人对本文提供的设计和实施例的意图并不是限制性的。附加的调整和/或修改是可能的，并且在更广泛的方面，还包括这些调整和/或修改。因此，在不脱离由所附权利要求提供的范围(该范围仅在适当地解释权利要求时由权利要求限制)的情况下，可以偏离前述设计和实施例。

Claims (20)

1.一种制造集成电路的方法，包括：
创建具有多个管芯的晶片，其中每个管芯包含其自己的需要验证其完整性的集成电路；
制造测试电路系统，包括位于所述晶片的一个或多个管芯之间的边缘中的测试访问端口电路即TAP电路的一个或多个实例；以及
在所述晶片上制造所述晶片上每组管芯的第一行测试焊盘和电源焊盘，其中所述第一行测试焊盘和电源焊盘在该组中的所有所述管芯之间电连接和共享，其中多个测试焊盘和多个电源焊盘连接到所述TAP电路的多个实例，以便供应操作功率与测试和/或编程数据，以验证该组管芯中的每个管芯的完整性。
2.根据权利要求1所述的方法，进一步包括：
将所述管芯切单以创建所述集成电路的每个实例，并且在所述切单过程期间，位于所述管芯之间的所述边缘中的TAP电路的所述多个实例被破坏。
3.根据权利要求1所述的方法，进一步包括：
其中每个TAP电路具有可扩展控制器以与两个或更多个管芯接合；每个TAP电路还包括用于访问经历扫描测试的连接管芯的电路系统的逻辑，其中外部测试仪经由所述晶片上的每组管芯的所述第一行测试焊盘和电源焊盘访问所述TAP电路，其中所述TAP电路还包括用于为所述连接管芯的嵌入式存储器对信息进行访问和编程的逻辑；并且其中所述TAP电路还包括模式电路系统，用于配置所述TAP电路中的路由路径和组件，以供应所述扫描测试数据并收集所得的扫描测试数据，以及配置所述TAP电路中的路由路径和组件，以便为连接到所述TAP电路的每个单独管芯对信息进行编程。
4.根据权利要求3所述的方法，其中两个或更多个管芯连接到每个TAP电路，其中每个TAP电路至少进一步包含状态机，以使每个连接管芯的所述嵌入式存储器中的编程信息个性化，其中所述嵌入式存储器是嵌入式只读存储器，其中所述编程信息是安全内容的一次性编程信息，其被编程到连接管芯的所述嵌入式只读存储器中，并且其中连接到该TAP电路的第一管芯的所述嵌入式只读存储器中的编程安全内容在安全内容方面与连接到该TAP电路的第二管芯的所述嵌入式只读存储器中编程的安全内容不同。
5.根据权利要求1所述的方法，其中所述第一行测试焊盘和电源焊盘在地理上位于所述组中的所述管芯外部的所述晶片上，并且在切单过程之后，不再连接到所述管芯。
6.根据权利要求1所述的方法，其中TAP电路的所述多个实例串联连接在所述组内，其中TAP电路实例的串行链中的第一个和最后一个TAP电路连接到用于该组管芯的所述第一行测试焊盘和电源焊盘，其中外部测试仪供应数据并进行到管芯的连接，其中整个管芯组由该外部测试仪以基本上相同的数据集和连接进行测试，就像该外部测试仪正在测试单个管芯一样。
7.根据权利要求1所述的方法，其中所述TAP电路的所述实例包含用于扫描数据测试和在每个连接管芯上的存储器中执行编程值的电路系统，以及包含用于在扫描数据测试和执行编程值之间切换模式的电路系统。
8.根据权利要求1所述的方法，其中由在所述晶片上制造的管芯产生的第一集成电路是具有射频识别组件和用于认证的电路系统的专用集成电路，并且其中所述ASIC在其存储器中包含密码，因为制造的ASIC在切单过程之后，在切单的ASIC上在地理上没有测试焊盘和电源焊盘用于与外部测试仪的导线连接。
9.根据权利要求1所述的方法，进一步包括：
在管芯列之间实例化两个或更多个并行数据总线以路由从所述TAP电路移出的数据，其中所述TAP电路的所述实例在链中连接并且被配置为将测试数据发送到它们的相邻管芯。
10.根据权利要求9所述的方法，其中连接到第一列管芯的所述TAP电路的所述实例然后在第一数据总线上并行地将其输出数据发送到连接到第二列管芯的所述TAP电路的所述实例，连接到所述第二列管芯的所述TAP电路然后在第二数据总线上发送其输出数据，这有效地减少了TAP电路的所述扫描链的长度，以节省测试时间并简化了保持对来自所述管芯列的所述输出数据的跟踪。
11.根据权利要求1所述的方法，进一步包括：
利用第一TAP电路供应所述操作功率以及所述测试数据和所述编程数据，以便验证连接到所述第一TAP电路的每个管芯的所述完整性。
12.根据权利要求1所述的方法，进一步包括：
在所述管芯组上并且对在所述TAP电路的所述多个实例中连接到每个TAP电路的多个管芯执行并行测试和编程两者。
13.通过根据权利要求1所述的过程生产的集成电路。
14.一种设备，包括：
不具有输入焊盘和电源输入焊盘的具有一次性可编程存储器的集成电路，其中在晶片上制造的每个管芯在地理上都没有在所述管芯自身上实例化的测试焊盘和其他输入焊盘；并且相反，被配置为在制造和测试过程期间从所述晶片上的每组管芯的第一行测试焊盘和电源焊盘接收其测试信令和功率，并且其中由所述管芯产生的所述集成电路具有电感电容电路，用于在其操作期间从外部无线读取器无线接收其操作功率，因为在管芯切单过程期间切断了所述第一行测试焊盘和电源焊盘。
15.根据权利要求14所述的设备，其中所述集成电路是具有射频识别组件和用于跟踪的电路系统的专用集成电路，并且其中所述ASIC在其存储器中包含密码，因为制造的ASIC在切单过程之后，在切单的ASIC上在地理上没有测试焊盘和电源焊盘用于与外部测试仪的导线连接。
16.一种设备，包括：
测试访问端口电路即TAP电路，其包含用于扫描数据测试和在每个连接管芯上的存储器中执行编程值的电路系统，以及包含用于在扫描数据测试和执行编程值之间切换模式的电路系统，其中所述TAP电路具有可扩展控制器以与晶片上的两个或更多个管芯接合。
17.根据权利要求16所述的设备，其中所述TAP电路在地理上在所述晶片上的管芯之间的边缘中制造；其中所述TAP电路进一步包括用于访问经历扫描测试的连接管芯的电路系统的逻辑，其中所述TAP电路进一步包括用于访问信息并将信息编程到所述连接管芯的嵌入式存储器中的逻辑；并且其中所述TAP电路进一步包括模式电路系统以配置所述TAP电路中的路由路径和组件，以供应所述扫描测试数据并收集所得的所述扫描测试数据，以及配置所述TAP电路中的路由路径和组件以为连接到所述TAP电路的每个单独管芯对信息进行编程。
18.根据权利要求16所述的设备，其中所述TAP电路被配置为耦合到在所述晶片上制造的第一测试焊盘和第一电源焊盘，其中外部测试仪经由所述第一测试焊盘和所述第一电源焊盘访问所述TAP电路系统，其中所述第一测试焊盘和所述第一电源焊盘在地理上位于所述管芯外部的所述晶片上，并且在切单过程之后，不再连接到所述管芯或所述TAP电路。
19.根据权利要求16所述的设备，其中两个或更多个管芯连接到每个TAP电路，其中每个TAP电路至少进一步包含状态机和计数器，以使每个连接管芯的所述嵌入式存储器中的编程信息个性化。
20.根据权利要求19所述的设备，其中所述嵌入式存储器是嵌入式只读存储器，其中所述嵌入式只读存储器中的所述编程信息是连接管芯的所述嵌入式只读存储器中的安全内容的一次性编程信息，并且其中连接到该TAP电路的第一管芯的所述嵌入式只读存储器中的编程安全内容在安全内容方面与连接到该TAP电路的第二管芯的所述嵌入式只读存储器中编程的安全内容不同。
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