KR20190121703A - 메타물질을 사용한 전자기 수신 - Google Patents
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Abstract
디바이스는 복수의 전자기 쌍이방성 디바이스들, 전도성 층, 및 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 스페이서 층을 포함한다. 디바이스는 또한, 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 전자기 인터페이스 디바이스를 포함한다. 전자기 인터페이스 디바이스는 전자기파의 수신에 응답하여 전기 신호를 출력하도록 구성된다.
Description
본 개시내용은 일반적으로, 메타물질(metamaterial) 및 전자기 인터페이스 디바이스의 사용으로 전자기파들을 수신하는 것에 관한 것이다. 전자기파들(이를테면, 라디오-주파수(RF; radio-frequency) 파들, 광파들, 및 전자기 스펙트럼의 다른 부분들에서의 파들)은 광범위한 애플리케이션들에 사용된다. 예컨대, 전자기파들은 통신들, 레인징 및 검출, 무선 전력 송신, 및 많은 다른 애플리케이션들에 사용된다. RF 송신들의 경우, 하나 이상의 전자기 파형들을 포함하는 신호가 송신기에 의해 생성되고, 송신기에 커플링된 안테나로부터 방출된다. 광 송신들의 경우, 신호는 광의 빔을 생성하는 소스, 이를테면 레이저에 의해 생성되며, 광의 빔을 특정 방향으로 지향시키기 위해 옵틱들, 이를테면 렌즈들, 반사기들 등이 사용된다. 신호가 RF-기반이든 또는 광-기반이든 간에, 수신 디바이스는 통상적으로, 전파 전자기파로부터의 신호를 사용을 위한 전기 신호(예컨대, 전도체에서의 교류(AC; alternating current) 또는 직류(DC; direct current))로 변환한다. 신호를 사용하기 위해, 수신 디바이스(또는 그 일부)는, 수신 디바이스가 전자기파의 충분한 에너지를 전기 신호로 변환할 수 있게 하는 방식으로 전자기파와 교차해야 한다.
많은 수신 디바이스들은 지향성이다(예컨대, 이 수신 디바이스들은 다른 방향들에서보다 일부 방향들에서 더 높은 이득을 가짐). 따라서, 송신 디바이스에 의해 송신된 에너지의 얼마만큼이 수신 디바이스에서 전기 신호로 변환되는지는, 부분적으로 신호 송신기와 수신 디바이스의 상대적인 포지션들에 따라 좌우될 수 있다.
특정 구현에서, 디바이스는 복수의 전자기 쌍이방성(electromagnetically bi-anisotropic) 디바이스들, 전도성 층, 및 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 스페이서 층을 포함한다. 디바이스는 또한, 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 전자기 인터페이스 디바이스를 포함한다. 전자기 인터페이스 디바이스는 전자기파의 수신에 응답하여 전기 신호를 출력하도록 구성된다.
다른 특정 구현에서, 방법은, 복수의 전자기 쌍이방성 디바이스들, 전도성 층, 및 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 스페이서 층을 포함하는 디바이스에서, 전자기파를 굴절시키는 단계를 포함한다. 방법은, 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 전자기 인터페이스 디바이스에서, 굴절된 전자기파를 수신하는 단계를 더 포함한다. 방법은 또한, 전자기 인터페이스 디바이스로부터, 굴절된 전자기파의 수신에 응답하여 전기 신호를 출력하는 단계를 포함한다.
다른 특정 구현에서, 방법은, 전도성 층 상에 전자기 인터페이스 디바이스를 배치하는 단계를 포함한다. 전자기 인터페이스 디바이스는 전자기파의 수신에 응답하여 전기 신호를 출력하도록 구성된다. 방법은 또한, 전도성 층 및 전자기 인터페이스 디바이스 상에 스페이서 층을 배치하는 단계를 포함한다. 방법은, 스페이서 층 상에 복수의 전자기 쌍이방성 디바이스들을 배치하는 단계를 더 포함한다.
본원에서 설명된 특징들, 기능들 및 장점들은 다양한 구현들에서 독립적으로 달성될 수 있거나, 또는 또 다른 구현들에서 결합될 수 있으며, 이들에 대한 추가적인 세부사항들은 다음의 설명 및 도면들을 참조하여 발견될 수 있다.
도 1은 복수의 전자기 쌍이방성 디바이스들 및 전자기 인터페이스 디바이스를 포함하는 디바이스를 예시하는 블록 다이어그램이고;
도 2는 구조에 커플링된 그리고 이 구조의 형상에 컨포밍(conforming)하는, 도 1의 디바이스를 예시하는 다이어그램이고;
도 3a는 단일 전자기 인터페이스 디바이스 및 단일 피드라인을 갖는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 3b는 다수의 전자기 인터페이스 디바이스들 및 다수의 피드라인들을 갖는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 3c는 다수의 전자기 인터페이스 디바이스들 및 통합 피드라인을 갖는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 4a는 도 4b, 도 4c 및 도 4d에서 더욱 상세히 도시된 구역들을 식별하는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 4b, 도 4c 및 도 4d는 도 4a의 디바이스의 부분들의 상세도들을 예시하는 다이어그램들이고;
도 5a는 도 5b, 도 5c 및 도 5d에서의 다양한 구현들에 따라 더욱 상세히 도시된 구역을 식별하는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 5b는 도 1 및 도 5a의 전자기 쌍이방성 디바이스들의 특정 구현에 따른, 오메가형 입자(particle)를 예시하는 다이어그램이고;
도 5c는 도 1 및 도 5a의 전자기 쌍이방성 디바이스들의 특정 구현에 따른, 한 쌍의 인터로킹 C-형 입자들을 예시하는 다이어그램이고;
도 5d는 도 1 및 도 5a의 전자기 쌍이방성 디바이스들의 특정 구현에 따른, 각이 있는 로드(rod)-형 입자를 예시하는 다이어그램이고;
도 5e는 도 5d의 각이 있는 로드-형 입자의 단면도를 예시하는 다이어그램이고;
도 6a는 도 1의 디바이스의 특정 구현의 평면도를 예시하는 다이어그램이고;
도 6b는 도 1의 디바이스의 다른 특정 구현의 평면도를 예시하는 다이어그램이고;
도 7a는 특정 구현에 따른, 도 1의 디바이스와 전자기파들의 상호작용을 예시하는 다이어그램이고;
도 7b는 다른 특정 구현에 따른, 도 1의 디바이스와 전자기파들의 상호작용을 예시하는 다이어그램이고;
도 8은 전자기 쌍이방성 디바이스들의 다수의 층들을 갖는, 도 1의 디바이스를 예시하는 블록 다이어그램이고;
도 9a, 도 9b, 도 9c, 도 9d 및 도 9e는 도 1의 디바이스를 형성하는 방법의 예를 예시하는 다이어그램들이고;
도 10은 도 1의 디바이스를 형성하는 방법의 예의 흐름도이고;
도 11은 전자기파에 응답하여 전기 신호를 생성하기 위해 도 1의 디바이스를 사용하는 방법의 예의 흐름도이고;
도 12는 도 1의 디바이스를 포함하는 비히클(vehicle)의 라이프 사이클의 양상들을 예시하는 흐름도이며; 그리고
도 13는 도 1의 디바이스를 포함하는 비히클의 블록 다이어그램의 예시이다.
도 2는 구조에 커플링된 그리고 이 구조의 형상에 컨포밍(conforming)하는, 도 1의 디바이스를 예시하는 다이어그램이고;
도 3a는 단일 전자기 인터페이스 디바이스 및 단일 피드라인을 갖는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 3b는 다수의 전자기 인터페이스 디바이스들 및 다수의 피드라인들을 갖는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 3c는 다수의 전자기 인터페이스 디바이스들 및 통합 피드라인을 갖는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 4a는 도 4b, 도 4c 및 도 4d에서 더욱 상세히 도시된 구역들을 식별하는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 4b, 도 4c 및 도 4d는 도 4a의 디바이스의 부분들의 상세도들을 예시하는 다이어그램들이고;
도 5a는 도 5b, 도 5c 및 도 5d에서의 다양한 구현들에 따라 더욱 상세히 도시된 구역을 식별하는, 도 1의 디바이스의 예를 예시하는 다이어그램이고;
도 5b는 도 1 및 도 5a의 전자기 쌍이방성 디바이스들의 특정 구현에 따른, 오메가형 입자(particle)를 예시하는 다이어그램이고;
도 5c는 도 1 및 도 5a의 전자기 쌍이방성 디바이스들의 특정 구현에 따른, 한 쌍의 인터로킹 C-형 입자들을 예시하는 다이어그램이고;
도 5d는 도 1 및 도 5a의 전자기 쌍이방성 디바이스들의 특정 구현에 따른, 각이 있는 로드(rod)-형 입자를 예시하는 다이어그램이고;
도 5e는 도 5d의 각이 있는 로드-형 입자의 단면도를 예시하는 다이어그램이고;
도 6a는 도 1의 디바이스의 특정 구현의 평면도를 예시하는 다이어그램이고;
도 6b는 도 1의 디바이스의 다른 특정 구현의 평면도를 예시하는 다이어그램이고;
도 7a는 특정 구현에 따른, 도 1의 디바이스와 전자기파들의 상호작용을 예시하는 다이어그램이고;
도 7b는 다른 특정 구현에 따른, 도 1의 디바이스와 전자기파들의 상호작용을 예시하는 다이어그램이고;
도 8은 전자기 쌍이방성 디바이스들의 다수의 층들을 갖는, 도 1의 디바이스를 예시하는 블록 다이어그램이고;
도 9a, 도 9b, 도 9c, 도 9d 및 도 9e는 도 1의 디바이스를 형성하는 방법의 예를 예시하는 다이어그램들이고;
도 10은 도 1의 디바이스를 형성하는 방법의 예의 흐름도이고;
도 11은 전자기파에 응답하여 전기 신호를 생성하기 위해 도 1의 디바이스를 사용하는 방법의 예의 흐름도이고;
도 12는 도 1의 디바이스를 포함하는 비히클(vehicle)의 라이프 사이클의 양상들을 예시하는 흐름도이며; 그리고
도 13는 도 1의 디바이스를 포함하는 비히클의 블록 다이어그램의 예시이다.
본원에서 개시된 실시예들은 수신 디바이스가 전자기 신호를 수신할 수 있는 입사각들의 범위를 증가시키기 위해 소위 메타물질들을 사용한다. 본원에서 사용된 바와 같이, 전자기파가 임계 이득으로 수신될 수 있는 최대 입사각은 수광각으로 지칭된다. 수광각에 의해 각각의 방향으로 경계가 정해진 구역은 수용 구역으로 지칭된다. 특정 양상들에서, 본원에서 설명된 디바이스의 수광각은 80도 이상이다. 따라서, 평면 구성으로 있을 때의 그러한 디바이스의 수용 구역은, 디바이스의 평면의 법선에 대해 80도 이상의 각도로 이 법선을 중심으로 회전하는 원뿔을 포함한다. 일부 양상들에서, 수용 구역은 디바이스가 가요성이기 때문에 훨씬 더 넓어질 수 있어서, 비-평면 구성(예컨대, 볼록 구성)으로 디바이스를 배열하는 것이 가능하게 된다. 예컨대, 디바이스는 볼록 구조, 이를테면 원뿔 또는 구에 컨포멀하게(conformally) 커플링될 수 있다. 볼록 구성에서, 디바이스의 수용 구역은 상당히 더 넓어질 수 있으며, 최대 360도(예컨대, 디바이스의 표면의 특정 법선으로부터 어느 방향으로든 180도)로 연장될 수 있다. 특정 예로서, 일부 구현들에 따르면, 본원에서 설명된 특정 양상들에 따른 안테나는 15dB 초과의 안테나 신호 이득을 유지하면서 동시에(움직이지 않고) 하늘의 85%를 이미징할 수 있다.
본원에서 설명된 메타물질은 전도성 층(예컨대, 접지 평면)으로부터 이격된 복수의 전자기 쌍이방성 디바이스들(예컨대, 쌍이방성의 자기적으로 분극된 메타-입자들)을 포함한다. 복수의 전자기 쌍이방성 디바이스들과 전도성 층은 (아마도 다른 구성요소들과) 함께 굴절 디바이스를 형성한다. 아래에서 추가로 설명된 바와 같이, 굴절 디바이스는 고효율로 접지 평면을 향해 입사 전자기파를 굴절시킨다. 예시를 위해, 일부 구현들에서, 굴절은 80도를 초과하는 수광각들에 걸쳐 무손실이다(예컨대, 유니터리(unitary) 이득을 가짐).
참조의 용이함을 위해, 그리고 제한 없이, 굴절 디바이스의 인접한 전자기 쌍이방성 디바이스들 사이의 간격은, 다양한 구현들이 도면들에서 예시되는 방식에 대응하도록 "수평 간격" 또는 "피치"로 본원에서 지칭된다. 이 맥락에서, "수평"은 중력 또는 어떤 다른 외부 지시대상에 대한 특정 배향을 지칭하는 것이 아니라, 인접한 전자기 쌍이방성 디바이스들 사이의 간격에 대한 참조를 단순화하기 위한 편의로서 단지 사용된다는 것이 이해되어야 한다. 유사하게, 참조의 용이함을 위해, 그리고 제한 없이, 굴절 디바이스의 특정 전자기 쌍이방성 디바이스와 전도성 층(예컨대, 접지 평면) 사이의 간격은, 다양한 구현들이 도면들에서 예시되는 방식에 대응하도록 "수직 간격" 또는 "높이"로 본원에서 지칭된다. 이 맥락에서, "수직" 및 "높이"는 중력 또는 어떤 다른 외부 지시대상에 대한 특정 배향을 지칭하는 것이 아니라, 특정 전자기 쌍이방성 디바이스와 전도성 층 사이의 간격에 대한 참조를 단순화하기 위한 편의로서 단지 사용된다는 것이 이해되어야 한다.
굴절 디바이스의 전자기 쌍이방성 디바이스들의 수평 간격은 굴절될 전자기파의 파장에 기반한다. 일부 구현들에서, 굴절 디바이스가 더 폭넓은 범위의 파장들에 걸쳐 동작하는 것을 가능하게 하기 위해 상이한 수평 간격들이 사용된다. 상이한 수평 간격들은, 굴절 디바이스의 제1 쌍의 전자기 쌍이방성 디바이스들 사이의 수평 간격이 굴절 디바이스의 제2 쌍의 전자기 쌍이방성 디바이스들 사이의 수평 간격과 상이하다는 것을 지칭한다.
마찬가지로, 굴절 디바이스의 전자기 쌍이방성 디바이스들과 접지 평면 사이의 수직 간격이 또한, 굴절될 전자기파의 파장에 기반하고, 수직 간격은 굴절 디바이스의 상이한 전자기 쌍이방성 디바이스들에 대해 상이할 수 있다. 일부 구현들에서, 제1 세트의 전자기 쌍이방성 디바이스들은 제1 층에서 서로 수평으로 이격될 수 있고, 제2 세트의 전자기 쌍이방성 디바이스들은 제2 층에서 서로 수평으로 이격될 수 있다. 그러한 구현들에서, 제1 층과 제2 층의 수직 간격은 상이할 수 있다.
전자기 인터페이스 디바이스(또는 한 세트의 전자기 인터페이스 디바이스들)는 (예컨대, 굴절 디바이스 내의 하나의 층에서) 전자기 쌍이방성 디바이스들과 접지 평면 사이에 포지셔닝된다. 본원에서 사용된 "전자기 인터페이스 디바이스"란 용어는, 전자기파를 전기 신호로 변환하도록 선택된 구조 및 재료들을 갖는 디바이스를 지칭한다. 따라서, "전자기 인터페이스 디바이스"란 용어는, RF 전자기파들에 응답하여, (인간 가시 파장 범위에 있든 또는 인간 가시 파장 범위의 외부에 있든 간에) 광에 응답하여, 전자기 스펙트럼의 다른 부분들에서의 파들에 응답하여, 또는 이들의 결합에 응답하여 전기 신호를 생성하는 디바이스들을 포함한다. 전자기 인터페이스 디바이스들의 예들은 라디오-주파수 범위 또는 마이크로파 주파수 범위의 전자기파들에 응답하여 전기 신호를 생성하는 다양한 타입들의 안테나들을 포함한다. 전자기 인터페이스 디바이스들의 다른 예들은 적외선 파장들과 자외선 파장들 사이의 전자기파들에 응답하여 전기 신호를 생성하는 다양한 타입들의 광 센서들, 이를테면 반도체 기반 광검출기들(예컨대, 광전지들, 광 센서들, 전하 결합 소자(CCD; charge coupled device)들 및 능동-픽셀 센서들)을 포함한다. 전자기 인터페이스 디바이스들은 또한, 다른 파장 범위들의 전자기파들을 검출하는 다른 타입들의 센서들, 이를테면 약 1 밀리미터 내지 0.1 밀리미터의 파장 범위의 소위 테라헤르츠 파들을 검출하는 반도체-기반 센서들 뿐만 아니라, 전자기 스펙트럼의 다른 부분들에 민감한 다른 그러한 센서들을 포함한다.
도 1은 복수의 전자기 쌍이방성 디바이스들(102) 및 전자기 인터페이스 디바이스(106)를 포함하는 디바이스(100)의 특정 예를 예시하는 블록 다이어그램이다. 도 1의 예는 디바이스(100) 및 평면 구성에서의 이 디바이스(100)의 일반적인 동작의 개요를 제공한다. 디바이스(100)의 다양한 특징들에 관한 부가적인 세부 사항들이 다양한 후속하는 도면들을 참조하여 예시 및 설명된다.
도 1에서, 디바이스(100)는 전도성 층(110)(대부분의 구현들에서 접지 평면으로서 사용되며, 그에 따라 때로는 접지 평면으로 본원에서 지칭됨)을 포함한다. 전자기 인터페이스 디바이스(106)는 전도성 층(110) 위에 놓인다. 도 1에서 예시된 예에서, 전자기 인터페이스 디바이스(106)와 전도성 층(110) 사이에 제2 스페이서 층(108)이 있다. 스페이서 층(104)(예컨대, 제1 스페이서 층)이 전자기 인터페이스 디바이스(106) 위에 놓이고, 전자기 쌍이방성 디바이스들(102)은 스페이서 층(104) 위에 놓인다.
도 1은 또한, 디바이스(100)의 표면의 법선(112)에 대해 입사각(116)을 갖는 입사 전자기파(114)를 예시한다. 도 1에서, 법선(112)은 디바이스(100)의 상부 표면에 대해 예시되지만, 디바이스의 다양한 층들이 비교적 균일한 두께를 가지면, 법선(112)은 디바이스(100)의 다른 표면들의 법선들, 이를테면 법선(112)의 포지션 아래에 놓이는 접지 평면의 표면의 법선에 평행하다. 도 1은 또한, 디바이스(100)의 수광각(118)을 예시한다. 입사 전자기파(114)의 입사각(116)이 수광각(118)과 동일하거나 또는 더 작으면, 입사 전자기파(114)의 적어도 일부는 전도성 층(110)을 향해 전자기 쌍이방성 디바이스들(102)에 의해 굴절될 것이다.
일반적으로, 디바이스(100)의 송신 효율(예컨대, 전도성 층(110)을 향해 굴절된 입사 전자기파(114)의 분율)은 전자기 쌍이방성 디바이스들(102)의 수평 간격의 함수이다. 특정 예로서, 입사 전자기파(114)의 무손실 또는 거의 무손실 굴절은, 인접한 전자기 쌍이방성 디바이스들의 자기 모멘트들 사이의 거리가 입사 전자기파(114)의 파장의 약 1.05 배인 수평 간격을 사용하여 달성될 수 있다.
디바이스(100)의 수광각(118)은 전자기 쌍이방성 디바이스들(102)과 전도성 층(110) 사이의 수직 간격의 함수이다. 특정 예로서, 일부 구현들에서, 전자기 쌍이방성 디바이스들(102)과 전도성 층(110) 사이의 수직 간격이 입사 전자기파(114)의 파장의 약 1.43 배일 때, 입사 전자기파(114)의 무손실 또는 거의 무손실 굴절을 위해 수광각(118)은 약 83도이다.
다른 수평 간격들 및/또는 다른 수직 간격들이 사용될 수 있다. 특히, 비-평면 구성들(도 2에서 예시됨)의 경우, 디바이스(100)의 수용 구역이 디바이스(100) 자체의 형상에 의해 연장되기 때문에, 83도보다 상당히 더 작은 수광각들(118)이 여전히, 매우 폭넓은 영역으로부터의 전자기파(114)의 수용을 제공할 수 있다. 그러한 구성들에서, 수직 간격은 상당한 해로운 영향 없이 입사 전자기파(114)의 파장 미만으로 감소될 수 있다. 또한, 많은 애플리케이션들은 입사 전자기파(114)의 무손실 또는 거의 무손실 굴절을 요구하지 않는다. 그러한 구현들에서, 전자기 쌍이방성 디바이스들(102)의 수평 간격은 위의 비(ratio)로부터 벗어날 수 있다. 일부 구현들에서, 더 넓은 범위의 파장들에 걸친 동작이 특정 파장에서의 유니터리 송신 효율보다 바람직하다. 그러한 구현들에서, 수평 간격은 전자기 쌍이방성 디바이스들(102)의 제1 쌍과 전자기 쌍이방성 디바이스들(102)의 제2 쌍 사이에 상이할 수 있다. 일부 구현들에서, 아래에서 추가로 설명된 바와 같이, 수평 간격과 수직 간격 둘 모두가 전자기 쌍이방성 디바이스들(102)의 쌍들 사이에 상이하다.
스페이서 층들(104, 108)은, 전도성 층(110)으로부터 그리고 전자기 쌍이방성 디바이스들(102)로부터 전자기 인터페이스 디바이스(106)의 전기적 절연을 용이하게 하기 위해 그리고 전자기 쌍이방성 디바이스들(102)과 전도성 층(110) 사이의 타겟 수직 간격을 제공하기 위해 유전체 재료를 포함한다. 특정 예로서, 스페이서 층들(104, 108) 중 하나 또는 둘 모두는 가요성의 유전체 폴리머 층, 이를테면 폴리이미드 층 또는 폴리비닐리덴 플루오라이드 층을 포함할 수 있다. 일부 예들에서, 전자기 인터페이스 디바이스(106)는, 전도성 층(110)으로부터 전자기 인터페이스 디바이스(106)의 충분한 전기적 절연을 제공하는 층을 포함하거나, 이러한 층 상에 형성되거나, 또는 이러한 층에 형성되며, 그러한 예들에서, 제2 스페이서 층(108)은 생략될 수 있다. 그러한 예들에서, 스페이서 층(104)의 두께, 및 전자기 인터페이스 디바이스(106)를 포함하는 층의 두께는 타겟 수직 간격을 제공한다. 부가적으로 또는 대안적으로, 전자기 인터페이스 디바이스(106)를 포함하는 층은, 전자기 쌍이방성 디바이스들(102)로부터 전자기 인터페이스 디바이스(106)의 충분한 전기적 절연을 제공할 수 있으며, 그러한 예들에서, 스페이서 층(104)은 생략될 수 있다. 그러한 예들에서, 전자기 인터페이스 디바이스(106)를 포함하는 층의 두께(및 존재하면 제2 스페이서 층(108)의 두께)는 타겟 수직 간격을 제공한다.
전자기 인터페이스 디바이스(106)는 전도체(122)를 통해 회로(120)에 커플링(예컨대, 전자기적으로 커플링)되며, 전자기 인터페이스 디바이스(106)와 충돌하거나 또는 교차하는 전자기파(114)의 일부에 응답하여 전기 신호(124)를 회로(120)에 제공한다. 상이한 타입들의 전자기 인터페이스 디바이스들(106)은 상이한 타입들의 전기 신호들(124)을 생성한다. 그에 따라서, 전자기 인터페이스 디바이스(106)에 커플링된 특정 타입의 회로(120)는 전자기 인터페이스 디바이스(106)에 따라 어느 정도 좌우된다. 제1 예에서, 전자기 인터페이스 디바이스(106)는 광전지를 포함한다. 이러한 제1 예에서, 전기 신호(124)는 일반적으로 DC 전압이고, 회로(120)는 전력 회로, 이를테면 전력 변환 회로(예컨대, DC-DC 변환기 또는 DC-AC 변환기), 충전 회로, 배전 회로, 전력 관리 회로, 또는 이들의 결합(그러나, 이에 제한되지 않음)을 포함한다. 제2 예에서, 전자기 인터페이스 디바이스(106)는 안테나를 포함한다. 이 예에서, 전기 신호(124)는 일반적으로 오실레이팅 전압이고, 회로(120)는 안테나 인터페이스 회로(예컨대, 매칭 네트워크), 오실레이팅 전압으로 변조된 데이터를 디코딩하는 다양한 구성요소들을 포함하는 수신기, 및 신호 프로세싱 회로를 포함한다. 대안적으로 또는 부가하여, 제2 예에서, 회로(120)는 전자기파(114)의 일부로부터 에너지를 추출하는 전력 회로를 포함한다. 제3 예에서, 전자기 인터페이스 디바이스(106)는 광 센서(예컨대, CCD 또는 능동-픽셀 센서)를 포함한다. 이러한 제3 예에서, 전기 신호(124)는 일반적으로 디지털 신호이고, 회로(120)는 이미지 프로세싱 회로를 포함한다.
일부 구현들에서, 디바이스(100)가 가요성이어서(예컨대, 가요성 재료들로 형성되어서), 디바이스(100)는 표면에 컨포멀하게 커플링될 수 있다. 예컨대, 특정 구현에서, 디바이스(100)는 항공기의 레이돔(radome)에 컨포멀하게 커플링될 수 있다. 이 구현에서, 디바이스(100)는 (물리적으로 또는 전자적으로) 스캐닝하지 않고 하늘의 대부분으로부터 전자기파들의 수신 및/또는 검출을 가능하게 한다. 디바이스(100)의 곡률이 수광각의 일부 감소를 상쇄할 수 있기 때문에, 일부 구현들에서, 디바이스(100)의 총 두께는 수용가능한 송신 효율을 계속해서 제공하면서 전자기파(114)의 자유 공간 파장의 절반만큼 작을 수 있다.
도 2는 구조(200)에 커플링된 그리고 이 구조(200)의 형상에 컨포밍하는, 도 1의 디바이스를 예시하는 다이어그램이다. X-축(220) 및 Y-축(222)에 평행한 평면에서의 구조(200)의 단면이 도 2에서 도시된다. 도 2에서 예시된 단면은 만곡된 형상을 가지며, 디바이스(100)는 구조(200)에 컨포밍된다(예컨대, 구조(200)의 형상을 띤다). 구조(200)의 만곡된 형상은 Z-축(도시되지 않지만, 도 2에서 예시된 페이지의 안팎으로 연장됨)을 따라 균일할 수 있다. 대안적으로, 구조(200)는 또한, Y-축(222) 및 Z-축에 평행한 평면에서, X-축(220) 및 Z-축에 평행한 평면에서, 또는 둘 모두에서 만곡될 수 있다.
도 2는 또한, 다수의 평면들(204A, 204B 및 204C)을 도시하며, 이들 각각은 개개의 위치에서 디바이스(100)의 표면(202)에 접한다. 도 2는 추가로, 디바이스(100)의 다수의 법선들(112A, 112B 및 112C)을 예시한다. 각각의 법선(112A, 112B 및 112C)은 개개의 위치에서, 대응하는 평면(204A, 204B 및 204C)에 직각이다.
도 2는 디바이스(100)를 만곡시키는 것이, 디바이스(100)의 수용 구역(210)을 넓히기 위해 어떻게 사용될 수 있는지를 예시한다. 예시의 목적들을 위해, 법선(112C)에 대한 수광각(다이어그램을 혼란스럽게 하는 것을 방지하기 위해 도 2에서 도시되지 않음)은 도 1의 수광각(118)과 유사한 것으로 가정된다. 법선(112C)에 대한 수광각에 의해 형성되는 수용 구역의 경계들(212C)이 도 2의 양측에 도시된다. 따라서, 경계들(212C)은, 디바이스(100)가 법선(112C)을 갖는 평면 구성(도 1에서와 같음)으로 있다면 디바이스(100)의 수용 구역의 치수들을 예시한다.
도 2에서 예시된 바와 같이, 디바이스(100)를 만곡시킴으로써, 디바이스(100)는 경계들(212C)에 의해 정의된 구역보다 더 넓은 수용 구역(210)을 갖는다. 예컨대, 법선(112A)의 위치에서, 디바이스(100)는 법선(112C)에서의 수광각과 동일한 수광각(118A)을 갖지만, 디바이스(100)의 곡률에 기인하여, 수광각(118A)은 경계(212C)보다 더 넓은(더 폭넓은 각도 영역을 커버하는) 수용 구역(210)의 경계(212A)를 제공한다. 마찬가지로, 법선(112B)의 위치에서, 디바이스(100)는 법선(112C)에서의 수광각과 동일한 수광각(118B)을 갖지만, 디바이스(100)의 곡률에 기인하여, 수광각(118B)은 경계(212C)보다 더 넓은(더 폭넓은 각도 영역을 커버하는) 수용 구역(210)의 경계(212B)를 제공한다.
도 2는 볼록 곡률을 갖도록 배열된 디바이스(100)를 예시하지만, 디바이스(100)는 다른 구성들에서 상이한 곡률들을 가질 수 있다. 예컨대, 일부 구현들에서, 디바이스(100)는 오목 곡률 또는 복잡한(complex) 곡률(예컨대, 하나 이상의 변곡점들을 가짐)을 갖도록 배열될 수 있다. 추가로, 도 2는 단면에서 구조(200)의 표면의 일부에만 컨포밍되는 디바이스(100)를 예시하지만, 다른 구현들에서, 디바이스(100)는 단면에서 구조(200)를 완전히 둘러쌀 수 있다. 그러한 구현들에서, 수용 구역(210)이 또한, 구조(200)를 완전히 둘러싸서, X-Y 평면에서의 임의의 각도 포지션으로부터 전자기파들(114)의 수용이 가능하게 된다. Z-축을 따라 디바이스(100)를 만곡시킴으로써, 디바이스(100)는 임의의 방향으로부터 전자기파들(114)을 수용하도록 구성될 수 있다.
도 3a, 도 3b 및 도 3c는 함께, 전자기 인터페이스 디바이스들(106)과 회로(120)의 다양한 커플링 어레인지먼트들을 예시한다. 도 3a, 도 3b 및 도 3c에서, 절연된 개구(304)를 통해 전도성 층(110)을 통과하여 연장되는 전도체(122)가 예시된다. 그러나, 다른 구현들(이를테면, 도 1의 예)에서, 전도체(122)는 전도성 층(110)과 전자기 인터페이스 디바이스(106) 사이의 층에 있거나 또는 전자기 인터페이스 디바이스(106)를 포함하는 층 내에 있는 피드 네트워크의 일부이다. 그러한 구현들에서, 전도체(122)는 전도성 층(110)을 통과하지 않고 디바이스(100)의 에지까지 연장될 수 있다.
도 3a는 도 1의 디바이스(100)가 회로(120)의 단일 인스턴스에 커플링된 단일 전자기 인터페이스 디바이스(106)를 갖는 예를 예시하는 다이어그램이다. 따라서, 도 3a는 전자기 인터페이스 디바이스(106)와 회로(120)의 일-대-일 어레인지먼트의 예를 예시한다.
도 3b는 도 1의 디바이스(100)가 다수의 전자기 인터페이스 디바이스들(106A, 106B 및 106C)을 갖는 예를 예시하는 다이어그램이다. 도 3b는 또한, 회로(120A, 120B 및 120C)의 다수의 인스턴스들을 도시하며, 회로(120A, 120B 및 120C)의 각각의 인스턴스는 전도체들(122A, 122B, 122C)의 개개의 전도체를 통해 전자기 인터페이스 디바이스들(106A, 106B 및 106C)의 개개의 전자기 인터페이스 디바이스에 커플링된다. 따라서, 도 3b는 전자기 인터페이스 디바이스(106)와 회로(120)의 일-대-일 어레인지먼트의 예를 예시한다. 전자기 인터페이스 디바이스들(106A, 106B 및 106C)이 안테나 엘리먼트들을 포함할 때, 도 3b의 일-대-일 어레인지먼트를 사용하는 것은, 전자기 인터페이스 디바이스들(106A, 106B 및 106C)을 전자적으로 지향시키거나 또는 스캔하기 위해 각각의 안테나 엘리먼트의 출력을 별개로 위상 변조(예컨대, 빔형성)하는 것을 가능하게 한다.
도 3c는 도 1의 디바이스(100)가 회로(120)의 단일 인스턴스에 커플링된 다수의 전자기 인터페이스 디바이스들(106A, 106B 및 106C)을 갖는 예를 예시하는 다이어그램이다. 도 3c에서, 전도체들(122A, 122B 및 122C) 각각은 개개의 절연된 개구(304A, 304B, 304C)를 통해 전도체 층(110)을 통과하여 연장되며, 전도체들(122A, 122B, 122C)이 합쳐져 회로(120)에 대한 단일 연결부(122D)(예컨대, 공통 피드라인)가 형성된다. 따라서, 도 3c는 전자기 인터페이스 디바이스(106)와 회로(120)의 다-대-일 어레인지먼트의 예를 예시한다. 전자기 인터페이스 디바이스들(106A, 106B 및 106C)이 안테나 엘리먼트들을 포함할 때, 도 3c의 다-대-일 어레인지먼트를 사용하여, 각각의 안테나 엘리먼트의 출력은 회로(120)에 의해 별개로 위상 변조되지 않는다.
일부 구현들에서, (이를테면, 도 3a 또는 도 3b에서와 같은) 전자기 인터페이스 디바이스들(106)과 회로(120)의 일-대-일 커플링은, 어느 전자기 인터페이스 디바이스(106)가 특정 전기 신호(124)를 생성했는지를 표시하는 정보의 보존을 가능하게 한다. 어느 전자기 인터페이스 디바이스(106)가 특정 전기 신호(124)를 생성했는지를 표시하는 정보는 전자기파(114)의 도달 방향(또는 입사각(116))을 결정하거나 또는 추정하기 위해 사용될 수 있다. 도달 방향 추정은 예컨대 디바이스(100)에 대한 전자기파(114)의 소스의 방향을 결정하기 위해 사용될 수 있다.
도달 방향 정보를 보존하는 것이 디바이스(100)의 동작에 중요하지 않을 때, (이를테면, 도 3c에서와 같은) 전자기 인터페이스 디바이스들(106A, 106B, 106C)과 회로(120)의 다-대-일 커플링이 사용될 수 있다. 일부 구현들에서, 몇몇 전자기 인터페이스 디바이스들(106A, 106B 및 106C)은, 도 3c에서와 같이 자신들의 출력들을 회로(120)의 단일 인스턴스에 커플링함으로써 함께 그룹핑될 수 있다. 그러한 구현들에서, 이들 그룹들 중 몇몇을 사용함으로써, 도달 방향 정보는 계속해서 보유될 수 있다. 예컨대, 그러한 구현에서, 전자기 인터페이스 디바이스들(106A, 106B 및 106C) 각각은 회로의 단일한 개개의 인스턴스에 커플링된 전자기 인터페이스 디바이스들의 그룹을 표현할 수 있다.
도 3a-도 3c 각각에서, 각각의 전도체(122, 122A, 122B, 122C, 122D)가 단일 전도체(예컨대, 와이어 또는 트레이스) 또는 다수의 전도체들(예컨대, 버스를 형성하도록 배열된 다수의 와이어들 또는 다수의 트레이스들)을 표현할 수 있다는 것이 이해되어야 한다. 다른 구현들에서, 전도체(122) 또는 몇몇 전도체들(122A, 122B, 122C)은 이를테면 전도성 층(110)의 표면 상의 절연된 트레이스들을 따라 상이한 방식으로 라우팅된다.
도 4a는 도 4b, 도 4c 및 도 4d에서 더욱 상세히 도시된 구역들을 식별하는, 도 1의 디바이스의 예를 예시하는 다이어그램이고, 도 4b, 도 4c 및 도 4d는 도 4a의 디바이스(100)의 부분들의 상세도들을 예시하는 다이어그램들이다. 구체적으로, 도 4b는 디바이스(100)의 부분(400)의 상세도를 예시하고, 도 4c는 디바이스(100)의 부분(420)의 상세도를 예시하며, 그리고 도 4d는 디바이스(100)의 부분(440)의 상세도를 예시한다.
디바이스(100)의 부분(400)은 피치(406)에 의해 표시된 수평 간격만큼 서로 분리된 제1 쌍의 전자기 쌍이방성 디바이스들(402 및 404)을 포함한다. 전자기 쌍이방성 디바이스(402)는 높이(408)에 의해 표시된, 전도성 층(110)으로부터의 수직 간격을 갖고, 전자기 쌍이방성 디바이스(404)는 높이(410)에 의해 표시된, 전도성 층(110)으로부터의 수직 간격을 갖는다.
디바이스(100)의 부분(420)은 피치(426)에 의해 표시된 수평 간격만큼 서로 분리된 제2 쌍의 전자기 쌍이방성 디바이스들(422 및 424)을 포함한다. 전자기 쌍이방성 디바이스(422)는 높이(428)에 의해 표시된, 전도성 층(110)으로부터의 수직 간격을 갖고, 전자기 쌍이방성 디바이스(424)는 높이(430)에 의해 표시된, 전도성 층(110)으로부터의 수직 간격을 갖는다.
디바이스(100)의 부분(440)은 피치(446)에 의해 표시된 수평 간격만큼 서로 분리된 제3 쌍의 전자기 쌍이방성 디바이스들(442 및 444)을 포함한다. 전자기 쌍이방성 디바이스(442)는 높이(448)에 의해 표시된, 전도성 층(110)으로부터의 수직 간격을 갖고, 전자기 쌍이방성 디바이스(444)는 높이(450)에 의해 표시된, 전도성 층(110)으로부터의 수직 간격을 갖는다.
일부 구현들에서, 전자기 쌍이방성 디바이스들(102)은 (도 6a 및 도 6b에서 예시된 바와 같이) 규칙적인 패턴에 따라 배열된다. 일부 그러한 패턴들에서, 전자기 쌍이방성 디바이스들(102)의 각각의 쌍의 피치는 전자기 쌍이방성 디바이스들(102)의 서로 다른 쌍의 피치와 동일하다. 예컨대, 도 4c와 도 4d는 피치(426)가 피치(446)와 동일하다는 것을 예시한다. 다른 그러한 패턴들에서, 피치들 중 적어도 일부는 다른 패턴들과 상이하다. 예컨대, 도 4b와 도 4c는 피치(406)가 피치(426)와 동일하지 않다는 것(예컨대, 이 예에서, 피치(406)가 피치(426)보다 작다는 것)을 예시한다.
일부 구현들에서, 디바이스(100)가 평면 어레인지먼트로 있을 때, 전자기 쌍이방성 디바이스들(102)은 동일 평면 상에 있다. 그러한 구현들에서, 높이들(408, 410, 428, 430, 448 및 450)은 동일(또는 실질적으로 동일, 즉, 제조 공차들 내에서 동일)하다. 예컨대, 도 4b는 높이(408)가 높이(410)와 동일하다는 것을 예시한다. 다른 구현들에서, 전자기 쌍이방성 디바이스들(102)은 다수의 층들에 배열되며, 디바이스(100)가 평면 어레인지먼트로 있을 때 각각의 층의 전자기 쌍이방성 디바이스들(102)은 동일 평면 상에 있다. 그러한 구현의 일 예로서, 전자기 쌍이방성 디바이스들(402, 404, 444)은 높이들(408, 410 및 450)이 동일(또는 실질적으로 동일, 즉, 제조 공차들 내에서 동일)하도록 제1 층을 형성할 수 있으며, 전자기 쌍이방성 디바이스들(422, 424 및 442)은 높이들(428, 430 및 448)이 동일(또는 실질적으로 동일, 즉, 제조 공차들 내에서 동일)하도록 제2 층을 형성할 수 있다. 이 예에서, 제1 층의 높이들(408, 410 및 450)은 제2 층의 높이들(428, 430 및 448)과 동일하지 않다. 위에서 2 개의 층들이 설명되지만, 일부 구현들에서, 디바이스(100)는 전자기 쌍이방성 디바이스들(102)의 2 개 초과의 층들을 포함한다.
상이한 피치들(406, 426 및 446), 상이한 높이들(408, 410, 428, 430, 448 및 450) 또는 이들의 결합은 디바이스(100)가 동작하는 파장들의 범위를 넓히기 위해 사용될 수 있다. 예컨대, 위에서 설명된 바와 같이, 디바이스(100)의 송신 효율 및 수광각은 전자기파(114)의 파장, 수평 간격 및 수직 간격에 관련된다. 또한, 위에서 설명된 바와 같이, 디바이스(100)를 형상화함으로써, 수광각의 감소들이 수용될 수 있다. 따라서, 단일 디바이스(100) 내에서 상이한 수평 간격들 및 수직 간격들을 사용함으로써, 수광각의 실질적인 손실 없이, 다수의 (통상적으로 중첩되는) 파장 범위들에 대해 높은 송신 효율이 달성될 수 있다. 또한, 일부 구현들에서, 도 7b를 참조하여 추가로 설명된 바와 같이, 심지어 디바이스(100)의 평면 어레인지먼트들에 대해서도 도달 방향 정보를 보유하기 위해 교정 데이터와 함께 상이한 수평 간격들 및 수직 간격들이 사용될 수 있다.
도 5a는 도 5b, 도 5c, 도 5d 및 도 5e에서의 다양한 구현들에 따라 더욱 상세히 도시된 특정 전자기 쌍이방성 디바이스(500)를 식별하는, 도 1의 디바이스의 예를 예시하는 다이어그램이다. 도 5b는 도 5a의 전자기 쌍이방성 디바이스(500)의 특정 구현에 따른, 오메가형 입자(500A)를 예시하는 다이어그램이다. 도 5c는 도 5a의 전자기 쌍이방성 디바이스(500)의 특정 구현에 따른, 한 쌍의 인터로킹 C-형 입자들(500B)을 예시하는 다이어그램이다. 도 5d는 도 5a의 전자기 쌍이방성 디바이스(500)의 특정 구현에 따른, 각이 있는 로드-형 입자(500C)를 예시하는 다이어그램이다. 도 5e는 도 5d의 각이 있는 로드-형 입자(500C)의 단면도를 예시하는 다이어그램이다.
도 5b의 오메가-형 입자(500A)는 전도성 재료, 이를테면 금속을 포함한다(또는 이것으로 형성된다). 전도성 재료는 전도성 재료의 제1 부분(502)이 부분 루프를 형성하도록 배열된다. 전도성 재료의 제2 부분(504)은 부분 루프로부터 제1 방향으로 연장되고, 전도성 재료의 제3 부분(506)은 부분 루프로부터, 제1 방향과 반대인 제2 방향으로 연장된다. 전도성 재료는 제2 부분(504)과 제3 부분(506) 사이에 갭(508)을 형성한다.
도 5b에서 예시된 구현에서, 오메가-형 입자(500A)는, 제1 방향이 도 1의 법선(112)에 평행하고 제2 방향이 법선(112)에 역평행하도록 배향된다. 그러나, 다른 구현들에서, 오메가-형 입자(500A)는 상이한 배향을 가질 수 있다. 오메가-형 입자(500A)의 배향에 관한 유일한 제약은, 오메가-형 입자(500A)가 도 1의 전자기파(114)를 겪고, 오메가-형 입자(500A)에서 유도되는 자기 모멘트가 법선(112)과 정렬되지 않아야 하며, 그리고 인접한 오메가-형 입자들(500A)의 자기 모멘트들이 정렬되지 않도록, 배향이 이루어져야 한다는 것이다. 달리 말하면, 오메가-형 입자들(500A)의 배향은 오메가-형 입자들이 전자기적으로 쌍이방성이 되도록 이루어져야 한다.
도 5c의 인터로킹 C-형 입자들(500B)의 쌍은 제1 C-형 입자(510) 및 제2 C-형 입자(520)를 포함한다. C-형 입자들(510 및 520) 둘 모두는 전도성 재료, 이를테면 금속으로 형성된다(또는 이를 포함한다). 도 5c에서 예시된 예에서, 제1 C-형 입자(510)는 제1 평면(예컨대, 도 2의 축들을 사용한 YZ 평면)에 평행하게 배향되고, 제2 C-형 입자(520)는 제2 평면(예컨대, 도 2의 축들을 사용한 XY 평면)에 평행하게 배향된다. 이 예에서, 제1 평면은 제2 평면과 직교한다. 즉, 제1 C-형 입자는 제2 C-형 입자에 대해 90도 회전된다. C-형 입자들(510, 520)의 자기장들의 상호작용은, 한 쌍의 C-형 입자들(500B)이 전자기파(114)를 겪을 때 전자기 쌍이방성 응답을 제공하며, 그에 따라서, C-형 입자들(510, 520)의 특정 배향은 다른 구현들에서 상이할 수 있다. 예컨대, 일부 구현들에서, 제1 평면은 제2 평면에 비-직교 및 비-평행하다. 또한, 도 5c에서, 제1 C-형 입자(510)는 제2 C-형 입자(520)와 유사한 사이즈 및 형상을 갖는 것으로서 예시된다. 다른 구현들에서, 제1 C-형 입자(510)는 제2 C-형 입자(520)와 상이한 사이즈를 갖거나, 제2 C-형 입자(520)와 상이한 형상(예컨대, 상이한 비율들)을 갖거나, 또는 둘 모두를 갖는다.
도 5d 및 도 5e의 각이 있는 로드-형 입자(500C)는 복수의 자극들(534 및 536)을 갖는 자성 재료(532) 및 전도성 표면(530)을 포함한다. 일부 구현들에서, 자성 재료(532)는 전도성 자성 재료, 이를테면 NiFe, NiFeCo 또는 다른 합금이다. 다른 구현들에서, 자성 재료(532)는 세라믹 자성 재료이고, 전도성 표면(530)은 세라믹 자성 재료 위에 얇은 전도성 또는 반-전도성 층으로 형성된다. 그러한 구현들에서, 자성 재료(532)와 전도성 표면(530) 사이에 산화물 층 또는 다른 절연 층이 배치될 수 있다. 자극들(534 및 536)은, 각이 있는 로드-형 입자(500C)를 통과하는, 그리고 전도성 층(110)에 접하는 평면의 법선에 평행한 라인에 대해 각도상 오프셋(angularly offset)되는 방식으로 배열된다. 자극들(534, 536)은 또한, 평면으로부터 각도상 오프셋되는 방식으로 배향된다. 달리 말하면, 자극들(534 및 536) 사이에서 연장되는 라인(538)은 법선(112)에 평행하지 않으며, 그리고 각이 있는 로드-형 입자(500C)의 바로 아래(여기서, "바로 아래"는 법선(112) 방향을 참조한 것임)에 있는 전도성 층(110)의 일부에 접하는 평면에 평행하지 않다.
도 6a 및 도 6b는 2 개의 특정 구현들에 따른, 도 1의 디바이스(100)의 평면도들을 예시하는 다이어그램들이다. 도 6a 및 도 6b는 또한, 도 2의 X-축(220) 및 Z-축(604)을 도시한다. 도 6a 및 도 6b는 전자기 쌍이방성 디바이스들(102)의 패턴들(예컨대, 도 6a의 패턴(602A) 및 도 6b의 패턴(602B))의 2 개의 예들을 예시한다. 패턴(602A)은 직사각형 어레이이며, 패턴(602B)은 동심 원형 어레이이다. 패턴들(602A 및 602B)은 단지 예시적이며, 다른 구현들에서는, 다른 패턴들을 형성하기 위해 전자기 쌍이방성 디바이스들(102)의 다른 어레인지먼트들이 사용될 수 있다. 예컨대, 일부 구현들에서, 전자기 쌍이방성 디바이스들(102)은 유닛 셀마다 1개 초과의 전자기 쌍이방성 디바이스(102)를 포함하는 패턴으로 배열될 수 있으며, 유닛 셀들은 (도 6a 및 도 6b에서와 같은 전자기 쌍이방성 디바이스들(102)의 패턴이 아니라) 유닛 셀들의 패턴을 형성하도록 배열될 수 있다. 예시를 위해, 다수의 전자기 쌍이방성 디바이스들(102)을 포함하는 유닛 셀이 (패턴(602A)의 직사각형 어레이와 유사한) 직사각형 어레이로 반복될 수 있거나, 또는 다수의 전자기 쌍이방성 디바이스들(102)을 포함하는 유닛 셀이 (패턴(602B)의 동심 원형 어레이와 유사한) 동심 원형 어레이로 반복될 수 있다.
도 7a는 특정 구현에 따른, 도 1의 디바이스와 전자기파들의 상호작용을 예시하는 다이어그램이다. 도 7a에서, 전자기 쌍이방성 디바이스들(102)은, 디바이스(100)의 표면의 법선(112)에 평행한 각도로 입사 전자기파(114)를 굴절시키도록(예컨대, 수직 간격 및 수평 간격을 갖도록) 배열된다. 이 구현들에서 그리고 디바이스(100)가 도 1에서와 같은 평면 구성으로 있을 때, 디바이스(100)가 입사 전자기파(114)를 굴절시킨 후에는, 입사 전자기파(114)에 관한 도달 방향 정보(예컨대, 입사각(116)을 표시하는 정보)는 보유되지 않는다. 즉, 입사 전자기파(114)의 입사각(116)이 디바이스(100)의 수광각 내에 있는 한, 입사 전자기파(114)의 굴절된 부분은 법선(112)에 평행한 방향으로 전자기 인터페이스 디바이스(106)와 교차한다. 따라서, 전자기파(114A)는 제1 입사각을 가지며, 이러한 제1 입사각은 전자기파(114B)의 제2 입사각과 상이하다. 그럼에도 불구하고, 굴절 후에, 전자기파(114A)의 굴절된 부분(702A)은 전자기파(114B)의 굴절된 부분(702B)에 실질적으로 평행하다.
도 7b는 다른 특정 구현에 따른, 도 1의 디바이스와 전자기파들의 상호작용을 예시하는 다이어그램이다. 도 7b에서, 전자기 쌍이방성 디바이스들(102)은, 법선(112)에 비-평행한 각도로 입사 전자기파(114)의 적어도 일부를 굴절시키도록(예컨대, 수직 간격 및 수평 간격을 갖도록) 배열된다. 이 구현들에서 그리고 디바이스(100)가 도 1에서와 같은 평면 구성으로 있을 때, 입사 전자기파(114)에 관한 도달 방향 정보(예컨대, 입사각(116)을 표시하는 정보)는 보유될 수 있다. 예컨대, 입사 전자기파(114)의 상이한 부분들은 상이한 전자기 인터페이스 디바이스들(106A, 106B 또는 106C)(예컨대, 상이한 안테나 엘리먼트들) 또는 단일 전자기 인터페이스 디바이스(106)의 상이한 부분들(예컨대, 픽셀 구역들)과 교차하도록 상이하게 굴절된다. 그러한 구현들에서, 전자기 인터페이스 디바이스(106)에서 검출될 때 입사 전자기파(114)의 굴절된 부분의 도달 방향 정보의 결정을 용이하게 하는 방식으로, 입사 전자기파(114)의 굴절된 부분과 교차하는, 전자기 쌍이방성 디바이스들(102)에 대한 특정 위치에 전자기 인터페이스 디바이스(106)를 포지셔닝하도록 선택된 두께를 제2 스페이서 층(108)이 가질 수 있다. 회로(120)(미도시)는, 상이한 전자기 인터페이스 디바이스들(106A, 106B 또는 106C)(예컨대, 상이한 안테나 엘리먼트들)에 의해 또는 단일 전자기 인터페이스 디바이스(106)의 상이한 부분들(예컨대, 픽셀 구역들)에 의해 생성된 전기 신호들을, 전자기파(114)의 대응하는 도달 방향들에 매핑하는 교정 데이터를 저장할 수 있다.
도 8은 전자기 쌍이방성 디바이스들의 다수의 층들을 갖는, 도 1의 디바이스(100)를 예시하는 블록 다이어그램이다. 도 4a-도 4d 및 도 7b는 상이한 수직 간격을 갖는 전자기 쌍이방성 디바이스들(102)을 갖는 디바이스(100)의 구현들의 예들을 예시한다. 일부 구현들에서, 수직 간격의 차이들은, 전자기 쌍이방성 디바이스들(102)을 갖는 제1 층 및 제2 전자기 쌍이방성 디바이스들(802)을 갖는 제2 층을 포함하는, 전자기 쌍이방성 디바이스들의 2 개의 별개의 층들을 갖는 디바이스(100)를 형성함으로써 달성될 수 있다. 전도성 층(110) 위에 상이한 수직 간격을 갖는 것 이외에, 전자기 쌍이방성 디바이스들(102)은 전자기 쌍이방성 디바이스들(802)과 상이한 수평 간격을 가질 수 있다. 일부 구현들에서, 전자기 쌍이방성 디바이스들(102)은 제1 패턴을 형성하도록 배열될 수 있고, 전자기 쌍이방성 디바이스들(802)은 제1 패턴과 상이한 제2 패턴을 형성하도록 배열될 수 있다. 추가로, 도 8이 전자기 쌍이방성 디바이스들(예컨대, 전자기 쌍이방성 디바이스들(102) 및 제2 전자기 쌍이방성 디바이스들(802))의 2 개의 층들을 예시하지만, 다른 구현들에서, 디바이스(100)는 전자기 쌍이방성 디바이스들의 2 개 초과의 층들을 포함할 수 있다.
도 9a, 도 9b, 도 9c, 도 9d 및 도 9e는 도 1의 디바이스를 형성하는 방법의 예를 예시하는 다이어그램들이다. 도 9a에서 예시된 제1 동작(900)에서, 전도성 층(110) 상에 제2 스페이서 층(108)이 형성된다. 제2 스페이서 층(108)은, 증착되는 재료의 비교적 균일한 그리고 제어되는 두께를 제공하는 증착 프로세스를 사용하여 형성될 수 있다. 예컨대, 제2 스페이서 층(108)은, 전도성 층(110) 상에 액체가 증착되며 그리고 액체를 균등하게 분포시키고 액체 층의 두께를 제어하기 위해 전도성 층(110)이 회전되는 스핀-온(spin-on) 프로세스를 사용하여 형성될 수 있다. 다른 예들에서, 제2 스페이서 층(108)을 형성하기 위한 재료는, 열가소성 폴리머 또는 경화성 열경화성 수지를 사용하는 소위 "3D 프린팅"과 같은 적층 제조 프로세스를 사용하여 증착될 수 있다. 일부 구현들에서, 제2 스페이서 층(108)은, 타겟 두께를 달성하기 위해 증착 및 경화 후에 추가로 프로세싱될 수 있다. 예컨대, 제2 스페이서 층(108)의 두께를 대등하게 만들고 조정하기 위해 화학적 기계적 연마 동작 또는 유사한 동작이 수행될 수 있다. 다른 구현들에서, 전자기 인터페이스 디바이스(106)는, 안테나 엘리먼트들을 형성하도록 배열된 복수의 전도성 패치들을 형성하기 위해 적층 또는 절삭 패터닝을 사용하여, 이를테면 제2 스페이서 층(108) 상의 구리(또는 다른 전도성 층)를 패터닝함으로써 제작되는 다수의 안테나 엘리먼트들을 포함한다. 그러한 구현들에서, 피드 네트워크(예컨대, 하나 이상의 피더 라인들)가 또한, 전자기 인터페이스 디바이스(106)를 포함하는 층에 또는 제2 스페이서 층(108) 내에 패터닝될 수 있다.
도 9b는 제1 동작(900)에 후속하는 제2 동작(910)을 예시한다. 제2 동작(910)에서, 전자기 인터페이스 디바이스(106)(또는 전자기 인터페이스 디바이스들(106)의 세트)는 제2 스페이서 층(108)에 커플링된다. 일부 구현들에서, 전자기 인터페이스 디바이스(106)는 완전한 디바이스로서 사전에 준비되며, 이 경우, 제2 동작(910)은, 전자기 인터페이스 디바이스(106)를 타겟 위치와 정렬시키고 전자기 인터페이스 디바이스(106)를 제2 스페이서 층(108)에 기계적으로 커플링하는 것을 포함한다. 일부 구현들에서, 제2 동작(910) 전에 전도체(122)가 포지셔닝되며, 이 경우, 제2 동작(910)은 또한, 전자기 인터페이스 디바이스(106)를 전도체(122)에 전기적으로 커플링하는 것을 포함할 수 있다. 일부 구현들에서, 전자기 인터페이스 디바이스(106)는 제2 동작(910) 동안 형성된다. 예컨대, 전자기 인터페이스 디바이스(106)는 3D 프린팅 동작을 사용하여 또는 전도성 잉크 프린팅 동작을 사용하여 제2 스페이서 층(108) 상에 증착될 수 있다. 그러한 구현들에서, 제2 스페이서 층(108)에 대한 전자기 인터페이스 디바이스(106)의 접착력을 개선시키기 위해 제2 스페이서 층(108)의 표면이 미리 처리될 수 있다.
도 9c는 제2 동작(910)에 후속하는 제3 동작(920)을 예시한다. 제3 동작(920)에서, 스페이서 층(104)이 형성된다. 스페이서 층(104)은 제2 스페이서 층(108)의 형성에 대해 위에서 설명된 바와 같이 3D 프린팅 동작 또는 증착 동작을 사용하여 형성될 수 있다.
도 9d는 제3 동작(920)에 후속하는 제4 동작(930)을 예시한다. 제4 동작(930)에서, 스페이서 층(104) 상에 층(902)이 형성되고, 전자기 쌍이방성 디바이스들(102)은 층(902)에 커플링된다. 대안적으로, 전자기 쌍이방성 디바이스들(102)은 스페이서 층(104)에 커플링될 수 있다. 층(902)은 전자기 쌍이방성 디바이스들(102)의 상대적인 포지션들을 유지하도록 기능한다. 예컨대, 층(902)은 전자기 쌍이방성 디바이스들(102)이 (예컨대, 기계적 배치에 의해) 커플링되는 접착제일 수 있다. 다른 예로서, 층(902)은 전자기 쌍이방성 디바이스들(102)이 형성되는 패터닝된 층을 포함할 수 있다. 이 예에서, 층(902)은 희생적일 수 있거나(예컨대, 전자기 쌍이방성 디바이스들(102)이 형성된 후에 제거될 수 있거나), 또는 남겨져 디바이스(100)의 일부가 될 수 있다. 전자기 쌍이방성 디바이스들(102)은 별개로 형성되고 층(902)에 커플링될 수 있거나, 또는 전자기 쌍이방성 디바이스들(102)은 예컨대 3D 프린팅 프로세스 또는 금속 증착을 사용하여 적소에 형성될 수 있다.
도 9e는 제4 동작(930)에 후속하는 제5 동작(940)을 예시한다. 제5 동작(940)에서, 전자기 쌍이방성 디바이스들(102) 주위에 그리고/또는 전자기 쌍이방성 디바이스들(102) 위에 보호성 층(904)이 형성된다. 예컨대, 보호성 층은, 마모 등으로부터 전자기 쌍이방성 디바이스들(102)에 대한 기계적 보호를 제공하는 폴리머 층을 포함할 수 있다.
도 9a 내지 도 9e는 단지 디바이스(100)를 형성하기 위해 사용될 수 있는 방법의 일 예로서 의도된다. 다른 구현들에서, 다른 동작이 동작들(900, 910, 920, 930 또는 940) 중 하나 이상을 대신할 수 있거나, 동작들(900, 910, 920, 930 또는 940) 중 하나 이상이 생략될 수 있거나, 또는 부가적인 동작들이 수행될 수 있다. 예컨대, 접착제 층이 전자기 인터페이스 디바이스(106)에 커플링될 수 있고, 전자기 인터페이스 디바이스(106)를 전도성 층(110)에 커플링하기 위해 사용될 수 있다. 이 예에서, 접착제 층은 제2 스페이서 층(108)을 대체할 수 있으며, 따라서, 제1 동작(900)은 생략될 수 있다. 다른 예로서, 일부 구현들에서, 전도성 층(110)은 (금속 포일과 같이) 매우 얇고, 쉽게 손상된다. 그러한 예들에서, 전도성 층(110)을 캐리어 층에 커플링하기 위한 동작(미도시)이 제1 동작(900) 전에 수행될 수 있다. 이 실시예에서, 캐리어 층은 다른 동작들(900, 910, 920, 930 또는 940) 중 하나의 동작 후에 제거될 수 있다. 다른 그러한 예에서, 전자기 쌍이방성 디바이스들(102)을 포함하는 층들의 제1 세트는 전도성 층(110), 제2 스페이서 층(108) 및 전자기 인터페이스 디바이스(106)를 포함하는 층들의 제2 세트와 별개로 형성된다. 예컨대, 제3 동작(920) 및 제4 동작(930)이 캐리어 층(미도시) 상에서 수행될 수 있으며, 이 캐리어 층은 후속하여 제거된다. 이 예에서, (전자기 쌍이방성 디바이스들(102)을 포함하는) 층들의 제1 세트는 캐리어 층 상에 형성되고, 후속하여, 층들의 제2 세트에 부착된다. 예시를 위해, 층들의 제1 세트 및 층들의 제2 세트가 형성된 후에, 층들의 제1 세트, 층들의 제2 세트, 또는 둘 모두에 접착제가 적용되며, 층들의 제1 세트 및 층들의 제2 세트가 함께 프레스되어 디바이스(100)가 형성된다. 이 예에서, 층들 사이의 간격, 이를테면 전도성 층(110), 전자기 인터페이스 디바이스(106), 또는 둘 모두에 대한 전자기 쌍이방성 디바이스들(102)의 수직 간격을 제어하기 위해 층들(102, 104, 106, 108, 110)에 압력이 적용된다.
도 10은 도 1의 디바이스를 형성하는 방법(1000)의 예의 흐름도이다. 도 10에서 예시된 예에서, 방법(1000)은, 1002에서, 전도성 층 상에 전자기 인터페이스 디바이스를 배치하는 단계를 포함하고, 여기서, 전자기 인터페이스 디바이스는 전자기파의 수신에 응답하여 전기 신호를 출력하도록 구성된다. 예컨대, 전자기 인터페이스 디바이스는 디바이스(100)의 전자기 인터페이스 디바이스(106)를 포함하거나 또는 그에 대응할 수 있다. 전도성 층에 직접적으로 전자기 인터페이스 디바이스를 부착함으로써, 전도성 층 위에 놓이는 스페이서 층(예컨대, 제2 스페이서 층(108))에 전자기 인터페이스 디바이스를 부착함으로써, (예컨대, 적층 제조 프로세스를 사용하여) 전도성 층 또는 스페이서 층 상에 전자기 인터페이스 디바이스를 형성함으로써, 또는 이들의 결합에 의해, 전자기 인터페이스 디바이스는 전도성 층 상에 배치될 수 있다.
방법(1000)은 또한, 1004에서, 전도성 층 및 전자기 인터페이스 디바이스 상에 스페이서 층(예컨대, 스페이서 층(104))을 배치하는 단계를 포함한다. 이 맥락에서, 전도성 층 및 전자기 인터페이스 디바이스 "상에" 스페이서 층을 배치하는 것은 스페이서 층, 전도성 층 및 전자기 인터페이스 디바이스를 포함하는 스택을 형성하는 것을 지칭한다. 그러한 스택에서, 스페이서 층은 전도성 층의 부분들, 전자기 인터페이스 디바이스의 부분, 또는 전도성 층과 전자기 인터페이스 디바이스 둘 모두의 부분들과 직접 접촉할 수 있다. 그러나, 이 맥락에서, 스페이서 층이 전도성 층 및 전자기 인터페이스 디바이스 "상에" 형성되기 위해 전도성 층 및 전자기 인터페이스 디바이스 어느 하나와 직접적으로 접촉할 필요는 없다는 것이 이해되어야 한다.
방법(1000)은, 1006에서, 스페이서 층 상에 복수의 전자기 쌍이방성 디바이스들을 배치하는 단계를 더 포함한다. 위에서 설명된 바와 같이, 이 맥락에서 "상에"란 스택을 형성하는 것을 지칭하며, 직접 접촉을 암시하거나 또는 배제하지는 않는다. 특정 구현에서, 복수의 전자기 쌍이방성 디바이스들이 사전에 형성되고, 스페이서 층에 적용되거나 또는 스페이서 층 상에 포지셔닝된다. 다른 구현들에서, 적층 제조 프로세스, 이를테면 전도성 수지를 사용한 3D 프린팅 또는 전도성 잉크 프린팅을 사용하여 스페이서 층 또는 중간 층 상에 복수의 전자기 쌍이방성 디바이스들이 형성된다. 복수의 전자기 쌍이방성 디바이스들은 적어도 하나의 오메가-형 입자(이를테면, 도 5b의 오메가-형 입자(500A)), 적어도 한 쌍의 인터로킹 C-형 입자들(이를테면, 도 5c의 한 쌍의 C-형 입자들(500B)), 전도성 표면과 복수의 자극들을 갖는 적어도 하나의 입자(이를테면, 도 5d 및 도 5e의 각이 있는 로드-형 입자(500C)), 다른 전자기 쌍이방성 입자들, 또는 이들의 결합을 포함할 수 있다.
도 10에서 예시된 예에서, 방법(1000)은 또한, 1008에서, 전자기 쌍이방성 디바이스들의 어레이를 형성하기 위해 복수의 전자기 쌍이방성 디바이스들을 폴리머 층에 임베딩하는 단계를 포함한다. 예컨대, 복수의 전자기 쌍이방성 디바이스들은 도 9e의 보호성 층(904)에 임베딩될 수 있다.
도 11은 전자기파에 응답하여 전기 신호를 생성하기 위해 도 1의 디바이스를 사용하는 방법(1100)의 예의 흐름도이다. 도 11에서 예시된 예에서, 방법(1100)은, 1102에서, 복수의 전자기 쌍이방성 디바이스들, 전도성 층, 및 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 스페이서 층을 포함하는 디바이스에서, 전자기파를 굴절시키는 단계를 포함한다. 예컨대, 디바이스(100)는 전자기 쌍이방성 디바이스들(102), 전도성 층(110), 및 전자기 쌍이방성 디바이스들(102)과 전도성 층(110) 사이에 배치된 스페이서 층(104)을 포함한다. 위에서 설명된 바와 같이, 전자기파(114)의 입사각(116)이 디바이스(100)의 수광각(118)과 동일하거나 또는 더 작으면, 디바이스(100)는 전자기파(114)를 전도성 층(110)을 향해 굴절시킨다.
방법(1100)은, 1104에서, 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 전자기 인터페이스 디바이스에서, 굴절된 전자기파를 수신하는 단계를 더 포함한다. 예컨대, 디바이스(100)는 전자기 쌍이방성 디바이스들(102)과 전도성 층(110) 사이에 전자기 인터페이스 디바이스(106)를 포함한다. 전도성 층(110)을 향한 전자기파(114)의 굴절의 결과로, 전자기파(114)의 굴절된 부분은 전자기 인터페이스 디바이스(106)와 교차하거나 또는 충돌한다(예컨대, 전자기 인터페이스 디바이스(106) 상에 입사함).
방법(1100)은 또한, 1106에서, 전자기 인터페이스 디바이스로부터, 굴절된 전자기파의 수신에 응답하여 전기 신호를 출력하는 단계를 포함한다. 예컨대, 위에서 설명된 바와 같이, 전자기 인터페이스 디바이스(106)는 전자기파(114)의 굴절된 부분에 응답하여 전기 신호(124)를 생성하도록 구성된다.
도 12 및 도 13을 참조하면, 본 개시내용의 예들은 도 12의 흐름도에 의해 예시된 비히클 제조 및 서비스 방법(1200) 그리고 도 13의 블록 다이어그램에 의해 예시된 비히클 시스템(1300)의 맥락에서 설명된다. 도 12의 비히클 제조 및 서비스 방법(1200)에 의해 생산되는 비히클 및 도 13의 비히클(1300)은 예시적인 비-제한적인 예들로서 항공기, 자동차, 기차, 트럭, 버스, 배 또는 보트, 로켓, 우주선, 자율주행차, 또는 다른 비히클을 포함할 수 있다.
도 12에서, 방법(1200)은 비히클(1300)의 생산 전의, 그 동안의, 그리고 그 후의 몇몇 스테이지들을 포함한다. 사전-생산 동안, 예시적인 방법(1200)은, 1202에서, 비히클(1300)의 규격 및 설계를 포함한다. 비히클(1300)의 규격 및 설계 동안, 방법(1200)은, 특히 비히클의 구성요소들, 이를테면 회로(120)와 디바이스(100)의 상호작용들 측면에서 디바이스(100)의 설계, 배치 및/또는 동작을 특정하는 단계를 포함할 수 있다. 예컨대, 회로(120)는, 디바이스(100)의 전자기 인터페이스 디바이스(106)에 의해 출력된 전기 신호(124)를 수신 및 사용하도록 특정되거나 또는 설계될 수 있다. 추가로, 사전-생산 동안, 디바이스(100)용 재료들을 포함하는 비히클(1300)용 재료들은, 1204에서, 규격 및 설계에 기반하여 조달될 수 있다.
생산 동안, 방법(1200)은, 1206에서, 구성요소 및 서브어셈블리 제조, 그리고 1208에서, 비히클(1300)의 시스템 통합을 포함한다. 예컨대, 구성요소 및 서브어셈블리 제조는, 도 9a-도 9e 또는 도 10을 참조하여 설명된 바와 같이 디바이스(100)를 형성하는 것을 포함할 수 있다. 시스템 통합은 디바이스(100)와 비히클(1300)의 회로(120) 또는 다른 구성요소들을 전기적으로 상호연결하는 것을 포함할 수 있다.
방법(1200)은, 1210에서, 비히클(1300)의 인증 및 인도, 그리고 1212에서, 비히클(1300)을 운항 중에 배치하는 단계를 포함한다. 인증 및 인도는 관련 표준 또는 규제 인증 프로세스에 기반하여 동작에 대해 디바이스(100) 및 회로(120)를 인증하는 것을 포함할 수 있다. 예시를 위해, 비히클(1300)이 항공기를 포함할 때, 디바이스(100) 및 회로(120)를 포함하는 항공기는 관련 항공 표준들 및 규제들에 대해 테스트될 수 있다.
고객에 의해 운항 중에 있는 동안, 비히클(1300)은 유지보수 및 서비스(수정, 재구성, 재연마 등을 또한 포함할 수 있음)를 위해 스케줄링될 수 있다. 방법(1200)은, 1214에서, 비히클(1300)에 대해 유지보수 및 서비스를 수행하는 단계를 포함한다. 일 예에서, 비히클(1300)에 대해 유지보수 및 서비스를 수행하는 단계는 디바이스(100)에 대해 유지보수 및 서비스를 수행하는 단계를 포함할 수 있다. 대안적인 예에서, 비히클(1300)에 대해 유지보수 및 서비스를 수행하는 단계는 비히클(1300) 상에 디바이스(100)를 설치하는 단계, 및 디바이스(100)의 동작 및 사용을 가능하게 하기 위해 디바이스(100)를 회로(120)에 커플링하는 단계를 포함할 수 있다.
방법(1200)의 프로세스들 각각은 시스템 통합자, 제3 자, 및/또는 운영자(예컨대, 고객)에 의해 수행되거나 또는 실행될 수 있다. 본 설명의 목적들을 위해, 시스템 통합자는 임의의 수의 비히클 제조자들 및 주요-시스템 하도급 업자들(이에 제한되지 않음)을 포함할 수 있고; 제3 자는 임의의 수의 벤더들, 하도급 업자들, 및 공급자들(이에 제한되지 않음)을 포함할 수 있으며; 그리고 운영자는 항공사, 임대 회사, 군대, 서비스 조직 등일 수 있다.
도 13을 참조하면, 디바이스(100)를 포함하는 비히클(1300)의 예시적인 구현의 블록 다이어그램이 도시되며, 1300으로 표기된다. 비히클(1300)은 도 12의 방법(1200)의 적어도 일부에 의해 생산되었을 수 있다. 도 13에서 도시된 예에서, 비히클(1300)은 프레임(1304)(예컨대, 구조), 인테리어(1306) 및 복수의 시스템들(1308)을 포함한다. 복수의 시스템들(1308)은 비히클(1300)의 타입에 따라 상이하지만, 도 13에서 예시된 예에서, 복수의 시스템들(1308)은 추진 시스템(1310), 전기 시스템(1312), 환경 시스템(1314) 또는 유압 시스템(1316) 중 하나 이상을 포함한다. 도 13에서, 복수의 시스템들(1308)은 또한 디바이스(100)를 포함하며, 이 디바이스(100)는 전자기 쌍이방성 디바이스들(102), 전도성 층(110), 및 전자기 쌍이방성 디바이스들(102)과 전도성 층(110) 사이에 배치된 전자기 인터페이스 디바이스(106)를 포함한다. 복수의 시스템들(1308)은 또한, 전자기파의 수신에 응답하여 디바이스(100)에 의해 출력된 전기 신호(124)를 수신하기 위해 디바이스(100)에 커플링되는 회로(120)를 포함한다.
추가로, 본 개시내용은 다음의 조항들에 따른 예들을 포함한다:
조항 1. 디바이스로서, 복수의 전자기 쌍이방성 디바이스들; 전도성 층; 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 스페이서 층; 및 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 전자기 인터페이스 디바이스를 포함하며, 전자기 인터페이스 디바이스는 전자기파의 수신에 응답하여 전기 신호를 출력하도록 구성된다.
조항 2. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들 중의 전자기 쌍이방성 디바이스가 전도성 표면 및 복수의 자극들을 갖는 입자를 포함하며, 복수의 자극들의 배향은, 전도성 층에 접하는 평면에 대한 법선이고 입자를 통과하는 라인에 대해 각도상 오프셋되며, 복수의 자극들의 배향은 평면으로부터 각도상 오프셋된다.
조항 3. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들 중의 전자기 쌍이방성 디바이스가 전도성 재료를 포함하는 오메가-형 입자를 포함하며, 전도성 재료의 제1 부분은 부분 루프를 형성하도록 배열되고, 전도성 재료의 제2 부분은 부분 루프로부터 제1 방향으로 연장되고, 전도성 재료의 제3 부분은 부분 루프로부터 제2 방향으로 연장되며, 제1 방향은 제2 방향과 반대이다.
조항 4. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들 중의 전자기 쌍이방성 디바이스가 한 쌍의 인터로킹 C-형 입자들을 포함한다.
조항 5. 조항 1의 디바이스에 있어서, 전도성 층은 접지 평면의 적어도 일부를 포함한다.
조항 6. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들은 제1 쌍의 인접한 전자기 쌍이방성 디바이스들 및 제2 쌍의 인접한 전자기 쌍이방성 디바이스들을 포함하며, 제1 쌍의 인접한 전자기 쌍이방성 디바이스들은 제1 피치만큼 서로 분리되고, 제2 쌍의 인접한 전자기 쌍이방성 디바이스들은 제2 피치만큼 서로 분리되며, 제1 피치는 제2 피치와 상이하다.
조항 7. 조항 6의 디바이스에 있어서, 제1 쌍의 제1 전자기 쌍이방성 디바이스는 전도성 층으로부터 제1 높이만큼 분리되고, 제2 쌍의 제2 전자기 쌍이방성 디바이스는 전도성 층으로부터 제2 높이만큼 분리되며, 제1 높이는 제2 높이와 상이하다.
조항 8. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들은 동심 원형 어레이로 배열된다.
조항 9. 조항 1의 디바이스에 있어서, 전자기 인터페이스 디바이스는 광 센서, 광전지, 또는 하나 이상의 안테나 엘리먼트들 중 적어도 하나를 포함한다.
조항 10. 조항 9의 디바이스에 있어서, 전자기 인터페이스 디바이스는 복수의 안테나 엘리먼트들을 포함하고, 복수의 안테나 엘리먼트들에 커플링된 공통 피드라인을 더 포함한다.
조항 11. 조항 1의 디바이스에 있어서, 스페이서 층은 유전체 재료를 포함한다.
조항 12. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들이 임베딩되는 폴리머 층을 더 포함한다.
조항 13. 조항 1의 디바이스에 있어서, 디바이스는 가요성이다.
조항 14. 조항 1의 디바이스에 있어서, 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이의 층에 배치된 제2 복수의 전자기 쌍이방성 디바이스들을 더 포함한다.
조항 15. 방법으로서, 복수의 전자기 쌍이방성 디바이스들, 전도성 층, 및 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 스페이서 층을 포함하는 디바이스에서, 전자기파를 굴절시키는 단계; 복수의 전자기 쌍이방성 디바이스들과 전도성 층 사이에 배치된 전자기 인터페이스 디바이스에서, 굴절된 전자기파를 수신하는 단계; 및 전자기 인터페이스 디바이스로부터, 굴절된 전자기파의 수신에 응답하여 전기 신호를 출력하는 단계를 포함한다.
조항 16. 조항 15의 방법에 있어서, 전자기파는 디바이스의 표면에 접하는 평면의 법선에 대해 최대 80도의 입사각으로 디바이스와 교차한다.
조항 17. 조항 16의 방법에 있어서, 굴절된 전자기파는 법선과 평행한 각도로 전자기 인터페이스 디바이스에서 수신된다.
조항 18. 방법으로서, 전도성 층 상에 전자기 인터페이스 디바이스를 배치하는 단계 ―전자기 인터페이스 디바이스는 전자기파의 수신에 응답하여 전기 신호를 출력하도록 구성됨―; 전도성 층 및 전자기 인터페이스 디바이스 상에 스페이서 층을 배치하는 단계; 및 스페이서 층 상에 복수의 전자기 쌍이방성 디바이스들을 배치하는 단계를 포함한다.
조항 19. 조항 18의 방법에 있어서, 전자기 쌍이방성 디바이스들의 어레이를 형성하기 위해 복수의 전자기 쌍이방성 디바이스들을 폴리머 층에 임베딩하는 단계를 더 포함한다.
조항 20. 조항 18의 방법에 있어서, 스페이서 층 상에 복수의 전자기 쌍이방성 디바이스들을 배치하는 단계는 복수의 전자기 쌍이방성 디바이스들을 포함하는 제1 세트의 층들 또는 전자기 인터페이스 디바이스를 포함하는 제2 세트의 층들에 접착제를 적용하는 단계를 포함하고, 접착제를 사용하여 제1 세트의 층들을 제2 세트의 층들에 부착하는 단계를 더 포함한다.
본원에서 설명된 예들의 예시들은 다양한 구현들의 구조의 일반적인 이해를 제공하는 것으로 의도된다. 예시들은, 본원에서 설명된 구조들 또는 방법들을 활용하는 장치 및 시스템들의 엘리먼트들 및 특징들 전부의 완전한 설명으로서의 역할을 하는 것으로 의도되지 않는다. 본 개시내용을 검토할 때, 많은 다른 구현들이 당업자들에게 자명할 수 있다. 본 개시내용으로부터 다른 구현들이 활용 및 도출될 수 있어서, 본 개시내용의 범위로부터 벗어나지 않고 구조적인 그리고 논리적인 치환들 및 변화들이 이루어질 수 있다. 예컨대, 방법 동작들은 도면들에서 도시된 것과 상이한 순서로 수행될 수 있거나, 또는 하나 이상의 방법 동작들이 생략될 수 있다. 그에 따라서, 본 개시내용 및 도면들은 제한적인 것이 아니라 예시적인 것으로서 간주되어야 한다.
게다가, 특정 예들이 본원에서 예시 및 설명되었지만, 동일한 또는 유사한 결과들을 달성하도록 설계된 임의의 후속하는 어레인지먼트가 도시된 특정 구현들을 대신할 수 있다는 것이 인식되어야 한다. 본 개시내용은 다양한 구현들의 임의의 그리고 모든 후속하는 적응들 또는 변형들을 커버하는 것으로 의도된다. 위의 구현들의 결합들, 및 본원에서 구체적으로 설명되지 않은 다른 구현들은, 본 설명을 검토할 때 당업자들에게 자명할 것이다.
본 개시내용의 요약은, 이 요약이 청구항들의 범위 또는 의미를 해석하거나 또는 제한하기 위해 사용되지 않을 것이라는 이해와 함께 제출된다. 부가하여, 앞선 상세한 설명에서, 본 개시내용을 간소화하는 목적을 위해 다양한 특징들이 단일 구현에서 함께 그룹핑되거나 또는 설명될 수 있다. 위에서 설명된 예들은 본 개시내용을 예시하지만, 본 개시내용을 제한하지 않는다. 또한, 많은 수정들 및 변형들이 본 개시내용의 원리들에 따라 가능하다는 것이 이해되어야 한다. 다음의 청구항들이 반영하는 바와 같이, 청구되는 발명의 요지는 개시된 예들 중 임의의 예의 특징들 전부보다는 더 적은 수의 특징들에 관한 것일 수 있다. 그에 따라서, 본 개시내용의 범위는 다음의 청구항들 및 그들의 등가물들에 의해 정의된다.
Claims (15)
- 디바이스(100)로서,
복수의 전자기 쌍이방성(electromagnetically bi-anisotropic) 디바이스들(102);
전도성 층(110);
상기 복수의 전자기 쌍이방성 디바이스들과 상기 전도성 층 사이에 배치된 스페이서 층(104); 및
상기 복수의 전자기 쌍이방성 디바이스들과 상기 전도성 층 사이에 배치된 전자기 인터페이스 디바이스(106)
를 포함하며,
상기 전자기 인터페이스 디바이스는 전자기파(114)의 수신에 응답하여 전기 신호(124)를 출력하도록 구성되는,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들 중의 전자기 쌍이방성 디바이스(500C)가 전도성 표면(530) 및 복수의 자극들(534, 536)을 갖는 입자(particle)를 포함하며, 상기 복수의 자극들의 배향은, 상기 전도성 층에 접하는 평면에 대한 법선(112)이고 상기 입자를 통과하는 라인에 대해 각도상 오프셋(angularly offset)되며, 상기 복수의 자극들의 상기 배향은 상기 평면으로부터 각도상 오프셋되는,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들 중의 전자기 쌍이방성 디바이스(500A)가 전도성 재료를 포함하는 오메가-형 입자를 포함하며, 상기 전도성 재료의 제1 부분(502)은 부분 루프를 형성하도록 배열되고, 상기 전도성 재료의 제2 부분(504)은 상기 부분 루프로부터 제1 방향으로 연장되고, 상기 전도성 재료의 제3 부분(506)은 상기 부분 루프로부터 제2 방향으로 연장되며, 상기 제1 방향은 상기 제2 방향과 반대인,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들 중의 전자기 쌍이방성 디바이스(500B)가 한 쌍의 인터로킹 C-형 입자들(510, 520)을 포함하는,
디바이스(100). - 제1 항에 있어서,
상기 전도성 층은 접지 평면의 적어도 일부를 포함하는,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들은 제1 쌍의 인접한 전자기 쌍이방성 디바이스들(402, 404) 및 제2 쌍의 인접한 전자기 쌍이방성 디바이스들(422, 424)을 포함하며, 상기 제1 쌍의 인접한 전자기 쌍이방성 디바이스들은 제1 피치(406)만큼 서로 분리되고, 상기 제2 쌍의 인접한 전자기 쌍이방성 디바이스들은 제2 피치(426)만큼 서로 분리되며, 상기 제1 피치는 상기 제2 피치와 상이한,
디바이스(100). - 제6 항에 있어서,
상기 제1 쌍의 제1 전자기 쌍이방성 디바이스(402)는 상기 전도성 층으로부터 제1 높이(408)만큼 분리되고, 상기 제2 쌍의 제2 전자기 쌍이방성 디바이스(424)는 상기 전도성 층으로부터 제2 높이(430)만큼 분리되며, 상기 제1 높이는 상기 제2 높이와 상이한,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들은 동심 원형 어레이(602B)로 배열되는,
디바이스(100). - 제1 항에 있어서,
상기 전자기 인터페이스 디바이스는 광 센서, 광전지, 또는 하나 이상의 안테나 엘리먼트들 중 적어도 하나를 포함하고, 상기 전자기 인터페이스 디바이스는 복수의 안테나 엘리먼트들(106A-106C)을 포함하고,
상기 디바이스(100)는 상기 복수의 안테나 엘리먼트들에 커플링된 공통 피드라인(122D)을 더 포함하는,
디바이스(100). - 제1 항에 있어서,
상기 스페이서 층이 유전체 재료를 포함하는 것; 및
상기 디바이스가 가요성인 것
중 적어도 하나인,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들이 임베딩되는 폴리머 층(904)
을 더 포함하는,
디바이스(100). - 제1 항에 있어서,
상기 복수의 전자기 쌍이방성 디바이스들과 상기 전도성 층 사이의 층에 배치된 제2 복수의 전자기 쌍이방성 디바이스들(802)
을 더 포함하는,
디바이스(100). - 복수의 전자기 쌍이방성 디바이스들, 전도성 층, 및 상기 복수의 전자기 쌍이방성 디바이스들과 상기 전도성 층 사이에 배치된 스페이서 층을 포함하는 디바이스에서, 전자기파를 굴절시키는 단계(1102);
상기 복수의 전자기 쌍이방성 디바이스들과 상기 전도성 층 사이에 배치된 전자기 인터페이스 디바이스에서, 상기 굴절된 전자기파를 수신하는 단계(1104); 및
상기 전자기 인터페이스 디바이스로부터, 상기 굴절된 전자기파의 수신에 응답하여 전기 신호를 출력하는 단계(1106)
를 포함하는,
방법. - 제13 항에 있어서,
상기 전자기파는 상기 디바이스의 표면(202)에 접하는 평면(204)의 법선(112)에 대해 최대 80도의 입사각(116)으로 상기 디바이스와 교차하는,
방법. - 제14 항에 있어서,
상기 굴절된 전자기파는 상기 법선과 평행한 각도로 상기 전자기 인터페이스 디바이스에서 수신되는,
방법.
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