KR20190109042A - 신호 생성 장치 - Google Patents

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KR20190109042A
KR20190109042A KR1020180030901A KR20180030901A KR20190109042A KR 20190109042 A KR20190109042 A KR 20190109042A KR 1020180030901 A KR1020180030901 A KR 1020180030901A KR 20180030901 A KR20180030901 A KR 20180030901A KR 20190109042 A KR20190109042 A KR 20190109042A
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홍종필
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Abstract

복수의 발진기 코어(core)를 포함하여 고주파 고출력 신호를 제공하는 신호 생성기가 제공된다. 상기 신호 생성기는 복수의 발진기 코어를 포함하고, 상기 복수의 발진기 코어 각각은 복수의 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들의 게이트(gate) 노드들은 게이트 인덕터를 통해 연결되고, 상기 NMOS 트랜지스터들의 드레인(drain) 노드들은 드레인 인덕터를 통해 연결되고, 상기 게이트 인덕터의 공통 노드에 게이트 저항이 연결될 수 있다.

Description

신호 생성 장치{APPARATUS OF SIGNAL SOURCE}
이하의 실시예들은 신호 생성 장치에 관한 것이다. 보다 구체적으로, 높은 기본 주파수와 높은 출력을 제공하는 신호 생성 장치에 관한 것이다.
테라헤라츠(THz)는 100GHz 이상 10THz 이하 주파수 대역의 주파수 자원으로서 오늘날 세계적으로 여러 연구가 진행되고 있는 분야이다. 고집적, 저비용의 장점이 존재하는 CMOS(Complementary metal-oxide semiconductor) 공정을 기반으로 한 THz 신호 발생기는 소자의 동작 주파수 한계와 기생 커패시터의 영향으로 기본파 주파수의 고조파 성분을 이용하여 주파수를 높인다. 그러나 종래 방식의 경우는 고조파 성분을 이용한다는 점에서 출력의 크기가 매우 작다는 한계가 존재하였다.
대한민국 등록특허 제10-1799902호는 드레인-소스 피드백을 이용한 고출력 고주파 신호 발생기에 관한 발명이다. 구체적으로, 대상 특허는 1차 코일단과 2차 코일단이 제1 상호 인덕턴스로 결합되어 있는 제1 트랜스 포머 및 3차 코일단과 4차 코일단이 제2 상호 인덕턴스로 결합되어 있는 제2 트랜스 포머를 포함한다.
일측에 따르면, 복수의 발진기 코어(core)를 포함하여 고주파 고출력 신호를 제공하는 신호 생성기가 제공된다. 상기 신호 생성기는 복수의 발진기 코어를 포함하고, 상기 복수의 발진기 코어 각각은 복수의 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들의 게이트(gate) 노드들은 게이트 인덕터를 통해 연결되고, 상기 NMOS 트랜지스터들의 드레인(drain) 노드들은 드레인 인덕터를 통해 연결되고, 상기 게이트 인덕터의 공통 노드에 게이트 저항이 연결될 수 있다.
일실시예에 따르면, 상기 복수의 발진기 코어 중 제1 발진기 코어의 게이트 인덕터는 제2 발진기 코어의 드레인 인덕터와 제1 결합 계수로서 자기적으로 결합되고, 상기 제2 발진기 코어의 게이트 인덕터는 제3 발진기 코어의 드레인 인덕터와 제2 결합 계수로서 자기적으로 결합되고, 상기 제3 발진기 코어의 게이트 인덕터는 제4 발진기 코어의 드레인 인덕터와 제3 결합 계수로서 자기적으로 결합되고, 상기 제4 발진기 코어의 게이트 인덕터는 상기 제1 발진기 코어의 드레인 인덕터와 제4 결합 계수로서 자기적으로 결합될 수 있다.
다른 일실시예에 따르면, 상기 복수의 발진기 코어 각각의 드레인 인덕터의 공통 노드들은 하나의 출력 노드를 구성하고, 상기 복수의 발진기 코어는 상기 출력 노드를 통해 지정된 외부 기기로 출력 신호를 제공할 수 있다.
또 다른 일실시예에 따르면, 상기 신호 생성기는 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제1 트랜스 포머, 상기 제2 발진기 코어의 게이트 인덕터와 상기 제3 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제2 트랜스 포머, 상기 제3 발진기 코어의 게이트 인덕터와 상기 제3 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제3 트랜스 포머 및 상기 제4 발진기 코어의 게이트 인덕터와 상기 제1 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제4 트랜스 포머를 포함할 수 있다.
또 다른 일실시예에 따르면, 상기 제1 트랜스 포머의 제1 결합 계수는 상기 제1 발진기 코어에 포함되는 NMOS 트랜지스터의 게이트 노드와 드레인 노드의 제1 위상 차이값 및 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 제2 위상 차이값이 2π의 배수가 되도록 설정될 수 있다.
또 다른 일실시예에 따르면, 상기 복수의 NMOS 트랜지스터들의 소스 노드는 접지(ground)에 연결되고, 상기 복수의 NMOS 트랜지스터들의 게이트 저항에는 공급전원이 인가될 수 있다.
다른 일측에 따르면, 복수의 발진기 코어(core)를 포함하는 신호 생성기가 제공된다. 상기 복수의 발진기 코어 중 제1 발진기 코어의 게이트 인덕터는 제2 발진기 코어의 드레인 인덕터와 제1 결합 계수로서 자기적으로 결합될 수 있다. 상기 복수의 발진기 코어 각각은 복수의 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들의 게이트(gate) 노드들은 게이트 인덕터를 통해 연결되고, 상기 NMOS 트랜지스터들의 드레인(drain) 노드들은 드레인 인덕터를 통해 연결되고, 상기 게이트 인덕터의 공통 노드에 게이트 저항이 연결될 수 있다.
일실시예에 따르면, 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 위상 차이값이 π인 경우에, 상기 복수의 발진기 코어는 2의 배수로 구성될 수 있다.
다른 일실시예에 다르면, 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 위상 차이값이 π/2인 경우에, 상기 복수의 발진기 코어는 4의 배수로 구성될 수 있다.
도 1a는 일실시예에 따른 단일 종단 발진기 코어를 나타낸다.
도 1b는 다른 일실시예에 따른 차동 발진기 코어를 나타낸다.
도 2는 일실시예에 따른 신호 생성기의 회로도를 나타낸다.
도 3a 내지 도 3c는 다른 일실시예에 따라 복수의 발진기 코어를 포함하는 신호 생성기의 평면도(floorplan)을 나타낸다.
도 4a 및 도 4b는 일실시예에 따라 신호 생성기가 제공하는 출력 신호의 시뮬레이션 결과 그래프를 나타낸다.
도 5는 일실시예에 따른 신호 생성기를 신호원으로 사용한 의료 영상 장치를 개략적으로 도시한 블록도이다.
도 6은 일실시예에 따른 신호 생성기를 국부 발진기(local oscillator)로 사용한 신호 송수신기를 개략적으로 도시한 블록도이다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1a는 일실시예에 따른 단일 종단 발진기 코어를 나타낸다. 도 1a를 참조하면, 단일 종단 발진기 코어를 구성하는 제1 트랜지스터 M1이 도시된다. 단일 종단 발진기 코어는 능동 소자와 수동 소자의 손실을 보상하기 위해 부성저항(negative conductance)를 발생시킬 수 있다.
도 1b는 다른 일실시예에 따른 차동 발진기 코어를 나타낸다. 도 1b를 참조하면, 신호 생성기 내에서 발진기 코어로서 이용되는 차동 발진기 코어가 도시된다. 게이트 저항(RG)은 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 게이트 노드를 연결하는 게이트 인덕터(LG)의 공통 노드에 연결될 수 있다. 상기 게이트 저항(RG)에 따라 차동 발진기 코어의 차동 동작이 구현될 수 있다.
또한, 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 드레인 노드는 드레인 인덕터(LD)를 통해 연결될 수 있다. 보다 구체적으로, 드레인 인덕터(LD)의 공통 노드에서 출력 신호의 기본 주파수와 홀수 고조파 주파수는 제거될 수 있다. 또한, 드레인 인덕터(LD)의 공통 노드에서 출력 신호의 짝수 고조파 주파수는 상호 간에 결합될 수 있다.
도 2는 일실시예에 따른 신호 생성기의 회로도를 나타낸다. 본 실시예의 신호 생성기는 이웃한 발진기 코어들 사이의 게이트 노드 및 드레인 노드 간의 신호 결합 방법을 제공할 수 있다. 구체적으로, 상기 신호 생성기는 추가적인 직류(DC: Direct Current) 전력 소모와 칩 면적을 필요로 하지 않으면서, 발진 주파수, 출력 크기 및 주파수 튜닝 범위를 개선할 수 있는 CMOS(complementary metal-oxide semiconductor) 신호원으로 이용될 수 있다.
도 2를 참조하면, 고주파 고출력 신호를 생성하는 신호 생성기의 회로도가 도시된다. 신호 생성기는 복수의 발진기 코어를 포함할 수 있다. 상기 복수의 발진기 코어 각각은 앞서 설명된 차동 발진기 코어를 나타낼 수 있다. 예시적으로, 신호 생성기는 네 개의 발진기 코어(210, 220, 230, 240)를 포함할 수 있다. 이하에서는 발명의 이해를 돕기 위해 네 개의 발진기 코어(210, 220, 230, 240)를 이용하여 신호 생성기가 구현되는 과정이 설명되나, 이는 다른 실시예의 범위를 제한하거나 한정하는 것으로 해석되어서는 안될 것이다. 이를테면, 통상의 기술자의 선택에 따라 12 개의 발진기 코어 및 20 개의 발진기 코어를 이용하여 신호 생성기가 구현될 수도 있을 것이다.
제1 발진기 코어(210)는 두 개의 NMOS(n-channel MOS) 트랜지스터 M1, M2와 게이트 인덕터(LG1) 및 드레인 인덕터(LD1)을 포함할 수 있다. 구체적으로, 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 게이트 노드들은 게이트 인덕터(LG1)를 통해 연결될 수 있다. 또한, 제1 트랜지스터 M1 및 제2 트랜지스터 M2의 드레인 노드들은 드레인 인덕터(LD1)를 통해 연결될 수 있다. 게이트 인덕터(LG1)의 공통 노드에 게이트 저항(RG1)이 연결될 수 있다. 상기 게이트 저항(RG1)에는 공급전원 VDD가 연결될 수 있다.
제2 발진기 코어(220)는 두 개의 NMOS 트랜지스터 M3, M4와 게이트 인덕터(LG2) 및 드레인 인덕터(LD2)을 포함할 수 있다. 구체적으로, 제3 트랜지스터 M3 및 제4 트랜지스터 M4의 게이트 노드들은 게이트 인덕터(LG2)를 통해 연결될 수 있다. 또한, 제3 트랜지스터 M3 및 제4 트랜지스터 M4의 드레인 노드들은 드레인 인덕터(LD2)를 통해 연결될 수 있다. 게이트 인덕터(LG2)의 공통 노드에 게이트 저항(RG2)이 연결될 수 있다. 상기 게이트 저항(RG2)에는 공급전원 VDD가 연결될 수 있다.
제3 발진기 코어(230)는 두 개의 NMOS 트랜지스터 M5, M6와 게이트 인덕터(LG3) 및 드레인 인덕터(LD3)을 포함할 수 있다. 구체적으로, 제5 트랜지스터 M5 및 제6 트랜지스터 M6의 게이트 노드들은 게이트 인덕터(LG3)를 통해 연결될 수 있다. 또한, 제5 트랜지스터 M5 및 제6 트랜지스터 M6의 드레인 노드들은 드레인 인덕터(LD3)를 통해 연결될 수 있다. 게이트 인덕터(LG3)의 공통 노드에 게이트 저항(RG3)이 연결될 수 있다. 상기 게이트 저항(RG3)에는 공급전원 VDD가 연결될 수 있다.
제4 발진기 코어(240)는 두 개의 NMOS 트랜지스터 M7, M8와 게이트 인덕터(LG4) 및 드레인 인덕터(LD4)을 포함할 수 있다. 구체적으로, 제7 트랜지스터 M7 및 제8 트랜지스터 M8의 게이트 노드들은 게이트 인덕터(LG4)를 통해 연결될 수 있다. 또한, 제7 트랜지스터 M7 및 제8 트랜지스터 M8의 드레인 노드들은 드레인 인덕터(LD4)를 통해 연결될 수 있다. 게이트 인덕터(LG4)의 공통 노드에 게이트 저항(RG4)이 연결될 수 있다. 상기 게이트 저항(RG4)에는 공급전원 VDD가 연결될 수 있다.
제1 발진기 코어(210), 제2 발진기 코어(220), 제3 발진기 코어(230) 및 제4 발진기 코어(240)에 포함되는 NMOS 트랜지스터 M1 내지 M8의 소스 노드는 접지(ground)에 연결될 수 있다.
제1 발진기 코어(210)의 게이트 인덕터(LG1)는 제2 발진기 코어(220)의 드레인 인덕터(LD2)와 제1 결합 계수 k1로서 자기적으로(magnetically) 결합될 수 있다. 보다 구체적으로, 신호 생성기는 제1 발진기 코어(210)의 게이트 인덕터(LG1)와 제2 발진기 코어(220)의 드레인 인덕터(LD2)를 자기적으로 결합하는 제1 트랜스 포머를 더 포함할 수 있다.
제2 발진기 코어(220)의 게이트 인덕터(LG2)는 제3 발진기 코어(230)의 드레인 인덕터(LD3)와 제2 결합 계수 k2로서 자기적으로 결합될 수 있다. 보다 구체적으로, 신호 생성기는 제2 발진기 코어(220)의 게이트 인덕터(LG2)와 제3 발진기 코어(230)의 드레인 인덕터(LD3)를 자기적으로 결합하는 제2 트랜스 포머를 더 포함할 수 있다.
제3 발진기 코어(230)의 게이트 인덕터(LG3)는 제4 발진기 코어(240)의 드레인 인덕터(LD4)와 제3 결합 계수 k3로서 자기적으로 결합될 수 있다. 보다 구체적으로, 신호 생성기는 제3 발진기 코어(230)의 게이트 인덕터(LG3)와 제4 발진기 코어(240)의 드레인 인덕터(LD4)를 자기적으로 결합하는 제3 트랜스 포머를 더 포함할 수 있다.
제4 발진기 코어(240)의 게이트 인덕터(LG4)는 제1 발진기 코어(210)의 드레인 인덕터(LD1)와 제4 결합 계수 k4로서 자기적으로 결합될 수 있다. 보다 구체적으로, 신호 생성기는 제4 발진기 코어(240)의 게이트 인덕터(LG4)와 제1 발진기 코어(210)의 드레인 인덕터(LD1)를 자기적으로 결합하는 제4 트랜스 포머를 더 포함할 수 있다.
복수의 발진기 코어(210, 220, 230, 240) 각각의 드레인 인덕터(LD1, LD2, LD3, LD4)의 공통 노드들은 하나의 출력 노드를 구성할 수 있다. 복수의 발진기 코어(210, 220, 230, 240)는 출력 노드를 통해 지정된 외부 기기로 출력 신호를 제공할 수 있다.
구체적으로, 드레인 인덕터(LD1, LD2, LD3, LD4)의 공통 노드들은 서로 연결되어 있으며 바이어스(T)와도 연결될 수 있다. 바이어스(T)의 RF 초크(choke)는 드레인 인덕터(LD1, LD2, LD3, LD4)의 공통 노드들을 공급전원 VDD에 연결하여 직류 전류를 제공하고, 교류(AC: Alternating Current) 신호가 공급전원 VDD으로 전달되는 것을 차단할 수 있다. 바이어스(T)의 커패시터는 드레인 인덕터(LD1, LD2, LD3, LD4)의 공통 노드를 출력 부하와 연결하여 신호를 부하(RL)로 전도하고 직류 전류가 부하(RL)로 전달되는 것을 차단한다.
일실시예로서, 신호 생성기는 복수의 발진기 코어(210, 220, 230, 240)들로부터 결합된 2차 고조파 주파수 신호를 출력으로 외부 기기에 제공할 수 있다. 이를테면, 두 개의 발진기 코어의 경우에는 기본 신호의 위상차가 π(180 degree)인 경우, 2차 고조파 주파수의 출력 신호는 동 위상(in-phase)이 되므로 출력된 출력은 최대값을 가질 수 있다. 따라서, 신호 생성기는 폐루프 내의 총 위상 지연이 2π의 배수(m)가 될 경우에 동작할 수 있다.
발진을 위한 신호 생성기 내의 총 위상 지연 조건은 아래의 수학식 1과 같이 계산될 수 있다.
Figure pat00001
상기 수학식 1에서 Φtotal은 신호 생성기가 갖는 총 위상 지연을 나타내고, N은 상기 신호 생성기 내에 포함되는 발진기 코어의 개수를 나타내고, m은 1 이상의 임의의 정수를 나타낸다. 또한, 상기 수학식 1에서 ΦTF는 발진기 코어의 게이트 인덕터와 상기 발진기 코어에 이웃하게 위치한 다른 발진기 코어의 드레인 인덕터의 위상 차이값을 나타낼 수 있다. 예를 들면, ΦTF1은 제1 발진기 코어(210)의 게이트 인덕터(LG1)와 제2 발진기 코어(220)의 드레인 인덕터(LD2)의 위상 차이값을 낼 수 있다. 또한, 상기 수학식 1에서 ΦGD는 동일한 발진기 코어에 포함되는 트랜지스터의 게이트 노드와 드레인 노드의 위상 차이값을 나타낼 수 있다. 예를 들면, ΦGD1은 제1 발진기 코어(210)에 포함되는 NMOS 트랜지스터의 게이트 노드와 드레인 노드의 위상 차이값을 나타낼 수 있다.
신호 생성기가 2차 고조파 주파수에서 최대 결합 출력을 얻기 위해서는 상기 수학식 1과 같이 정의되는 ΦTF와 ΦGD의 합이 π가 되어야 한다. 따라서, 신호 생성기가 짝수 개의 코어(N=2, 4, 6, …)를 포함하는 경우에는 수학식 1과 같이 2차 고조파 주파수에서 상기 신호 생성기가 발진하여 최대 출력을 제공할 수 있다. 동일한 트랜지스터의 게이트 노드와 드레인 노드 사이의 위상 차이는 이상적인 경우, π가 될 것이다. 위와 같은 특성을 이용하여 신호 생성기는 트랜스포머를 이용하여 인접한 발진기 코어들 사이의 게이트 신호와 드레인 신호를 결합할 수 있다. 그에 따라, 본 실시예에 따른 신호 생성기는 위상 지연 회로와 같은 추가적인 회로 없이 최대 결합 출력을 제공하는 효과를 제공할 수 있다. 뿐만 아니고, 신호 생성기는 위상 지연 회로 부분이 생략된, 보다 작아진 회로 면적 내에서 고주파 고출력 신호를 제공하는 효과를 제공할 수 있다.
제1 트랜스 포머의 제1 결합 계수 k1은 제1 발진기 코어(210)에 포함되는 NMOS 트랜지스터의 게이트 노드와 드레인 노드의 제1 위상 차이값 및 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 제2 위상 차이값이 2π의 배수가 되도록 설정될 수 있다. 이러한 원리에 따라 제2 트랜스 포머의 제2 결합 계수 k2, 제3 트랜스 포머의 제3 결합 계수 k3, 제4 트랜스 포머의 제4 결합 계수 k4 각각이 결정될 수 있다는 것은 동 기술 분야의 통상이 기술자에게는 자명한 사실일 것이다.
다른 일실시예로서, 신호 생성기는 두 개의 발진기 코어들 사이의 기본파 신호의 위상 차이가 π/2(90 degree) 또는 π(180 degree)인 경우에 4차 고조파 발진 주파수를 생성할 수 있다. 예시적으로, ΦTF가 π인 경우에 신호 생성기 내에 포함되는 발진기 코어들의 개수는 2의 배수로 구현될 수 있다. 또한, ΦTF가 π/2인 경우에 신호 생성기 내에 포함되는 발진기 코어들의 개수는 4의 배수로 구현될 수 있다.
구체적으로 설명하면, 제1 발진기 코어(210)의 게이트 인덕터(LG1)와 제2 발진기 코어(220)의 드레인 인덕터(LD2)의 위상 차이값이 π인 경우에, 신호 생성기 전체에 포함되는 복수의 발진기 코어는 2의 배수로 구성될 수 있다. 또한, 제1 발진기 코어(210)의 게이트 인덕터(LG1)와 제2 발진기 코어(220)의 드레인 인덕터(LD2)의 위상 차이값이 π/2인 경우에는 신호 생성기 전체에 포함되는 복수의 발진기 코어가 4의 배수로 구성될 수 있다.
도 3a 내지 도 3c는 다른 일실시예에 따라 복수의 발진기 코어를 포함하는 신호 생성기의 평면도(floorplan)을 나타낸다. 신호 생성기 내의 발진기 코어들은 루프(loop) 및 대칭적인 레이아웃을 구성하기 위해 게이트 신호와 드레인 신호를 결합하는 트랜스포머의 1차측 노드와 2차측 노드 사이가 π/2의 위상을 갖도록 설계될 수 있다. 이러한 물리적인 레이아웃에 따라 배열 가능한 발진기 코어의 개수가 결정될 수 있다. 도 3a 내지 도 3c는 4 개, 12 개 및 20 개의 발진기 코어들을 갖는 신호 생성기의 설계 가능한 레이아웃 평면도를 나타낸다. 도 3a에는 4 개의 발진기 코어들이 사각형의 각 꼭지점에 배치된 평면도가 도시된다. 또한, 도 3b에는 12 개의 발진기 코어들이 각 꼭지점에 배치된 평면도가 도시된다. 마지막으로, 도 3c에는 20 개의 발진기 코어들이 각 꼭지점에 배치된 평면도가 도시된다.
도 4a 및 도 4b는 일실시예에 따라 신호 생성기가 제공하는 출력 신호의 시뮬레이션 결과 그래프를 나타낸다. 도 4a 및 도 4b에서 그래프의 X 축은 발진 주파수(GHz)를 나타내고, Y 축은 신호의 크기(dBm)를 나타낼 수 있다. 도 4a 및 도 4b에서 제1 그래프(410)는 결합 계수 k가 0으로 지정된 경우를 나타내고, 제2 그래프(420)는 결합 계수 k가 0.3으로 지정된 경우를 나타내고, 제3 그래프(430)는 결합 계수 k가 0.6으로 지정된 경우를 나타내고, 제4 그래프(440)는 결합 계수 k가 0.9로 지정된 경우를 나타낼 수 있다. 도 4a는 기본 발진 주파수에서의 그래프를 나타내고, 도 4b는 2차 고조파 발진 주파수에서의 그래프를 나타낼 수 있다.
신호 생성기에 포함되는 트랜스 포머의 결합 계수 k는 발진 주파수와 출력의 크기에 영향을 미칠 것이다. 도 4a 및 도 4b에 도시된 것과 같이, 신호 생성기는 결합 계수 k가 0.3 이상일 때 결합된 신호들 간에 위상 차이가 π임을 나타낸다. 일실시예로서, 신호 생성기는 고주파에서의 동작을 지원하기 위해 결합 계수 k가 0.38인 트랜스 포머를 포함할 수 있다.
도 5는 일실시예에 따른 신호 생성기를 신호원으로 사용한 의료 영상 장치를 개략적으로 도시한 블록도이다. 본 실시예에서는 신호 생성기(500)가 의학영상 장치에 사용된 경우가 설명되나, 이는 이해를 돕기 위한 예시적 기재일 뿐, 다른 실시예를 제한하거나 한정하는 것으로 해석되어서는 안될 것이다. 이를테면, 신호 생성기(500)는 물질의 성분 분석, 보안 검색대, 생체 의료 진단 등에 사용되는 영상 장치에 응용할 수 있고, 초고속 광대역의 무선 데이터 전송, 인공위성 통신 등에 응용될 수 있다. 구체적으로는 신호 생성기(500)는 영상 장치에서 테라헤르츠(THz) 또는 서브테라헤르츠(sub-THz) 대역의 주파수를 생성하는 신호원으로 사용할 수 있고, 초고속 광대역 통신에 활용할 수 있는 송수신기(transceiver)의 위상 동기 루프 회로(phase-locked loop, PLL)를 구성하는 전압 제어 발진기(voltage-controlled oscillator, VCO) 등에 응용될 수 있다.
도 6은 일실시예에 따른 신호 생성기를 국부 발진기(local oscillator)로 사용한 신호 송수신기를 개략적으로 도시한 블록도이다. 본 실시예의 고주파 고출력 신호 생성기를 이용함으로써 고주파 신호를 보다 안정적으로 송수신하는 것이 가능할 수 있다. 또한, 고출력 신호가 THz(Terahertz) 영역으로 발진하게 되면, 실생활에서 사용되는 고출력 신호원을 값싼 CMOS 공정으로 제작할 수 있고, 고출력 신호원에 필요한 고가의 장비를 대체하는 효과를 기대할 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (8)

  1. 복수의 발진기 코어(core)
    를 포함하고,
    상기 복수의 발진기 코어 각각은 복수의 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들의 게이트(gate) 노드들은 게이트 인덕터를 통해 연결되고, 상기 NMOS 트랜지스터들의 드레인(drain) 노드들은 드레인 인덕터를 통해 연결되고, 상기 게이트 인덕터의 공통 노드에 게이트 저항이 연결되고,
    상기 복수의 발진기 코어 중 제1 발진기 코어의 게이트 인덕터는 제2 발진기 코어의 드레인 인덕터와 제1 결합 계수로서 자기적으로 결합되고,
    상기 제2 발진기 코어의 게이트 인덕터는 제3 발진기 코어의 드레인 인덕터와 제2 결합 계수로서 자기적으로 결합되고,
    상기 제3 발진기 코어의 게이트 인덕터는 제4 발진기 코어의 드레인 인덕터와 제3 결합 계수로서 자기적으로 결합되고,
    상기 제4 발진기 코어의 게이트 인덕터는 상기 제1 발진기 코어의 드레인 인덕터와 제4 결합 계수로서 자기적으로 결합되고,
    상기 복수의 발진기 코어 각각의 드레인 인덕터의 공통 노드들은 하나의 출력 노드를 구성하고, 상기 복수의 발진기 코어는 상기 출력 노드를 통해 지정된 외부 기기로 출력 신호를 제공하는 신호 생성기.
  2. 제1항에 있어서,
    상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제1 트랜스 포머;
    상기 제2 발진기 코어의 게이트 인덕터와 상기 제3 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제2 트랜스 포머;
    상기 제3 발진기 코어의 게이트 인덕터와 상기 제3 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제3 트랜스 포머; 및
    상기 제4 발진기 코어의 게이트 인덕터와 상기 제1 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제4 트랜스 포머
    를 더 포함하는 신호 생성기.
  3. 제2항에 있어서,
    상기 제1 트랜스 포머의 제1 결합 계수는,
    상기 제1 발진기 코어에 포함되는 NMOS 트랜지스터의 게이트 노드와 드레인 노드의 제1 위상 차이값 및 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 제2 위상 차이값이 2π의 배수가 되도록 설정되는 신호 생성기.
  4. 제3항에 있어서,
    상기 복수의 NMOS 트랜지스터들의 소스 노드는 접지(ground)에 연결되고, 상기 복수의 NMOS 트랜지스터들의 게이트 저항에는 공급전원이 인가되는 신호 생성기.
  5. 복수의 발진기 코어(core)
    를 포함하고,
    상기 복수의 발진기 코어 각각은 복수의 NMOS 트랜지스터들을 포함하고, 상기 NMOS 트랜지스터들의 게이트(gate) 노드들은 게이트 인덕터를 통해 연결되고, 상기 NMOS 트랜지스터들의 드레인(drain) 노드들은 드레인 인덕터를 통해 연결되고, 상기 게이트 인덕터의 공통 노드에 게이트 저항이 연결되고,
    상기 복수의 발진기 코어 중 제1 발진기 코어의 게이트 인덕터는 제2 발진기 코어의 드레인 인덕터와 제1 결합 계수로서 자기적으로 결합되고,
    상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 위상 차이값이 π인 경우에, 상기 복수의 발진기 코어는 2의 배수로 구성되고,
    상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 위상 차이값이 π/2인 경우에, 상기 복수의 발진기 코어는 4의 배수로 구성되는 신호 생성기.
  6. 제5항에 있어서,
    상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터를 자기적으로 결합하는 제1 트랜스 포머
    를 더 포함하는 신호 생성기.
  7. 제6항에 있어서
    상기 제1 트랜스 포머의 제1 결합 계수는,
    상기 제1 발진기 코어에 포함되는 NMOS 트랜지스터의 게이트 노드와 드레인 노드의 제1 위상 차이값 및 상기 제1 발진기 코어의 게이트 인덕터와 상기 제2 발진기 코어의 드레인 인덕터의 제2 위상 차이값이 2π의 배수가 되도록 설정되는 신호 생성기.
  8. 제7항에 있어서,
    상기 복수의 NMOS 트랜지스터들의 소스 노드는 접지(ground)에 연결되고, 상기 복수의 NMOS 트랜지스터들의 게이트 저항에는 공급전원이 인가되는 신호 생성기.
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