KR20190101174A - 반도체 패키지 - Google Patents

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KR20190101174A
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buffer chip
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김찬경
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

반도체 패키지가 제공된다. 상기 반도체 패키지는 제1 연결층, 및 상기 제1 연결층 상의 복수의 메모리 칩을 포함하는 메모리 서브 패키지, 제2 연결층, 상기 제2 연결층 상의 컨트롤러 칩, 및 상기 컨트롤러 칩 및 상기 복수의 메모리 칩과 연결되는 버퍼 칩을 포함하는 로직 서브 패키지, 및 상기 메모리 서브 패키지와 상기 로직 서브 패키지 사이를 각각 연결하는 복수의 패키지간 연결 부재를 포함하고, 상기 버퍼 칩은 각각 제1 데이터 전송 속도를 가지는 복수의 제1 데이터 전송 라인을 통해 상기 복수의 메모리 칩에 연결되고, 상기 버퍼 칩은 각각 제2 데이터 전송 속도를 가지는 복수의 제2 데이터 전송 라인을 통해 상기 컨트롤러 칩에 연결되고, 상기 제1 데이터 전송 속도는 상기 제2 데이터 전송 속도보다 느릴 수 있다. 상기 반도체 패키지는 높은 메모리 대역폭을 가질 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 보다 구체적으로는패키지 온 패키지(package on package, POP) 타입의 반도체 패키지에 관한 것이다.
높은 메모리 대역폭(high memory bandwidth)을 가지는 시스템을 구현할 수 있는 반도체 패키지에 대한 수요가 증가하고 있다. 메모리 대역폭은 데이터 전송 속도와 데이터 전송 라인 개수에 비례한다. 메모리 대역폭을 증가시키기 위하여 메모리 동작 속도를 증가시키거나 데이터 전송 라인의 개수를 증가시킬 수 있다. 그러나, 동작 속도가 향상된 새로운 메모리 칩을 개발하는 것은 제조 공정 상의 어려움이 있으며 많은 시간과 비용이 소요된다. 또한, 데이터 전송 라인 개수를 증가시키는 것은 반도체 칩의 데이터 전송 핀의 개수를 증가시켜 반도체 칩 면적의 증가를 야기할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 높은 메모리 대역폭을 가지는 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 연결층, 및 상기 제1 연결층 상의 복수의 메모리 칩을 포함하는 메모리 서브 패키지, 제2 연결층, 상기 제2 연결층 상의 컨트롤러 칩, 및 상기 컨트롤러 칩 및 상기 복수의 메모리 칩과 연결되는 버퍼 칩을 포함하는 로직 서브 패키지, 및 상기 메모리 서브 패키지와 상기 로직 서브 패키지 사이를 각각 연결하는 복수의 패키지간 연결 부재를 포함하고, 상기 버퍼 칩은 각각 제1 데이터 전송 속도를 가지는 복수의 제1 데이터 전송 라인을 통해 상기 복수의 메모리 칩에 연결되고, 상기 버퍼 칩은 각각 제2 데이터 전송 속도를 가지는 복수의 제2 데이터 전송 라인을 통해 상기 컨트롤러 칩에 연결되고, 상기 제1 데이터 전송 속도는 상기 제2 데이터 전송 속도보다 느릴 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 절연층, 및 복수의 제1 전도성 패턴을 포함하는 제1 연결층, 상기 제1 연결층 아래에 위치하고, 제2 절연층, 및 제2 전도성 패턴을 포함하는 제2 연결층, 상기 제1 연결층과 상기 제2 연결층 사이에 위치하고, 제3 절연층, 및 복수의 제3 전도성 패턴을 포함하는 제3 연결층, 상기 제3 연결층과 상기 제1 연결층 사이를 각각 연결하는 복수의 패키지간 연결 부재, 상기 제3 연결층과 상기 제2 연결층 사이에 각각 연장되는 복수의 층간 연결 부재, 상기 제1 연결층 상의 복수의 메모리 칩, 상기 제2 연결층 상의 컨트롤러 칩, 및 상기 제3 연결층 상의 버퍼 칩을 포함하고, 상기 버퍼 칩은 각각 제1 데이터 전송 속도를 가지는 복수의 제1 데이터 전송 라인을 통해 상기 복수의 메모리 칩에 연결되고, 상기 버퍼 칩은 각각 제2 데이터 전송 속도를 가지는 복수의 제2 데이터 전송 라인을 통해 상기 컨트롤러 칩에 연결되고, 상기 제1 데이터 전송 속도는 상기 제2 데이터 전송 속도보다 느릴 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 연결층, 및 상기 제1 연결층 상의 복수의 메모리 칩을 포함하는 메모리 서브 패키지, 제2 연결층, 상기 제2 연결층 상의 컨트롤러 칩, 및 상기 컨트롤러 칩 및 상기 메모리 서브 패키지와 연결되는 제1 버퍼 칩 및 2 버퍼 칩을 포함하는 로직 서브 패키지, 상기 메모리 서브 패키지와 상기 로직 서브 패키지 사이를 각각 연결하기 위한 복수의 패키지간 연결 부재, 및 상기 제2 연결층 아래의 복수의 외부 연결 부재를 포함하고, 상기 제1 버퍼 칩과 상기 메모리 서브 패키지 사이의 제1 데이터 전송 라인의 개수는 상기 제1 버퍼 칩과 상기 컨트롤러 칩 사이의 제2 데이터 전송 라인의 개수보다 많고, 상기 제2 버퍼 칩과 상기 메모리 서브 패키지 사이의 제3 데이터 전송 라인의 개수는 상기 제2 버퍼 칩과 상기 컨트롤러 칩 사이의 제4 데이터 전송 라인의 개수보다 많을 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지는 메모리 칩들과 컨트롤러 칩 사이에 버퍼 칩을 포함한다. 버퍼 칩은 메모리 칩들과 버퍼 칩 사이의 데이터 전송 라인의 개수를 증가시키는 한편, 버퍼 칩과 컨트롤러 칩 사이의 데이터 전송 속도를 증가시킬 수 있다. 이로써, 본 발명의 기술적 사상에 의한 반도체 패키지는 동작 속도가 향상된 새로운 메모리 칩의 개발이나 컨트롤러 칩의 데이터 전송 핀 개수의 증가 없이 향상된 메모리 대역폭을 가질 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 패키지는 복수의 메모리 칩을 포함하는 메모리 서브 패키지와 컨트롤러 칩 및 버퍼 칩을 포함하는 로직 서브 패키지가 결합된 패키지 온 패키지 타입이다. 버퍼 칩은 메모리 서브 패키지가 아닌 로직 서브 패키지 내에 위치하므로, 본 발명의 기술적 사상에 의한 반도체 패키지는 새로운 메모리 서브 패키지 구조를 개발할 필요 없이 JEDEC(joint electron device engineering council) 규격을 만족하는 다양한 제조사의 메모리 서브 패키지를 채택할 수 있어 경제적이다. 또한, 버퍼 칩이 메모리 서브 패키지 내에 위치하는 경우보다 버퍼 칩이 로직 서브 패키지 내에 위치하는 경우, 버퍼 칩과 컨트롤러 칩 사이를 연결하는 데이터 라인의 길이가 상대적으로 짧으므로 버퍼 칩과 컨트롤러 칩 사이에 고속으로 전송되는 데이터 신호의 신호 무결성(signal integrity, SI)이 향상될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 블록도이다.
도 2는 도 1에 도시된 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 블록도이다.
도 6은 도 5에 도시된 실시예에 따른 반도체 패키지의 단면도이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 블록도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 패키지(1000)는 메모리 서브 패키지(MP) 및 로직 서브 패키지(LP)를 포함할 수 있다. 메모리 서브 패키지(MP)는 복수의 메모리 칩(110)을 포함할 수 있다. 각각의 메모리 칩(110)은 데이터를 저장하도록 구성될 수 있다. 각각의 메모리 칩(110)은 예컨대 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩(110), 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
로직 서브 패키지(LP)는 컨트롤러 칩(210) 및 버퍼 칩(310)을 포함할 수 있다. 컨트롤러 칩(210)은 메모리 칩(110)의 동작을 제어하도록 구성된 메모리 컨트롤러를 포함할 수 있다. 본 명세서에서, 컨트롤러 칩(210)은 메모리 컨트롤러만을 포함하는 칩뿐만 아니라, 메모리 컨트롤러를 일부로서 포함하는 임의의 로직 집적회로 칩일 수 있다. 예컨대, 컨트롤러 칩(210)은 메모리 컨트롤러부를 포함하는 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
버퍼 칩(310)은 복수의 메모리 칩(110)과 컨트롤러 칩(210) 사이에 개재된다. 버퍼 칩(310)은 메모리 칩(110)으로부터 수신한 데이터 신호를 직렬화하여 컨트롤러 칩(210)에 전송하고, 컨트롤러 칩(210)으로부터 수신한 데이터 신호를 병렬화하여 메모리 칩(110)에 전송할 수 있다. 즉, 버퍼 칩(310)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함할 수 있다.
복수의 제1 데이터 전송 라인(TL1)은 버퍼 칩(310)과 복수의 메모리 칩(110) 사이를 연결하고, 복수의 제2 데이터 전송 라인(TL2)은 버퍼 칩(310)과 컨트롤러 칩(210) 사이를 연결할 수 있다. 도 1에 도시되지 않았으나, 복수의 제1 데이터 전송 라인(TL1) 및 복수의 제2 데이터 전송 라인(TL2) 외에 복수의 메모리 칩(110)과 컨트롤러 칩(210) 사이를 연결하는 신호 전송 라인이 더 있을 수 있다. 예를 들어, 어드레스 신호를 전송하기 위한 어드레스 전송 라인, 및/또는 커맨드 신호를 전송하기 위한 커맨드 전송 라인 또한 복수의 메모리 칩(110)과 컨트롤러 칩(210) 사이를 연결할 수 있다. 상기 어드레스 전송 라인 및/또는 상기 커맨드 전송 라인은 버퍼 칩(310)을 경유하여 복수의 메모리 칩(110)과 컨트롤러 칩(210) 사이를 연결하거나 버퍼 칩(310)을 경유하지 않고 바로 복수의 메모리 칩(110)과 컨트롤러 칩(210) 사이를 연결할 수 있다.
각각의 메모리 칩(110), 컨트롤러 칩(210), 및 버퍼 칩(310)은 데이터 전송 핀(130, 230, 330a, 또는 330b)을 가질 수 있다. 본 명세의 '핀'이라는 용어는 메모리 칩(110), 컨트롤러 칩(210), 또는 버퍼 칩(310)과 같은 반도체 칩의 내부 회로를 반도체 칩 외부의 회로에 연결하기 위하여 반도체 칩 표면에 형성된 패드를 의미할 수 있다. 예를 들어, 각각의 메모리 칩(110)은 제1 데이터 전송 라인(TL1)에 데이터 신호를 전송 하기 위한 복수의 데이터 전송 핀(130)을 가질 수 있다. 또한, 버퍼 칩(310)은 버퍼 칩(310)을 제1 데이터 전송 라인(TL1)에 연결하기 위한 복수의 제1 데이터 전송 핀(330a) 및 버퍼 칩(310)을 제2 데이터 전송 라인(TL2)에 연결하기 위한 복수의 제2 데이터 전송 핀(330b)을 가질 수 있다. 또한, 컨트롤러 칩(210)은 데이터 신호를 제2 데이터 전송 라인(TL2)에 전송하기 위한 복수의 데이터 전송 핀(230)을 가질 수 있다. 복수의 메모리 칩(110)이 모두 버퍼 칩(310)에 병렬로 연결된 경우, 제1 데이터 전송 라인(TL1)의 개수(N1), 복수의 메모리 칩(110)이 가지는 총 데이터 전송 핀(130)의 개수, 및 버퍼 칩(310)의 제1 데이터 전송 핀(330a)의 개수는 서로 동일할 수 있다. 또한, 제2 데이터 전송 라인(TL2)의 개수(N2), 컨트롤러 칩(210)의 데이터 전송 핀(230)의 개수, 및 버퍼 칩(310)의 제2 데이터 전송 핀(330b)의 개수는 서로 동일할 수 있다.
각각의 메모리 칩(110), 컨트롤러 칩(210), 및 버퍼 칩(310)은 데이터 전송 핀(130, 230. 330a, 또는 330b) 외에도 추가적인 핀들을 가질 수 있다. 예를 들어, 컨트롤러 칩(210)은 컨트롤러 칩(210)을 반도체 패키지 외부의 장치와 연결시키기 위한 복수의 외부 연결 핀(280)을 가질 수 있다. 도 1에 도시되지 않았으나, 각각의 메모리 칩(110), 버퍼 칩(310), 및 컨트롤러 칩(210)은 어드레스 전송 라인에 연결되는 어드레스 전송 핀, 및/또는 커맨드 전송 라인에 연결되는 커맨드 전송 핀도 가질 수 있다.
각각의 제1 데이터 전송 라인(TL1)은 제1 데이터 전송 속도(DTR1)를 가지고 각각의 제2 데이터 전송 라인(TL2)은 제2 데이터 전송 속도(DTR2)를 가질 수 있다. 제1 데이터 전송 라인(TL1)의 제1 데이터 전송 속도(DTR1)는 제2 데이터 전송 라인(TL2)의 제2 데이터 전송 속도(DTR2)보다 느릴 수 있다. 일부 실시예에서, 제2 데이터 전송 속도(DTR2)는 대략 제1 데이터 전송 속도(DTR1)의 짝수 배일 수 있다. 예컨대, 제2 데이터 전송 속도(DTR2)는 제1 데이터 전송 속도(DTR1)의 약 2배, 약 4배, 또는 약 8배일 수 있다.
제1 데이터 전송 라인(TL1)의 개수(N1)는 제2 데이터 전송 라인(TL2)의 개수(N2)보다 많을 수 있다. 일부 실시예에서, 제1 데이터 전송 라인(TL1)의 개수(N1)는 제2 데이터 전송 라인(TL2)의 개수(N2)의 짝수 배일 수 있다. 예컨대, 제1 데이터 전송 라인(TL1)의 개수(N1)는 제2 데이터 전송 라인(TL2)의 개수(N2)의 약 2배, 약 4배, 또는 약 8배일 수 있다.
일부 실시예에서, 제1 데이터 전송 속도(DTR1)와 제1 데이터 전송 라인(TL1)의 개수(N1)의 곱은 제2 데이터 전송 속도(DTR2)와 제2 데이터 전송 라인(TL2)의 개수(N2)의 곱과 실질적으로 동일할 수 있다. 예컨대, 제2 데이터 전송 속도(DTR2)가 제1 데이터 전송 속도(DTR1)의 약 2배이고, 제1 데이터 전송 라인(TL1)의 개수(N1)가 제2 데이터 전송 라인(TL2)의 개수(N2)의 약 2배인 경우, 제1 데이터 전송 속도(DTR1)와 제1 데이터 전송 라인(TL1)의 개수(N1)의 곱은 제2 데이터 전송 속도(DTR2)와 제2 데이터 전송 라인(TL2)의 개수(N2)의 곱과 실질적으로 동일할 수 있다.
예를 들어, 메모리 서브 패키지(MP)는 각각 16개의 데이터 전송 핀(130)을 가지는 메모리 칩(110)을 8개 포함할 수 있다. 8개의 메모리 칩(110)은 총 128(N1=16Х8)개의 제1 데이터 전송 라인(TL1)을 통해 버퍼 칩(310)에 연결될 수 있고, 각각의 제1 데이터 전송 라인(TL1)의 제1 데이터 전송 속도(DTR1)는 약 4.266Gbps(gigabits per second, 초 당 기가비트)일 수 있다. 컨트롤러 칩(210)은 64(N2=64)개의 제2 데이터 전송 라인(TL2)을 통해 버퍼 칩(310)에 연결될 수 있고, 각각의 제2 데이터 전송 라인(TL2)의 제2 데이터 전송 속도(DTR2)는 약 8.532Gbps일 수 있다.
버퍼 칩(310)은 복수의 메모리 칩(110)과 버퍼 칩(310) 사이의 제1 데이터 전송 라인(TL1)의 개수(N1)를 상대적으로 증가시킴으로써 복수의 메모리 칩(110)과 버퍼 칩(310) 사이의 대역폭을 증가시키는 한편, 버퍼 칩(310)과 컨트롤러 칩(210) 사이의 제2 데이터 전송 속도(DTR2)를 상대적으로 증가시킴으로써 버퍼 칩(310)과 컨트롤러 칩(210) 사이의 대역폭을 증가시킬 수 있다. 따라서 더 빠른 속도의 새로운 메모리 칩(110)을 개발할 필요 없이 버퍼 칩(310)에 병렬로 연결되는 메모리 칩(110)의 개수를 증가시키고, 컨트롤러 칩(210)의 데이터 전송 핀(230) 개수의 증가 없이 버퍼 칩(310)과 컨트롤러 칩(210) 사이의 제2 데이터 전송 속도(DTR2)를 증가시킴으로써, 본 발명의 일 실시예에 따른 반도체 패키지(1000)는 향상된 메모리 대역폭을 달성할 수 있다.
도 2는 도 1에 도시된 실시예에 따른 반도체 패키지의 단면도이다.
도 2를 참조하면, 일 실시예에 따른 반도체 패키지(1000)는 메모리 서브 패키지(MP)와 로직 서브 패키지(LP)가 연결된 패키지 온 패키지 타입일 수 있다. 메모리 서브 패키지(MP)는 로직 서브 패키지(LP) 상에 위치할 수 있고, 메모리 서브 패키지(MP)와 로직 서브 패키지(LP)는 패키지간 연결 부재(400)에 의해 연결될 수 있다.
메모리 서브 패키지(MP)는 예를 들어, 제1 연결층(150), 복수의 메모리 칩(110), 및 제1 몰딩 부재(140)를 포함할 수 있다. 제1 연결층(150)은 복수의 메모리 칩(110)을 지지할 수 있고, 메모리 칩(110)을 다른 메모리 칩(110) 또는 패키지간 연결 부재(400)에 연결할 수 있다. 도 2에는 제1 연결층(150)이 인쇄 회로 기판(printed circuit board, PCB)인 것으로 가정되어 도시되었으나, 이에 제한되지 않고 제1 연결층(150)은 예컨대 인터포저(interposer) 기판, 또는 재배선층(redistribution layer, RDL)일 수 있다. 제1 연결층(150)은 제1 절연층(151) 및 제1 절연층(151) 내의 제1 전도성 패턴들(CP1)을 포함할 수 있다. 제1 절연층(151)은 복수의 층으로 구성될 수 있다. 제1 전도성 패턴들(CP1) 또한 복수의 층으로 구성될 수 있다. 제1 전도성 패턴들(CP1)은 복수의 메모리 칩(110)과 패키지간 연결 부재(400) 사이를 연결할 수 있다. 제1 전도성 패턴(CP1)은 구리(Cu), 니켈(Ni), 또는 이들의 조합으로 구성될 수 있다.
제1 연결층(150)이 인쇄 회로 기판인 경우, 제1 연결층(150)은 제1 절연층(151) 내의 코어층(152)을 더 포함할 수 있다. 그러나, 일부 실시예에서, 제1 연결층(150)은 코어층(152)을 포함하지 않는 코어리스 인쇄 회로 기판(coreless PCB)일 수 있다. 제1 연결층(150)의 제1 절연층(151) 및 코어층(152)은 에폭시 수지, 폴리에스테르 수지, 또는 폴리이미드 수지, 또는 이들의 조합으로 구성될 수 있다. 제1 절연층(151) 및 코어층(152)은 예컨대 유리 섬유 에폭시 복합재료로 구성될 수 있다. 제1 전도성 패턴들(CP1)은 제1 연결층(150)의 상면의 상부 패드들(153), 제1 연결층(150)의 하면의 하부 패드들(154), 제1 연결층(150) 내의 다층의 도전 라인들(155), 및 서로 다른 층의 도전 라인들(155) 사이를 연결하는 비아들(156)을 포함할 수 있다. 상부 패드(153) 및 하부 패드(154)는 각각 제1 절연층(151)의 상면 및 하면을 덮는 솔더레지스트층(미도시)에 의해 노출될 수 있다. 도전 라인들(155) 및 비아들(156)은 상부 패드(153)와 하부 패드(154) 사이를 연결할 수 있다.
제1 연결층(150)이 재배선층인 경우, 제1 절연층(151)은 예를 들어 폴리이미드(polyimide, PI), 폴리벤조옥사졸(polybenzoxazole, PBO), 또는 벤조시클로부텐(benzocyclobutene, BCB)과 같은 유기 절연 물질, 실리콘질화물, 실리콘 산질화물, 또는 실리콘산화물과 같은 무기 절연 물질, 또는 이들의 조합으로 구성될 수 있다. 제1 연결층(150)이 인터포저 기판인 경우, 제1 절연층(151)은 예를 들어 실리콘, 세라믹, 유리, 유기 재료, 또는 이들의 조합으로 구성될 수 있다.
복수의 메모리 칩들(110)은 제1 연결층(150) 상에 적층되어 적어도 하나의 적층 구조체를 이룰 수 있다. 도 2에는 총 4개의 메모리 칩들(110)이 2개의 적층 구조체를 이루는 것으로 도시되었으나, 메모리 서브 패키지(MP)에 포함되는 메모리 칩(110)의 개수 및 이들이 이루는 적층 구조체의 개수는 이에 제한되지 않는다. 일부 실시예에서, 복수의 메모리 칩들(110)은 제1 연결층(150) 상에 적층되지 않고 제1 연결층(150) 상에 나란히(side-by-side) 위치할 수 있다.
각 메모리 칩(110)의 하면에는 각 메모리 칩(110)을 다른 메모리 칩(110) 또는 제1 연결층(150) 상에 고정시키기 위한 칩 접착층(180)이 위치할 수 있다. 칩 접착층(180)은 열경화성 수지, 열 가소성 수지, UV 경화성(UV curable)수지, 또는 이들의 조합으로 구성될 수 있다. 칩 접착층(180)은 예를 들어, 에폭시 수지, 우레탄 수지, 아크릴 수지, 또는 이들의 조합으로 구성될 수 있다.
일부 실시예에서, 복수의 메모리 칩들(110)은 그들의 데이터 전송 핀(130)과 접하는 선택적인 제1 칩 연결 부재(120)를 통해 제1 연결층(150)의 제1 전도성 패턴(CP1)에 연결될 수 있다. 도 2에는 메모리 칩(110)의 데이터 전송 핀(130)이 와이어 본딩 방식으로 제1 칩 연결 부재(120)로서 와이어를 통해 제1 연결층(150)의 제1 전도성 패턴(CP1)에 연결되는 실시예가 도시되나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 메모리 칩(110)의 데이터 전송 핀(130)은 플립 칩 본딩(flip chip bonding) 방식으로 제1 칩 연결 부재(120)로서 범프를 통해 제1 연결층(150)의 제1 전도성 패턴(CP1)에 연결될 수 있다.
제1 몰딩 부재(140)는 제1 연결층(150)의 상면을 덮고 복수의 메모리 칩(110) 및 제1 칩 연결 부재(120)를 감쌀 수 있다. 제1 몰딩 부재(140)는 열경화성 수지, 열가소성 수지, UV 경화성 수지, 또는 이들의 조합을 포함할 수 있다. 제1 몰딩 부재(140)는 예를 들어, 에폭시 수지, 실리콘(silicone) 수지, 또는 이들의 조합을 포함할 수 있다. 제1 몰딩 부재(140)는 예를 들어, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
로직 서브 패키지(LP)는 제2 연결층(250), 컨트롤러 칩(210), 제3 연결층(350), 층간 연결 부재(270), 제2 몰딩 부재(240), 및 버퍼 칩(310)을 포함할 수 있다. 일부 실시예에서, 로직 서브 패키지(LP)는 팬-아웃(fan-out)패키지 타입일 수 있다. 예를 들어, 로직 서브 패키지(LP)는 팬-아웃 웨이퍼 레벨 패키지(fan-out wafer level package, FOWLP) 타입 또는 팬-아웃 패널 레벨 패키지(fan-out panel level package, FOPLP) 타입일 수 있다.
제2 연결층(250)은 컨트롤러 칩(210)을 지지하고, 컨트롤러 칩(210)을 외부 연결 부재(500) 및 층간 연결 부재(270)에 연결할 수 있다. 도 2에서 제2 연결층(250)은 재배선층인 것으로 도시되었으나, 일부 실시예에서, 제2 연결층(250)은 인쇄 회로 기판, 또는 인터포저 기판일 수 있다. 제2 연결층(250)은 제2 절연층(251) 및 제2 절연층(251) 내의 제2 전도성 패턴들(CP2)을 포함할 수 있다. 일부 제2 전도성 패턴들(CP2)은 컨트롤러 칩(210)과 층간 연결 부재(270) 사이를 연결할 수 있다. 일부 다른 제2 전도성 패턴들(CP2)은 컨트롤러 칩(210)과 외부 연결 부재(500) 사이를 연결할 수 있다. 제2 절연층(251) 및 제2 전도성 패턴들(CP2)의 구성 물질에 대한 설명은 제1 절연층(151) 및 제1 전도성 패턴들(CP1)의 구성 물질에 대한 설명과 동일하므로 생략된다.
컨트롤러 칩(210)은 제2 연결층(250) 상에 위치할 수 있다. 도 2에서, 컨트롤러 칩(210)의 데이터 전송 핀들(230)은 버퍼 칩(310)의 가장자리부에 위치하고 컨트롤러 칩(210)의 외부 연결 핀들(280)은 버퍼 칩(310)의 중심부에 위치하는 것으로 도시하였으나, 컨트롤러 칩(210) 내의 데이터 전송 핀들(230)과 외부 연결 핀들(280)의 상대적인 배치는 다양하게 변형될 수 있다.
일부 실시예에서, 컨트롤러 칩(210)과 제2 연결층(250)은 그들 사이의 제2 칩 연결 부재(220)를 통해 연결될 수 있다. 제2 칩 연결 부재(220)는 컨트롤러 칩(210)의 데이터 전송 핀들(230) 또는 외부 연결 핀들(280)과 제2 연결층(250)의 제2 전도성 패턴들(CP2)과 접할 수 있다. 제2 칩 연결 부재(220)는 전도성 물질로 구성될 수 있다. 제2 칩 연결 부재(220)는 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 제2 칩 연결 부재(220)는 필라 형상 또는 볼 형상을 포함하는 임의의 형상을 가질 수 있다. 제2 칩 연결 부재(220)는 예컨대, 솔더 볼로부터 형성되거나 구리 마이크로 필라일 수 있으나, 이에 제한되는 것은 아니다. 또한, 일부 실시예에서, 언더필(미도시)이 컨트롤러 칩(210)과 제2 연결층(250) 사이를 채우며 제2 칩 연결 부재(220)를 감쌀 수 있다. 일부 실시예에서, 도 2와 달리, 컨트롤러 칩(210)과 제2 연결층(250)은 제2 칩 연결 부재(220)를 통하지 않고 바로 연결될 수 있다. 즉, 컨트롤러 칩(210)의 데이터 전송 핀들(230) 또는 외부 연결 핀들(280)은 바로 제2 연결층(250)의 제2 전도성 패턴들(CP2)과 접할 수 있다.
제3 연결층(350)은 컨트롤러 칩(210) 상에 위치할 수 있다. 제3 연결층(350)은 버퍼 칩(310)을 지지하고 버퍼 칩(310)을 패키지간 연결 부재(400) 및 층간 연결 부재(270)에 연결할 수 있다. 도 2에서, 제3 연결층(350)은 재배선층인 것으로 도시되었으나, 일부 실시예에서, 제3 연결층(350)은 인쇄 회로 기판, 또는 인터포저 기판일 수 있다. 제3 연결층(350)은 제3 절연층(351) 및 제3 절연층(351) 내의 제3 전도성 패턴들(CP3)을 포함할 수 있다. 일부 제3 전도성 패턴들(CP3)은 버퍼 칩(310)과 층간 연결 부재(270) 사이를 연결할 수 있다. 일부 다른 제3 전도성 패턴들(CP3)은 버퍼 칩(310)과 패키지간 연결 부재(400) 사이를 연결할 수 있다. 제3 절연층(351) 및 제3 전도성 패턴(CP3)의 구성 물질에 대한 설명은 제1 절연층(151) 및 제1 전도성 패턴(CP1)의 구성 물질에 대한 설명과 동일하므로 생략된다.
버퍼 칩(310)은 제3 연결층(350) 상에 위치할 수 있다. 일부 실시예에서, 버퍼 칩(310)은 제1 연결층(150)으로부터 이격될 수 있다. 도 2에서, 버퍼 칩(310)의 제1 데이터 전송 핀들(330a)은 버퍼 칩(310)의 가장자리부에 위치하고 버퍼 칩(310)의 제2 데이터 전송 핀들(330b)은 버퍼 칩(310)의 중심부에 위치하는 것으로 도시하였으나, 버퍼 칩(310) 내의 제1 데이터 전송 핀들(330a)과 제2 데이터 전송 핀들(330b)의 상대적인 배치는 다양하게 변형될 수 있다. 버퍼 칩(310)은 도 2에 도시된 바와 같이 제3 연결층(350)의 상면 상에 위치하거나, 도 2에 도시된 바와 달리 제3 연결층(350)의 하면 상에 위치할 수 있다.
일부 실시예에서, 버퍼 칩(310)과 제3 연결층(350)은 그들 사이의 제3 칩 연결 부재(320)를 통해 연결될 수 있다. 제3 칩 연결 부재(320)는 버퍼 칩(310)의 제1 데이터 전송 핀들(330a) 또는 제2 데이터 전송 핀들(330b)에 접하고, 제3 연결층(350)의 제3 전도성 패턴들(CP3)과 접할 수 있다. 제3 칩 연결 부재(320)의 구성 물질에 대한 설명은 제2 칩 연결 부재(220)의 구성 물질에 대한 설명과 동일하므로 생략된다. 또한, 일부 실시예에서, 언더필(미도시)이 버퍼 칩(310)과 제3 연결층(350) 사이를 채우며 제3 칩 연결 부재(320)를 감쌀 수 있다. 일부 실시예에서, 도 2와 달리, 버퍼 칩(310)과 제3 연결층(350)은 제3 칩 연결 부재(320)를 통하지 않고 바로 연결될 수 있다. 즉, 버퍼 칩(310)의 제1 데이터 전송 핀들(330a) 또는 제2 데이터 전송 핀들(330b)은 바로 제3 연결층(350)의 제3 전도성 패턴들(CP3)과 접할 수 있다.
층간 연결 부재(270)는 제2 연결층(250)과 제3 연결층(350) 사이에 연장되어 제2 연결층(250)과 제3 연결층(350) 사이를 연결할 수 있다. 층간 연결 부재(270)는 전도성 물질로 구성될 수 있다. 층간 연결 부재(270)는 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 또는 이들의 조합으로 구성될 수 있다. 층간 연결 부재(270)는 예컨대, 구리 필라일 수 있으나, 이에 제한되는 것은 아니다. 층간 연결 부재(270)는 기둥 형상 및 볼 형상을 포함하는 임의의 형상을 가질 수 있다.
제2 몰딩 부재(240)는 제2 연결층(250)의 상면을 덮고 컨트롤러 칩(210)을 감쌀 수 있다. 제2 몰딩 부재(240)는 제2 연결층(250)과 제3 연결층(350) 사이의 공간의 적어도 일부를 채울 수 있다. 제2 몰딩 부재(240)는 도 2와 같이 층간 연결 부재(270)를 완전히 감싸거나 도 2와 달리 층간 연결 부재(270)를 노출시킬 수 있다. 제2 몰딩 부재(240)의 구성 물질에 대한 설명은 제1 몰딩 부재(140)의 구성 물질에 대한 설명과 동일하므로 생략된다.
일부 실시예에서, 반도체 패키지(1000)는 버퍼 칩(310)을 감싸는 제3 몰딩 부재(340)를 더 포함할 수 있다. 제3 몰딩 부재(340)는 메모리 서브 패키지(MP)와 로직 서브 패키지(LP) 사이의 공간의 적어도 일부를 채울 수 있다. 즉, 제3 몰딩 부재(340)는 메모리 서브 패키지(MP)의 제1 연결층(150)과 로직 서브 패키지(LP)의 제3 연결층(350) 사이의 공간의 적어도 일부를 채울 수 있다. 제3 몰딩 부재(340)는 도 2와 같이 패키지간 연결 부재(400)를 노출시키거나, 도 2와 달리 패키지간 연결 부재(400)를 완전히 감쌀 수 있다.
패키지간 연결 부재(400)는 메모리 서브 패키지(MP)와 로직 서브 패키지(LP) 사이에 위치할 수 있다. 보다 구체적으로, 패키지간 연결 부재(400)는 메모리 서브 패키지(MP)의 제1 연결층(150)과 로직 서브 패키지(LP)의 제3 연결층(350) 사이에 위치할 수 있다. 패키지간 연결 부재(400)는 전도성 물질로 구성될 수 있다. 패키지간 연결 부재(400)는 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 패키지간 연결 부재(400)는 예컨대, 솔더 볼로부터 형성될 수 있으나, 이에 제한되는 것은 아니다. 패키지간 연결 부재(400)는 기둥 형상, 볼 형상, 두 개의 볼이 수직 방향으로 적층된 형상 등을 포함하는 임의의 형상을 가질 수 있다.
반도체 패키지(1000)는 제2 연결층(250)의 하면 상의 외부 연결 부재(500)를 더 포함할 수 있다. 연결 부재(500)는 제2 연결층(250)의 제2 전도성 패턴들(CP2)을 통해 컨트롤러 칩(210)에 연결될 수 있다. 외부 연결 부재(500)는 예컨대, 금(Au), 구리(Cu), 니켈(Ni), 주석(Sn), 납(Pb), 또는 이들의 조합으로 구성될 수 있다. 외부 연결 부재(500)는 예컨대, 솔더 볼로부터 형성될 수 있다.
도 2에는 복수의 제1 데이터 전송 라인(TL1) 중 하나 및 복수의 제2 데이터 전송라인 중 하나가 예시적으로 도시된다. 제1 데이터 전송 라인(TL1)은 제1 연결층(150)의 제1 전도성 패턴(CP1), 패키지간 연결 부재(400), 및 제3 연결층(350)의 제3 전도성 패턴(CP3)을 포함할 수 있다. 제1 데이터 전송 라인(TL1)은 제2 전도성 패턴(CP2)을 포함하지 않을 수 있다. 즉, 제1 데이터 전송 라인(TL1)은 제2 절연층(251) 내까지 연장되지 않을 수 있다. 제 2 데이터 전송 라인(TL2)은 제3 연결층(350)의 제3 전도성 패턴(CP3), 층간 연결 부재(270), 및 제2 연결층(250)의 제2 전도성 패턴(CP2)을 포함할 수 있다. 일부 실시예에서, 제2 데이터 전송 라인(TL2)의 저항은 제1 데이터 전송 라인(TL1)의 저항보다 작을 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(1000)에서, 버퍼 칩(310)은 메모리 서브 패키지(MP)가 아닌 로직 서브 패키지(LP) 내에 위치한다. 따라서, 메모리 서브 패키지(MP)로서 기존의 JEDEC(joint electron device engineering council) 규격을 만족하는 임의의 메모리 서브 패키지(MP)가 채택될 수 있다. 따라서, 새로운 메모리 패지기 구조를 개발할 필요가 없고, 다양한 제조사의 메모리 서브 패키지(MP) 중 하나를 채택할 수 있어 본 발명의 일 실시예에 따른 반도체 패키지(1000)는 경제적일 수 있다. 또한, 버퍼 칩(310)이 메모리 서브 패키지(MP)에 위치하는 경우보다 버퍼 칩(310)이 로직 서브 패키지(LP)에 위치하는 경우, 제2 데이터 전송 라인(TL2)의 길이가 상대적으로 짧아질 수 있다. 컨트롤러 칩(210)과 버퍼 칩(310) 사이의 제2 데이터 전송 라인(TL2)의 제2 데이터 전송 속도(DTR2)가 복수의 메모리 칩(110)과 버퍼 칩(310) 사이의 제1 데이터 전송 라인(TL1)의 제1 데이터 전송 속도(DTR1)보다 빠르므로, 고속의 제2 데이터 전송 라인(TL2)으로 인해 신호 무결성이 악화될 가능성이 있다. 그러나, 제2 데이터 전송 라인(TL2)의 길이가 상대적으로 짧아지면 제2 데이터 전송 라인(TL2)의 저항이 작아지므로, 본 발명의 일 실시예에 따른 반도체 패키지(1000)의 신호 무결성은 향상될 수 있다.
도 2에 도시된 바와 같이 버퍼 칩(310)이 제3 연결층(350) 상에 위치하면, 로직 서브 패키지(LP)의 평면적을 증가시키지 않으면서 버퍼 칩(310)을 로직 서브 패키지(LP)에 포함시킬 수 있다. 또한, 제2 연결층(250) 내까지 제1 데이터 전송 라인(TL1)이 연장되지 않으므로, 제2 연결층(250) 내에 컨트롤러 칩(210)의 외부 연결 핀들(280)을 외부 연결 부재(500)에 연결하기 위한 제2 전도성 패턴들(CP2) 및 제2 데이터 전송 라인(TL2)의 일부를 구성하는 제2 전도성 패턴들(CP2)을 형성할 충분한 공간이 확보될 수 있다. 그러나, 이하 도 3 및 도 4를 참조하여 설명되는 바와 같이, 버퍼 칩(310)의 로직 서브 패키지(LP) 내의 위치는 다양하게 변형될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다. 이하에서는 도 2에 도시된 실시예에 따른 반도체 패키지와의 차이점을 중심으로 도 3에 도시된 실시예에 따른 반도체 패키지가 설명된다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지(1000b)의 버퍼 칩(310)은 제2 연결층(250)의 상면 상에 위치할 수 있다. 즉, 버퍼 칩(310)과 컨트롤러 칩(210)은 제2 연결층(250)의 상면 상에 나란히 위치할 수 있다. 이 경우, 제1 데이터 전송 라인(TL1)은 제1 연결층(150)의 제1 전도성 패턴(CP1), 패키지간 연결 부재(400), 제3 연결층(350)의 제3 전도성 패턴(CP3), 층간 연결 부재(270), 및 제2 연결층(250)의 제2 전도성 패턴(CP2)을 포함할 수 있다. 제2 데이터 전송 라인(TL2)은 제2 연결층(250)의 제2 전도성 패턴(CP2)을 포함할 수 있다. 버퍼 칩(310)이 제2 연결층(250)의 상면 상에 위치하면, 버퍼 칩(310)과 컨트롤러 칩(210) 사이의 고속의 제2 데이터 전송 라인(TL2)의 길이가 상대적으로 짧아질 수 있다. 따라서, 반도체 패키지(1000b)의 신호 무결성이 향상될 수 있다.
일 실시예에 따르면, 도 3과 달리, 로직 서브 패키지(LP)는 제3 연결층(350)을 포함하지 않고, 패키지간 연결 부재(400)는 층간 연결 부재(270)에 접하도록 형성될 수 있다. 이러한 실시예에서, 제1 데이터 전송 라인(TL1)은 제1 연결층(150)의 제1 전도성 패턴(CP1), 패키지간 연결 부재(400), 층간 연결 부재(270), 및 제2 연결층(250)의 제2 전도성 패턴(CP2)을 포함할 수 있다.
또 다른 실시예에 따르면, 로직 서브 패키지(LP)는 제3 연결층(350)뿐만 아니라 층간 연결 부재(270)를 포함하지 않고, 패키지간 연결 부재(400)는 제2 연결층(250)에 접하도록 형성될 수 있다. 이러한 실시예에서, 제1 데이터 전송 라인(TL1)은 제1 연결층(150)의 제1 전도성 패턴(CP1), 패키지간 연결 부재(400), 및 제2 연결층(250)의 제2 전도성 패턴(CP2)을 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 단면도이다. 이하에서는 도 3에 도시된 실시예에 따른 반도체 패키지와의 차이점을 중심으로 도 4에 도시된 실시예에 따른 반도체 패키지가 설명된다.
도 4를 참조하면, 버퍼 칩(310)은 제2 연결층(250)의 하면 상에 위치할 수 있다. 즉, 버퍼 칩(310)과 컨트롤러 칩(210)은 제2 연결층(250)의 서로 대향하는 면들 상에 각각 위치할 수 있다. 버퍼 칩(310)이 제2 연결층(250)의 하면 상에 위치하면, 버퍼 칩(310)과 컨트롤러 칩(210) 사이의 고속의 제2 데이터 전송 라인(TL2)의 길이가 상대적으로 짧아질 수 있다. 따라서, 반도체 패키지의 신호 무결성이 향상될 수 있다. 또한, 로직 서브 패키지(LP)의 평면적을 증가시키지 않으면서 로직 서브 패키지(LP)에 버퍼 칩(310)이 포함될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 블록도이다. 이하에서는 도 1에 도시된 실시예에 따른 반도체 패키지와의 차이점을 중심으로 도 5에 도시된 실시예에 따른 반도체 패키지가 설명된다.
도 5를 참조하면, 일 실시예에 따른 반도체 패키지(2000)는 복수의 버퍼 칩(311, 및 312)을 포함할 수 있다. 예를 들어, 반도체 패키지(2000)는 제1 버퍼 칩(311) 및 제2 버퍼 칩(312)을 포함할 수 있다. 그러나, 반도체 패키지(2000) 내에 포함되는 버퍼 칩의 개수는 2개로 제한되지 않으며, 예컨대 2개보다 많을 수 있다. 제1 버퍼 칩(311) 및 제2 버퍼 칩(312)은 메모리 서브 패키지(MP) 및 컨트롤러 칩(210)에 연결될 수 있다. 각각 제1 데이터 전송 속도(DTR1)를 가지는 복수의 제1 데이터 전송 라인(TL1)은 제1 버퍼 칩(311)과 메모리 서브 패키지(MP) 사이를 연결할 수 있다. 각각 제2 데이터 전송 속도(DTR2)를 가지는 복수의 제2 데이터 전송 라인(TL2)은 제1 버퍼 칩(311)과 컨트롤러 칩(210) 사이를 연결할 수 있다. 각각 제3 데이터 전송 속도(DTR3)를 가지는 복수의 제3 데이터 전송 라인(TL3)은 제2 버퍼 칩(312)과 메모리 서브 패키지(MP) 사이를 연결할 수 있다. 각각 제4 데이터 전송 속도(DTR4)를 가지는 복수의 제4 데이터 전송 라인(TL4)은 제2 버퍼 칩(312)과 컨트롤러 칩(210) 사이를 연결할 수 있다.
각각의 메모리 칩들(110)은 제1 버퍼 칩(311) 및/또는 제2 버퍼 칩(312)에 연결될 수 있다. 즉, 각각의 메모리 칩들(110)은 적어도 하나의 제1 데이터 전송 라인(TL1) 및/또는 적어도 하나의 제3 데이터 전송 라인(TL3)에 연결될 수 있다. 도 5에서, 메모리 칩들(110) 중 일부는 오직 제1 버퍼 칩(311)에만 연결되고, 메모리 칩들(110) 중 나머지는 오직 제2 버퍼 칩(312)에만 연결되는 실시예가 도시된다. 즉, 일부 메모리 칩들(110)의 모든 데이터 전송 핀(130)은 오직 제1 데이터 전송 라인들(TL1)에만 연결되고, 나머지 메모리 칩들(110)의 모든 데이터 전송 핀(130)들은 오직 제3 데이터 전송 라인(TL3)에만 연결된다. 그러나, 복수의 메모리 칩(110)과 제1 버퍼 칩(311) 및 제2 버퍼 칩(312) 사이의 연결 관계는 다양하게 변형될 수 있다. 예를 들어, 각각의 메모리 칩(110)은 제1 버퍼 칩(311) 및 제2 버퍼 칩(312) 모두에 연결될 수 있다. 즉, 각각의 메모리 칩(110)의 데이터 전송 핀들(130) 중 일부는 제1 데이터 전송 라인들(TL1)에 연결되고, 각각의 메모리 칩(110)의 데이터 전송 핀들(130) 중 나머지들은 제3 데이터 전송 라인들(TL3)에 연결될 수 있다.
일부 실시예에서, 제1 버퍼 칩(311)과 제2 버퍼 칩(312)은 실질적으로 동일한 회로 및 구조를 갖는 실질적으로 동일한 칩일 수 있다. 즉, 제1 데이터 전송 속도(DTR1)와 제3 데이터 전송 속도(DTR3)는 실질적으로 동일하고, 제2 데이터 전송 속도(DTR2)와 제4 데이터 전송 속도(DTR4)는 실실적으로 동일할 수 있다. 또한, 제1 데이터 전송 라인(TL1)의 개수(N1)와 제3 데이터 전송 라인(TL3)의 개수(N3)는 동일하고, 제2 데이터 전송 라인(TL2)의 개수(N2)와 제4 데이터 전송 라인(TL4)의 개수(N4)는 동일할 수 있다.
도 6은 도 5에 도시된 실시예에 따른 반도체 패키지의 단면도이다. 이하에서는 도 2에 도시된 실시예에 따른 반도체 패키지와의 차이점을 중심으로 도 6에 도시된 실시예에 따른 반도체 패키지가 설명된다.
도 6을 참조하면, 제1 버퍼 칩(311)과 제2 버퍼 칩(312)은 서로 이격될 수 있다. 일부 실시예에서, 제1 버퍼 칩(311)과 제2 버퍼 칩(312)은 제3 연결층(350)의 상면 상에 위치할 수 있다. 제1 데이터 전송 라인(TL1) 및 제3 데이터 전송 라인(TL3)은 각각 제1 연결층(150)의 제1 전도성 패턴(CP1), 패키지간 연결 부재(400), 및 제3 연결층(350)의 제3 전도성 패턴(CP3)을 포함할 수 있다. 제2 데이터 전송 라인(TL2) 및 제4 데이터 전송 라인(TL4)은 각각 제3 연결층(350)의 제3 전도성 패턴(CP3), 층간 연결 부재(270), 및 제2 연결층(250)의 제2 전도성 패턴(CP2)을 포함할 수 있다.
컨트롤러 칩(210)은 제2 데이터 전송 라인(TL2)을 통해 제1 버퍼 칩(311)과 연결되는 적어도 하나의 제1 데이터 전송 핀(230a), 제4 데이터 전송 라인(TL4)을 통해 제2 버퍼 칩(312)과 연결되는 적어도 하나의 제2 데이터 전송 핀(230b), 및 외부 연결 부재들(500)과 연결되는 외부 연결 핀들(280)을 가질 수 있다. 일부 실시예에서, 적어도 하나의 제1 데이터 전송 핀(230a)과 적어도 하나의 제2 데이터 전송 핀(230b)은 외부 연결 핀들(280)에 의해 이격될 수 있다. 이러한 경우, 제2 데이터 전송 라인(TL2)의 길이 및 제4 데이터 전송 라인(TL4)의 길이를 최소화 하기 위하여 제1 버퍼 칩(311)은 상대적으로 컨트롤러 칩(210)의 제1 데이터 전송 핀(230a)에 가깝게 배치되고, 제2 버퍼 칩(312)은 상대적으로 컨트롤러 칩(210)의 제2 데이터 전송 핀(230b)에 가깝게 배치될 수 있다.
나아가, 제1 버퍼 칩(311)과 제2 버퍼 칩(312)의 위치는 로직 서브 패키지(LP) 내에서 다양하게 변형될 수 있다. 예를 들어, 제1 버퍼 칩(311) 및 제2 버퍼 칩(312) 각각은 제3 연결층(350)의 하면 상에, 제2 연결층(250)의 상면 상에, 또는 제2 연결층(250)의 하면 상에 위치할 수 있다. 물론, 제1 버퍼 칩(311)은 제3 연결층(350) 상에 위치하고, 제2 버퍼 칩(312)은 제2 연결층(250)의 하면 상에 위치하는 것도 가능하다. 제1 버퍼 칩(311)과 제2 버퍼 칩(312)의 위치를 최적화함으로써 제1 데이터 전송 라인(TL1)의 길이, 제2 데이터 전송 라인(TL2)의 길이, 제3 데이터 전송 라인(TL3)의 길이, 및 제4 데이터 전송 라인(TL4)의 길이 중 적어도 하나를 감소시킬 수 있다. 따라서, 본 실시예에 따른 반도체 패키지(2000)는 신호 무결성이 향상될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
MP: 메모리 서브 패키지, LP: 로직 서브 패키지, TL1: 제1 데이터 전송 라인, TL2: 제2 데이터 전송 라인, TL3: 제3 데이터 전송 라인, TL4: 제4 데이터 전송 라인, DTR1: 제1 데이터 전송 속도, DTR2: 제2 데이터 전송 속도, DTR3: 제3 데이터 전송 속도, DTR4: 제4 데이터 전송 속도, N1: 제1 데이터 전송 라인의 개수, N2: 제2 데이터 전송 라인의 개수, N3: 제3 데이터 전송 라인의 개수, N4: 제4 데이터 전송 라인의 개수, CP1: 제1 전도성 패턴, CP2: 제2 전도성 패턴, CP3: 제3 전도성 패턴, 110: 메모리 칩, 120: 제1 칩 연결 부재, 130: 데이터 전송 핀, 140: 제1 몰딩 부재, 150: 제1 연결층, 151: 제1 절연층, 152: 코어층, 153: 상부 패드, 154: 하부 패드, 155: 도전 라인, 156: 비아, 180: 칩 접착층, 210: 컨트롤러 칩, 220: 제2 칩 연결 부재, 230: 데이터 전송 핀, 230a: 제1 데이터 전송 핀, 230b: 제2 데이터 전송 핀, 240: 제2 몰딩 부재, 250: 제2 연결층, 251: 제2 절연층,270: 층간 연결 부재, 280: 외부 연결 핀, 310: 버퍼 칩, 311: 제1 버퍼칩, 312: 제2 버퍼칩, 320: 제3 칩 연결 부재, 330a: 제1 데이터 전송 핀, 330b: 제2 데이터 전송 핀, 340: 제3 몰딩 부재, 350: 제3 연결층, 351: 제3 절연층, 400: 패키지간 연결 부재, 500: 외부 연결 부재, 1000, 1000b, 1000c, 2000: 반도체 패키지

Claims (10)

  1. 제1 연결층, 및 상기 제1 연결층 상의 복수의 메모리 칩을 포함하는 메모리 서브 패키지;
    제2 연결층, 상기 제2 연결층 상의 컨트롤러 칩, 및 상기 컨트롤러 칩 및 상기 복수의 메모리 칩과 연결되는 버퍼 칩을 포함하는 로직 서브 패키지; 및
    상기 메모리 서브 패키지와 상기 로직 서브 패키지 사이를 각각 연결하는 복수의 패키지간 연결 부재;를 포함하고,
    상기 버퍼 칩은 각각 제1 데이터 전송 속도를 가지는 복수의 제1 데이터 전송 라인을 통해 상기 복수의 메모리 칩에 연결되고,
    상기 버퍼 칩은 각각 제2 데이터 전송 속도를 가지는 복수의 제2 데이터 전송 라인을 통해 상기 컨트롤러 칩에 연결되고,
    상기 제1 데이터 전송 속도는 상기 제2 데이터 전송 속도보다 느린 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 제1 데이터 전송 라인의 개수는 상기 복수의 제2 데이터 전송 라인의 개수보다 많은 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 버퍼 칩은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 버퍼 칩은 상기 제1 연결층으로부터 이격되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 로직 서브 패키지는 상기 컨트롤러 칩 상의 제3 연결층, 및 상기 제3 연결층과 상기 제2 연결층 사이에 각각 연장되는 복수의 층간 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 버퍼 칩은 상기 제3 연결층 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 버퍼 칩은 상기 컨트롤러 칩과 나란히 상기 제2 연결층의 상면 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 버퍼 칩은 상기 컨트롤러 칩과 대향하여 상기 제2 연결층의 하면 상에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 절연층, 및 복수의 제1 전도성 패턴을 포함하는 제1 연결층;
    상기 제1 연결층 아래에 위치하고, 제2 절연층, 및 제2 전도성 패턴을 포함하는 제2 연결층;
    상기 제1 연결층과 상기 제2 연결층 사이에 위치하고, 제3 절연층, 및 복수의 제3 전도성 패턴을 포함하는 제3 연결층;
    상기 제3 연결층과 상기 제1 연결층 사이를 각각 연결하는 복수의 패키지간 연결 부재;
    상기 제3 연결층과 상기 제2 연결층 사이에 각각 연장되는 복수의 층간 연결 부재;
    상기 제1 연결층 상의 복수의 메모리 칩;
    상기 제2 연결층 상의 컨트롤러 칩; 및
    상기 제3 연결층 상의 버퍼 칩;을 포함하고,
    상기 버퍼 칩은 각각 제1 데이터 전송 속도를 가지는 복수의 제1 데이터 전송 라인을 통해 상기 복수의 메모리 칩에 연결되고,
    상기 버퍼 칩은 각각 제2 데이터 전송 속도를 가지는 복수의 제2 데이터 전송 라인을 통해 상기 컨트롤러 칩에 연결되고,
    상기 제1 데이터 전송 속도는 상기 제2 데이터 전송 속도보다 느린 것을 특징으로 하는 반도체 패키지.
  10. 제1 연결층, 및 상기 제1 연결층 상의 복수의 메모리 칩을 포함하는 메모리 서브 패키지;
    제2 연결층, 상기 제2 연결층 상의 컨트롤러 칩, 및 상기 컨트롤러 칩 및 상기 메모리 서브 패키지와 연결되는 제1 버퍼 칩 및 2 버퍼 칩을 포함하는 로직 서브 패키지;
    상기 메모리 서브 패키지와 상기 로직 서브 패키지 사이를 각각 연결하기 위한 복수의 패키지간 연결 부재; 및
    상기 제2 연결층 아래의 복수의 외부 연결 부재를 포함하고,
    상기 제1 버퍼 칩과 상기 메모리 서브 패키지 사이의 제1 데이터 전송 라인의 개수는 상기 제1 버퍼 칩과 상기 컨트롤러 칩 사이의 제2 데이터 전송 라인의 개수보다 많고,
    상기 제2 버퍼 칩과 상기 메모리 서브 패키지 사이의 제3 데이터 전송 라인의 개수는 상기 제2 버퍼 칩과 상기 컨트롤러 칩 사이의 제4 데이터 전송 라인의 개수보다 많은 것을 특징으로 하는 반도체 패키지.
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