KR20190098764A - 종형 전력 디바이스를 위한 방법 및 시스템 - Google Patents

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블라디미르 오드노블류도브
딜립 리스버드
오즈거 악타스
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큐로미스, 인크
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Abstract

반도체 디바이스를 형성하는 방법은 가공된 기판을 제공하는 단계를 포함한다. 가공된 기판은 다결정성 세라믹 코어, 다결정성 세라믹 코어를 캡슐화하는 배리어 층, 배리어 층에 연결된 결합층, 및 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함한다. 상기 방법은 가공된 기판에 연결되는 쇼트키 다이오드를 형성하는 단계를 더 포함한다. 쇼트키 다이오드는 상면 및 하면을 갖고, 상기 하면은 실질적으로 단결정성인 실리콘 층에 연결된다. 상기 방법은 쇼트키 다이오드의 상면에 연결되는 쇼트키 콘택트를 형성하는 단계, 쇼트키 콘택트에 연결되는 금속 도금을 형성하는 단계, 쇼트키 다이오드의 하면을 노출시키도록 가공된 기판을 제거하는 단계, 및 쇼트키 다이오드의 하면에 오믹 콘택트를 형성하는 단계를 더 포함한다.

Description

종형 전력 디바이스를 위한 방법 및 시스템
본 출원은 2016년 12월 28일자로 출원된 미국 임시특허출원 제62/439,860호 및 2017년 12월 19일자로 출원된 미국 정규특허 출원 제15/847,716호를 기초로 우선권을 주장하고, 상기 출원들의 전체 내용은 참조에 의해 본 명세서에 편입된다.
본 발명은 일반적으로 쇼트키 다이오드 및 가공된 기판 상에 형성된 전력 트랜지스터에 관한 것이다. 보다 구체적으로는, 본 발명은 에피택셜 성장 프로세스를 사용하여 종형 쇼트키 다이오드 및 종형 전력 트랜지스터를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 에피택셜 성장에 의해 기판 상에 종형 쇼트키 다이오드 및 종형 전력 트랜지스터를 제조하기 위한 방법 및 시스템에 적용되었으며, 상기 기판은 종형 쇼트키 다이오드 및 종형 전력 트랜지스터를 형성하는 에피택셜 층에 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion: CTE)를 특징으로 한다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 동작들에 적용될 수 있다.
질화 갈륨 기반 전력 디바이스는 일반적으로 사파이어 기판 상에 에피택셜 성장된다. 사파이어 기판 상의 질화 갈륨 기반 전력 디바이스의 성장은 기판과 에피택셜 층이 상이한 물질로 구성되기 때문에 헤테로 에피택셜(heteroepitaxial) 성장 프로세스이다. 헤테로 에피택셜 성장 프로세스로 인해, 에피택셜 성장된 물질은 에피택셜 층의 전자/광학 특성과 연관된 메트릭스(metrics)의 감소 및 균일성의 감소를 포함하는 다양한 부정적 영향을 나타낼 수 있다.
따라서, 본 발명이 속하는 기술 분야에서는 에피택셜 성장 프로세스 및 기판 구조와 관련된 개선된 방법 및 시스템에 대한 요구가 존재한다.
본 발명의 일 실시예에 의하면, 반도체 디바이스를 형성하는 방법은 가공된 기판을 제공하는 단계를 포함한다. 가공된 기판은 다결정성 세라믹 코어, 다결정성 세라믹 코어를 캡슐화하는 배리어 층, 배리어 층에 연결된 결합층, 및 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함한다. 상기 방법은 상기 가공된 기판에 연결되는 쇼트키 다이오드를 형성하는 단계를 더 포함한다. 쇼트키 다이오드는 상면 및 하면을 갖고, 상기 하면은 실질적으로 단결정성인 실리콘 층에 연결된다. 상기 방법은 쇼트키 다이오드의 상면에 연결되는 쇼트키 콘택트를 형성하는 단계, 쇼트키 콘택에 연결되는 금속 도금을 형성하는 단계, 쇼트키 다이오드의 하면을 노출시키도록 가공된 기판을 제거하는 단계, 및 쇼트키 다이오드의 하면에 오믹 콘택트를 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 쇼트키 다이오드를 형성하는 단계는 실질적으로 단결정성인 실리콘 층에 연결되는 제1 에피택셜 N형 질화 갈륨 층을 형성하는 단계, 및 제1 에피택셜 N형 질화 갈륨 층에 연결되는 제2 에피택셜 N형 질화 갈륨 층을 형성하는 단계를 포함한다. 쇼트키 콘택트는 제2 에피택셜 N형 질화 갈륨 층에 연결되고, 오믹 콘택트는 제1 에피택셜 N형 질화 갈륨 층에 연결된다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스를 형성하는 방법은 가공된 기판을 제공하는 단계를 포함한다. 가공된 기판은 다결정성 세라믹 코어, 다결정성 세라믹 코어를 캡슐화하는 배리어 층, 배리어 층에 연결된 결합층, 및 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함한다. 상기 방법은 실질적으로 단결정성인 실리콘 층에 연결되는 버퍼층을 형성하는 단계, 및 상기 버퍼층에 연결되는 전력 트랜지스터를 형성하는 단계를 더 포함한다. 전력 트랜지스터는 상면 및 하면을 갖는다. 상기 하면은 버퍼층에 연결된다. 상기 방법은 전력 트랜지스터의 상면에 연결되는 게이트 콘택트를 형성하는 단계, 상기 전력 트랜지스터의 상면에 연결되는 제1 소스 콘택트 및 제2 소스 콘택트를 형성하는 단계, 가공된 기판을 제거하는 단계, 버퍼층을 제거하여 전력 트랜지스터의 하면을 노출시키는 단계, 및 전력 트랜지스터의 하면에 연결되는 드레인 콘택트를 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 상기 전력 트랜지스터를 형성하는 단계는 버퍼층에 연결되는 제1 에피택셜 N형 질화 갈륨 층을 형성하는 단계, 제1 에피택셜 N형 질화 갈륨 층에 연결되는 제2 에피택셜 N형 질화 갈륨 층을 형성하는 단계, 및 상기 제2 에피택셜 N형 질화 갈륨 층 내에 제1 P형 질화 갈륨 영역 및 제2 P형 질화 갈륨 영역을 형성하는 단계를 포함한다. 제1 P형 질화 갈륨 영역과 제2 P형 질화 갈륨 영역은 트렌치에 의해 서로 분리된다. 트렌치 위의 제2 에피택셜 N형 질화 갈륨 층의 일부는 채널 영역을 형성한다. 상기 전력 트랜지스터를 형성하는 단계는 채널 영역에 연결되는 에피택셜 질화 알루미늄 갈륨 층을 형성하는 단계, 및 에피택셜 질화 알루미늄 갈륨 층에 연결되는 게이트 유전체 층을 형성하는 단계를 더 포함한다. 게이트 콘택트는 게이트 유전체 층에 연결되고, 제1 소스 콘택트는 제1 P형 질화 갈륨 영역에 연결되고, 제2 소스 콘택트는 제2 P형 질화 갈륨 영역에 연결되며, 드레인 콘택트는 제1 에피택셜 N형 질화 갈륨 층의 후면에 연결된다.
도 1은 본 발명의 몇몇 실시예에 의한 가공된(engineered) 기판 구조체를 도시하는 단순화된 개념적 단면도이다.
도 2는 본 발명의 몇몇 실시예에 의한 쇼트키 배리어 다이오드(Schottky barrier diode: SBD)의 형성 방법을 도시하는 단순화된 흐름도이다.
도 3의 (A) 내지 (H)는 본 발명의 몇몇 실시예에 의한 도 2에 도시된 방법의 중간 단계들을 도시하는 개념적인 단면도이다.
도 4는 본 발명의 몇몇 실시예에 의한 쇼트키 다이오드의 개념적 사시도이다.
도 5는 본 발명의 몇몇 실시예에 의한 종형(vertical) 전력 트랜지스터를 형성하는 방법을 도시하는 단순화된 흐름도이다.
도 6a 내지 도 6c는 본 발명의 몇몇 실시예에 의한 도 5에 도시된 방법의 중간 단계들을 도시하는 개념적인 단면도이다.
도 7은 본 발명의 몇몇 실시예에 의한 전력 트랜지스터의 사시도를 개념적으로 도시한다.
도 8은 본 발명의 몇몇 다른 실시예에 의한 전력 트랜지스터의 사시도를 개념적으로 도시한다.
도 9는 본 발명의 몇몇 실시예에 의한 가공된 기판 체를 도시하는 단순화된 개념도이다.
도 10은 본 발명의 몇몇 다른 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 11은 본 발명의 몇몇 추가 실시예에 의한 가공된 기판 구조체를 도시하는 단순화된 개념도이다.
도 12는 본 발명의 몇몇 실시예에 의한 가공된 기판을 제조하는 방법을 도시하는 단순화된 흐름도이다.
본 발명은 일반적으로 쇼트키 다이오드 및 가공된 기판 상에 형성된 전력 트랜지스터에 관한 것이다. 보다 구체적으로는, 본 발명은 에피택셜 성장 프로세스를 사용하여 종형 쇼트키 다이오드 및 종형 전력 트랜지스터를 제조하기에 적합한 방법 및 시스템에 관한 것이다. 단지 예시로서, 본 발명은 에피택셜 성장에 의해 기판 상에 종형 쇼트키 다이오드 및 종형 전력 트랜지스터를 제조하기 위한 방법 및 시스템에 적용되었으며, 상기 기판은 종형 쇼트키 다이오드 및 종형 전력 트랜지스터를 형성하는 에피택셜 층에 실질적으로 매칭되는 열팽창 계수(coefficient of thermal expansion: CTE)를 특징으로 한다. 상기 방법들 및 기술들은 다양한 반도체 프로세싱 동작들에 적용될 수 있다.
도 1은 본 발명의 몇몇 실시예에 의한 가공된 기판 체체를 도시하는 단순화된 개념도이다. 도 1에 도시된 바와 같이, 가공된 기판 구조체는 다양한 전자 및 광학 애플리케이션에 적합할 수 있다. 가공된 기판 구조체는 코어(110)(예를 들어, AlN 기판)를 포함하고, 코어(110)는 가공된 기판 구조체 상에, 예를 들어, 박리된 실리콘 (111) 층(125) 상에 성장될 에피택셜 물질의 CTE와 실질적으로 매칭되는 열팽창 계수(CTE)를 가질 수 있다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(polycrystalline aluminum nitride: AlN)일 수 있고, 산화 이트륨(yttrium oxide)과 같은 결합재(binding material)를 포함할 수 있다. 다결정성 질화 갈륨(GaN), 다결정성 질화 알루미늄 갈륨(AlGaN), 다결정성 실리콘 카바이드(silicon carbide: SiC), 다결정성 산화 아연(zinc oxide: ZnO), 다결정성 갈륨 트리옥사이드(gallium trioxide: Ga2O3) 등을 포함하는 다른 물질이 코어에서 이용될 수 있다.
코어(110)의 두께는 대략 100 내지 1,500 ㎛ 정도이고, 예컨대, 750 ㎛일 수 있다. 코어(110)는 쉘 또는 캡슐화(encapsulating) 쉘로 불릴 수 있는 부착층(112) 내에 캡슐화된다. 일 실시예에서, 부착층(112)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 산화물 층을 포함한다. 다른 실시예에서, 부착층(112)의 두께는 예를 들어 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 TEOS 산화물이 부착층(112)에 이용되지만, 본 발명의 일 실시예에 의하면 나중에 디포짓된 층과 하부 층들 또는 물질들(예를 들어, 세라믹, 특히 다결정성 세라믹) 간의 부착을 제공하는 다른 물질들이 이용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착되고, 예를 들어, 도전성 물질의 후속 디포지션을 위한 적절한 표면을 제공한다. 부착층(112)은 몇몇 실시예에서 코어(110)를 완전히 둘러 싸서 완전히 캡슐화된 코어(110)를 형성하고, LPCVD 프로세스 또는 반도체 프로세싱 및 특히 다결정성 또는 복합(composite) 기판 및 층들과 양립할 수 있는 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다. 부착층(112)은 가공된 기판 구조체의 구성요소들을 형성하기 위해 이후의 층들이 부착되는 표면을 제공한다.
캡슐화 부착층을 형성하기 위한 LPCVD 프로세스, 스핀 온 글라스/유전체, 퍼니스(furnace) 기반 프로세스 등의 사용에 더하여, 본 발명의 실시예에 따라서는 CVD 프로세스 또는 유사한 디포지션 프로세스를 포함하는 다른 반도체 프로세스들이 이용될 수 있다. 일 예로서, 코어(110)의 일부를 코팅하는 디포지션 프로세스가 이용될 수 있으며, 코어(110)가 뒤집힐 수 있고, 디포지션 프로세스가 코어(110)의 추가적인 부분을 코팅하기 위해 반복될 수 있다. 따라서, 몇몇 실시예에서는 완전히 캡슐화된 구조체를 제공하기 위해 LPCVD 기술이 이용되지만, 특정 애플리케이션에 따라서는 다른 막(film) 형성 기술이 이용될 수 있다.
도 9는 본 발명의 몇몇 실시예에 의한 가공된 기판 구조체를 도시하는 또 다른 단순화된 개념도이다. 도 1 및 도 9를 참조하면, 도전층(114)은 부착층(112)을 둘러싸도록 형성된다. 일 실시예에서, 도전층(114)은 부착층(112)을 둘러싸도록 형성된 폴리실리콘(즉, 다결정성 실리콘)의 쉘이고, 이는 폴리실리콘이 세라믹 물질에 대한 열등한 부착성을 나타낼 수 있기 때문이다. 도전층(114)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 500-5,000 Å 정도, 예를 들어 2500 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 부착층(112)(예를 들어, TEOS 산화물 층)을 완전히 둘러싸는 쉘로서 형성될 수 있고, 이에 의해 완전히 캡슐화된 부착층(112)을 형성하고, LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서는, 후술하는 바와 같이, 도전성 물질이 부착층(112)의 일부, 예를 들어, 기판 구조체의 하부 절반 상에 형성될 수 있다. 몇몇 실시예에서, 도전성 물질은 완전 캡슐화 층으로서 형성될 수 있고, 다음으로 기판 구조체의 한면에서 제거될 수 있다.
일 실시예에서, 도전층(114)은, 예를 들어, 붕소(boron)로 도핑되어 p형 폴리실리콘 층을 제공하는, 고 도전성인 물질을 제공하도록 도핑된 폴리실리콘 층일 수 있다. 몇몇 실시예에서, 붕소의 도핑은 높은 도전성을 제공하기 위해 1×1019 cm-3 내지 1×1020 cm-3의 레벨이다. 상이한 도펀트 농도의 다른 도펀트(예를 들어, 1×1016 cm-3 내지 5×1018 cm-3 범위의 도펀트 농도에서 인, 비소, 또는 비스무트(bismuth) 등)가 이용되어 도전층(114)에 사용하기 적합한 n형 또는 p형 반도체 물질 중 하나를 제공할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도전층(114)의 존재는 가공된 기판을 반도체 처리 툴, 예를 들어, 정전 척(electrostatic chuck)(ESC 또는 e-척)을 갖는 툴에 정전 척하는 동안 유용하다. 도전층은 반도체 프로세싱 툴에서 처리 후 신속한 디척킹(dechucking)을 가능하게 한다. 본 발명의 실시예들에서, 도전층(114)은 결합(bonding)을 포함하는 장래의 처리 동안 척과의 전기적 접촉 또는 e-척으로의 용량성 결합을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다. 또한, 정전 척킹과 조합하여 높은 열 도전성을 갖는 기판 구조체는 이후의 디바이스 제조 단계 뿐만 아니라 이후의 가공된 층들 및 에피택셜 층들의 형성을 위한 보다 양호한 디포지션 조건을 제공할 수 있다. 예를 들어, 이는 더 낮은 응력, 더 균일한 디포지션 두께, 및 후속 층 형성을 통한 더 양호한 화학양론적(stoichiometry) 제어를 초래할 수 있는 바람직한 열 프로파일을 제공할 수 있다.
도전층(114)을 둘러싸도록 제2 부착층(116)(예를 들어, 두께가 1,000 Å 정도인 TEOS 산화물 층)이 형성된다. 몇몇 실시예에서 제2 부착층(116)은 도전층(114)을 완전히 둘러 싸서 완전히 캡슐화된 구조를 형성하고 LPCVD 프로세스, CVD 프로세스, 또는 스핀-온 유전체의 디포지션을 포함하는 다른 임의의 적합한 디포지션 프로세스를 사용하여 형성될 수 있다.
배리어 층(118), 예를 들어, 실리콘 질화물 층이 제2 부착층(116)을 둘러싸도록 형성된다. 일 실시예에서, 배리어 층(118)은 두께가 2,000 Å 내지 5,000 Å 정도인 실리콘 질화물 층이다. 배리어 층(118)은 몇몇 실시예에서 제2 부착층(116)을 완전히 둘러 싸서 완전히 캡슐화된 구조를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질 물질이 배리어 층(118)으로서 이용될 수 있다. 몇몇 구현예에서, 배리어 층(118)은 배리어 층(118)을 형성하도록 구축된 다수의 서브(sub; 하위) 층들로 이루어진다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 의미하려는 것이 아니라, 복합 방식으로 층을 이루는 하나 또는 그 이상의 물질들을 포함하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, 배리어 층(118), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(110)에 존재하는 요소들, 예를 들어, 이트륨(yttrium)(원소), 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 설명된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
전형적으로, 코어를 형성하기 위해 이용되는 세라믹 물질은 1,800 ℃ 정도의 온도에서 소성(firing)된다. 이 프로세스는 세라믹 물질에 존재하는 상당량의 불순물을 제거할 것으로 예상된다. 이러한 불순물은 소결제(sintering agent)로서 이트리아를 사용함으로써 생기는 이트륨, 칼슘 및 기타 원소와 화합물을 포함할 수 있다. 다음으로, 800 ℃ 내지 1,100 ℃ 범위의 훨씬 더 낮은 온도에서 실행되는 에피택셜 성장 프로세스 중에는, 이러한 불순물의 후속 확산이 미미할 것으로 예상될 것이다. 그러나, 통상적인 예상과는 달리, 본 발명의 발명자들은 세라믹 물질의 소성(firing) 온도보다 훨씬 낮은 온도에서의 에피택셜 성장 프로세스 동안에도 가공된 기판의 층들을 통한 요소들의 상당한 확산이 존재하다고 판단했다. 따라서, 본 발명의 실시예들은 이러한 바람직하지 않은 확산을 방지하기 위해 배리어 층(118)을 가공된 기판 구조체에 통합시킨다.
다시 도 1을 참조하면, 결합층(120)(예를 들어, 실리콘 산화물 층)은 배리어 층(118)의 일부, 예를 들어, 배리어 층(118)의 상부 표면 상에 디포짓되고, 그 후 실질적으로 단결정인 층(125)(예를 들어, 도 1에 도시된 박리된 실리콘 (111) 층과 같은 단결정 실리콘 층)의 결합 중에 사용된다. 결합층(120)은 몇몇 실시예에서 두께가 약 1.5 ㎛일 수 있다. 몇몇 실시예에서, 결합층(120)의 두께는 결합-유도된(bond-induced) 보이드(void) 완화를 위해 20 nm 또는 그 이상이다. 몇몇 실시예에서, 결합층(120)의 두께는 0.75-1.5 ㎛ 범위이다.
실질적으로 단결정인 층(125)(예를 들어, 박리된 Si (111))은 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 에피택셜 물질은 두께가 2 ㎛ 내지 10 ㎛인 GaN 층을 포함할 수 있으며, 이는 광전자, RF 및 전력 디바이스에 이용되는 복수의 층 중 하나로서 이용될 수 있다. 일 실시예에서, 실질적으로 단결정인 층(125)은 층 이송(layer transfer) 프로세스를 사용하여 결합층(120)에 부착되는 단결정 실리콘 층을 포함한다.
도 9를 참조하면, 몇몇 실시예에서, 실질적으로 단결정인 실리콘 층(122)은 결합층(120)에 결합될 수 있다. 실질적으로 단결정성인 층(122)은 에피택셜 물질(130)의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 에피택셜 물질 (130)은 두께가 2㎛ 내지 10㎛ 인 GaN 층을 포함하는데, 이는 광전자 디바이스, RF 디바이스, 전력 디바이스 등에 이용되는 복수의 층 중 하나로서 이용될 수 있다. 다른 실시예에서, 에피택셜 물질(130)은 두께가 10 ㎛보다 크고, 복수의 에피택셜 층을 포함하는 에피택셜 구조일 수 있다. 일 실시예에서, 실질적으로 단결정성인 층(122)은 층 이송 프로세스를 사용하여 결합층(120)에 부착되는 실질적으로 단결정성인 실리콘 층을 포함한다.
가공된 기판 구조체에 관한 추가적인 설명은 2017년 6월 13일자 미국 특허출원 제15/621,335호 및 2017년 6월 13일자로 출원된 미국 특허출원 제15/621,235호에 제공되고, 이들의 전체 개시 내용은 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다.
도 2는 본 발명의 몇몇 실시예에 의한 쇼트키 배리어 다이오드(Schottky barrier diode: SBD)를 형성하는 방법(200)을 도시한 단순화된 흐름도이다. 도 3의 (A) 내지 (H)는 본 발명의 몇몇 실시예에 의한 방법(200)의 중간 단계들을 도시하는 개념적인 단면도이다.
도 2 및 도 3의 (A)를 참조하면, 방법(200)은 202에서, 가공된 기판(QST)(302)을 제공하는 단계를 포함한다. 몇몇 실시예에 의하면, 가공된 기판(302)은 다결정성 세라믹 코어, 상기 다결정성 세라믹 코어를 캡슐화하는 배리어 층, 상기 배리어 층에 연결된 결합층, 및 상기 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함할 수 있다.
몇몇 실시예에서, 가공된 기판의 다결정성 세라믹 코어는 다결정성 질화 알루미늄 갈륨(AlGaN), 다결정성 질화 갈륨(GaN), 다결정성 질화 알루미늄(AlN), 다결정성 실리콘 카바이드(SiC), 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예에서, 배리어 층은 SixOy, SixNy, SixOyNz, SiCN, SiON, AlN, SiC, 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예에서, 결합층은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 일 실시예에서, 단결정 실리콘 층은 후술하는 바와 같이 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합할 수 있는 실리콘 (111) 층을 포함한다.
몇몇 실시예에서는, 도 1을 참조하여 상술한 바와 같이, 가공된 기판(310)이 다결정성 세라믹 코어에 연결된 제1 부착층, 제1 부착층에 연결된 도전층, 및 도전층에 연결된 제2 부착층을 더 포함할 수 있고, 제1 부착층, 도전층 및 제2 부착층은 다결정성 세라믹 코어와 배리어 층 사이에 배치된다. 몇몇 실시예에서, 제1 부착층은 제1 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 산화물 층을 포함할 수 있고, 제2 부착층은 제2 TEOS 산화물 층을 포함할 수 있다. 도전층은 폴리실리콘 층을 포함할 수 있다. 몇몇 실시예에서, 가공된 기판(302)은 에피택셜 디바이스 층의 형성을 용이하게 하기 위해 실질적으로 단결정성인 실리콘 층에 연결된 핵형성(nucleation) 층을 더 포함할 수 있다.
도 2 및 도 3의 (A)와 (B)를 참조하면, 방법(200)은, 204에서, 실질적으로 단결정성인 실리콘 층에 연결된 제1 에피택셜 N형 질화 갈륨(GaN) 층(312)("N+ GaN" 층이라고도 불림)을 형성하는 단계를 포함한다. 제1 에피택셜 N형 GaN 층(312)은 후면(back surface)과 전면(front surface)을 갖는다. 후면은 가공된 기판(302)에 연결된다. 방법(200)은, 206에서, 제1 에피택셜 N형 GaN 층(312)의 전면에 연결된 제2 에피택셜 N형 GaN 층(314)("N- GaN" 층이라고도 불림)을 형성하는 단계를 더 포함한다.
제1 N형 GaN 층(312)은 오믹 콘택트(ohmic contact)의 형성을 용이하게 할 수 있고, 예를 들어, 약 1×1018 ㎝-3 정도의 비교적 높은 N형 도핑 농도를 가질 수 있다. 제2 N형 GaN 층(314)은 드리프트(drift) 영역으로서 작용할 수 있고, 예를 들어 약 1×1016 cm-3 정도의 비교적 낮은 도핑 농도를 가질 수 있다. 몇몇 실시예들에서, 제2 N형 GaN 층(314)은 약 20㎛보다 큰 두께를 가질 수 있다. CTE 매칭된 가공된 기판(302)을 사용함으로써, 낮은 전위 밀도(dislocation density)를 갖는 상대적으로 두꺼운 드리프트 영역의 에피택셜 성장이 가능할 수 있다. 더 두꺼운 드리프트 영역은, 많은 다른 장점들과 함께, 쇼트키 다이오드에 더 낮은 누설 전류 및 훨씬 더 높은 항복(breakdown) 전압을 제공할 수 있다.
몇몇 실시예에 의하면, 방법(200)은 제1 에피택셜 N형 GaN 층(312) 및 제2 에피택셜 N형 GaN 층(314)을 형성하기 전에, 실질적으로 단결정인 층에 연결된 버퍼층(316)을 형성하는 단계를 더 포함할 수 있다. 그 다음 제1 에피택셜 N형 GaN 층(312) 및 제2 에피택셜 N형 GaN 층(314)이 버퍼층(316) 상에 형성된다. 몇몇 실시예에서, 버퍼층(316)은 복수의 층을 포함하는 초격자(superlattice)를 포함할 수 있다. 예를 들어, 버퍼층(316)은 단결정 실리콘 층에 연결된 질화 알루미늄 층, 질화 알루미늄 층에 연결된 질화 알루미늄 갈륨 층, 및 질화 알루미늄 갈륨 층에 연결된 질화 갈륨 층을 포함할 수 있다. 다른 실시예에서, 버퍼층(316)은 질화 알루미늄 갈륨의 단일 층을 포함할 수 있다. 버퍼층(316), 제1 에피택셜 N형 GaN 층(312) 및 제2 에피택셜 N형 GaN 층(314)을 포함하는 전체 에피택셜 층(310)은 도 3의 (B)에 도시된 바와 같이 GaN 에피택셜 층(310)이라고도 불린다.
몇몇 실시예에 의하면, 제1 에피택셜 N형 GaN 층(312), 제2 에피택셜 N형 GaN 층(314), 및 버퍼층(316)은 화학 기상 증착 CVD(금속-유기 CVD(metal-organic CVD: MOCVD), 저압 CVD(LPCVD), 플라즈마 강화 CVD(PECVD), 원자 층 CVD(ALCVD), 수소화물 기상 에피택시(HVPE), 원자 층 디포지션(ALD), 분자선 에피택시(MBE), 또는 이들의 조합과 같은 박막 디포지션 기술에 의해 형성될 수 있다.
도 2 및 도 3의 (C)를 참조하면, 방법(200)은 208에서, 제2 에피택셜 N형 GaN 층(314)에 연결된 하나 또는 그 이상의 쇼트키 콘택트(320)를 형성하는 단계를 포함한다. 쇼트키 콘택트(320)는 적절한 금속화 프로세스에 의해 형성될 수 있다. 몇몇 실시예에서, 쇼트키 콘택트(320)는 니켈-백금(Ni/Pt) 합금, 니켈-금(Ni/Au) 합금 등을 포함할 수 있다. 도 3의 (D)를 참조하면, 쇼트키 콘택트(320)가 형성된 후에, 방법(200)은 복수의 디바이스 격리 영역(330)을 형성하는 단계를 더 포함할 수 있다. 상기 디바이스 격리 영역들(330)은 인접한 디바이스들 사이의 영역들에서 상기 GaN 에피택셜 층(310)의 일부을 에칭함으로써 형성될 수 있다.
도 2 및 도 3의 (E)를 참조하면, 방법(200)은 210에서, 하나 이상의 쇼트키 콘택트 위에 금속 도금 메쉬(340)를 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 금속 도금 메쉬(340)는 구리(Cu) 또는 다른 적합한 금속을 포함할 수 있다. 몇몇 실시예에서, 금속 도금 메쉬(340)는 약 50 ㎛ 내지 약 100 ㎛ 범위의 두께를 가질 수 있다.
도 2 및 도 3의 (F)를 참조하면, 방법(200)은 212에서, 제1 에피택셜 N형 GaN 층(312)의 후면을 노출시키기 위해 가공된 기판(302)을 제거하는 단계를 더 포함한다. 가공된 기판(302)은 예를 들어, 기계적 폴리싱, 건식 에칭, 습식 에칭, 또는 플루오르화 수소산(HF) 또는 황산(H2SO4)과 같은 에칭 화학 물질을 사용하는 리프트 오프(liftoff) 프로세스에 의해 제거될 수 있다. 에피택셜 질화 갈륨 층(310)은 실질적으로 CTE 매칭된 가공된 기판(302) 상에 형성되기 때문에, GaN 에피택셜 층(310)은 가공된 기판(302)이 제거된 후에 응력 하에서 감기지 않을 수 있다.
가공된 기판(302)이 제거된 후, 디바이스 구조체는 뒤집힐 수 있고, 선택적 캐리어 기판(304)이 도 3의 (F)에 도시된 바와 같이 에폭시를 사용하여 금속 도금 메쉬(340)에 일시적으로 결합될 수 있다. 도 2 및 도 3의 (G)를 참조하면, 방법(200)은 제1 에피택셜 N형 GaN 층(312)에 액세스하기 위해 버퍼층(316)을 제거하는 단계를 포함할 수 있다. 도 2 및 도 3의 (H)를 참조하면, 방법(200)은 214에서, 제1 에피택셜 N형 GaN 층(312)의 후면 상에 하나 또는 이상의 오믹 콘택트(350)을 형성하는 단계를 포함한다.
일 실시예에 의하면, 캐리어 기판(304)이 제거될 수 있고 디바이스 구조체는 하나 또는 그 이상의 칩-스케일 패키지(CSP) 쇼트키 다이오드를 생산하도록 다이싱될 수 있다. 도 4는 본 발명의 일 실시예에 의한, 상술한 방법(200)을 이용하여 제조될 수 있는 쇼트키 다이오드(400)의 사시도를 개념적으로 도시한다. 쇼트키 다이오드(400)는 캐소드 전극으로서 오믹 콘택트(350)에 전기적으로 연결된 결합 패드(352)를 포함할 수 있다. 몇몇 실시예에서, 쇼트키 다이오드(400)는 약 20㎛보다 큰 두께를 갖는 GaN 드리프트 영역(314)(즉, 제2 N형 GaN 층)을 가질 수 있다. 낮은 전위 밀도를 갖는 비교적 두꺼운 드리프트 영역(314)을 디포짓하는 능력은, 다른 많은 다른 장점과 함께, 쇼트키 다이오드(400)에 낮은 누설 전류 및 훨씬 더 높은 항복 전압을 제공할 수 있다.
도 2에 도시된 특정 단계들은, 본 발명의 일 실시예에 따른 특정 방법(200)을 제공한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 또한 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 다른 순서로 위에서 약술된 단계들을 수행할 수 있다. 또한, 도 2에 도시된 개별적인 단계들은 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라 추가 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에 의하면, 종형(vertical) P-N 다이오드는 방법(200)과 유사한 방법을 이용하여 제조될 수 있다. 예를 들어, 제1 및 제2 에피택셜 N형 질화 갈륨 층(312, 314)을 형성한 후, 제2 에피택셜 N형 질화 갈륨 층 상에 에피택셜 P형 질화 갈륨 층을 형성하고, 에피택셜 P형 질화 갈륨 층 상에 오믹 콘택트를 형성할 수 있다.
도 5는 본 발명의 몇몇 실시예에 의한 종형 전력 트랜지스터를 형성하는 방법(500)을 도시한 단순화된 흐름도이다. 또한, 도 6a 내지 6c는 본 발명의 몇몇 실시예에 의한 방법(500)의 중간 단계들을 도시하는 개념적인 단면도이다.
도 5 및 6a를 참조하면, 방법(500)은 502에서, 가공된 기판(QST)(602)을 제공하는 단계를 포함한다. 몇몇 실시예에 의하면, 가공된 기판(602)은 실질적으로 상기한 것과 같이, 다결정성 세라믹 코어, 다결정성 세라믹 코어를 캡슐화하는 배리어 층, 배리어 층에 연결된 결합층, 및 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함할 수 있다.
도 5 및 6(a)를 참조하면, 방법(500)은 504에서, 실질적으로 단결정성인 실리콘 층에 연결된 버퍼층(610)을 형성하는 단계를 포함한다. 몇몇 실시예에서, 버퍼층(610)은 복수의 층을 포함하는 초격자를 포함할 수 있다. 예를 들어, 버퍼층(610)은 단결정 실리콘 층에 연결된 질화 알루미늄 층, 질화 알루미늄 층에 연결된 질화 알루미늄 갈륨 층, 및 질화 알루미늄 갈륨 층에 연결된 질화 갈륨 층을 포함할 수 있다. 다른 실시예에서, 버퍼층(610)은 질화 알루미늄 갈륨의 단일 층을 포함할 수 있다.
도 5 및 도 6a를 다시 참조하면, 방법(500)은 506에서, 버퍼층(610)에 연결된 제1 에피택셜 N형 질화 갈륨 층(620)("N+ GaN"이라 함)을 형성하는 단계를 포함한다. 제1 에피택셜 N형 질화 갈륨 층(620)은 버퍼층(610)에 연결된 후면 및 전면을 갖는다. 몇몇 실시예에서, 제1 N형 질화 갈륨 층(620)은 비교적 높은 도핑 농도, 예를 들면 약 1×1018 cm-3 정도의 도핑 농도를 가질 수 있다. 제1 N형 질화 갈륨 층(620)은 후술하는 바와 같이 드레인 전극에 대한 오믹 콘택트의 형성을 용이하게 할 수 있다. 방법(500)은 508에서, 제1 에피택셜 N형 질화 갈륨 층(620)의 전면에 연결된 제2 에피택셜 N형 질화 갈륨 층(630)("N- 드리프트" 층이라고 불림)을 형성하는 단계를 더 포함한다. 제2 에피택셜 N형 질화 갈륨 층(630)은 전력 트랜지스터를 위한 드리프트 영역으로서 기능할 수 있다. 몇몇 실시예에서, 제2 에피택셜 N형 질화 갈륨 층(630)은 비교적 낮은 도핑 농도, 예를 들면 약 1×1016 cm-3 정도의 도핑 농도를 가질 수 있다. 몇몇 실시예에서, 제2 에피택셜 N형 질화 갈륨 층(630)은 약 20 ㎛보다 큰 두께를 갖는다.
도 5 및 도 6a를 참조하면, 방법(500)은 510에서, 제1 P형 질화 갈륨 영역(642) 및 제2 P형 질화 갈륨 영역(644)("P- GaN"으로 불림)을 제2 에피택셜 N형 질화 갈륨 층(630) 내에 형성하는 단계를 더 포함한다. 제1 P형 질화 갈륨 영역(642) 및 제2 P형 질화 갈륨 영역(644)은 전력 트랜지스터에서 전류 차단 층으로서 작용할 수 있다. 제1 P형 질화 갈륨 영역(642) 및 제2 P형 질화 갈륨 영역(644)은 트렌치(646)에 의해 분리된다.
일 실시예에 의하면, 제1 P형 질화 갈륨 영역(642) 및 제2 P형 질화 갈륨 영역(644)은 제2 에피택셜 N형 질화 갈륨 층(630)의 제1 영역 및 제2 영역에, Mg 또는 다른 알칼리 토금속(예를 들어, Be, Sr, Ba, 및 Ra)와 같은 P형 도펀트를 주입함으로써 형성될 수 있다.
다른 실시예에 의하면, 제2 에피택셜 N형 질화 갈륨 층(630) 상에 에피택셜 P형 질화 갈륨 층을 형성한 다음 에피택셜 P형 질화 갈륨 층의 일부분을 제거하여 좁은 트렌치(646)을 형성함으로써 제1 P형 질화 갈륨 영역(642) 및 제2 P형 질화 갈륨 영역(644)을 형성할 수 있다. 몇몇 실시예에서, 트렌치(646)는 유도결합 플라스마(Inductively Coupled Plasma: ICP) 프로세스 또는 다른 적절한 에칭 프로세스에서 Cl 기반 화학을 사용하여 에칭함으로써 형성될 수 있다. 그 다음, 재성장 에피택셜 N형 질화 갈륨 층(630-1)이 트렌치(646) 내부 및 그 위에 그리고 에피택셜 P형 질화 갈륨 층의 나머지 부분 위에 형성된다. 재성장 에피택셜 N형 질화 갈륨 층(630-1)은 전력 트랜지스터의 채널을 형성한다.
계속해서 도 5 및 도 6a를 참조하면, 방법(500)은 512에서, 채널 영역에 연결된 에피택셜 질화 알루미늄 갈륨 층(AlGaN)(650)를 형성하는 단계를 더 포함한다. 에피택셜 질화 알루미늄 갈륨 층(AlGaN)(650)과 재성장 에피택셜 N형 질화 갈륨 층(630-1) 사이의 인터페이스(AlGaN/GaN 인터페이스라고 함)는 헤테로(hetero)-인터페이스에서의 분극 유도 전하(polarization induced charge)로 인한 2차원 전자 가스(two-dimensional electron gas: 2DEG)를 초래할 수 있다. 상기 방법(500)은 514에서, 에피택셜 질화 알루미늄 갈륨 층(650)에 연결된 게이트 유전체 층(660)을 형성하는 단계, 및 516에서 게이트 유전체 층(660)에 연결된 게이트 콘택트(662)를 형성하는 단계를 더 포함한다. 상기 방법(500)은 게이트 콘택트(662)에 연결된 게이트 전극(도 6a에 도시되지 않음)을 형성하는 단계를 더 포함할 수 있다. 게이트 전극은 Cu, Au, Ti 또는 다른 적합한 금속을 포함할 수 있다.
계속해서 도 5 및 도 6a를 참조하면, 방법(500)은 518에서 제1 P형 질화 갈륨 영역(642)에 연결된 제1 소스 콘택트(672) 및 제2 P형 질화 갈륨 영역(644)에 연결된 제2 소스 콘택트(674)를 형성하는 단계를 더 포함한다. 몇몇 실시예에서, 매립된 제1 및 제2 P형 질화 갈륨 영역(642 및 644)은 비아를 형성함으로써 액세스될 수 있다. 몇몇 실시예에서, 제1 소스 콘택트(672) 및 제2 소스 콘택트(674)의 각각은 매립된 본체 P형 GaN 층과 양호한 오믹 접촉을 만들기 위해 Au, Pd, Pt, Sc 또는 이들의 조합과 같은 적합한 금속을 포함할 수 있다. 방법(500)은 제1 소스 콘택트(642) 및 제2 소스 콘택트(644)에 연결된 소스 전극(도 6a에 도시되지 않음)을 형성하는 단계를 더 포함할 수 있다. 몇몇 실시예에서, 소스 전극은 Cu, Au, Ti 또는 다른 적합한 금속을 포함할 수 있다.
도 5 및 도 6b-6c를 참조하면, 방법(500)은 단계 520에서 가공된 기판(602)을 제거하는 단계를 더 포함한다. 가공된 기판(602)은 예를 들어, 기계적 폴리싱, 건식 에칭, 습식 에칭, 또는 플루오르화 수소산(HF) 또는 황산(H2SO4)과 같은 에칭 화학 물질을 사용하는 리프트 오프 프로세스에 의해 제거될 수 있다. 방법(500)은 522에서 제1 에피택셜 N형 질화 갈륨 층(620)의 후면에 액세스하기 위해 버퍼층(610)을 제거하는 단계, 및 524에서 제1 에피택셜 N형 질화 갈륨 층(620)의 후면에 연결된 드레인 콘택트(680)를 형성하는 단계를 더 포함한다. 방법(500)은 도 6c에 도시된 바와 같이 드레인 콘택트(680)에 연결된 전극(682)을 형성하는 단계를 더 포함할 수 있다. 다음으로 디바이스 구조는 하나 이상의 칩 스케일 패키지(CSP) 전력 트랜지스터를 제조하기 위해 다이싱될 수 있다.
도 5에 도시된 특정 단계들은, 본 발명의 일 실시예에 의한 특정 방법(500)을 제공한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 또한 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 다른 순서로 위에서 약술된 단계들을 수행할 수 있다. 또한, 도 5에 도시된 개별 단계들은 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라 추가 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 7a는 본 발명의 몇몇 실시예에 의한 전력 트랜지스터(700)의 사시도를 개념적으로 도시한다. 전력 트랜지스터(700)는, 예를 들어, 도 6a 내지 도 6c에 도시된 것처럼, 제1 에피택셜 N형 질화 갈륨 층(620)("N+ GaN"으로 불림), 제2 에피택셜 N형 질화 갈륨 층(630)("N- 드리프트" 층으로 불림), 및 에피택셜 질화 알루미늄 갈륨 층(AlGaN)(650)을 포함할 수 있는 복수의 에피택셜 디바이스 층(702)을 포함할 수 있다. 전력 트랜지스터(700)는 소스 콘택트(710) 및 게이트 콘택트(720)를 더 포함한다. 도시된 바와 같이, 소스 콘택트(710) 및 게이트 콘택트(720)는 서로 엇갈리는(interdigitated) 방식으로 배치된다. 전력 트랜지스터 (700)는 소스 콘택트(710)에 전기적으로 연결된 소스 전극(712) 및 게이트 콘택트(720)에 전기적으로 연결된 게이트 전극(722)을 더 포함할 수 있다. 전력 트랜지스터(700)는 복수의 에피택셜 디바이스 층(702)의 후면에 연결된 드레인 콘택트(오믹 콘택트)(730), 및 드레인 콘택트(730)에 전기적으로 연결된 드레인 전극(결합 패드)(732)을 더 포함할 수 있다.
도 8은 본 발명의 몇몇 다른 실시예에 의한 소스 콘택트 및 게이트 콘택트의 상이한 레이아웃을 갖는 전력 트랜지스터(800)의 개념적인 사시도를 도시한다. 도시된 바와 같이, 전력 트랜지스터(800)는 각각 소스 전극(812) 및 게이트 전극(822)에 전기적으로 연결된 매립형 소스 콘택트(810) 및 매립형 게이트 콘택트(820)를 포함할 수 있다.
상기한 바와 같이, 본 발명의 실시예들은 비교적 두꺼운 N- GaN 드리프트 영역을 가질 수 있는 종형 전력 트랜지스터를 형성하는 방법을 제공한다. 두꺼운 드리프트 영역은 예를 들어 약 1200V보다 높은 힝복 전압을 초래할 수 있다. CTE 매칭된 가공된 기판을 사용함으로써, 에피택셜 GaN 층은 감소된 수의 결함을 가질 수 있으며, 이는 전력 트랜지스터의 신뢰성을 향상시킬 수 있다. 종형 전력 트랜지스터에 있어서는, 항복이 표면이 아닌 벌크에서 발생하여 전자 사태(avalanche) 기능을 제공할 수 있다. 또한 전류는 수직으로 흐르고 표면에 평행하게 흐르지 않는다. 비교적 높은 전류(예를 들어, 20A 이상)가 실현될 수 있다.
도 9는 본 발명의 일 실시예에 의한 가공된 기판(900)을 도시한 단순화된 개념적 단면도이다. 도 9에 도시된 가공된 기판(900)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판(900)은, 가공된 기판(900) 상에 성장될 에피택셜 물질의 CTE와 실질적으로 매칭되는 열 팽창 계수(CTE)를 가질 수 있는 코어(910)를 포함한다. 에피택셜 물질(930)은 가공된 기판(900)의 구성요소로서 반드시 요구되지는 않지만 전형적으로 가공된 기판(900) 상에 성장되기 때문에 선택적인 것으로서 도시된다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(910)는 다결정성 질화 알루미늄(AlN)과 같은 다결정질 세라믹 물질일 수 있고, 산화 이트륨(yttrium oxide)과 같은 결합재(binding material)를 포함할 수 있다. 다결정성 질화 갈륨(GaN), 다결정성 질화 알루미늄 갈륨(AlGaN), 다결정성 실리콘 카바이드(silicon carbide: SiC), 다결정성 산화 아연(zinc oxide: ZnO), 다결정성 갈륨 트리옥사이드(gallium trioxide: Ga2O3) 등을 포함하는 다른 물질이 코어(910)에서 이용될 수 있다.
코어(910)의 두께는 100 ㎛ 내지 1,500 ㎛ 정도, 예를 들어 725 ㎛일 수 있다. 코어(910)는 쉘 또는 캡슐화 쉘로 불릴 수 있는 부착층(912) 내에 캡슐화된다. 일 실시예에서, 부착층(912)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 산화물 층을 포함한다. 다른 실시예에서, 부착층의 두께는 예를 들어 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 TEOS 산화물이 부착층에 이용되지만, 본 발명의 일 실시예에 의하면 나중에 디포짓된 층들과 하부 층들 또는 물질들(예를 들어, 세라믹, 특히 다결정성 세라믹) 간의 부착을 제공하는 다른 물질들이 이용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착되고, 예를 들어, 도전성 물질의 후속 디포지션을 위한 적절한 표면을 제공한다. 부착층(912)은 몇몇 실시예에서 코어(910)를 완전히 둘러 싸서 완전히 캡슐화된 코어를 형성한다. 부착층(912)은, 저압 화학 기상 증착(low pressure chemical-vapor deposition: LPCVD) 프로세스를 사용하여 형성될 수 있다. 부착층(912)은 가공된 기판(900) 구조체의 요소들을 형성하기 위해 이후의 층들이 부착되는 표면을 제공한다.
캡슐화 제1 부착층(912)을 형성하기 위해 LPCVD 프로세스, 퍼니스(furnace) 기반 프로세스 등의 사용에 더하여, 본 발명의 실시예에 따라서는 CVD 프로세스 또는 유사한 디포지션 프로세스를 포함하는 다른 반도체 프로세스가 이용될 수 있다. 일 예로서, 코어의 일부분을 코팅하는 디포지션 프로세스가 이용될 수 있고, 코어(910)가 뒤집힐 수 있으며, 코어의 추가적인 부분들을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다. 따라서, 몇몇 실시예에서는 완전히 캡슐화된 구조를 제공하기 위해 LPCVD 기술이 이용되지만, 특정 애플리케이션에 따라 다른 막 형성 기술이 이용될 수 있다.
도전층(914)은 부착층(912)을 둘러싸도록 형성된다. 일 실시예에서, 도전층(914)은 제1 부착층(912)을 둘러싸도록 형성된 폴리실리콘(즉, 다결정성 실리콘)의 쉘이고, 이는 폴리실리콘이 세라믹 물질에 대한 열등한 부착성을 나타낼 수 있기 때문이다. 도전층(914)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 500-5,000 Å 정도, 예를 들어 2500 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 제1 부착층(912)(예를 들어, TEOS 산화물 층)을 완전히 둘러싸는 쉘로서 형성될 수 있고, 이에 의해 완전히 캡슐화된 제1 부착층(912)을 형성하며, LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서는, 후술하는 바와 같이, 도전성 물질이 부착층의 일부, 예를 들어, 기판 구조체의 하부 절반 상에 형성될 수 있다. 몇몇 실시예에서, 도전성 물질은 완전 캡슐화 층으로서 형성될 수 있고, 다음으로 기판 구조체의 한면에서 제거될 수 있다.
일 실시예에서, 도전층(914)은 P형 폴리실리콘 층을 제공하기 위해, 예를 들어, 붕소로 도핑된, 높은 도전성의 물질을 제공하도록 도핑된 폴리실리콘 층일 수 있다. 몇몇 실시예에서, 붕소에 의한 도핑은 높은 도전성을 제공하기 위해 1×1019 cm-3 내지 1×1020 cm-3의 레벨이다. 상이한 도펀트 농도의 다른 도펀트(예를 들어, 1×1016 cm-3 내지 5×1018 cm-3 범위의 도펀트 농도에서 인, 비소, 또는 비스무트(bismuth) 등)가 이용되어 도전층(914)에 사용하기 적합한 n형 또는 p형 반도체 물질 중 하나를 제공할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도전층(914)의 존재는 가공된 기판(900)을 반도체 처리 툴, 예를 들어, 정전 방전 척(electrostatic discharge chuck: ESC)을 갖는 툴에 정전 척하는 동안 유용하다. 도전층(914)은 반도체 프로세싱 툴에서의 처리 후 신속한 디척킹(dechucking)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도전층(914)을 둘러싸도록 제2 부착층(916)(예를 들어, 두께가 1,000 Å 정도의 TEOS 산화물 층)이 형성된다. 몇몇 실시예에서, 제2 부착층(916)은 완전히 캡슐화된 구조를 형성하도록 도전층(914)을 완전히 둘러싼다. 제2 부착층(916)은 LPCVD 프로세스, CVD 프로세스, 또는 스핀-온 유전체의 디포지션을 포함하는 임의의 다른 적절한 디포지션 프로세스를 이용하여 형성될 수 있다.
배리어 층(918), 예를 들어, 실리콘 질화물 층이 제2 부착층(916)을 둘러싸도록 형성된다. 일 실시예에서, 배리어 층(918)은 두께가 4,000 Å 내지 5,000 Å 정도인 실리콘 질화물 층이다. 배리어 층(918)은 몇몇 실시예에서 제2 부착층(916)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질 물질이 배리어 층으로서 이용될 수 있다. 몇몇 구현예에서, 배리어 층은 상기 배리어 층을 형성하도록 구성된 다수의 서브 층들로 이루어진다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 지칭하려는 것이 아니라, 복합 방식으로 층을 이루는 하나 또는 그 이상의 물질을 포함하려는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, 배리어 층(918), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판(900)이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(910)에 존재하는 요소들이 확산 및/또는 배출되는 것을 방지한다. 코어(910)에 존재하는 요소들은, 예를 들어, 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분, 등을 포함할 수 있다. 코어(910)로부터 확산된 요소들은 가공된 층(920/922)에서 의도하지 않은 도핑을 일으킬 수 있다. 코어(910)로부터 배출된 요소들은 챔버를 통해 이동하여 웨이퍼상의 다른 곳에서 흡착되어 가공된 층(920/922) 및 에피택셜 물질(930)에 불순물을 야기할 수 있다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
결합층(920)(예를 들어, 실리콘 산화물 층)은 배리어 층(918)의 일부, 예를 들어, 배리어 층의 상부 표면 상에 디포짓되고, 후에 단결정 층(922)의 결합 중에 사용된다. 결합층(920)은 몇몇 실시예에서는 두께가 약 1.5 ㎛일 수 있다. 단결정 층(922)은 예를 들어 Si, SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga203, AlGaN, InGaN, InN, 및/또는 ZnO를 포함할 수 있다. 몇몇 실시예에서, 단결정 층(922)은 0 내지 0.5㎛의 두께를 가질 수 있다. 단결정 층(922)은 에피택셜 물질(930)의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합하다. 에피택셜 물질(930)의 결정성 층은 단결정 층(922)과 연관된 하부 반도체 격자의 연장이다. 가공된 기판(900)의 특유한 CTE 매칭 특성은 기존의 기술보다 더 두꺼운 에피택셜 물질(930)의 성장을 가능하게 한다. 몇몇 실시예에서, 에피택셜 물질(930)은 두께가 2㎛ 내지 10㎛인 질화 갈륨 층을 포함하는데, 이는 광전자 디바이스, 전력 디바이스 등에 이용되는 복수의 층들 중 하나로서 이용될 수 있다. 일 실시예에서, 결합층(920)은 층 이송 프로세스를 사용하여 실리콘 산화물 배리어 층(918)에 부착되는 단결정 실리콘 층을 포함한다.
도 10은 본 발명의 일 실시예에 의한 가공된 기판 구조체를 도시한 단순화된 개념도이다. 도 10에 도시된 가공된 기판(1000)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판은, 가공된 기판(1000) 상에 성장될 에피택셜 물질(930)의 CTE와 실질적으로 매칭되는 열 팽창 계수(CTE)를 가질 수 있는 코어(1010)를 포함한다. 에피택셜 물질(930)은 가공된 기판 구조체의 구성요소로서 반드시 요구되지는 않지만 전형적으로 가공된 기판 구조체 상에 성장될 것이기 때문에 선택적인 것으로 도시된다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션에 있어서, 코어(1010)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(AlN)일 수 있다. 코어(1010)의 두께는 대략 100 내지 1,500 ㎛ 정도, 예를 들어, 725 ㎛일 수 있다. 코어(1010)는 쉘 또는 캡슐화 쉘로 불릴 수 있는 제1 부착층(1012) 내에 캡슐화된다. 이러한 구현예에서, 제1 부착층(1012)은 코어를 완전히 캡슐화하지만, 도 11과 관련하여 추가로 상세히 논의되는 바와 같이, 이는 본 발명에 의해 반드시 요구되는 것은 아니다.
일 실시예에서, 제1 부착층(1012)은 두께가 1,000 Å 정도인 테트라에틸 오소실리케이트(TEOS) 층을 포함한다. 다른 실시예에서, 제1 부착층(1012)의 두께는 예를 들어 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 TEOS가 부착층에 이용되지만, 본 발명의 실시예에 따라서는 나중에 디포짓된 층들과 하부의 층들 또는 물질들 사이의 부착을 제공하는 다른 물질들이 이용될 수 있다. 예를 들어, SiO2, SiON 등은 세라믹 물질에 잘 부착되고, 예를 들어, 도전성 물질의 후속 디포지션을 위한 적절한 표면을 제공한다. 제1 부착층(1012)은 몇몇 실시예에서 코어(1010)를 완전히 둘러싸서 완전히 캡슐화된 코어를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다. 부착층(1012)은 가공된 기판 구조체의 구성요소를 형성하기 위해 이후의 층들이 부착되어 표면을 제공한다.
캡슐화 부착층(1012)을 형성하기 위한 LPCVD 프로세스, 퍼니스 기반 프로세스 등의 사용에 더하여, 본 발명의 실시예에 따라서는 다른 반도체 프로세스가 이용될 수 있다. 예를 들어, 코어 (1010)의 일부분을 코팅하는 디포지션 프로세스, 예를 들어, CVD, 또는 PECVD 등이 이용될 수 있고, 코어(1010)가 뒤집힐 수 있으며, 코어의 추가적인 부분을 코팅하도록 디포지션 프로세스가 반복될 수 있다.
도전층(1014)은 제1 부착층(1012)의 적어도 일부분 상에 형성된다. 일 실시예에서, 도전층(1014)은 코어/부착층 구조의 하부(예를 들어, 하부 절반 또는 후면)에 디포지션 프로세스에 의해 형성되는 폴리실리콘(즉, 다결정성 실리콘)을 포함한다. 도전층(1014)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 수천 옹스트롬 정도, 예를 들어, 3,000 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 LPCVD 프로세스를 사용하여 형성될 수 있다.
일 실시예에서, 도전층(1014)은 높은 도전성 물질을 제공하도록 도핑된 폴리실리콘 층일 수 있고, 예를 들어, 도전층(1014)은 붕소로 도핑되어 p형 폴리실리콘 층을 제공할 수 있다. 몇몇 실시예에서, 붕소에 의한 도핑은 높은 도전성을 제공하기 위해 약 1×1019 ㎝-3 내지 1×1020 ㎝-3 범위의 레벨이다. 도전층(1014)의 존재는 가공된 기판을 반도체 처리 툴, 예를 들어 정전 척(ESC)을 갖는 툴에 정전 척킹하는 동안 유용하다. 도전층(1014)은 처리 후 신속한 디 척킹을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도전층(1014)(예를 들어, 폴리실리콘 층)을 둘러싸도록 제2 부착층(1016)(예를 들어, 제2 TEOS 층)이 형성된다. 제2 부착층(1016)의 두께는 약 1,000 Å 정도이다. 몇몇 실시예에서는 제2 부착층(1016)이 완전히 캡슐화된 구조를 형성하기 위해 제1 부착층(1012) 뿐만 아니라 도전층(1014)을 완전히 둘러쌀 수 있고 LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서는, 제2 부착층(1016)이 도전층(1014)을 부분적으로만 둘러싸고, 예를 들어, 도전층(1014)의 상부 표면과 정렬될 수 있는 평면(1017)에 의해 도시된 위치에서 종단된다. 이 예에서, 도전층(1014)의 상부 표면은 배리어 층(1018)의 일부와 접촉할 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
배리어 층(1018)(예를 들어, 실리콘 질화물 층)은 제2 부착층(1016)을 둘러싸도록 형성된다. 배리어 층(1018)은 몇몇 실시예에서 두께가 4,000 Å 내지 5,000 Å 정도이다. 몇몇 실시예에서, 배리어 층(1018)은 제2 부착층(1016)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다.
몇몇 실시예에서, 실리콘 질화물 배리어 층의 사용은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어(1010)에 존재하는 요소들, 예를 들어, 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 기술된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
도 11은 본 발명의 또 다른 실시예에 의한 가공된 기판 구조체를 도시한 단순화된 개념도이다. 도 11에 도시된 실시예에서, 제1 부착층(1112)은 코어(1110)의 적어도 일부분 상에 형성되지만 코어(1110)를 캡슐화하지는 않는다. 이 구현예에서는, 후술되는 바와 같이 나중에 형성된 도전층(1114)의 부착력을 향상시키기 위해 제1 부착층(1112)이 코어(1110)의 하부 표면(코어(1110)의 후면) 상에 형성된다. 부착층(1112)은 도 11에서 코어(1110)의 하부 표면에만 도시되어 있지만, 코어(1110)의 다른 부분에 대한 부착층 물질의 디포지션은 가공된 기판 구조체의 성능에 악영향을 미치지 않을 것이며, 이러한 물질은 다양한 실시예에서 존재할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도전층(1114)은 제1 부착층(1112) 및 코어(1110)를 캡슐화하지 않지만 제1 부착층(1112)과 실질적으로 정렬된다. 도전층(1114)이 제1 부착층(1112)의 바닥 또는 후면을 따라 그리고 측면의 일부분까지 연장되는 것으로 도시되어 있지만, 수직 면을 따른 연장은 본 발명에 의해 반드시 요구되는 것은 아니다. 따라서, 실시예들은 기판 구조체의 한 면 상의 디포지션, 또는 기판 구조체의 한 면의 마스킹 등을 이용할 수 있다. 도전층(1114)은 제1 부착층(1112)의 한 면의 일부분, 예를 들어, 하부/후면 상에 형성될 수 있다. 도전층(1114)은 RF 및 고전력 애플리케이션에서 유리할 수 있는 가공된 기판 구조체의 한 면 상에 전기적 도전성을 제공한다. 도전층(1114)은 도 10의 도전층(1014)과 관련하여 논의된 바와 같이 도핑된 폴리실리콘을 포함할 수 있다.
코어 물질(1110)의 일부, 제1 부착층(1112)의 부분들, 및 도전층(1114)은 배리어 층(1118)의 하부 물질들에 대한 부착력을 향상시키기 위해 제2 부착층(1116)으로 덮힌다. 배리어 층(1118)은 위에서 논의된 바와 같이 하부 층들로부터의 확산을 방지하기 위해 캡슐화 구조를 형성한다.
다른 실시예에서는, 반도체 기반의 도전성 층들에 더하여, 도전층(1114)이 예를 들면 500Å의 티타늄 등의 금속 층이다.
다시 도 11을 참조하면, 구현예에 따라, 하나 또는 그 이상의 층이 제거될 수 있다. 예를 들어, 층들 1112 및 1114가 제거되어, 단일 부착 쉘(1116) 및 배리어 층(1118)을 남길 수 있다. 다른 실시예에서는, 층 1114만이 제거될 수 있다. 이 실시예에서, 층 1112는 또한 층 1118의 상부에 디포짓된 층 920에 의해 유도된 응력과 웨이퍼 보우(bow)의 균형을 맞출 수 있다. 코어(1110)의 상부 측에 절연층을 갖는 기판 구조체의 구성은(예를 들어, 코어(1110)와 층(920) 사이에 절연층만이 존재함) 높은 절연성의 기판이 요구되는 전력/RF 애플리케이션에 이점을 제공할 것이다.
다른 실시예에서는, 배리어 층(1118)이 코어(1110)를 직접 캡슐화하고, 도전층(1114) 및 후속하는 부착층(1116)이 수반될 수 있다. 이 실시예에서, 층(920)은 상부 측으로부터 부착층(1116) 상에 직접 디포짓될 수 있다. 또 다른 실시예에서, 부착층(1116)은 코어(1110), 이어서 배리어 층(1118), 도전층(1114), 및 다른 부착층(1112) 위에 증착될 수 있다.
도 12는 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 방법(1200)을 도시한 단순화된 흐름도이다. 방법(1200)은 기판 상에 성장된 하나 이상의 에피 택셜 층에 CTE 매칭되는 기판을 제조하는데 이용될 수 있다. 방법(1200)은 다결정성 세라믹 코어를 제공하는 단계(1210), 쉘(예를 들어, 테트라에틸 오소실리케이트(TEOS) 산화물 쉘)을 형성하는 제1 부착층 내에 다결정성 세라믹 코어를 캡슐화하는 단계(1212), 및 도전성 쉘(예를 들어, 폴리실리콘 쉘) 내에 제1 부착층을 캡슐화하는 단계(1214)에 의해 지지 기판을 형성하는 단계를 포함한다. 제1 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 도전성 쉘은 폴리실리콘의 단일 층으로서 형성될 수 있다.
방법(1200)은 또한 도전성 쉘을 제2 부착층(예를 들어, 제2 TEOS 산화물 쉘) 내에 캡슐화하는 단계(1216) 및 제2 부착층을 배리어 층 쉘 내에 캡슐화하는 단계(1218)를 포함한다. 제2 부착층은 TEOS 산화물의 단일 층으로서 형성될 수 있다. 배리어 층 쉘은 실리콘 질화물의 단일 층으로서 형성될 수 있다.
일단 프로세스(1210-1218)에 의해 지지 구조가 형성되면, 방법(1200)은 지지 구조에 결합층(예를 들어, 실리콘 산화물 층)을 연결시키는 단계(1220) 및 실질적으로 단결정인 층, 예를 들어, 단결정 실리콘 층을 실리콘 산화물 층에 연결시키는 단계(1222)를 더 포함한다. SiC, 사파이어, GaN, AlN, SiGe, Ge, 다이아몬드, Ga2O3, ZnO 등을 포함하는 실질적으로 단결정인 다른 층들이 본 발명의 실시예에 따라 사용될 수 있다. 결합층의 연결은 본원에 기술된 바와 같이 평탄화 프로세스를 수반하는 결합 물질의 디포지션을 포함할 수 있다. 후술하는 실시예에서, 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층)을 결합층에 연결시키는 단계는 층 이송 프로세스를 이용하고, 상기 층 이송 프로세스에서는 상기 층이 실리콘 웨이퍼로부터 이송되는 단결정 실리콘 층이다.
도 9를 참조하면, 결합층(920)은 두꺼운(예를 들어, 4㎛ 두께) 산화물 층을 디포짓하고 두께가 약 1.5 ㎛가 되도록 산화물을 얇게 하기 위해 화학 기계적 폴리싱(CMP) 프로세스를 수행함으로써 형성될 수 있다. 두꺼운 초기 산화물은 다결정성 코어의 제조 후에 존재할 수 있고 도 9에 도시된 캡슐화 층들이 형성될 때 계속 존재할 수 있는 상기 지지 구조 상에 존재하는 보이드(void) 및 표면 형상을 채우는 역할을 한다. 산화물 층은 또한 디바이스를 위한 유전체 층의 역할을 한다. CMP 프로세스는 보이드, 입자 또는 다른 형상이 없는 실질적으로 평탄한 표면을 제공하며, 이러한 표면은 웨이퍼 이송 프로세스 중에 단결정 층(922)(예를 들어, 단결정 실리콘 층)을 결합층(920)에 결합하는데 사용될 수 있다. 결합층은 원자 수준으로 평평한 표면을 특징으로 할 필요는 없지만 원하는 신뢰도를 갖는 단결정 층(예를 들어, 단결정 실리콘 층)의 결합을 지지할 실질적으로 평탄한 표면을 제공해야 한다.
층 이송 프로세스는 단결정 층(922)(예를 들어, 단결정 실리콘 층)을 결합층(920)에 연결시키는데 사용된다. 몇몇 실시예에서, 실질적으로 단결정인 층(922)(예를 들어, 단결정 실리콘 층)을 포함하는 실리콘 웨이퍼가 주입되어 벽개면(cleavage plane)을 형성한다. 이 실시예에서, 웨이퍼 결합 후에, 실리콘 기판은 단결정 실리콘 층의 벽개면 아래의 부분과 함께 제거될 수 있고, 그 결과 박리된 단결정 실리콘 층이 생긴다. 단결정 층(922)의 두께는 다양한 애플리케이션의 사양을 만족시키도록 변경될 수 있다. 또한, 단결정 층(922)의 결정 배향(crystal orientation)은 애플리케이션의 사양을 만족시키도록 변경될 수 있다. 또한, 단결정 층의 도핑 레벨 및 프로파일은 특정 애플리케이션의 사양을 충족시키도록 변경될 수 있다. 몇몇 실시예에서, 주입의 깊이는 단결정 층(922)의 원하는 최종 두께보다 더 크도록 조정될 수 있다. 추가적인 두께는 이송된 실질적으로 단결정인 층의 손상된 얇은 일부분을 제거할 수 있도록 함으로써, 원하는 최종 두께의 손상되지 않은 부분을 남긴다. 몇몇 실시예에서, 표면 거칠기는 고품질 에피택셜 성장을 위해 변경될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예에서, 단결정 층(922)은 하나 이상의 에피택셜 층의 후속 성장을 위한 고품질 격자 템플릿을 제공하기에 충분할 정도로 두껍지만 충분히 유연할 만큼 얇을 수 있다. 단결정 층(922)이 상대적으로 얇아서 그 물리적 특성이 덜 제한되고 결정의 결함을 생성하는 성향이 덜한 주변 물질의 물리적 특성을 모방할 수 있을 때, 단결정 층(922)이 "유연(compliant)"하다고 말할 수 있다. 단결정 층(922)의 유연성은 단결정 층(922)의 두께와 반비례일 수 있다. 높은 유연성은 템플릿 상에 성장된 에피택셜 층의 결함 밀도를 낮추고 보다 두꺼운 에피택셜 층 성장을 가능하게 한다. 몇몇 실시예에서, 단결정 층(922)의 두께는 박리된 실리콘 층 상의 실리콘의 에피택셜 성장에 의해 증가될 수 있다.
몇몇 실시예에서, 단결정 층(922)의 최종 두께를 조정하는 것은 박리된 실리콘 층의 상부의 열 산화와 및 그에 이은 플루오르화 수소산(hydrogen fluoride (HF) acid)에 의한 산화물 층 스트립(strip)을 통해 이루어질 수 있다. 예를 들어, 0.5 ㎛의 초기 두께를 갖는 박리된 실리콘 층은 열 산화되어 약 420 nm 두께의 실리콘 다이옥사이드 층을 생성할 수 있다. 성장된 열 산화물을 제거한 후에, 이송된 층의 잔류 실리콘 두께는 약 53 nm일 수 있다. 열 산화 동안, 주입된 수소는 표면을 향해 이동할 수 있다. 따라서, 후속하는 산화물 층 스트립은 약간의 손상을 제거할 수 있다. 또한, 열 산화는 전형적으로 1000 ℃ 이상의 온도에서 수행된다. 상승된 온도는 또한 격자 손상을 복구할 수 있다.
열 산화 동안 단결정 층의 상부에 형성된 실리콘 산화물 층은 HF 산 에칭을 사용하여 제거될 수 있다. HF 산에 의한 실리콘 산화물과 실리콘 사이(SiO2:Si)의 에칭 선택도(etching selectivity)는 HF 용액의 온도 및 농도, 및 실리콘 산화물의 화학량론(stoichiometry) 및 밀도를 조정함으로써 조정될 수 있다. 에칭 선택도는 하나의 물질의 다른 물질에 대한 에칭률(etch rate, "식각률"이라고도 함)을 가리킨다. HF 용액의 선택도는 (SiO2:Si)에 대해 약 10:1 내지 약 100:1의 범위일 수 있다. 높은 에칭 선택도는 초기 표면 거칠기로부터 유사한 비율로 표면 거칠기를 감소시킬 수 있다. 그러나, 결과적인 단결정 층(122)의 표면 거칠기는 원하는 것보다 여전히 클 수 있다. 예를 들어, 벌크 Si (111) 표면은 추가적인 프로세싱 전에 2 ㎛ × 2 ㎛ 원자력 현미경(atomic force microscope: AFM) 스캔으로 측정했을 때 RMS(Root-mean-square) 표면 거칠기가 0.1 nm 미만일 수 있다. 몇몇 실시예에서, Si (111) 상의 질화 갈륨 물질의 에피택셜 성장을 위한 원하는 표면 조도는 30 ㎛ × 30 ㎛ AFM 스캔 영역에서, 예를 들어, 1 nm 미만, 0.5 nm 미만, 또는 0.2 nm 미만일 수 있다.
열 산화 및 산화물 층 스트립 이후의 단결정 층(922)의 표면 거칠기가 원하는 표면 거칠기를 초과하면, 추가적인 표면 평활화(smoothing)가 수행될 수 있다. 실리콘 표면을 평활화하는 몇 가지 방법이 있다. 이들 방법들은 수소 어닐링, 레이저 트리밍, 플라즈마 평활화, 및 터치 폴리싱(예를 들어, CMP)을 포함할 수 있다. 이들 방법들은 높은 종횡비의 표면 피크의 우선적인 공격을 포함할 수 있다. 이렇게 해서, 표면 상의 높은 종횡비의 형상이 낮은 종횡비의 형상보다 더 빨리 제거될 수 있으므로, 표면이 더 매끄러워지게 된다.
도 12에 도시된 특정 단계들은, 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공한다. 대안적인 실시예에 의하면 다른 시퀀스의 단계들이 또한 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 위에서 약술된 단계들을 다른 순서로 수행할 수 있다. 또한, 도 12에 도시된 개별 단계들은 그 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한 특정 애플리케이션에 따라서는 다른 단계가 추가되거나 일부 단계가 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예가 층의 관점에서 논의되었지만, "층(layer)"이라는 용어는 관심있는 층을 형성하도록 구성된 다수의 서브 층들을 상기 층이 포함할 수 있는 것으로 이해되어야 한다. 따라서, 층이라는 용어는 단일 물질로 구성된 단일 층을 지칭하려고 하는 것이 아니고 원하는 구조를 형성하기 위해 복합적으로 적층된 하나 또는 그 이상의 물질을 포함하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
또한, 본 명세서에 기술된 실시예들 및 예들은 단지 설명의 목적을 위한 것이며, 이에 대한 다양한 수정 또는 변경이 당업자에게 제안될 것이고 이들은 본원의 사상 및 범위 그리고 첨부된 청구범위에 포함된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    가공된 기판을 제공하는 단계 - 상기 가공된 기판은,
    다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어를 캡슐화하는 배리어 층;
    상기 배리어 층에 연결된 결합층; 및
    상기 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함함 -;
    상기 가공된 기판에 연결되는 쇼트키 다이오드를 형성하는 단계 - 상기 쇼트키 다이오드는 상면 및 하면을 갖고, 상기 하면은 상기 실질적으로 단결정성인 실리콘 층에 연결됨 -;
    상기 쇼트키 다이오드의 상면에 연결되는 쇼트키 콘택트를 형성하는 단계;
    상기 쇼트키 콘택트에 연결되는 금속 도금을 형성하는 단계;
    상기 쇼트키 다이오드의 하면을 노출시키도록 상기 가공된 기판을 제거하는 단계; 및
    상기 쇼트키 다이오드의 하면에 오믹 콘택트를 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 쇼트키 다이오드를 형성하는 단계는,
    상기 실질적으로 단결정성인 실리콘 층에 연결되고 제1 도핑 농도를 갖는 제1 에피택셜 N형 질화 갈륨 층을 형성하는 단계; 및
    상기 제1 에피택셜 N형 질화 갈륨 층에 연결되고, 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 제2 에피택셜 N형 질화 갈륨 층을 형성하는 단계를 포함하고,
    상기 쇼트키 콘택트는 상기 제2 에피택셜 N형 질화 갈륨 층에 연결되고, 상기 오믹 콘택트는 상기 제1 에피택셜 N형 질화 갈륨 층에 연결되는,
    반도체 디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 제1 에피택셜 N형 질화 갈륨 층을 형성하기 전에, 상기 실질적으로 단결정성인 실리콘 층에 연결되는 버퍼층을 형성하는 단계를 더 포함하고,
    상기 제1 에피택셜 N형 질화 갈륨 층은 상기 버퍼층에 연결되는,
    반도체 디바이스 형성 방법.
  4. 제3항에 있어서,
    상기 버퍼층은 질화 알루미늄 갈륨을 포함하는, 반도체 디바이스 형성 방법.
  5. 제3항에 있어서,
    상기 버퍼층은 질화 알루미늄 층, 질화 알루미늄 갈륨 층, 및 질화 갈륨 층을 포함하는 복수의 층을 포함하는, 반도체 디바이스 형성 방법.
  6. 제2항에 있어서,
    상기 제2 에피택셜 N형 질화 갈륨 층은 약 10㎛보다 큰 두께를 갖는, 반도체 디바이스 형성 방법.
  7. 제2항에 있어서,
    상기 제2 에피택셜 N형 질화 갈륨 층은 약 20㎛보다 큰 두께를 갖는, 반도체 디바이스 형성 방법.
  8. 제1항에 있어서,
    상기 금속 도금은 약 50 ㎛ 내지 약 100 ㎛ 범위의 두께를 갖는, 반도체 디바이스 형성 방법.
  9. 제1항에 있어서,
    상기 다결정성 세라믹 코어는 다결정성 질화 알루미늄 갈륨((AlGaN)을 포함하는, 반도체 디바이스 형성 방법.
  10. 제1항에 있어서,
    상기 실질적으로 단결정성인 실리콘 층은 (111) 표면 배향을 갖는, 반도체 디바이스 형성 방법.
  11. 반도체 디바이스를 형성하는 방법에 있어서,
    가공된 기판을 제공하는 단계 - 상기 가공된 기판은,
    다결정성 세라믹 코어;
    상기 다결정성 세라믹 코어를 캡슐화하는 배리어 층;
    상기 배리어 층에 연결된 결합층; 및
    상기 결합층에 연결된 실질적으로 단결정성인 실리콘 층을 포함함 -;
    상기 실질적으로 단결정성인 실리콘 층에 연결되는 버퍼층을 형성하는 단계;
    상기 버퍼층에 연결되는 전력 트랜지스터를 형성하는 단계 - 상기 전력 트랜지스터는 상면 및 하면을 갖고, 상기 하면은 상기 버퍼층에 연결됨 -;
    상기 전력 트랜지스터의 상면에 연결되는 게이트 콘택트를 형성하는 단계;
    상기 전력 트랜지스터의 상면에 연결되는 제1 소스 콘택트 및 제2 소스 콘택트를 형성하는 단계;
    상기 가공된 기판을 제거하는 단계;
    상기 버퍼층을 제거하여 상기 전력 트랜지스터의 하면을 노출시키는 단계; 및
    상기 전력 트랜지스터의 하면에 연결되는 드레인 콘택트를 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  12. 제11항에 있어서,
    상기 전력 트랜지스터를 형성하는 단계는,
    상기 버퍼층에 연결되고 제1 도핑 농도를 갖는 제1 에피택셜 N형 질화 갈륨 층을 형성하는 단계;
    상기 제1 에피택셜 N형 질화 갈륨 층에 연결되고, 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는 제2 에피택셜 N형 질화 갈륨 층을 형성하는 단계;
    상기 제2 에피택셜 N형 질화 갈륨 층 내에 제1 P형 질화 갈륨 영역 및 제2 P형 질화 갈륨 영역을 형성하는 단계 - 상기 제1 P형 질화 갈륨 영역과 상기 제2 P형 질화 갈륨 영역은 트렌치에 의해 서로 분리되고, 상기 트렌치 위의 상기 제2 에피택셜 N형 질화 갈륨 층의 일부분이 채널 영역을 형성함 -;
    상기 채널 영역에 연결되는 질화 에피택셜 알루미늄 갈륨 층을 형성하는 단계; 및
    상기 에피택셜 질화 알루미늄 갈륨 층에 연결되는 게이트 유전체층을 형성하는 단계
    를 포함하고,
    상기 게이트 콘택트는 상기 게이트 유전체 층에 연결되고, 상기 제1 소스 콘택트는 상기 제1 P형 질화 갈륨 영역에 연결되고, 상기 제2 소스 콘택트는 상기 제2 P형 질화 갈륨 영역에 연결되며, 상기 드레인 콘택트는 상기 제1 에피택셜 N형 질화 갈륨 층의 후면에 연결되는,
    반도체 디바이스 형성 방법.
  13. 제12항에 있어서,
    상기 제1 P형 질화 갈륨 영역 및 상기 제2 P형 질화 갈륨 영역을 형성하는 단계는 상기 제2 에피택셜 N형 질화 갈륨 층의 제1 영역 및 제2 영역을 P형 도펀트로 주입하는 단계를 포함하는 반도체 디바이스 형성 방법.
  14. 제12항에 있어서,
    상기 제1 P형 질화 갈륨 영역 및 상기 제2 P형 질화 갈륨 영역을 형성하는 단계는,
    상기 제2 에피택셜 N형 질화 갈륨 층 위에 에피택셜 P형 질화 갈륨 층을 형성하는 단계;
    상기 에피택셜 P형 질화 갈륨 층의 일부를 제거하여 상기 제2 에피택셜 N형 질화 갈륨 층의 일부를 노출시키는 트렌치를 형성하는 단계 - 상기 트렌치는 상기 에피택셜 P형 질화 갈륨 층의 나머지 부분을 상기 제1 P형 질화 갈륨 영역과 상기 제2 P형 질화 갈륨 영역으로 분리함 -; 및
    상기 제2 에피택셜 N형 질화 갈륨 층의 노출된 부분 위에 그리고 상기 에피택셜 P형 질화 갈륨 층의 나머지 부분 위에 재성장 에피택셜 N형 질화 갈륨 층을 형성하는 단계를 포함하는,
    반도체 디바이스 형성 방법.
  15. 제12항에 있어서,
    상기 제2 에피택셜 N형 질화 갈륨 층은 약 10㎛보다 큰 두께를 갖는, 반도체 디바이스 형성 방법.
  16. 제12항에 있어서,
    상기 제2 에피택셜 N형 질화 갈륨 층은 약 20㎛보다 큰 두께를 갖는, 반도체 디바이스 형성 방법.
  17. 제11항에 있어서,
    상기 다결정성 세라믹 코어는 다결정성 질화 알루미늄 갈륨(AlGaN)을 포함하는, 반도체 디바이스 형성 방법.
  18. 제11항에 있어서,
    실질적으로 단결정성인 실리콘 층은 (111) 표면 배향을 갖는, 반도체 디바이스 형성 방법.
  19. 제11항에 있어서,
    상기 버퍼층은 질화 알루미늄 갈륨을 포함하는, 반도체 디바이스 형성 방법.
  20. 제11항에 있어서,
    상기 버퍼층은 질화 알루미늄 층, 질화 알루미늄 갈륨 층, 및 질화 갈륨 층을 포함하는 복수의 층을 포함하는, 반도체 디바이스 형성 방법.
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