KR20190095325A - 선택적 에피택시를 위한 방법 및 장치 - Google Patents

선택적 에피택시를 위한 방법 및 장치 Download PDF

Info

Publication number
KR20190095325A
KR20190095325A KR1020197019357A KR20197019357A KR20190095325A KR 20190095325 A KR20190095325 A KR 20190095325A KR 1020197019357 A KR1020197019357 A KR 1020197019357A KR 20197019357 A KR20197019357 A KR 20197019357A KR 20190095325 A KR20190095325 A KR 20190095325A
Authority
KR
South Korea
Prior art keywords
substrate
silicon
chamber
dielectric
film
Prior art date
Application number
KR1020197019357A
Other languages
English (en)
Other versions
KR102480359B1 (ko
Inventor
쑤에빈 리
화 청
플로라 퐁-송 창
슈베르트 에스. 츄
아비섹 두베
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20190095325A publication Critical patent/KR20190095325A/ko
Application granted granted Critical
Publication of KR102480359B1 publication Critical patent/KR102480359B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0236—Pretreatment of the material to be coated by cleaning or etching by etching with a reactive gas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/38—Borides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법은, 기판을 사전 세정하는 단계; 유전체 표면들에 억제제 종을 적용하는 단계; 및 섭씨 약 600도 미만의 온도를 유지하면서, 전구체에 기판을 노출시키는 단계를 포함한다.

Description

선택적 에피택시를 위한 방법 및 장치
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 제조 프로세스들 및 디바이스들의 분야에 관한 것으로, 더 구체적으로, 반도체 디바이스들을 형성하기 위해 실리콘-함유 또는 게르마늄-함유 막들을 증착하는 방법들에 관한 것이다.
[0002] 일반적으로, 선택적 에피택시(epitaxy) 프로세스들은, 유전체 표면(예컨대, 산화물들 또는 질화물들) 상의 에피택셜(epitaxial) 층 성장을 최소화하면서, 실리콘 표면 상의 에피택셜 층들의 성장을 가능하게 한다. 에피택시 프로세스 동안 선택비(selectivity)를 유지하기 위해(즉, 유전체 표면들 상의 성장을 최소로 하면서 기판의 실리콘 표면들 상의 우선적(preferential) 결정질 성장을 달성하기 위해), 에피택시 프로세스 전체에 걸쳐 증착 가스들, 할로겐 전구체, 및 반응 온도들이 조절 및 조정될 수 있다.
[0003] 현재의 선택적 에피택시 프로세스들은 일부 결점들을 갖는다. 현재의 에피택셜 프로세스들 동안 선택비를 유지하기 위해, 전구체들의 화학 농도들 및/또는 반응 온도들이 증착 프로세스 전체에 걸쳐 조절 및 조정되어야만 한다. 충분하지 않은 실리콘 전구체가 투여되는 경우, 에칭 반응이 우세적일 수 있고, 전체 프로세스가 느려진다. 또한, 기판 피처(feature)들의 유해한 과다-에칭이 발생될 수 있다. 충분하지 않은 에천트 전구체가 투여되는 경우, 증착 반응이 우세적이게 되어 선택비를 감소시킬 수 있고, 그에 따라, 기판 표면에 걸쳐 단결정질 및 다결정질 재료들이 형성될 수 있다. 또한, 현재의 선택적 에피택시 프로세스들은 일반적으로, 높은 반응 온도, 이를테면 800 ℃ 초과 또는 그 이상을 요구한다. 그러한 높은 온도들은, 서멀 버짓(thermal budget) 고려사항들, 및 기판 표면에 대한 가능한 제어불능 질화 반응들로 인해, 일부 제작 프로세스들 동안 바람직하지 않다. 부가하여, 약 800 ℃ 미만의 온도들로 증착과 에칭을 동시에 행하는 종래의 방식의 프로세싱은 일부 경우들에서 용인 불가능하게 낮은 성장 레이트들을 초래한다.
[0004] 선택적 에피택시 프로세스들은 더 낮은 성장 온도들, 예컨대 약 600 ℃ 이하에서 한층 더 어렵게 될 수 있다. 그러한 온도들에서, 수소 염화물(HCl) 해리 효율이 불량하게 된다. 결과로서, 비정질 실리콘(aSi) 또는 비정질 게르마늄(aGe) 핵형성이 유전체 표면들(예컨대, SiO2 또는 SiN) 상에 발생될 수 있다. 따라서, 낮은 프로세스 온도들, 이를테면 약 600 ℃ 이하를 유지하면서, 실리콘-함유 또는 게르마늄-함유 화합물들을 선택적으로 그리고 에피택셜로 증착하기 위한 프로세스가 필요하다.
[0005] 본원에서 개시되는 하나 이상의 실시예들에서, 실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법은, 기판을 사전 세정하는 단계; 유전체 표면들에 억제제 종을 적용하는 단계; 및 섭씨 약 600도 미만의 온도를 유지하면서, 전구체에 기판을 노출시키는 단계를 포함한다.
[0006] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0007] 도 1은 하나 이상의 실시예들에서 적용가능할 수 있는 프로세스들의 시퀀스를 예시한다.
[0008] 도 2a 내지 도 2f는 여러 예시적인 실험들에서의 억제제 종의 효과들을 예시하는 일련의 현미경 사진들(도 2a 내지 도 2f)을 도시한다.
[0009] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0010] 본원에서 개시되는 실시예들은, 기판의 선택된 표면들, 이를테면 유전체 표면들로/로부터 억제제 종을 부착/제거하기 위한 방법들 및 장치들을 포함한다. 그러한 부착된 억제제 종은, 후속 에피택셜 막 증착 동안, 선택된 표면들 상의 소스 전구체들의 핵형성을 방해할 수 있다. 결과로서, 억제제 종의 블로커 케미스트리의 선택적인 성질로 인해, 더 낮은 온도들에서의 선택적 에피택시가 달성될 수 있다.
[0011] 본원에서 개시되는 실시예들은 일반적으로, 전자 디바이스들의 제작 동안, 기판의 표면들 상에 실리콘-함유 또는 게르마늄-함유 재료들을 선택적으로 그리고 에피택셜로 증착하기 위한 프로세스들을 제공한다. 기판 표면은 단결정질 표면(예컨대, 붕소, 인, 비소 등으로 도핑되거나 또는 도핑되지 않은, 실리콘 또는 실리콘 게르마늄)과 유전체 표면(예컨대, SiO2 또는 SiN) 둘 모두를 가질 수 있다. 억제제 종이 기판 표면에 적용될 수 있다. 억제제 종은 유전체 표면들에 우선적으로 부착될 수 있다. 억제제 종은 또한, 후속 에피택셜 증착 프로세스들 동안, 열적으로 안정적일 수 있다. 억제제 종은 또한, 아래에 놓인 표면을 거의 또는 전혀 손상시키지 않으면서 제거가능할 수 있다.
[0012] 본 출원의 전체에 걸쳐, "실리콘-함유 또는 게르마늄-함유" 재료들, 화합물들, 막들, 또는 층들이라는 용어들은, 적어도 실리콘 또는 게르마늄을 함유하는 조성물을 포함하는 것으로 해석되어야 하며, 이는 또한, 탄소, 붕소, 비소, 인, 갈륨, 및/또는 알루미늄을 함유할 수 있다. 다른 원소들, 이를테면 금속들, 할로겐들, 또는 수소가, 일반적으로는 ppm(part per million) 농도들로, 실리콘-함유 또는 게르마늄-함유 재료, 화합물, 막, 또는 층 내에 혼입될 수 있다. 실리콘-함유 또는 게르마늄-함유 재료들의 화합물들 또는 합금들은, 약어, 이를테면, 실리콘에 대한 Si, 게르마늄에 대한 Ge, 실리콘 게르마늄에 대한 SiGe, 실리콘 탄소에 대한 SiC, 및 실리콘 게르마늄 탄소에 대한 SiGeC로 표현될 수 있다. 약어들은 화학량 관계들을 갖는 화학 방정식들을 표현하지 않고, 또한, 실리콘-함유 또는 게르마늄-함유 재료들의 임의의 특정한 환원/산화 상태를 표현하지 않는다.
[0013] 하나 이상의 실시예들에 따르면, 에피택셜 프로세스는, 원하는 두께의 에피택셜 층이 성장될 때까지, 증착 프로세스와 에칭 프로세스의 사이클을 반복하는 것을 포함한다. 일부 실시예들에서, 억제제 적용 프로세스는 에피택셜 프로세스의 제1 사이클에 선행할 수 있다. 일부 실시예들에서, 억제제 적용 프로세스는 에피택셜 프로세스의 다수의 사이클들에서의 증착 프로세스에 선행할 수 있다.
[0014] 하나 이상의 실시예들에서, 증착 프로세스는 전구체, 이를테면, 적어도 실리콘 또는 게르마늄 소스를 함유하는 증착 가스에 기판 표면을 노출시키는 것을 포함한다. 전형적으로, 증착 가스는 또한, 캐리어 가스를 함유할 것이다. 하나 이상의 실시예들에서, 증착 가스는 또한, 탄소 소스 뿐만 아니라 도펀트 소스를 포함할 수 있다. 증착 프로세스 동안, 유전체 표면들 상에 실리콘 또는 게르마늄(결정질 또는 비정질)이 거의 또는 전혀 형성되지 않으면서, 기판의 단결정질 표면 상에 에피택셜 층이 형성될 수 있다.
[0015] 하나 이상의 실시예들에서, 에칭 프로세스는 에칭 가스에 기판을 노출시키는 것을 포함한다. 전형적으로, 에칭 가스는 캐리어 가스 및 에천트, 이를테면 염소 가스 또는 수소 염화물을 포함한다. 에칭 가스는 증착 프로세스 동안 증착된 실리콘-함유 또는 게르마늄-함유 재료들을 제거할 수 있다. 특정 실시예들에 따르면, 에칭 프로세스 동안, 에피택셜 층보다 더 빠른 레이트로 억제제 종이 제거될 수 있다. 따라서, 증착 및 에칭 프로세스들의 최종 결과는, 유전체 표면들 상의 실리콘-함유 또는 게르마늄-함유 재료의 성장을 (존재하는 경우) 최소화하면서, 단결정질 표면들 상에 에피택셜로 성장된 실리콘-함유 또는 게르마늄-함유 재료를 형성한다. 하나 이상의 실시예들에서, 프로세싱 챔버 내의 압력은, 증착 동안보다 에칭 동안 압력이 더 높을 수 있도록, 증착 단계와 에칭 단계 사이에 조정된다. 하나 이상의 실시예들에 따르면, 증가된 압력은 기판 온도를 증가시킬 수 있다. 다른 실시예들에서, 프로세싱 챔버의 특정 구역들로의 가스 분배가 증착 단계와 에칭 단계 사이에 조정 및 변화될 수 있다. 증착 및 에칭 프로세스들의 사이클은, 원하는 두께의 실리콘-함유 또는 게르마늄-함유 재료들을 획득하는 데 필요한 만큼 반복될 수 있다. 본 발명의 실시예들에 의해 증착될 수 있는 실리콘-함유 또는 게르마늄-함유 재료들은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄소, 실리콘 게르마늄 탄소, 및 이들의 도펀트 변형물들을 포함한다.
[0016] 실시예에서, 에천트로서의 염소 가스의 사용은 전체 프로세스 온도를 약 600 ℃ 미만으로 낮출 수 있다. 일반적으로, 증착 프로세스들은 에칭 반응들보다 더 낮은 온도들에서 실시될 수 있는데, 이는 에천트들이 대개, 활성화되는 데 높은 온도를 요구하기 때문이다. 예컨대, 실란은 실리콘을 증착하기 위해 약 500 ℃ 이하에서 열 분해될 수 있는 한편, 수소 염화물은 효과적인 에천트로서 작용하기 위해 약 700 ℃ 이상의 활성화 온도를 요구할 수 있다. 따라서, 프로세스 동안 수소 염화물이 사용되는 경우, 전체 프로세스 온도는 에천트를 활성화하는 데 요구되는 더 높은 온도로 지시될 수 있다. 염소는 요구되는 전체 프로세스 온도를 감소시킴으로써 전체 프로세스에 기여할 수 있다. 염소는 약 300 ℃만큼 낮은 온도로 활성화될 수 있다. 따라서, 프로세스에 에천트로서 염소를 포함시킴으로써, 전체 프로세스 온도는, 에천트로서 수소 염화물을 사용하는 프로세스들에 비해, 상당히, 이를테면 300 ℃ 내지 400 ℃만큼 감소될 수 있다. 또한, 염소는 수소 염화물보다 더 빠르게 실리콘-함유 또는 게르마늄-함유 재료들을 에칭한다. 따라서, 염소 에천트들은 프로세스의 전체 레이트를 증가시킬 수 있다.
[0017] 캐리어 가스는 임의의 적합한 비활성 가스 또는 수소일 수 있다. 노블(noble) 가스들, 이를테면 아르곤 또는 헬륨이 비활성 캐리어 가스로서 사용될 수 있지만, 특정 실시예들에 따르면, 질소가 경제적으로 바람직한 비활성 캐리어 가스일 수 있다. 캐리어 가스로서 질소를 사용하는 것으로부터 발생할 수 있는 하나의 결점은 증착 프로세스들 동안의 기판 상의 재료들의 질화이다. 그러나, 그러한 방식으로 질소를 활성화하기 위해, 높은 온도, 이를테면 800 ℃ 초과의 온도가 요구될 수 있다. 따라서, 하나 이상의 실시예들에서, 질소 활성화 임계치 미만의 온도들로 실시되는 프로세스들에서, 비활성 캐리어 가스로서 질소가 사용될 수 있다. 에천트로서의 염소의 사용과 캐리어 가스로서의 질소의 사용의 조합된 효과는 전체 프로세스의 레이트를 크게 증가시킬 수 있다.
[0018] 도 1은 하나 이상의 실시예들에서 적용가능할 수 있는 프로세스들의 시퀀스를 예시한다. 방법(100)은 단계(110)에서 시작되며, 여기서, 기판이 사전 세정된다. 예컨대, 기판은 자연 산화물들을 갖는 웨이퍼일 수 있다. 일부 실시예들에서, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 SiCoNiTM Preclean 챔버를 사용하여 웨이퍼로부터 자연 산화물들이 세정될 수 있다. SiCoNiTM Preclean 프로세스는 NF3 및 NH3를 사용하는 저온 2-단계 건식 화학 세정 프로세스를 통해 자연 산화물들을 제거할 수 있다. 일부 실시예들에서, 자연 산화물들은, Collins 등의 미국 특허 번호 제7,288,491호 및 제7,291,545호에서 개시된 방법 또는 챔버를 사용하여, 웨이퍼로부터 세정될 수 있다. 일부 실시예들에서, 단계(110)는 부가적인 준비 단계들을 포함할 수 있다. 예컨대, 단계(110)는 또한, 웨이퍼를 사전-베이킹(pre-baking)하는 것을 포함할 수 있다. 웨이퍼는 표면을 추가로 세정하기 위해 사전-베이킹 동안 H2에 노출될 수 있다. 사전-베이킹은 Epi 챔버에서 이루어질 수 있다. 사전-베이킹은 기판의 온도를 약 600 ℃ 내지 800 ℃까지 상승시키는 것을 포함할 수 있다. 일부 실시예들에서, 단계(110)는 기판의 HF 세정을 포함하며, 그 HF 세정은 실리콘(단결정질) 표면들 상의 ―H 종단들 및 산화물(유전체) 표면들 상의 ―OH 종단을 발생시킬 수 있다.
[0019] 방법(100)은 단계(120)에서 계속되며, 여기서, 노출된 유전체 표면들에 억제제 종이 적용된다. 예컨대, 억제제 종은 노출된 SiO2 및 SiN 표면들에 적용되는 블로커 층일 수 있다. 억제제 종은 기판의 표면에 적용될 수 있고, 유전체 표면들에 우선적으로 부착될 수 있다. 예컨대, 유전체 표면들 상의 블로커 층의 패시베이션(passivation)이 존재할 수 있지만, 단결정질 표면들 상의 블로커 층의 패시베이션은 거의 또는 전혀 존재하지 않을 수 있다. 억제제 종은 블로커 케미스트리 챔버에서 기판에 적용될 수 있다. 블로커 층은 단분자층일 수 있다. 억제제 종은 광범위한 분자들, 이를테면 트리클로로실란, 트리알콕시실란들, 또는 실릴아민들에 기판을 노출시키는 것으로부터 기인할 수 있다. 억제제 종은 탄소를 포함할 수 있다. 억제제 종은 폴리머, 예컨대 장쇄 분자 또는 단쇄 분자를 포함할 수 있다. 블로커 케미스트리 챔버는 사전 세정 챔버와 동일한 메인프레임 상에 통합될 수 있다. 일부 실시예들에서, 억제제 종은 ―H 종단 실리콘(단결정질) 표면들과 최소로 반응하면서, ―OH 종단 산화물(유전체) 표면들과 우선적으로 반응한다.
[0020] 방법(100)은 단계(130)에서 계속되며, 여기서, 실리콘-함유 또는 게르마늄-함유 층의 에피택셜 증착을 위한 전구체에 기판이 노출된다. 에피택셜 증착 프로세스들의 예들은 실리콘(Si), 실리콘 탄소(SiC), 실리콘 인(SiP), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB), 게르마늄(Ge), 게르마늄 붕소(GeB), 및 게르마늄 인(GeP)을 포함한다. 일부 실시예들에서, 기판이 전구체에 노출되는 동안, 방법(100)은 Epi 챔버 내의 조건들을 원하는 온도 및 압력으로 조정하는 단계를 포함한다. 예컨대, 방법(100)은 약 600 ℃ 이하의 온도로 기판을 유지하는 단계(135)를 포함할 수 있다. 일부 실시예들에서, 기판 온도는 약 400 ℃ 이하로 유지될 수 있다. 일부 실시예들에서, 대략 10 nm의 두께를 갖는 층을 증착하기 위해, 기판이 300 ℃ 내지 320 ℃의 온도로 유지될 수 있고, 전구체는 GeB를 포함할 수 있다. 일부 실시예들에서, 블로커 층은 더 낮은 에피택시 온도들(예컨대, 약 400 ℃ 미만)에서 선택비를 유리하게 개선할 수 있고, 그에 따라, 낮은 서멀 버짓 프로세싱을 가능하게 할 수 있다.
[0021] 하나 이상의 실시예들에 따르면, Epi 챔버 내의 압력은 비교적 낮게, 예컨대 약 50 Torr 미만으로 유지된다. 에피택셜 두께에 따라, 블로커 케미스트리로 인해, 유전체 표면들 상의 성장이 거의 또는 전혀 없을 수 있다. 유전체 층 상에 임의의 재료가 성장되는 경우, 재료는 전형적으로, 재료가 상부에 성장되는 유전체 표면의 모폴로지(morphology)로 인해, 비정질 구조를 갖는다. 이와 대조적으로, 반도체 층 상에 성장되는 재료는 전형적으로, 결정질 반도체 재료 상에 성장되는 경우, 결정질 구조를 갖는다. 본원에서 설명되는 블로커 케미스트리를 사용하면, 결정질 에피택셜 층이 성장될 때, 유전체 층 상의 비정질 재료, 예컨대 비정질 실리콘(aSi)의 성장이 감소된다. 블로커 케미스트리는 유전체 층 상의 에피택시 사이트들의 핵형성을 감소, 지연, 또는 감속시키도록 작용할 수 있는 것으로 여겨진다. 따라서, 블로커 케미스트리에 의해 유발되는 핵형성 지연으로 인해, 반도체 표면 상의 에피택셜 층과 비교하여 훨씬 더 얇은 aSi 층이 유전체 표면 상에 있게 되는 결과가 발생될 수 있다.
[0022] 일부 실시예들에서, 방법(100)은 선택적인 단계(140)에서 계속되며, 여기서, 에칭 가스에 기판을 노출시킴으로써 잔여 층이 제거된다. 예컨대, 유전체 표면 상의 임의의 aSi가 제거될 수 있다. 잔여 층은 비정질 막, 이를테면 aSi일 수 있다. aSi는 HCl, Cl2, 또는 GeH4/HCl을 이용한 에치 백(etch back)에 의해 제거될 수 있다. 일부 실시예들에서, aSi는 Epi 챔버에서 제거될 수 있다.
[0023] 방법(100)은 단계(150)에서 계속될 수 있으며, 여기서, 억제제 종이 제거된다. 예컨대, 억제제 종은 산화 프로세스에 의해 유전체 표면들로부터 제거될 수 있다. 억제제 종은 제거 챔버(예컨대, 애싱 챔버, 에칭 챔버, 또는 원격 플라즈마 산소 챔버)에서 제거될 수 있다. 본 개시내용의 이익을 얻는 당업자에 의해 이해될 바와 같이, 전형적으로, 억제제 종의 제거는 에피택시 챔버에서 이루어지지 않을 것인데, 이는 반도체 업계에서의 에피택시 챔버들이 전형적으로 무-산소로 유지되기 때문이다. 일부 실시예들에서, 억제제 종의 제거는 블로커 케미스트리 챔버에서 이루어질 수 있다. 일부 실시예들에서, 억제제 종의 제거는 억제제 종에 탄소를 포함시킴으로써 촉진될 수 있다. 일부 실시예들에서, 억제제 종의 제거 동안의 기판의 온도는 낮다(예컨대, 증착 프로세스 동안의 온도 미만임). 스퍼터링과 대조적으로, 억제제 종의 제거는 비교적 평활한 유전체 표면을 발생시킬 수 있다.
[0024] 일부 실시예들에서, 기판은 이어서, 다운스트림(downstream) 프로세싱을 받을 수 있다. 일부 실시예들에서, 방법(100)의 하나 이상의 단계들은 에피택셜 프로세스 사이클로서 반복될 수 있다.
[0025] 도 2a 내지 도 2f는 여러 예시적인 실험들에서의 억제제 종의 효과들을 예시하는 일련의 현미경 사진들(도 2a 내지 도 2f)을 도시한다. 억제제 종이 적용되거나 또는 적용되지 않은 상이한 유전체 기판들에 대해 선택비를 테스트하기 위해, 동일한 GeB 에피택셜 프로세스가 적용되었다. 도 2a는, 열 산화물 유전체 층, 및 그 열 산화물 유전체 층 상의 GeB 층을 갖는 기판을 도시한다. 도 2a에서 열 산화물 층에 억제제가 적용되지 않았다. 도 2b는, GeB 층의 형성 전에 열 산화물 층에 억제제 종이 적용된 것을 제외하고, 도 2a의 기판과 유사한 기판을 도시한다. 이 경우에, GeB 프로세스 그 자체가 본래, 억제제 종이 적용되지 않는 경우에도, 열 산화물에 대해 선택적이며, 가시적인 증착된 GeB 노듈(nodule)들이 도 2a에서 관찰되지 않는다. 그러나, GeB 프로세스는 질화물 유전체 표면에 대해 비-선택적이다. 그리고, 도 2c 내지 도 2f에 도시된 바와 같이, 억제제를 갖는 질화물 유전체 기판이, 억제제를 갖지 않은 기판과 상이한 결과를 발생시킨다. 도 2c는 GeB 증착을 거친 후의, 억제제 종을 갖지 않은 열 질화물 유전체를 예시한다. 도 2d는 GeB 증착을 거친 후의, 억제제 종을 갖는 열 질화물 유전체를 예시한다. 도 2c는 차단되지 않은 열 질화물 유전체 상에 가시적인 GeB 미세 노듈들이 증착된 것을 나타낸다. 도 2e는 GeB 증착을 거친 후의, 억제제 종을 갖지 않은 ALD 질화물 유전체를 예시한다. 도 2f는 GeB 증착을 거친 후의, 억제제 종을 갖는 ALD 질화물 유전체를 예시한다. 도 2e는 차단되지 않은 ALD 질화물 유전체 상에 가시적인 GeB 미세 노듈들이 증착된 것을 나타낸다. 따라서, 적절한 억제제 재료가 적용된 질화물 유전체 기판들에 대해 GeB 프로세스의 선택비가 달성된다. 이들 결과들에 기초하여, 본원에서 설명되는 블로커 케미스트리로부터 이용가능한 억제제들을 사용하여, 기판의 유전체 표면들 상의 에피택셜 증착을 제어하는 것이 가능하다.
[0026] 실시예에서, 실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법은, 기판을 사전 세정하는 단계; 유전체 표면들에 억제제 종을 적용하는 단계; 및 섭씨 약 600도 미만의 온도를 유지하면서, 전구체에 기판을 노출시키는 단계를 포함한다.
[0027] 본원에서 개시되는 하나 이상의 실시예들에서, 전구체는 실리콘 소스와 게르마늄 소스 중 적어도 하나를 포함한다.
[0028] 본원에서 개시되는 하나 이상의 실시예들에서, 전구체는 탄소 소스와 도펀트 소스 중 적어도 하나를 포함한다.
[0029] 본원에서 개시되는 하나 이상의 실시예들에서, 방법은 또한, 인을 포함하는 실리콘-함유 에피택셜 층을 기판 상에 증착하는 단계를 포함한다.
[0030] 본원에서 개시되는 하나 이상의 실시예들에서, 방법은 또한, 붕소을 포함하는 게르마늄-함유 에피택셜 층을 기판 상에 증착하는 단계를 포함한다.
[0031] 본원에서 개시되는 하나 이상의 실시예들에서, 억제제 종을 적용하는 단계는, 트리클로로실란, 트리알콕시실란들, 실릴아민들, 탄소, 및 폴리머 중 적어도 하나에 기판을 노출시키는 단계를 포함한다.
[0032] 본원에서 개시되는 하나 이상의 실시예들에서, 방법은 또한, 유전체 표면으로부터 비정질 실리콘과 비정질 게르마늄 중 적어도 하나를 제거하는 단계를 포함한다.
[0033] 본원에서 개시되는 하나 이상의 실시예들에서, 비정질 실리콘과 비정질 게르마늄 중 적어도 하나를 제거하는 단계는, 에칭 가스에 기판을 노출시키는 단계를 포함한다.
[0034] 본원에서 개시되는 하나 이상의 실시예들에서, 방법은 또한, 유전체 표면으로부터 억제제 종을 제거하는 단계를 포함한다.
[0035] 본원에서 개시되는 하나 이상의 실시예들에서, 억제제 종을 제거하는 단계는, 산화 프로세스를 포함한다.
[0036] 본원에서 개시되는 하나 이상의 실시예들에서, 방법은 또한, 유전체 표면으로부터 억제제 종을 제거하기 전에, 유전체 표면으로부터 비정질 실리콘과 비정질 게르마늄 중 적어도 하나를 제거하는 단계를 포함한다.
[0037] 실시예에서, 기판을 프로세싱하기 위한 시스템은, 기판으로부터 자연 산화물들을 세정하기 위한 사전 세정 챔버; 기판에 억제제 종을 적용하기 위한 블로커 케미스트리 챔버; 및 실리콘 재료와 게르마늄 재료 중 적어도 하나를 포함하는 층의 에피택셜 증착을 위해, 전구체에 기판을 노출시키기 위한 제1 Epi 챔버를 포함하며, 여기서, 사전 세정 챔버 및 블로커 케미스트리 챔버는 단일 메인프레임 상에 통합된다.
[0038] 본원에서 개시되는 하나 이상의 실시예들에서, 시스템은 또한, 기판을 사전-베이킹하기 위한 사전-베이킹 챔버를 포함한다.
[0039] 본원에서 개시되는 하나 이상의 실시예들에서, 사전-베이킹 챔버는 제2 Epi 챔버이다.
[0040] 본원에서 개시되는 하나 이상의 실시예들에서, 제1 Epi 챔버와 제2 Epi 챔버는 동일한 Epi 챔버이다.
[0041] 본원에서 개시되는 하나 이상의 실시예들에서, 시스템은 또한, 기판으로부터 억제제 종을 제거하기 위한 제거 챔버를 포함한다.
[0042] 본원에서 개시되는 하나 이상의 실시예들에서, 제거 챔버는, 애싱 챔버, 에칭 챔버, 원격 플라즈마 산소 챔버, 및 블로커 케미스트리 챔버 중 적어도 하나를 포함한다.
[0043] 전술한 바가 특정 실시예들에 관한 것이지만, 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있다.

Claims (15)

  1. 실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법으로서,
    상기 기판을 사전 세정하는 단계;
    상기 유전체 표면들에 억제제 종을 적용하는 단계; 및
    섭씨 약 600도 미만의 온도를 유지하면서, 전구체에 상기 기판을 노출시키는 단계
    를 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 전구체는 실리콘 소스와 게르마늄 소스 중 적어도 하나를 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  3. 제2 항에 있어서,
    상기 전구체는 탄소 소스와 도펀트 소스 중 적어도 하나를 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  4. 제1 항에 있어서,
    인을 포함하는 실리콘-함유 에피택셜(epitaxial) 층을 상기 기판 상에 증착하는 단계를 더 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  5. 제1 항에 있어서,
    붕소를 포함하는 게르마늄-함유 에피택셜 층을 상기 기판 상에 증착하는 단계를 더 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  6. 제1 항에 있어서,
    상기 유전체 표면으로부터 비정질 실리콘과 비정질 게르마늄 중 적어도 하나를 제거하는 단계를 더 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  7. 제6 항에 있어서,
    상기 비정질 실리콘과 비정질 게르마늄 중 적어도 하나를 제거하는 단계는, 에칭 가스에 상기 기판을 노출시키는 단계를 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  8. 제1 항에 있어서,
    상기 유전체 표면으로부터 상기 억제제 종을 제거하는 단계를 더 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  9. 제8 항에 있어서,
    상기 억제제 종을 제거하는 단계는, 산화 프로세스를 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  10. 제1 항에 있어서,
    상기 유전체 표면으로부터 상기 억제제 종을 제거하기 전에, 상기 유전체 표면으로부터 비정질 실리콘과 비정질 게르마늄 중 적어도 하나를 제거하는 단계를 더 포함하는,
    실리콘 표면들 및 유전체 표면들을 갖는 기판 상에 막을 형성하는 방법.
  11. 기판을 프로세싱하기 위한 시스템으로서,
    상기 기판으로부터 자연 산화물들을 세정하기 위한 사전 세정 챔버;
    상기 기판에 억제제 종을 적용하기 위한 블로커 케미스트리(blocker chemistry) 챔버; 및
    실리콘 재료와 게르마늄 재료 중 적어도 하나를 포함하는 층의 에피택셜 증착을 위해, 전구체에 상기 기판을 노출시키기 위한 제1 Epi 챔버
    를 포함하며,
    상기 사전 세정 챔버 및 상기 블로커 케미스트리 챔버는 단일 메인프레임 상에 통합되는,
    기판을 프로세싱하기 위한 시스템.
  12. 제11 항에 있어서,
    상기 기판을 사전-베이킹(pre-bake)하기 위한 사전-베이킹 챔버를 더 포함하는,
    기판을 프로세싱하기 위한 시스템.
  13. 제12 항에 있어서,
    상기 사전-베이킹 챔버는 제2 Epi 챔버인,
    기판을 프로세싱하기 위한 시스템.
  14. 제13 항에 있어서,
    상기 제1 Epi 챔버와 상기 제2 Epi 챔버는 동일한 Epi 챔버인,
    기판을 프로세싱하기 위한 시스템.
  15. 제11 항에 있어서,
    상기 기판으로부터 상기 억제제 종을 제거하기 위한 제거 챔버를 더 포함하며,
    상기 제거 챔버는, 애싱(ashing) 챔버, 에칭 챔버, 원격 플라즈마 산소 챔버, 및 상기 블로커 케미스트리 챔버 중 적어도 하나를 포함하는,
    기판을 프로세싱하기 위한 시스템.
KR1020197019357A 2017-01-05 2017-12-18 선택적 에피택시를 위한 방법 및 장치 KR102480359B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762442753P 2017-01-05 2017-01-05
US62/442,753 2017-01-05
US15/661,124 US10504723B2 (en) 2017-01-05 2017-07-27 Method and apparatus for selective epitaxy
US15/661,124 2017-07-27
PCT/US2017/067085 WO2018128789A1 (en) 2017-01-05 2017-12-18 Method and apparatus for selective epitaxy

Publications (2)

Publication Number Publication Date
KR20190095325A true KR20190095325A (ko) 2019-08-14
KR102480359B1 KR102480359B1 (ko) 2022-12-21

Family

ID=62711320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197019357A KR102480359B1 (ko) 2017-01-05 2017-12-18 선택적 에피택시를 위한 방법 및 장치

Country Status (4)

Country Link
US (1) US10504723B2 (ko)
KR (1) KR102480359B1 (ko)
TW (1) TWI741121B (ko)
WO (1) WO2018128789A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102603788B1 (ko) 2023-05-30 2023-11-17 주식회사 한성넥스 가구용 손잡이

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10217630B2 (en) * 2016-11-24 2019-02-26 Tokyo Electron Limited Method of forming silicon-containing film
JP7146690B2 (ja) * 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
KR102138149B1 (ko) * 2019-08-29 2020-07-27 솔브레인 주식회사 박막 형성용 성장 억제제, 이를 이용한 박막 형성 방법 및 이로부터 제조된 반도체 기판
KR102156663B1 (ko) * 2019-09-25 2020-09-21 솔브레인 주식회사 박막 제조 방법
KR102141547B1 (ko) * 2019-09-25 2020-09-14 솔브레인 주식회사 박막 제조 방법
US20220199401A1 (en) * 2020-12-18 2022-06-23 Applied Materials, Inc. Deposition of boron films
WO2024064161A1 (en) * 2022-09-21 2024-03-28 Lam Research Corporation Semiconductor stacks and processes thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090035430A (ko) * 2007-10-05 2009-04-09 어플라이드 머티어리얼스, 인코포레이티드 실리콘 카본 에피택셜 층의 선택적 형성
KR20120120902A (ko) * 2011-04-22 2012-11-02 에이에스엠 인터내셔널 엔.브이. 금속 실리사이드, 금속 저머나이드, 이들의 제조 방법 및 니켈 박막 퇴적
JP2014512669A (ja) * 2011-02-23 2014-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 低温選択エピタキシー方法
KR20140109822A (ko) * 2013-03-06 2014-09-16 도쿄엘렉트론가부시키가이샤 선택 에피택셜 성장법 및 성막 장치
KR20150126784A (ko) * 2014-04-30 2015-11-13 어플라이드 머티어리얼스, 인코포레이티드 선택적 에피택셜 실리콘 트렌치 충전 방법
KR20160061885A (ko) * 2014-11-24 2016-06-01 램 리써치 코포레이션 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429084B1 (en) 2001-06-20 2002-08-06 International Business Machines Corporation MOS transistors with raised sources and drains
US7390739B2 (en) * 2005-05-18 2008-06-24 Lazovsky David E Formation of a masking layer on a dielectric region to facilitate formation of a capping layer on electrically conductive regions separated by the dielectric region
US20070134821A1 (en) 2004-11-22 2007-06-14 Randhir Thakur Cluster tool for advanced front-end processing
US7312128B2 (en) 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
JP4847152B2 (ja) * 2006-02-22 2011-12-28 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9064960B2 (en) 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US7939447B2 (en) * 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
US7888220B2 (en) 2008-06-26 2011-02-15 Intel Corporation Self-aligned insulating etchstop layer on a metal contact
US8293658B2 (en) 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
US9343356B2 (en) * 2013-02-20 2016-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Back end of the line (BEOL) interconnect scheme
US9653291B2 (en) * 2014-11-13 2017-05-16 Applied Materials, Inc. Method for removing native oxide and residue from a III-V group containing surface
CN114551229A (zh) 2015-04-10 2022-05-27 应用材料公司 提高选择性外延生长的生长速率的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090035430A (ko) * 2007-10-05 2009-04-09 어플라이드 머티어리얼스, 인코포레이티드 실리콘 카본 에피택셜 층의 선택적 형성
JP2014512669A (ja) * 2011-02-23 2014-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 低温選択エピタキシー方法
KR20120120902A (ko) * 2011-04-22 2012-11-02 에이에스엠 인터내셔널 엔.브이. 금속 실리사이드, 금속 저머나이드, 이들의 제조 방법 및 니켈 박막 퇴적
KR20140109822A (ko) * 2013-03-06 2014-09-16 도쿄엘렉트론가부시키가이샤 선택 에피택셜 성장법 및 성막 장치
KR20150126784A (ko) * 2014-04-30 2015-11-13 어플라이드 머티어리얼스, 인코포레이티드 선택적 에피택셜 실리콘 트렌치 충전 방법
KR20160061885A (ko) * 2014-11-24 2016-06-01 램 리써치 코포레이션 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102603788B1 (ko) 2023-05-30 2023-11-17 주식회사 한성넥스 가구용 손잡이

Also Published As

Publication number Publication date
KR102480359B1 (ko) 2022-12-21
TWI741121B (zh) 2021-10-01
WO2018128789A1 (en) 2018-07-12
TW201839798A (zh) 2018-11-01
US10504723B2 (en) 2019-12-10
US20180190489A1 (en) 2018-07-05

Similar Documents

Publication Publication Date Title
KR102480359B1 (ko) 선택적 에피택시를 위한 방법 및 장치
US10818489B2 (en) Atomic layer deposition of silicon carbon nitride based material
KR101074186B1 (ko) 에피택셜 필름 형성을 위한 클러스터 툴
JP5329094B2 (ja) 基板表面とチャンバ表面のためのエッチング剤処理プロセス
KR101160930B1 (ko) 카본-함유 실리콘 에피택셜 층을 형성하는 방법
US7588980B2 (en) Methods of controlling morphology during epitaxial layer formation
US7253085B2 (en) Deposition methods
KR100938301B1 (ko) 기판 표면 및 챔버 표면을 위한 식각액 처리 공정
TWI774716B (zh) 製造半導體元件的方法
JP5336070B2 (ja) 選択エピタキシャル成長プロセスの改良方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant