KR20190091177A

KR20190091177A - 양방향 도전성 모듈

Info

Publication number: KR20190091177A
Application number: KR1020180034433A
Authority: KR
Inventors: 문해중
Original assignee: 주식회사 이노글로벌
Priority date: 2018-01-26
Filing date: 2018-03-26
Publication date: 2019-08-05
Also published as: KR102007261B1

Abstract

본 발명의 일 실시예에 따른 양방향 도전성 모듈은 상부디바이스와 하부디바이스를 전기적으로 연결하는 것으로서, 상부디바이스의 단자에 접촉되는 복수의 소켓패턴부가 마련된 소켓부; 및 소켓부의 하부에 결합되고, 복수의 소켓패턴부의 하부에 위치된 제 1 영역에서 복수의 소켓패턴부에 대응되게 마련된 복수의 제1보드패턴부와, 제1영역 이외의 제2영역에서 마련된 복수의 제2보드패턴부와, 복수의 제1보드패턴부 중 일부와 복수의 제2보드패턴부를 각각 전기적으로 연결하는 복수의 도전라인이 구비된 보드부를 포함하고, 복수의 제1보드패턴부의 상부는 복수의 소켓패턴부에 접촉되고, 복수의 제2보드패턴부의 하부는 하부디바이스의 단자에 접촉되고, 복수의 제1보드패턴부 중 도전라인에 연결되지 않은 제1보드패턴부는 하부디바이스의 단자에 접촉되고, 복수의 제2보드패턴부는 도전라인에 연결된 제1보드패턴부를 통해 복수의 소켓패턴부 중 일부에 전기적으로 연결된 것이 바람직하다.

Description

양방향 도전성 모듈{BY-DIRECTIONAL ELECTRICALLY CONDUCTIVE MODULE}

본 발명은 양방향 도전성 모듈에 관한 것이며, 상세하게는 좁은 피치간격을 가진 상부디바이스에 대응되는 피치간격으로 하부디바이스를 제작하지 않고도, 하부디바이스가 상부디바이스의 피치간격보다 넓은 피치간격으로 제작가능하게 마련된 양방향 도전성 모듈에 관한 것이다.

반도체 소자는 제조 과정을 거친 후 전기적 성능의 양불을 판단하기 위한 검사를 수행하게 된다. 반도체 소자의 양불 검사는 반도체 소자의 단자와 전기적으로 접촉될 수 있도록 형성된 반도체 테스트 소켓(또는 콘텍터 또는 커넥터)을 반도체 소자와 검사회로기판 사이에 삽입한 상태에서 검사가 수행된다. 그리고, 반도체 테스트 소켓은 반도체 소자의 최종 양불 검사 외에도 반도체 소자의 제조 과정 중 번-인(Burn-In) 테스트 과정에서도 사용되고 있다.

반도체 소자의 집적화 기술의 발달과 소형화 추세에 따라 반도체 소자의 단자 즉, 리드의 크기 및 간격도 미세화되는 추세이고, 그에 따라 테스트 소켓의 도전 패턴 상호간의 간격도 미세하게 형성하는 방법이 요구되고 있다. 따라서, 기존의 포고-핀(Pogo-pin) 타입의 반도체 테스트 소켓으로는 집적화되는 반도체 소자를 테스트하기 위한 반도체 테스트 소켓을 제작하는데 한계가 있었다.

이와 같은 반도체 소자의 집적화에 부합하도록 제안된 기술이, 탄성 재질의 실리콘 소재로 제작되는 실리콘 본체 상에 수직 방향으로 타공 패턴을 형성한 후, 타공된 패턴 내부에 도전성 분말을 충진하여 도전 패턴을 형성하는 PCR 소켓 타입이 널리 사용되고 있다.

PCR 소켓 타입의 반도체 테스트 소켓을 사용한다 하더라도, 반도체 소자의 단자 간의 피치 간격이 좁아지면, 예를 들어, 반도체 소자의 단자 간의 피치간격이 0.3mm이면, 양방향 도전성 모듈이면 검사회로기판의 단자 간의 피치 간격도 0.3mm인 양방향 도전성 모듈로 제작된 상태에서 테스트가 진행되어야 한다. 검사회로기판의 별도 제작을 해결하기 위해, 종래에는 다음과 같은 구조를 가진 반도체 테스트 소켓이 사용되고 있다.

도 1에는 종래에 반도체소자의 단자 간의 피치 간격이 0.3mm일 때, 반도체소자의 양호 불량 여부를 테스트하기 위한 반도체 테스트 장치(1)가 개시되어 있다.

도 1을 참조하여 설명하면, 종래의 반도체 테스트 장치(1)는 지지 플레이트(30) 및 PCR 소켓 타입의 반도체 테스트 소켓(10)을 포함한다.

지지 플레이트(30)는 반도체 테스트 소켓(10)이 반도체 소자(3) 및 검사회로기판(7) 사이에서 움직일 때 반도체 테스트 소켓(10)을 지지한다. 여기서, 지지 플레이트(30)의 중앙에는 진퇴 가이드용 메인 관통홀(미도시)이 형성되어 있고, 메인 관통홀을 형성하는 가장자리를 따라 가장자리로부터 이격되는 위치에 결합용 관통홀이 상호 이격되게 형성된다. 그리고, 반도체 테스트 소켓(10)은 지지 플레이트(30)의 상면 및 하면에 접합되는 주변 지지부(50)에 의해 지지 플레이트(30)에 고정된다.

PCR 소켓 타입의 반도체 테스트 소켓(3)은 절연성의 실리콘 본체에 타공 패턴이 형성되고, 해당 타공 패턴 내에 충진되는 도전성 분말(11)에 의해 상하 방향으로 도전 패턴들이 형성된다.

반도체 테스트 소켓(10)의 도전성 패턴은 더미보드(6)에 마련된 더미패턴(6a)과 접촉되어, 검사회로기판(7)과 전기적으로 연결한다. 여기서, 더미패턴(6a)은 반도체 테스트 소켓(10)의 도전성 패턴과 검사회로기판의 단자를 전기적으로 연결한다.

종래의 반도체 테스트 장치가 이와 같은 더미보드(6)에 검사회로기판(7)이 연결되는 구조를 채택하는 것은, 반도체소자의 단자 간의 피치 간격이 좁아짐에 따라 검사회로기판의 단자 간의 피치 간격을 반도체소자의 피치 간격으로, 검사회로기판을 제작하는데 비용이 추가적으로 발생하고, 단자 간의 피치 간격이 좁아질수록 검사회로기판의 제작비용도 증가되기 때문이다.

이와 더불어, PCR 소켓은 미세 피치의 구현이 가능하다는 장점이 있으나, 타공 패턴에 충진된 도전성 분말(11)이 반도체 소자(3)와 검사회로기판(7) 사이에서의 접촉시 발생하는 압력에 의해 도전성이 형성되는 방식이라는 점에서, 상하 방향으로의 두께 형성에 제한을 받는 단점이 있다.

즉, 상하 방향으로의 압력에 의해 도전성 분말(11)이 상호 접촉되어 도전성이 형성되는데, 두께가 증가하는 경우 도전성 분말(11)의 내부로 전달되는 압력이 약해져 도전성이 형성되지 않은 경우가 있다. 따라서, PCR 소켓은 높이 방향으로의 두께의 제약을 받는 단점이 있다.

상기와 같은 구조를 가진 반도체 테스트 장치는 반도체소자의 단자의 피치간격이 좁아질수록 검사회로기판(7)의 단자의 피치간격도 반도체소자의 단자의 피치간격에 대응되게 좁아져야 하는데, 검사회로기판(7)의 단자 간의 피치간격을 반도체소자의 단자의 피치간격으로 제작하는데 어려움이 있다.

일반적으로, 반도체소자(3)가 제작되면, 이를 테스트 하기 위한 반도체 테스트 소켓(10) 및 검사회로기판(7)이 있어야 한다. 그런데, 반도체 테스트 소켓(10)은 한 개의 반도체소자(3)와 전기적으로 연결되면 되는데 반해, 검사회로기판(7)은 한 판에 대략 128개 내지 256개 이상의 수많은 반도체 테스트 소켓(10)과 연결되어야 한다.

예를 들어, 500단자를 가진 한 개의 반도체소자(3)를 검사하는 검사회로기판의 경우, 한 판의 검사회로기판(7)은 총 256개의 반도체소자(3)와 전기적으로 연결되기 위해, 한 판의 검사회로기판(7)에 128000단자(=500단자 ㅧ256parallel)이 구비되어야 한다. 반도체 집적화기술의 발전에 따라 반도체소자(3)가 단자 간의 피치간격이 0.2mm로 제작되면, 이를 테스트하기 위해 한 판의 검사회로기판(7)에 0.2mm 피치간격으로 128000pin을 제작해야 한다. 그러나, 0.2mm의 피치간격을 가진 128000pin을 한 판의 검사회로기판으로 제작하는 것은 대략 수억원의 비용이 발생한다. 이로 인해, 기술발전에 따라 반도체소자의 크기가 초소형으로 제작됨에도, 반도체소자를 테스트하는 검사회로기판을 제작하기 어려운 실정이다.

한국공개특허 제10-2009-0030190호에는 반도체 칩 검사용 소켓이 개시되어 있다.

본 발명은 상부디바이스와 하부디바이스를 전기적으로 연결하는 신호라인이 상부디바이스의 상부신호단자의 바깥방향으로 이격배열되거나 및/또는 상부신호단자의 내측방향으로 이격배열된 구조로 마련되어, 좁은 피치간격을 가진 상부디바이스에 대응되는 피치간격으로 하부디바이스를 제작하지 않고도, 하부디바이스가 상부디바이스의 피치간격보다 넓은 피치간격으로 제작가능하게 마련된 양방향 도전성 모듈을 제공하는 것을 목적으로 한다.

본 발명은 복수의 접지라인이 하부디바이스에 마련된 적어도 하나의 하부접지단자에 공통접촉되면서 접지되어, 새로 제작된 상부디바이스를 테스트하는 하부디바이스의 설계를 용이하게 할 수 있는 양방향 도전성 모듈을 제공하는 것을 목적으로 한다.

본 발명은 상부디바이스와 하부디바이스를 전기적으로 연결하는 복수의 신호라인 사이에 복수의 접지라인을 구비하여, 각각의 신호라인에서의 노이즈 및 상호 신호 간섭을 최소화하여 안정적인 신호의 전달이 가능하게 되고, 하이-스피드를 구현할 수 있는 양방향 도전성 모듈을 제공하는 것을 목적으로 한다.

여기서, 보드부는 패터닝 치리된 복수의 인쇄회로기판이 적층되어 형성된 것이 바람직하다.

그리고, 제1보드패턴부 및 제2보드패턴부는 인쇄회로기판에 복수의 비아홀이 도금처리되어 형성되고, 도전라인은 상호 대응하는 제1도전패턴부와 제2보드패턴부가 연결되도록 인쇄회로기판의 어느 한면에 패터닝되어 형성된 것이 바람직하다.

여기서, 복수의 제1보드패턴부 중 도전라인에 연결되지 않은 제1보드패턴부는 소켓패턴부를 통해 상부디바이스의 단자 중 접지단자에 전기적으로 연결되고, 하부디바이스의 단자에 접촉되어 접지되는 것이 바람직하다.

아울러, 복수의 제1보드패턴부 중 도전라인에 연결되지 않은 제1보드패턴부 중 일부는 하부디바이스의 하나의 단자에 공통으로 접촉되어 접지되는 것이 바람직하다.

또한, 복수의 제2보드패턴부는 도전라인에 연결된 제1보드패턴부 및 소켓패턴부를 통해 상부디바이스의 단자 중 신호단자와 전기적으로 연결된 것이 바람직하다.

본 실시예에서, 제2영역은 제1영역의 판면 방향 외측에 위치되는 것이 바람직하다.

또는, 제2영역의 일부는 제1영역의 판면 방향의 내측에 위치되는 것이 바람직하다.

복수의 제2보드패턴부는 복수의 소켓패턴부 간의 피치간격보다 넓은 피치간격으로 마련된 것이 바람직하다.

본 발명은 상부디바이스와 하부디바이스를 전기적으로 연결하는 신호라인이 상부디바이스의 상부신호단자의 바깥방향으로 이격배열되거나 및/또는 상부신호단자의 내측방향으로 이격배열된 구조로 마련되어, 0.2mm이하로 좁은 피치간격을 가진 상부디바이스에 대응되는 피치간격으로 하부디바이스를 제작하지 않고도, 하부디바이스가 상부디바이스의 피치간격보다 넓은 피치간격으로 제작가능하게 마련된다.

본 발명은 새로 제작된 상부디바이스의 피치간격이 종전의 상부디바이스의 피치간격보다 좁아져, 상부디바이스를 테스트하는 하부디바이스가 새로 제작된 상부디바이스의 피치간격으로 제작하기 어려운 경우에, 하부디바이스의 설계를 용이하게 하여, 궁극적으로는 하부디바이스의 제작효율을 향상시키는 동시에, 고가의 하부디바이스의 제작비용을 절감시킬 수 있다.

본 발명은 복수의 접지라인이 하부디바이스에 마련된 적어도 하나의 하부접지단자에 공통접촉되면서 접지되어, 새로 제작된 상부디바이스를 테스트하는 하부디바이스의 설계를 용이하게 할 수 있어, 하부디바이스를 제작하는 제작비용을 절감할 수 있다.

아울러, 본 발명은 상부디바이스와 하부디바이스를 연결하는 신호라인이 상부디바이스에 대해 팬아웃되어, 본 발명에 의해 하부디바이스가 상부디바이스의 피치간격보다 넓은 피치간격으로 제작가능하여, 하부디바이스를 제작하는 제작비용을 절감할 수 있다. 아울러, 본 발명은 하부디바이스의 피치간격이 상부디바이스의 피치간격보다 넓게 제작가능하게 함으로써, 하부디바이스의 제품불량률을 줄일 수 있고, 이와 더불어 상부디바이스와 하부디바이스 간의 접속효율을 향상시킬 수 있다.

본 발명은 상부디바이스와 하부디바이스를 전기적으로 연결하는 복수의 신호라인 사이에 복수의 접지라인을 구비하여, 각각의 신호라인에서의 노이즈 및 상호 신호 간섭을 최소화하여 안정적인 신호의 전달이 가능하게 되고, 하이-스피드를 구현할 수 있다.

도 1은 종래기술에 따른 반도체 테스트 장치에 대한 구성도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 양방향 도전성 모듈이 상부디바이스와 하부디바이스 사이에 배치된 상태도를 개략적으로 도시한 것이다.
도 3은 본 발명의 일 실시예에서, 소켓부에 마련된 관통홀에 충전제가 충전되기 전에, 소켓부의 단면도를 개략적으로 도시한 것이다.
도 4은 본 발명의 일 실시예에 따른 양방향 도전성 모듈의 분해사시도를 개략적으로 도시한 것이다.
도 5는 도 4의 A-A에 따른 단면도를 개략적으로 도시한 것이다.
도 6는 도 5의 X부분 확대도를 개략적으로 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 보드부의 평면도를 개략적으로 도시한 것이다.

이하에서는 본 발명의 일 실시예에 따른 양방향 도전성 모듈에 대해 설명하기로 한다.

반도체 소자의 집적화 기술의 발달과 소형화 추세에 따라, 상부디바이스(예컨대, 반도체소자)의 크기가 초소형화될수록, 상부디바이스의 단자 간의 피치간격 또한 좁아진다. 상부디바이스의 단자 간의 피치간격이 좁아지면, 상부디바이스에 전기적으로 연결되는 하부디바이스 또한 상부디바이스의 단자 간의 피치간격으로 제작되어야 한다.

배경기술에서 설명했듯이, 상부디바이스의 양불검사를 수행할 때, 상부디바이스와 하부디바이스가 1:1로 매칭되어, 상부디바이스의 양불검사를 수행하는 것이 아니라, 한 개의 하부디바이스에 대략 128개 내지 256개 이상의 상부디바이스가 1: 128 내지 1:256의 비율로 매칭되어, 상부디바이스의 양불검사가 수행된다. 즉, 한 개의 하부디바이스에서, 대략 128개 내지 256개의 상부디바이스가 한꺼번에 양불검사된다.

예를 들어, 한 개의 상부디바이스에 대략 0.2mm의 피치간격으로 500개의 단자가 마련된 경우, 상부디바이스의 양불검사를 수행하는 한 개의 하부디바이스에는 0.2mm의 피치간격으로 128,000개의 단자(=500단자/상부디바이스 개당 ㅧ256개의 상부디바이스)가 마련되어야 한다.

종전에 0.5mm이상의 피치간격을 가진 하부디바이스와 비교하여, 한 개의 하부디바이스에 0.2mm 피치간격으로 128000개의 단자를 제작하는 것은 기술적으로 가능하나, 제품생산비용면에서 대략 10배 비싸고, 0.2mm 피치간격으로 128000개의 단자를 가진 하부디바이스를 별도로 제작하는데 많은 시간이 소요되는 등의 문제점이 있다.

본 발명은 상부디바이스의 단자 간의 피치간격이 대략 0.2mm이하로 초소형화되더라도, 하부디바이스가 상부디바이스에 대응되는 대략 0.2mm이하의 피치간격으로 제작되지 않고, 하부디바이스가 0.2mm보다 넓은 피치간격으로 제작가능하게 함으로써, 하부디바이스의 설계를 용이하게 하고, 하부디바이스의 제작비용을 절감시키기 위한 것이다.

도 2에 도시된 바와 같이, 본 발명인 양방향 도전성 모듈(100)은 상부디바이스(10)와 하부디바이스(20) 사이에 배치되어, 상부디바이스(10)와 하부디바이스(20)를 전기적으로 연결한다.

상부디바이스(10)는 동일한 피치간격으로 이격배열된 복수의 단자가 구비되는데, 설명의 편의를 위해 상부신호단자(11)와 상부접지단자(12)로 구분지어 설명하기로 한다. 그리고, 본 실시예에서, 하부디바이스(20)는 복수의 단자로 이루어지는데, 설명의 편의를 위해 하부신호단자(21) 및 하부접지단자(22)로 구분지어 지칭하기로 한다.

여기서, 상부신호단자(11)는 양방향 도전성 모듈의 신호라인을 형성하는 단자를 지칭한다. 그리고, 상부접지단자(12)는 양방향 도전성 모듈의 접지라인을 형성하는 단자를 지칭한다.

본 발명인 양방향 도전성 모듈(100)에 의해, 상부신호단자(11)는 하부신호단자(21)에 전기적으로 연결되고, 상부접지단자(12)는 하부접지단자(22)에 전기적으로 연결된다.

도 2 내지 도 5를 참조하면, 본 발명인 양방향 도전성 모듈(100)은 소켓부(110) 및 보드부(120)를 포함한다. 본 발명은 소켓부(110)가 상부디바이스(10)를 향하고, 보드부(120)가 하부디바이스(20)를 향하게, 상부디바이스(10)와 하부디바이스(20) 사이에 배치된다.

소켓부(110)는 소켓본체(111) 및 복수의 소켓패턴부(112)로 이루어진다. 소켓본체(111)는 절연성 재질을 가진다. 도 3에 도시된 바와 같이, 소켓본체(111)는 상하방향으로 관통된 복수의 소켓관통홀(111a)이 마련된다. 본 실시예에서, 복수의 소켓관통홀(111a)은 상부디바이스의 단자(예컨대, 상부신호단자(11)와 상부접지단자(12))간의 피치간격으로, 상부디바이스의 단자와 대응되는 배열로 마련된다.

복수의 소켓패턴부(112)는 상부디바이스의 단자와 접촉되어, 전류인가시 상부디바이스에 전기적으로 연결된다. 복수의 소켓패턴부(112)는 복수의 소켓관통홀(111a)에 충진제(112a) 및 도전스프링(112b)이 충진되어 형성된다.

충진제(112a)는 도전성을 갖는 도전성 파티클이 포함된 것이다. 예를 들어, 충진제(112a)는 액상의 실리콘과 도전성 파티클이 혼합되어 형성될 수 있다. 여기서, 도전성 파티클은 도전성을 갖는 도전성 분말, 도전성 파이버 또는 도전성 와이어의 형태를 가질 수 있으며, 도전성의 향상을 위해 외부 표면에 도전성 재질의 도금이 형성될 수 있다.

도전스프링(112b)은 도전성 재질을 가진다. 도 6에 도시된 바와 같이, 도전스프링(112b)은 소켓관통홀(111a)의 내부에서 상하방향을 따라 충진제(112a)를 감는 코일 스프링 형태로 구성된 것을 예로 한다. 도전스프링(112b)은 소켓관통홀(111a)에 내장되어 상하방향으로 복원력을 제공한다.

복수의 소켓패턴부(112)는 상부디바이스의 단자(예컨대, 상부신호단자(11)와 상부접지단자(12))에 각각 접촉된다. 본 실시예에서는 설명의 편의를 위해, 상부신호단자(11)와 접촉되어 신호라인을 형성하는 소켓패턴부에 대해 "제1신호라인(S1)"이라 지칭한다. 그리고, 상부접지단자(12)와 접촉되어 접지라인을 형성하는 소켓패턴부에 대해 "제1접지라인(G1)"이라 지칭하기로 한다.

본 실시예서는 설명의 편의를 위해, 소켓부의 제1신호라인(S1)과 통전되는 보드부의 신호라인에 대해 제2신호라인(S2)이라 지칭한다. 그리고, 소켓부의 제1접지라인(G1)과 통전되는 보드부의 접지라인에 대해 제2접지라인(G2)라 지칭한다.

도 2를 참조하면, 보드부(120)는 복수의 제2신호라인(S2)이 소켓부(110)의 복수의 제1신호라인(S1)과 각각 통전되고, 복수의 제2접지라인(G2)이 소켓부(110)의 복수의 제1접지라인(G1)과 각각 통전되게, 소켓부(110)에 결합된다.

보드부(120)는 소켓부(110)의 하부에 결합되어, 하부디바이스와 전기적으로 연결되게 배치된다. 도 5를 참조하면, 보드부(120)는 보드본체(121), 복수의 제1보드패턴부(122), 복수의 제2보드패턴부(123) 및 도전라인(124)으로 이루어진다.

도전라인(124)에 연결된 복수의 제1보드패턴부(122)와 복수의 제2보드패턴부(123)은 제2신호라인(S2)에 해당된다. 도전라인(124)에 연결되지 않은 제1보드패턴부(122)는 제2접지라인(G)에 해당된다.

제2신호라인(S2)인 복수의 제2보드패턴부(123)은 하부디바이스(20)의 하부신호단자(21)와 접촉된다. 그리고, 제2접지라인(G2)에 해당되는 제1보드패턴부는 하부디바이스(20)의 하부접지단자(22)에 접촉된다.

보드본체(121)는 소켓본체(111)의 하부에 결합된다. 보드본체(121)는 패터닝 처리된 복수의 인쇄회로기판(121a, 121b, 121c)이 적층되어 형성될 수 있다.

제1보드패턴부(122) 및 제2보드패턴부(123)는 인쇄회로기판(121a, 121b, 121c)에 복수의 비아홀이 도금처리되어 형성된다. 도전라인(124)은 상호 대응하는 제1도전패턴부(122)와 제2보드패턴부(123)가 연결되도록 인쇄회로기판(121a, 121b, 121c)의 어느 한면에 패터닝되어 형성된 것이 바람직하다.

본 실시예에서, 복수의 인쇄회로기판(121a, 121b, 121c)은 도전라인(124)에 의해 연결된 제1보드패턴부(122)와 제2보드패턴부(123)는 통전되고, 도전라인(124)에 의해 연결되지 않은 제1보드패턴부 및 제2보드패턴부는 통전되지 않게 적층된다.

본 실시예에서는 설명의 편의를 위해, 보드본체(121)의 영역을 제1영역(A1)와 제2영역(A2)으로 구분지어 지칭한다. 도 4 및 도 7을 참조하면, 제1영역(A1)은 복수의 소켓패턴부(112)의 하부에 위치된 영역으로서, 복수의 제1보드패턴부(122)가 마련된다.

제2영역(A2)은 보드본체(121)에서 제1영역(A1) 이외의 영역으로서, 제1영역의 판면 방향 외측에 마련될 수 있다. 또는, 제2영역(A2)의 일부는 제1영역(A1)의 판면 방향의 내측에 위치될 수 있다. 제2영역(A2)은 상부디바이스의 단자배열에 따라, 제1영역(A1)의 판면 외측방향 및/또는 판면 내측방향에 마련될 수 있다. 본 실시예에서, 제2영역(A2)에는 복수의 제2보드패턴부(123)가 마련된다.

도 4를 참조하면, 복수의 제1보드패턴부(122)는 소켓패턴부(112)의 하부에서, 보드본체(121)의 제1영역(A1)에 마련된다. 도 2 및 도 5를 참조하면, 복수의 제1보드패턴부(122)는 복수의 소켓패턴부(112)와 상하방향으로 대응되게 마련된다.

복수의 제1보드패턴부(122)의 상부는 복수의 소켓패턴부(112)에 각각 접촉된다. 복수의 제1보드패턴부 중 도전라인(124)에 연결되지 않은 제1보드패턴부(122)는 하부디바이스의 하부접지단자(22)에 접촉된다. 복수의 제1보드패턴부 중 도전라인에 연결되지 않은 제1보드패턴부(122)는 소켓패턴부를 통해 상부디바이스의 상부접지단자(12)에 전기적으로 연결되어, 제2접지라인(G2)을 형성한다.

본 실시예에서, 도 2에 도시된 바와 같이, 도전라인(124)에 연결되지 않은 제1보드패턴부(122)는 하부디바이스에 마련된 하부접지단자(22)에 공통접촉되어 접지될 수 있다. 이로 인해, 본 발명은 하부디바이스의 하부접지단자(22)의 설치개수를 및 접지효율을 증대시켜, 하부디바이스의 제작효율을 향상시킬 수 있다.

도 2를 참조하면, 복수의 제2보드패턴부(123)의 하부는 하부디바이스의 하부신호단자(21)에 각각 접촉된다. 복수의 제2보드패턴부(123)는 도전라인(124)에 연결된 제1보드패턴부를 통해 복수의 소켓패턴부(112) 중 일부에 전기적으로 연결되어, 제2신호라인(S2)을 형성한다.

도 4를 참조하면, 복수의 제2보드패턴부(123)는 제2영역(A2)에서 복수의 소켓패턴부(112)와 상하방향으로 대응되지 않게 마련된다. 도 4 및 도 7을 참조하면, 복수의 제2보드패턴부(123)는 제2영역(A2)에서 상부디바이스의 상부신호단자(11)의 바깥방향으로 이격배열될 수 있다. 또는, 복수의 제2보드패턴부(123)는 제2영역(A2)에서 상부디바이스의 상부신호단자(11)의 내측방향으로 이격배열될 수 있다. 그리고, 복수의 제2보드패턴부(123)는 복수의 소켓패턴부(112) 간의 피치간격보다 넓은 피치간격으로 마련될 수 있다.

이로 인해, 본 발명은은 하부디바이스가 상부디바이스에 대응되는 좁은 피치간격으로 제작되지 않고, 하부디바이스가 상부디바이스의 피치간격보다 넓은 피치간격으로 제작가능하게 함으로써, 하부디바이스의 설계를 용이하게 하고, 하부디바이스의 제작비용을 절감시킬 수 있다.

아울러, 본 발명은 상부디바이스(10)와 하부디바이스(20)를 전기적으로 연결하는 복수의 신호라인 사이에 복수의 접지라인을 구비하여, 각각의 신호라인에서의 노이즈 및 상호 신호 간섭을 최소화하여 안정적인 신호의 전달이 가능하게 되고, 하이-스피드를 구현할 수 있다.

비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.

100: 양방향 도전성 모듈
110: 소켓부 111: 소켓본체
112: 소켓패턴부 111a: 소켓관통홀
120: 보드부 121: 보드본체
122: 제1보드패턴부 123: 제2보드패턴부
124: 도전라인
S1: 제1신호라인 S2: 제2신호라인
G1: 제1접지라인 G2: 제2접지라인

Claims

상부디바이스와 하부디바이스를 전기적으로 연결하는 양방향 도전성 모듈에 있어서,
상기 상부디바이스의 단자에 접촉되는 복수의 소켓패턴부가 마련된 소켓부; 및
상기 소켓부의 하부에 결합되고, 상기 복수의 소켓패턴부의 하부에 위치된 제 1 영역에서 상기 복수의 소켓패턴부에 대응되게 마련된 복수의 제1보드패턴부와, 상기 제1영역 이외의 제2영역에서 마련된 복수의 제2보드패턴부와, 상기 복수의 제1보드패턴부 중 일부와 상기 복수의 제2보드패턴부를 각각 전기적으로 연결하는 복수의 도전라인이 구비된 보드부를 포함하고,
상기 복수의 제1보드패턴부의 상부는 상기 복수의 소켓패턴부에 접촉되고,
상기 복수의 제2보드패턴부의 하부는 상기 하부디바이스의 단자에 접촉되고,
상기 복수의 제1보드패턴부 중 상기 도전라인에 연결되지 않은 제1보드패턴부는 상기 하부디바이스의 단자에 접촉되고,
상기 복수의 제2보드패턴부는 상기 도전라인에 연결된 제1보드패턴부를 통해 상기 복수의 소켓패턴부 중 일부에 전기적으로 연결된 것을 특징으로 하는 양방향 도전성 모듈.
제 1 항에 있어서,
상기 보드부는 패터닝 치리된 복수의 인쇄회로기판이 적층되어 형성된 것을 특징으로 하는 양방향 도전성 모듈.
제 2 항에 있어서,
상기 제1보드패턴부 및 상기 제2보드패턴부는 상기 인쇄회로기판에 복수의 비아홀이 도금처리되어 형성되고,
상기 도전라인은 상호 대응하는 상기 제1도전패턴부와 상기 제2보드패턴부가 연결되도록 상기 인쇄회로기판의 어느 한면에 패터닝되어 형성된 것을 특징으로 하는 양방향 도전성 모듈.
제 1 항에 있어서,
상기 복수의 제1보드패턴부 중 상기 도전라인에 연결되지 않은 제1보드패턴부는 상기 소켓패턴부를 통해 상기 상부디바이스의 단자 중 접지단자에 전기적으로 연결되고, 상기 하부디바이스의 단자에 접촉되어 접지되는 것을 특징으로 하는 양방향 도전성 모듈.
제 4 항에 있어서,
상기 복수의 제1보드패턴부 중 상기 도전라인에 연결되지 않은 제1보드패턴부 중 일부는 상기 하부디바이스의 하나의 단자에 공통으로 접촉되어 접지되는 것을 특징으로 하는 양방향 도전성 모듈.
제 1 항에 있어서,
상기 복수의 제2보드패턴부는 상기 도전라인에 연결된 제1보드패턴부 및 상기 소켓패턴부를 통해 상기 상부디바이스의 단자 중 신호단자와 전기적으로 연결된 것을 특징으로 하는 양방향 도전성 모듈.
제 6 항에 있어서,
상기 제2영역은 상기 제1영역의 판면 방향 외측에 위치되는 것을 특징으로 하는 양방향 도전성 모듈.
제 6 항에 있어서,
상기 제2영역의 일부는 상기 제1영역의 판면 방향의 내측에 위치되는 것을 특징으로 하는 양방향 도전성 모듈.
제 6 항에 있어서,
상기 복수의 제2보드패턴부는 상기 복수의 소켓패턴부 간의 피치간격보다 넓은 피치간격으로 마련된 것을 특징으로 하는 양방향 도전성 모듈.