KR20190089749A - 에칭 방법 - Google Patents

에칭 방법 Download PDF

Info

Publication number
KR20190089749A
KR20190089749A KR1020190007252A KR20190007252A KR20190089749A KR 20190089749 A KR20190089749 A KR 20190089749A KR 1020190007252 A KR1020190007252 A KR 1020190007252A KR 20190007252 A KR20190007252 A KR 20190007252A KR 20190089749 A KR20190089749 A KR 20190089749A
Authority
KR
South Korea
Prior art keywords
film
sige
etching
gas
based material
Prior art date
Application number
KR1020190007252A
Other languages
English (en)
Other versions
KR102208871B1 (ko
Inventor
야스오 아사다
다케히코 오리이
노부히로 다카하시
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190089749A publication Critical patent/KR20190089749A/ko
Application granted granted Critical
Publication of KR102208871B1 publication Critical patent/KR102208871B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Magnetic Heads (AREA)

Abstract

본 발명은, SiGe계 재료의 서로 Ge 농도가 상이한 것의 한쪽을 다른 쪽에 대하여 고선택비로 에칭할 수 있는 에칭 방법을 제공한다. 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 에칭 가스를 공급하고, 제1 SiGe계 재료 및 제2 SiGe계 재료의 상기 에칭 가스에 의한 에칭이 개시될 때까지의 인큐베이션 타임의 차를 이용하여, 제1 SiGe계 재료 및 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다.

Description

에칭 방법{ETCHING METHO}
본 개시는, SiGe계 재료를 에칭하는 에칭 방법에 관한 것이다.
최근 몇년간, 실리콘(이하, Si라고 기재함) 이외의 새로운 반도체 재료로서 실리콘 게르마늄(SiGe라고 기재함)이 알려져 있으며, 이 SiGe를 사용한 반도체 소자로서 Si층과 SiGe층을 적층한 후, SiGe층을 Si층에 대하여 선택적으로 에칭할 것이나, Si층을 SiGe층에 대하여 선택적으로 에칭할 것이 요구되고 있다.
Si에 대하여 SiGe를 선택적으로 에칭하는 기술로서는, 에칭 가스로서 ClF3, XeF2를 사용하는 것(특허문헌 1), 및 HF를 사용하는 것(특허문헌 2), NF3 가스와 O2 가스 등의 혼합 가스의 플라스마를 사용하는 것(특허문헌 3)이 알려져 있다. 또한, SiGe에 대하여 Si를 선택적으로 에칭하는 기술로서는, SF6이나 CF4를 포함하는 에칭 가스에, 게르마늄을 포함하는 가스를 첨가해서 에칭하는 기술이 알려져 있다 (특허문헌 4).
또한, 특허문헌 5에는, F2 가스 및 NH3 가스의 비율을 변화시킴으로써, Si에 대한 SiGe의 선택적 에칭 및 SiGe에 대한 Si의 선택적 에칭이 가능한 것이 기재되어 있다.
일본 특허 공표 제2009-510750호 공보 일본 특허 공개 제2003-77888호 공보 일본 특허 제6138653호 공보 일본 특허 공개 제2013-225604호 공보 일본 특허 공개 제2016-143781호 공보
그런데, 상기 기술은, 모두 SiGe를 Si에 대하여 선택적으로 에칭하거나, 또는 Si를 SiGe에 대하여 선택 에칭할 뿐인데, 최근에는, SiGe계 재료의 서로 Ge 농도가 상이한 것의 한쪽을 다른 쪽에 대하여 고선택비로 에칭할 것도 요구되고 있어, 상기 기술에서는 이러한 에칭에 충분히 대응할 수 없다.
따라서, 본 개시는, SiGe계 재료의 서로 Ge 농도가 상이한 것의 한쪽을 다른 쪽에 대하여 고선택비로 에칭할 수 있는 에칭 방법을 제공한다.
본 개시의 일 형태에 관한 에칭 방법은, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 에칭 가스를 공급하고, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 상기 에칭 가스에 의한 에칭이 개시될 때까지의 인큐베이션 타임의 차를 이용하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다.
본 개시의 다른 형태에 관한 에칭 방법은, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 에칭 가스를 공급하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽이 에칭되고, 다른 쪽이 실질적으로 에칭되지 않는 에칭 시간에서의 에칭 처리와, 처리 공간의 퍼지를 복수회 반복하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다.
본 개시의 또 다른 형태에 관한 에칭 방법은, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 저온 영역에서 에칭 가스를 공급하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다.
본 개시에 의하면, 제1 SiGe계 재료 및 제2 SiGe계 재료의 한쪽을, 다른 쪽을 거의 에칭하지 않고, 고선택비로 에칭할 수 있다.
도 1은 제1 실시 형태의 제1 예에 관한 에칭 방법을 개략적으로 설명하기 위한 도면이다.
도 2는 Si-10％ Ge막과, Si-30％ Ge막의 80℃, 100℃, 120℃일 때의 에칭 시간과 에칭양의 관계를 도시하는 도면이다.
도 3은 도 2의 일부를 확대해서 도시하는 도면이다.
도 4는 제2 실시 형태의 제1 예에 관한 에칭 방법을 개략적으로 설명하기 위한 도면이다.
도 5는 Ge 농도가 0％인 Si막을 ClF3 가스로 에칭했을 때의, 에칭양의 온도 의존성을 도시하는 도면이다.
도 6은 Ge 농도가 30at％인 SiGe막(Si-30％ Ge막)을 ClF3 가스로 에칭했을 때의, 에칭양의 온도 의존성을 도시하는 도면이다.
도 7은 Si-10％ Ge막과, Si-30％ Ge막에 대해서, 저온 영역인 35℃와 고온 영역인 120℃에서 에칭했을 때의, Si-10％ Ge막에 대한 Si-30％ Ge막의 에칭 선택비를 도시하는 도면이다.
도 8a는 제1 및 제2 실시 형태가 적용되는 피처리체의 구조의 제1 예를 도시하는 개략 단면도이며, 에칭 전의 상태를 도시하는 도면이다.
도 8b는 제1 및 제2 실시 형태가 적용되는 피처리체의 구조의 제1 예를 도시하는 개략 단면도이며, 에칭 후의 상태를 도시하는 도면이다.
도 9a는 제1 및 제2 실시 형태가 적용되는 피처리체의 구조의 제2 예를 도시하는 개략 단면도이며, 에칭 전의 상태를 도시하는 도면이다.
도 9b는 제1 및 제2 실시 형태가 적용되는 피처리체의 구조의 제2 예를 도시하는 개략 단면도이며, 에칭 후의 상태를 도시하는 도면이다.
도 10은 제1 실시 형태 및 제2 실시 형태의 실시에 사용하는 에칭 장치를 탑재한 처리 시스템의 일례를 나타내는 개략 구성도이다.
도 11은 제1 및 제2 실시 형태의 제1 예의 에칭 방법을 실시하기 위한 에칭 장치의 일례를 도시하는 단면도이다.
도 12는 제1 및 제2 실시 형태의 제2 예의 에칭 방법을 실시하기 위한 에칭 장치의 일례를 도시하는 도면이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다.
<제1 실시 형태>
우선, 제1 실시 형태에 대해서 설명한다.
본 실시 형태에서는, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리 기판에 대하여, 에칭 가스, 예를 들어 불소 함유 가스를 포함하는 가스를 공급하여, 제1 SiGe계 재료 및 제2 SiGe계 재료의 에칭 가스에 의한 에칭이 개시될 때까지의 인큐베이션 타임의 차가 발생하는 온도에서, 인큐베이션 타임 차를 이용하여, 제1 SiGe계 재료 및 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다. 또한, 본 실시 형태에서 SiGe계 재료로서는, Ge가 0％인 경우(즉, Si인 경우)도 포함한다.
본 실시 형태의 제1 예는, 제1 SiGe계 재료로서의, 상대적으로 Ge 농도가 높은 SiGe로 이루어지는 제1 막과, 제2 SiGe계 재료로서의, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Ge가 0％인 Si막으로 이루어지는 제2 막을 갖는 피처리체를 준비하고, 피처리체에 에칭 가스로서 불소 함유 가스를 공급하여, 제1 막을 제2 막에 대하여 선택적으로 에칭한다. 불소 함유 가스 이외에, Ar 가스 등의 불활성 가스를 공급해도 된다. 이때, 제2 막이 거의 에칭되지 않고, 제1 막의 제2 막에 대한 선택비가 5 이상인 것이 바람직하다.
불소 함유 가스로서는, ClF3 가스, F2 가스, IF7 가스 등을 사용할 수 있다.
이때, 에칭 가스로서 상기와 같은 불소 함유 가스를 사용하면, Ge 농도가 높은 제1 막이, Ge 농도가 작은 제2 막보다 더 에칭되기 쉽기 때문에, 이 화학 반응성의 차이에 의해 제1 막을 제2 막에 대하여 선택적으로 에칭할 수는 있지만, 특히, 고온 영역에서, 단순히 에칭 가스에 의한 화학 반응성의 차이만을 이용한 에칭에서는, 제2 막도 에칭되어버려 바람직하지 않다.
이에 반해, 본 예에서는, 소정의 온도 범위, 특히 후술하는 바와 같은 고온 영역에서, 제1 막 및 제2 막의 에칭 반응의 인큐베이션 타임의 차를 이용해서 선택 에칭을 행한다. 인큐베이션 타임이란, 에칭 가스가 공급되고 나서 실제로 에칭 반응이 개시될 때까지의 시간을 말하며, 도 1에 도시한 바와 같이, 저Ge 농도의 제2 막의 인큐베이션 타임(T2)이, 고Ge 농도의 제1 막의 인큐베이션 타임(T1)보다도 더 길어진다. 이 인큐베이션 타임 차(ΔT)를 이용함으로써, 제2 막의 에칭을 충분히 억제하면서, 제1 막을 에칭하여, 선택성이 높은 에칭을 행한다.
이러한 인큐베이션 타임 차(ΔT)가 존재하는 것은, 불소 함유 가스로 에칭되기 어려운 자연 산화막으로서의 SiO2막이, 제1 막보다도 제2 막의 표면에 많이 형성되기 때문이라고 생각된다.
인큐베이션 타임은, 에칭 시의 피처리체의 온도(에칭 온도)에 의해 조정할 수 있고, 제1 막과 제2 막에서 충분한 인큐베이션 타임 차(ΔT)가 형성되도록 에칭 온도를 설정하는 것이 바람직하다. 이때, 제1 막의 에칭에 필요한 시간이, 제2 막의 인큐베이션 타임(T2) 이하, 즉 인큐베이션 기간인 것이 보다 바람직하다. 이에 의해, 제2 막을 거의 에칭하지 않고, 제1 막을 제2 막에 대하여 고선택비로 에칭할 수 있다.
본 예에서는, 상술한 바와 같이 저Ge 농도의 제2 막으로서 Ge 0％인 Si막도 허용하지만, 제1 막 및 제2 막 모두 SiGe막일 때 더욱 효과를 발휘한다. 또한, 구체적인 수치로서는, 고Ge 농도의 제1 막은, Ge 농도가 20 내지 50at％의 범위인 것이 바람직하고, 25 내지 35at％가 보다 바람직하고, 예를 들어 30at％이다. 또한, 제2 막은, Ge 농도가 0 내지 20at％(20at％는 포함하지 않음)의 범위인 것이 바람직하고, 5 내지 15at％가 보다 바람직하고, 예를 들어 10at％이다.
본 실시 형태에서, 에칭 온도는 100℃ 이상의 고온 영역인 것이 바람직하고, 100 내지 125℃가 보다 바람직하다. 가장 바람직한 것은 120℃이다. SiGe막은, 불소 함유 가스, 예를 들어 ClF3 가스로 에칭할 경우, 온도가 낮을수록 에칭되기 쉬워지는 경향이 있으며, 자연 산화막도 에칭되기 쉬워진다. SiGe의 막질에 따라 다르지만, 80℃ 부근에서는, 저Ge 농도의 SiGe막에서도 표면의 자연 산화막이 에칭되기 쉬워지고, 인큐베이션 타임이 짧아, 인큐베이션 타임 차를 취하기 어려워진다. 이에 반해, 100℃ 이상의 고온 영역에서는, SiGe막의 표면의 자연 산화막 및 그 막 자체의 에칭 레이트가 저하되어, 저Ge 농도의 SiGe막에서는 자연 산화막도 에칭되기 어려워지고, 저Ge 농도의 제2 막의 인큐베이션 타임을 길게 할 수 있어, 인큐베이션 타임 차를 길게 취할 수 있다. 특히, 120℃ 부근에서는, Ge가 10at％인 SiGe막은 인큐베이션 타임을 10min 정도로 충분히 길게 할 수 있어, 에칭 시간이 10min 정도까지, 저Ge 농도의 제2 막을 거의 에칭하지 않고, 예를 들어 30at％의 고Ge 농도의 제1 막을 고선택비로 에칭할 수 있다. 단, 에칭 온도가 130℃ 이상이 되면, 고Ge 농도의 제1 막도 에칭되기 어려워져버린다.
에칭 시의 압력은 10 내지 1000mTorr(1.33 내지 133Pa)의 범위가 바람직하고, 예를 들어 120mTorr(16Pa)이다.
이어서, 제1 실시 형태의 제1 예의 실험 결과에 대해서 설명한다.
여기에서는, 에칭 가스로서 ClF3 가스를 사용하고, Ge 농도가 10at％인 SiGe막(Si-10％ Ge막)과, Ge 농도가 30at％인 SiGe막(Si-30％ Ge막)에 대해서, 에칭 온도를 80℃, 100℃, 120℃로 변화시켜, 에칭 시간과 에칭양의 관계를 구하였다. 그 결과를 도 2에 도시한다. 또한, 도 3은, 도 2의 일부를 확대해서 도시하는 도면이다.
이들 도면에 도시한 바와 같이, Si-10％ Ge막 및 Si-30％ Ge막 모두, 80℃에서는 에칭양이 많고, 또한, 어느 온도에서든 Si-30％ Ge막이 Si-10％ Ge막보다도 더 에칭양이 많은 것을 알 수 있다. 또한, 80℃에서는, Si-10％ Ge막 및 Si-30％ Ge막 모두 인큐베이션 타임은 짧아, Si-10％ Ge막도 단시간에 에칭이 개시되어, 600sec(10min) 동안에 Si-10％ Ge막의 에칭양이 10nm 이상이 되는 것을 알 수 있다. 이에 반해, 에칭 온도가 100℃에서는, Si-10％ Ge막의 인큐베이션 타임이 100sec이며, Si-30％ Ge막과의 인큐베이션 타임 차를 이용한 에칭이 가능한 것을 알 수 있다. 또한, 에칭 시간이 600sec(10min)이어도, Si-10％ Ge막의 에칭양이 3nm 정도로, Si-10％ Ge막의 에칭을 억제하고 Si-30％ Ge막을 에칭할 수 있었다. 또한, 에칭 온도가 120℃에서는, Si-10％ Ge막의 인큐베이션 타임이 600sec(10min)로, 600sec라는 장기간, Si-30％ Ge막을 Si-10％ Ge막에 대한 선택비가 무한대로 에칭할 수 있음이 확인되었다. 또한, 에칭 온도가 120℃에서는, 에칭 시간이 1200sec이어도 Si-10％ Ge막의 에칭양은 5nm 정도로 적었다.
이어서, 본 실시 형태의 제2 예에 대해서 설명한다. 제2 예는, 제1 SiGe계 재료로서의, 상대적으로 Ge 농도가 높은 SiGe로 이루어지는 제1 막과, 제2 SiGe계 재료로서의, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Ge가 0％인 Si막으로 이루어지는 제2 막을 갖는 피처리체를 준비하고, 피처리체에 에칭 가스로서 불소 함유 가스 및 NH3 가스를 공급하여, 제2 막을 제1 막에 대하여 선택적으로 에칭한다. 즉, 제1 예와는 반대로, Ge 농도가 높은 제1 막에 대하여 Ge 농도가 낮은 제2 막을 선택적으로 에칭한다. 이때, 제1 막이 거의 에칭되지 않고, 제2 막의 제1 막에 대한 선택비가 5 이상인 것이 바람직하다.
이렇게 에칭 가스로서 NH3 가스를 가함으로써, Ge 농도의 차이가 반전되는 것은, 불소 함유 가스에 NH3 가스가 첨가됨으로써, 표면의 자연 산화막인 SiO2가 더 에칭되기 쉬워지기 때문이다. 불소 함유 가스로서는, 제1 예와 마찬가지로, ClF3 가스, F2 가스, IF7 가스 등을 사용할 수 있다. 불소 함유 가스와 NH3 가스의 비율은 1/500 내지 1의 범위가 바람직하다.
본 예에서도, 제1 막 및 제2 막의 Ge 농도는 제1 예와 동일하고, 에칭되는 측이 상이할 뿐이다. 에칭 온도에 대해서도 마찬가지이며, 100℃ 이상이 바람직하고, 100 내지 125℃가 더욱 바람직하고, 120℃가 가장 바람직하다.
<제2 실시 형태>
이어서, 제2 실시 형태에 대해서 설명한다.
본 실시 형태에서는, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리 기판에 대하여, 에칭 가스, 예를 들어 불소 함유 가스를 포함하는 가스를 공급하여, 제1 SiGe계 재료 및 제2 SiGe계 재료의 한쪽이 에칭되고, 다른 쪽이 실질적으로 에칭되지 않는 에칭 시간에서의 에칭 처리와, 처리 공간의 퍼지를 복수회 반복하여, 제1 SiGe계 재료 및 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다. 또한, 본 실시 형태에서도, SiGe계 재료로서는, Ge가 0％인 경우(즉 Si인 경우)도 포함한다.
본 실시 형태의 제1 예는, 제1 SiGe계 재료로서의, 상대적으로 Ge 농도가 높은 SiGe로 이루어지는 제1 막과, 제2 SiGe계 재료로서의, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Ge가 0％인 Si막으로 이루어지는 제2 막을 갖는 피처리체를 준비하고, 도 4에 도시한 바와 같이, 피처리체에 에칭 가스로서 불소 함유 가스를 공급하여, 제1 막이 에칭되고, 제2 막이 실질적으로 에칭되지 않는 에칭 시간에서의 에칭 공정(S1)과, 처리 공간의 퍼지 공정(S2)을 소정 횟수 반복한다. 처리 공간의 퍼지 공정(S2)은, 처리 공간을 규정하는 처리 용기를 진공화함으로써 행할 수 있다. 진공화와 함께 처리 공간에 퍼지 가스로서 불활성 가스를 공급해도 된다. 이와 같이, 에칭 공정(S1)과 퍼지 공정(S2)을 소정 횟수 반복함으로써, 제2 막을 거의 에칭하지 않고, 제1 막을 제2 막에 대하여 고선택비로 에칭할 수 있다. 이때, 제2 막이 거의 에칭되지 않고, 제1 막의 제2 막에 대한 선택비가 5 이상인 것이 바람직하다.
1회의 에칭 공정(S1)은, 제2 막의 인큐베이션 기간 내에서 제1 막이 에칭되는 기간에서 종료되는 것이 바람직하다. 이에 의해, 에칭 공정(S1)을 반복해도 제2 막의 표면의 자연 산화막을 거의 에칭하지 않고, 제1 막만 반복해서 에칭하여 원하는 에칭양으로 할 수 있다. 따라서, 본 예에서는, 제1 막 및 제2 막의 인큐베이션 타임 차가 작아도, 실질적으로 제1 막만을 원하는 양으로 에칭할 수 있으므로, 제1 실시 형태보다도 온도 마진이 넓다.
불소 함유 가스로서는, 제1 실시 형태와 마찬가지로, ClF3 가스, F2 가스, IF7 가스 등을 사용할 수 있다. 또한, 불소 함유 가스 이외에, Ar 가스 등의 불활성 가스를 공급해도 된다.
상술한 바와 같이 저Ge 농도의 제2 막으로서 Ge 0％인 Si막도 허용하지만, 제1 막 및 제2 막 모두 SiGe막일 때 더욱 효과를 발휘한다. 또한, 구체적인 수치로서는, 고Ge 농도의 제1 막은, Ge 농도가 20 내지 50at％의 범위인 것이 바람직하고, 25 내지 35at％가 보다 바람직하고, 예를 들어 30at％이다. 또한, 제2 막은, Ge 농도가 0 내지 20at％(20at％를 포함하지 않음)의 범위인 것이 바람직하고, 5 내지 15at％가 보다 바람직하고, 예를 들어 10at％이다.
상술한 바와 같이, 에칭 온도의 마진은 제1 실시 형태보다도 넓지만, 본 예에서도, 에칭 온도는, 100℃ 이상인 것이 바람직하고, 100 내지 125℃가 보다 바람직하다. 가장 바람직한 것은 120℃이다.
본 예에서, 1회의 에칭 공정(S1)의 시간은 1 내지 10sec, 1회의 퍼지 공정(S2)의 시간은 5 내지 30sec이 바람직하다. 또한, 에칭 시의 압력은 10 내지 1000mTorr(1.33 내지 133Pa)의 범위가 바람직하고, 예를 들어 120mTorr(16Pa)이다.
이어서, 본 실시 형태의 제2 예에 대해서 설명한다. 제2 예는, 제1 SiGe계 재료로서의, 상대적으로 Ge 농도가 높은 SiGe로 이루어지는 제1 막과, 제2 SiGe계 재료로서의, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Ge가 0％인 Si막으로 이루어지는 제2 막을 갖는 피처리체를 준비하고, 피처리체에 에칭 가스로서 불소 함유 가스 및 NH3 가스를 공급하여, 제2 막이 에칭되고, 제1 막이 실질적으로 에칭되지 않는 에칭 시간에서의 에칭 공정과, 처리 공간의 퍼지 공정을 소정 횟수 반복한다. 즉, 제1 예와는 반대로, Ge 농도가 높은 제1 막에 대하여 Ge 농도가 낮은 제2 막을 선택적으로 에칭한다. 이때, 제1 막이 거의 에칭되지 않고, 제2 막의 제1 막에 대한 선택비가 5 이상인 것이 바람직하다.
이와 같이, 에칭 가스로서 NH3 가스를 가함으로써, 제1 실시 형태의 제2 예와 마찬가지의 원리로 Ge 농도의 차이가 반전된다.
<제3 실시 형태>
이어서, 제3 실시 형태에 대해서 설명한다.
본 실시 형태에서는, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리 기판에 대하여, 저온 영역에서 에칭 가스, 예를 들어 불소 함유 가스를 포함하는 가스를 공급하여, 제1 SiGe계 재료 및 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭한다. 본 실시 형태에서는 인큐베이션 타임 차를 이용하는 제1 실시 형태와는 달리, 양자의 에칭양의 차에 의해 선택성을 확보한다. 또한, 본 실시 형태에서 SiGe계 재료로서는, Ge가 0％인 경우(즉 Si인 경우)도 포함한다.
본 실시 형태의 제1 예는, 제1 SiGe계 재료로서의, 상대적으로 Ge 농도가 높은 SiGe로 이루어지는 제1 막과, 제2 SiGe계 재료로서의, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Ge가 0％인 Si막으로 이루어지는 제2 막을 갖는 피처리체를 준비하고, 피처리체에 에칭 가스로서 불소 함유 가스를 공급하여, 제1 막을 제2 막에 대하여 선택적으로 에칭한다. 불소 함유 가스 이외에, Ar 가스 등의 불활성 가스를 공급해도 된다. 이때, 제2 막이 거의 에칭되지 않고, 제1 막의 제2 막에 대한 선택비가 5 이상인 것이 바람직하다.
불소 함유 가스로서는, ClF3 가스, F2 가스, IF7 가스 등을 사용할 수 있다.
이때, 에칭 가스로서 상기와 같은 불소 함유 가스를 사용하면, Ge 농도가 높은 제1 막이, Ge 농도가 작은 제2 막보다 더 에칭되기 쉽기 때문에, 이 화학 반응성의 차이에 의해 제1 막을 제2 막에 대하여 선택적으로 에칭할 수 있다.
에칭 시의 압력은 10 내지 1000mTorr(1.33 내지 133Pa)의 범위가 바람직하고, 예를 들어 120mTorr(16Pa)이다.
본 실시 형태에서, 에칭 온도는 저온 영역이며, 60℃ 이하인 것이 바람직하다. 보다 바람직하게는 0 내지 60℃의 범위이다.
그 이유에 대해서, 실제로 온도와 에칭양의 관계를 파악한 도 5 및 도 6에 기초하여 이하에 설명한다.
도 5는, Ge 농도가 0％인 Si막을 불소 함유 가스인 ClF3 가스로 에칭했을 때의, 에칭양의 온도 의존성을 도시하는 도면이며, 20 내지 120℃의 각 온도에서 에칭 시간을 30sec로 해서 에칭했을 때의 에칭양의 경향을 나타내고 있다. 또한, Si막의 에칭 조건은, ClF3 가스 유량: 20 내지 500sccm, Ar 가스 유량: 100 내지 1000sccm, 압력: 500 내지 3000mTorr로 하였다. 이 도면에 도시하는 바와 같이, Si막의 에칭양은 온도에 대하여 선형성을 갖지 않아, 80℃ 부근의 중온 영역에서 에칭양이 많고, 60℃ 이하 및 100℃ 이상에서는 에칭양이 적은 경향이 있다. 특히, 60℃ 이하에서는 Si막의 에칭양이 보다 적게 되어 있다. 이러한 경향은, ClF3 가스에서의 Si막 에칭에서는 화학 흡착의 특성이 강하게 영향을 미치고 있기 때문이라고 생각된다. 이 경향은, Ge량이 적은 SiGe막(예를 들어 Si-10％ Ge막)에서도 마찬가지라고 생각된다.
한편, 도 6은, Ge 농도가 30at％인 SiGe막(Si-30％ Ge막)을 ClF3 가스로 에칭했을 때의, 에칭양의 온도 의존성을 도시하는 도면이며, 20 내지 120℃의 각 온도에서 에칭 시간을 30sec으로 해서 에칭했을 때의 에칭양을 나타내고 있다. 또한, Si-30％ Ge막의 에칭 조건은, ClF3 가스 유량: 1 내지 100sccm, Ar 가스 유량: 100 내지 1000sccm, 압력: 10 내지 1000mTorr로 하였다. 이 도면으로부터, Si-30％ Ge막의 에칭에서는 물리 흡착 특성이 강한 것처럼 보이고, 에칭양은 온도에 대하여 선형성을 가져, 온도가 낮을수록 에칭양이 증가하는 경향이 보인다.
도 5, 도 6으로부터, Si-30％ Ge막의 에칭양이 많아지고, Si막의 에칭양이 적어지는 60℃ 이하의 저온 영역에서, 고온 영역보다도 Si막에 대한 Si-30％ Ge막의 에칭 선택비를 높게 할 수 있으며, 그 값은 온도가 낮아질수록 커지는 경향이 파악된다. 후술하는 도 7에 도시하는 바와 같이, Si막과 유사한 에칭 경향을 나타내는 Si-10％ Ge막에 대한 Si-30％ Ge막의 에칭 선택비는 20 이상이라는 높은 값을 나타낸다. 도 5, 도 6에서는 20℃까지의 데이터밖에 없지만, 이들 도면의 경향에서 보면, 적어도 0℃까지는 높은 선택비가 얻어질 것으로 생각된다. 이와 같이, 바람직하게는 60℃ 이하, 보다 바람직하게는 0 내지 60℃, 나아가 20 내지 60℃의 저온 영역에서, Ge 농도가 상대적으로 높은 SiGe로 이루어지는 제1 막을, 상대적으로 Ge 농도가 낮은(0％도 포함함) SiGe로 이루어지는 제2 막에 대하여, 인큐베이션 타임 차를 이용하지 않고, 매우 높은 선택비로 에칭할 수 있다.
또한, 온도가 높을수록 Si-30％ Ge막의 에칭양이 감소하기 때문에, Si막에 대한 Si-30％ Ge막의 에칭 선택비에는 불리하게 작용하지만, 100℃ 이상에서는 80℃ 부근보다도 Si막의 에칭양이 저하된다. 이 때문에, 100℃ 이상의 고온 영역에서도, 인큐베이션 타임 차를 이용하지 않아도 Si막에 대한 Si-30％ Ge막의 에칭 선택비를 비교적 높게 할 수 있다. 단, 제1 실시 형태에서 기재한 바와 같이, 고온 영역에서는 인큐베이션 타임 차를 이용함으로써, 제1 막을 제2 막에 대하여 보다 높은 선택성으로 에칭할 수 있다.
이어서, 제3 실시 형태의 제1 예의 실험 결과에 대해서 설명한다.
우선, 에칭 가스로서 ClF3 가스를 사용하고, Ge 농도가 10at％인 SiGe막(Si-10％ Ge막)과, Ge 농도가 30at％인 SiGe막(Si-30％ Ge막)에 대해서, 저온 영역인 35℃와 고온 영역인 120℃에서 에칭하였다. 도 7은, 이때의 Si-30％ Ge막의 에칭양을 횡축에 취하고, Si-10％ Ge막의 에칭양을 종축에 취하여, 35℃에서 에칭한 경우와 120℃에서 에칭한 경우를 플롯한 도면이다. 또한, 이때의 에칭 조건은, ClF3 가스 유량: 1 내지 100sccm, Ar 가스 유량: 100 내지 1000sccm, 압력: 10 내지 1000mTorr로 하였다. 이 도면에 도시하는 바와 같이, Si-10％ Ge막에 대한 Si-30％ Ge막의 에칭 선택비는, 35℃의 경우에는 24.6이며, 120℃의 경우에는 11.2이었다. 이 결과로부터, 저온 영역에서 20 이상이라는 높은 에칭 선택비가 얻어지고, 고온 영역에서도 저온 영역만큼은 아니지만 10 이상의 에칭 선택비가 얻어지는 것이 확인되었다.
<제1 및 제2 실시 형태가 적용되는 피처리체의 구조예>
이어서, 제1 및 제2 실시 형태가 적용되는 피처리체의 구조예에 대해서 설명한다. 피처리체는 전형적으로는 반도체 웨이퍼(이하, 간단히 웨이퍼라고 기재함)이다.
도 8a, 도 8b는, 피처리체의 구조의 제1 예를 나타내는 도면이다.
본 예에서는, 도 8a에 도시하는 바와 같이, Si 기판 등의 반도체 기판(1) 상에, 에칭 대상인 제1 막으로서 고Ge 농도 SiGe막(예를 들어 Ge 농도 30at％)(11)과, 제2 막으로서 저Ge 농도 SiGe막(예를 들어 Ge 농도 10at％)(12)의 적층 구조가 형성되어 구성되어 있다. 구체적으로는, 반도체 기판(1) 상에 저Ge 농도 SiGe막(12)과 고Ge 농도 SiGe막(11)이 순서대로 적층되어, 최상단이 저Ge 농도 SiGe막(12)으로 되어 있고, 그 위에 예를 들어 SiO2막으로 이루어지는 에칭 마스크(13)가 형성되어 있다. 저Ge 농도 SiGe막(12)과 고Ge 농도 SiGe막(11)의 적층수는 1회 이상이면 된다.
이 상태에서, 피처리체를 소정 온도로 유지하고, 제1 실시 형태의 제1 예와 같이, ClF3 가스 등의 불소 함유 가스를 공급하거나, 또는, 제2 실시 형태의 제1 예와 같이, 불소 함유 가스의 공급과 퍼지를 반복함으로써, 고Ge 농도 SiGe막(11)을 에칭하여, 예를 들어 도 8b의 상태로 한다. 이때, 저Ge 농도 SiGe막(12)은 거의 에칭되지 않는다. 도 8b에서는, 고Ge 농도 SiGe막(11)의 일부를 에칭하고 있지만, 전부 에칭해도 된다. 또한, 저Ge 농도 SiGe막(12) 대신에 Si막을 사용해도 된다.
도 9a, 도 9b는, 피처리체의 구조의 제2 예를 나타내는 도면이다.
본 예에서는, 도 9a에 도시하는 바와 같이, Si 기판 등의 반도체 기판(21) 상에, 절연막(도시하지 않음)을 개재하여, 에칭 대상인 제1 막으로서 고Ge 농도 SiGe막(예를 들어 Ge 농도 30at％)(31)과, Si막(32)의 적층 구조(30)가 형성되고, 적층 구조(30)의 양측에 반도체 기판(21)의 소스 및 드레인에 대응하는 부분에, Low-k막 등의 절연막(41)을 개재하여, 보호층으로서 기능하고, 제2 막이 되는 저Ge 농도 SiGe막(예를 들어 Ge 농도 10at％)(42)과, 그 외측에 마련된 고Ge 농도 SiGe막(예를 들어 Ge 농도 30at％)(43)을 갖는다. 적층 구조(30)는, 반도체 기판(21) 상에 Si막(32)과 고Ge 농도 SiGe막(31)이 순서대로 적층되어, 최상단이 Si막(32)으로 되어 있고, 그 위에 예를 들어 SiO2막으로 이루어지는 에칭 마스크(33)가 형성되어 있다.
이 상태에서, 피처리체를 소정 온도로 유지하고, 제1 실시 형태의 제1 예와 같이, ClF3 가스 등의 불소 함유 가스를 공급하거나, 또는, 제2 실시 형태의 제1 예와 같이, 불소 함유 가스의 공급과 퍼지를 반복함으로써, 고Ge 농도 SiGe막(31)을 에칭하여, 예를 들어 도 9b의 상태로 한다. 이때, 저Ge 농도 SiGe막(42)은 거의 에칭되지 않고, 보호층으로서 기능하여, 고Ge 농도 SiGe막(예를 들어 Ge 농도 30at％)(43)이 에칭되지 않도록 한다.
또한, 상기 2개의 구조예에서, 제1 실시 형태 및 제2 실시 형태의 제2 예의 경우에는, 고Ge 농도 SiGe막과 저Ge 농도 SiGe막(또는 Si막)이 반전된 상태가 된다.
<처리 시스템>
이어서, 제1 실시 형태 및 제2 실시 형태의 실시에 사용하는 에칭 장치를 탑재한 처리 시스템의 일례에 대해서 설명한다.
도 10은, 처리 시스템의 일례를 나타내는 개략 구성도이다. 이 처리 시스템(100)은, 상기 구조예에 나타내는 구조를 갖는 피처리체로서의 웨이퍼(W)를 반출입하는 반출입부(102)와, 반출입부(102)에 인접시켜 마련된 2개의 로드 로크실(103)과, 각 로드 로크실(103)에 각각 인접해서 마련된, 웨이퍼(W)에 대하여 열처리를 행하는 열처리 장치(104)와, 각 열처리 장치(104)에 각각 인접해서 마련된, 웨이퍼(W)에 대하여 에칭을 행하는 에칭 장치(105)와, 제어부(106)를 구비하고 있다.
반출입부(102)는, 웨이퍼(W)를 반송하는 제1 웨이퍼 반송 기구(111)가 내부에 마련된 반송실(112)을 갖고 있다. 제1 웨이퍼 반송 기구(111)는, 웨이퍼(W)를 대략 수평으로 보유 지지하는 2개의 반송 암(111a, 111b)을 갖고 있다. 반송실(112)의 길이 방향의 측부에는, 적재대(113)가 마련되어 있고, 이 적재대(113)에는, FOUP 등의 복수매의 웨이퍼(W)를 수용하는 캐리어(C)가 예를 들어 3개 접속할 수 있도록 되어 있다. 또한, 반송실(112)에 인접하여, 웨이퍼(W)의 얼라인먼트를 행하는 얼라인먼트 챔버(114)가 마련되어 있다.
반출입부(102)에 있어서, 웨이퍼(W)는, 반송 암(111a, 111b)에 의해 보유 지지되고, 제1 웨이퍼 반송 기구(111)의 구동에 의해 대략 수평면 내에서 직진 이동, 또한 승강됨으로써, 원하는 위치로 반송된다. 그리고, 적재대(113) 상의 캐리어(C), 얼라인먼트 챔버(114), 로드 로크실(103)에 대하여 각각 반송 암(111a, 111b)이 진퇴함으로써, 반출입되도록 되어 있다.
각 로드 로크실(103)은, 반송실(112)과의 사이에 각각 게이트 밸브(116)가 개재된 상태에서, 반송실(112)에 각각 연결되어 있다. 각 로드 로크실(103) 내에는, 웨이퍼(W)를 반송하는 제2 웨이퍼 반송 기구(117)가 마련되어 있다. 또한, 로드 로크실(103)은, 소정의 진공도까지 진공화 가능하게 구성되어 있다.
제2 웨이퍼 반송 기구(117)는, 다관절 암 구조를 갖고 있으며, 웨이퍼(W)를 대략 수평으로 보유 지지하는 피크를 갖고 있다. 이 제2 웨이퍼 반송 기구(117)에서는, 다관절 암을 오므린 상태에서 피크가 로드 로크실(103) 내에 위치하고, 다관절 암을 신장시킴으로써, 피크가 열처리 장치(104)에 도달하고, 더 신장시킴으로써 에칭 장치(105)에 도달하는 것이 가능하게 되어 있어, 웨이퍼(W)를 로드 로크실(103), 열처리 장치(104) 및 에칭 장치(105) 사이에서 반송하는 것이 가능하게 되어 있다.
제어부(106)는, 전형적으로는 컴퓨터로 이루어지며, 처리 시스템(100)의 각 구성부를 제어하는 CPU를 갖는 주제어부와, 입력 장치(키보드, 마우스 등), 출력 장치(프린터 등), 표시 장치(디스플레이 등), 기억 장치(기억 매체)를 갖고 있다. 제어부(106)의 주제어부는, 예를 들어 기억 장치에 내장된 기억 매체 또는 기억 장치에 세트된 기억 매체에 기억된 처리 레시피에 기초하여, 처리 시스템(100)에, 소정의 동작을 실행시킨다.
이러한 처리 시스템(100)에서는, 상기 구조가 형성된 웨이퍼(W)를 복수매 캐리어(C) 내에 수납해서 처리 시스템(100)에 반송한다. 처리 시스템(100)에서는, 대기측의 게이트 밸브(116)를 개방한 상태에서 반출입부(102)의 캐리어(C)로부터 제1 웨이퍼 반송 기구(111)의 반송 암(111a, 111b)의 어느 것에 의해 웨이퍼(W)를 1매 로드 로크실(103)에 반송하고, 로드 로크실(103) 내의 제2 웨이퍼 반송 기구(117)의 피크에 전달한다.
그 후, 대기측의 게이트 밸브(116)를 폐쇄하여 로드 로크실(103) 내를 진공 배기하고, 이어서 게이트 밸브(154)를 개방하여, 피크를 에칭 장치(105)까지 신장시켜 웨이퍼(W)를 에칭 장치(105)에 반송한다.
그 후, 피크를 로드 로크실(103)로 되돌리고, 게이트 밸브(154)를 폐쇄하고, 에칭 장치(105)에서 상술한 에칭 방법에 의해, 예를 들어 고Ge 농도 SiGe막의 에칭 처리를 행한다.
에칭 처리가 종료된 후, 게이트 밸브(122, 154)를 개방하여, 제2 웨이퍼 반송 기구(117)의 피크에 의해 에칭 처리 후의 웨이퍼(W)를 열처리 장치(104)에 반송하고, 에칭 잔사 등을 가열 제거한다.
열처리 장치(104)에서의 열처리가 종료된 후, 제1 웨이퍼 반송 기구(111)의 반송 암(111a, 111b)의 어느 것에 의해 캐리어(C)로 되돌린다. 이에 의해, 1매의 웨이퍼의 처리가 완료된다.
또한, 에칭 잔사 등을 제거할 필요가 없을 경우에는, 열처리 장치(104)를 마련하지 않아도 되며, 그 경우에는, 에칭 처리가 종료된 후의 웨이퍼(W)를 제2 웨이퍼 반송 기구(117)의 피크에 의해 로드 로크실(103)에 퇴피시키고, 제1 웨이퍼 반송 기구(111)의 반송 암(111a, 111b)의 어느 것에 의해 캐리어(C)로 되돌리면 된다.
<에칭 장치>
이어서, 제1 및 제2 실시 형태의 제1 예의 에칭 방법을 실시하기 위한 에칭 장치(105)의 일례에 대해서 상세하게 설명한다.
도 11은 에칭 장치(105)의 일례를 도시하는 단면도이다. 도 11에 도시한 바와 같이, 에칭 장치(105)는, 처리 공간을 규정하는 처리 용기로서의 밀폐 구조의 챔버(140)를 구비하고 있고, 챔버(140)의 내부에는, 웨이퍼(W)를 대략 수평으로 한 상태에서 적재시키는 적재대(142)가 마련되어 있다. 또한, 에칭 장치(105)는, 챔버(140)에 에칭 가스를 공급하는 가스 공급 기구(143), 챔버(140) 내를 배기하는 배기 기구(144)를 구비하고 있다.
챔버(140)는, 챔버 본체(151)와 덮개부(152)에 의해 구성되어 있다. 챔버 본체(151)는, 대략 원통 형상의 측벽부(151a)와 저부(151b)를 갖고, 상부는 개구로 되어 있고, 이 개구가 덮개부(152)로 폐쇄된다. 측벽부(151a)와 덮개부(152)는, 시일 부재(도시하지 않음)에 의해 밀폐되어, 챔버(140) 내의 기밀성이 확보된다.
덮개부(152)는, 외측을 구성하는 덮개 부재(155)와, 덮개 부재(155)의 내측에 끼움 삽입되어, 적재대(142)에 면하도록 마련된 샤워 헤드(156)를 갖고 있다. 샤워 헤드(156)는 원통형을 이루는 측벽(157a)과 상부 벽(157b)을 갖는 본체(157)와, 본체(157)의 저부에 마련된 샤워 플레이트(158)를 갖고 있다. 본체(157)와 샤워 플레이트(158)의 사이에는 공간(159)이 형성되어 있다.
덮개 부재(155) 및 본체(157)의 상부 벽(157b)에는 공간(159)까지 관통해서 가스 도입로(161)가 형성되어 있고, 이 가스 도입로(161)에는 후술하는 가스 공급 기구(143)의 불소 함유 가스 공급 배관(171)이 접속되어 있다.
샤워 플레이트(158)에는 복수의 가스 토출 구멍(162)이 형성되어 있고, 가스 공급 배관(171) 및 가스 도입로(161)를 거쳐서 공간(159)에 도입된 가스가 가스 토출 구멍(162)으로부터 챔버(140) 내의 공간에 토출된다.
측벽부(151a)에는, 열처리 장치(104)와의 사이에서 웨이퍼(W)를 반출입하는 반출입구(153)가 마련되어 있고, 이 반출입구(153)는 게이트 밸브(154)에 의해 개폐 가능하게 되어 있다.
적재대(142)는, 평면으로 보아 대략 원형을 이루고 있고, 챔버(140)의 저부(151b)에 고정되어 있다. 적재대(142)의 내부에는, 적재대(142)의 온도를 조절하는 온도 조절기(165)가 마련되어 있다. 온도 조절기(165)는, 예를 들어 온도 조절용 매체(예를 들어 물 등)가 순환하는 관로를 구비하고 있고, 이러한 관로 내를 흐르는 온도 조절용 매체와 열교환이 행하여짐으로써, 적재대(142)의 온도가 조절되어, 적재대(142) 상의 웨이퍼(W)의 온도 제어가 이루어진다.
가스 공급 기구(143)는, ClF3 가스 등의 불소 함유 가스를 공급하는 불소 함유 가스 공급원(175) 및 Ar 가스 등의 불활성 가스를 공급하는 불활성 가스 공급원(176)을 갖고 있으며, 이들에는 각각 불소 함유 가스 공급 배관(171) 및 불활성 가스 공급 배관(172)의 일단이 접속되어 있다. 불소 함유 가스 공급 배관(171) 및 불활성 가스 공급 배관(172)에는, 배관의 개폐 동작 및 유량 제어를 행하는 유량 제어기(179)가 마련되어 있다. 유량 제어기(179)는 예를 들어 개폐 밸브 및 매스 플로우 컨트롤러에 의해 구성되어 있다. 불소 함유 가스 공급 배관(171)의 타단은, 상술한 바와 같이, 가스 도입로(161)에 접속되어 있다. 또한, 불활성 가스 공급 배관(172)의 타단은 불소 함유 가스 공급 배관(171)에 접속되어 있다.
따라서, 불소 함유 가스는, 불소 함유 가스 공급원(175)으로부터 불소 함유 가스 공급 배관(171)을 거쳐서 샤워 헤드(156) 내에 공급되고, 불활성 가스는, 불활성 가스 공급원(176)으로부터 불활성 가스 공급 배관(172) 및 불소 함유 가스 공급 배관(171)을 거쳐서 샤워 헤드(156)에 공급되고, 이들 가스는, 샤워 헤드(156)의 가스 토출 구멍(162)으로부터 챔버(140) 내의 웨이퍼(W)를 향해서 토출된다.
이들 가스 중 불소 함유 가스가 반응 가스이며, 불활성 가스는 희석 가스 및 퍼지 가스로서 사용된다. 불소 함유 가스를 단독 또는 불소 함유 가스와 불활성 가스를 혼합해서 공급함으로써, 원하는 에칭 성능을 얻을 수 있다.
배기 기구(144)는, 챔버(140)의 저부(151b)에 형성된 배기구(181)에 연결되는 배기 배관(182)을 갖고 있으며, 또한, 배기 배관(182)에 마련된, 챔버(140) 내의 압력을 제어하기 위한 자동 압력 제어 밸브(APC)(183) 및 챔버(140) 내를 배기하기 위한 진공 펌프(184)를 갖고 있다.
챔버(140)의 측벽에는, 챔버(140) 내의 압력을 계측하기 위한 압력계로서 2개의 캐패시턴스 마노미터(186a, 186b)가, 챔버(140) 내에 삽입되도록 마련되어 있다. 캐패시턴스 마노미터(186a)는 고압력용, 캐패시턴스 마노미터(186b)는 저압력용으로 되어 있다. 적재대(142)에 적재된 웨이퍼(W)의 근방에는, 웨이퍼(W)의 온도를 검출하는 온도 센서(도시하지 않음)가 마련되어 있다.
이러한 에칭 장치(105)에서는, 상술한 구조가 형성된 웨이퍼(W)를 챔버(140) 내에 반입하여, 적재대(142)에 적재한다. 그리고, 챔버(140) 내의 압력을, 10 내지 1000mTorr(1.33 내지 133Pa)의 범위, 예를 들어 120mTorr(16Pa)로 하고, 적재대(142)의 온도 조절기(165)에 의해 웨이퍼(W)를 바람직하게는 100℃ 이상, 보다 바람직하게는 100 내지 125℃, 가장 바람직하게는 120℃로 한다.
그리고, 제1 실시 형태의 제1 예에 의해 에칭을 행할 때는, 불소 함유 가스, 예를 들어 ClF3 가스를, 바람직하게는 1 내지 100sccm의 유량으로 챔버(140) 내에 공급하여, 고Ge 농도 SiGe막을 에칭한다. 이에 의해, 저Ge 농도 SiGe막 또는 Si막을 거의 에칭되지 않고, 이들에 대하여 고선택비로 고Ge 농도 SiGe막을 에칭할 수 있다. 이때, 불소 함유 가스와 함께, Ar 가스 등의 불활성 가스를, 예를 들어 100 내지 1000sccm의 유량으로 공급해도 된다. 에칭 종료 후, 챔버(140) 내를 불활성 가스로 퍼지하고, 웨이퍼(W)를 챔버(140)로부터 반출한다.
제2 실시 형태의 제1 예에 의해 에칭을 행할 때는, 불소 함유 가스, 예를 들어 ClF3 가스를, 바람직하게는 1 내지 100sccm의 유량으로 챔버(140) 내에 공급해서 고Ge 농도 SiGe막을 에칭하는 에칭 공정과, 챔버(140) 내의 처리 공간을, 진공화 또는 진공화와 불활성 가스의 공급의 병용에 의해 퍼지하는 퍼지 공정을 반복하여, 고Ge 농도 SiGe막을 원하는 에칭양으로 에칭한다. 이에 의해, 저Ge 농도 SiGe막 또는 Si막을 거의 에칭하지 않고, 이들에 대하여 고선택비로 고Ge 농도 SiGe막을 에칭할 수 있다. 이때, 에칭 공정에서, 불소 함유 가스와 함께, Ar 가스 등의 불활성 가스를, 예를 들어 100 내지 1000sccm의 유량으로 공급해도 된다. 에칭 종료 후, 챔버(140) 내를 불활성 가스로 퍼지하고, 웨이퍼(W)를 챔버(140)로부터 반출한다.
제1 및 제2 실시 형태의 제2 예에 의해 에칭을 행할 때는, 도 12에 도시하는 에칭 장치(105')에 의해 에칭을 행한다. 에칭 장치(105')는, 도 8의 에칭 장치(105)의 가스 공급 기구(143) 대신에, 불소 함유 가스 공급원(175), 불활성 가스 공급원(176) 및 NH3 가스 공급원(177)을 갖는 가스 공급 기구(143')를 갖는 것을 사용한다. NH3 가스 공급원(177)에는, NH3 가스 공급 배관(173)의 일단이 접속되어 있다. NH3 가스 공급 배관(173)의 타단은, 불소 함유 가스 공급 배관(171)에 접속되어 있다. NH3 가스 공급 배관(173)에는, 불소 함유 가스 공급 배관(171) 및 불활성 가스 공급 배관(172)과 마찬가지로, 유량 제어기(179)가 마련되어 있다.
이러한 에칭 장치(105')에 의해, 도 5, 도 6에 도시하는 2개의 구조예로부터, 고Ge 농도 SiGe막과 저Ge 농도 SiGe막(또는 Si막)이 반전된 상태의 구조를 갖는 웨이퍼(W)에 대해서, 불소 함유 가스 및 NH3 가스를 사용하여, 저Ge 농도 SiGe막(또는 Si막)을 고Ge 농도 SiGe막에 대하여 고선택비로 에칭할 수 있다.
<다른 적용>
이상, 실시 형태에 대해서 설명했지만, 금회 개시된 실시 형태는, 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 상기 실시 형태는, 첨부의 특허 청구 범위 및 그 주지를 일탈하지 않고, 다양한 형태로 생략, 치환, 변경되어도 된다.
예를 들어, 상기 실시 형태의 피처리체의 구조예는 어디까지나 예시이며, 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료(Ge가 0％인 경우를 포함함)를 갖는 피처리체라면 적용 가능하다. 또한, 상기 처리 시스템이나 개별적인 장치의 구조에 대해서도 예시에 지나지 않으며, 다양한 구성의 시스템이나 장치에 의해 본 발명의 에칭 방법을 실시할 수 있다.
1, 21; 반도체 기판 11; 고Ge 농도 SiGe막
12; 저Ge 농도 SiGe막 13; 에칭 마스크
30; 적층 구조 31; 고Ge 농도 SiGe막
32; Si막 33; 에칭 마스크
41; 절연막(Low-k막) 42; 저Ge 농도 SiGe막
43; 고Ge 농도 SiGe막 100; 처리 시스템
105, 105'; 에칭 장치 143, 143'; 처리 가스 공급 기구
175; 불소 함유 가스 공급원 W; 반도체 웨이퍼(피처리체)

Claims (17)

  1. 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 에칭 가스를 공급하고, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 상기 에칭 가스에 의한 에칭이 개시될 때까지의 인큐베이션 타임의 차를 이용하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭하는 에칭 방법.
  2. 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 에칭 가스를 공급하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽이 에칭되고, 다른 쪽이 실질적으로 에칭되지 않는 에칭 시간에서의 에칭 처리와, 처리 공간의 퍼지를 복수회 반복하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭하는 에칭 방법.
  3. 제2항에 있어서,
    상기 에칭 처리의 1회의 시간이 1 내지 10sec, 상기 퍼지의 1회의 시간이 5 내지 30sec인, 에칭 방법.
  4. 제1항에 있어서,
    상기 에칭 시의 온도는, 100℃ 이상인, 에칭 방법.
  5. 제4항에 있어서,
    상기 에칭 시의 온도는, 100 내지 125℃인, 에칭 방법.
  6. 서로 Ge 농도가 상이한 제1 SiGe계 재료와 제2 SiGe계 재료를 갖는 피처리체에 대하여, 저온 영역에서 에칭 가스를 공급하여, 상기 제1 SiGe계 재료 및 상기 제2 SiGe계 재료의 한쪽을 다른 쪽에 대하여 선택적으로 에칭하는 에칭 방법.
  7. 제6항에 있어서,
    상기 에칭 시의 온도는, 60℃ 이하인, 에칭 방법.
  8. 제7항에 있어서,
    상기 에칭 시의 온도는, 0 내지 60℃인, 에칭 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 에칭 가스는, 불소 함유 가스를 포함하는 가스인, 에칭 방법.
  10. 제9항에 있어서,
    상기 불소 함유 가스는, ClF3 가스, F2 가스, IF7 가스로 이루어지는 군에서 선택된 적어도 1종인, 에칭 방법.
  11. 제9항에 있어서,
    상기 제1 SiGe계 재료는, 상대적으로 Ge 농도가 높은 SiGe막으로 이루어지는 제1 막이며, 상기 제2 SiGe계 재료는, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Si막으로 이루어지는 제2 막이며, 에칭 가스로서 불소 함유 가스를 사용하여, 상기 제1 막을 상기 제2 막에 대하여 선택적으로 에칭하는, 에칭 방법.
  12. 제9항에 있어서,
    상기 제1 SiGe계 재료는, 상대적으로 Ge 농도가 높은 SiGe막으로 이루어지는 제1 막이며, 상기 제2 SiGe계 재료는, 상대적으로 Ge 농도가 낮은 SiGe막 또는 Si막으로 이루어지는 제2 막이며, 에칭 가스로서 불소 함유 가스 및 NH3 가스를 사용하여, 상기 제2 막을 상기 제1 막에 대하여 선택적으로 에칭하는, 에칭 방법.
  13. 제11항에 있어서,
    상기 피처리체는, 기판 상에 상기 제1 막과 상기 제2 막이 1회 이상 적층되어 구성되어 있는, 에칭 방법.
  14. 제11항에 있어서,
    상기 피처리체는, 기판 상에, 에칭 대상으로서의 상기 제1 막을 갖는 구조부와, 상기 구조부의 외측에 마련된 상기 제1 막과 동등한 Ge 농도를 갖는 비에칭 대상 SiGe막과, 상기 구조부와 상기 비에칭 대상 SiGe막의 사이에 상기 비에칭 대상 막의 보호층으로서 마련된 상기 제2 막이 형성되어 있는, 에칭 방법.
  15. 제1항 내지 제8항 중 어느 한 항에 있어서,
    에칭 시의 압력이 1.33 내지 133Pa인, 에칭 방법.
  16. 제11항에 있어서,
    상기 제1 막은 Ge 농도가 20 내지 50at％이며, 상기 제2 막은 Ge 농도가 0 내지 20at％인, 에칭 방법.
  17. 제16항에 있어서,
    상기 제1 막은 Ge 농도가 25 내지 35at％이며, 상기 제2 막은 Ge 농도가 5 내지 15at％인, 에칭 방법.
KR1020190007252A 2018-01-22 2019-01-21 에칭 방법 KR102208871B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2018-007909 2018-01-22
JP2018007909 2018-01-22
JP2018224206A JP7145740B2 (ja) 2018-01-22 2018-11-29 エッチング方法
JPJP-P-2018-224206 2018-11-29

Publications (2)

Publication Number Publication Date
KR20190089749A true KR20190089749A (ko) 2019-07-31
KR102208871B1 KR102208871B1 (ko) 2021-01-27

Family

ID=67472709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190007252A KR102208871B1 (ko) 2018-01-22 2019-01-21 에칭 방법

Country Status (3)

Country Link
JP (1) JP7145740B2 (ko)
KR (1) KR102208871B1 (ko)
TW (1) TWI791741B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7345334B2 (ja) * 2019-09-18 2023-09-15 東京エレクトロン株式会社 エッチング方法及び基板処理システム
CN115605982A (zh) 2020-04-21 2023-01-13 普莱克斯技术有限公司（Us） 用于硅锗层的气相选择性蚀刻的新型方法
WO2023017696A1 (ja) * 2021-08-10 2023-02-16 昭和電工株式会社 エッチング方法及び半導体素子の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138653B2 (ko) 1978-09-27 1986-08-30 Nippon Electric Co
JP2003077888A (ja) 2001-08-31 2003-03-14 Shibaura Mechatronics Corp ＳｉＧｅ膜のエッチング方法
KR20080064816A (ko) * 2005-08-30 2008-07-09 도쿄엘렉트론가부시키가이샤 Ｓｉ함유 막의 선택적 증착을 위한 단절 증착 프로세스
JP2009510750A (ja) 2005-09-30 2009-03-12 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング シリコンを促進エッチングする方法
JP2013225604A (ja) 2012-04-23 2013-10-31 Hitachi High-Technologies Corp ドライエッチング方法
US20160225637A1 (en) * 2015-02-03 2016-08-04 Tokyo Electron Limited Etching method and storage medium
KR20170069248A (ko) * 2014-10-09 2017-06-20 도쿄엘렉트론가부시키가이샤 에칭 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005004877A1 (de) * 2005-02-03 2006-08-10 Robert Bosch Gmbh Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
US8404594B2 (en) * 2005-05-27 2013-03-26 Freescale Semiconductor, Inc. Reverse ALD
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
JP6138653B2 (ja) * 2013-10-08 2017-05-31 株式会社日立ハイテクノロジーズ ドライエッチング方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138653B2 (ko) 1978-09-27 1986-08-30 Nippon Electric Co
JP2003077888A (ja) 2001-08-31 2003-03-14 Shibaura Mechatronics Corp ＳｉＧｅ膜のエッチング方法
KR20080064816A (ko) * 2005-08-30 2008-07-09 도쿄엘렉트론가부시키가이샤 Ｓｉ함유 막의 선택적 증착을 위한 단절 증착 프로세스
JP2009510750A (ja) 2005-09-30 2009-03-12 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング シリコンを促進エッチングする方法
JP2013225604A (ja) 2012-04-23 2013-10-31 Hitachi High-Technologies Corp ドライエッチング方法
KR20170069248A (ko) * 2014-10-09 2017-06-20 도쿄엘렉트론가부시키가이샤 에칭 방법
US20160225637A1 (en) * 2015-02-03 2016-08-04 Tokyo Electron Limited Etching method and storage medium
JP2016143781A (ja) 2015-02-03 2016-08-08 東京エレクトロン株式会社 エッチング方法
KR20160095617A (ko) * 2015-02-03 2016-08-11 도쿄엘렉트론가부시키가이샤 에칭 방법

Also Published As

Publication number Publication date
TWI791741B (zh) 2023-02-11
JP2019129313A (ja) 2019-08-01
JP7145740B2 (ja) 2022-10-03
KR102208871B1 (ko) 2021-01-27
TW201941283A (zh) 2019-10-16

Similar Documents

Publication Publication Date Title
CN110071040B (zh) 蚀刻方法
TW201701348A (zh) 蝕刻方法
KR102316179B1 (ko) 기판 처리 방법 및 기억 매체
US11127597B2 (en) Etching method
US20200098575A1 (en) Etching Method, Etching Apparatus, and Storage Medium
KR102208871B1 (ko) 에칭 방법
US9691630B2 (en) Etching method
TW201624564A (zh) 蝕刻方法
JP5881612B2 (ja) 半導体装置の製造方法および製造装置
JP6110848B2 (ja) ガス処理方法
JP6073172B2 (ja) エッチング方法
WO2018220973A1 (ja) エッチング方法
KR101725711B1 (ko) 에칭 방법 및 기록 매체
JP2015073035A (ja) エッチング方法
WO2015186461A1 (ja) エッチング方法
CN111755329B (zh) 蚀刻方法和蚀刻装置
US11594417B2 (en) Etching method and apparatus
JP7486398B2 (ja) エッチング方法およびエッチング装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant