KR20190079355A - 엑스레이검출장치 - Google Patents

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KR20190079355A
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Abstract

본 실시예에 의하면, 스위칭부, 및 스위칭부에 연결되는 광감지부를 포함하되, 광감지부는 하부전극, 하부전극 상에 배치되는 반도체영역, 반도체영역 상에 배치되는 상부전극을 포함하되, 상부전극의 크기는 반도체영역의 상부면의 크기보다 작은 엑스레이검출장치를 제공하는 것이다.

Description

엑스레이검출장치{X-RAY DETECTOR}
본 발명의 실시예들은 엑스레이검출장치에 관한 것이다.
현재 의학용으로 널리 사용되고 있는 진단용 엑스레이(X-ray) 검사방법은 엑스레이 감지 필름을 사용하여 촬영하고 그 결과를 알기 위해서 소정의 필름 인화시간을 거쳐야 한다.
하지만, 최근에 반도체 기술의 비약적인 발전에 힘입어 박막트랜지스터(thin-film transistor)를 이용한 엑스레이검출장치(Digital X-ray detector)가 연구 개발되고 있다. 엑스레이검출장치는 박막 트랜지스터를 스위칭 소자로 사용하여 엑스레이 촬영 즉시 실기간으로 결과를 진단할 수 있게 할 수 있다.
일반적으로 엑스레이검출장치는 패널 내부의 전류를 감지하고 영상을 구현하는 직접 방식(Direct type DXD)이 있으며, 직접 방식의 엑스레이검출장치는 박막 트랜지스터 어레이 기판의 상부층에 적층되어 있는 비정질 Se(Selenium), 비정질 Se 상에 형성되어 있는 투명전극을 포함하며, 박막트랜지스터의 화소전극이 Se 층의 전하를 받은 정도에 대응하는 전류를 감지할 수 있다. 또한, 직접 방식의 엑스레이검출장치는 핀 다이오드(Pin diode)를 사용한다. 그리고, 직접 방식의 엑스레이검출장치는 핀 다이오드의 누설전류가 크면 화질의 품질이 떨어질 수 있다.
핀다이오드는 핀 다이오드의 전극 형상이 핀다이오드의 누설전류 특성에 민감하며, 특히, 핀 다이오드의 사이드 월(side-wall)의 슬로프(slope) 형상에 따라 전계의 변동량이 매우 커 핀 다이오드의 사이드 월의 슬로프 형상에 차이가 발생하면 그에 따라 흐르는 누설전류의 양의 차이가 발생하여 불균일한 화면을 제공함으로써 출력되는 영상의 화질이 저하되는 문제가 있다.
본 발명의 실시예들의 목적은 핀 다이오드의의 누설전류가 일정하게 유지되도록 함으로써, 화질이 저하되는 것을 방지할 수 있는 엑스레이검출장치를 제공하는 것이다.
일측면에서 본 발명의 실시예들은, 스위칭부, 및 스위칭부에 연결되는 광감지부를 포함하되, 광감지부는 하부전극, 하부전극 상에 배치되는 반도체영역, 반도체영역 상에 배치되는 상부전극을 포함하되, 상부전극의 크기는 반도체영역의 상부면의 크기보다 작은 엑스레이검출장치를 제공하는 것이다.
본 발명의 실시예들에 의하면, 핀 다이오드의 누설전류가 일정하게 유지되도록 함으로써, 누설전류의 발생을 균일하게 할 수 있는 엑스레이검출장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 엑스레이검출장치의 일 실시예를 나타내는 구조도이다.
도 2는 도 1에 도시된 엑스레이검출장치에 채용된 광감지화소의 일 예를 나타내는 단면도이다.
도 3a 내지 도 3d는 광감지부를 형성하는 과정을 나타내는 단면도이다.
도 4는 본 발명에 따른 실시예들에서 핀다이오드의 형상을 나타내는 단면도이다.
도 5는 본 발명에 따른 실시예에서 핀다이오드에 형성된 전기력선의 방향의 일 실시예를 나타내는 개념도이다.
도 6a 내지 도 6e는 본 발명에 따른 광감지부를 형성하는 과정을 나타내는 단면도이다.
도 7a 및 도 7b는 핀다이오드의 측벽의 기울이에 대응하여 형성된 전계를 나타내는 그래프이다.
도 8a 내지 도 8c는 본 발명에 따른 실시예들에서 핀다이오드의 형상을 나타내는 단면도이다.
도 9는 본 발명에 따른 실시예에서 핀다이오드에 형성된 전기력선의 방향의 일 실시예를 나타내는 개념도이다.
도 10은 본 발명에 따른 핀다이오드의 높이와 제1길이의 관계를 나타내는 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 엑스레이검출장치의 일 실시예를 나타내는 구조도이다.
도 1을 참조하면, 엑스레이검출장치(100)는 광감지회로부(110), 바이어스드라이버(120), 게이트드라이버(130) 및 리드아웃집적회로(140)를 포함할 수 있다.
광감지회로부(110)는 엑스레이제너레이터로부터 방출된 엑스레이를 받은 신틸레이터의 빛을 감지하고, 감지된 신호를 광전 변환하여 전기적인 검출신호로 출력할 수 있다. 광감지회로부(110)는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)이 교차하는 지점 근처에 매트릭스 형태로 배열된 복수의 광감지화소(P)를 포함할 수 있다. 복수의 게이트라인(GL)과 복수의 데이터라인(DL)은 서로 교차할 수 있으며 직교할 수 있다. 하지만, 이에 한정되는 것은 아니다. 여기서, 광감지회로부(110)에 4행 4열로 배치된 16개의 광감지화소(P)들을 일 예로서 도시하였으나, 본 발명은 이에 한정되지 않으며, 광감지화소(P)들의 개수는 다양하게 선택될 수 있다.
광감지화소(P) 각각은 엑스레이에 의한 신틸레이터의 빛을 감지하여 검출신호, 예를 들어 광검출전압을 출력하는 광감지부(101)와 광감지부(101)로부터 출력된 전기적 신호를 게이트드라이버(130)에서 출력되는 게이트신호에 응답하여 전달하는 스위칭부(102)를 구비할 수 있다.
본 발명에 따른 광감지부(101)는 신틸레이터의 빛을 감지하고, 감지된 신호를 광전변환하여 전기적인 검출신호로써 출력한다. 광감지부(101)는 광전 효과에 의해 입사된 광을 전기적 신호로 변환하는 소자를 포함할 수 있다. 또한, 광감지부(101)은 핀(PIN)다이오드를 포함할 수 있다. 핀(PIN)다이오드는 P형 반도체와 N 형반도체 사이에 도핑되지 않은 진성반도체가 배치되어 있는 다이오드이다.
스위칭부(102)는 광감지부(101)로부터 출력된 검출신호를 전달할 수 있다. 스위칭부(102)는 트랜지스터를 포함할 수 있고, 트랜지스터의 게이트전극은 게이트라인(GL)에 전기적으로 연결되고, 소스전극은 데이터라인(DL)을 통해서 리드아웃집적회로(140)와 전기적으로 연결될 수 있다. 바이어스드라이버(120)는 복수의 바이어스라인(BL)들로 광감지부(101)에 바이어스전압(bias)을 인가할 수 있다. 바이어스드라이버(120)는 광감지부(101)에 리버스 바이어스(reverse bias) 또는 포워드 바이어스(forward bias)를 선택적으로 인가할 수 있다.
게이트드라이버(130)는 복수의 게이트라인(GL)들로 게이트 온 전압 레벨을 갖는 게이트신호들을 순차적으로 인가 할 수 있다. 광감지화소(P)들의 스위칭부(102)들은 게이트 펄스에 응답하여 턴-온(turn-on)될 수 있다. 스위칭부(102)가 턴온되면, 광감지부(101)로부터 출력된 검출 신호가 스위칭부(102) 및 데이터라인(DL)을 통해 리드아웃집적회로(140)로 입력될 수 있다. 게이트드라이버(130)는 IC 형태로 이루어져 광감지회로부(110)의 일 측에 실장되거나 박막 공정을 통해서 광감지회로부(110)와 같은 기판 상에 형성될 수 있다.
리드아웃집적회로(140)는 게이트신호에 응답하여 턴-온된 스위칭부(102)부터 출력되는 검출 신호를 전달받아 출력할 수 있다. 리드아웃 집적회로(140)는 검출 신호를 판독하여 소정의 신호 처리 장치로 전달하고, 신호 처리 장치에서 검출 신호를 디지털화하여 출력할 수 있다. 디지털화하여 출력된 검출신호는 별도의 표시장치의 영상신호로 공급될 수 있다.
도 2는 도 1에 도시된 엑스레이검출장치에 채용된 광감지화소의 일 예를 나타내는 단면도이다.
도 2를 참조하면, 광감지화소(P)는 광감지회로부(110)에 배치되어 있는 데이터라인(14), 게이트라인(GL)이 교차하여 정의하는 화소영역에 배치될 수 있다. 광감지화소(P)는 광전신호를 전기적신호로 변환하는 광감지부(101) 및 광 감지부(101)를 구동하기 위해 스위칭 동작을 수행하는 스위칭부(102)를 포함할 수 있다. 또한, 광감지부(101)은 핀다이오드(206,207,208a)를 포함할 수 있고 스위칭부(102)는 박막 트랜지스터(201,203,204a,204b)를 포함할 수 있다.
박막트랜지스터(201,203,204a,204b)는 게이트라인(GL)과 연결되는 게이트전극(201), 게이트전극(201) 상에 위치하는 액티브층(203), 액티브층(203)의 일단과 데이터라인(DL)과 연결되는 데이터라인전극(210a)을 연결하는 소스전극(204a) 및 액티브층(203)의 타단과 연결되는 드레인 전극(23)을 포함할 수 있다. 드레인전극(204b)은 광감지부(101)에 연결될 수 있다. 광감지부(101)는 전자 또는 정공을 제어할 수 있는 바이어스전압(bias)을 인가하기 위한 바이어스라인(BL)과 연결되는 바이어스라인전극(210b)과 연결될 수 있다. 바이어스라인(BL)은 금속으로 형성될 수 있다.
게이트전극(201)은 기판(200) 상에 게이트메탈을 증착하고 패터닝하여 형성될 수 있다. 게이트전극(201)은 알루미늄(Al), 몰리브덴(Mo) 또는 이들의 합금을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 게이트전극(201)이 형성된 기판(200) 상에 게이트절연막(202)을 배치할 수 있다. 그리고, 게이트절연막(202)의 상부에 액티브층(203)을 배치할 수 잇다. 액티브층(203)은 불순물로 도핑되지 않은 제1비정질 실리콘층 및 N 형 불순물로 도핑된 제2비정질실리콘층을 포함할 수 있다. 그리고, 액티브층(203) 상부에 소스/드레인 메탈을 증착하고 패터닝하여 소스전극(204a)과 드레인전극(204b)을 배치할 수 있다. 소스드레인메탈은 알루미늄(Al), 몰리브덴(Mo) 또는 이들의 합금을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 그리고, 소스전극(204a) 및 드레인전극(204b)이 배치되어 있는 게이트절연막(202)의 상부에 제1절연막(205)을 형성할 수 잇다. 또한, 그리고, 제1절연막(205)의 상부에 광감지부(101)의 하부전극(206)을 배치할 수 있다. 하부전극(206)을 캐소드전극이라고 칭할 수 있다.
제1절연막(205)에는 드레인전극(204b)과 중첩되는 위치에 제1컨텍홀(ch1)을 배치하고 하부전극(206)이 드레인전극(204b)과 연결되게 할 수 있다. 그리고, 하부전극(206) 상에 핀다이오드(206,207,208a)를 배치할 수 있다. 핀다이오드(206,207,208a)는 하부전극(206) 상에 n 형 반도체층, 진성반도체층, p 형 반도체층이 순차적으로 배치되어 있는 반도체영역(207)을 포함할 수 있다. 그리고 핀다이오드(206,207,208a)의 반도체영역(207)의 상부에 상부전극(208a)이 배치될 수 있다. 상부전극(208a)은 투명전극일 수 있다. 또한, 상부전극(208a)는 ITO(Indium Tin Oxide)전극일 수 있다. 상부전극(208a) 상에는 제2절연막(209)이 배치될 수 있다. 상부전극(208a)을 애노드전극이라고 할 수 있다.
또한, 소스전극(204a)과 중첩되는 위치에 제1절연막(205)과 제2절연막(209)을 관통하는 제2컨텍홀(ch2)이 배치되고 제2컨텍홀을 통해 데이터라인전극(210a)이 소스전극(204a)과 연결될 수 있다. 또한, 상부전극(208a)과 중첩되는 위치에 제3컨텍홀이 배치되고 바이어스라인전극(210b)이 제3컨텍홀(ch3)을 통해 상부전극(208a)과 연결될 수 있다. 또한, 제2절연막(209)의 상부에서 게이트전극과 중첩되는 위치에 광차단막(210c)이 배치될 수 있다. 광차단막(210c)에 의해 박막트랜지스터(201,203,204a,204b)에 누설전류가 흐르는 것을 방지할 수 있다. 그리고, 제2절연막(209)의 상부에 제3절연막(211)을 배치할 수 있다. 데이터라인전극(210a), 바이어스라인전극(210b), 광차단막(210c)은 동일한 공정을 통해 형성될 수 있다. 또한, 데이터라인전극(210a), 바이어스라인전극(210b), 광차단막(210c)은 동일한 물질을 포함할 수 있다.
도 3a 내지 도 3d는 광감지부를 형성하는 과정을 나타내는 단면도이다.
광감지부(101)의 핀다이오드(206,207,208a)는 도 3a에 도시된 것과 같이 제1절연막(205) 상부에 하부전극(206)을 형성할 수 있다. 하부전극(206)은 수평면에 평행한 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 하부전극(206) 상부에 반도체층(207)을 형성할 수 있다. 반도체층(207)은 P형 반도체층, 진성 반도체층, n 형반도체층을 포함할 수 있다. 또한, 반도체층(207)의 상부면이 수평면에 평행한 것으로 도시되어 있지만, 하부전극(206)의 형상에 대응할 수 있다. 그리고, 도 3b에 도시된 것과 같이 반도체층(207) 상에 상부전극메탈(208)을 형성할 수 있다. 그리고, 습식에칭을 실시하면, 도 3c에 도시되어 있는 것과 같이 반도체층(207) 상에 상부전극(208a)이 형성될 수 있다. 그리고, 상부전극(208a)을 마스크로 이용하여 드라이에칭을 실시할 수 있다. 드라이에칭을 하게 되면 상부전극(208a)의 형상에 대응하여 반도체층(207)이 식각될 수 있다. 이로써, 상부전극(208a)과, 하부전극(206)과, 상부전극(208a)과 하부전극(206)에 대응하는 반도체영역(207)을 포함하는 핀다이오드(206,207,208a)가 형성될 수 있다. 반도체영역(207)은 하부전극(206) 상에 n 형 반도체층, 진성반도체층, p 형 반도체층이 순차적 배치되어 있을 수 있다. 핀다이오드(206,207,208a)는 반도체영역(207)이 도 3d에 도시된 것과 같이 측벽이 상부전극(208a)의 테두리에 대응하여 형성될 수 있다.
하지만, 드라이에칭을 하는 과정에서 공정 편차로 인해 각 광감지화소(P)에 대응하는 핀다이오드들(206,207,208a)은 반도체영역(207)의 측벽이 도 4에 도시된 것과 같이 다양한 기울기를 갖고 형성될 수 있다.
도 4를 참조하면, 핀다이오드(206,207,208a)의 측벽의 기울기는 (a)에 도시된 것과 같이 90도 일 수 있고, (b)에 도시된 것과 같이 45도일 수 있다. 또한, (c)에 도시된 것과 같이 -45도 일 수 있다. 여기서, 90도, 45도,-45도는 예시적인 것으로 측벽의 기울기가 이에 한정되는 것은 아니다. 즉, 핀다이오드(206,207,208a)의 측벽의 기울기는 수직석을 기준으로 예각, 둔각, 직각 중 어느 하나의 각을 가지고 하부전극(206)의 방향으로 연장될 수 있다.
또한, 도 5에 도시된 것과 같이, 핀다이오드(206,207,208a)는 제2절연막(209) 사이에 배치되고 상부전극(208a)과 하부전극(206) 사이에 전기력선(30)이 지나갈 수 있다. 전기력선(30)이 하부전극(206)에서 상부전극(208a)으로 진행할 때, 반도체영역(207)을 통과하게 된다. 하지만, 일부의 전기력선(31,32)은 제2절연막(209)을 통과하게 되어 누설전류가 반도체영역(207) 외에 제2절연막(209)으로 흐르게 될 수 있다. 이때, 도 4에 도시되어 있는 것과 같이 반도체영역(207)의 측벽의 기울기가 일정하지 않게 되면 제2절연막(209)에 흐르는 누설전류의 양이 달라질 수 있고 이로 인해 광감지부(101)에 흐르는 전류의 크기가 다를 수 있다. 전류의 크기의 다름으로 인해 데이터라인(DL)을 통해 리드아웃집적회로(140)로 전달되는 전류양이 달라져 리드아웃집적회로(140)는 불균일한 전류를 전달받아 영상신호를 생성하는 문제가 발생할 수 있다.
도 6a 내지 도 6e는 본 발명에 따른 광감지부를 형성하는 과정을 나타내는 단면도이다.
도 6a에 도시된 것과 같이 하부전극(206) 상에 반도체층(207)을 형성할 수 있다. 여기서, 하부전극(206)은 수평면에 평행한 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 반도체층(207)은 P형 반도체층, 진성 반도체층, n 형반도체층을 포함할 수 있다. 또한, 반도체층(207)의 상부면이 수평면에 평행한 것으로 도시되어 있지만, 하부전극(206)의 형상에 대응할 수 있다. 그리고, 도 6b에 도시된 것과 같이 반도체층(207) 상에 상부전극메탈(208)을 형성할 수 있다. 상부전극메탈(208)은 ITO 일 수 있다. 그리고, 습식에칭을 실시하면, 도 6c에 도시되어 있는 것과 같이 반도체층(207) 상에 상부전극(208a)이 형성될 수 있다. 그리고, 마스크를 이용하여 드라이에칭을 실시하면, 상부전극(208a)의 형상에 대응하여 반도체층(207)이 식각될 수 있다. 이로써, 상부전극(208a)과, 하부전극(206)과, 상부전극(208a)과 하부전극(206)에 대응하는 반도체영역(207)을 포함하는 핀다이오드(206,207,208a)가 형성될 수 있다. 핀다이오드(206,207,208a)는 도 6d에 도시된 것과 같이 측벽이 상부전극(208a)의 테두리에 대응하여 형성될 수 있다. 드라이에칭을 하는 과정에서 공정 편차로 인해 각 광감지화소(P)에 대응하는 핀다이오드(206,207,208a)는 측벽은 앞서 설명한 도 4에 도시된 것과 같이 형성될 수 있다.
그리고, 상부전극(208a)을 습식 에칭을 할 수 있다. 상부전극(208a)을 습식에칭을 하게 되면 상부전극(208a)이 에칭되어 상부전극(208a)의 크기가 축소될 수 있다. 여기서, 크기는 상부전극(208a)의 면적을 의미할 수 있다. 하지만, 이에 한정되는 것은 아니며, 면적과 높이가 모두 축소될 수 있다.
상부전극(208a)을 습식 에칭을 하게 되면, 도 6e에 도시된 것과 같이 상부전극(208a)의 크기가 핀다이오드(206,207,208a)의 상부면의 크기보다 작게 될 수 있다. 이때, 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb) 간의 간격을 제1길이(L1)라고 칭할 수 있다. 또한, 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb)는 서로 평행할 수 있다.
도 7a 및 도 7b는 핀다이오드의 측벽의 기울이에 대응하여 형성된 전계를 나타내는 그래프이다. 가로 축은 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb) 간의 간격을 나타내고 세로축은 전계의 세기를 나타낸다.
또한, 도 7a는 핀다이오드(206,207,208a)의 두께가 5000Å 인 경우를 나타내고, 도 7b는 핀다이오드(206,207,208a)의 두께가 10000Å 인 경우를 나타낸다.
도 7a 및 도 7b를 참조하면, 핀다이오드(206,207,208a)에 상부전극(208a)과 하부전극(206)에 인가되는 전계의 세기가 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb) 간의 간격에 따라 달라지는 것을 나타낸다. 도 7a를 보면, 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb) 간의 간격이 0.5㎛ 인 경우에 전계가 세추레이션되는 것을 알 수 있고, 도 7b를 보면 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb) 간의 간격이 1㎛ 인 경우에 전계가 세추레이션되는 것을 알 수 있다.
따라서, 상부전극(208a)의 테두리(La)가 반도체영역(207)의 테두리(Lb)와 점점 멀어질수록 세추레이션되지 않는 영역이 짧아지게 되어 상부전극(208a)의 크기가 반도체영역(207)의 상부의 크기보다 작아질수록 하부전극(206)에서 상부전극(208a)으로 흐르는 전류의 양이 일정하게 유지될 수 있다.
도 8a 내지 도 8c는 핀다이오드의 일 실시예의 형상을 나타내는 단면도이다.
도 8a 내지 도 8c를 참조하면, 핀다이오드(206,207,208a)의 반도체영역(207)의 측벽의 기울기는 드라이에칭을 하는 과정에서 다양하게 나타날 수 있고, 예를 들면 도 8a에 도시된 것과 같이 반도체영역(207)의 측벽의 기울기는 90도 일 수 있고, 도 8b에 도시된 것과 같이 반도체영역(207)의 측벽의 기울기는 45도일 수 있다. 또한, 도 8c에 도시된 것과 같이 반도체영역(207)의 측벽의 기울기는 -45도 일 수 있다. 여기서, 90도, 45도,-45도는 예시적인 것으로 반도체영역(207)의 측벽의 기울기가 이에 한정되는 것은 아니다.
또한, 상부전극(208a)은 반도체영역(207)의 측벽의 기울기와 관계없이 반도체영역(207)의 상부의 길이보다 짧게 되도록 배치할 수 있다.
따라서, 복수의 광감지회로의 각 광감지부에 포함되어 있는 반도체영역(207)은 그 상부가 상부전극(208a)에 덮이고, 반도체영역(207)의 측벽은 수직선에 대응하여 직각, 예각, 둔각 중 어느 하나의 각도를 갖고 하부전극(206)의 방향으로 연장될 수 있다.
그리고, 도 9에 도시되어 있는 것과 같이 핀다이오드(206,207,208a)는 제2절연막(209) 사이에 배치되고 상부전극(208a)과 하부전극(206) 사이에 전기력선(30)이 지나갈 수 있다. 상부전극(208a)의 크기가 반도체영역(207)의 크기보다 작고 상부전극(208a)의 테두리(La)가 반도체영역(207)의 테두리(Lb)보다 핀다이오드(206,207,208a)의 중심부 쪽에 더 가깝게 배치되도록 하면, 전기력선(30)이 하부전극(206)에서 상부전극(208a)으로 진행할 때, 제2절연막(209)으로 누설전류가 흐르지 않고 반도체영역(207)으로만 통과하게 된다. 따라서, 누설전류의 크기가 작아져 광감지부(101)에서 감지되는 전류량이 일정하게 유지될 수 있다. 여기서, 핀다이오드(206,207,208a)의 반도체영역(207)의 측벽의 기울기가 90도 인 것으로 설명하고 있지만, 이에 한정되는 것은 아니다. 또한, 반도체영역(207)의 측벽의 기울기와 관계없이 상부전극(208a)의 테두리가 반도체영역(207)의 테두리보다 핀다이오드(206,207,208a)의 중심부 쪽에 더 가깝게 배치되도록 하면 제2절연막(209)로 흐르는 누설전류의 크기가 작아져 광감지부(101)에서 감지되는 전류량이 일정하게 유지될 수 있다.
도 10은 본 발명에 따른 핀다이오드의 높이와 제1길이의 관계를 나타내는 단면도이다.
도 10을 참조하면, 핀다이오드(206,207,208a)의 높이(h)와 제1길이(L1)의 관계에 대응하여 출력감도를 측정을 하였다. 여기서, 핀다이오드(206,207,208a)의 높이는 반도체층(207)의 높이인 것으로 설명하고 있지만, 이에 한정되는 것은 아니며, 하부전극(206)과 상부전극(208a)의 높이가 매우 낮아 핀다이오드(206,207,208a)의 높이는 하부전극(206)과 상부전극(208a)의 높이를 포함하는 것도 가능하다.
1 2 3 4 5 6 7 8 9
제1거리(L1) +3570 Å +2540 Å +100 Å 0 Å -5520 Å -7143 Å -10300 Å -11800 Å -13200 Å
출력(LSB) 5500 5000 3500 2800 2350 2150 2000 1900 1700
상기의 표 1에서 (+) 는 상부전극(208a)의 크기가 핀다이오드(206,207,208a)의 반도체영역(207)의 크기보다 더 커 상부전극(208a)이 핀다이오드(206,207,208a)의 반도체영역(207)의 테두리(Lb) 밖으로 노출되는 것을 의미하고, (0) 은 상부전극(208a)의 크기와 핀다이오드의 크기가 동일한 것을 의미하며, (-) 는 상부전극의 크기가 핀다이오드의 반도체영역(207)의 크기보다 더 작아 상부전극(208a)의 테두리(La)가 핀다이오드의 중심에 더 가깝게 배치되어 있는 것을 의미한다. 또한, 반도체영역(207)의 높이(h)는 10000 Å인 상태에서 측정을 하였다. 이 경우, 전류를 감지하여 출력된 정상출력값은 2000LSB 이다.
즉, 반도체영역의 높이(h)가 10000 Å 상태에서 제1길이가 7143 Å 에서 11800 Å 사이에서 출력은 2150과 1900의 값을 갖는 것을 알 수 있다.
상기와 같은 이유로 상부전극(208a)의 테두리(La)와 반도체영역(207)의 테두리(Lb) 사이의 제1길이(L1)를 반도체영역(207)의 높이(h)로 나눈 값은 1/1.2 이상이고 1/0.8 이하의 범위에 포함되는 것이 바람직하다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 엑스레이검출장치
101: 광감지부
102: 스위칭부
110: 광감지회로부
120: 바이어스드라이버
130: 게이트드라이버
140: 리드아웃집적회로
P: 광감지화소
GL: 게이트라인
DL: 데이터라인
BL: 바이어스라인

Claims (10)

  1. 스위칭부; 및
    상기 스위칭부에 연결되는 광감지부를 포함하되,
    상기 광감지부는 하부전극, 상기 하부전극 상에 배치되는 반도체영역, 상기 반도체영역 상에 배치되는 상부전극을 포함하되,
    상기 상부전극의 크기는 상기 반도체영역의 상부면의 크기보다 작은 엑스레이검출장치.
  2. 제1항에 있어서,
    상부전극의 테두리는 상기 반도체영역 상부에서 상기 반도체영역의 테두리 보다 상기 반도체영역의 중심에 가깝게 배치되는 배치되는 엑스레이검출장치.
  3. 제2항에 있어서,
    상기 상부전극과 상기 반도체영역의 테두리 사이의 제1길이가 상기 반도체층의 높이에 대응하는 엑스레이검출장치.
  4. 제2항에 있어서,
    상기 상부전극과 상기 반도체영역의 테두리 사이의 제1길이를 상기 반도체영역의 높이로 나눈 값은 1/1.2 이상이고 1/0.8 이하의 범위에 포함되는 엑스레이검출장치.
  5. 제1항에 있어서,
    상기 스위칭부는 소스전극, 게이트전극 및 드레인전극을 포함하는 트랜지스터를 구비하고,
    상기 하부전극은 상기 트랜지스터의 소스전극 또는 드레인전극과 연결되는 엑스레이검출장치.
  6. 제1항에 있어서,
    상기 스위칭부는 소스전극, 게이트전극 및 드레인전극을 포함하는 트랜지스터를 구비하고,
    상기 트랜지스터의 드레인전극 또는 소스전극과 연결되는 데이터라인에 연결되는 데이터라인전극과,
    상기 상부전극과 연결되고 바이어스라인과 연결되는 바이어스라인전극을 더 포함하고,
    상기 데이터라인전극과 상기 바이어스라인전극은 동일한 물질을 포함하는 엑스레이검출장치.
  7. 제6항에 있어서,
    상기 스위칭부의 게이트전극과 중첩되는 위치에 광차단막이 배치되는 엑스레이검출장치.
  8. 제1항에 있어서,
    상기 광감지부와 연결되고, 상기 광감지부에 바이어스 전압을 인가하는 바이어스드라이버;
    상기 스위칭부에 게이트신호를 인가하여 상기 스위칭부를 턴온시키는 게이트드라이버; 및
    상기 스위칭부에서 상기 게이트신호에 대응하여 출력되는 신호를 전달받아 영상신호를 생성하는 리드아웃 집적회로부를 포함하는 엑스레이검출장치.
  9. 제1항에 있어서,
    상기 상부전극은 투명전극을 포함하는 엑스레이검출장치.
  10. 제1항에 있어서,
    상기 반도체영역은 상부 중 일부가 상기 상부전극에 덮이고, 상기 반도체영역의 측벽은 수직선에 대응하여 직각, 예각, 둔각 중 어느 하나의 각도를 갖고 상기 하부전극의 방향으로 연장되는 엑스레이검출장치.
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