KR20190067683A - 적층 세라믹 커패시터 - Google Patents
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Abstract
본 발명의 일 실시형태는 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부의 유전율이 상기 세라믹 바디의 유전율 보다 낮은 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 내부전극 끝단부에 집중되는 전계를 완화하여 절연 파괴를 막아 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 상기와 같이 적층 세라믹 커패시터를 제작할 경우 종래에는 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하였다.
적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴는 내부전극 끝단부에 집중되는 전계에 의해 발생되고 있다.
상기 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴를 막기 위해서는 내부전극 끝단부에 집중되는 전계를 완화하여야 한다.
따라서, 내부전극 끝단부에 집중되는 전계를 완화할 수 있는 연구가 필요한 실정이다.
본 발명은 내부전극 끝단부에 집중되는 전계를 완화하여 절연 파괴를 막아 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부의 유전율이 상기 세라믹 바디의 유전율 보다 낮은 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면, 내부 전극은 유전체층의 폭 방향에 대해서는 전체적으로 형성되되, 세라믹 바디의 폭 방향 측면으로 노출된 후 제1 및 제2 사이드 마진부가 별도로 부착되기 때문에, 내부전극 간의 중첩 면적을 극대화하여 고용량 적층 세라믹 커패시터를 구현할 수 있으며, 제1 및 제2 사이드 마진부의 유전율이 상기 세라믹 바디의 유전율 보다 낮게 형성함으로써, 내부전극 끝단부에 집중되는 전계를 완화하여 절연 파괴를 막아 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 1의 II-II'선에 따른 단면도이고, 도 4는 도 1에 도시된 적층 세라믹 커패시터를 구성하는 일 유전체층을 나타내는 상부 평면도이다.
도 5a 내지 도 5f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 1의 II-II'선에 따른 단면도이고, 도 4는 도 1에 도시된 적층 세라믹 커패시터를 구성하는 일 유전체층을 나타내는 상부 평면도이다.
도 5a 내지 도 5f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 1의 II-II'선에 따른 단면도이고, 도 4는 도 1에 도시된 적층 세라믹 커패시터를 구성하는 일 유전체층을 나타내는 상부 평면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 형성되는 복수의 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외표면에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.
상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 두께 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제3 면(3) 또는 제4 면(4)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
상기 세라믹 바디의 제3 면(3) 및 제4 면(4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는, 상기 세라믹 바디(110)의 내부에 배치되며, 상기 제1 및 제2 면(1, 2)으로 노출되되, 상기 제3 면(3) 또는 제4 면(4)으로 일단이 노출되는 복수의 내부전극(121, 122) 및 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122)의 단부 상에 배치된 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)를 포함한다.
상기 세라믹 바디(110)의 내부에는 복수의 내부전극(121, 122)이 형성되어 있으며, 상기 복수의 내부전극(121, 122)의 각 말단은 상기 세라믹 바디(110)의 폭 방향 면인 제1 면(1) 및 제2 면(2)에 노출되며, 노출된 단부 상에 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)가 배치된다.
제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께(d1)는 18㎛ 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수의 유전체층(112)이 적층된 적층체(111)와 상기 적층체의 양 측면에 형성되는 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)로 구성될 수 있다.
상기 적층체(111)를 구성하는 복수의 유전체층(112)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 적층체(111)의 길이는 상기 세라믹 바디(110)의 길이에 해당하며, 상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다. 즉, 세라믹 바디(110)의 제3 및 제4 면은 적층체(111)의 제3 면 및 제4 면으로 이해될 수 있다.
상기 적층체(111)는 복수의 유전체층(112)의 적층에 의하여 형성되는 것으로, 상기 유전체층(112)의 길이는 세라믹 바디의 제3 면(3)과 제4 면(4) 사이의 거리를 형성한다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 세라믹 바디의 길이는 400 내지 1400㎛일 수 있다. 보다 구체적으로, 세라믹 바디의 길이는 400 내지 800㎛이거나, 600 내지 1400㎛일 수 있다.
상기 유전체층 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
도 4를 참조하면, 유전체층(112)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있고, 제1 내부전극(121)의 타단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있다.
적층체의 제3 면(3)으로 노출된 제1 내부전극의 타단은 제1 외부전극(131)과 연결된다.
제1 내부전극과 반대로 제2 내부전극(122)의 일단은 제3 면(3)으로부터 소정의 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결된다.
상기 유전체층(112)은 제1 내부전극(121)의 폭과 동일한 폭을 가질 수 있다. 즉, 상기 제1 내부전극(121)은 유전체층(112)의 폭 방향에 대해서는 전체적으로 형성될 수 있다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 유전체층의 폭 및 내부전극의 폭은 100 내지 900㎛일 수 있다. 보다 구체적으로, 유전체층의 폭 및 내부전극의 폭은 100 내지 500㎛이거나, 100 내지 900㎛일 수 있다.
세라믹 바디가 소형화될수록 사이드 마진부의 두께가 적층 세라믹 커패시터의 전기적 특성에 영향을 미칠 수 있다. 본 발명의 일 실시형태에 따르면 사이드 마진부의 두께가 18㎛ 이하로 형성되어 소형화된 적층 세라믹 커패시터의 특성을 향상시킬 수 있다.
본 발명의 일 실시형태에서 내부전극과 유전체층은 동시에 절단되어 형성되는 것으로, 내부전극의 폭과 유전체층의 폭은 동일하게 형성될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 실시형태에서, 유전체층의 폭은 내부전극의 폭과 동일하게 형성되며, 이로 인하여 세라믹 바디(110)의 폭 방향 제1 및 제2 면으로 내부전극(121, 122)의 말단이 노출될 수 있다.
상기 내부전극(121, 122)의 말단이 노출된 세라믹 바디(110)의 폭 방향 양 측면에는 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)가 형성될 수 있다.
상기 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께는 18㎛ 이하일 수 있다. 상기 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께가 작을수록 상대적으로 세라믹 바디 내에 형성되는 내부전극의 중첩 면적이 넓어질 수 있다.
상기 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께는 적층체(111)의 측면으로 노출되는 내부전극의 쇼트를 방지할 수 있는 두께를 가지면 특별히 제한되지 않으나, 예를 들면 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께는 2㎛ 이상일 수 있다.
상기 제1 및 제2 사이드 마진부의 두께가 2㎛ 미만이면 외부 충격에 대한 기계적 강도가 저하될 우려가 있고, 상기 제1 및 제2 사이드 마진부의 두께가 18㎛ 를 초과하면 상대적으로 내부전극의 중첩 면적이 감소하여 적층 세라믹 커패시터의 고용량을 확보하기 어려울 수 있다.
적층 세라믹 커패시터의 용량을 극대화하기 위해서 유전체층을 박막화하는 방법, 박막화된 유전체층을 고적층화하는 방법, 내부전극의 커버리지를 향상시키는 방법 등이 고려되고 있다.
또한, 용량을 형성하는 내부전극의 중첩 면적을 향상시키는 방법이 고려되고 있다.
내부전극의 중첩 면적을 늘리기 위해서는 내부전극이 형성되지 않은 마진부 영역이 최소화되어야 한다.
특히, 적층 세라믹 커패시터가 소형화될수록 내부전극의 중첩 영역을 늘리기 위해서는 마진부 영역이 최소화되어야 한다.
본 실시형태에 따르면, 유전체층의 폭 방향 전체에 내부전극이 형성되고, 사이드 마진부의 두께가 18㎛ 이하로 설정되어 내부전극의 중첩 면적이 넓은 특징을 갖는다.
일반적으로, 유전체층이 고적층화 될수록 유전체층 및 내부 전극의 두께는 얇아지게 된다. 따라서 내부 전극이 쇼트되는 현상이 빈번하게 발생할 수 있다. 또한, 유전체층 일부에만 내부전극이 형성되는 경우 내부전극에 의한 단차가 발생하여 절연 저항의 가속 수명이나 신뢰성이 저하될 수 있다.
그러나, 본 실시형태에 따르면 박막의 내부전극 및 유전체층을 형성하더라도, 내부전극이 유전체층의 폭방향에 대하여 전체적으로 형성되기 때문에 내부전극의 중첩 면적이 커져 적층 세라믹 커패시터의 용량을 크게 할 수 있다.
또한, 내부 전극에 의한 단차를 감소시켜 절연 저항의 가속 수명이 향상되어 용량 특성이 우수하면서도 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
한편, 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴는 내부전극 끝단부에 집중되는 전계에 의해 발생되고 있다.
상기 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴를 막기 위해서는 내부전극 끝단부에 집중되는 전계를 완화하여야 한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성과 세라믹 바디(110)가 포함하는 유전체 조성은 서로 다르다.
또한, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율이 상기 세라믹 바디(110)의 유전율 보다 낮은 것을 특징으로 한다.
상기 제1 및 제2 사이드 마진부(113, 114)의 유전율이 상기 세라믹 바디(110)의 유전율 보다 낮게 조절함으로써, 내부전극 끝단부에 집중되는 전계를 완화할 수 있으며, 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴를 막아 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
상기와 같이 일반적인 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴는 내부전극 끝단부에 집중되는 전계에 의해 발생하며, 내부전극 끝단부에 집중되는 전계를 완화하는 방법으로서, 본 발명의 일 실시형태에 따르면 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율을 상기 세라믹 바디(110)의 유전율 보다 낮게 제어함으로써 가능하다.
즉, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율이 상기 세라믹 바디(110)의 유전율 보다 낮을 경우 내부전극의 끝단부에 집중되는 전계는 분산되면서 완화되는 효과가 있다.
본 발명의 일 실시형태에서, 상기 세라믹 바디(110)는 제1 내부전극(121)과 제2 내부전극(122)이 중첩되는 영역인 액티브 영역과 상기 액티브 영역에 대응되는 상부 및 하부 커버부 영역까지를 포함하는 부분을 의미한다.
일반적인 적층 세라믹 커패시터의 경우에는 내부전극이 서로 중첩되어 용량을 형성하는 액티브 영역과, 내부전극이 중첩되지 않거나 내부전극 미형성 영역인 마진부를 포함하는 세라믹 바디를 제작할 때, 동일한 유전체 조성을 갖는 세라믹 그린시트를 적층하여 형성하기 때문에, 액티브 영역의 유전체 조성과 마진부 유전체 조성이 동일한 것이 일반적이다.
이러한 종래의 적층 세라믹 커패시터의 경우에는 동일한 유전체 조성을 갖는 세라믹 그린시트를 적층하여 액티브 영역과 마진부를 포함하는 세라믹 바디를 제작하기 때문에, 양 영역의 유전체 조성이 다르게 적용될 수 없는 구조이다.
한편, 본 발명의 일 실시형태와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 상기와 같이 적층 세라믹 커패시터를 제작할 경우 종래에는 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하였다.
이와 같이 종래에는 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하기 때문에 양 영역의 유전체 조성이 동일하며, 다르게 적용되지 않았다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성과 세라믹 바디(110)가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율이 상기 세라믹 바디(110)의 유전율 보다 낮은 것을 특징으로 한다.
상기 제1 및 제2 사이드 마진부(113, 114)의 유전율을 상기 세라믹 바디(110)의 유전율 보다 낮게 제어하는 방법으로서, 본 발명의 일 실시형태에 따르면 유전체에 포함되는 부성분의 함량을 조절함으로써 가능하다.
특히, 본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성과 세라믹 바디(110)가 포함하는 유전체 조성에 있어서 부성분의 함량을 서로 다르게 조절하기 때문에, 사이드 마진부 전체에 포함된 부성분의 함량과 세라믹 바디 내에 포함된 동일한 부성분의 함량이 서로 다르다.
일반적으로, 세라믹 바디 내에 포함된 부성분이 확산에 의해 사이드 마진부 내로 이동함에 따라 사이드 마진부의 일부 영역에 부성분의 함량이 더 높은 현상이 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하여 완성하는 방법을 사용하며, 이때 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 상이하게 하기 때문에, 사이드 마진부 전체의 부성분 함량이 세라믹 바디 내에 포함된 동일한 부성분 함량과 차이가 생긴다.
상기 제1 및 제2 사이드 마진부(113, 114)와 상기 세라믹 바디(110)가 포함하는 유전체 자기 조성물은 Ba 및 Ti를 포함하는 모재 주성분을 포함할 수 있다.
상기 모재 주성분은 BaTiO3 또는 Ca, Zr, Sn 등이 일부 고용된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3로 표현되는 주성분을 포함한다. 상기 모재 주성분은 분말 형태로 포함될 수 있다.
상기 제1 및 제2 사이드 마진부(113, 114)와 상기 세라믹 바디(110)가 포함하는 유전체 자기 조성물은 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 제1 부성분을 포함할 수 있다.
또한, Ba 및 Ca 중 적어도 하나를 포함하는 제2 부성분, Si를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물을 포함하는 제3 부성분, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 제4 부성분 및 Mg 또는 Al을 포함하는 제5 부성분을 더 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(113, 114)와 세라믹 바디(110) 내에 포함되는 부성분으로서, 망간(Mn)과 규소(Si)의 함량을 제어함으로써, 유전율을 서로 다르게 할 수 있다.
구체적으로, 상기 세라믹 바디(110) 대비 상기 제1 및 제2 사이드 마진부(113, 114) 내에 포함되는 망간(Mn)과 규소(Si)의 함량이 더 높다.
상기 세라믹 바디(110) 대비 상기 제1 및 제2 사이드 마진부(113, 114) 내에 포함되는 망간(Mn)과 규소(Si)의 함량을 더 높게 조절함으로써, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율을 상기 세라믹 바디(110)의 유전율 보다 낮게 제어할 수 있다.
상기 세라믹 바디(110) 대비 상기 제1 및 제2 사이드 마진부(113, 114) 내에 포함되는 망간(Mn)과 규소(Si)의 함량에 있어서, 상기 제1 및 제2 사이드 마진부(113, 114) 전체에 포함된 망간(Mn)과 규소(Si)의 함량이 상기 세라믹 바디(110) 내에 포함된 망간(Mn)과 규소(Si)의 함량보다 더 높다.
즉, 상기 제1 및 제2 사이드 마진부 내 일부 영역 예컨대, 세라믹 바디와 접하는 인접 영역 내에서만 상기 망간(Mn)과 규소(Si)의 함량 차이가 발생하는 것이 아니라, 상기 제1 및 제2 사이드 마진부(113, 114) 전체에서 망간(Mn)과 규소(Si)의 함량 차이가 발생한다.
이러한 특징은 종래와 달리, 적층 세라믹 커패시터 제작 과정에서 세라믹 바디 형성용 유전체 조성과 제1 및 제2 사이드 마진부 형성용 유전체 조성을 서로 다르게 하기 때문에 가능하다.
이로 인하여, 내부전극 끝단부에 집중되는 전계를 완화할 수 있으며, 적층 세라믹 커패시터의 주요 불량 중 하나인 절연 파괴를 막아 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
한편, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율을 상기 세라믹 바디(110)의 유전율 보다 낮게 제어하는 방법으로서, 본 발명의 일 실시형태에 따르면 유전체에 포함되는 부성분 중 희토류 산화물의 함량을 조절함으로써 가능하다.
구체적으로, 상기 제1 및 제2 사이드 마진부(113, 114) 내에 포함되는 희토류 산화물의 함량은 상기 세라믹 바디(110) 내에 포함되는 함량보다 낮을 수 있다. 다만, 이에 제한되는 것은 아니며 상기 제1 및 제2 사이드 마진부(113, 114) 내에 포함되는 희토류 산화물의 함량은 상기 세라믹 바디(110) 내에 포함되는 함량과 동일할 수도 있다.
상기 희토류 원소는 특별히 제한되지 않으나, 예를 들어 Y, Dy, Ho, Er 및 Yb 중 어느 하나의 원소 이상일 수 있다.
또한, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율을 상기 세라믹 바디(110)의 유전율 보다 낮게 제어하는 방법으로서, 본 발명의 일 실시형태에 따르면 상기 제1 및 제2 사이드 마진부(113, 114)는 나트륨(Na)과 리튬(Li)을 포함할 수 있다.
상기 제1 및 제2 사이드 마진부(113, 114)가 나트륨(Na)과 리튬(Li)을 더 포함함으로써, 상기 제1 및 제2 사이드 마진부(113, 114)의 유전율은 상기 세라믹 바디(110)의 유전율 보다 낮게 되며, 이로 인하여 내부전극 끝단부에 집중되는 전계를 완화할 수 있으며, 절연 파괴를 막아 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
세라믹 바디(110) 내에도 나트륨(Na)과 리튬(Li)이 선택에 의해 포함될 수 있으나, 본 발명의 일 실시형태에 따르면, 제1 및 제2 사이드 마진부(113, 114)의 유전율이 상기 세라믹 바디(110)의 유전율 보다 낮게 제어하기 위하여, 제1 및 제2 사이드 마진부(113, 114) 내에는 나트륨(Na)과 리튬(Li)이 필수적으로 첨가되며, 그 함량도 세라믹 바디(110) 내에 소량 첨가된 함량에 비하여 더 높게 포함될 수 있다.
또한, 상기 세라믹 바디(110) 대비 상기 제1 및 제2 사이드 마진부(113, 114) 내에 포함되는 나트륨(Na)과 리튬(Li)의 함량에 있어서, 상기 제1 및 제2 사이드 마진부(113, 114) 전체에 포함된 나트륨(Na)과 리튬(Li)의 함량이 상기 세라믹 바디(110) 내에 포함된 나트륨(Na)과 리튬(Li)의 함량보다 더 높다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
도 5a 내지 도 5f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 5a에 도시된 바와 같이, 세라믹 그린시트(212a) 위에 소정의 간격(d4)을 두고 복수 개의 스트라이프형 제1 내부전극 패턴(221a)을 형성한다. 상기 복수 개의 스트라이트형 제1 내부전극 패턴(221a)은 서로 평행하게 형성될 수 있다.
상기 소정의 간격(d4)은 내부전극이 서로 다른 극성을 갖는 외부전극과 절연되기 위한 거리로써, 도 4에 도시된 d2×2의 거리로 이해될 수 있다.
상기 세라믹 그린시트(212a)는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다. 상기 세라믹 그린시트(212a)가 소성되면 세라믹 바디를 구성하는 유전체층(112)이 된다.
스트라이프형 제1 내부전극 패턴(221a)은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 세라믹 그린시트(221a) 상에 스트라이프형 제1 내부전극 패턴(221a)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(212a) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제2 내부전극 패턴(222a)을 형성할 수 있다.
이하, 제1 내부전극 패턴(221a)이 형성된 세라믹 그린시트는 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(222a)이 형성된 세라믹 그린시트는 제2 세라믹 그린시트로 지칭될 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 스트라이프형 제1 내부전극 패턴(221a)과 스트라이프형 제2 내부전극 패턴(222a)이 교차 적층되도록 제1 및 제2 세라믹 그린시트를 번갈아가며 적층할 수 있다.
이후, 상기 스트라이프형 제1 내부전극 패턴(221a)은 제1 내부전극(121)을 형성할 수 있고, 스트라이프형 제2 내부전극 패턴(222a)은 제2 내부전극(122)을 형성할 수 있다.
도 5c는 본 발명의 일 실시예에 따라 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(210)를 도시하는 단면도이고, 도 5d는 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(210)를 도시하는 사시도이다.
도 5c 및 도 5d를 참조하면, 복수 개의 평행한 스트라이프형 제1 내부전극 패턴(221a)이 인쇄된 제1 세라믹 그린시트와 복수 개의 평행한 스트라이프형 제2 내부전극 패턴(222a)이 인쇄된 제2 세라믹 그린시트는 서로 번갈아가며 적층되어 있다.
보다 구체적으로, 제1 세라믹 그린시트에 인쇄된 스트라이프형 제1 내부 전극 패턴(221a)의 중앙부와 제2 세라믹 그린시트에 인쇄된 스트라이프형 제2 내부전극 패턴(222a) 사이의 간격(d4)이 중첩되도록 적층될 수 있다.
다음으로, 도 5d에 도시된 바와 같이, 상기 세라믹 그린시트 적층체(210)는 복수개의 스트라이프형 제1 내부전극 패턴(221a) 및 스트라이프형 제2 내부전극 패턴(222a)을 가로지르도록 절단될 수 있다. 즉, 상기 세라믹 그린시트 적층체(210)는 C1-C1 절단선을 따라 막대형 적층체(220)로 절단될 수 있다.
보다 구체적으로, 스트라이프형 제1 내부전극 패턴(221a) 및 스트라이프형 제2 내부전극 패턴(222a)은 길이 방향으로 절단되어 일정한 폭을 갖는 복수 개의 내부전극으로 분할될 수 있다. 이때, 적층된 세라믹 그린시트도 내부전극 패턴과 함께 절단된다. 이에 따라 유전체층은 내부전극의 폭과 동일한 폭을 갖도록 형성될 수 있다.
상기 막대형 적층체(220)의 절단면으로 제1 및 제2 내부전극의 말단이 노출될 수 있다. 상기 막대형 적층체의 절단면은 각각 막대형 적층체의 제1 측면 및 제2 측면으로 지칭될 수 있다.
상기 세라믹 그린시트 적층체를 소성한 이후에 막대형 적층체로 절단될 수 있다. 또한, 상기 세라믹 그린시트를 막대형 적층체로 절단한 이후에 소성을 수행할 수 있다. 이에 제한되는 것은 아니나, 상기 소성은 1100℃ 내지 1300℃의 N2-H2 분위기에서 수행될 수 있다.
다음으로, 도 5e에 도시된 바와 같이, 상기 막대형 적층체(220)의 제1 및 제2 측면 각각에 제1 사이드 부(213a) 및 제2 사이드 마진부(214a)를 형성할 수 있다. 제2 사이드 마진부(214a)는 명확하게 도시되지 않고, 점섬으로 그 윤곽을 도시하였다.
상기 제1 및 제2 사이드 마진부(213a, 214a)는 막대형 적층체(220)에 세라믹 분말을 포함하는 세라믹 슬러리로 형성될 수 있다.
상기 세라믹 슬러리는 세라믹 파우더, 유기 바인더 및 유기 용제를 포함하는 것으로, 제1 및 제2 사이드 마진부(213a, 214a)가 원하는 두께를 갖도록 세라믹 슬러리의 양을 조절할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(213a, 214a) 형성용 세라믹 슬러리 내의 조성은 상기 막대형 적층체(220) 형성용 세라믹 페이스트 내의 조성과 서로 다르다.
즉, 상기 제1 및 제2 사이드 마진부(213a, 214a) 형성용 세라믹 슬러리 내의 조성은 상기 제1 및 제2 사이드 마진부의 유전율이 세라믹 바디에 해당하는 상기 막대형 적층체(220)의 유전율보다 낮게 형성되도록 상기 막대형 적층체(220) 형성용 세라믹 페이스트 내의 조성과 다르다.
구체적인 조성은 상술한 본 발명의 일 실시형태에 따른 제1 및 제2 사이드 마진부 및 세라믹 바디의 조성의 설명과 같다.
상기 막대형 적층체(220)의 제1 및 제2 측면에 세라믹 슬러리를 도포하여 제1 및 제2 사이드 마진부(213a, 214a)를 형성할 수 있다. 상기 세라믹 슬러리의 도포 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포될 수 있다.
또한, 상기 막대형 적층체를 세라믹 슬리리에 딥핑(dipping)하여 막대형 적층체의 제1 및 제2 측면에 제1 및 제2 사이드 마진부(213a, 214a)를 형성할 수 있다.
상술한 바와 같이, 상기 제1 및 제2 사이드 마진부의 두께는 18㎛이하로 형성될 수 있다.
다음으로, 도 5e 및 도 5f에 도시된 바와 같이, 제1 및 제2 사이드 마진부(213a, 214a)가 형성된 상기 막대형 적층체(220)를 C2-C2 절단선을 따라 개별적인 칩 사이즈에 맞게 절단할 수 있다.
막대형 적층체(220)를 칩 사이즈로 절단함에 따라, 적층 바디(211)와 적층 바디의 양 측면에 형성된 제1 및 제2 사이드 마진부(213, 214)를 갖는 세라믹 바디가 형성될 수 있다.
상기 막대형 적층체(220)를 C2-C2 절단선을 따라 절단함에 따라 중첩된 제1 내부전극의 중앙부와 제2 내부전극 간에 형성된 소정의 간격(d4)이 동일한 절단선에 의하여 절단될 수 있다. 다른 관점에서는 제2 내부전극의 중앙부와 제1 내부전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단될 수 있다.
이에 따라, 제1 내부전극 및 제2 내부전극의 일단은 C2-C2 절단선에 따른 절단면에 교대로 노출될 수 있다. 상기 제1 내부전극이 노출된 면은 도 4에 도시된 적층체의 제3 면(3)으로 이해되고, 상기 제2 내부전극이 노출된 면은 도 4에 도시된 적층체의 제4 면(4)으로 이해될 수 있다.
상기 막대형 적층체(220)를 C2-C2 절단선을 따라 절단함에 따라 스프라이트형 제1 내부전극 패턴(221a)간의 소정의 간격(d4)은 반으로 절단되어, 제1 내부전극(121)의 일단이 제4 면으로부터 소정의 간격(d2)을 형성하도록 해준다. 또한, 제2 내부전극(122)이 제3 면으로부터 소정의 간격을 형성하도록 해준다.
이후, 상기 제1 및 제2 내부전극의 일단과 연결되도록 상기 제3 면 및 제4 면 각각에 외부전극을 형성할 수 있다.
본 실시형태와 같이, 막대형 적층체(220)에 제1 및 제2 사이드 마진부를 형성하고, 칩 사이즈로 절단하는 경우 한번의 공정을 통하여 복수 개의 적층 바디(211)에 사이드 마진부를 형성할 수 있다.
또한, 도시되지 않았으나, 제1 사이드 마진부 및 제2 사이드 마진부를 형성하기 전에 막대형 적층체를 칩 사이즈로 절단하여 복수 개의 적층체를 형성할 수 있다.
즉, 막대형 적층체를 중첩된 제1 내부전극의 중앙부와 제2 내부전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단되도록 절단할 수 있다. 이에 따라, 제1 내부전극 및 제2 내부전극의 일단은 절단면에 교대로 노출될 수 있다.
이후, 상기 적층 바디의 제1 및 제2 면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성할 수 있다. 제1 및 제2 사이드 마진부의 형성방법은 상술한 바와 같다.
또한, 상기 제1 내부전극이 노출된 적층 바디의 제3 면과 상기 제2 내부전극이 노출된 적층 바디의 제4 면에 각각 외부전극을 형성할 수 있다.
본 발명의 다른 실시형태에 따르면, 적층체의 제1 및 제2 면을 통하여 제1 및 제2 내부전극의 말단이 노출된다. 적층된 복수 개의 제1 및 제2 내부전극은 동시에 절단되어 상기 내부전극의 말단은 일 직선상에 놓일 수 있다. 이후, 상기 적층체의 제1 및 제2 면에 제1 및 제2 사이드 마진부가 일괄적으로 형성된다. 상기 적층체 및 상기 제1 및 제2 사이드 마진부에 의하여 세라믹 바디가 형성된다. 즉, 상기 제1 및 제2 사이드 마진부는 세라믹 바디의 제1 및 제2 측면을 형성하게 된다.
이에 따라, 본 실시형태에 의하면, 상기 복수 개의 내부전극 말단으로부터 세라믹 바디의 제1 및 제2 면까지의 거리는 일정하게 형성될 수 있다. 또한, 상기 제1 및 제2 사이드 마진부는 세라믹 페이스트에 의하여 형성되는 것으로, 두께는 얇게 형성될 수 있다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
실험 예
본 발명의 일 실시형태에 따라, 세라믹 바디 형성용 유전체 조성과 제1 및 제2 사이드 마진부 형성용 유전체 조성을 서로 다르게 마련하였다.
모재 주성분과 본 발명의 일 실시형태에 따른 부성분 함량 차이가 발생하지 않는 부성분들은 상기 세라믹 바디 형성용 유전체 조성물과 제1 및 제2 사이드 마진부 형성용 유전체 조성물에서 동일하게 적용하였다.
구체적으로, 상기 세라믹 바디 형성용 유전체 조성물과 제1 및 제2 사이드 마진부 형성용 유전체 조성물에 있어서, 모재 주성분은 50nm급 이하의 BaTiO3 분말을 사용하였다.
본 발명의 일 실시형태에 따라, 실시예의 경우에는 부성분으로서, 망간(Mn)과 규소(Si)의 함량이 세라믹 바디 대비 제1 및 제2 사이드 마진부 내에서 더 높도록 각 영역 형성용 유전체 조성물의 함량을 조절하였다.
반면, 비교예의 경우에는 망간(Mn)과 규소(Si)의 함량이 세라믹 바디와 제1 및 제2 사이드 마진부 내에서 동일하게 제작하였다.
슬러리 제작 시 모재 주성분 및 부성분 파우더를 지르코니아 볼을 혼합/분산 메디아로 사용하고, 에탄올/톨루엔과 분산제를 혼합 후 기계적 milling을 실시하였으며 이후 유전체 시트 강도 구현을 위해 바인더 혼합 공정을 추가하였다.
제조된 슬러리는 헤드 토출 방식의 온-롤(on roll) 성형 코터(coater)를 이용하여 사이드 마진부를 형성할 수 있도록 10~20㎛의 두께로 성형 시트를 제조하였다.
그리고, 폭 방향으로 내부전극이 노출되어 마진이 없는 그린 칩의 전극 노출부에 상기 성형 시트를 부착하여 사이드 마진부를 형성할 수 있도록 5cm x 5cm 크기로 절단하였다.
칩의 변형을 최소화한 조건으로 일정 온도와 압력을 가하여 칩의 양면에 제1 및 제2 사이드 마진부 형성용 성형 시트를 부착하여 0603 사이즈 (가로x세로x높이 : 0.6mm x 0.3mm x 0.3mm)의 적층 세라믹 커패시터 그린 칩을 제작하였다.
이렇게 제작이 완료된 적층 세라믹 커패시터 시편은 400℃ 이하, 질소 분위기에서 가소 공정을 거쳐 소성온도 1200℃ 이하, 수소농도 0.5% H2 이하 조건에서 소성 후 고온 내전압 등의 전기적 특성을 종합적으로 확인하였다.
하기 [표 1]에서는 비교예와 실시예에 따라 제작된 0603 사이즈 실제 적층 세라믹 커패시터(MLCC)의 전기적 특성 결과를 요약 정리한 것이다.
| 샘플 |
모재 BaTiO3 100 mole 당 첨가제 mole 수 | 전기적 특성 | |||||||
| MnO2 |
SiO2 |
NaCO3 |
Li2O |
고온 내전압 |
|||||
| 바디 | 마진부 | 바디 | 마진부 | 바디 | 마진부 | 바디 | 마진부 | ||
| *1 | 0.1 | 0.1 | 3.0 | 3.0 | 1.0 | 1.0 | 2.0 | 2.0 | X |
| 2 | 0.1 | 0.5 | 3.0 | 3.0 | 1.0 | 1.0 | 2.0 | 2.0 | ○ |
| 3 | 0.1 | 1.0 | 3.0 | 3.0 | 1.0 | 1.0 | 2.0 | 2.0 | ○ |
| 4 | 0.1 | 1.5 | 3.0 | 3.0 | 1.0 | 1.0 | 2.0 | 2.0 | ○ |
| 5 | 0.1 | 2.0 | 3.0 | 3.0 | 1.0 | 1.0 | 2.0 | 2.0 | ○ |
| *6 | 0.1 | 1.5 | 3.0 | 2.0 | 1.0 | 1.0 | 2.0 | 2.0 | X |
| *7 | 0.1 | 1.5 | 3.0 | 2.5 | 1.0 | 1.0 | 2.0 | 2.0 | X |
| 8 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 1.0 | 2.0 | 2.0 | ○ |
| 9 | 0.1 | 1.5 | 3.0 | 4.0 | 1.0 | 1.0 | 2.0 | 2.0 | ○ |
| *10 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 0.5 | 2.0 | 2.0 | X |
| 11 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 1.5 | 2.0 | 2.0 | ○ |
| 12 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 2.0 | 2.0 | 2.0 | ○ |
| *13 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 1.5 | 2.0 | 1.0 | X |
| *14 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 1.5 | 2.0 | 1.5 | X |
| 15 | 0.1 | 1.5 | 3.0 | 3.5 | 1.0 | 1.5 | 2.0 | 2.5 | ○ |
* : 비교예, ○ : 양호, X : 불량
상기 [표 1]에 나타낸 바와 같이, 비교예 1은 종래 적층 세라믹 커패시터의 샘플로서, 바디를 형성하는 유전체 조성과 사이드 마진부의 유전체 조성이 동일한 경우로서, 고온 내전압 특성에 문제가 있음을 알 수 있다.
또한, 비교예 6과 7은 사이드 마진부에 포함되는 부성분인 SiO2 의 함량이 바디에 포함되는 SiO2 의 함량보다 적은 경우로서, 고온 내전압 특성에 문제가 있음을 알 수 있다.
또한, 비교예 10은 사이드 마진부에 포함되는 부성분인 NaCO3 의 함량이 바디에 포함되는 NaCO3 의 함량보다 적은 경우로서, 고온 내전압 특성에 문제가 있음을 알 수 있다.
또한, 비교예 13과 14는 사이드 마진부에 포함되는 부성분인 Li2O 의 함량이 바디에 포함되는 Li2O 의 함량보다 적은 경우로서, 고온 내전압 특성에 문제가 있음을 알 수 있다.
그러나, 상기 [표 1]에서 실시예 2 내지 5, 8 내지 9, 11 내지 12 및 15는 사이드 마진부에 포함되는 부성분인 MnO2, SiO2, NaCO3 및 Li2O 의 함량이 바디에 포함되는 함량보다 각각 많은 경우로서, 고온 내전압 특성이 우수함을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 적층체
112: 유전체층 113, 114: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
112a: 세라믹 그린시트
121a, 122a: 스트라이프형 제1 및 제2 내부전극 패턴
210: 세라믹 그린시트 적층체 220: 막대형 적층체
112: 유전체층 113, 114: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
112a: 세라믹 그린시트
121a, 122a: 스트라이프형 제1 및 제2 내부전극 패턴
210: 세라믹 그린시트 적층체 220: 막대형 적층체
Claims (15)
- 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극; 및
상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;를 포함하며,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 Ba 및 Ti를 포함하는 모재 주성분과 부성분을 포함하며,
상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부의 유전율이 상기 세라믹 바디의 유전율 보다 낮은 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 제1 부성분을 포함하는 적층 세라믹 커패시터.
- 제2항에 있어서,
상기 제1 및 제2 사이드 마진부 내에 포함된 망간(Mn)의 함량은 상기 세라믹 바디 내에 포함된 망간(Mn)의 함량보다 더 높은 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 부성분으로서, Ba 및 Ca 중 적어도 하나를 포함하는 제2 부성분을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 부성분으로서, Si를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물을 포함하는 제3 부성분을 포함하는 적층 세라믹 커패시터.
- 제5항에 있어서,
상기 제1 및 제2 사이드 마진부 내에 포함된 규소(Si)의 함량은 상기 세라믹 바디 내에 포함된 규소(Si)의 함량보다 더 높은 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 부성분으로서, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 제4 부성분 및 Mg 또는 Al을 포함하는 제5 부성분을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드 마진부는 부성분으로서, Na 및 Li 중 적어도 하나 이상을 더 포함하는 적층 세라믹 커패시터.
- 제8항에 있어서,
상기 제1 및 제2 사이드 마진부 내에 포함된 Na 및 Li 중 적어도 하나 이상의 함량은 상기 세라믹 바디 내에 포함된 Na 및 Li 중 적어도 하나 이상의 함량보다 더 높은 적층 세라믹 커패시터.
- 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극; 및
상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;를 포함하며,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 Ba 및 Ti를 포함하는 모재 주성분과 부성분을 포함하며,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 제1 부성분을 포함하며, 상기 제1 및 제2 사이드 마진부 내에 포함된 망간(Mn)의 함량은 상기 세라믹 바디 내에 포함된 망간(Mn)의 함량보다 더 높은 적층 세라믹 커패시터.
- 제10항에 있어서,
상기 제1 및 제2 사이드 마진부와 세라믹 바디는 부성분으로서, Ba 및 Ca 중 적어도 하나를 포함하는 제2 부성분, Si를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물을 포함하는 제3 부성분, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 제4 부성분 및 Mg 또는 Al을 포함하는 제5 부성분을 포함하는 적층 세라믹 커패시터.
- 제11항에 있어서,
상기 제1 및 제2 사이드 마진부 내에 포함된 규소(Si)의 함량은 상기 세라믹 바디 내에 포함된 규소(Si)의 함량보다 더 높은 적층 세라믹 커패시터.
- 제10항에 있어서,
상기 제1 및 제2 사이드 마진부는 부성분으로서, Na 및 Li 중 적어도 하나 이상을 더 포함하는 적층 세라믹 커패시터.
- 제13항에 있어서,
상기 제1 및 제2 사이드 마진부 내에 포함된 Na 및 Li 중 적어도 하나 이상의 함량은 상기 세라믹 바디 내에 포함된 Na 및 Li 중 적어도 하나 이상의 함량보다 더 높은 적층 세라믹 커패시터.
- 제13항에 있어서,
상기 제1 사이드 마진부 및 제2 사이드 마진부는 평균 두께가 18μm 이하인 적층 세라믹 커패시터.
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