KR20190062948A - Display device - Google Patents
Display device Download PDFInfo
- Publication number
- KR20190062948A KR20190062948A KR1020170161644A KR20170161644A KR20190062948A KR 20190062948 A KR20190062948 A KR 20190062948A KR 1020170161644 A KR1020170161644 A KR 1020170161644A KR 20170161644 A KR20170161644 A KR 20170161644A KR 20190062948 A KR20190062948 A KR 20190062948A
- Authority
- KR
- South Korea
- Prior art keywords
- compensation pattern
- capacitance compensation
- data link
- pattern
- wirings
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 링크 배선간 길이 편차에 따른 RC 지연(RC delay)을 균일하게 함으로써 화질 저하를 방지할 수 있는 표시 장치에 관한 것이다. BACKGROUND OF THE
액정 표시 장치(Liquid Crystal Display Device), 유기 발광 소자 표시 장치(Organic Light Emitting Diode Display Device), 양자 점 표시 장치(Quantum Dot Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)는 얇은 두께와 낮은 소비전력으로 인해 차세대 표시 장치로서 각광을 받고 있다.A flat panel display device such as a liquid crystal display device, an organic light emitting diode display device, and a quantum dot display device has a thin and low And is receiving the spotlight as a next-generation display device due to power consumption.
표시 장치는 복수의 화소를 구동하기 위한 신호를 제공하는 구동 IC(Driver Integrated Circuit)를 포함할 수 있다. 구동 IC는 표시 장치의 비표시 영역에 배치된 데이터 링크 배선을 통해 각각의 화소로 신호를 제공한다. The display device may include a driver IC (Driver Integrated Circuit) that provides a signal for driving the plurality of pixels. The driving IC provides a signal to each pixel through a data link wiring arranged in a non-display area of the display device.
그러나, 비표시 영역의 크기를 감소시키기 위해, 데이터 링크 배선은 직선 방향이 아닌 사선 방향으로 연장하는 부분을 포함하게 된다. 이에 따라, 데이터 링크 배선의 길이가 데이터 링크 배선의 위치 등에 따라 서로 다르게 될 수 있다. 예를 들어, 동일한 구동 IC로부터 신호를 인가받는 복수의 데이터 링크 배선 중 중앙부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 짧은 반면, 엣지부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 길다. 따라서, 엣지부에 배치된 링크 배선의 배선 저항이 중앙부에 배치된 링크 배선의 배선 저항 보다 크게 되어, 중앙부에 비해 엣지부에서 링크 배선에 의한 RC 지연값이 증가되는 문제가 존재한다. However, in order to reduce the size of the non-display area, the data link wiring includes a portion extending in a diagonal direction rather than a linear direction. Accordingly, the length of the data link wiring can be made different from each other depending on the position of the data link wiring or the like. For example, among the plurality of data link wirings receiving signals from the same driver IC, the data link wirings disposed at the center portion are relatively short in length, while the data link wirings disposed at the edge portion are relatively long. Therefore, there is a problem that the wiring resistance of the link wiring disposed at the edge portion is larger than that of the link wiring disposed at the center portion, and the RC delay value due to the link wiring at the edge portion is increased as compared with the center portion.
특히, 디자인이나 공간 활용 측면에서 비표시 영역이 축소됨에 따라, 엣지부에 배치된 데이터 링크 배선 간의 간격이 크게 감소할 수 있다. 이 경우, 엣지부에 배치된 링크 배선의 길이가 상대적으로 더 길기 때문에, 데이터 링크 배선의 간격이 감소함에 따라 증가하는 커패시턴스의 크기는 엣지부에 배치된 링크 배선이 가장 크고 중앙부에 배치된 데이터 링크 배선이 가장 작을 수 있다. 이에, 비표시 영역을 축소시켜 네로우 베젤(narrow bezel)을 구현하는 표시 장치일수록 중앙부에 비해 엣지부에서 데이터 링크 배선에 의한 RC 지연값이 증가되는 문제가 보다 심각할 수 있다.In particular, as the non-display area is reduced in terms of design and space utilization, the interval between the data link wires arranged at the edge portion can be greatly reduced. In this case, since the length of the link wiring disposed at the edge portion is relatively longer, the size of the capacitance that increases as the spacing of the data link wiring decreases increases as the size of the link wiring disposed at the edge portion becomes largest, The wiring can be the smallest. Therefore, the problem that the RC delay value due to the data link wiring is increased at the edge portion as compared with the central portion may be more serious in a display device in which a non-display region is reduced and a narrow bezel is implemented.
이에, 본 발명이 해결하고자 하는 과제는 중앙부에 배치된 데이터 링크 배선과 엣지부에 배치된 데이터 링크 배선의 길이 차이에 의해 발생될 수 있는 데이터 링크 배선간의 저항 편차를 개선하기 위해 중앙부에 배치된 데이터 링크 배선의 커패시턴스를 증가시켜 RC 지연의 편차를 최소화할 수 있는 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a data distributing method and a data distributing method, which are capable of improving the resistance deviation between data link interconnections arranged at the center portion and data link interconnections disposed at the edge portion, And to provide a display device capable of increasing the capacitance of the link wiring and minimizing the deviation of the RC delay.
또한, 본 발명이 해결하고자 하는 다른 과제는 비표시 영역이 축소됨에 따라 발생될 수 있는 중앙부에 배치된 복수의 데이터 링크 배선과 엣지부에 배치된 복수의 데이터 링크 배선 간의 커패시턴스 차이에 의해 RC 지연의 편차가 증가하는 문제를 개선할 수 있는 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a display device capable of reducing the RC delay due to a capacitance difference between a plurality of data link lines arranged at a central portion and a plurality of data link lines arranged at an edge portion, And to provide a display device capable of improving the problem of an increase in deviation.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 복수의 데이터 링크 배선이 비표시 영역에서 서로 다른 층에 교대로 배치되도록 형성하여, 비표시 영역의 크기가 최소화된 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a display device in which a plurality of data link wires are formed so as to be alternately arranged in different layers in a non-display area, thereby minimizing the size of the non-display area.
또한, 본 발명이 해결하고자 하는 또 다른 과제는, 컬럼 데이터 피딩(column data feeding) 방식으로 구동하는 표시 장치에서 커패시턴스 변동 폭이 최소화될 수 있는 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a display device capable of minimizing a variation in capacitance in a display device driven by a column data feeding method.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴, 및 복수의 제2 데이터 링크 배선과 중첩하고, 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함한다. 이에, 복수의 데이터 링크 배선간 RC지연 편차를 최소화하기 위해 중앙부에 배치된 데이터 링크 배선의 커패시턴스를 증가시켜 표시 장치의 신뢰성을 개선할 수 있다.According to an aspect of the present invention, there is provided a display device including a substrate including a display region in which a plurality of pixels are defined and a non-display region surrounding the display region, a plurality of signals A plurality of first data link wirings and a plurality of second data link wirings for connecting each of the plurality of signal wirings and the plurality of pads, A first capacitance compensation pattern overlapping the data link wiring, and a second capacitance compensation pattern overlapping the plurality of second data link wiring lines and spaced apart from the first capacitance compensation pattern. Therefore, in order to minimize the RC delay deviation between the plurality of data link wirings, the capacitance of the data link wiring disposed at the central portion can be increased to improve the reliability of the display device.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판, 표시 영역의 복수의 신호 배선과 비표시 영역의 복수의 패드를 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선과 중첩하도록 교대로 배치되는 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴을 포함한다. 이에, 엣지부에 배치된 데이터 링크 배선의 배선 저항이 중앙부에 배치된 데이터 링크 배선의 배선 저항 보다 크게 되어, 중앙부에 비해 엣지부에서 링크 배선에 의한 RC 지연값이 증가하는 문제를 개선할 수 있다.According to another aspect of the present invention, there is provided a display device including a substrate including a display region where a plurality of pixels are arranged and a non-display region including a pad portion including a plurality of pads, a plurality of display regions And a plurality of first data link lines, a plurality of first data link lines and a plurality of second data link lines for connecting the plurality of pads of the non-display region and the signal lines of the non- A first capacitance compensation pattern and a second capacitance compensation pattern arranged. Therefore, the wiring resistance of the data link wiring arranged at the edge portion is larger than that of the data link wiring arranged at the center, and the RC delay value due to the link wiring at the edge portion is increased compared with the central portion can be improved .
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
본 발명은 지그재그 형상의 저항 보상 패턴을 구성하는 복수의 데이터 링크 배선 상에 저항 보상 패턴과 중첩하도록 커패시턴스 보상 패턴을 구성함으로써, 복수의 데이터 링크 배선간 RC 지연 편차를 최소화할 수 있다.The present invention can minimize a RC delay deviation between a plurality of data link wirings by constructing a capacitance compensation pattern so as to overlap with a resistance compensation pattern on a plurality of data link wirings constituting a resistance compensation pattern having a zigzag shape.
또한, 본 발명은 복수의 데이터 링크 배선 중 서로 교대로 배치되는 제1 데이터 링크 배선과 제2 데이터 링크 배선을 서로 다른 층에 형성함에 따라, 복수의 데이터 링크 배선이 비표시 영역에서 차지하는 면적을 감소시킬 수 있다.Further, according to the present invention, since the first data link wiring and the second data link wiring alternately arranged in the plurality of data link wirings are formed in different layers, the area occupied by the plurality of data link wirings in the non-display area is reduced .
또한, 본 발명은 복수의 데이터 링크 배선 상에 커패시턴스 보상 패턴을 형성함에 따라, 네로우 베젤을 구현하는 경우 발생하는 중앙부와 엣지부의 데이터 링크 배선의 커패시턴스 증가량의 차이를 보상하여, 표시 장치의 신뢰성을 개선할 수 있다.Further, the present invention forms a capacitance compensation pattern on a plurality of data link wirings, thereby compensating for the difference in capacitance increase of the data link wiring between the central part and the edge part, which occurs when the narrow bezel is implemented, Can be improved.
또한, 본 발명은 컬럼 인버젼 방식으로 구동되는 표시 장치에서, 복수의 데이터 링크 배선의 커패시턴스 변동폭을 최소화하여 표시 장치의 품질을 개선할 수 있다.In addition, the present invention can improve the quality of a display device by minimizing the capacitance fluctuation of a plurality of data link wirings in a display device driven by a column inversion method.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the specification.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 X영역에 대한 확대도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.1 is a plan view of a display device according to an embodiment of the present invention.
2 is an enlarged view of the X region in Fig.
3 is a graph for explaining the effect of the display device according to the embodiment of the present invention.
4 is an enlarged view of a non-display area of a display device according to another embodiment of the present invention.
5 is an enlarged view of a non-display area of a display device according to another embodiment of the present invention.
6 is a graph for explaining the effect of the display device according to another embodiment of the present invention.
7 is an enlarged view of a non-display area of a display device according to another embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Where the terms "comprises", "having", "done", and the like are used in this specification, other portions may be added unless "only" is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.
소자 또는 층이 다른 소자 또는 층위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.It is to be understood that an element or layer is referred to as another element or layer, including both on or between other elements or intervening layers.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The sizes and thicknesses of the individual components shown in the figures are shown for convenience of explanation and the present invention is not necessarily limited to the size and thickness of the components shown.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other partially or entirely and technically various interlocking and driving is possible as will be appreciated by those skilled in the art, It may be possible to cooperate with each other in association.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 데이터 구동부(120), 게이트 구동부(130), 링크 배선(DLL, GLL)만을 도시하였다.1 is a plan view of a display device according to an embodiment of the present invention. 1, only the
기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드(ployimide) 등과 같은 플라스틱 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.The
기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.The
표시 영역(AA)은 표시 장치(100)에서 실제로 영상이 표시되는 영역으로, 표시 영역(AA)에는 표시부 및 표시부를 구동하기 위한 다양한 구동 소자 및 신호 배선이 배치될 수 있다. 예를 들어, 표시부는 ITO(Indium Tin Oxide) 등과 같은 투명 도전성 물질로 이루어진 화소 전극과 공통 전극에 인가된 전압에 의해 발생되는 전계에 의해 액정을 구동하는 액정 표시부일 수 있다. 다만, 이에 제한되지 않고, 표시부는 애노드, 유기층, 및 캐소드를 포함하는 유기 발광 소자로 구성되는 유기 발광 표시부일 수 있다. 또한, 표시부를 구동하기 위한 박막 트랜지스터, 커패시터 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다. 도 1에 도시된 바와 같이, 게이트 배선(GL), 데이터 배선(DL) 등과 같은 복수의 신호 배선이 표시 영역(AA)에 배치될 수 있다. The display area AA is an area where an image is actually displayed in the
표시 영역(AA)에는 복수의 화소가 배치된다. 복수의 화소는 빛을 발광하는 최소 단위로, 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 복수의 화소 각각은 게이트 배선(GL) 및 데이터 배선(DL)과 연결될 수 있다. A plurality of pixels are arranged in the display area AA. The plurality of pixels may include a red pixel, a green pixel, and a blue pixel as a minimum unit for emitting light. Each of the plurality of pixels may be connected to the gate wiring GL and the data wiring DL.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소를 구동하기 위한 다양한 구성요소들이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 구동부(120), 게이트 구동부(130), 표시 영역(AA)의 다양한 신호 배선과 연결되는 링크 배선(GLL, DLL) 등이 기판(110)의 비표시 영역(NA)에 배치될 수 있다.The non-display area NA can be defined as an area where no image is displayed, and an area surrounding the display area AA. The non-display area NA may be provided with various components for driving a plurality of pixels arranged in the display area AA. 1, the
데이터 구동부(120)는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 구성으로, 표시 영역(AA)의 복수의 화소로 신호를 공급하기 위한 구성이다. 데이터 구동부(120)는 비표시 영역(NA)에 배치된 다양한 배선을 통해 데이터 전압을 표시 영역(AA)의 복수의 화소로 공급한다. 구체적으로, 데이터 구동부(120)는 비표시 영역(NA)에 배치된 복수의 데이터 패드(DP), 복수의 데이터 패드(DP)와 연결된 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 링크 배선(DLL)과 연결된 복수의 데이터 배선(DL)을 통해 데이터 전압을 복수의 화소로 공급할 수 있다. 도 1에서는 데이터 구동부(120)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 데이터 구동부(120)가 기판(110)에 배치될 수 있다.The
도 1을 참조하면, 데이터 구동부(120)는 베이스 필름(121) 및 구동 IC(122)를 포함할 수 있다. 베이스 필름(121)은 데이터 구동부(120)를 지지하는 필름이다. 베이스 필름(121)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다. 구동 IC(122)는 영상을 표시하기 위한 데이터 전압과 이를 처리하기 위한 구동 신호를 처리하는 구성이다. 구동 IC(122)는 표시 장치(100)의 기판(110) 상에 실장되는 방식에 따라 COG(Chip On Glass), COF(Chip On Film), TCP(Tape Carrier Package) 등의 방식으로 배치될 수 있다. 도 1에서는 설명의 편의를 위해 데이터 구동부(120)가 베이스 필름(121) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다.Referring to FIG. 1, the
게이트 구동부(130)는 타이밍 콘트롤러의 제어 하에 게이트 신호를 출력하고, 복수의 게이트 링크 배선(GLL) 및 복수의 게이트 배선(GL)을 통해 데이터 전압이 충전되는 화소를 선택할 수 있다. 게이트 구동부(130)는 시프트 레지스터(shift register)를 이용하여 게이트 신호를 게이트 배선(GL)으로 순차적으로 공급할 수 있다. 도 1에서는 설명의 편의를 위해 게이트 구동부(130)가 베이스 필름(131) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다. 또한, 게이트 구동부(130)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 게이트 구동부(130)가 기판(110)에 배치될 수 있다.The
이하에서는, 기판(110)의 비표시 영역(NA)의 복수의 링크 배선(GLL, DLL)에 대한 보다 상세한 설명을 위해 도 2를 참조하여 설명한다.Hereinafter, the plurality of link lines GLL and DLL in the non-display area NA of the
도 2는 도 1의 X영역에 대한 확대도이다. 도 2에서는 설명의 편의를 위해, 복수의 데이터 배선(DL), 복수의 데이터 링크 배선(DLL), 복수의 데이터 패드(DP), 제1 커패시턴스 보상 패턴(CP1), 제2 커패시턴스 보상 패턴(CP2) 및 복수의 전원 공급 패드(VDDP)만을 도시하였다.2 is an enlarged view of the X region in Fig. 2, a plurality of data lines DL, a plurality of data link wirings (DLL), a plurality of data pads DP, a first capacitance compensation pattern CP1, a second capacitance compensation pattern CP2 And a plurality of power supply pads VDDP are shown.
복수의 링크 배선(DLL, GLL)은 표시 영역(AA)에 배치된 복수의 신호 배선과 비표시 영역(NA)에 배치된 패드부(PA)를 연결하는 배선이다. 구체적으로, 복수의 링크 배선(DLL, GLL)은 복수의 게이트 링크 배선(GLL) 및 복수의 데이터 링크 배선(DLL)을 포함한다. 여기서, 복수의 신호 배선은 게이트 배선(GL) 및 데이터 배선(DL)을 포함할 수 있다. 이하에서는, 복수의 데이터 링크 배선(DLL)에 대해 설명하나, 복수의 게이트 링크 배선(GLL)에도 복수의 데이터 링크 배선(DLL)과 동일한 구성이 적용될 수도 있다.The plurality of link lines DLL and GLL are wirings for connecting a plurality of signal lines arranged in the display area AA and a pad part PA arranged in the non-display area NA. Specifically, the plurality of link wirings (DLL, GLL) include a plurality of gate link wirings (GLL) and a plurality of data link wirings (DLL). Here, the plurality of signal wirings may include a gate wiring GL and a data wiring DL. Although a plurality of data link wirings (DLLs) are described below, the same configuration as that of a plurality of data link wirings (DLLs) may be applied to a plurality of gate link wirings (GLL).
패드부(PA)는 비표시 영역(NA)에서 복수의 패드가 형성되는 영역이다. 복수의 패드는 복수의 데이터 패드(DP) 및 복수의 전원 공급 패드(VDDP)를 포함한다. The pad portion PA is a region where a plurality of pads are formed in the non-display area NA. The plurality of pads includes a plurality of data pads (DP) and a plurality of power supply pads (VDDP).
복수의 데이터 패드(DP)는 데이터 구동부(120)로부터 데이터 전압을 공급받아 데이터 배선(DL)으로 전달하기 위한 패드이다. 복수의 데이터 패드(DP)는 복수의 데이터 링크 배선(DLL)의 끝단에 배치되어 복수의 데이터 링크 배선(DLL)과 연결된다. The plurality of data pads DP are pads for receiving data voltages from the
복수의 전원 공급 패드(VDDP)는 데이터 구동부(120)로부터 공통 전압을 공급받아 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)으로 전달하기 위한 패드이다. 복수의 전원 공급 패드(VDDP)는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 끝단에 배치되어 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 연결된다. The plurality of power supply pads VDDP are pads for receiving a common voltage from the
패드부(PA)는 복수의 패드와 외부 모듈, 예를 들어, COF 등이 본딩되는 영역이다. 도 2에 도시된 바와 같이, 패드부(PA)는 복수이고, 패드부(PA) 각각에는 데이터 구동부(120)가 배치될 수 있다.The pad portion PA is an area where a plurality of pads and an external module, for example, COF, are bonded. As shown in FIG. 2, there are a plurality of pad portions PA, and a
도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 복수의 데이터 패드(DP)를 통해 데이터 구동부(120)와 표시 영역(AA)의 복수의 데이터 배선(DL)을 연결하는 배선이다.Referring to FIG. 2, a plurality of data link wirings (DLLs) are wirings that connect the
복수의 데이터 링크 배선(DLL)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)을 포함한다. 이때, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)은 동일층 상에서 교대로 배치된다.The plurality of data link wirings (DLLs) include a first data link wiring (DLL1) and a second data link wiring (DLL2). At this time, the first data link wiring DLL1 and the second data link wiring DLL2 are alternately arranged on the same layer.
도 2를 참조하면, 복수의 제1 데이터 링크 배선(DLL1)은 복수의 제2 데이터 링크 배선(DLL2)과 동일층 상에 배치되며, 복수의 제2 데이터 링크 배선(DLL2) 사이에서 동일한 거리로 이격된 위치에 배치될 수 있다. 이에, 복수의 제1 데이터 링크 배선(DLL1)과 복수의 제2 데이터 링크 배선(DLL2)은 등간격으로 배치될 수 있다. Referring to FIG. 2, a plurality of first data link lines DLL1 are arranged on the same layer as a plurality of second data link lines DLL2, and are arranged at the same distance between the plurality of second data link lines DLL2 And can be disposed in a spaced apart position. Accordingly, the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 may be arranged at regular intervals.
복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 형성될 수 있다. 일반적으로, 데이터 배선(DL)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 동일층 상에 형성되므로, 도 2에 도시된 바와 같이, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 별도의 연결 구조없이 일체로 형성될 수 있다. 다만, 이는 예시적인 것이며, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(100)에서 사용되는 다양한 도전성 구성요소들과 동일한 물질로 동일 층에 형성될 수 있다. The plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 may be formed of the same material as the source electrode and the drain electrode of the thin film transistor arranged in the display area AA. Generally, since the data line DL is formed on the same layer as the source electrode and the drain electrode of the thin film transistor, as shown in FIG. 2, a plurality of first data link lines DLL1 and a plurality of 2 data link wiring DLL2 can be integrally formed without a separate connection structure from the data wiring DL. The plurality of first data link interconnections DLL1 and the plurality of second data link interconnections DLL2 may be formed on the same layer with the same material as the various conductive interconnectors used in the
도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 포함한다. 복수의 데이터 링크 배선(DLL)의 제1 부분(S1)은 복수의 데이터 패드(DP)와 연결되며, 복수의 데이터 패드(DP)로부터 제1 방향(D1)으로 연장된 배선의 부분을 의미한다. 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)은 표시 영역(AA)의 데이터 배선(DL)과 연결되며, 제1 방향(D1)과 상이한 제2 방향(D2) 및 제3 방향(D3)으로 연장된 배선의 영역의 부분을 의미한다. 여기서, 제2 방향(D2)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 좌측에 위치한 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이고, 제3 방향(D3)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 우측에 위치한 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이다. 즉, 제2 방향(D2)은 도 2를 기준으로 좌측 사선 방향이고, 제3 방향(D3)은 도 2를 기준으로 우측 사선 방향이다.Referring to Fig. 2, a plurality of data link wirings (DLLs) include a first portion S1 and a second portion S2. The first portion S1 of the plurality of data link wirings DLL is connected to the plurality of data pads DP and means a portion of the wirings extending from the plurality of data pads DP in the first direction D1 . The second part S2 of the plurality of data link wirings DLL is connected to the data line DL of the display area AA and is connected to the data line DL in the second direction D2 and the third direction D2, D3, < / RTI > Here, the second direction D2 is a direction in which the second portion S2 of the data link wiring DLL located on the left side among the plurality of data link wiring lines DLL shown in Fig. 2 extends, and the third direction D3 Is a direction in which a second portion S2 of a plurality of data link wirings (DLLs) positioned on the right side among the plurality of data link wirings (DLLs) shown in Fig. 2 extends. That is, the second direction D2 is the left oblique direction with reference to FIG. 2, and the third direction D3 is the right oblique direction with reference to FIG.
이에, 복수의 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 통해 데이터 구동부(120)로부터의 데이터 전압을 표시 영역(AA)의 데이터 배선(DL)을 통해 표시 영역(AA)의 화소로 전달할 수 있다.Accordingly, the plurality of data link wirings (DLLs) display data voltages from the
복수의 데이터 링크 배선(DLL) 중 적어도 일부는 저항 보상 패턴(RP)을 포함한다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위해 복수의 데이터 링크 배선(DLL)의 적어도 일부분에 포함되는 패턴이다. 저항 보상 패턴(RP)의 일단은 제1 부분(S1)과 연결되고, 타단은 제2 부분(S2)과 연결된다. 이에, 저항 보상 패턴(RP)을 포함하는 복수의 데이터 링크 배선(DLL)은 제1 부분(S1), 저항 보상 패턴(RP) 및 제2 부분(S2)을 통해서 신호를 데이터 배선(DL)으로 전달할 수 있다. 다만, 복수의 데이터 링크 배선(DLL) 중 엣지부의 최외곽에 배치된 데이터 링크 배선(DLL)의 길이가 가장 길기 때문에, 최외곽에 배치된 데이터 링크 배선(DLL)의 경우 저항 보상 패턴(RP)을 포함하지 않거나, 가장 길이가 짧은 저항 보상 패턴(RP)을 포함할 수 있다. 또한, 복수의 데이터 링크 배선(DLL) 중 중앙부에 배치된 복수의 데이터 링크 배선(DLL)의 길이가 가장 짧기 때문에, 중앙부에 배치된 복수의 데이터 링크 배선(DLL)의 경우 가장 길이가 긴 저항 보상 패턴(RP)을 포함할 수 있다.At least a part of the plurality of data link wirings (DLLs) includes a resistance compensation pattern (RP). In order to solve the problem that the RC delay value generated due to the difference in length between the data link wiring (DLL) arranged at the center portion and the data link wiring (DLL) arranged at the edge portion increases, And is included in at least a part of the link wiring (DLL). One end of the resistance compensation pattern RP is connected to the first portion S1 and the other end is connected to the second portion S2. The plurality of data link wirings (DLLs) including the resistance compensation pattern RP are connected to the data lines DL via the first portion S1, the resistance compensation pattern RP and the second portion S2. . However, since the length of the data link wiring line (DLL) disposed at the outermost portion of the edge portion of the plurality of data link wiring lines (DLL) is the longest, the resistance compensation pattern (RP) Or may include the resistance compensation pattern RP having the shortest length. In addition, since the length of the plurality of data link wirings (DLLs) arranged at the center of the plurality of data link wirings (DLLs) is the shortest, in the case of a plurality of data link wirings (DLLs) And may include a pattern RP.
저항 보상 패턴(RP)은 복수의 데이터 링크 배선(DLL)의 길이를 증가시킬 수 있는 다양한 형상일 수 있다. 즉, 저항 보상 패턴(RP)은 데이터 링크 배선(DLL)의 제1 부분(S1)과 제2 부분(S2)을 최단거리로 연결하는 패턴이 아니다. 이에, 저항 보상 패턴(RP)은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 가질 수 있다. 다만, 다양한 형상 중 가장 길이가 긴 형상이 펄스파 형상이므로, 도 2에서는 저항 보상 패턴(RP)이 펄스파 형상을 갖는 것으로 도시하였다.The resistance compensation pattern RP may be various shapes that can increase the length of the plurality of data link wirings (DLLs). That is, the resistance compensation pattern RP is not a pattern connecting the first portion S1 and the second portion S2 of the data link wiring DLL at the shortest distance. Thus, the resistance compensation pattern RP may have at least one of a zigzag shape, a sine wave shape, and a pulsed wave shape. However, since the longest shape among the various shapes is the shape of a pulse wave, the resistance compensation pattern RP has a shape of a pulse wave in FIG.
도 2를 참조하면, 저항 보상 패턴(RP)의 길이는 패드부(PA)의 중앙부에 가까울수록 증가할 수 있다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위한 패턴이므로, 중앙부에 배치된 데이터 링크 배선(DLL)에 포함되는 저항 보상 패턴(RP)의 길이가 엣지부에 배치된 데이터 링크 배선(DLL)의 길이보다 길 수 있다. 이에 따라, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 삼각형 형상을 이룰 수 있다. 즉, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 삼각형 영역 내에 배치될 수 있다.Referring to FIG. 2, the length of the resistance compensation pattern RP may increase toward the center of the pad portion PA. Since the resistance compensation pattern RP is a pattern for improving the problem that the RC delay value generated due to the difference in length between the data link wiring (DLL) disposed at the center portion and the data link wiring (DLL) disposed at the edge portion increases, The length of the resistance compensation pattern RP included in the data link wiring line (DLL) disposed at the center portion may be longer than the length of the data link wiring line (DLL) disposed at the edge portion. Accordingly, the resistance compensation patterns RP of the plurality of first data link interconnections DLL1 and the plurality of second data link interconnections DLL2 can assume a triangular shape. That is, the resistance compensation patterns RP of the plurality of first data link wiring DLL1 and the plurality of second data link wiring DLL2 can be arranged in the triangular area.
표시 장치(100)는 컬럼 데이터 피딩 방식으로 구동될 수 있다. 즉, 표시 장치(100)의 데이터 라인(DL)에는 컬럼 단위로 동일한 극성의 데이터 전압이 인가될 수 있다. 따라서, 일 프레임 구간 동안, 복수의 데이터 링크 배선(DLL) 중 일부 데이터 링크 배선(DLL)에는 정극성(+)의 데이터 전압이 인가되고, 다른 일부의 데이터 링크 배선(DLL)에는 부극성(-)의 데이터 전압이 인가될 수 있다. 이하에서는, 복수의 데이터 링크 배선(DLL) 중 복수의 제1 데이터 링크 배선(DLL1)에 복수의 제2 데이터 링크 배선(DLL2)과 반대 극성을 갖는 데이터 전압이 전달되는 것으로 가정하여 설명한다. The
이에, 일 프레임 구간 동안, 제1 데이터 링크 배선(DLL1)에는 정극성(+)의 데이터 전압이 인가되고 제2 데이터 링크 배선(DLL2)에는 부극성(-)의 데이터 전압이 인가될 수 있고, 반대로 제1 데이터 링크 배선(DLL1)에는 부극성(-)의 데이터 전압이 인가되고 제2 데이터 링크 배선(DLL2)에는 정극성(+)의 데이터 전압이 인가될 수 있다. Accordingly, during one frame period, a positive data voltage may be applied to the first data link line DLL1 and a negative data voltage may be applied to the second data link line DLL2, Conversely, a negative (-) data voltage may be applied to the first data link wiring DLL1 and a positive (+) data voltage may be applied to the second data wiring wiring DLL2.
도 2를 참조하면, 비표시 영역에서 복수의 데이터 링크 배선(DLL) 중 저항 보상 패턴(RP)과 중첩하는 영역에 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 배치된다. 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은, 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이에 의해 발생하는 저항 편차에 의해 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 RC 지연 차이가 증가하는 것을 최소화하기 위한 도전 패턴이다. 2, a first capacitance compensation pattern CP1 and a second capacitance compensation pattern CP2 are arranged in a region overlapping the resistance compensation pattern RP among a plurality of data link wirings (DLLs) in a non-display area . The first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 are formed in such a manner that the resistance variation caused by the length difference between the data link wiring DLL arranged at the center portion and the data link wiring DLL arranged at the edge portion Is a conductive pattern for minimizing an increase in the RC delay difference between the data link wiring (DLL) arranged at the center by the wiring pattern (DL) and the data link wiring (DLL) arranged at the edge.
도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)은 복수의 제1 데이터 링크 배선(DLL1)과 중첩하고, 제2 커패시턴스 보상 패턴(CP2)은 복수의 제2 데이터 링크 배선(DLL2)과 중첩한다.2, a first capacitance compensation pattern CP1 overlaps with a plurality of first data link lines DLL1, a second capacitance compensation pattern CP2 overlaps with a plurality of second data link lines DLL2, do.
도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)은 베이스 패턴(BP1) 및 베이스 패턴(BP1)으로부터 연장되고 복수의 제1 데이터 링크 배선(DLL1) 각각과 중첩하는 복수의 가지 패턴(SP1)을 포함한다. 이에, 제1 커패시턴스 보상 패턴(CP1)은 포크 형상으로 형성될 수 있다. 여기서, 제1 커패시턴스 보상 패턴(CP1)의 베이스 패턴(BP1)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)의 제1 부분(S1) 상에 배치되고, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)은 복수의 제1 데이터 링크 배선(DLL1) 중 저항 보상 패턴(RP)과 중첩하도록 배치된다. Referring to FIG. 2, the first capacitance compensation pattern CP1 includes a plurality of branch patterns SP1 extending from the base pattern BP1 and the base pattern BP1 and overlapping each of the plurality of first data link lines DLL1, . Thus, the first capacitance compensation pattern CP1 may be formed in a fork shape. Here, the base pattern BP1 of the first capacitance compensation pattern CP1 is arranged on the first portion S1 of the first data link wiring DLL1 and the second data link wiring DLL2, and the first capacitance compensation The branch pattern SP1 of the pattern CP1 is arranged so as to overlap with the resistance compensation pattern RP among the plurality of first data link wirings DLL1.
또한, 제2 커패시턴스 보상 패턴(CP2)은 베이스 패턴(BP2) 및 베이스 패턴(BP2)으로부터 연장되고 복수의 제2 데이터 링크 배선(DLL2) 각각과 중첩하는 복수의 가지 패턴(SP2)을 포함한다. 이에, 제2 커패시턴스 보상 패턴(CP2)은 포크 형상으로 형성될 수 있다. 여기서, 제2 커패시턴스 보상 패턴(CP2)의 베이스 패턴(BP2)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)의 제2 부분(S2)상에 배치되고, 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)은 복수의 제2 데이터 링크 배선(DLL2) 중 저항 보상 패턴(RP)과 중첩하도록 배치된다. The second capacitance compensation pattern CP2 includes a plurality of branch patterns SP2 extending from the base pattern BP2 and the base pattern BP2 and overlapping each of the plurality of second data link wirings DLL2. Thus, the second capacitance compensation pattern CP2 may be formed in a fork shape. Here, the base pattern BP2 of the second capacitance compensation pattern CP2 is disposed on the second portion S2 of the first data link wiring DLL1 and the second data link wiring DLL2, and the second capacitance compensation The branch pattern SP2 of the pattern CP2 is arranged so as to overlap with the resistance compensation pattern RP among the plurality of second data link wirings DLL2.
제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은 화소 전극 또는 공통 전극과 동일한 물질로 이루어질 수 있다. 이에, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은 ITO(Indium Tin Oxide) 등과 같은 투명 도전성 물질로 이루어질 수 있다. 다만, 이에 제한되지 않고, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)와 상이한 층에 위치한 다른 도전성 물질로 이루어질 수도 있다. The first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 may be made of the same material as the pixel electrode or the common electrode. Accordingly, the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 may be made of a transparent conductive material such as indium tin oxide (ITO). The first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 may be formed on the first
제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)에는 전원 공급 패드(VDDP)와 연결됨으로써 공통 전극에 인가되는 공통 전압과 동일한 전압이 인가될 수 있다. 구체적으로, 전원 공급 패드(VDDP)는 데이터 구동부(120)로부터 공통 전압을 공급받아 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)으로 전달할 수 있다. 여기서, 정극성(+)의 데이터 전압과 부극성(-)의 데이터 전압의 중간 전압일 수 있다.The first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 may be connected to the power supply pad VDDP to apply the same voltage as the common voltage applied to the common electrode. Specifically, the power supply pad VDDP may receive a common voltage from the
도 2에서는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2) 각각이 각각이 2개의 전원 공급 패드(VDDP)와 연결되는 것으로 도시되었으나, 이에 제한되지 않는다. In FIG. 2, the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 are respectively connected to the two power supply pads VDDP, but the present invention is not limited thereto.
또한, 도 2에 도시하지는 않았지만, 패드부(PA)가 복수인 경우, 각각의 패드부(PA)에 대응하도록 복수의 제1 커패시턴스 보상 패턴(CP1) 및 복수의 제2 커패시턴스 보상 패턴(CP2)이 배치될 수 있다. 이때, 복수의 제1 커패시턴스 보상 패턴(CP1) 및 복수의 제2 커패시턴스 보상 패턴(CP2) 각각이 모두 전원 공급 패드(VDDP)를 통해 공통 전압을 인가 받을 수 있다. 또는, 복수의 제1 커패시턴스 보상 패턴(CP1) 중 일부 만이 전원 공급 패드(VDDP)를 통해 공통 전압을 인가 받고, 다른 일부는 전원 공급 패드(VDDP)와 연결된 제1 커패시터 보상 패턴(CP1)을 통해 공통 전압을 인가 받을 수도 있다. 마찬가지로, 복수의 제2 커패시턴스 보상 패턴(CP2) 중 일부 만이 전원 공급 패드(VDDP)를 통해 공통 전압을 인가 받고, 다른 일부는 전원 공급 패드(VDDP)와 연결된 제2 커패시터 보상 패턴(CP2)을 통해 공통 전압을 인가 받을 수도 있다.2, a plurality of first capacitance compensation patterns CP1 and a plurality of second capacitance compensation patterns CP2 are formed so as to correspond to the pad portions PA when a plurality of pad portions PA are provided, Can be arranged. At this time, the plurality of first capacitance compensation patterns CP1 and the plurality of second capacitance compensation patterns CP2 may all receive a common voltage through the power supply pad VDDP. Alternatively, only a part of the plurality of first capacitance compensation patterns CP1 may be supplied with a common voltage through the power supply pad VDDP and the other may be supplied through the first capacitor compensation pattern CP1 connected to the power supply pad VDDP A common voltage may be applied. Likewise, only a part of the plurality of second capacitance compensation patterns CP2 is supplied with a common voltage through the power supply pad VDDP and the other part is supplied through the second capacitor compensation pattern CP2 connected to the power supply pad VDDP A common voltage may be applied.
도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)의 복수의 가지 패턴(SP1)과 제2 커패시턴스 보상 패턴(CP2)의 복수의 가지 패턴(SP2)은 교대로 배치될 수 있다. 도 2에서는 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)과 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하면서 직선 형태인 것으로 도시하였으나, 이에 한정되지 않고 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)과 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)은 여러가지 형상으로 구현될 수 있다. 예를 들면, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하는 면적을 최대화화여 복수의 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있도록 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴CP2)의 가지 패턴(SP2)은 저항 보상 패턴(RP)과 대응하는 형상을 가질 수 있다.Referring to FIG. 2, a plurality of branch patterns SP1 of the first capacitance compensation pattern CP1 and a plurality of branch patterns SP2 of the second capacitance compensation pattern CP2 may be alternately arranged. 2, the branch pattern SP1 of the first capacitance compensation pattern CP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 are overlapped with the resistance compensation pattern RP of the plurality of data link wirings DLL The branch pattern SP1 of the first capacitance compensation pattern CP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 may be implemented in various shapes. For example, the branch pattern SP1 of the first capacitance compensation pattern CP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 are connected to the resistance compensation pattern RP of the plurality of data link wirings DLL The branch pattern SP2 of the branch pattern SP1 and the second capacitance compensation pattern CP2 of the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 is maximized so that the capacitance of the plurality of data link wirings And may have a shape corresponding to the resistance compensation pattern RP.
도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)은 패드부(PA)의 중앙에 가깝게 배치될수록 길이가 길 수 있다. 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)은, 중앙부에 배치된 데이터 링크 배선(DLL)보다 엣지부에 배치된 데이터 링크 배선(DLL)의 길이가 길기 때문에 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL) 간에 저항 편차가 발생하게 되고, 이러한 저항 편차에 의해 RC 지연 편차가 발생하는 문제를 개선하기 위한 패턴이다. 따라서, 상대적으로 길이가 짧은 데이터 링크 배선(DLL)이 중앙부에 배치되고 상대적으로 길이가 긴 데이터 링크 배선(DLL)이 엣지부에 배치되므로, 중앙부에 배치된 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 길이가 엣지부에 배치된 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 길이보다 길 수 있다. 2, the branch pattern SP1 of the first capacitance compensation pattern CP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 are arranged such that the branch pattern SP2 of the first capacitance compensation pattern CP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 are disposed closer to the center of the pad portion PA, . The first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 are disposed at the center portion because the length of the data link wiring DLL arranged at the edge portion is longer than that of the data link wiring DLL arranged at the central portion A resistance variation occurs between the data link wiring (DLL) and the data link wiring (DLL) disposed at the edge portion, and this is a pattern for solving the problem that the RC delay deviation is generated due to such resistance variation. Therefore, since the data link wiring (DLL) having a relatively short length is disposed at the center portion and the data link wiring (DLL) having a relatively long length is disposed at the edge portion, the branch of the first capacitance compensation pattern CP1 The branch pattern SP1 of the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 of the pattern SP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 are arranged at the edge portion, The branch pattern SP2 of FIG.
도 2를 참조하면, 제1 커패시턴스 보상 패턴(CP1)의 베이스 패턴(BP1) 및 제2 커패시턴스 보상 패턴(CP2)의 베이스 패턴(BP2)은 서로 대향할 수 있다. 즉, 제1 커패시턴스 보상 패턴(CP1)의 베이스 패턴(BP1)과 제2 커패시턴스 보상 패턴(CP2)의 베이스 패턴(BP2)은 서로 반대편에 위치하여 마주보도록 배치될 수 있다. Referring to FIG. 2, the base pattern BP1 of the first capacitance compensation pattern CP1 and the base pattern BP2 of the second capacitance compensation pattern CP2 may be opposed to each other. That is, the base pattern BP1 of the first capacitance compensation pattern CP1 and the base pattern BP2 of the second capacitance compensation pattern CP2 may be disposed opposite to each other.
또한, 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 삼각형 형상으로 형성됨에 따라, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)의 끝단에 연결되는 베이스 패턴(BP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 끝단에 연결되는 베이스 패턴(BP2)도 삼각형 형상을 이룰 수 있다.In addition, since the branch pattern SP2 of the second capacitance compensation pattern CP2 is formed in a triangular shape, the base pattern BP1 connected to the end of the branch pattern SP1 of the first capacitance compensation pattern CP1, The base pattern BP2 connected to the end of the branch pattern SP2 of the two-capacitance-compensation pattern CP2 may also have a triangular shape.
일반적인 표시 장치에서, 비표시 영역의 크기를 감소시키기 위해, 데이터 링크 배선은 직선 방향이 아닌 사선 방향으로 연장하는 부분을 포함하게 된다. 이에 따라, 데이터 링크 배선의 길이가 데이터 링크 배선의 위치 등에 따라 서로 다르게 될 수 있다. 예를 들어, 동일한 데이터 구동부로부터 신호를 인가받는 복수의 데이터 링크 배선 중 중앙부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 짧은 반면, 엣지부에 배치된 데이터 링크 배선의 경우 길이가 상대적으로 길다. 따라서, 엣지부에 배치된 링크 배선의 배선 저항이 중앙부에 배치된 링크 배선의 배선 저항 보다 크게 되어, 중앙부의 데이터 링크 배선에 비해 엣지부의 데이터 링크 배선에서 RC 지연값이 증가되는 문제가 존재한다. In a typical display device, in order to reduce the size of the non-display area, the data link wiring includes a portion extending in a diagonal direction rather than a linear direction. Accordingly, the length of the data link wiring can be made different from each other depending on the position of the data link wiring or the like. For example, among the plurality of data link wirings receiving signals from the same data driver, the data link wirings disposed at the center portion are relatively short in length, while the data link wirings disposed at the edge portion are relatively long. Therefore, there is a problem that the wiring resistance of the link wiring disposed at the edge portion is larger than the wiring resistance of the link wiring disposed at the center, and the RC delay value is increased in the data link wiring of the edge portion as compared with the data link wiring at the center portion.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 데이터 링크 배선(DLL) 각각이 저항 보상 패턴(RP)을 포함한다. 즉, 중앙부에 위치한 데이터 링크 배선(DLL)의 길이를 증가시키는 방식으로, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값과 엣지부의 데이터 링크 배선(DLL) 간의 저항 편차를 감소시키고, 이에 RC 지연값의 편차 또한 감소시킬 수 있다.Accordingly, in the
다만, 저항 보상 패턴(RP)을 사용하더라도, 저항 보상 패턴(RP)의 길이보다 데이터 링크 배선(DLL)의 제2 부분(S2)의 길이가 길기 때문에, 여전히 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값과 엣지부의 데이터 링크 배선(DLL) 간의 저항 편차가 존재할 수 있다.However, even if the resistance compensation pattern RP is used, since the length of the second portion S2 of the data link wiring DLL is longer than the length of the resistance compensation pattern RP, There may be a resistance variation between the RC delay value of the edge portion and the data link wiring (DLL) of the edge portion.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하는 영역에서 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 상에 각각 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 배치된다. 따라서, 중앙부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역이 엣지부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역보다 크게 된다. 이에, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량이 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량보다 클 수 있고, 데이터 링크 배선(DLL) 간의 RC 지연값의 편차 또한 감소될 수 있다.Thus, in the
한편, 표시 장치에서는 복수의 데이터 배선에 공통 전압을 기준으로 정극성(+)의 데이터 전압 또는 부극성(-)의 데이터 전압이 컬럼 단위로 공급되는 컬럼 데이터 피딩 방식이 사용되고 있다. 이와 같이 컬럼 데이터 피딩 방식이 사용되는 경우, 일 프레임 기간 동안, 일부의 데이터 링크 배선에는 정극성(+)의 데이터 전압이 인가되고, 다른 일부의 데이터 링크 배선에는 부극성(-)의 데이터 전압이 인가될 수 있다. 다만, 이와 같이 복수의 데이터 링크 배선 각각에 서로 다른 극성의 데이터 전압이 인가됨에도 불구하고 모든 데이터 링크 배선과 중첩하는 1개의 커패시턴스 보상 패턴을 사용하는 경우, 커패시턴스 보상 패턴에서의 커패시턴스 변동 폭이 정극성(+)의 데이터 전압과 부극성(-)의 데이터 전압의 차이에 대응하여 지나치게 커패시턴스 변동 폭이 증가될 수 있다. 즉, 1개의 커패시턴스 보상 패턴과 커패시터를 형성할 수 있는 일부의 데이터 링크 배선에는 정극성(+)의 데이터 전압이 인가되고, 다른 일부의 데이터 링크 배선에는 부극성(-)의 데이터 전압이 인가되므로, 커패시턴스 보상 패턴에서는 정극성(+)의 데이터 전압과 부극성(-)의 데이터 전압의 차이에 대응하도록 커패시턴스가 지나치게 크게 변동될 수 있다On the other hand, in a display device, a column data feeding method in which a positive (+) data voltage or a negative (-) data voltage is supplied on a column by column basis on a common voltage is used for a plurality of data wirings. In the case where the column data feeding scheme is used as described above, a positive (+) data voltage is applied to some of the data link wirings and a negative (-) data voltage is applied to some of the other data link wirings . However, in the case of using one capacitance compensation pattern overlapping all the data link wirings in spite of the fact that data voltages of different polarities are applied to each of the plurality of data link wirings, the capacitance variation width in the capacitance compensation pattern becomes positive The capacitance variation width can be excessively increased corresponding to the difference between the positive (+) data voltage and the negative (-) data voltage. That is, a data voltage of positive polarity is applied to one data link wiring that can form one capacitance compensation pattern and a capacitor, and a negative data voltage is applied to another data link wiring , And in the capacitance compensation pattern, the capacitance may excessively fluctuate so as to correspond to the difference between the positive (+) data voltage and the negative (-) data voltage
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 동일 극성의 데이터 전압을 전달하는 복수의 제1 데이터 링크 배선(DLL1)에 제1 커패시턴스 보상 패턴(CP1)이 중첩하도록 배치되고, 제1 데이터 링크 배선(DLL1)과는 상이하지만 동일 극성의 데이터 전압을 전달하는 복수의 제2 데이터 링크 배선(DLL2)에 제2 커패시턴스 보상 패턴(CP2)이 중첩하도록 배치되어, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)에서의 커패시턴스 변동 폭이 지나치게 증가하는 것을 방지할 수 있다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)이 정극성(+)의 데이터 전압을 전달하고 복수의 제2 데이터 링크 배선(DLL2)이 부극성(-)의 데이터 전압을 전달하는 경우, 제1 커패시턴스 보상 패턴(CP1)에서는 정극성(+)의 데이터 전압과 공통 전압의 차이에 대응하도록 커패시턴스가 변화하고, 제2 커패시턴스 보상 패턴(CP2)에서는 부극성(-)의 데이터 전압과 공통 전압의 차이에 대응하도록 커패시턴스가 변화할 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 앞서 설명한 바와 같이 커패시턴스 보상 패턴을 단일로 구성하는 경우보다 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)을 통한 커패시턴스 변화 정도가 작으므로, 표시 장치(100)의 표시 품질에 보다 유리할 수 있다.Accordingly, in the
도 3은 본 발명의 일 실시예에 따른 표시 장치(100)의 효과를 설명하기 위한 그래프이다. 구체적으로, 도 3은 비교예 1, 비교예 2 및 실시예 1에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.3 is a graph for explaining the effect of the
실시예 1은 앞서 도 1 내지 도 2를 참조하여 설명한, 본 발명의 일 실시예에 따른 표시 장치(100)와 같이 저항 보상 패턴(RP)을 포함하는 데이터 링크 배선(DLL)에 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 적용된 경우이다. 비교예 1은 본 발명의 일 실시예에 따른 표시 장치(100)에서 저항 보상 패턴(RP) 및 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 생략된 경우이다. 비교예 2는 본 발명의 일 실시예에 따른 표시 장치(100)에서 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 생략된 경우이다. 즉, 비교예 1에서는 데이터 링크 배선(DLL)이 제1 부분(S1) 및 제2 부분(S2) 만으로 구성된다.The first embodiment is different from the
비교예 1의 경우, 저항 보상 패턴(RP) 및 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)을 포함하지 않으므로, 중앙부에 배치한 데이터 링크 배선(DLL)의 길이가 상대적으로 짧고, 엣지부에 위치한 데이터 링크 배선(DLL)의 길이가 상대적으로 길다. 즉, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 길이가 감소하고, 이에 따라 데이터 링크 배선(DLL)의 저항 또한 감소할 수 있다. 따라서, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)에서의 RC 지연값이 감소할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 비교예 1에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①일 수 있다.In the case of the comparative example 1, since the resistance compensation pattern RP, the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 are not included, the length of the data link wiring line DLL And the length of the data link wiring (DLL) located at the edge portion is relatively long. That is, the length of the data link wiring (DLL) decreases from the edge portion to the central portion, and accordingly, the resistance of the data link wiring (DLL) can also be reduced. Therefore, the RC delay value in the data link wiring (DLL) may decrease as it goes from the edge portion to the center portion. For example, as shown in Fig. 3, the deviation of the RC delay value of the data link wiring (DLL) at the edge portion and the central portion in Comparative Example 1 may be?.
비교예 2의 경우, 비교예 1과 비교하여 저항 보상 패턴(RP)이 더 추가되었으므로, 패드부(PA)의 중앙부에 배치된 데이터 링크 배선(DLL)의 저항은 비교예 1보다 증가하나, 패드부(PA)의 엣지부에 배치된 데이터 링크 배선(DLL)의 저항은 변화가 없다. 이에, 비교예 1과 비교하여, 중앙부에 배치된 데이터 링크 배선(DLL)의 저항이 증가할 수 있다. 따라서, 비교예 1과 비교하여, 도 3에 도시된 바와 같이, 중앙부에 배치한 데이터 링크 배선(DLL)에서 RC 지연값의 크기가 가장 많이 증가하고, 엣지부로 갈수록 RC 지연값의 증가량이 작아질 수 있다. 다만, 데이터 링크 배선(DLL)의 제1 부분(S1)의 길이가 제2 부분(S2)의 길이보다 짧으므로, 저항 보상 패턴(RP)을 추가하더라도 여전히 엣지부에 배치된 데이터 링크 배선(DLL)의 저항이 중앙부에 배치된 데이터 링크 배선(DLL)의 저항보다 크다. 이때, 비교예 1의 경우와 비교하여 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 증가량을 A라고 하면, 비교예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①보다 A만큼 작은 ②일 수 있다. 이에, 비교예 2의 경우 비교예 1과 비교하여, 중앙부와 엣지부에서의 RC 지연값의 편차가 A만큼 감소할 수 있다. In the case of the comparative example 2, since the resistance compensation pattern RP is further added as compared with the comparative example 1, the resistance of the data link wiring (DLL) disposed at the center of the pad part PA is increased as compared with the comparative example 1, The resistance of the data link wiring (DLL) disposed at the edge portion of the portion PA does not change. Thus, as compared with Comparative Example 1, the resistance of the data link wiring (DLL) disposed at the center can be increased. Therefore, as shown in FIG. 3, the RC delay value increases the most in the data link wiring (DLL) disposed at the center, and the RC delay value increases the smaller the distance to the edge portion as compared with the comparative example 1 . Since the length of the first portion S1 of the data link wiring DLL is shorter than that of the second portion S2, even if the resistance compensation pattern RP is added, the data link wiring DLL ) Is larger than the resistance of the data link wiring (DLL) disposed in the central portion. Assuming that the increment of the RC delay value of the data link wiring (DLL) located at the central portion as compared with the case of Comparative Example 1 is A, the RC delay of the data link wiring (DLL) at the edge portion and the central portion in Comparative Example 2 The deviation of the value may be ② smaller than ①. Thus, in the case of Comparative Example 2, the deviation of the RC delay value at the center portion and the edge portion can be reduced by A as compared with Comparative Example 1.
실시예 1의 경우, 비교예 2와 비교하여, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 추가되었음으로 중앙부의 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있다. 이때, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 길이는 엣지부에서 중앙부로 갈수록 증가하므로, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스가 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스보다 많이 증가하게 된다. 따라서, 도 3에 도시된 바와 같이 중앙부에 배치된 데이터 링크 배선(DLL)에 대한 RC 지연값이 B만큼 증가할 수 있다. 따라서, 비교예 2의 경우와 비교하여 실시예 1에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ②보다 B만큼 작은 ③일 수 있다. 이에, 실시예 1의 경우, 비교예 2와 비교하여 중앙부에 배치된 복수의 데이터 링크 배선(DLL)과 엣지부에 배치된 복수의 데이터 링크 배선(DLL)에서의 RC 지연값의 편차가 B만큼 감소할 수 있고, 비교예 1과 비교하여 중앙부와 엣지부에서의 RC 지연값의 편차가 A+B만큼 감소할 수 있다. 따라서, 실시예 1에서는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(100)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 있는 화질 저하가 개선될 수 있는 효과가 있다.In the case of the first embodiment, since the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 are added as compared with the second comparative example, the capacitance of the data link wiring DLL in the central portion can be increased. At this time, since the lengths of the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 increase from the edge portion toward the center portion, the capacitance of the data link wiring DLL disposed at the center portion becomes larger than the capacitance Which is larger than the capacitance of the link wiring (DLL). Therefore, as shown in FIG. 3, the RC delay value for the data link wiring (DLL) disposed at the center can be increased by B. Therefore, in comparison with the case of the comparative example 2, the deviation of the RC delay value of the data link wiring (DLL) at the edge part and the central part in the
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역(NA)에 대한 확대도이다. 도 4에 도시된 표시 장치(200)는 도 1 내지 도 3에 도시된 표시 장치(100)와 비교하여, 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)의 배치 관계만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.4 is an enlarged view of a non-display area NA of a display device according to another embodiment of the present invention. The
도 4를 참조하면, 복수의 데이터 링크 배선(DLL)은 서로 다른 층에 교대로 배치되는 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)을 포함한다.Referring to FIG. 4, a plurality of data link wirings (DLLs) include a plurality of first data link wirings (DLL1) and a plurality of second data link wirings (DLL2) arranged alternately in different layers.
복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(200)에서 사용되는 다양한 전극 및/또는 배선과 동일한 물질로 이루어질 수 있다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 게이터 전극과 동일한 물질로 이루어질 수 있고, 복수의 제2 데이터 링크 배선(DLL2)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 다만, 이는 예시적인 것이며, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(200)에서 사용되는 다양한 도전성 구성요소들과 동일한 물질로 동일 층에 형성될 수 있다.The plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 may be formed of the same material as the various electrodes and / or wires used in the
일반적으로, 데이터 배선(DL)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 동일 층 상에 형성되므로, 복수의 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 별도의 연결 구조 없이 일체로 형성될 수 있다. 다만, 복수의 제1 데이터 링크 배선(DLL1)은 박막 트랜지스터의 게이트 전극과 동일한 물질로 동일 층 상에 형성되므로, 도 4에 도시된 바와 같이 컨택홀을 통해 데이터 배선(DL)과 연결될 수 있다.Since the data line DL is formed on the same layer as the source electrode and the drain electrode of the thin film transistor, the plurality of second data link lines DLL2 can be formed without a separate connection structure from the data line DL Or may be integrally formed. However, since the plurality of first data link lines DLL1 are formed on the same layer as the gate electrodes of the thin film transistors, they can be connected to the data lines DL through the contact holes as shown in FIG.
본 발명의 다른 실시예에 따른 표시 장치(200)에서는 복수의 데이터 링크 배선(DLL)이 서로 다른 층에서 교대로 배치되는 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)을 포함한다. 따라서, 복수의 데이터 링크 배선(DLL)이 단일 층에 배치되는 경우보다 공정 마진을 확보할 수 있으므로, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 크기가 감소할 수 있고, 이에, 베젤의 크기 또한 감소할 수 있다.In the
도 5는 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 5에 도시된 표시 장치(300)는 도 4에 도시된 표시 장치(200)와 비교하여, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 폭(W)이 감소하였다는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.5 is an enlarged view of a non-display area of a display device according to another embodiment of the present invention. The
디자인이나 공간 활용 측면에서 비표시 영역(NA)이 축소되는 요구가 존재함에 따라 비표시 영역(NA)이 축소되면 비표시 영역(NA)의 폭(W)이 점점 감소할 수 있다. 이에, 비표시 영역(NA) 폭(W)이 감소하면 복수의 데이터 링크 배선(DLL) 간의 간격(L1, L2)이 크게 감소하면서 복수의 데이터 링크 배선(DLL) 전체의 커패시턴스가 증가하게 된다. 이 경우, 엣지부에 배치된 복수의 데이터 링크 배선(DLL)의 길이가 중앙부에 배치된 복수의 데이터 링크 배선(DLL)의 길이보다 상대적으로 더 길기 때문에, 복수의 데이터 링크 배선(DLL) 간의 간격(L1, L2)이 감소함에 따라 증가하는 커패시턴스의 크기는 엣지부에 배치된 복수의 데이터 링크 배선(DLL)이 가장 크고 중앙부에 배치된 복수의 데이터 링크 배선(DLL)이 가장 작을 수 있다. 이에, 비표시 영역(NA)을 축소시켜 네로우 베젤을 구현하는 표시 장치일수록 중앙부에 비해 엣지부에서 데이터 링크 배선(DLL)에 의한 RC 지연값이 증가되는 문제가 보다 심각할 수 있다.The width W of the non-display area NA may gradually decrease as the non-display area NA is reduced as the non-display area NA is reduced in terms of design and space utilization. Accordingly, if the width W of the non-display area NA is reduced, the spacings L1 and L2 between the plurality of data link wirings (DLLs) are greatly reduced, and the capacitance of the entire plurality of data link wirings (DLLs) increases. In this case, since the lengths of the plurality of data link wirings (DLLs) arranged at the edge portion are relatively longer than the lengths of the plurality of data link wirings (DLLs) arranged at the central portion, The sizes of the capacitances that increase as the lengths L1 and L2 decrease are the smallest among the plurality of data link wirings (DLLs) arranged at the edge portion and the plurality of data link wirings (DLLs) arranged at the central portion. Thus, the problem that the RC delay value due to the data link wiring (DLL) is increased at the edge portion of the display device as the display device implementing the narrow bezel by reducing the non-display area NA may be more serious.
이에, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 중첩하는 영역에서 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 상에 각각 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 배치된다. 따라서, 중앙부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역이 엣지부에 배치된 데이터 링크 배선(DLL)이 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)과 중첩하는 영역보다 크게 된다. 이에, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량이 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스의 증가량보다 클 수 있고, 데이터 링크 배선(DLL) 간의 RC 지연값의 편차 또한 감소될 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 네로우 베젤을 구현하여도 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL) 간의 RC 지연값의 편차를 감소시킬 수 있다. 이와 관련한 보다 상세한 설명을 위해 도 6를 참조하여 설명한다.Accordingly, in the
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 구체적으로 도 6은 비교예 1, 비교예 2, 비교예 3 및 실시예 1에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.6 is a graph for explaining the effect of the display device according to another embodiment of the present invention. Specifically, FIG. 6 is a graph showing an amount of change in RC load according to the position of a data link wiring (DLL) in Comparative Example 1, Comparative Example 2, Comparative Example 3, and Example 1. The X axis is connected to the
비교예 3은 앞서 도 3에서 설명한, 비교예 2에서 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 폭(W)이 감소된 경우이다. 실시예 2는 앞서 도 5를 참조하여 설명한, 본 발명의 또 다른 실시예에 따른 표시 장치(300)에서 비표시 영역(NA)의 폭(W)이 감소된 복수의 데이터 링크 배선(DLL)상에 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 더 배치되는 경우이다. In Comparative Example 3, the width W of the non-display area NA where a plurality of data link wirings (DLLs) are arranged is reduced in Comparative Example 2 described above with reference to Fig.
도 6에 도시된 비교예 1 및 비교예 2는 앞서 도 1 내지 도 3을 참조하여 설명한 비교예 1 및 비교예 2와 동일하다.Comparative Example 1 and Comparative Example 2 shown in Fig. 6 are the same as Comparative Example 1 and Comparative Example 2 described with reference to Figs. 1 to 3 above.
비교예 3의 경우, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 폭(W)이 감소됨에 따라 복수의 데이터 링크 배선(DLL) 간의 거리가 감소되므로 중앙부에 배치된 복수의 데이터 링크 배선(DLL)과 엣지부에 배치된 복수의 데이터 링크 배선(DLL)의 커패시턴스가 증가하게 된다. 이에, 비교예 3의 경우 비교예 2와 비교하여, 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값은 D만큼 증가할 수 있다. 다만, 엣지부에 위치한 데이터 링크 배선(DLL)은 중앙부에 배치된 복수의 데이터 링크 배선(DLL)보다 길이가 길어서, 복수의 데이터 링크 배선(DLL)간의 간격이 감소함에 따라 엣지부에 위치한 데이터 링크 배선(DLL)의 커패시턴스의 크기가 상대적으로 많이 증가하여 엣지부의 RC 지연값은 D보다 큰 E만큼 증가하게 된다. 따라서, 비교예 2의 경우와 비교하여, 중앙부에 위치한 데이터 링크 배선(DLL)에서 RC 지연값과 엣지부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ④로서 비교예 2의 경우(②)보다 더 클 수 있다.In the case of Comparative Example 3, since the distance between the plurality of data link wirings (DLLs) is reduced as the width W of the non-display area NA where the plurality of data link wirings (DLLs) are arranged decreases, The capacitance of the data link wiring (DLL) and the plurality of data wiring wiring (DLL) arranged at the edge portion are increased. Compared with the comparative example 2, the RC delay value of the data link wiring (DLL) located at the center can be increased by D in comparison example 3. However, since the data link wiring line (DLL) located at the edge portion is longer than the plurality of data link wiring lines (DLL) arranged at the central portion, the spacing between the plurality of data link wiring lines (DLL) The capacitance of the wiring (DLL) increases relatively much, and the RC delay value of the edge portion is increased by E larger than D. Therefore, as compared with the case of the comparative example 2, the deviation of the RC delay value of the data link wiring (DLL) located at the center and the RC delay value of the data link wiring (DLL) located at the edge part is 4, ②).
실시예 2의 경우, 비교예 3과 비교하여, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 추가되었음으로 중앙부의 복수의 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있다. 이때, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 길이는 엣지부에서 중앙부로 갈수록 증가하므로, 중앙부에 배치된 데이터 링크 배선(DLL)의 커패시턴스가 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스보다 많이 증가하게 된다. 따라서, 도 6에 도시된 바와 같이 중앙부에 배치된 복수의 데이터 링크 배선(DLL)에 대한 RC 지연값이 C만큼 증가할 수 있다. 따라서, 비교예 3의 경우와 비교하여 실시예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ④보다 C만큼 작은 ⑤일 수 있다. 이에, 실시예 2의 경우, 비교예 3과 비교하여 중앙부에 배치된 복수의 데이터 링크 배선(DLL)과 엣지부에 배치된 복수의 데이터 링크 배선(DLL)에서의 RC 지연값의 편차가 C만큼 감소할 수 있다. 따라서, 실시예 2에서는 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(300)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 있는 화질 저하가 개선될 수 있는 효과가 있다.In the case of
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 7에 도시된 표시 장치(400)는 도 5에 도시된 표시 장치(300)와 비교하여, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 그룹 단위로 교대로 배치되었다는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.7 is an enlarged view of a non-display area of a display device according to another embodiment of the present invention. The
본 발명의 또 다른 실시예에 따른 표시 장치(400)는 컬럼 데이터 피딩 방식으로 구동될 수 있다. 이때, 일 프레임 구간 동안, 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)은 복수개 단위로 교대로 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 2개의 제1 데이터 링크 배선(DLL1)에는 정극성(+) 또는 부극성(-)의 데이터 전압이 인가되고, 2개의 제2 데이터 링크 배선(DLL2)에는 부극성(-) 또는 정극성(+)의 데이터 전압이 인가되며, 이러한 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)의 배치가 반복될 수 있다.The
이에, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2) 가지 패턴(SP2)은 복수개 단위로 교대로 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 2개의 제1 데이터 링크 배선(DLL1)에 중첩하도록 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1)이 배치되고, 2개의 제2 데이터 링크 배선(DLL2)에 중첩하도록 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)이 배치될 수 있다. 또한, 이러한 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)의 가지 패턴(SP2)의 배치가 반복될 수 있다.The branch pattern SP1 of the first capacitance compensation pattern CP1 and the branch pattern SP2 of the second capacitance compensation pattern CP2 may be alternately arranged in a plurality of units. For example, as shown in Fig. 7, the branch pattern SP1 of the first capacitance compensation pattern CP1 is arranged so as to overlap the two first data link interconnections DLL1, The branch pattern SP2 of the second capacitance compensation pattern CP2 may be arranged so as to overlap the DLL2. In addition, arrangement of branch patterns SP2 of the first capacitance compensation pattern CP1 and the second capacitance compensation pattern CP2 can be repeated.
본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 동일 극성의 데이터 전압을 전달하는 복수의 제1 데이터 링크 배선(DLL1)에 제1 커패시턴스 보상 패턴(CP1)이 중첩하도록 배치되고, 제1 데이터 링크 배선(DLL1)과는 상이하지만 동일 극성의 데이터 전압을 전달하는 복수의 제2 데이터 링크 배선(DLL2)에 제2 커패시턴스 보상 패턴(CP2)이 중첩하도록 배치되어, 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)에서의 커패시턴스 변동 폭이 지나치게 증가하는 것을 방지할 수 있다. 특히, 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)이 복수개 단위로 교대로 배치되는 경우, 제1 커패시턴스 보상 패턴(CP1)의 가지 패턴(SP1) 및 제2 커패시턴스 보상 패턴(CP2) 가지 패턴(SP2) 또한 복수개 단위로 교대로 배치되어 데이터 링크 배선(DLL)과 중첩할 수 있다. 이에, 본 발명의 또 다른 실시예에 따른 표시 장치(400)에서는 다양한 컬럼 데이터 피딩 방식에 대응하도록 제1 커패시턴스 보상 패턴(CP1) 및 제2 커패시턴스 보상 패턴(CP2)을 배치하여 표시 장치(400)의 위치에 따른 RC 지연값의 편차를 개선하고, 표시 품질을 향상시킬 수 있다.In the
도 7에서는 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)이 2개 단위로 교대로 배치되는 것으로 설명하였으나, 이에 제한되지 않고, 동일한 극성의 데이터 전압이 인가되는 데이터 라인(DL)의 교대 배치 단위 개수는 다양하게 설정될 수 있다. 또한, 도 7에서는 정극성(+)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수가 부극성(-)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수와 동일한 것으로 설명하였으나, 이에 제한되지 않고, 정극성(+)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수가 부극성(-)의 데이터 전압이 인가되는 데이터 라인(DL)의 개수는 서로 상이할 수 있으며, 교대 배치 단위 개수 또한 다양하게 변화하도록 설정될 수 있다.In FIG. 7, the data lines DL to which the data voltages of the same polarity are applied are alternately arranged in units of two, but the present invention is not limited to this. The alternating arrangement of the data lines DL to which the data voltages of the same polarity are applied The number of units can be set variously. In FIG. 7, the number of data lines DL to which a positive data voltage is applied is equal to the number of data lines DL to which a negative data voltage is applied. However, And the number of data lines DL to which the data voltage DL having the negative polarity (-) is applied may be different from each other, and the number of data lines DL to which the positive polarity (+ The number may also be set to vary.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.An exemplary embodiment of the present invention can be described as follows.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선, 복수의 제1 데이터 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴, 및 복수의 제2 데이터 링크 배선과 중첩하고, 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함할 수 있다.A display device according to an embodiment of the present invention includes a substrate including a display region in which a plurality of pixels are defined and a non-display region surrounding the display region, a plurality of signal lines arranged in the display region, A plurality of signal lines, a plurality of first data link lines and a plurality of second data link lines connecting the plurality of signal lines and a plurality of pads, a first capacitance overlapping the plurality of first data link lines, A compensation pattern, and a second capacitance compensation pattern overlapping the plurality of second data link wirings and spaced apart from the first capacitance compensation pattern.
본 발명의 다른 특징에 따르면, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함할 수 있다.According to another aspect of the present invention, at least a portion of the plurality of first data link wiring and the plurality of second data link wiring includes a first portion extending in a first direction, a resistance compensation pattern extending from the first portion, And a second portion extending in a second direction or a third direction that is different from the first direction.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 복수의 제1 데이터 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하고, 제2 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 복수의 제2 데이터 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함할 수 있다.According to another aspect of the present invention, the first capacitance compensation pattern includes a base pattern and a plurality of branch patterns extending from the base pattern and overlapping each of the plurality of first data link wirings, and the second capacitance compensation pattern includes a base pattern And a plurality of branch patterns extending from the base pattern and overlapping each of the plurality of second data link wirings.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 복수의 가지 패턴은 복수의 제1 데이터 링크 배선의 저항 보상 패턴과 중첩하고, 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 복수의 제2 데이터 링크 배선의 저항 보상 패턴과 중첩할 수 있다.According to another aspect of the present invention, a plurality of branch patterns of the first capacitance compensation pattern overlap with a resistance compensation pattern of the plurality of first data link wirings, and a plurality of branch patterns of the second capacitance compensation pattern overlap the plurality of second It can be overlapped with the resistance compensation pattern of the data link wiring.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 베이스 패턴은 제2 커패시턴스 보상 패턴의 베이스 패턴과 대향할 수 있다.According to another aspect of the present invention, the base pattern of the first capacitance compensation pattern may be opposed to the base pattern of the second capacitance compensation pattern.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 베이스 패턴과 제2 커패시턴스 보상 패턴의 베이스 패턴은 삼각형 형상을 이룰 수 있다.According to another aspect of the present invention, the base pattern of the first capacitance compensation pattern and the base pattern of the second capacitance compensation pattern may have a triangular shape.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 복수의 가지 패턴과 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 교대로 배치될 수 있다.According to still another aspect of the present invention, a plurality of branch patterns of the first capacitance compensation pattern and a plurality of branch patterns of the second capacitance compensation pattern may be alternately arranged.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 복수의 가지 패턴 및 제2 커패시턴스 보상 패턴의 가지 패턴은 패드부의 중앙에 가깝게 배치될수록 길이가 길 수 있다.According to still another aspect of the present invention, the branch patterns of the first capacitance compensation pattern and the branch pattern of the second capacitance compensation pattern may be longer as they are disposed closer to the center of the pad portion.
본 발명의 또 다른 특징에 따르면, 일 프레임 구간 동안, 복수의 제1 데이터 링크 배선은 복수의 제2 데이터 링크 배선과 상이한 극성의 신호를 복수의 신호 배선으로 전달할 수 있다.According to still another aspect of the present invention, during one frame period, a plurality of first data link wirings can transmit a signal of a polarity different from that of the plurality of second data link wirings to a plurality of signal wirings.
본 발명의 또 다른 특징에 따르면, 복수의 화소에 배치된 화소 전극 및 공통 전극을 더 포함하고, 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴은 화소 전극 또는 공통 전극과 동일한 물질로 이루어질 수 있다. According to still another aspect of the present invention, there is provided a liquid crystal display device including a pixel electrode and a common electrode disposed in a plurality of pixels, wherein the first capacitance compensation pattern and the second capacitance compensation pattern may be made of the same material as the pixel electrode or the common electrode.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴에는 공통 전극에 인가되는 공통 전압과 동일한 전압이 인가될 수 있다.According to another aspect of the present invention, a voltage equal to a common voltage applied to the common electrode may be applied to the first capacitance compensation pattern and the second capacitance compensation pattern.
본 발명의 또 다른 특징에 따르면, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선은 동일층 상에 배치될 수 있다.According to still another aspect of the present invention, the plurality of first data link wirings and the plurality of second data link wirings may be disposed on the same layer.
본 발명의 또 다른 특징에 따르면, 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선은 서로 다른 층에 배치될 수 있다.According to another aspect of the present invention, the plurality of first data link wirings and the plurality of second data link wirings may be disposed in different layers.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판, 표시 영역의 복수의 신호 배선과 비표시 영역의 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선, 제1 데이터 링크 배선 및 제2 데이터 링크 배선과 중첩하도록 서로 다른 층에서 교대로 배치되는 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴을 포함할 수 있다.A display device according to another embodiment of the present invention includes a substrate including a display region in which a plurality of pixels are arranged and a non-display region including a pad portion composed of a plurality of pads, a plurality of signal lines in the display region and a plurality of non- A first capacitance compensation pattern and a second capacitance compensation pattern which are alternately arranged in different layers so as to overlap the first data link wiring and the second data link wiring connecting the pads of the first data link wiring and the second data link wiring, . ≪ / RTI >
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 상복수의 제1 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하는 가지 패턴을 포함하고, 제2 커패시턴스 보상 패턴은 베이스 패턴 및 베이스 패턴으로부터 연장되고 복수의 제2 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함할 수 있다.According to another aspect of the present invention, a first capacitance compensation pattern includes a branch pattern extending from a base pattern and a base pattern and including a plurality of branch patterns overlapping each of the plurality of first link wirings, The compensation pattern may include a base pattern and a plurality of branch patterns extending from the base pattern and overlapping each of the plurality of second link wirings.
본 발명의 또 다른 특징에 따르면, 제1 커패시턴스 보상 패턴의 가지 패턴 및 제2 커패시턴스 보상 패턴의 가지 패턴은 패드부의 엣지부에서 중앙부로 갈수록 길이가 증가하고, 제1 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 제1 커패시턴스 보상 패턴의 베이스 패턴 및 제2 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 제2 커패시턴스 보상 패턴은 삼각형 형상을 이룰 수 있다.According to another aspect of the present invention, the branch pattern of the first capacitance compensation pattern and the branch pattern of the second capacitance compensation pattern increase in length from the edge portion to the central portion of the pad portion, And the second capacitance compensation pattern connected to the end of the branch pattern of the second capacitance compensation pattern may have a triangular shape.
본 발명의 또 다른 특징에 따르면, 복수의 제1 데이터 링크 배선은 복수의 제2 데이터 링크 배선과 반대 극성을 갖는 데이터 전압을 전달하도록 구성될 수 있다.According to still another aspect of the present invention, a plurality of first data link interconnections may be configured to transfer a data voltage having an opposite polarity to the plurality of second data link interconnections.
본 발명의 또 다른 특징에 따르면, 표시 장치는 컬럼 데이터 피딩 방식으로 구동되는 액정 표시 장치일 수 있다.According to another aspect of the present invention, the display device may be a liquid crystal display device driven by a column data feeding method.
본 발명의 또 다른 특징에 따르면, 복수의 제2 데이터 링크 배선은 복수의 제1 데이터 링크 배선과 서로 다른 층에 배치되고, 인접한 복수의 제1 데이터 링크 배선 사이의 공간에 배치될 수 있다.According to another aspect of the present invention, the plurality of second data link interconnections are disposed in different layers from the plurality of first data link interconnections, and may be disposed in a space between adjacent first plurality of data link interconnections.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.
100, 200, 300, 400: 표시 장치
110: 기판
120: 데이터 구동부
121: 베이스 필름
122: 구동 IC
130: 게이트 구동부
131: 베이스 필름
132: 구동 IC
AA: 표시 영역
NA: 비표시 영역
DLL: 복수의 데이터 링크 배선
DLL1: 제1 데이터 링크 배선
DLL2: 제2 데이터 링크 배선
GLL: 복수의 게이트 링크 배선
DL: 데이터 배선
GL: 게이트 배선
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향
PA: 패드부
P: 패드
VDDP: 전원 공급 패드
RP: 저항 보상 패턴
CP1: 제1 커패시턴스 보상 패턴
BP1: 베이스 패턴
SP1: 가지 패턴
CP2: 제2 커패시턴스 보상 패턴
BP2: 베이스 패턴
SP2: 가지 패턴
S1: 제1 부분
S2: 제2 부분100, 200, 300, 400: display device
110: substrate
120: Data driver
121: base film
122: driving IC
130: Gate driver
131: base film
132: driving IC
AA: display area
NA: non-display area
DLL: Multiple data link wiring
DLL1: first data link wiring
DLL2: second data link wiring
GLL: Multiple gate link wiring
DL: Data wiring
GL: gate wiring
D1: the first direction
D2: the second direction
D3: Third direction
PA: pad portion
P: Pad
VDDP: Power supply pad
RP: Resistance compensation pattern
CP1: first capacitance compensation pattern
BP1: Base pattern
SP1: Branch Patterns
CP2: Second Capacitance Compensation Pattern
BP2: Base pattern
SP2: Branch Patterns
S1: First part
S2: second part
Claims (18)
상기 표시 영역에 배치된 복수의 신호 배선;
상기 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부;
상기 복수의 신호 배선 각각과 상기 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선;
상기 복수의 제1 링크 배선과 중첩하는 제1 커패시턴스 보상 패턴; 및
상기 복수의 제2 링크 배선과 중첩하고, 상기 제1 커패시턴스 보상 패턴과 이격된 제2 커패시턴스 보상 패턴을 포함하는, 표시 장치.A substrate including a display region in which a plurality of pixels are defined and a non-display region surrounding the display region;
A plurality of signal lines arranged in the display area;
A pad portion arranged in the non-display region and made of a plurality of pads;
A plurality of first link wirings and a plurality of second link wirings connecting each of the plurality of signal wirings and each of the plurality of pads;
A first capacitance compensation pattern overlapping the plurality of first link wirings; And
And a second capacitance compensation pattern overlapping the plurality of second link wirings and spaced apart from the first capacitance compensation pattern.
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 상기 제1 부분으로부터 연장된 저항 보상 패턴 및 상기 저항 보상 패턴으로부터 상기 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함하는, 표시 장치.The method according to claim 1,
At least a part of the plurality of first link wirings and the plurality of second link wirings includes a first portion extending in a first direction, a resistance compensation pattern extending from the first portion, And a second portion extending in a second different direction or a third direction.
상기 제1 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제1 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하고,
상기 제2 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제2 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하는, 표시 장치.3. The method of claim 2,
Wherein the first capacitance compensation pattern includes a base pattern and a plurality of branch patterns extending from the base pattern and overlapping each of the plurality of first link wirings,
Wherein the second capacitance compensation pattern includes a base pattern and a plurality of branch patterns extending from the base pattern and overlapping each of the plurality of second link wirings.
상기 제1 커패시턴스 보상 패턴의 복수의 가지 패턴은 상기 복수의 제1 링크 배선의 저항 보상 패턴과 중첩하고,
상기 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴과 중첩하는, 표시 장치.The method of claim 3,
The plurality of branch patterns of the first capacitance compensation pattern overlap the resistance compensation pattern of the plurality of first link wirings,
And the plurality of branch patterns of the second capacitance compensation pattern overlap with the resistance compensation pattern of the plurality of second link wirings.
상기 제1 커패시턴스 보상 패턴의 베이스 패턴은 상기 제2 커패시턴스 보상 패턴의 베이스 패턴과 대향하는, 표시 장치.The method of claim 3,
And the base pattern of the first capacitance compensation pattern faces the base pattern of the second capacitance compensation pattern.
상기 제1 커패시턴스 보상 패턴의 베이스 패턴과 상기 제2 커패시턴스 보상 패턴의 베이스 패턴은 삼각형 형상을 이루는, 표시 장치.The method of claim 3,
Wherein the base pattern of the first capacitance compensation pattern and the base pattern of the second capacitance compensation pattern form a triangular shape.
상기 제1 커패시턴스 보상 패턴의 복수의 가지 패턴과 상기 제2 커패시턴스 보상 패턴의 복수의 가지 패턴은 교대로 배치된, 표시 장치.The method of claim 3,
Wherein a plurality of branch patterns of the first capacitance compensation pattern and a plurality of branch patterns of the second capacitance compensation pattern are alternately arranged.
상기 제1 커패시턴스 보상 패턴의 복수의 가지 패턴 및 상기 제2 커패시턴스 보상 패턴의 가지 패턴은 상기 패드부의 중앙에 가깝게 배치될수록 길이가 긴, 표시 장치.The method of claim 3,
Wherein a plurality of branch patterns of the first capacitance compensation pattern and branch patterns of the second capacitance compensation pattern are longer as the branch patterns are disposed closer to the center of the pad section.
일 프레임 구간 동안, 상기 복수의 제1 링크 배선은 상기 복수의 제2 링크 배선과 상이한 극성의 신호를 상기 복수의 신호 배선으로 전달하는, 표시 장치.The method according to claim 1,
Wherein the plurality of first link wirings transmit signals of a polarity different from that of the plurality of second link wirings to the plurality of signal wirings during one frame period.
상기 복수의 화소에 배치된 화소 전극 및 공통 전극을 더 포함하고,
상기 제1 커패시턴스 보상 패턴 및 상기 제2 커패시턴스 보상 패턴은 상기 화소 전극 또는 상기 공통 전극과 동일한 물질로 이루어진, 표시 장치.The method according to claim 1,
Further comprising a pixel electrode and a common electrode arranged in the plurality of pixels,
Wherein the first capacitance compensation pattern and the second capacitance compensation pattern are made of the same material as the pixel electrode or the common electrode.
상기 제1 커패시턴스 보상 패턴 및 상기 제2 커패시턴스 보상 패턴에는 상기 공통 전극에 인가되는 공통 전압과 동일한 전압이 인가되는, 표시 장치.11. The method of claim 10,
Wherein a voltage equal to a common voltage applied to the common electrode is applied to the first capacitance compensation pattern and the second capacitance compensation pattern.
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선은 서로 다른 층에 배치되는, 표시 장치.The method according to claim 1,
Wherein the plurality of first link wirings and the plurality of second link wirings are disposed in different layers.
상기 표시 영역의 복수의 신호 배선과 상기 비표시 영역의 상기 복수의 패드를 연결하는 복수의 제1 데이터 링크 배선 및 복수의 제2 데이터 링크 배선; 및
상기 복수의 제1 데이터 링크 배선 및 상기 복수의 제2 데이터 링크 배선과 중첩하도록 교대로 배치되는 제1 커패시턴스 보상 패턴 및 제2 커패시턴스 보상 패턴을 포함하는, 표시 장치.A substrate including a display region in which a plurality of pixels are arranged and a non-display region including a pad portion composed of a plurality of pads;
A plurality of first data link lines and a plurality of second data link lines connecting the plurality of signal lines of the display area and the plurality of pads of the non-display area; And
And a first capacitance compensation pattern and a second capacitance compensation pattern arranged alternately so as to overlap the plurality of first data link wiring lines and the plurality of second data link wiring lines.
상기 제1 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제1 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하는 가지 패턴을 포함하고,
상기 제2 커패시턴스 보상 패턴은 베이스 패턴 및 상기 베이스 패턴으로부터 연장되고 상기 복수의 제2 링크 배선 각각과 중첩하는 복수의 가지 패턴을 포함하는, 표시 장치.14. The method of claim 13,
Wherein the first capacitance compensation pattern includes a base pattern and branch patterns extending from the base pattern and including a plurality of branch patterns overlapping each of the plurality of first link wirings,
Wherein the second capacitance compensation pattern includes a base pattern and a plurality of branch patterns extending from the base pattern and overlapping each of the plurality of second link wirings.
상기 제1 커패시턴스 보상 패턴의 가지 패턴 및 상기 제2 커패시턴스 보상 패턴의 가지 패턴은 상기 패드부의 엣지부에서 중앙부로 갈수록 길이가 증가하고,
상기 제1 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 상기 제1 커패시턴스 보상 패턴의 베이스 패턴 및 상기 제2 커패시턴스 보상 패턴의 가지 패턴의 끝단에 연결된 상기 제2 커패시턴스 보상 패턴은 삼각형 형상을 이루는, 표시 장치. 15. The method of claim 14,
The branch pattern of the first capacitance compensation pattern and the branch pattern of the second capacitance compensation pattern increase in length from the edge portion of the pad portion to the central portion,
The first capacitance compensation pattern connected to the end of the branch pattern of the first capacitance compensation pattern and the second capacitance compensation pattern connected to the end of the branch pattern of the second capacitance compensation pattern, .
상기 복수의 제1 데이터 링크 배선은 상기 복수의 제2 데이터 링크 배선과 반대 극성을 갖는 데이터 전압을 전달하도록 구성된, 표시 장치.14. The method of claim 13,
And the plurality of first data link wirings are configured to transmit a data voltage having an opposite polarity to the plurality of second data link wirings.
상기 표시 장치는 컬럼 데이터 피딩 방식으로 구동되는 액정 표시 장치인, 표시 장치.14. The method of claim 13,
Wherein the display device is a liquid crystal display device driven by a column data feeding method.
상기 복수의 제2 데이터 링크 배선은 상기 복수의 제1 데이터 링크 배선과 서로 다른 층에 배치되고, 인접한 복수의 상기 복수의 제1 데이터 링크 배선 사이의 공간에 배치된, 표시 장치.14. The method of claim 13,
Wherein the plurality of second data link wirings are disposed in different layers from the plurality of first data link wirings and are disposed in a space between a plurality of adjacent first plurality of data link wirings.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170161644A KR102403459B1 (en) | 2017-11-29 | 2017-11-29 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170161644A KR102403459B1 (en) | 2017-11-29 | 2017-11-29 | Display device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20190062948A true KR20190062948A (en) | 2019-06-07 |
KR102403459B1 KR102403459B1 (en) | 2022-05-27 |
Family
ID=66850006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170161644A KR102403459B1 (en) | 2017-11-29 | 2017-11-29 | Display device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102403459B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021103853A1 (en) * | 2019-11-26 | 2021-06-03 | 京东方科技集团股份有限公司 | Display substrate and display device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070080433A1 (en) * | 2005-10-06 | 2007-04-12 | Au Optronics Corp. | Display panels |
KR20070079701A (en) * | 2006-02-03 | 2007-08-08 | 삼성전자주식회사 | Display apparatus |
KR20080035369A (en) * | 2006-10-19 | 2008-04-23 | 삼성전자주식회사 | Liquid crystal display device |
KR20080079923A (en) * | 2007-02-28 | 2008-09-02 | 삼성전자주식회사 | Araay substrate, method of fabricating the same and display device having the same |
-
2017
- 2017-11-29 KR KR1020170161644A patent/KR102403459B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070080433A1 (en) * | 2005-10-06 | 2007-04-12 | Au Optronics Corp. | Display panels |
KR20070079701A (en) * | 2006-02-03 | 2007-08-08 | 삼성전자주식회사 | Display apparatus |
KR20080035369A (en) * | 2006-10-19 | 2008-04-23 | 삼성전자주식회사 | Liquid crystal display device |
KR20080079923A (en) * | 2007-02-28 | 2008-09-02 | 삼성전자주식회사 | Araay substrate, method of fabricating the same and display device having the same |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021103853A1 (en) * | 2019-11-26 | 2021-06-03 | 京东方科技集团股份有限公司 | Display substrate and display device |
US11984458B2 (en) | 2019-11-26 | 2024-05-14 | Chengdu BOE Optoelectroni cs Technology Co., Ltd. | Display substrate and display device |
Also Published As
Publication number | Publication date |
---|---|
KR102403459B1 (en) | 2022-05-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10185195B2 (en) | Horizontal stripe liquid crystal display device | |
US10451942B2 (en) | Display device | |
TWI585728B (en) | Active matrix substrate and display device | |
EP1947502B1 (en) | Liquid crystal display panel having power supply lines and liquid crystal display | |
KR101746862B1 (en) | Liquid Crystal Display | |
US20230052091A1 (en) | Array substrate, display panel and display module | |
KR20140147932A (en) | Liquid crystal display device and method of driving the same | |
KR20030031207A (en) | Data wire structure of pentile matrix panel | |
US9142178B2 (en) | Liquid crystal display device | |
KR101931248B1 (en) | Display device and method of manufacturing the same | |
KR102627214B1 (en) | Organic light emitting display device | |
KR102076841B1 (en) | Thin Film Transistor Substrate For Flat Panel Display Having Additional Common Line | |
KR102403459B1 (en) | Display device | |
KR101890734B1 (en) | Liquid crystal display panel | |
CN114613258A (en) | Transparent display device | |
KR102387554B1 (en) | Display device | |
KR102404392B1 (en) | Large Area Liquid Crystal Display Having Narrow Bezel Structure | |
JP7503111B2 (en) | Display panel, method for correcting defects in a display panel, and method for manufacturing a display panel | |
KR20160046602A (en) | Flat panel display device | |
KR102049734B1 (en) | Liquid crystal display and method of manufacturing the same | |
CN117881238A (en) | Display device | |
KR20070087331A (en) | Liquid crystal display device | |
KR20080054479A (en) | Array substrate and display panel having the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |