KR102387554B1 - Display device - Google Patents

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KR102387554B1
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엘지디스플레이 주식회사
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Abstract

본 발명은 표시 장치에 관한 것이다. 본 발명의 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 및 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함한다.The present invention relates to a display device. The display device of the present invention includes a substrate including a display area in which a plurality of pixels are defined and a non-display area surrounding the display area, a plurality of signal lines disposed in the display area, a plurality of signal wires disposed in the non-display area, and a plurality of pads. a pad unit, and a plurality of first link wires and a plurality of second link wires connecting each of the plurality of signal wires and each of the plurality of pads, wherein the plurality of first link wires and the plurality of second link wires are different from each other are alternately disposed in the layers, and at least some of the plurality of first link wires and the plurality of second link wires include a resistance compensation pattern.

Figure R1020170141414
Figure R1020170141414

Description

표시 장치{DISPLAY DEVICE}display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 링크 배선을 복층으로 구성함에 따라 발생할 수 있는 배선간 RC 지연(RC delay) 을 균일하게 개선함으로써 화질 저하를 방지할 수 있는 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of preventing image quality deterioration by uniformly improving RC delay between interconnections that may occur when link interconnections are configured in multiple layers.

액정 표시 장치(Liquid Crystal Display Device), 유기 발광 소자 표시 장치(Organic Light Emitting Diode Display Device), 양자 점 표시 장치(Quantum Dot Display Device) 등과 같은 평판 표시 장치(Flat Panel Display Device)는 얇은 두께와 낮은 소비전력으로 인해 차세대 표시 장치로서 각광을 받고 있다.Flat Panel Display Devices such as Liquid Crystal Display Devices, Organic Light Emitting Diode Display Devices, Quantum Dot Display Devices, etc. Due to the power consumption, it is in the spotlight as a next-generation display device.

표시 장치는 복수의 화소를 구동하기 위한 신호를 제공하는 구동 IC(Driver Integrated Circuit)를 포함할 수 있다. 구동 IC는 표시 장치의 비표시 영역에 배치된 링크 배선을 통해 각각의 화소로 신호를 제공한다. The display device may include a driver integrated circuit (IC) that provides a signal for driving a plurality of pixels. The driving IC provides a signal to each pixel through a link wire disposed in a non-display area of the display device.

그러나, 비표시 영역의 크기를 감소시키기 위해, 링크 배선은 직선 방향이 아닌 사선 방향으로 연장하는 부분을 포함하게 된다. 이에 따라, 링크 배선의 길이가 링크 배선의 위치 등에 따라 서로 다르게 될 수 있다. 예를 들어, 동일한 구동 IC로부터 신호를 인가받는 복수의 링크 배선 중 중앙부에 배치된 링크 배선의 경우 길이가 상대적으로 짧은 반면, 엣지부에 배치된 링크 배선의 경우 길이가 상대적으로 길다. 따라서, 엣지부에 배치된 링크 배선의 배선 저항이 중앙부에 배치된 링크 배선의 배선 저항 보다 크게 되어, 중앙부에 비해 엣지부에서 링크 배선에 의한 RC 지연값이 증가되는 문제가 존재한다.However, in order to reduce the size of the non-display area, the link wiring includes a portion extending in an oblique direction rather than a linear direction. Accordingly, the length of the link wiring may be different from each other according to the location of the link wiring. For example, among a plurality of link wires receiving signals from the same driving IC, a link wire disposed in a central portion has a relatively short length, whereas a link wire disposed at an edge portion has a relatively long length. Accordingly, there is a problem in that the wiring resistance of the link wiring disposed in the edge portion is greater than the wiring resistance of the link wiring disposed in the central portion, and the RC delay value due to the link wiring is increased in the edge portion compared to the central portion.

이에, 본 발명이 해결하고자 하는 과제는 복수의 링크 배선이 비표시 영역에서 서로 다른 층에 교대로 배치되도록 형성하여, 비표시 영역의 크기가 최소화된 표시 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a display device in which a size of a non-display area is minimized by forming a plurality of link wires to be alternately disposed on different layers in a non-display area.

또한, 본 발명이 해결하고자 하는 다른 과제는 복수의 링크 배선의 길이 편차에 따라 각각의 링크 배선에서 발생할 수 있는 RC 지연의 편차가 최소화된 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a display device in which variation in RC delay that may occur in each link wire according to a length deviation of a plurality of link wires is minimized.

또한, 본 발명이 해결하고자 하는 다른 과제는, 복수의 링크 배선을 형성하는 과정에서 오버레이(overlay) 변동이 발생하여 각각의 링크 배선의 커패시턴스 값이 변화함에 따라 각각의 링크 배선에서 발생할 수 있는 RC 지연의 편차가 최소화된 표시 장치를 제공하는 것이다.In addition, another problem to be solved by the present invention is the RC delay that may occur in each link wiring as the capacitance value of each link wiring changes due to an overlay variation occurring in the process of forming a plurality of link wirings. An object of the present invention is to provide a display device in which the deviation of .

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The tasks of the present specification are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood by those skilled in the art from the following description.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함한다. 이에, 복수의 링크 배선간 저항 편차를 최소화하여 화질 저하를 개선할 수 있다.In order to solve the above problems, a display device according to an exemplary embodiment includes a substrate including a display area in which a plurality of pixels are defined and a non-display area surrounding the display area, and a plurality of signals disposed in the display area. a pad portion disposed in the wiring and the non-display area, the pad portion including a plurality of pads, a plurality of first link wires and a plurality of second link wires connecting each of the plurality of signal wires and each of the plurality of pads; The first link wiring and the plurality of second link wirings are alternately disposed on different layers, and at least some of the plurality of first link wirings and the plurality of second link wirings include a resistance compensation pattern. Accordingly, it is possible to improve image quality deterioration by minimizing the resistance deviation between the plurality of link wirings.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판 및 표시 영역의 복수의 신호 배선과 비표시 영역의 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선을 포함하고, 제1 데이터 링크 배선 및 제2 데이터 링크 배선은 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함한다. 이에, RC 지연에 대한 링크 배선 간 편차를 최소화하여, 표시 장치의 신뢰성을 개선할 수 있다.In order to solve the above problems, a display device according to another exemplary embodiment of the present invention includes a substrate including a display area in which a plurality of pixels are disposed and a non-display area including a pad part including a plurality of pads, and a plurality of display areas. a first data link line and a second data link line connecting the signal line of the , and the plurality of pads of the non-display area, wherein the first data link line and the second data link line extend in a first direction , a resistance compensation pattern extending from the first portion and a second portion extending in a second or third direction different from the first direction from the resistance compensation pattern. Accordingly, the reliability of the display device may be improved by minimizing the deviation between the link wirings for the RC delay.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명은 복수의 링크 배선 중 제1 링크 배선과 제2 링크 배선을 서로 다른 층에 형성함에 따라, 복수의 링크 배선이 비표시 영역에서 차지하는 면적을 감소시킬 수 있다.According to the present invention, since the first link wiring and the second link wiring among the plurality of link wirings are formed on different layers, the area occupied by the plurality of link wirings in the non-display area can be reduced.

또한, 본 발명은 복수의 링크 배선에 지그재그 형상의 저항 보상 패턴을 구성함으로써, 복수의 링크 배선간 저항 편차를 최소화할 수 있는 효과가 있다.In addition, the present invention has the effect of minimizing the resistance deviation between the plurality of link wirings by configuring the zigzag-shaped resistance compensation pattern on the plurality of link wirings.

또한, 본 발명은 복수의 링크 배선의 공정에서 오류가 발생하여 복수의 링크 배선이 등간격으로 배치되지 않음에 따라 발생하는 RC 지연에 대한 링크 배선 간 편차를 최소화하여, 표시 장치의 신뢰성을 개선할 수 있다.In addition, the present invention can improve the reliability of a display device by minimizing the deviation between link wirings for RC delay that occurs when an error occurs in the process of a plurality of link wirings and the plurality of link wirings are not arranged at equal intervals. can

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 X영역에 대한 확대도이다.
도 3은 도 2의 III-III'에 따른 표시 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 6은 도 5의 Y영역에 대한 확대도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다.
도 9는 도 8의 Z영역에 대한 확대도이다.
도 10은 도 8의 XI-XI'에 따른 표시 장치의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다.1 is a plan view of a display device according to an exemplary embodiment.
FIG. 2 is an enlarged view of region X of FIG. 1 .
3 is a cross-sectional view of the display device taken along line III-III' of FIG. 2 .
4 is a graph for explaining an effect of a display device according to an embodiment of the present invention.
5 is an enlarged view of a non-display area of a display device according to another exemplary embodiment of the present invention.
FIG. 6 is an enlarged view of the Y region of FIG. 5 .
7 is a graph for explaining an effect of a display device according to another embodiment of the present invention.
8 is an enlarged view of a non-display area of a display device according to another exemplary embodiment.
FIG. 9 is an enlarged view of the Z region of FIG. 8 .
10 is a cross-sectional view of a display device taken along line XI-XI′ of FIG. 8 .
11 is a graph for explaining an effect of a display device according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative and the present invention is not limited to the illustrated matters. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, cases including the plural are included unless otherwise explicitly stated.

구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

소자 또는 층이 다른 소자 또는 층위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as another element or layer (on), it includes cases in which another layer or other element is interposed immediately on or in the middle of another element.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, and as those skilled in the art will fully understand, technically various interlocking and driving are possible, and each embodiment may be implemented independently of each other, It may be possible to implement together in a related relationship.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치의 다양한 구성 요소 중 기판(110), 데이터 구동부(120), 게이트 구동부(130), 링크 배선(DLL, GLL)만을 도시하였다.1 is a plan view of a display device according to an exemplary embodiment. In FIG. 1 , only the substrate 110 , the data driver 120 , the gate driver 130 , and the link lines DLL and GLL among various components of the display device are illustrated for convenience of explanation.

기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드(ployimide) 등과 같은 플라스틱 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.The substrate 110 is a base member for supporting various components of the display device 100 , and may be made of an insulating material. For example, the substrate 110 may be made of a plastic material such as glass or polyimide, but is not limited thereto.

기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.A display area AA and a non-display area NA surrounding the display area AA may be defined in the substrate 110 .

표시 영역(AA)은 표시 장치(100)에서 실제로 영상이 표시되는 영역으로, 표시 영역(AA)에는 표시부 및 표시부를 구동하기 위한 다양한 구동 소자 및 신호 배선이 배치될 수 있다. 예를 들어, 표시부는 화소 전극과 공통 전극에 인가된 전압에 의해 발생되는 전계에 의해 액정을 구동하는 액정 표시부일 수 있다. 다만, 이에 제한되지 않고, 표시부는 애노드, 유기층, 및 캐소드를 포함하는 유기 발광 소자로 구성되는 유기 발광 표시부일 수 있다. 또한, 표시부를 구동하기 위한 박막 트랜지스터, 커패시터 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다. 도 1에 도시된 바와 같이, 게이트 배선(GL), 데이터 배선(DL) 등과 같은 복수의 신호 배선이 표시 영역(AA)에 배치될 수 있다. The display area AA is an area in which an image is actually displayed in the display device 100 , and various driving elements and signal wires for driving the display unit and the display unit may be disposed in the display area AA. For example, the display unit may be a liquid crystal display unit that drives the liquid crystal by an electric field generated by a voltage applied to the pixel electrode and the common electrode. However, the present invention is not limited thereto, and the display unit may be an organic light emitting display unit including an organic light emitting device including an anode, an organic layer, and a cathode. In addition, various driving devices such as thin film transistors and capacitors for driving the display unit may be disposed in the display area AA. 1 , a plurality of signal lines such as a gate line GL and a data line DL may be disposed in the display area AA.

표시 영역(AA)에는 복수의 화소가 배치된다. 복수의 화소는 빛을 발광하는 최소 단위로, 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 복수의 화소 각각은 게이트 배선(GL) 및 데이터 배선(DL)과 연결될 수 있다. A plurality of pixels are disposed in the display area AA. The plurality of pixels is a minimum unit emitting light and may include a red pixel, a green pixel, and a blue pixel. Each of the plurality of pixels may be connected to the gate line GL and the data line DL.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)을 둘러싸는 영역으로 정의될 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소를 구동하기 위한 다양한 구성요소들이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 구동부(120), 게이트 구동부(130), 표시 영역(AA)의 다양한 신호 배선과 연결되는 링크 배선(GLL, DLL) 등이 기판(110)의 비표시 영역(NA)에 배치될 수 있다.The non-display area NA is an area in which an image is not displayed and may be defined as an area surrounding the display area AA. Various components for driving a plurality of pixels disposed in the display area AA may be disposed in the non-display area NA. For example, as shown in FIG. 1 , the data driver 120 , the gate driver 130 , and link wires GLL and DLL connected to various signal wires of the display area AA are formed on the substrate 110 . It may be disposed in the non-display area NA.

데이터 구동부(120)는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 구성으로, 표시 영역(AA)의 복수의 화소로 신호를 공급하기 위한 구성이다. 데이터 구동부(120)는 비표시 영역(NA)에 배치된 다양한 배선을 통해 데이터 전압을 표시 영역(AA)의 복수의 화소로 공급한다. 구체적으로, 데이터 구동부(120)는 비표시 영역(NA)에 배치된 복수의 패드(P), 복수의 패드(P)와 연결된 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 링크 배선(DLL)과 연결된 복수의 데이터 배선(DL)을 통해 데이터 전압을 복수의 화소로 공급할 수 있다. 도 1에서는 데이터 구동부(120)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 데이터 구동부(120)가 기판(110)에 배치될 수 있다.The data driver 120 is configured to process data for displaying an image and a driving signal for processing the data, and is configured to supply signals to a plurality of pixels in the display area AA. The data driver 120 supplies a data voltage to a plurality of pixels in the display area AA through various wirings disposed in the non-display area NA. Specifically, the data driver 120 includes a plurality of pads P disposed in the non-display area NA, a plurality of data link lines DLL connected to the plurality of pads P, and a plurality of data link lines DLLs. The data voltage may be supplied to the plurality of pixels through the plurality of data lines DL connected to the . Although it is illustrated in FIG. 1 that there are a plurality of data drivers 120 , the present invention is not limited thereto, and one data driver 120 may be disposed on the substrate 110 .

도 1을 참조하면, 데이터 구동부(120)는 베이스 필름(121) 및 구동 IC(122)를 포함할 수 있다. 베이스 필름(121)은 데이터 구동부(120)를 지지하는 필름이다. 베이스 필름(121)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다. 구동 IC(122)는 영상을 표시하기 위한 데이터 전압과 이를 처리하기 위한 구동 신호를 처리하는 구성이다. 구동 IC(122)는 표시 장치(100)의 기판(110) 상에 실장되는 방식에 따라 COG(Chip On Glass), COF(Chip On Film), TCP(Tape Carrier Package) 등의 방식으로 배치될 수 있다. 도 1에서는 설명의 편의를 위해 데이터 구동부(120)가 베이스 필름(121) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다.Referring to FIG. 1 , the data driver 120 may include a base film 121 and a driver IC 122 . The base film 121 is a film supporting the data driver 120 . The base film 121 may be made of an insulating material, for example, may be made of an insulating material having flexibility. The driving IC 122 is configured to process a data voltage for displaying an image and a driving signal for processing the data voltage. The driving IC 122 may be disposed in a method such as a chip on glass (COG), a chip on film (COF), or a tape carrier package (TCP) depending on a method of being mounted on the substrate 110 of the display device 100 . there is. 1 illustrates that the data driver 120 is a COF method mounted on the base film 121 for convenience of explanation, but is not limited thereto.

게이트 구동부(130)는 타이밍 콘트롤러의 제어 하에 게이트 신호를 출력하고, 복수의 게이트 링크 배선(GLL) 및 복수의 게이트 배선(GL)을 통해 데이터 전압이 충전되는 화소를 선택할 수 있다. 게이트 구동부(130)는 시프트 레지스터(shift register)를 이용하여 게이트 신호를 게이트 배선(GL)으로 순차적으로 공급할 수 있다. 도 1에서는 설명의 편의를 위해 게이트 구동부(130)가 베이스 필름(131) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다. 또한, 게이트 구동부(130)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 게이트 구동부(130)가 기판(110)에 배치될 수 있다.The gate driver 130 may output a gate signal under the control of the timing controller and select a pixel in which a data voltage is charged through the plurality of gate link lines GLL and the plurality of gate lines GL. The gate driver 130 may sequentially supply a gate signal to the gate line GL using a shift register. In FIG. 1 , for convenience of explanation, the gate driver 130 is illustrated as a COF type mounted on the base film 131 , but the present invention is not limited thereto. Also, although it is illustrated that there are a plurality of gate drivers 130 , the present invention is not limited thereto, and one gate driver 130 may be disposed on the substrate 110 .

이하에서는, 기판(110)의 비표시 영역(NA)의 복수의 링크 배선에 대한 보다 상세한 설명을 위해 도 2 및 도 3을 함께 참조한다.Hereinafter, for a more detailed description of the plurality of link wires in the non-display area NA of the substrate 110 , FIGS. 2 and 3 are referred to together.

도 2는 도 1의 X영역에 대한 확대도이다. 도 3은 도 2의 III-III'에 따른 표시 장치의 단면도이다. 도 2에서는 설명의 편의를 위해, 비표시 영역(NA)에 배치된 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 링크 배선(DLL)과 연결된 복수의 패드(P)만을 도시하였다.FIG. 2 is an enlarged view of region X of FIG. 1 . 3 is a cross-sectional view of the display device taken along line III-III' of FIG. 2 . In FIG. 2 , only the plurality of data link lines DLL disposed in the non-display area NA and the plurality of pads P connected to the plurality of data link lines DLL are illustrated for convenience of explanation.

복수의 링크 배선은 표시 영역(AA)에 배치된 복수의 신호 배선과 비표시 영역(NA)에 배치된 패드부(PA)를 연결하는 배선이다. 구체적으로, 복수의 링크 배선은 복수의 게이트 링크 배선(GLL) 및 복수의 데이터 링크 배선(DLL)을 포함한다. 여기서, 복수의 신호 배선은 게이트 배선(GL) 및 데이터 배선(DL)을 포함할 수 있다. 이하에서는 데이터 링크 배선(DLL)에 대해 설명하나, 게이트 링크 배선(GLL)에도 데이터 링크 배선(DLL)과 동일한 구성이 적용될 수도 있다.The plurality of link wires are wires connecting the plurality of signal wires disposed in the display area AA and the pad part PA disposed in the non-display area NA. Specifically, the plurality of link lines includes a plurality of gate link lines GLL and a plurality of data link lines DLLs. Here, the plurality of signal lines may include a gate line GL and a data line DL. Hereinafter, the data link line DLL will be described, but the same configuration as the data link line DLL may also be applied to the gate link line GLL.

패드부(PA)는 비표시 영역(NA)에서 복수의 패드(P)가 형성되는 영역이다. 복수의 패드(P)는 복수의 링크 배선(DLL)의 끝단에 배치되고, 복수의 패드(P)들을 포함하는 영역을 패드부(PA)라고 정의할 수 있다. 패드부(PA)는 복수의 패드(P)와 외부 모듈, 예를 들어, COF 등이 본딩되는 영역이다.The pad part PA is an area in which a plurality of pads P are formed in the non-display area NA. The plurality of pads P may be disposed at the ends of the plurality of link lines DLL, and an area including the plurality of pads P may be defined as a pad part PA. The pad part PA is an area in which a plurality of pads P and an external module, for example, a COF, are bonded.

도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 패드(P)를 통해 데이터 구동부(120)와 표시 영역(AA)의 복수의 데이터 배선(DL)을 연결하는 배선이다.Referring to FIG. 2 , the plurality of data link lines DLL is a line connecting the data driver 120 and the plurality of data lines DL of the display area AA through the pad P. As shown in FIG.

복수의 데이터 링크 배선(DLL)은 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)을 포함한다. 이때, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)은 서로 다른 층에 교대로 배치된다. The plurality of data link lines DLL includes a first data link line DLL1 and a second data link line DLL2 . In this case, the first data link line DLL1 and the second data link line DLL2 are alternately disposed on different layers.

제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)에 대한 보다 상세한 설명을 위해 도 3을 참조하면, 기판(110) 상에 복수의 제1 데이터 링크 배선(DLL1)이 배치된다. 또한, 복수의 제1 데이터 링크 배선(DLL1) 상에 게이트 절연층(111)이 배치되고, 게이트 절연층(111) 상에 제2 데이터 링크 배선(DLL2)이 배치된다. 이때, 복수의 제1 데이터 링크 배선(DLL1)과 복수의 제2 데이터 링크 배선(DLL2)은 중첩되지 않도록 교대로 배치된다. 즉, 복수의 제2 데이터 링크 배선(DLL2)은 도 3에 도시된 바와 같이, 기판(110) 상에 배치된 복수의 제1 데이터 링크 배선(DLL1)과 서로 다른 층에 배치되며, 복수의 제1 데이터 링크 배선(DLL1) 사이에서 동일한 거리로 이격된 위치에 배치될 수 있다. 이에, 복수의 제1 데이터 링크 배선(DLL1)과 복수의 제2 데이터 링크 배선(DLL2)은 등간격으로 배치될 수 있다. Referring to FIG. 3 for a more detailed description of the first data link line DLL1 and the second data link line DLL2 , a plurality of first data link lines DLL1 is disposed on the substrate 110 . Also, the gate insulating layer 111 is disposed on the plurality of first data link lines DLL1 and the second data link line DLL2 is disposed on the gate insulating layer 111 . In this case, the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 are alternately disposed so as not to overlap. That is, as shown in FIG. 3 , the plurality of second data link wires DLL2 is disposed on a different layer from the plurality of first data link wires DLL1 disposed on the substrate 110 , and the plurality of second data link wires DLL2 is disposed on a different layer. It may be disposed at positions spaced apart from each other by the same distance between one data link line DLL1 . Accordingly, the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 may be disposed at equal intervals.

복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(100)에서 사용되는 다양한 전극 및/또는 배선과 동일한 물질로 이루어질 수 있다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있고, 복수의 제2 데이터 링크 배선(DLL2)은 표시 영역(AA)에 배치되는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 다만, 이는 예시적인 것이며, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)은 표시 장치(100)에서 사용되는 다양한 도전성 구성요소들과 동일한 물질로 동일 층에 형성될 수 있다.The plurality of first data link wires DLL1 and the plurality of second data link wires DLL2 may be made of the same material as various electrodes and/or wires used in the display device 100 . For example, the plurality of first data link lines DLL1 may be formed of the same material as the gate electrode of the thin film transistor disposed in the display area AA, and the plurality of second data link lines DLL2 may be formed of the display area AA. It may be made of the same material as the source electrode and the drain electrode of the thin film transistor disposed in AA). However, this is only an example, and the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 are formed on the same layer with the same material as various conductive components used in the display device 100 . can be

일반적으로, 데이터 배선(DL)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 동일 층 상에 형성되므로, 복수의 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 별도의 연결 구조 없이 일체로 형성될 수 있다. 다만, 복수의 제1 데이터 링크 배선(DLL1)은 박막 트랜지스터의 게이트 전극과 동일한 물질로 동일 층 상에 형성되므로, 도 2에 도시된 바와 같이 컨택홀을 통해 데이터 배선(DL)과 연결될 수 있다.In general, since the data line DL is formed on the same layer with the same material as the source electrode and the drain electrode of the thin film transistor, the plurality of second data link lines DLL2 is connected to the data line DL without a separate connection structure. may be integrally formed. However, since the plurality of first data link lines DLL1 are formed on the same layer with the same material as the gate electrode of the thin film transistor, they may be connected to the data line DL through a contact hole as shown in FIG. 2 .

도 2를 참조하면, 복수의 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 포함한다. 데이트 링크 배선의 제1 부분(S1)은 복수의 패드(P)와 연결되며, 복수의 패드(P)로부터 제1 방향(D1)으로 연장된 배선의 부분을 의미한다. 데이터 링크 배선(DLL)의 제2 부분(S2)은 표시 영역(AA)의 데이터 배선(DL)과 연결되며, 제1 방향(D1)과 상이한 제2 방향(D2) 또는 제3 방향(D3)으로 연장된 배선의 영역의 부분을 의미한다. 여기서, 제2 방향(D2)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 좌측에 위치한 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이고, 제3 방향(D3)은 도 2에 도시된 복수의 데이터 링크 배선(DLL) 중 우측에 위치한 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향이다. 즉, 제2 방향(D2)은 도 2를 기준으로 좌측 사선 방향이고, 제3 방향(D3)은 우측 사선 방향이다. Referring to FIG. 2 , the plurality of data link lines DLL includes a first portion S1 and a second portion S2 . The first portion S1 of the data link wiring is connected to the plurality of pads P and refers to a portion of the wiring extending from the plurality of pads P in the first direction D1 . The second portion S2 of the data link line DLL is connected to the data line DL of the display area AA, and is disposed in a second direction D2 or a third direction D3 different from the first direction D1 . means the portion of the area of the wiring that extends into Here, the second direction D2 is a direction in which the second portion S2 of the data link line DLL located on the left of the plurality of data link lines DLL shown in FIG. 2 extends, and the third direction D3 ) is a direction in which the second portion S2 of the data link line DLL located on the right side of the plurality of data link lines DLL shown in FIG. 2 extends. That is, the second direction D2 is a left oblique direction with reference to FIG. 2 , and the third direction D3 is a right oblique direction.

이에, 데이터 링크 배선(DLL)은 제1 부분(S1) 및 제2 부분(S2)을 통해 데이터 구동부(120)로부터의 데이터 신호를 표시 영역(AA)의 데이터 배선(DL)을 통해 표시 영역(AA)의 화소로 전달할 수 있다.Accordingly, the data link line DLL transmits the data signal from the data driver 120 through the first portion S1 and the second portion S2 to the display area ( DL) through the data line DL of the display area AA. It can be transmitted to the pixels of AA).

복수의 데이터 링크 배선(DLL) 중 적어도 일부는 저항 보상 패턴(RP)을 포함한다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위해 복수의 링크 배선의 적어도 일부분에 포함되는 패턴이다. 저항 보상 패턴(RP)의 일단은 제1 부분(S1)과 연결되고, 타단은 제2 부분(S2)과 연결된다. 이에, 저항 보상 패턴(RP)을 포함하는 복수의 링크 배선은 제1 부분(S1), 저항 보상 패턴(RP) 및 제2 부분(S2)을 통해서 신호를 데이터 배선(DL)으로 전달할 수 있다. 다만, 복수의 데이터 링크 배선(DLL) 중 엣지부의 최외곽에 배치된 데이터 링크 배선(DLL)의 길이가 가장 길기 때문에, 최외곽에 배치된 데이터 링크 배선(DLL)의 경우 저항 보상 패턴(RP)을 포함하지 않거나, 가장 길이가 짧은 저항 보상 패턴(RP)을 포함할 수 있다.At least a portion of the plurality of data link lines DLL includes a resistance compensation pattern RP. The resistance compensation pattern RP is formed in a plurality of links to solve a problem in which an RC delay value is increased due to a difference in length between the data link line DLL disposed in the center portion and the data link line DLL disposed at the edge portion. A pattern included in at least a portion of the wiring. One end of the resistance compensation pattern RP is connected to the first part S1 , and the other end is connected to the second part S2 . Accordingly, the plurality of link wires including the resistance compensation pattern RP may transmit a signal to the data line DL through the first portion S1 , the resistance compensation pattern RP, and the second portion S2 . However, since the data link line DLL disposed at the outermost edge portion of the plurality of data link lines DLL has the longest length, in the case of the data link line DLL disposed at the outermost portion, the resistance compensation pattern RP is may not include or may include a resistance compensation pattern RP having the shortest length.

저항 보상 패턴(RP)은 복수의 데이터 링크 배선(DLL)의 길이를 증가시킬 수 있는 다양한 형상일 수 있다. 즉, 저항 보상 패턴(RP)은 데이터 링크 배선(DLL)의 제1 부분(S1)과 제2 부분(S2)을 최단거리로 연결하는 패턴이 아니다. 이에, 저항 보상 패턴(RP)은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 가질 수 있다. 다만, 다양한 형상 중 가장 길이가 긴 형상이 펄스파 형상이므로, 도 2에서는 저항 보상 패턴(RP)이 펄스파 형상을 갖는 것으로 도시하였다.The resistance compensation pattern RP may have various shapes capable of increasing the length of the plurality of data link lines DLL. That is, the resistance compensation pattern RP is not a pattern that connects the first portion S1 and the second portion S2 of the data link line DLL by the shortest distance. Accordingly, the resistance compensation pattern RP may have at least one of a zigzag shape, a sine wave shape, and a pulse wave shape. However, since the longest shape among various shapes is a pulse wave shape, the resistance compensation pattern RP is illustrated as having a pulse wave shape in FIG. 2 .

도 2를 참조하면, 저항 보상 패턴(RP)의 길이는 패드부(PA)의 중앙부에 가까울수록 증가할 수 있다. 저항 보상 패턴(RP)은 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 길이 차이로 인해 발생하는 RC 지연값이 증가되는 문제를 개선하기 위한 패턴이므로, 중앙부에 배치된 데이터 링크 배선(DLL)에 포함되는 저항 보상 패턴(RP)의 길이가 엣지부에 배치된 데이터 링크 배선(DLL)의 길이보다 길 수 있다. 이에 따라, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 역삼각형 형상을 이룰 수 있다. 즉, 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 역삼각형 영역 내에 배치될 수 있다. Referring to FIG. 2 , the length of the resistance compensation pattern RP may increase as it approaches the center of the pad part PA. The resistance compensation pattern RP is a pattern for improving the problem of increasing the RC delay value caused by the difference in length between the data link line DLL disposed at the center and the data link line DLL disposed at the edge portion, The length of the resistance compensation pattern RP included in the data link line DLL disposed in the central portion may be longer than the length of the data link line DLL disposed in the edge portion. Accordingly, the resistance compensation pattern RP of the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 may form an inverted triangle shape. That is, the resistance compensation pattern RP of the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 may be disposed in an inverted triangle region.

본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 데이터 링크 배선(DLL)이 서로 다른 층에서 교대로 배치되는 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2)을 포함한다. 따라서, 복수의 데이터 링크 배선(DLL)이 단일 층에 배치되는 경우보다 공정 마진을 확보할 수 있으므로, 복수의 데이터 링크 배선(DLL)이 배치되는 비표시 영역(NA)의 크기가 감소할 수 있고, 이에, 베젤의 크기 또한 감소할 수 있다.In the display device 100 according to an exemplary embodiment of the present invention, a plurality of first data link lines DLL1 and a plurality of second data link lines DLLs are alternately disposed on different layers. DLL2). Accordingly, since a process margin can be secured compared to a case in which the plurality of data link lines DLLs are disposed on a single layer, the size of the non-display area NA in which the plurality of data link lines DLLs are disposed can be reduced. , thus, the size of the bezel may also be reduced.

또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 링크 배선 중 적어도 일부가 저항 보상 패턴(RP)을 포함함에 따라, 저항 보상 패턴(RP)을 포함하는 데이터 링크 배선(DLL)의 길이가 증가하게 된다. 구체적으로, 중앙부에 배치된 데이터 링크 배선(DLL)의 길이를 증가시키기 위해, 중앙부에 배치된 데이터 링크 배선(DLL)은 저항 보상 패턴(RP)을 포함할 수 있다. 따라서, 중앙부에 배치된 데이터 링크 배선(DLL)과 엣지부에 배치된 데이터 링크 배선(DLL)의 저항 편차가 감소하고, 이에 RC 지연값의 편차 또한 감소할 수 있다. 이에 대한 보다 상세한 설명을 위해 도 4를 함께 참조하여 설명하기로 한다.In addition, in the display device 100 according to an embodiment of the present invention, at least a portion of the link wiring includes the resistance compensation pattern RP, so the length of the data link wiring DLL including the resistance compensation pattern RP is will increase Specifically, in order to increase the length of the data link line DLL disposed in the central portion, the data link line DLL disposed in the central portion may include the resistance compensation pattern RP. Accordingly, the resistance variation between the data link line DLL disposed in the center portion and the data link line DLL disposed at the edge portion may be reduced, and accordingly, the variation in the RC delay value may also be reduced. For a more detailed description thereof, it will be described with reference to FIG. 4 .

도 4는 본 발명의 일 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 구체적으로, 도 4는 비교예 및 실시예 1에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다. 4 is a graph for explaining an effect of a display device according to an embodiment of the present invention. Specifically, FIG. 4 is a graph showing the amount of change in RC load according to the position of the data link line DLL in Comparative Example and Example 1, where the X axis is the position of the data link line DLL connected to the same data driver 120 . , and the Y-axis represents the RC load.

실시예 1은 앞서 도 1 내지 도 3을 참조하여 설명한, 본 발명의 일 실시예에 따른 표시 장치(100)와 같이 데이터 링크 배선(DLL)에 저항 보상 패턴(RP)이 적용된 경우이며, 비교예는 본 발명의 일 실시예에 따른 표시 장치에서 저항 보상 패턴(RP)이 생략된 경우이다. 즉, 비교예에서는 데이터 링크 배선(DLL)이 제1 부분(S1) 및 제2 부분(S2)만으로 구성된다.Example 1 is a case in which the resistance compensation pattern RP is applied to the data link line DLL as in the display device 100 according to the exemplary embodiment described above with reference to FIGS. 1 to 3 , and Comparative Example is a case in which the resistance compensation pattern RP is omitted in the display device according to an embodiment of the present invention. That is, in the comparative example, the data link line DLL includes only the first part S1 and the second part S2 .

비교예의 경우, 저항 보상 패턴(RP)을 포함하지 않으므로, 중앙부에 배치한 데이터 링크 배선(DLL)의 길이가 상대적으로 짧고, 엣지부에 위치한 데이터 링크 배선(DLL)의 길이보다 상대적으로 길다. 즉, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 길이가 감소하고, 이에 따라 데이터 링크 배선(DLL)의 저항 또한 감소할 수 있다. 이때, 복수의 데이터 링크 배선(DLL)이 등간격으로 배치되는 경우, 복수의 데이터 링크 배선(DLL) 각각의 커패시턴스 값은 동일하므로, 엣지부에서 중앙부로 갈수록 RC 지연값이 작을 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 비교예에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①일 수 있다.In the case of the comparative example, since the resistance compensation pattern RP is not included, the length of the data link line DLL disposed in the central portion is relatively short and the length of the data link line DLL disposed at the edge portion is relatively longer. That is, the length of the data link line DLL decreases from the edge portion to the center portion, and accordingly, the resistance of the data link line DLL may also decrease. In this case, when the plurality of data link lines DLLs are arranged at equal intervals, the capacitance values of the plurality of data link lines DLLs are the same, and thus the RC delay value may decrease from the edge portion to the center portion. For example, as shown in FIG. 4 , the deviation of the RC delay value of the data link line DLL at the edge portion and the center portion in the comparative example may be ①.

실시예 1의 경우, 패드부(PA)의 중앙부에 배치한 링크 배선이 가장 길이가 긴 저항 보상 패턴(RP)을 포함하고, 중앙부에서 엣지부로 갈수록 복수의 데이터 링크 배선(DLL)이 포함하는 저항 보상 패턴(RP)의 길이가 감소하므로, 중앙부에 가깝게 배치되는 데이터 링크 배선(DLL)일수록 데이터 링크 배선(DLL)의 길이가 보다 많이 증가하게 된다. 이에, 저항 보상 패턴(RP)을 포함하는 데이터 링크 배선(DLL)의 길이가 증가하게 된다. 비교예와 같이 데이터 링크 배선(DLL)이 저항 보상 패턴(RP)을 포함하지 않는 경우와 비교하여, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 저항 증가량이 커질 수 있다. 따라서, 비교예와 비교하여, 도 4에 도시된 바와 같이, 중앙부에 배치한 데이터 링크 배선(DLL)에서 RC 지연값의 크기가 가장 많이 증가하고, 엣지부로 갈수록 RC 지연값의 증가량이 작아질 수 있다. 이때, 비교예의 경우와 비교하여 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 증가량을 A라고 하면, 실시예 1에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①보다 A만큼 작은 ②일 수 있다. 이에, 실시예 1의 경우 비교예와 비교하여, 중앙부와 엣지부에서의 RC 지연값의 편차가 A만큼 감소할 수 있다. 이에, 실시예 1에서는 저항 보상 패턴(RP)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(100)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 화질 저하가 개선될 수 있는 효과가 있다.In the case of the first embodiment, the link wiring disposed in the center of the pad part PA includes the longest resistance compensation pattern RP, and the resistance included in the plurality of data link wires DLL from the central part to the edge part. Since the length of the compensation pattern RP is reduced, the length of the data link line DLL increases as the data link line DLL is disposed closer to the center portion. Accordingly, the length of the data link line DLL including the resistance compensation pattern RP is increased. As compared with the case in which the data link line DLL does not include the resistance compensation pattern RP as in the comparative example, the resistance increase of the data link line DLL may increase from the edge portion to the center portion. Therefore, compared to the comparative example, as shown in FIG. 4 , the magnitude of the RC delay value increases the most in the data link line (DLL) disposed in the central part, and the amount of increase in the RC delay value decreases toward the edge part. there is. At this time, if the amount of increase in the RC delay value of the data link line DLL located at the center is A compared to the case of the comparative example, the RC delay value of the data link line DLL at the edge portion and the center portion in Example 1 is The deviation may be ② which is smaller than ① by A. Accordingly, in the case of Example 1, as compared with the comparative example, the deviation of the RC delay value in the center portion and the edge portion may be reduced by A. Accordingly, in Example 1, as compared to the case in which the resistance compensation pattern RP is not included, the RC delay deviation of the center portion and the edge portion may be reduced, and accordingly, the RC delay deviation of the display device 100 may decrease depending on the region in the display device 100 . There is an effect that can improve the image quality deterioration that may occur as it occurs.

도 5는 본 발명의 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 6은 도 5의 Y영역에 대한 확대도이다. 도 5 및 도 6에 도시된 표시 장치(200)는 도 2 내지 도 4에 도시된 표시 장치(100)와 비교하여, 데이터 링크 배선(DLL)이 커패시턴스 보상 패턴(CP)을 더 포함한다는 것만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 5 is an enlarged view of a non-display area of a display device according to another exemplary embodiment. FIG. 6 is an enlarged view of the Y region of FIG. 5 . Compared to the display device 100 shown in FIGS. 2 to 4 , the display device 200 illustrated in FIGS. 5 and 6 only has the data link line DLL further including the capacitance compensation pattern CP. Only different, and since other configurations are substantially the same, a redundant description is omitted.

도 5 및 도 6을 참조하면, 복수의 데이터 링크 배선(DLL) 중 적어도 일부는 커패시턴스 보상 패턴(CP)을 포함한다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제2 데이터 링크 배선(DLL2)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 포함하고, 복수의 제2 데이터 링크 배선(DLL2) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제1 데이터 링크 배선(DLL1)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 더 포함한다.5 and 6 , at least a portion of the plurality of data link lines DLL includes a capacitance compensation pattern CP. For example, at least a portion of the plurality of first data link lines DLL1 includes a capacitance compensation pattern CP extending from the resistance compensation pattern RP toward the plurality of second data link lines DLL2 , At least a portion of the second data link lines DLL2 further includes a capacitance compensation pattern CP extending from the resistance compensation pattern RP toward the plurality of first data link lines DLL1 .

커패시턴스 보상 패턴(CP)은 데이터 링크 배선(DLL)의 커패시턴스를 증가시키기 위한 패턴이다. 커패시턴스 보상 패턴(CP)은 복수의 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)과 동일한 물질로 동일 층에 형성될 수 있다.The capacitance compensation pattern CP is a pattern for increasing the capacitance of the data link line DLL. The capacitance compensation pattern CP may be formed of the same material as the resistance compensation pattern RP of the plurality of data link lines DLL and on the same layer.

도 5 및 도 6을 참조하면, 커패시턴스 보상 패턴(CP)을 포함하는 데이터 링크 배선(DLL)의 커패시턴스를 증가시키기 위해, 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)은 복수의 제2 데이터 링크 배선(DLL2)으로 연장하여 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 즉, 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)은 이웃하는 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 펄스파 형상 내로 연장하여, 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 또한, 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)은 복수의 제1 데이터 링크 배선(DLL1)으로 연장하여 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 즉, 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)은 이웃하는 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)의 펄스파 형상 내로 연장하여, 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)에 의해 둘러싸일 수 있다. 이때, 이웃하는 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)에 의해 둘러싸이도록 커패시턴스 보상 패턴(CP)을 보다 용이하게 형성하기 위해, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)은 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)과 대응하는 형상을 가질 수 있다. 즉, 도 5 및 도 6에 도시된 바와 같이, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)과 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 펄스파 형상이 서로 일치할 수 있다.5 and 6 , in order to increase the capacitance of the data link line DLL including the capacitance compensation pattern CP, the capacitance compensation patterns CP of the plurality of first data link lines DLL1 are plural. may extend to the second data link line DLL2 and be surrounded by the resistance compensation pattern RP of the plurality of second data link lines DLL2 . That is, the capacitance compensation pattern CP of the first data link line DLL1 extends within the pulse wave shape of the resistance compensation pattern RP of the neighboring second data link line DLL2, and the second data link line DLL2 ) may be surrounded by the resistance compensation pattern RP. In addition, the capacitance compensation pattern CP of the plurality of second data link wires DLL2 extends to the plurality of first data link wires DLL1 to form a resistance compensation pattern RP of the plurality of first data link wires DLL1 . may be surrounded by That is, the capacitance compensation pattern CP of the second data link line DLL2 extends within the pulse wave shape of the resistance compensation pattern RP of the adjacent first data link line DLL1, and the first data link line DLL1 ) may be surrounded by the resistance compensation pattern RP. At this time, in order to more easily form the capacitance compensation pattern CP to be surrounded by the resistance compensation pattern RP of the neighboring data link wiring DLLs, the resistance compensation pattern ( RP) may have a shape corresponding to the resistance compensation pattern RP of the plurality of second data link lines DLL2 . That is, as shown in FIGS. 5 and 6 , pearls of the resistance compensation pattern RP of the plurality of first data link lines DLL1 and the resistance compensation pattern RP of the plurality of second data link lines DLL2 are The spar shapes may coincide with each other.

도 5 및 도 6을 참조하면, 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)은 복수이고, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)의 양 측에 교대로 배치될 수 있다. 또한, 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)도 복수이고, 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 양 측에 교대로 배치될 수 있다. 이에, 커패시턴스 보상 패턴(CP)이 존재하지 않는 경우와 비교하여, 서로 이웃하는 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)과 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP) 간의 거리가 감소할 수 있다. 5 and 6 , the plurality of capacitance compensation patterns CP of the plurality of first data link wires DLL1 are plural, and both sides of the resistance compensation patterns RP of the plurality of first data link wires DLL1 are provided. may be alternately placed in Also, a plurality of capacitance compensation patterns CP of the plurality of second data link lines DLL2 may be provided, and may be alternately disposed on both sides of the resistance compensation patterns RP of the plurality of second data link lines DLL2 . . Accordingly, compared to the case in which the capacitance compensation pattern CP does not exist, the resistance compensation pattern RP of the first data link line DLL1 and the resistance compensation pattern RP of the second data link line DLL2 are adjacent to each other. ) may decrease the distance between them.

도 6을 참조하면, 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)의 끝단은 커패시턴스 보상 패턴(CP)을 둘러싸는 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 복수의 변(142A, 142B, 142C)에서 동일한 거리로 이격될 수 있다. 구체적으로, 도 6에 도시된 바와 같이, 제1 데이터 링크 배선(DLL1)의 끝단에서 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 상부에 위치한 변(142A)의 거리(a)와 제1 데이터 링크 배선(DLL1)의 끝단에서 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 측면에 위치한 변(142B)의 거리(b)와 제1 데이터 링크 배선(DLL1)의 끝단에서 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)의 하부에 위치한 변(142C)의 거리(c)는 동일할 수 있다. 이에, 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)은 이를 둘러싸는 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)에 대해 대칭 구조를 가질 수 있다. 마찬가지로, 복수의 제2 데이터 링크 배선(DLL2)의 커패시턴스 보상 패턴(CP)의 끝단은 커패시턴스 보상 패턴(CP)을 둘러싸는 복수의 제1 데이터 링크 배선(DLL1)의 저항 보상 패턴(RP)의 복수의 변에서 동일한 거리로 이격될 수 있다. 이에, 복수의 제2 데이터 링크 배선(DLL2)의 저항 보상 패턴(RP)은 이를 둘러싸는 복수의 제1 데이터 링크 배선(DLL1)의 커패시턴스 보상 패턴(CP)에 대해 대칭 구조를 가질 수 있다. 이에 따라, 커패시턴스 보상 패턴(CP)이 이웃하는 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)의 복수의 변과 동일한 거리로 이격됨에 따라, 커패시턴스 보상 패턴(CP) 형성 공정이 보다 용이할 수 있고, 데이터 링크 배선(DLL) 간의 커패시턴스 매칭 또한 보다 용이할 수 있다. 이에 따라, 공정상 설계가 단순해질 수 있다. Referring to FIG. 6 , the end of the capacitance compensation pattern CP of the plurality of first data link wires DLL1 is the resistance compensation pattern ( A plurality of sides (142A, 142B, 142C) of the RP) may be spaced apart by the same distance. Specifically, as shown in FIG. 6 , a distance (a) from the end of the first data link line DLL1 to the side 142A positioned above the resistance compensation pattern RP of the second data link line DLL2 and the distance b of the side 142B positioned on the side of the resistance compensation pattern RP of the second data link line DLL2 from the end of the first data link line DLL1 and the first data link line DLL1 The distance c of the side 142C positioned under the resistance compensation pattern RP of the second data link line DLL2 at the end may be the same. Accordingly, the resistance compensation pattern RP of the plurality of first data link wires DLL1 may have a symmetrical structure with respect to the capacitance compensation pattern CP of the plurality of second data link wires DLL2 surrounding the resistance compensation pattern RP. Similarly, an end of the capacitance compensation pattern CP of the plurality of second data link wires DLL2 includes a plurality of resistance compensation patterns RP of the plurality of first data link wires DLL1 surrounding the capacitance compensation pattern CP. may be spaced the same distance from the sides of Accordingly, the resistance compensation pattern RP of the plurality of second data link wires DLL2 may have a symmetrical structure with respect to the capacitance compensation pattern CP of the plurality of first data link wires DLL1 surrounding the resistance compensation pattern RP. Accordingly, as the capacitance compensation pattern CP is spaced the same distance from the plurality of sides of the resistance compensation pattern RP of the neighboring data link line DLL, the process of forming the capacitance compensation pattern CP may be easier. Also, capacitance matching between the data link lines DLL may be easier. Accordingly, process design can be simplified.

이하에서는, 커패시턴스 보상 패턴(CP) 적용에 따른 RC 지연값의 변화에 대한 보다 상세한 설명을 위해 도 7을 함께 참조하여 설명하기로 한다. Hereinafter, for a more detailed description of the change in the RC delay value according to the application of the capacitance compensation pattern CP, it will be described with reference to FIG. 7 .

도 7은 본 발명의 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 구체적으로 도 7은 비교예, 실시예 1 및 실시예 2에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.7 is a graph for explaining an effect of a display device according to another embodiment of the present invention. Specifically, FIG. 7 is a graph showing the amount of change in the RC load according to the position of the data link line DLL in Comparative Examples, Examples 1 and 2, and the X-axis is the data link line DLL connected to the same data driver 120 . ), and the Y-axis represents the RC rod.

실시예 2는 앞서 도 5 및 도 6을 참조하여 설명한, 본 발명의 다른 실시예에 따른 표시 장치(200)와 같이 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)에 커패시턴스 보상 패턴(CP)이 형성된 경우이며, 비교예 및 실시예 1은 앞서 도 4를 참조하여 설명한 비교예 및 실시예 1과 동일하다.In Embodiment 2, like the display device 200 according to another embodiment, described above with reference to FIGS. 5 and 6 , the capacitance compensation pattern CP is applied to the resistance compensation pattern RP of the data link line DLL. is formed, and Comparative Example and Example 1 are the same as Comparative Example and Example 1 described above with reference to FIG. 4 .

실시예 2의 경우, 패드부(PA)의 중앙부에 배치한 데이터 링크 배선(DLL)이 가장 많은 수의 커패시턴스 보상 패턴(CP)을 포함하고, 중앙부에서 엣지부로 갈수록 복수의 데이터 링크 배선(DLL)이 포함하는 커패시턴스 보상 패턴(CP)의 개수가 감소하므로, 중앙부에 가깝게 배치되는 데이터 링크 배선(DLL)일수록 데이터 링크 배선(DLL)의 커패시턴스가 보다 많이 증가하게 된다. 즉, 중앙부에 위치한 데이터 링크 배선(DLL)일수록 이웃하는 데이터 링크 배선(DLL)과 보다 인접한 거리를 갖는 커패시턴스 보상 패턴(CP)의 개수가 증가하므로, 중앙부에 위치한 데이터 링크 배선(DLL)일수록 이웃하는 데이터 링크 배선(DLL)과의 커패시턴스 또한 증가할 수 있다. 이에, 비교예와 같이 데이터 링크 배선(DLL)이 저항 보상 패턴(RP)을 포함하지 않는 경우와 비교하여, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 커패시턴스 증가량이 커질 수 있다. 따라서, 비교예와 비교하여, 도 7에 도시된 바와 같이, 중앙부에 배치한 데이터 링크 배선(DLL)에서 RC 지연값의 크기가 가장 많이 증가하고, 엣지부로 갈수록 RC 지연값의 증가량이 작아질 수 있다. 이때, 비교예의 경우와 비교하여 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값의 증가량을 B라고 하면, 실시예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차는 ①보다 B만큼 작은 ③일 수 있다. 또한, 실시예 1의 경우와 비교하여, 실시예 1에서의 데이터 링크 배선(DLL)의 저항과 실시예 2에서의 데이터 링크 배선(DLL)의 저항은 실질적으로 동일하므로, 실시예 2에서는 커패시턴스 보상 패턴(CP)이 추가됨에 따라, 실시예 2에서의 중앙부에서의 RC 지연값의 증가량 B는 실시예 1에서의 중앙부에서의 RC 지연값의 증가량 A보다 클 수 있다. 이에, 실시예 2에서는 커패시턴스 보상 패턴(CP)이 포함되지 않은 경우와 비교하여, 중앙부와 엣지부의 RC 지연 편차를 감소시킬 수 있고, 이에 따라, 표시 장치(200)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 있는 화질 저하가 개선될 수 있는 효과가 있다. In the case of the second embodiment, the data link wirings DLL disposed in the central portion of the pad portion PA include the largest number of capacitance compensation patterns CP, and the plurality of data link wirings DLLs are disposed from the central portion to the edge portion. Since the number of the included capacitance compensation patterns CP decreases, the capacitance of the data link line DLL increases as the data link line DLL is disposed closer to the central portion. That is, since the number of capacitance compensation patterns CP having a distance closer to that of the neighboring data link line DLL increases as the data link line DLL located at the central portion increases, the data link line DLL located at the central portion has the adjacent data link line DLL. Capacitance with the data link line DLL may also increase. Accordingly, as compared with the case in which the data link line DLL does not include the resistance compensation pattern RP as in the comparative example, the capacitance increase of the data link line DLL may increase from the edge portion to the center portion. Therefore, compared to the comparative example, as shown in FIG. 7 , the magnitude of the RC delay value increases the most in the data link line (DLL) disposed in the central part, and the amount of increase in the RC delay value decreases toward the edge part. there is. At this time, if the amount of increase in the RC delay value of the data link line DLL located at the center is B as compared with the case of the comparative example, the RC delay value of the data link line DLL at the edge portion and the center portion in Example 2 is The deviation may be 3, which is smaller than 1 by B. Further, compared with the case of Embodiment 1, since the resistance of the data link wiring DLL in Embodiment 1 and the resistance of the data link wiring DLL in Embodiment 2 are substantially the same, in Embodiment 2, capacitance compensation As the pattern CP is added, the increase amount B of the RC delay value in the central portion in Example 2 may be greater than the increase amount A of the RC delay value in the center portion in Example 1 . Accordingly, in Example 2, as compared with the case in which the capacitance compensation pattern CP is not included, the RC delay deviation of the center portion and the edge portion may be reduced, and accordingly, the RC delay deviation of the display device 200 depending on the region is reduced. There is an effect that can improve the image quality deterioration that may occur as it occurs.

도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 비표시 영역에 대한 확대도이다. 도 9는 도 8의 Z영역에 대한 확대도이다. 도 10은 도 8의 XI-XI'에 따른 표시 장치의 단면도이다. 도 8 내지 도 10에 도시된 표시 장치는 도 5 및 도 6에 도시된 표시 장치와 비교하여 복수의 데이트 링크 배선에 오버레이 변동이 발생하였다는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다. 8 is an enlarged view of a non-display area of a display device according to another exemplary embodiment. FIG. 9 is an enlarged view of region Z of FIG. 8 . 10 is a cross-sectional view of a display device taken along line XI-XI′ of FIG. 8 . The display device shown in FIGS. 8 to 10 differs from the display device shown in FIGS. 5 and 6 only in that an overlay variation occurs in a plurality of data link wires, and other configurations are substantially the same. is omitted.

도 8을 참조하면, 복수의 데이터 링크 배선(DLL) 형성 과정에서 오버레이 변동이 발생할 수 있다. 여기서, 오버레이 변동이란, 서로 다른 층에 배치된 데이터 링크 배선(DLL) 형성 과정에서 하나의 층에 배치되는 데이터 링크 배선(DLL)이 원래 목표로 하였던 위치에서 벗어나 다른 위치에 형성되어 다른 층에 배치되는 데이터 링크 배선(DLL)과 등간격으로 배치되지 않는 현상을 의미한다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1)은 원하는 위치에 형성되었으나, 상부층에 배치되는 복수의 제2 데이터 링크 배선(DLL2)은 제2 데이터 링크 배선(DLL2) 형성 공정에서 포토리소그래피(photolithography) 공정 등의 오차로 복수의 제1 데이터 링크 배선(DLL1)과 등간격으로 형성되지 않고, 인접하는 2개의 복수의 제2 데이터 링크 배선(DLL2) 중 어느 하나에 보다 가깝게 배치될 수 있다. Referring to FIG. 8 , an overlay variation may occur during a process of forming a plurality of data link lines DLL. Here, the overlay variation refers to a data link line (DLL) disposed on one layer in the process of forming the data link line (DLL) disposed on different layers is formed at a different location away from the original target location and disposed on another layer. This refers to a phenomenon in which the data link wiring (DLL) is not arranged at equal intervals. For example, the plurality of first data link lines DLL1 is formed at a desired position, but the plurality of second data link lines DLL2 disposed on the upper layer is formed by photolithography in the process of forming the second data link line DLL2. Due to an error such as a photolithography process, the plurality of first data link lines DLL1 may not be formed at equal intervals, but may be disposed closer to any one of two adjacent second data link lines DLL2 .

오버레이 변동은 상하 방향 오버레이 변동 및 좌우 방향 오버레이 변동으로 구분될 수 있다. 상하 방향 오버레이 변동은 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 중 하나가 원래 목표로 하였던 위치에서 상하 방향으로 치우쳐서 형성되는 현상을 의미하고, 좌우 방향 오버레이 변동은 복수의 제1 데이터 링크 배선(DLL1) 및 복수의 제2 데이터 링크 배선(DLL2) 중 하나가 원래 목표로 하였던 위치에서 좌우 방향으로 치우쳐서 형성되는 현상을 의미한다.The overlay variation may be divided into an up-down direction overlay variation and a left-right direction overlay variation. The vertical overlay variation refers to a phenomenon in which one of the plurality of first data link wirings DLL1 and the plurality of second data link wirings DLL2 is formed to be skewed vertically from an original target position, and the horizontal overlay variation denotes a phenomenon in which one of the plurality of first data link lines DLL1 and the plurality of second data link lines DLL2 is formed to be biased in the left and right direction from an original target position.

이러한 오버레이 변동이 발생하는 경우, 복수의 데이터 링크 배선(DLL)들 간의 간격이 변동함에 따라 복수의 데이터 링크 배선(DLL)의 커패시턴스가 변동될 수 있다. 특히, 복수의 데이터 링크 배선(DLL)의 제1 부분(S1), 저항 보상 패턴(RP) 및 제2 부분(S2) 중 제2 부분(S2)의 길이가 가장 길기 때문에, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2) 간의 간격이 복수의 데이터 링크 배선(DLL)의 커패시턴스에 가장 큰 영향을 줄 수 있다. 이에, 좌우 오버레이 변동보다는 상하 오버레이 변동이 복수의 데이터 링크 배선(DLL)의 커패시턴스 변동에 보다 큰 영향을 영향을 줄 수 있다.When such an overlay variation occurs, capacitances of the plurality of data link lines DLL may be changed as an interval between the plurality of data link lines DLLs varies. In particular, since the length of the second part S2 among the first part S1 , the resistance compensation pattern RP and the second part S2 of the plurality of data link interconnections DLL is the longest, the plurality of data link interconnections A distance between the second portions S2 of the DLL may have the greatest effect on the capacitance of the plurality of data link lines DLL. Accordingly, the vertical overlay variation may have a greater effect on the capacitance variation of the plurality of data link lines DLL than the left/right overlay variation.

구체적으로, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)이 연장하는 방향인 제2 방향(D2) 또는 제3 방향(D3)이 게이트 배선(GL)이 연장하는 방향인 제4 방향(D4), 제1 방향(D1)의 수직 방향과 이루는 각도를 θ라고 하는 경우, 도 8에서는 도시의 편의를 위해 제2 방향(D2)과 제3 방향(D3)이 경사진 것으로 도시되었으나, 실제 제조된 표시 장치에서는 cosθ 는 0.999, 즉, 거의 1일 수 있다. 이에, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2)은 실질적으로 제4 방향(D4)으로 연장하는 것으로 가정할 수도 있다. 이에, 좌우 오버레이 변동이 발생하더라도 복수의 데이터 링크 배선(DLL)의 제2 부분(S2) 간의 간격은 변동하지 않으므로, 좌우 오버레이 변동은 데이터 링크 배선(DLL)의 커패시턴스 변화를 야기하지 않을 수 있다.Specifically, the second direction D2 or the third direction D3 that is the direction in which the second portions S2 of the plurality of data link lines DLL extend is the fourth direction that is the direction in which the gate lines GL extend. (D4), when the angle formed with the vertical direction of the first direction D1 is θ, the second direction D2 and the third direction D3 are shown to be inclined in FIG. 8 for convenience of illustration, In a actually manufactured display device, cosθ may be 0.999, that is, approximately 1. Accordingly, it may be assumed that the second portion S2 of the plurality of data link lines DLL substantially extends in the fourth direction D4 . Accordingly, even if the left and right overlay variations occur, the spacing between the second portions S2 of the plurality of data link lines DLL does not change, so the left and right overlay variations may not cause a change in capacitance of the data link lines DLLs.

다만, 상하 오버레이 변동이 발생하는 경우, 복수의 데이터 링크 배선(DLL)의 제2 부분(S2) 간의 간격이 변동할 수 있다. 즉, 도 8에 도시된 바와 같이, 복수의 제2 데이터 링크 배선(DLL2)이 목표로 하였던 위치보다 상측에 배치되도록 형성된 경우, 제2 데이터 링크 배선(DLL2)은 인접하는 2개의 제1 데이터 링크 배선(DLL1) 중 상측에 위치한 제1 데이터 링크 배선(DLL1)과의 거리(L1)가 하측에 위치한 제1 데이터 링크 배선(DLL1)과의 거리(L2)보다 작을 수 있다. 이에, 복수의 데이터 링크 배선(DLL) 각각은 인접하는 2개의 데이터 링크 배선(DLL) 중 어느 하나에 더 가깝게 배치될 수 있으므로, 복수의 데이터 링크 배선(DLL)이 등간격으로 배치된 경우와 비교하여 데이터 링크 배선(DLL)의 커패시턴스 값이 증가할 수 있다. 또한, 중앙부에서 엣지부로 갈수록 데이터 링크 배선(DLL)의 길이, 특히, 제2 부분(S2)의 길이가 증가되므로, 엣지부에 위치하는 데이터 링크 배선(DLL)일수록 커패시턴스 값의 증가량이 더 클 수 있다. 이에, 상하 오버레이 변동이 발생한 경우, 중앙부에서 엣지부로 갈수록 데이터 링크 배선(DLL)의 제2 부분(S2)에 의한 커패시턴스가 증가하고, 이에 따라 RC 지연값 또한 증가하게 된다.However, when a vertical overlay variation occurs, an interval between the second portions S2 of the plurality of data link lines DLL may vary. That is, as shown in FIG. 8 , when a plurality of second data link lines DLL2 are formed to be disposed above a target position, the second data link lines DLL2 are adjacent to two first data links. A distance L1 from the first data link line DLL1 located at an upper side of the lines DLL1 may be smaller than a distance L2 from the first data link line DLL1 located at a lower side of the line DLL1 . Accordingly, each of the plurality of data link lines DLL may be disposed closer to any one of the two adjacent data link lines DLL, which is compared with the case in which the plurality of data link lines DLL are disposed at equal intervals. Accordingly, the capacitance value of the data link line DLL may increase. In addition, since the length of the data link line DLL, particularly, the length of the second part S2, increases from the central portion to the edge portion, the capacitance value increases as the data link line DLL located at the edge portion increases. there is. Accordingly, when the vertical overlay variation occurs, the capacitance due to the second portion S2 of the data link line DLL increases from the center portion to the edge portion, and accordingly, the RC delay value also increases.

이에, 본 발명의 또 다른 실시예에 따른 표시 장치에서는, 듀얼 레이어 링크 배선 구조 상 발생할 수 있는 오버레이 변동에 의해 발생하는 데이터 링크 배선(DLL) 간의 커패시턴스 편차를 감소시키기 위해 복수의 데이터 링크 배선(DLL) 중 적어도 일부가 커패시턴스 보상 패턴(CP)을 포함한다. 예를 들어, 복수의 제1 데이터 링크 배선(DLL1) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제2 데이터 링크 배선(DLL2)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 포함하고, 복수의 제2 데이터 링크 배선(DLL2) 중 적어도 일부는 저항 보상 패턴(RP)으로부터 복수의 제1 데이터 링크 배선(DLL1)을 향해 연장하는 커패시턴스 보상 패턴(CP)을 더 포함한다.Accordingly, in the display device according to another exemplary embodiment of the present invention, in order to reduce a capacitance deviation between data link lines DLL caused by an overlay variation that may occur in a dual layer link wiring structure, a plurality of data link lines (DLLs) ) of at least a portion includes a capacitance compensation pattern (CP). For example, at least a portion of the plurality of first data link lines DLL1 includes a capacitance compensation pattern CP extending from the resistance compensation pattern RP toward the plurality of second data link lines DLL2 , At least a portion of the second data link lines DLL2 further includes a capacitance compensation pattern CP extending from the resistance compensation pattern RP toward the plurality of first data link lines DLL1 .

복수의 데이터 링크 배선(DLL)이 커패시턴스 보상 패턴(CP)을 포함함에 따라, 오버레이 변동이 발생하는 경우, 특히, 상하 오버레이 변동이 발생하는 경우, 중앙부에 배치되는 데이터 링크 배선(DLL)의 커패시턴스가 증가할 수 있다. 예를 들어, 도 9 및 도 10을 참조하면, 상하 오버레이 변동이 발생하지 않고 정상적으로 제2 데이터 링크 배선(DLL2)이 형성된 경우, 제2 데이터 링크 배선(DLL2)의 커패시턴스는 C1과 C2의 합일 수 있다. 다만, 상하 오버레이 변동이 발생한 경우, 제2 데이터 링크 배선(DLL2)이 인접하는 2개의 제1 데이터 링크 배선(DLL1) 중 하나에 보다 가깝게 배치되게 되고, 2개의 도전체 간의 커패시턴스 값은 거리가 가까워질수록 급격하게 증가하므로, 상하 오버레이 변동이 발생한 경우의 제2 데이터 링크 배선(DLL2)의 커패시턴스인 C1'과 C2'의 합이 C1과 C2의 합보다 클 수 있다. 또한, 상술한 바와 같이, 엣지부에서 중앙부로 갈수록 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)의 길이가 증가하고, 이에 따라, 커패시턴스 보상 패턴(CP)의 개수 또한 증가할 수 있다. 이에, 커패시턴스 보상 패턴(CP)에 의해 증가하는 커패시턴스는 중앙부에 위치하는 데이터 링크 배선(DLL)일수록 클 수 있다. As the plurality of data link lines DLL includes the capacitance compensation pattern CP, when an overlay variation occurs, particularly, when a vertical overlay variation occurs, the capacitance of the data link line DLL disposed in the central portion is can increase For example, referring to FIGS. 9 and 10 , when the second data link line DLL2 is normally formed without vertical overlay variation, the capacitance of the second data link line DLL2 can be the sum of C1 and C2. there is. However, when the vertical overlay variation occurs, the second data link line DLL2 is disposed closer to one of the two adjacent first data link lines DLL1 , and the capacitance value between the two conductors is close to each other. Since it increases rapidly as the number increases, the sum of the capacitances C1' and C2' of the second data link line DLL2 when the top and bottom overlay variations occur may be greater than the sum of C1 and C2. Also, as described above, the length of the resistance compensation pattern RP of the data link line DLL increases from the edge portion to the center portion, and accordingly, the number of the capacitance compensation patterns CP may also increase. Accordingly, the capacitance increased by the capacitance compensation pattern CP may increase as the data link line DLL located in the central portion increases.

이에, 본 발명의 또 다른 실시예에 따른 표시 장치에서는 상하 오버레이 변동이 발생하는 경우 엣지부에 배치된 데이터 링크 배선(DLL)에서도 RC 지연값이 증가하지만, 커패시턴스 보상 패턴(CP)에 의해 중앙부에 배치된 데이터 링크 배선(DLL)에서도 RC 지연값이 증가하게 되고, 이에 데이터 링크 배선(DLL)의 위치에 따른 RC 지연값의 편차가 커패시턴스 보상 패턴(CP)이 없는 경우에 비해 작을 수 있다.Accordingly, in the display device according to another embodiment of the present invention, when the vertical overlay variation occurs, the RC delay value also increases in the data link wiring (DLL) disposed at the edge portion, but the RC delay value increases in the central portion due to the capacitance compensation pattern (CP). The RC delay value is also increased in the arranged data link line DLL, and accordingly, the deviation of the RC delay value according to the location of the data link line DLL may be smaller than that in the case where the capacitance compensation pattern CP is not present.

이하에서는, 커패시턴스 보상 패턴(CP) 적용에 따른 RC 지연값의 변화에 대한 보다 상세한 설명을 위해 도 11을 함께 참조하여 설명하기로 한다.Hereinafter, for a more detailed description of the change in the RC delay value according to the application of the capacitance compensation pattern CP, it will be described with reference to FIG. 11 .

도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 효과를 설명하기 위한 그래프이다. 도 11은 비교예, 실시예 2 및 실시예 3에서 데이터 링크 배선(DLL)의 위치에 따른 RC 로드 변화량을 나타내는 그래프로서, X축은 동일한 데이터 구동부(120)와 연결되는 데이터 링크 배선(DLL)의 위치를 나타내고, Y축은 RC 로드를 나타낸다.11 is a graph for explaining an effect of a display device according to another embodiment of the present invention. 11 is a graph showing the amount of change in RC load according to the position of the data link line DLL in Comparative Examples, Examples 2 and 3, and the X-axis is the data link line DLL connected to the same data driver 120 . position, and the Y-axis represents the RC load.

실시예 3은 앞서 도 9 및 도 10을 참조하여 설명한, 본 발명의 또 다른 실시예에 따른 표시 장치와 같이 데이터 링크 배선(DLL)의 저항 보상 패턴(RP)에 커패시턴스 보상 패턴(CP)이 형성되었으며 상하 오버레이 변동이 발생한 경우이며, 비교예 및 실시예 2는 앞서 도 5 내지 도 8을 참조하여 설명한 비교예 및 실시예 2와 동일하다.In Example 3, the capacitance compensation pattern CP is formed in the resistance compensation pattern RP of the data link line DLL like the display device according to another embodiment of the present invention described above with reference to FIGS. 9 and 10 . This is a case in which vertical overlay variation occurs, and Comparative Examples and Example 2 are the same as those of Comparative Examples and Example 2 described with reference to FIGS. 5 to 8 above.

실시예 3의 경우, 상하 오버레이 변동이 발생함에 따라 엣지부에 배치된 데이터 링크 배선(DLL)의 커패시턴스가 증가하므로, 도 11에 도시된 바와 같이 엣지부에 배치된 데이터 링크 배선(DLL)에 대한 RC 지연값도 C만큼 증가할 수 있다. 다만, 패드부(PA)의 중앙부에 배치한 데이터 링크 배선(DLL)이 가장 많은 수의 커패시턴스 보상 패턴(CP)을 포함하고, 중앙부에서 엣지부로 갈수록 복수의 데이터 링크 배선(DLL)이 포함하는 커패시턴스 보상 패턴(CP)의 개수가 감소하므로, 중앙부에 가깝게 배치되는 데이터 링크 배선(DLL)일수록 커패시턴스 보상 패턴(CP)에 의한 데이터 링크 배선(DLL)의 커패시턴스가 보다 많이 증가하게 된다. 이에, 중앙부에 위치한 데이터 링크 배선(DLL)의 RC 지연값도 D만큼 증가할 수 있다. 따라서, 실시예 3에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차인 ④는 비교예에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차인 ①보다는 작고, 실시예 2에서의 엣지부와 중앙부에서의 데이터 링크 배선(DLL)의 RC 지연값의 편차인 ③보다 작거나 같을 수 있다. 이에, 실시예 3에서는 상하 오버레이 변동이 발생하더라도, 중앙부와 엣지부의 RC 지연 편차를 감소시키거나 유지시킬 수 있고, 이에 따라, 표시 장치(300)에서 영역에 따라 RC 지연 편차가 발생함에 따라 발생할 수 화질 저하가 개선될 수 있는 효과가 있다.In the case of Example 3, the capacitance of the data link line DLL disposed at the edge increases as the vertical overlay variation occurs. As a result, as shown in FIG. The RC delay value may also increase by C. However, the data link wiring DLL disposed in the central portion of the pad portion PA includes the largest number of capacitance compensation patterns CP, and the capacitance included in the plurality of data link wiring DLLs increases from the central portion to the edge portion. Since the number of compensation patterns CP is reduced, the capacitance of the data link lines DLL due to the capacitance compensation pattern CP increases more as the data link lines DLL are disposed closer to the center portion. Accordingly, the RC delay value of the data link line DLL located in the central portion may also increase by D. Therefore, in Example 3, the deviation of the RC delay values of the data link wiring (DLL) in the edge portion and the center portion (4) is the deviation of the RC delay values of the data link wiring (DLL) in the edge portion and the center portion in the comparative example. It may be smaller than ①, and may be less than or equal to ③, which is the deviation of the RC delay value of the data link wiring (DLL) at the edge portion and the center portion in the second embodiment. Accordingly, in the third embodiment, even if the vertical overlay variation occurs, it is possible to reduce or maintain the RC delay deviation between the center portion and the edge portion. There is an effect that image quality deterioration can be improved.

본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.An exemplary embodiment of the present invention can be described as follows.

본 발명의 일 실시예에 따른 표시 장치는 복수의 화소가 정의된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 복수의 신호 배선, 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부, 및 복수의 신호 배선 각각과 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함할 수 있다.A display device according to an exemplary embodiment includes a substrate including a display area in which a plurality of pixels are defined and a non-display area surrounding the display area, a plurality of signal lines disposed in the display area, and a non-display area, and ; The two link wires may be alternately disposed on different layers, and at least some of the plurality of first link wires and the plurality of second link wires may include a resistance compensation pattern.

본 발명의 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선이 포함하는 저항 보상 패턴의 길이는 패드부의 중앙에 가까울 수록 증가할 수 있다.According to another feature of the present invention, the length of the resistance compensation pattern included in the plurality of first link wires and the plurality of second link wires may increase as it approaches the center of the pad part.

본 발명의 또 다른 특징에 따르면, 저항 보상 패턴은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 갖을 수 있다.According to another feature of the present invention, the resistance compensation pattern may have at least one of a zigzag shape, a sine wave shape, and a pulse wave shape.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선의 저항 보상 패턴은 역삼각형 영역 내에 배치될 수 있다.According to another feature of the present invention, the resistance compensation patterns of the plurality of first link wires and the plurality of second link wires may be disposed in an inverted triangle region.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함할 수 있다.According to another feature of the present invention, at least some of the plurality of first link wires and the plurality of second link wires are formed from a first portion extending in the first direction, a resistance compensation pattern extending from the first portion, and a resistance compensation pattern. and a second portion extending in a second direction or a third direction different from the first direction.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 저항 보상 패턴은 복수의 제2 링크 배선의 저항 보상 패턴과 대응하는 형상을 갖을 수 있다.According to another feature of the present invention, the resistance compensation pattern of the plurality of first link wires may have a shape corresponding to the resistance compensation pattern of the plurality of second link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선은 복수의 제1 링크 배선의 저항 보상 패턴으로부터 복수의 제2 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함하고, 복수의 제2 링크 배선은 복수의 제2 링크 배선의 저항 보상 패턴으로부터 복수의 제1 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함할 수 있다.According to another feature of the present invention, the plurality of first link wires further includes a capacitance compensation pattern extending from the resistance compensation patterns of the plurality of first link wires toward the plurality of second link wires, and the plurality of second links The wiring may further include a capacitance compensation pattern extending from the resistance compensation pattern of the plurality of second link wirings toward the plurality of first link wirings.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 복수의 제2 링크 배선의 저항 보상 패턴에 의해 둘러싸일 수 있다.According to another feature of the present invention, the capacitance compensation patterns of the plurality of first link wires may be surrounded by the resistance compensation patterns of the plurality of second link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 복수의 제1 링크 배선의 저항 보상 패턴에 의해 둘러싸일 수 있다.According to another feature of the present invention, the capacitance compensation patterns of the plurality of second link wires may be surrounded by the resistance compensation patterns of the plurality of first link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 복수의 제2 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격될 수 있다.According to another feature of the present invention, the ends of the capacitance compensation patterns of the plurality of first link wires may be spaced apart from each other by the same distance as the plurality of sides of the resistance compensation patterns of the surrounding plurality of second link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제2 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 복수의 제1 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격될 수 있다.According to another feature of the present invention, the ends of the capacitance compensation patterns of the plurality of second link wires may be spaced apart from each other by the same distance as the plurality of sides of the surrounding resistance compensation patterns of the plurality of first link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 저항 보상 패턴은 복수의 제1 데이터 링크 배선의 저항 보상 패턴을 둘러싸는 복수의 제2 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖는, 복수의 제2 링크 배선의 저항 보상 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴을 둘러싸는 복수의 제1 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖을 수 있다.According to another feature of the present invention, the resistance compensation pattern of the plurality of first link wires has a symmetric structure with respect to the capacitance compensation pattern of the plurality of second link wires surrounding the resistance compensation pattern of the plurality of first data link wires. , the resistance compensation pattern of the plurality of second link wires may have a symmetrical structure with respect to the capacitance compensation pattern of the plurality of first link wires surrounding the resistance compensation pattern of the plurality of second link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 복수이고, 복수의 제1 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치되고, 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 복수이고, 복수의 제2 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치될 수 있다.According to another feature of the present invention, the plurality of capacitance compensation patterns of the first link wirings are plural, and are alternately disposed on both sides of the resistance compensation patterns of the plurality of first link wirings, and the capacitances of the plurality of second link wirings are plural. The plurality of compensation patterns may be alternately disposed on both sides of the resistance compensation pattern of the plurality of second link wires.

본 발명의 또 다른 특징에 따르면, 복수의 제1 링크 배선 및 복수의 제2 링크 배선은 등간격으로 배치될 수 있다.According to another feature of the present invention, the plurality of first link wires and the plurality of second link wires may be disposed at equal intervals.

본 발명의 또 다른 특징에 따르면, 복수의 제2 링크 배선은 인접하는 2개의 복수의 제1 데이터 링크 배선 중 어느 하나에 보다 가깝게 배치될 수 있다.According to another feature of the present invention, the plurality of second link wirings may be disposed closer to any one of the plurality of adjacent first data link wirings.

본 발명의 또 다른 특징에 따르면, 복수의 신호 배선은 제1 방향으로 연장된 복수의 데이터 배선 및 제1 방향과 상이한 제4 방향으로 연장된 복수의 게이트 배선을 포함할 수 있다.According to another feature of the present invention, the plurality of signal lines may include a plurality of data lines extending in a first direction and a plurality of gate lines extending in a fourth direction different from the first direction.

본 발명의 또 다른 특징에 따르면, 제2 방향 또는 제3 방향과 제4 방향이 이루는 각도가 θ인 경우, cosθ는 0.999일 수 있다.According to another feature of the present invention, when the angle between the second direction or the third direction and the fourth direction is θ, cosθ may be 0.999.

본 발명의 또 다른 특징에 따르면, 패드부는 복수이고, 패드부 각각에는 플렉서블 필름이 배치될 수 있다.According to another feature of the present invention, a plurality of pad parts may be provided, and a flexible film may be disposed on each of the pad parts.

본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판, 및 표시 영역의 복수의 데이터 배선과 비표시 영역의 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선을 포함하고, 제1 데이터 링크 배선 및 제2 데이터 링크 배선은 제1 방향으로 연장된 제1 부분, 제1 부분으로부터 연장된 저항 보상 패턴, 저항 보상 패턴으로부터 연장된 커패시턴스 보상 패턴 및 저항 보상 패턴으로부터 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함할 수 있다.A display device according to another embodiment of the present invention includes a substrate including a display area in which a plurality of pixels are disposed and a non-display area including a pad part including a plurality of pads, and a plurality of data lines in the display area and the non-display area. a first data link line and a second data link line connecting the plurality of pads, wherein the first data link line and the second data link line have a first portion extending in a first direction and a resistor extending from the first portion It may include a compensation pattern, a capacitance compensation pattern extending from the resistance compensation pattern, and a second portion extending in a second direction or a third direction different from the first direction from the resistance compensation pattern.

본 발명의 다른 특징에 따르면, 제2 데이터 링크 배선은 상기 제1 데이터 링크 배선과 서로 다른층에 배치되고, 인접한 복수의 상기 제1 데이터 링크 배선 사이의 공간에 배치된, 표시 장치. According to another aspect of the present invention, the second data link wiring is disposed on a different layer from the first data link wiring, and is disposed in a space between a plurality of adjacent first data link wirings.

본 발명의 또 다른 특징에 따르면, 제1 데이터 링크 배선의 커패시턴스 보상 패턴은 제1 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 제2 데이터 링크 배선의 복수의 변과 등간격으로 이격되고, 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 제2 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 제1 데이터 링크 배선의 복수의 변과 등간격으로 이격될 수 있다.According to another feature of the present invention, the capacitance compensation pattern of the first data link wiring is spaced at equal intervals from a plurality of sides of the second data link wiring surrounding the capacitance compensation pattern of the first data link wiring at equal intervals, and the second data The capacitance compensation pattern of the link line may be spaced apart from a plurality of sides of the first data link line surrounding the capacitance compensation pattern of the second data link line at equal intervals.

본 발명의 또 다른 특징에 따르면, 제1 데이터 링크 배선의 커패시턴스 보상 패턴 및 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 제1 방향과 수직하는 제4 방향으로 연장될 수 있다.According to another feature of the present invention, the capacitance compensating pattern of the first data link line and the capacitance compensating pattern of the second data link line may extend in a fourth direction perpendicular to the first direction.

본 발명의 또 다른 특징에 따르면, 제4 방향과 제2 방향 또는 제3 방향이 이루는 각도가 θ인 경우, cosθ는 0.999일 수 있다.According to another feature of the present invention, when the angle between the fourth direction and the second direction or the third direction is θ, cosθ may be 0.999.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made within the scope without departing from the technical spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100, 200, 300: 표시 장치
110: 기판
111: 게이트 절연층
120: 데이터 구동부
121: 베이스 필름
122: 구동 IC
130: 게이트 구동부
131: 베이스 필름
132: 구동 IC
AA: 표시 영역
NA: 비표시 영역
DLL: 복수의 데이터 링크 배선
DLL1: 제1 데이터 링크 배선
DLL2: 제2 데이터 링크 배선
GLL: 복수의 게이트 링크 배선
DL: 데이터 배선
GL: 게이트 배선
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향
D4: 제4 방향
PA: 패드부
P: 패드
RP: 저항 보상 패턴
CP: 커패시턴스 보상 패턴
S1: 제1 부분
S2: 제2 부분100, 200, 300: display device
110: substrate
111: gate insulating layer
120: data driving unit
121: base film
122: driving IC
130: gate driver
131: base film
132: driving IC
AA: display area
NA: non-display area
DLL: Multiple Data Link Wiring
DLL1: first data link wiring
DLL2: second data link wiring
GLL: Multiple gate link wiring
DL: data wiring
GL: gate wiring
D1: first direction
D2: second direction
D3: third direction
D4: fourth direction
PA: pad part
P: pad
RP: Resistance Compensation Pattern
CP: capacitance compensation pattern
S1: first part
S2: second part

Claims (20)

복수의 화소가 정의된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
상기 표시 영역에 배치된 복수의 신호 배선;
상기 비표시 영역에 배치되고, 복수의 패드로 이루어진 패드부; 및
상기 복수의 신호 배선 각각과 상기 복수의 패드 각각을 연결하는 복수의 제1 링크 배선 및 복수의 제2 링크 배선을 포함하고,
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선은 서로 다른 층에서 교대로 배치되고,
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선 중 적어도 일부는 저항 보상 패턴을 포함하고,
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선 중 적어도 일부는 제1 방향으로 연장된 제1 부분, 상기 제1 부분으로부터 연장된 상기 저항 보상 패턴 및 상기 저항 보상 패턴으로부터 상기 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함하고,
상기 복수의 제1 링크 배선은 상기 복수의 제1 링크 배선의 저항 보상 패턴으로부터 상기 복수의 제2 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함하고,
상기 복수의 제2 링크 배선은 상기 복수의 제2 링크 배선의 저항 보상 패턴으로부터 상기 복수의 제1 링크 배선을 향해 연장하는 커패시턴스 보상 패턴을 더 포함하는, 표시 장치.A substrate comprising: a substrate including a display area in which a plurality of pixels are defined and a non-display area surrounding the display area;
a plurality of signal wires disposed in the display area;
a pad unit disposed in the non-display area and formed of a plurality of pads; and
a plurality of first link wires and a plurality of second link wires connecting each of the plurality of signal wires and each of the plurality of pads;
The plurality of first link wires and the plurality of second link wires are alternately disposed on different layers,
At least some of the plurality of first link wires and the plurality of second link wires include a resistance compensation pattern,
At least a portion of the plurality of first link wires and the plurality of second link wires may include a first portion extending in a first direction, the resistance compensation pattern extending from the first portion, and the resistance compensation pattern in the first direction. and a second portion extending in a second or third direction different from
The plurality of first link wires further includes a capacitance compensation pattern extending from the resistance compensation pattern of the plurality of first link wires toward the plurality of second link wires,
The plurality of second link wires further includes a capacitance compensation pattern extending from the resistance compensation patterns of the plurality of second link wires toward the plurality of first link wires. 제1항에 있어서,
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선이 포함하는 상기 저항 보상 패턴의 길이는 상기 패드부의 중앙에 가까울 수록 증가하는, 표시 장치.According to claim 1,
The length of the resistance compensation pattern included in the plurality of first link wires and the plurality of second link wires increases as it approaches the center of the pad part. 제2항에 있어서,
상기 저항 보상 패턴은 지그재그 형상, 사인파 형상, 펄스파 형상 중 적어도 어느 하나의 형상을 갖는, 표시 장치.3. The method of claim 2,
The display device of claim 1, wherein the resistance compensation pattern has at least one of a zigzag shape, a sine wave shape, and a pulse wave shape. 제2항에 있어서,
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선의 상기 저항 보상 패턴은 역삼각형 영역 내에 배치되는, 표시 장치.3. The method of claim 2,
and the resistance compensation patterns of the plurality of first link wires and the plurality of second link wires are disposed in an inverted triangle region. 삭제delete 제1항에 있어서,
상기 복수의 제1 링크 배선의 저항 보상 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴과 대응하는 형상을 갖는, 표시 장치.According to claim 1,
The resistance compensation pattern of the plurality of first link wires has a shape corresponding to the resistance compensation pattern of the plurality of second link wires. 삭제delete 제1항에 있어서,
상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 상기 복수의 제2 링크 배선의 상기 저항 보상 패턴에 의해 둘러싸이는,
상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 상기 복수의 제1 링크 배선의 상기 저항 보상 패턴에 의해 둘러싸이는, 표시 장치.According to claim 1,
wherein the capacitance compensation pattern of the plurality of first link wires is surrounded by the resistance compensation pattern of the plurality of second link wires;
The capacitance compensation pattern of the plurality of second link wires is surrounded by the resistance compensation pattern of the plurality of first link wires. 제8항에 있어서,
상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 상기 복수의 제2 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격된,
상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴의 끝단은 둘러싸이는 상기 복수의 제1 링크 배선의 저항 보상 패턴의 복수의 변과 동일한 거리로 이격된, 표시 장치.9. The method of claim 8,
Ends of the capacitance compensation patterns of the plurality of first link wires are spaced apart from each other by the same distance as a plurality of sides of the surrounding resistance compensation patterns of the plurality of second link wires,
Ends of the capacitance compensation patterns of the plurality of second link wires are spaced apart from each other by the same distance as a plurality of sides of the surrounding resistance compensation patterns of the plurality of first link wires. 제8항에 있어서,
상기 복수의 제1 링크 배선의 저항 보상 패턴은 상기 복수의 제1 링크 배선의 저항 보상 패턴을 둘러싸는 상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖는,
상기 복수의 제2 링크 배선의 저항 보상 패턴은 상기 복수의 제2 링크 배선의 저항 보상 패턴을 둘러싸는 상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴에 대해 대칭 구조를 갖는, 표시 장치.9. The method of claim 8,
The resistance compensation pattern of the plurality of first link wires has a symmetrical structure with respect to the capacitance compensation pattern of the plurality of second link wires surrounding the resistance compensation pattern of the plurality of first link wires,
The resistance compensation pattern of the plurality of second link wires has a symmetric structure with respect to the capacitance compensation pattern of the plurality of first link wires surrounding the resistance compensation pattern of the plurality of second link wires. 제1항에 있어서,
상기 복수의 제1 링크 배선의 커패시턴스 보상 패턴은 복수이고, 상기 복수의 제1 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치되고,
상기 복수의 제2 링크 배선의 커패시턴스 보상 패턴은 복수이고, 상기 복수의 제2 링크 배선의 저항 보상 패턴의 양 측에 교대로 배치된, 표시 장치.According to claim 1,
a plurality of capacitance compensation patterns of the plurality of first link wires are alternately disposed on both sides of the resistance compensation patterns of the plurality of first link wires;
a plurality of capacitance compensation patterns of the plurality of second link wires are alternately disposed on both sides of the resistance compensation patterns of the plurality of second link wires. 제1항에 있어서,
상기 복수의 제1 링크 배선 및 상기 복수의 제2 링크 배선은 등간격으로 배치된, 표시 장치.According to claim 1,
The plurality of first link wires and the plurality of second link wires are arranged at equal intervals. 제1항에 있어서,
상기 복수의 제2 링크 배선은 인접하는 2개의 상기 복수의 제1 링크 배선 중 어느 하나에 보다 가깝게 배치된, 표시 장치.According to claim 1,
and the plurality of second link wirings are disposed closer to any one of two adjacent first link wirings. 제1항에 있어서,
상기 복수의 신호 배선은 상기 제1 방향으로 연장된 복수의 데이터 배선 및 상기 제1 방향과 상이한 제4 방향으로 연장된 복수의 게이트 배선을 포함하고,
상기 제2 방향 또는 상기 제3 방향과 상기 제4 방향이 이루는 각도가 θ인 경우, cosθ는 0.999인, 표시 장치.According to claim 1,
the plurality of signal lines includes a plurality of data lines extending in the first direction and a plurality of gate lines extending in a fourth direction different from the first direction;
and cosθ is 0.999 when an angle between the second direction or the third direction and the fourth direction is θ. 제1항에 있어서,
상기 패드부는 복수이고,
상기 패드부 각각에는 플렉서블 필름이 배치된, 표시 장치.According to claim 1,
The pad part is plural,
A flexible film is disposed on each of the pad parts. 복수의 화소가 배치되는 표시 영역 및 복수의 패드로 이루어진 패드부를 포함하는 비표시 영역을 포함하는 기판; 및
상기 표시 영역의 복수의 데이터 배선과 상기 비표시 영역의 상기 복수의 패드를 연결하는 제1 데이터 링크 배선 및 제2 데이터 링크 배선을 포함하고,
상기 제1 데이터 링크 배선 및 상기 제2 데이터 링크 배선은 제1 방향으로 연장된 제1 부분, 상기 제1 부분으로부터 연장된 저항 보상 패턴, 상기 저항 보상 패턴으로부터 연장된 커패시턴스 보상 패턴 및 상기 저항 보상 패턴으로부터 상기 제1 방향과 상이한 제2 방향 또는 제3 방향으로 연장된 제2 부분을 포함하고,
상기 제2 데이터 링크 배선은 상기 제1 데이터 링크 배선과 다른층에 배치되고, 인접한 복수의 상기 제1 데이터 링크 배선 사이의 공간에 배치되고,
상기 제1 데이터 링크 배선의 커패시턴스 보상 패턴은 상기 제1 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 상기 제2 데이터 링크 배선의 복수의 변과 등간격으로 이격되고,
상기 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 상기 제2 데이터 링크 배선의 커패시턴스 보상 패턴을 둘러싸는 상기 제1 데이터 링크 배선의 복수의 변과 등간격으로 이격된, 표시 장치.a substrate including a display area on which a plurality of pixels are disposed and a non-display area including a pad portion including a plurality of pads; and
a first data link line and a second data link line connecting the plurality of data lines in the display area and the plurality of pads in the non-display area;
The first data link line and the second data link line include a first portion extending in a first direction, a resistance compensation pattern extending from the first portion, a capacitance compensation pattern extending from the resistance compensation pattern, and the resistance compensation pattern a second portion extending in a second direction or a third direction different from the first direction,
the second data link wiring is disposed on a different layer from the first data link wiring and is disposed in a space between a plurality of adjacent first data link wirings;
the capacitance compensating pattern of the first data link line is spaced apart from a plurality of sides of the second data link line surrounding the capacitance compensating pattern of the first data link line at equal intervals;
The capacitance compensation pattern of the second data link line is spaced apart from a plurality of sides of the first data link line surrounding the capacitance compensation pattern of the second data link line at equal intervals. 삭제delete 삭제delete 제16항에 있어서,
상기 제1 데이터 링크 배선의 커패시턴스 보상 패턴 및 상기 제2 데이터 링크 배선의 커패시턴스 보상 패턴은 상기 제1 방향과 수직하는 제4 방향으로 연장되는, 표시 장치.17. The method of claim 16,
The capacitance compensation pattern of the first data link line and the capacitance compensation pattern of the second data link line extend in a fourth direction perpendicular to the first direction. 제19항에 있어서,
상기 제4 방향과 상기 제2 방향 또는 상기 제3 방향이 이루는 각도가 θ인 경우, cosθ는 0.999인, 표시 장치.20. The method of claim 19,
When an angle between the fourth direction and the second direction or the third direction is θ, cosθ is 0.999.
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