KR20190058454A - 전류 감지 증폭기 아키텍처 및 레벨 시프터 - Google Patents
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Abstract
하이측 전류 감지 증폭기 아키텍처가, 자동 제로잉을 요구함이 없이 초핑만을 이용하는 것에 의해 그리고 자동 제로잉 적분기 필터 대신에 더 단순한 (그리고 더 빠른) 스위칭된 커패시터 필터를 사용하는 것에 의해 종래 기술의 전류 감지 증폭기 회로들 이상으로 간소화되고 개선된다. 또한, VIP(포지티브 DC 감지 노드)는 VDDHV(전력 공급원) 노드와 병합되어, 집적 회로 패키지가 전류 감지 증폭기 회로에 대한 VIP 및 VDDHV 접속부들 양측 모두를 수용하는 데에 단일 노드(패키지 핀)만을 필요로 하여, 더 작은 집적 회로 패키지를 사용할 수 있게 한다. 작은 저항기가 VIP와 VDDHV 사이에 결합되어 오프셋을 상당히 감소시킨다. 정밀한 초핑 동작에 필수적인 낮은 레이턴시 시간의 고전압 레벨 시프터가 제공된다.
Description
관련 특허 출원
본 출원은 2016년 9월 23일자로 출원되고 모든 목적을 위해 이로써 본 명세서에 참고로 포함되는 공동 소유의 미국 가특허출원 제62/399,025호에 대한 우선권을 주장한다.
기술분야
본 발명은 전류 감지 회로 아키텍처들에 관한 것으로, 더 구체적으로는, 향상된 공통 모드 제거 비(common-mode rejection ratio, CMRR) 및 감소된 전압 오프셋을 갖는 하이측(high-side) 전류 감지 회로들, 및 추가로 고전압 클록과 저전압 클록 사이의 시간 지연을 최소화시키는 고전압 레벨 시프터들에 관한 것이다.
공급 전류를 감지하는 능력은 많은 전자 시스템들에서 유용하다. 전류 감지는 과전류 보호 및 배터리 충전 레벨의 모니터링과 같은 응용에 사용되어, 원하는 전력 레벨을 유지하는 것을 돕고 회로 결함 및 과방전 배터리들을 방지한다. 전류를 판정하는 하나의 방법(자기 감지로 지칭됨)은 전류-전달 도체 주위의 자기장의 측정을 통하는 것이지만, 그러한 접근법은 비싸고, 오류의 원인이 없지 않으며, AC 전류 측정으로 제한된다. 전류를 판정하는 다른 방법(저항 감지로 지칭됨)은 전류 경로에의 작은 저항기의 배치, 및 저항기에 걸친 전압 강하의 측정을 통하는 것이다. 구체적으로, 부하, 및 전압원(예컨대, 배터리)과 직렬로 배치된 "전류-감지" 저항기("Rsense")에 걸친 작은 전압 강하가 측정된다. Rsense(506)가 "핫 와이어(hot wire)"(예컨대, 고전압 전력 공급원)와 직렬로 접속되는 경우, 이는 하이측 전류 감지로 지칭된다. Rsense(506)를 접지에 접속시키는 것은 로우측(low-side) 전류 감지로 지칭될 것이다. 이어서, 전류에 비례하는 출력 신호를 생성하도록 전압 강하가 증폭될 수 있다. Rsense(506)의 값은 전류 감지 저항기에서의 전력 방산(dissipation)을 최소화시키기 위해 낮아야 하지만, 센서 증폭기에 의해 검출가능한 전압 강하를 생성하기에 충분히 높아야 한다.
먼저, 도 1을 참조하면, 종래 기술의 전류 감지 회로는 입력 공통 모드 전압을 증폭기(102)의 공급 범위 내로 감쇠시키기 위한 레이저-트리밍된 저항기들의 쌍들(104) 및 제로-드리프트(zero-drift) 연산 증폭기(102)를 포함한다. 전력 공급원 내의 공통 모드 잡음은 저항기들(104)의 저항 값들에 차이가 있는 경우에는 제거되지 않으며, 저항기들(104)은 높은 CMRR을 달성하기 위해 증폭기(102)로의 입력들과 밸런싱하도록 정밀하게 매칭되어야 한다. 레이저 트리밍은 저항기들(104)을 서로 정밀하게 매칭시키기 위해 사용될 수 있으며, 그것은 집적 회로 다이(칩)의 비용을 증가시킨다. 또한, 실제의 응용에서는 저항기들(104)의 결함이 불가피하기 때문에, 레이저 트리밍을 통해 저항기들(104)을 매칭시키는 데 있어서의 고가의 시도에도 불구하고 회로의 정확도는 감소된다. 더욱이, 그러한 저항기 네트워크는 패키지의 크기를 증가시키는데, 어떤 것은 소형 전자기기에서 공간이 제한될 때 바람직하지 않다. 게다가, 저항기 네트워크는 증폭기(102)의 단자로부터의 전류 인출(Idd)을 증가시키며, 따라서 더 많은 전력을 낭비하는 경향이 있다. 그러한 회로는 Analog Devices, Inc.의 AD8207에 대한 데이터시트에서 구현된다.
도 2를 참조하면, 전류 감지 모니터는 제로-드리프트 증폭기(202), 제2 증폭기(204), 및 커패시터들과 저항기들의 네트워크를 포함한다. 도 1에 도시된 회로에서와 같이, 이러한 커패시터들 및 저항기들은 높은 CMRR을 달성하기 위해 정밀하게 매칭되어야 하는데, 어떤 것은 비용을 증가시킨다. 커패시터들의 RC 시상수들과 조합한 커패시터들의 스위칭은 정착 시간(즉, 전압이 정착하는 데 필요한 시간)을 증가시키는데, 이는 회로에 대한 대역폭을 (즉, 부하 전류의 변화가 빠르게 감지될 수 있는 정도를) 감소시킨다. 커패시터들 및 저항기들의 네트워크는 또한 패키지 크기를 증가시킨다. 그러한 회로는 Texas Instruments Inc.의 INA282에 대한 데이터시트에서 구현된다.
도 3을 참조하면, 자동 제로잉(auto-zeroing) 특징부들을 갖는 하이측 전류-감지를 위한 종래 기술의 전류-피드백 계측용 증폭기가 도시되어 있다. 이러한 하이측 전류 감지 회로는 드리프트 및 DC 오프셋을 낮추기 위한 초핑(chopping) 및 자동 제로잉 회로부를 갖는 기구 증폭기를 포함한다. 그러나, 이러한 아키텍처는 더 큰 복잡도, 더 높은 잡음, 더 느린 속도를 가지며, 더 많은 수의 컴포넌트들을 수용하기 위해 비교적 더 큰 다이 및 패키지 크기를 요구한다. 그러한 회로는 문헌[Witte, Huijsing, & Makinwa, "A Current-Feedback Instrumentation Amplifier with 5 ㎶ Offset for Bidirectional High-Side Current-Sensing, IEEE Journal of Solid-State Circuits, Vol. 43, No. 12, December 2008]에 논의되어 있다.
전압들이 상이한 소스들로부터 그리고 상이한 시간에 회로들에 도달하기 때문에, 레벨 시프터는 전압 레벨들 및 도메인들을 변환하거나 시프트시키는 데 유용하다. 도 4에 도시된 것과 같은 종래의 레벨 시프터들은 여러 단점들을 겪는다. 예를 들어, 이들은 고전압 전력 공급원들로부터 더 높은 오버슈트 전류를 생성하는 많은 수의 디지털 래치들을 가질 수 있다. 그들은, 또한, 동일한 주파수를 갖는 입력 및 출력 클록들을 가질 수 있고, 예컨대 10 볼트의 고전압 전력 공급원들에 대한 결과만을 나타낼 수 있는데, 이때 어떤 결과도 더 높은 전압을 위해 이용가능하지 않다. 그러한 회로는 문헌[Moghe, Lehmann, & Piessens, "Nanosecond Delay Floating High Voltage Level Shifters in a 0.35 μm HV-CMOS Technology," IEEE Journal of Solid-State Circuits, Vol. 46, No. 2, February 2011]에 나타나 있다.
따라서, 높은 공통 모드 전압에서 향상된 CMRR 및 감소된 오프셋을 갖는 제로-드리프트 전류 감지 아키텍처가 필요하다. 바람직하게는, 전류 감지 회로 컴포넌트들은 레이저 트리밍에 의한 매칭을 요구하지 않으며, 소형 집적 회로 패키지를 위해 다이 상에 수용될 수 있다. 또한, 낮은 클록 시간 지연 및 정확한 듀티 사이클을 갖는 레벨 시프터가 필요한데, 이들 양측 모두는 초핑, 및 전력 공급원, 모터 제어부 등을 스위칭하는 것과 같은 다른 회로 응용들에 중요하다.
일 실시예에 따르면, 하이측 전류 감지 증폭기를 사용하여 전류 측정을 제공하기 위한 방법은, 전류 감지 저항기를 제공하는 단계 - 상기 전류 감지 저항기는 전력 공급원 전압과 상기 전류 감지 저항기를 통해 상기 전력 공급원에 결합된 부하 사이에 결합됨 -; 제1 고전압 증폭기를 제공하는 단계; 상기 제1 고전압 증폭기의 동작 전압 입력을 상기 전력 공급원 전압에 결합하는 단계; 상기 제1 고전압 증폭기의 비반전 입력을 상기 전력 공급원 전압에 결합하는 단계; 상기 제1 고전압 증폭기의 동작 전압 입력과 비반전 입력 사이에 저저항 값 저항기를 결합하는 단계; 및 상기 제1 고전압 증폭기의 반전 입력을 상기 부하에 결합하는 단계를 포함할 수 있다.
방법의 추가 실시예에 따르면, 제1 저전압 증폭기를 제공하는 단계; 상기 제1 저전압 증폭기의 비반전 입력을 기준 전압에 결합하는 단계; 상기 제1 저전압 증폭기의 반전 입력을 피드백 전압에 결합하는 단계; 및 상기 제1 저전압 증폭기의 차동 출력들을 상기 제1 고전압 증폭기의 차동 출력들에 결합하는 단계를 포함할 수 있다. 방법의 추가 실시예에 따르면, 상기 제1 고전압 및 제1 저전압 증폭기들의 차동 출력들을 제3 저전압 증폭기의 차동 출력들에 결합하는 단계를 포함할 수 있다. 방법의 추가 실시예에 따르면, 상기 제3 저전압 증폭기의 차동 출력들을 연산 증폭기 출력 버퍼의 차동 입력들에 결합하는 단계를 포함할 수 있다.
방법의 추가 실시예에 따르면, 초핑 회로를 제공하는 단계를 포함할 수 있고, 상기 초핑 회로는, 상기 제1 고전압 증폭기의 차동 입력들과 제2 고전압 증폭기의 차동 입력들 사이에 결합되는 제1 초핑 스위치; 상기 제1 저전압 증폭기의 차동 입력들과 제2 저전압 증폭기의 차동 입력들 사이에 결합되는 제2 초핑 스위치; 상기 제2 고전압 증폭기의 차동 출력들 및 상기 제2 저전압 증폭기의 차동 출력들에 결합되는 제3 초핑 스위치 - 상기 제2 고전압 증폭기의 차동 출력들은 상기 제2 저전압 증폭기의 차동 출력들에 결합될 수 있음 -; 및 상기 제3 초핑 스위치의 출력들과 상기 제3 저전압 증폭기의 차동 입력들 사이에 결합되는 저역 통과 필터를 포함할 수 있다.
방법의 추가 실시예에 따르면, 고전압 클록 출력을 갖는 고전압 레벨 시프터 회로를 제공하는 단계를 포함할 수 있고, 상기 고전압 레벨 시프터 회로는, 초핑 주파수의 N배에서 동작하는 저전압 발진기 회로 - N은 2 이상일 수 있음 - 를 제공하는 단계; 및 상기 저전압 발진기 회로에 결합되는 입력을 갖고 상기 초핑 주파수에서 고전압 클록 출력을 제공하는 고전압 N 제산 회로(high voltage divide-by-N circuit)를 제공하는 단계를 포함할 수 있고; 상기 저전압 발진기 회로의 하나의 에지는 상기 고전압 클록 출력을 재생성하는 데 사용될 수 있다.
다른 실시예에 따르면, 집적 회로(IC) 다이 상에 제조된 증폭기 아키텍처는, 전력 공급원 전압에 결합하도록 구성되고 증폭기의 동작 전압 입력(VDDHV)에 결합되는 제1 IC 다이 패드; 상기 전력 공급원 전압에 결합하도록 구성되고 상기 증폭기의 비반전 입력(VIP)에 결합되는 제2 다이 패드; 상기 증폭기의 반전 입력(VIM)에 결합되고 부하에 결합된 감지 저항기에 결합하도록 구성된 제3 다이 패드 - 상기 감지 저항기는 상기 전력 공급원 전압과 상기 부하 사이에 결합될 수 있음 -; 및 상기 IC 다이 상에 제조되고 상기 제1 다이 패드와 상기 제2 다이 패드 사이에 결합될 수 있으며, 이에 의해 상기 증폭기의 유도된 전압 오프셋이 감소되게 할 수 있는 저항기(Rs)를 포함한다.
추가 실시예에 따르면, 증폭기 아키텍처는, 자동 제로잉 및 초퍼 안정화 회로들과 같은 임의의 자가 보정 오프셋 시스템에서 사용하도록 구성될 수 있다. 추가 실시예에 따르면, 증폭기 아키텍처는, 상기 제2 다이 패드에 결합되고 상기 증폭기의 동작 전압 입력 및 비반전 입력 양측 모두에 대한 정전기 방전(electrostatic discharge, ESD) 보호를 제공하는 단일 ESD 회로를 포함할 수 있다.
또 다른 실시예에 따르면, 전류 감지 증폭기는, 집적 회로(IC) 다이 상에 제조되고, 고전압 공급원에 결합하도록 구성된 동작 전압 입력(VDDHV), 상기 고전압 공급원과 부하 사이에 결합된 전류 감지 저항기에 결합하도록 구성된 제1 입력(VIP) 및 제2 입력(VIM)을 갖는 제1 고전압 증폭기 - 상기 제1 입력(VIP)은 상기 전류 감지 저항기의 고전압 공급원 측에 결합될 수 있고, 상기 제2 입력(VIM)은 상기 전류 감지 저항기의 부하 측에 결합될 수 있음 -; 상기 IC 다이 상에 제조되고 상기 제1 고전압 증폭기의 상기 동작 전압 입력(VDDHV)과 상기 제1 입력(VIP) 사이에 결합되는 저항기(Rs); 기준 전압(VREF) 및 피드백 전압(VFBK)에 각각 결합하도록 구성된 제1 및 제2 입력들을 갖는 제1 저전압 증폭기 - 상기 제1 고전압 증폭기의 제1 및 제2 출력들은 각각 상기 제1 저전압 증폭기의 제1 및 제2 출력들에 결합될 수 있음 -; 상기 제1 고전압 및 제1 저전압 증폭기들의 제1 및 제2 출력들에 각각 결합되는 제1 및 제2 입력들을 갖는 제3 저전압 증폭기; 및 상기 제1 고전압 및 저전압 증폭기들의 차동 출력들에 결합되는 차동 입력들을 갖는 연산 증폭기 출력 버퍼를 포함한다.
추가 실시예에 따르면, 초핑 회로는, 상기 제1 고전압 및 저전압 증폭기들의 제1 및 제2 입력들과 상기 연산 증폭기 출력 버퍼의 차동 입력들 사이에 결합될 수 있다.
추가 실시예에 따르면, 초핑 회로는, 상기 제1 고전압 증폭기의 제1 및 제2 입력들과 제2 고전압 증폭기의 제1 및 제2 입력들 사이에 결합되는 제1 초핑 스위치; 상기 제1 저전압 증폭기의 제1 및 제2 입력들과 제2 저전압 증폭기의 제1 및 제2 입력들 사이에 결합되는 제2 초핑 스위치; 상기 제2 고전압 증폭기의 제1 및 제2 출력들 및 상기 제2 저전압 증폭기의 제1 및 제2 출력들에 결합되는 제3 초핑 스위치 - 상기 제2 고전압 증폭기의 제1 및 제2 출력들은 상기 제2 저전압 증폭기의 제1 및 제2 출력들에 결합될 수 있음 -; 상기 제3 초핑 스위치의 제1 및 제2 출력들에 결합되는 저역 통과 필터; 및 상기 저역 통과 필터의 제1 및 제2 출력들에 결합되는 제1 및 제2 입력들, 및 상기 제1 고전압 및 저전압 증폭기들의 제1 및 제2 출력들에 결합되는 제1 및 제2 출력들을 각각 갖는 제3 저전압 증폭기를 포함할 수 있다.
추가 실시예에 따르면, 고전압 증폭기들은 트랜스컨덕턴스 증폭기들일 수 있다. 추가 실시예에 따르면, 저전압 증폭기들은 트랜스컨덕턴스 증폭기들일 수 있다. 추가 실시예에 따르면, 저역 통과 필터는 스위칭된 커패시터 저역 통과 필터일 수 있다. 추가 실시예에 따르면, 고전압 레벨 시프터 회로는 고전압 클록 출력을 제공할 수 있다.
추가 실시예에 따르면, 고전압 레벨 시프터 회로는, 초핑 주파수의 N배에서 동작하는 저전압 발진기 회로 - N은 2 이상일 수 있음 -; 및 상기 저전압 발진기 회로에 결합되는 입력을 갖고 상기 초핑 주파수에서 고전압 클록 출력을 제공하는 고전압 N 제산 회로를 포함할 수 있고; 상기 저전압 발진기 회로의 하나의 에지는 상기 고전압 클록 출력을 재생성하는 데 사용될 수 있다. 추가 실시예에 따르면, 정전기 방전 보호 회로가 제1 고전압 증폭기의 제1 입력에 결합될 수 있다. 추가 실시예에 따르면, 제1 증폭기 입력은 비반전 입력일 수 있고, 제2 증폭기 입력은 반전 입력일 수 있다.
본 발명의 보다 완전한 이해는 첨부 도면과 관련하여 취해진 하기의 설명을 참조함으로써 획득될 수 있다.
도 1은 레이저-트리밍된 저항기들의 네트워크를 갖는 종래 기술의 전류 감지 증폭기를 도시한다.
도 2는 정밀하게 매칭된 저항기들 및 커패시터들의 네트워크를 갖는 종래 기술의 제로-드리프트 전류 션트 모니터를 도시한다.
도 3은 자동 제로잉 특징부들을 갖는 하이측 전류-감지를 위한 종래 기술의 전류-피드백 기구 증폭기를 도시한다.
도 4는 0.35 μm HV-CMOS 공정에서의 종래 기술의 고전압 레벨 시프터를 도시한다.
도 5는 본 발명의 교시내용에 따른 하이측 전류 감지 시스템의 개략적인 블록도를 도시한다.
도 6은 본 발명의 구체적인 예시적인 실시예에 따른 하이측 전류-감지 아키텍처의 개략적인 블록도를 도시한다.
도 7은 본 발명의 구체적인 예시적인 실시예들에 따른, 감지 회로 다이를 내부에 갖는 집적 회로 패키지의 개략적인 블록도를 도시한다.
도 8은 본 발명의 구체적인 예시적인 실시예에 따른, 매우 작은 신호 전파 시간 지연을 갖는 고전압 레벨 시프터의 개략도를 도시한다.
도 9는 본 발명의 구체적인 예시적인 실시예들에 따른, 도 6에 도시된 회로 아키텍처 및 도 8에 도시된 고전압 레벨 시프터의 개략적인 블록도를 도시한다.
도 10은 본 발명의 교시내용에 따른, 마이크로볼트 단위의 오프셋 전압(Vos)과 옴 단위의 저항 값(Rs) 사이의 관계를 표현한 개략적인 그래프를 도시한다.
도 11은 도 1 및 도 2의 종래 기술의 회로들, 및 도 5, 도 6, 및 도 9의 예시적인 아키텍처들에 대한 핵심 사양의 표를 도시한다.
본 발명이 다양한 변형 및 대안 형태들을 허용하지만, 그들의 구체적인 예시적인 실시예들은 도면에 도시되었고 본 명세서에 상세히 기술되어 있다. 그러나, 구체적인 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 특정 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.
도 1은 레이저-트리밍된 저항기들의 네트워크를 갖는 종래 기술의 전류 감지 증폭기를 도시한다.
도 2는 정밀하게 매칭된 저항기들 및 커패시터들의 네트워크를 갖는 종래 기술의 제로-드리프트 전류 션트 모니터를 도시한다.
도 3은 자동 제로잉 특징부들을 갖는 하이측 전류-감지를 위한 종래 기술의 전류-피드백 기구 증폭기를 도시한다.
도 4는 0.35 μm HV-CMOS 공정에서의 종래 기술의 고전압 레벨 시프터를 도시한다.
도 5는 본 발명의 교시내용에 따른 하이측 전류 감지 시스템의 개략적인 블록도를 도시한다.
도 6은 본 발명의 구체적인 예시적인 실시예에 따른 하이측 전류-감지 아키텍처의 개략적인 블록도를 도시한다.
도 7은 본 발명의 구체적인 예시적인 실시예들에 따른, 감지 회로 다이를 내부에 갖는 집적 회로 패키지의 개략적인 블록도를 도시한다.
도 8은 본 발명의 구체적인 예시적인 실시예에 따른, 매우 작은 신호 전파 시간 지연을 갖는 고전압 레벨 시프터의 개략도를 도시한다.
도 9는 본 발명의 구체적인 예시적인 실시예들에 따른, 도 6에 도시된 회로 아키텍처 및 도 8에 도시된 고전압 레벨 시프터의 개략적인 블록도를 도시한다.
도 10은 본 발명의 교시내용에 따른, 마이크로볼트 단위의 오프셋 전압(Vos)과 옴 단위의 저항 값(Rs) 사이의 관계를 표현한 개략적인 그래프를 도시한다.
도 11은 도 1 및 도 2의 종래 기술의 회로들, 및 도 5, 도 6, 및 도 9의 예시적인 아키텍처들에 대한 핵심 사양의 표를 도시한다.
본 발명이 다양한 변형 및 대안 형태들을 허용하지만, 그들의 구체적인 예시적인 실시예들은 도면에 도시되었고 본 명세서에 상세히 기술되어 있다. 그러나, 구체적인 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 특정 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.
다양한 실시예들에 따르면, 본 발명의 예시적인 전압 감지 아키텍처는 상기의 단점들뿐만 아니라 그 외의 것들도 다룬다. 본 발명의 전압 감지 아키텍처는 자동 제로잉을 필요로 함이 없이 초핑만을 이용하는 것에 의한 그리고 자동 제로잉 적분기 필터 대신에 더 단순한 (그리고 더 빠른) 스위칭된 커패시터 필터를 사용하는 것에 의한 종래 기술의 전압 감지 회로들 이상의 간소화 및 개선이다. 또한, VIP(포지티브 DC 감지 노드)가 VDDHV(전력 공급원)와 병합되어, 집적 회로 패키지가 VIP 접속부와 VDDHV 접속부 양측 모두를 수용하는 데 단일 노드(패키지 핀)만을 필요로 하게 된다. 이러한 특징부들은 전력 요건, 복잡도, 잡음, 및 다이 및 패키지 크기를 감소시키는 것을 돕는다. CMRR은, 또한, 저항기들 및 커패시터들의 정밀한 트리밍을 필요로 함이 없이 향상된다. 또한, 매우 낮은 DC 오프셋은 감지 저항기에 대해 낮은 값 저항을 사용함으로써 감지 저항기 내에서 낭비되는 전력을 크게 감소시킨다. 또한, 어떤 DC 전류도 소비하지 않는 고전압 고속 레벨 시프터가 존재하는데, 이는 저전력 응용들에서 사용하기에 이상적이다. 다른 세부사항들, 특징부들 및 이점들이 이하에 개시되고 기술되는 참조된 도면과 관련하여 하기에서 논의된다.
이제 도면을 참조하면, 예시적인 실시예들의 세부사항들이 개략적으로 도시되어 있다. 도면 내의 동일한 요소들은 동일한 번호로 표현될 것이고, 유사한 요소들은 상이한 소문자 접미사를 갖는 동일한 번호로 표현될 것이다.
이제, 도 5를 참조하면, 본 발명의 교시내용에 따른 하이측 전류 감지 시스템의 개략적인 블록도가 도시되어 있다. 본 발명의 예시적인 회로 아키텍처는 집적 회로 패키지의 일부로서 제공될 수 있는 제로-드리프트 전류 센서(502)를 포함할 수 있다(도 7 참조). 전자 시스템에 설치될 때, 하이측 전류 센서는 고전압(HV) 전력 공급원(도시되지 않음)을 부하(504)에 접속시키는 외부의 작은 저항 값 저항기 Rsense(506)에 결합될 수 있다. 센서(502)의 출력은 Rsense(506)를 통하는 전류에 비례하는 DC 전압일 수 있다. 이러한 DC 감지 전압은 디지털화 및 그의 해석을 위해 마이크로제어기(508) 내의 아날로그-디지털 변환기(ADC)에 결합되어, 이에 의해, 부하(504)에 의해 소비되는 전력이 측정되게 할 수 있다. 이러한 DC 감지 전압은 고전압 도메인으로부터 저전압 도메인으로 변환될 수 있고, 이어서 이러한 저전압에서 ADC/마이크로제어기(508)에 결합될 수 있다. 하기에서 추가로 논의되는 바와 같이, 전류 센서(502)에 의해 달성되는 낮은 오프셋 때문에, Rsense(506)에 대해 더 낮은 값의 저항이 사용될 수 있고, 이에 의해, Rsense(506)에 의해 소비되는(낭비되는) 전력이 상당히 감소될 수 있다.
도 6을 참조하면 본 발명의 구체적인 예시적인 실시예에 따른 하이측 전류-감지 아키텍처의 개략적인 블록도가 도시되어 있다. 일반적으로 번호(502)로 표시되는 제로-드리프트 전류 센서 회로는 제1 트랜스컨덕턴스 증폭기(610), 제2 트랜스컨덕턴스 증폭기(612), 제3 트랜스컨덕턴스 증폭기(614), 제4 트랜스컨덕턴스 증폭기(616), 제1 초핑 스위치(618), 제2 초핑 스위치(620), 제3 초핑 스위치(622), 스위칭된 커패시터 필터(624), 제5 트랜스컨덕턴스 증폭기(626), 및 연산 증폭기 출력 버퍼(628)를 포함할 수 있다. 제1 및 제3 증폭기들(610, 614)은 차동 입력들 및 출력들을 갖는 고전압 트랜스컨덕턴스 증폭기들을 포함할 수 있다. 제2, 제4 및 제5 증폭기들(612, 616, 626)은 차동 입력들 및 출력들을 갖는 저전압 트랜스컨덕턴스 증폭기들을 포함할 수 있다. 제1 초핑 스위치(618)는 고전압 동작에 대해 등급이 매겨질 수 있다. 저역 통과 필터(624)는 간단한 스위칭된 커패시터 저역 통과 필터일 수 있다. 초핑 스위치들(618, 620, 622)은 신호들의 극성을, 초핑 동작 동안에 증폭기들(614, 616) 및 저역 통과 필터(624)의 입력들로 내부-교환(inter-exchange)한다. VREF 및 VFBK 노드들은 전류 센서 회로(502)의 이득(증폭)을 설정하기 위해 피드백 네트워크(도시되지 않음)에 결합될 수 있다.
제1 및 제3 증폭기들(610, 614)은 고전압 섹션을 포함하고, 제2 및 제4 증폭기들(612, 616)은 전류 센서 회로(502)의 저전압 섹션을 포함한다. 도 3에 도시된 하이측 전류 감지 회로와는 대조적으로, 도 6의 회로 아키텍처는 자동 제로잉을 필요로 하지 않고 초핑을 제공하고, 신호들을 전달하는 데에 있어서 상대적으로 더 느린 자동 제로잉 적분기 필터를 필요로 하지 않는다. 단순한 스위칭된 커패시터 필터(624)만이, 초핑 회로로부터 기인하는 신호 리플(signal ripple)들을 더 신속하게 필터링하고 더 평활한 DC 출력을 제공하기 위해 요구된다. 도 6에 도시된 회로 아키텍처는 컴포넌트 값들의 레이저 트리밍 없이 향상된 CMRR을 달성할 수 있고, 전력 소비, 복잡도, 잡음 및 다이 크기를 감소시킨다.
도 7을 참조하면, 본 발명의 구체적인 예시적인 실시예들에 따른, 감지 회로 다이를 내부에 갖는 집적 회로 패키지의 개략적인 블록도가 도시되어 있다. 도 6에 도시된 전류 센서 회로(502)는 집적 회로(IC) 다이(720) 상에 제조될 수 있고, IC 다이(720)를 봉입하는 IC 패키지(730)의 접속 노드(740)(예컨대, 패드, 핀)에 결합될 수 있다. 저항(Rw1)을 갖는 와이어(w1)가 IC 다이(720)의 VDDHV 노드를 VIP 패드(740)에 접속시킬 수 있고, 저항(Rw2)을 갖는 와이어(w2)가 IC 다이(720)의 VIP 노드를 VIP 패드(740)에 접속시킬 수 있다. 또한, 저저항 저항기(Rs)가 IC 다이(720)의 VDDHV 노드와 VIP 노드 사이에 결합될 수 있다. 따라서, 도 6에 도시된 VIP 단자에 결합하기 위해 IC 패키지(730) 상에 단지 하나의 외부 접속부만이 요구된다.
IC 패키지(730)와 인터페이싱하는 것은 IC 패키지(730)를 통합한 전자 시스템 내의 다른 전자 컴포넌트들을 표현하는 인쇄 회로 기판(PCB) 컴포넌트 블록(750)일 수 있다. 주목할 수 있는 바와 같이, IC 패키지(730)(도 6 및 도 9에 또한 도시됨)에 대한 고전압 공급원(전력) 및 VIP(감지 입력) 양측 모두에 요구되는 하나의 접속부만이 있다. 이러한 회로 구성에서, VIP와 VIM 사이의 전압(Rsense 전압 강하 - 도 6)은 전류 감지 회로(502)에 의해 감지되는 것이다.
따라서, 고전압 전력 공급원 VDDHV 및 VIP는 IC 다이(720)의 VDDHV 노드를 VIP 패드(740)에 접속시키는 제1 와이어(w1), 및 IC 다이(720)의 VIP 노드를 VIP 패드(740)에 접속시키는 제2 와이어(w2)를 통해 함께 효과적으로 결합된다. VDDHV 및 전류 센서 회로(502) 포지티브(VIP) 입력들을 하나의 패드(740) 내로 병합하는 것은 이러한 회로가 더 작은 패키지들(예컨대, SOT-23) 내로 피팅되는 것을 돕지만, 결과적으로, 공급 전류는 VDDHV로 흐른다. 이러한 전류는 와이어들(w1, w2)을 통해 흐르고, 전압 강하를 야기한다. 이러한 전압 강하는 "입력 전류 유도(input current induced)" 전압 오프셋으로 간주된다. 이러한 오프셋에 상쇄시키기 위해, 작은 저항 값 저항기(Rs)가 IC 다이(720)의 VDDHV 노드와 VIP 노드 사이에 내부적으로 접속될 수 있다. Rs가 IC 다이(720)의 VDDHV 노드와 VIP 노드 사이에 직렬로 있지만, 이는 와이어들(w1, w2)의 저항인 Rw1 및 Rw2와 병렬로 접속된다. 저항기(Rs)를 추가하는 것은 측정된 입력 전류로부터 기인하는 오프셋을 실질적으로 감소시킨다.
도 7에서 볼 수 있는 바와 같이, IC 다이(720)는, 또한, 정전기 방전(ESD) 이벤트에 대해 회로 컴포넌트들을 보호하도록 의도된 회로(이는 특수화된 칩 디바이스의 형태로 있을 수 있음)를 표현하는 "HV ESD" 블록(742)을 포함할 수 있다. VDDHV 노드와 VIP 노드가 분리된 경우, VDDHV 노드 및 VIP 노드에는 각각 보호를 위한 HV ESD 회로가 제공되어야 할 것이다(이들 각각은 다이 상에 상당한 양의 공간을 필요로 할 수 있음). 유리하게는, VDDHV 노드와 VIP 노드를 저저항 저항기 Rs와 함께 접속시키는 것은 단지 하나의 HV ESD 회로만이 필요하여, 공간을 절감하고 IC 다이 및 패키지 크기의 감소를 허용한다는 것을 의미한다.
이제, 도 10을 참조하면, 본 발명의 교시내용에 따른, 마이크로볼트 단위의 오프셋 전압(Vos)과 옴 단위의 저항 값(Rs) 사이의 관계를 표현한 개략적인 그래프가 도시되어 있다. IC 다이(720)의 VDDHV 노드와 VIP 노드 사이에 저저항 값 저항기 Rs를 추가하는 것은 입력 전류에 의해 유도된 전압 오프셋의 영향을 크게 감소시킨다. 유도된 전압 오프셋("Voffset_induced")의 양은 하기의 식을 사용하여 결정될 수 있다:
이러한 식에서, IddHv는 입력 전류이고, Rw1 및 Rw2는 각각 단락 와이어들(w1, w2)의 저항(옴 단위)이고, Rs는 Rs의 저항(옴 단위)이다. 식에서 관찰될 수 있는 바와 같이, Rw1, Rw2, 및 Rs의 합(즉, 분모)을 증가시키는 것은 그들의 역 관계 때문에 오프셋 전압을 감소시킨다. 결과적으로, 도 10에 도시된 그래픽 플롯에 나타낸 바와 같이, 마이크로볼트 단위의 전압 오프셋은 Rs에 대한 값이 증가함에 따라 감소한다. Rs 저항기가 없다면(예컨대, VDDHV 및 VIP가 단락되었고 Rs가 0이었던 경우), 오프셋 전압은 20 마이크로볼트일 것이다. Rs 저항기가 3 옴의 값을 갖는 경우, 오프셋 전압은 그래프에서 2.9 마이크로볼트에 이르기까지 상당히 떨어진다. 구리 와이어들(w1, w2)에 대한 저항들 Rw1 및 Rw2는 각각 약 0.2 옴인 것으로 예상될 것임에 유의한다.
이제, 도 8을 참조하면, 매우 작은 신호 전파 시간 지연을 갖는 고전압 레벨 시프터의 개략도가 도시되어 있다. 극히 낮은 지연의 고전압 레벨 시프터 설계는 고전압 초핑 클록 동작 주파수의 2배로 구동되는 저전압 입력 클록의 하나의 에지를 이용하여 고전압 클록 출력을 재생성한다. 저전압 초핑 클록과 고전압 초핑 클록 사이의 결과적인 지연은 종래 기술의 레벨 시프터들과 비교하면 매우 작다. 또한, 이러한 설계는 훨씬 더 높은 동작 전압에서 작동할 수 있다.
도 8에는 저전압 클록과 고전압 클록 사이에 낮은 클록 지연을 제공하는(도 9 참조), 일반적으로 번호(800)로 표시되는 예시적인 고전압 레벨 시프터 회로가 도시되어 있다. 저전압 클록(도 9)이 저전압 도메인에서 생성되지만, 회로(예컨대, 초핑 회로)는 고전압 클록과 저전압 클록 사이에 최소(짧은) 시간 지연을 갖는 정밀한 고전압 클록(도 9)을 필요로 한다. 고전압 클록은 그들이 서로 효과적으로 동기화되도록 저전압 클록을 추적해야 한다. 이는, 낮은 지연 및 정확한 듀티 사이클 양측 모두가 초핑 회로들에 중요하기 때문에 여기서 특히 유용하다. 도 8의 레벨 시프터 회로는 동작 주파수(초핑 주파수)의 배수 N(여기서, N은 2 이상임)에서의 시스템 클록을 사용하여, 고전압 초핑 클록과 저전압 초핑 클록 사이에 매우 낮은 지연을 달성한다. 고전압 클록이 N으로 나뉘기 때문에, 50 % 듀티 사이클이 보장된다. 지점 "B"에서 clkxN의 매우 빠른 하강 에지는 정상 초핑 클록들 clkhv1 및 clkhv2를 재생성하는 데 사용될 수 있다(도 9의 시스템 다이어그램 참조). 이러한 레벨 시프터는 어떤 DC 전류도 소비하지 않기 때문에, 저전력 환경에서 사용하기에 매우 적합하다.
입력 ClkxN 클록이 낮은 경우, 그것은 디바이스(M4)를 턴오프시킬 것이다. 노드 "A"는 비교적 긴 시간에 고전압으로 충전될 것이다. 동시에, 입력 clkxN_inv는 높다. 그것은 디바이스(M5)를 턴온시킬 것이다. 노드 "B"는 매우 빨리 저전압으로 풀다운될 것이다. 디바이스들(M1, M2, M3, M4)은 래치를 형성하여 노드 "YA" 및 "YB"에서 빠른 스위칭 전압을 생성한다. 노드 "B"가 매우 빨리 풀다운하는 중일 수 있으므로, 노드 "YB"는 빠른 하강 에지를 갖는다. "YB"의 하강 에지는 고속 clkx1_hv 클록 에지를 생성하기 위해 "N 제산" 회로들을 트리거할 것이다. 이러한 레벨 시프터 설계는 입력 저전압 클록과 출력 고전압 클록 사이에 매우 작은 지연을 달성할 수 있다.
도 9를 참조하면, 본 발명의 구체적인 예시적인 실시예들에 따른, 도 6에 도시된 회로 아키텍처 및 도 8에 도시된 고전압 레벨 시프터의 개략적인 블록도가 도시되어 있다. 전류 센서 회로(502)는, 추가로, 고전압 초핑 주파수 클록 신호를 전류 센서 회로(502)에 제공하는 고전압 레벨 시프터(800)(도 8 참조)의 입력에 N 배 초핑 주파수 클록 신호를 제공하는 저전압 클록 발진기(1030)와 연관된다.
도 11을 참조하면, 도 1 및 도 2의 종래 기술의 회로들, 및 도 5, 도 6, 및 도 9의 예시적인 아키텍처들에 대한 핵심 사양의 표가 도시되어 있다. 이러한 표는 본 발명의 예시적인 아키텍처들이 그러한 회로들에 대한 핵심 사양에 대해 상당히 개선됨을 명백히 보여준다. 비교를 위해, 도 1에 표현된 회로에 대한 예상 대역폭은 150 ㎑이며, 이때 최대 전류 소비는 2.5 mA이고, 전형적인 CMRR은 105 데시벨(dB)이다. 전형적인 오프셋은 약 100 ㎶이고 최대 오프셋 드리프트가 약 1 ㎶/℃일 것으로 예상된다. 적합한 패키지는 8-핀 MSOP8이다. 도 2에 표현된 회로의 경우, 예상 대역폭은 10 ㎑이며, 이때 최대 전류 소비는 900 ㎂이고, 전형적인 CMRR은 140 dB이다. 전형적인 오프셋은 약 70 ㎶이고 최대 오프셋 드리프트가 1.5 ㎶/℃일 것으로 예상된다. 적합한 패키지는 8-핀 SOIC8이다.
대조적으로, 본 발명에 따른 예시적인 회로 아키텍처는 (도 1의 것의 경우의 150 ㎑ 및 도 2의 것의 경우의 10 ㎑에 대해) 600 ㎑에서 종래 기술의 접근법들보다 극적으로 더 높은 대역폭을 달성한다. 전류 감지 회로(502)에 의해 소비되는 전류는 또한, (도 1의 것의 경우의 2.5 밀리암페어 및 도 2의 것의 경우의 900 마이크로암페어와는 대조적으로) 최대 750 마이크로암페어로 실질적으로 감소된다. 달성되는 CMRR은, 각각 도 1 및 도 2의 회로들의 경우의 105 및 140 dB 값들보다 더 높은, 약 143 dB인 것으로 예상된다. 전압 오프셋은 최대 100 및 70 마이크로볼트인 종래 기술의 회로로부터 최대 20 마이크로볼트로 극적으로 감소된다. 오프셋 드리프트는 또한, ℃ 당 최대 0.2 마이크로볼트에 이르기까지 더 낮다. 오프셋 드리프트에 대한 개선은 주로 본 명세서에 개시된 아키텍처에 의해 이용되는 동적 오프셋 보정 스킴으로 인한 것이다. 패키지 크기는 또한, 도 1의 회로의 경우의 더 큰 MSOP8 및 도 2의 회로의 경우의 SOIC8이 아니라 더 작은 SOT23 패키지로 감소된다.
본 발명은 하나 이상의 실시예들의 면에서 기술되었으며, 명확히 언급된 것들과는 별개로, 많은 등가, 대안, 변형, 및 변경이 가능하고 본 발명의 범주 내에 있다는 것이 이해되어야 한다. 예를 들어, 레벨 시프터는, 도 9의 패키지 내의 초핑 회로가 클록들 사이의 더 낮은 지연으로부터 이익을 얻기 때문에 상기에 개시된 예시적인 전류-감지 아키텍처에서 특히 유리하며; 결과적으로, 이러한 레벨 시프터는 성능을 향상시킨다. 그러나, 도 8의 레벨 시프터는 대개 레벨 시프터들로부터 이익을 얻는 다른 회로들에서 사용될 수 있다. 또한, 논의된 예시적인 회로 아키텍처들이 상기에 논의된 향상된 사양을 달성하기 위해 다수의 특징부들을 조합하지만, 이러한 특징들 모두가 개선된 결과를 위해 반드시 요구되지는 않는다. 예를 들어, VDDHV(고전압 전력 공급원) 및 VIP 핀들은 본 명세서에 개시된 "초핑 및/또는 자동 제로잉" 특징부들 없이 병합될 수 있다.
Claims (20)
- 전류 감지 증폭기로서,
집적 회로(IC) 다이 상에 제조되고,
고전압 공급원에 결합하도록 구성된 동작 전압 입력(VDDHV),
상기 고전압 공급원과 부하 사이에 결합된 전류 감지 저항기에 결합하도록 구성된 제1 입력(VIP) 및 제2 입력(VIM)을 갖는 제1 고전압 증폭기 - 상기 제1 입력(VIP)은 상기 전류 감지 저항기의 고전압 공급원 측에 결합되고, 상기 제2 입력(VIM)은 상기 전류 감지 저항기의 부하 측에 결합됨 -;
상기 IC 다이 상에 제조되고 상기 제1 고전압 증폭기의 상기 동작 전압 입력(VDDHV)과 상기 제1 입력(VIP) 사이에 결합되는 저항기(Rs);
기준 전압(VREF) 및 피드백 전압(VFBK)에 각각 결합하도록 구성된 제1 및 제2 입력들을 갖는 제1 저전압 증폭기 -
상기 제1 고전압 증폭기의 제1 및 제2 출력들은 각각 상기 제1 저전압 증폭기의 제1 및 제2 출력들에 결합됨 -;
상기 제1 고전압 및 제1 저전압 증폭기들의 제1 및 제2 출력들에 각각 결합되는 제1 및 제2 입력들을 갖는 제3 저전압 증폭기; 및
상기 제1 고전압 및 저전압 증폭기들의 차동 출력들에 결합되는 차동 입력들을 갖는 연산 증폭기 출력 버퍼를 포함하는, 전류 감지 증폭기. - 제1항 또는 제9항 및 제10항 중 어느 한 항에 있어서,
상기 제1 고전압 및 저전압 증폭기들의 제1 및 제2 입력들과 상기 연산 증폭기 출력 버퍼의 차동 입력들 사이에 결합되는 초핑(chopping) 회로를 추가로 포함하는, 전류 감지 증폭기. - 제2항에 있어서,
상기 초핑 회로는,
상기 제1 고전압 증폭기의 제1 및 제2 입력들과 제2 고전압 증폭기의 제1 및 제2 입력들 사이에 결합되는 제1 초핑 스위치;
상기 제1 저전압 증폭기의 제1 및 제2 입력들과 제2 저전압 증폭기의 제1 및 제2 입력들 사이에 결합되는 제2 초핑 스위치;
상기 제2 고전압 증폭기의 제1 및 제2 출력들 및 상기 제2 저전압 증폭기의 제1 및 제2 출력들에 결합되는 제3 초핑 스위치 -
상기 제2 고전압 증폭기의 제1 및 제2 출력들은 상기 제2 저전압 증폭기의 제1 및 제2 출력들에 결합됨 -;
상기 제3 초핑 스위치의 제1 및 제2 출력들에 결합되는 저역 통과 필터; 및
각각, 상기 저역 통과 필터의 제1 및 제2 출력들에 결합되는 제1 및 제2 입력들, 및 상기 제1 고전압 및 저전압 증폭기들의 제1 및 제2 출력들에 결합되는 제1 및 제2 출력들을 갖는 제3 저전압 증폭기를 포함하는, 전류 감지 증폭기. - 제3항 또는 제5항 내지 제7항 중 어느 한 항에 있어서,
상기 고전압 증폭기들은 트랜스컨덕턴스 증폭기들인, 전류 감지 증폭기. - 제3항 또는 제5항 내지 제7항 중 어느 한 항에 있어서,
상기 저전압 증폭기들은 트랜스컨덕턴스 증폭기들인, 전류 감지 증폭기. - 제3항 또는 제5항 내지 제7항 중 어느 한 항에 있어서,
상기 저역 통과 필터는 스위칭된 커패시터 저역 통과 필터인, 전류 감지 증폭기. - 제3항 또는 제5항 내지 제7항 중 어느 한 항에 있어서,
고전압 클록 출력을 제공하기 위한 고전압 레벨 시프터 회로를 추가로 포함하는, 전류 감지 증폭기. - 제7항에 있어서,
상기 고전압 레벨 시프터 회로는,
초핑 주파수의 N배에서 동작하는 저전압 발진기 회로 - N은 2 이상임 -; 및
상기 저전압 발진기 회로에 결합되는 입력을 갖고 상기 초핑 주파수에서 고전압 클록 출력을 제공하는 고전압 N 제산 회로(high voltage divide-by-N circuit)를 포함하고;
상기 저전압 발진기 회로의 하나의 에지는 상기 고전압 클록 출력을 재생성하는 데 사용되는, 전류 감지 증폭기. - 제1항 내지 제8항 또는 제10항 중 어느 한 항에 있어서,
상기 제1 고전압 증폭기의 제1 입력에 결합되는 정전기 방전 보호 회로를 추가로 포함하는, 전류 감지 증폭기. - 제1항 내지 제8항 또는 제10항 중 어느 한 항에 있어서,
상기 제1 증폭기 입력은 비반전 입력이고, 상기 제2 증폭기 입력은 반전 입력인, 전류 감지 증폭기. - 하이측(high side) 전류 감지 증폭기를 사용하여 전류 측정을 제공하기 위한 방법으로서, 제1항 내지 제10항 중 어느 한 항의 전류 감지 증폭기를 동작시키는 단계를 포함하는, 방법.
- 하이측 전류 감지 증폭기를 사용하여 전류 측정을 제공하기 위한 방법으로서,
전류 감지 저항기를 제공하는 단계 - 상기 전류 감지 저항기는 전력 공급원 전압과 상기 전류 감지 저항기를 통해 상기 전력 공급원에 결합된 부하 사이에 결합됨 -;
제1 고전압 증폭기를 제공하는 단계;
상기 제1 고전압 증폭기의 동작 전압 입력을 상기 전력 공급원 전압에 결합하는 단계;
상기 제1 고전압 증폭기의 비반전 입력을 상기 전력 공급원 전압에 결합하는 단계;
상기 제1 고전압 증폭기의 동작 전압 입력과 비반전 입력 사이에 저저항 값 저항기를 결합하는 단계; 및
상기 제1 고전압 증폭기의 반전 입력을 상기 부하에 결합하는 단계를 포함하는, 방법. - 제11항에 있어서,
제1 저전압 증폭기를 제공하는 단계;
상기 제1 저전압 증폭기의 비반전 입력을 기준 전압에 결합하는 단계;
상기 제1 저전압 증폭기의 반전 입력을 피드백 전압에 결합하는 단계; 및
상기 제1 저전압 증폭기의 차동 출력들을 상기 제1 고전압 증폭기의 차동 출력들에 결합하는 단계를 추가로 포함하는, 방법. - 제13항에 있어서,
상기 제1 고전압 및 제1 저전압 증폭기들의 차동 출력들을 제3 저전압 증폭기의 차동 출력들에 결합하는 단계를 추가로 포함하는, 방법. - 제14항에 있어서,
상기 제3 저전압 증폭기의 차동 출력들을 연산 증폭기 출력 버퍼의 차동 입력들에 결합하는 단계를 추가로 포함하는, 방법. - 제15항에 있어서,
초핑 회로를 제공하는 단계를 추가로 포함하고, 상기 초핑 회로는,
상기 제1 고전압 증폭기의 차동 입력들과 제2 고전압 증폭기의 차동 입력들 사이에 결합되는 제1 초핑 스위치;
상기 제1 저전압 증폭기의 차동 입력들과 제2 저전압 증폭기의 차동 입력들 사이에 결합되는 제2 초핑 스위치;
상기 제2 고전압 증폭기의 차동 출력들 및 상기 제2 저전압 증폭기의 차동 출력들에 결합되는 제3 초핑 스위치 -
상기 제2 고전압 증폭기의 차동 출력들은 상기 제2 저전압 증폭기의 차동 출력들에 결합됨 -; 및
상기 제3 초핑 스위치의 출력들과 상기 제3 저전압 증폭기의 차동 입력들 사이에 결합되는 저역 통과 필터를 포함하는, 방법. - 제16항에 있어서,
고전압 클록 출력을 갖는 고전압 레벨 시프터 회로를 제공하는 단계를 추가로 포함하고, 상기 고전압 레벨 시프터 회로는,
초핑 주파수의 N배에서 동작하는 저전압 발진기 회로 - N은 2 이상임 - 를 제공하는 단계; 및
상기 저전압 발진기 회로에 결합되는 입력을 갖고 상기 초핑 주파수에서 고전압 클록 출력을 제공하는 고전압 N 제산 회로를 제공하는 단계를 포함하고;
상기 저전압 발진기 회로의 하나의 에지는 상기 고전압 클록 출력을 재생성하는 데 사용되는, 방법. - 집적 회로(IC) 다이 상에 제조된 증폭기 아키텍처로서,
전력 공급원 전압에 결합하도록 구성되고 증폭기의 동작 전압 입력(VDDHV)에 결합되는 제1 IC 다이 패드;
상기 전력 공급원 전압에 결합하도록 구성되고 상기 증폭기의 비반전 입력(VIP)에 결합되는 제2 다이 패드;
상기 증폭기의 반전 입력(VIM)에 결합되고 부하에 결합된 감지 저항기에 결합하도록 구성된 제3 다이 패드 - 상기 감지 저항기는 상기 전력 공급원 전압과 상기 부하 사이에 결합됨 -; 및
상기 IC 다이 상에 제조되고 상기 제1 다이 패드와 상기 제2 다이 패드 사이에 결합되며, 이에 의해 상기 증폭기의 유도된 전압 오프셋이 감소되게 하는 저항기(Rs)를 포함하는, 증폭기 아키텍처. - 제18항 또는 제20항에 있어서,
자동 제로잉(auto-zero) 및 초퍼 안정화 회로들과 같은 임의의 자가 보정 오프셋 시스템에서 사용하도록 구성된, 증폭기 아키텍처. - 제18항 또는 제20항에 있어서,
상기 제2 다이 패드에 결합되고 상기 증폭기의 동작 전압 입력 및 비반전 입력 양측 모두에 대한 정전기 방전(electrostatic discharge, ESD) 보호를 제공하는 단일 ESD 회로를 추가로 포함하는, 증폭기 아키텍처.
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