KR20190054990A - 신규한 저항성 랜덤 액세스 메모리 디바이스 - Google Patents

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Abstract

메모리 셀은: 제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함하는 저항성 재료 층 ― 제1 방향 및 제2 방향은 서로 상이함 ― ; 저항성 재료 층의 제1 부분의 하부면에 커플링되는 제1 전극; 및 저항성 재료 층의 제2 부분에 커플링되는 제2 전극을 포함한다.

Description

신규한 저항성 랜덤 액세스 메모리 디바이스{NOVEL RESISTIVE RANDOM ACCESS MEMORY DEVICE}
본 출원은 2017년 11월 30일자로 출원된 미국 가특허출원 제62/585,453호를 우선권으로 주장하며, 상기 미국 가특허출원은 그 전체가 인용에 의해 본원에 포함된다
최근에는 강유전성 랜덤 액세스 메모리(FRAM, ferroelectric random access memory) 디바이스들, 상-변화 랜덤 액세스 메모리(PRAM, phase-change random access memory) 디바이스들, 및 저항성 랜덤 액세스 메모리(RRAM, resistive random access memory) 디바이스들과 같은 비 전통적인 비 휘발성 메모리(NVM, nonvolatile memory) 디바이스들이 출현하고 있다. 특히, 높은 저항 상태와 낮은 저항 상태 사이의 스위칭 동작을 나타내는 RRAM 디바이스들은 종래의 NVM 디바이스들에 비해 다양한 이점들을 갖는다. 그러한 장점은 예를 들어, 현재의 상보형 금속 산화물 반도체(CMOS, complementary-metal-oxide-semiconductor) 기술들, 저비용의 제조, 컴팩트한 구조, 유연한 확장성, 빠른 스위칭, 높은 집적 밀도 등을 가진 호환가능한 제조 단계들을 포함한다.
그러한 RRAM 디바이스들을 포함하는 집적 회로(IC, integrated circuit)들이 더욱 강력해짐에 따라서, 이에 따라 IC 내의 RRAM 디바이스들의 수를 최대화하는 것이 바람직하다. 일반적으로, RRAM 디바이스는 그들 사이에 가변 저항성 재료 층이 개재된 상단 전극(예를 들어, 애노드) 및 하단 전극(예를 들어, 캐소드)을 포함한다. 이러한 스택 구성으로 RRAM 디바이스를 형성하는 것은 다양한 이유들로 인해 IC 내의 RRAM 디바이스들의 수를 최대화하는 것에 관하여 한계가 있을 수 있다. 예를 들어, 가변 저항성 재료 층의 활성 영역은 통상적으로 상단/하단 전극과 평행하게 연장되고, RRAM 디바이스들의 수는 통상적으로 그러한 활성 영역들의 수에 비례한다. 이로써, IC의 주어진 영역 내에서, 집적될 수 있는 RRAM 디바이스들의 수는 실질적으로 제한된다. 따라서, 기존의 RRAM 디바이스들 및 이를 제조하는 방법들은 완전히 만족스럽지 않다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 다양한 피처들은 반드시 축적에 따라 도시되는 것은 아님에 유념한다. 실제로, 다양한 피처들의 치수들 및 기하학적 구조들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 몇몇의 실시예들에 따른 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j 및 도 2k는 몇몇의 실시예들에 따른, 도 1a 및 도 1b의 방법에 의해 제조된 다양한 제조 스테이지들 동안의 반도체 디바이스의 단면도들을 예시한다.
도 3은 몇몇의 실시예들에 따른 도 2a 내지 도 2k의 반도체 디바이스가 하나 이상의 트랜지스터에 커플링되는 예를 예시한다.
도 4는 몇몇 실시예들에 따른 도 1a 및 도 1b의 방법에 의해 만들어진 반도체 디바이스의 상면도를 예시한다.
도 5는 몇몇 실시예들에 따른 도 2a 내지 도 2k의 반도체 디바이스의 대안적인 구조를 예시한다.
다음의 개시내용은 발명 내용의 상이한 피처들을 구현하기 위한 다양한 실시예들을 설명한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
본 개시물은 신규한 RRAM 디바이스 및 이를 형성하기 위한 방법들의 다양한 실시예들을 제공한다. 몇몇 실시예들에서, 개시된 RRAM 디바이스는 L자형 가변 저항성 재료 층을 각각 포함하는 복수의 RRAM 저항기들을 포함한다. 각각의 RRAM 저항기 내에 그러한 L자형 가변 저항성 재료 층을 형성하는 것은 가변 저항성 재료 층의 각각의 활성 영역이 적어도 2 개의 상이한 방향을 따라 연장되도록 허용할 수 있다. 즉, 가변 저항성 재료 층은 각각의 방향을 따라 각각 연장되는 적어도 2 개의 부분들을 포함할 수 있다. 따라서, 몇몇 실시예들에서, 각각의 RRAM 저항기의 상단 및 하단 전극은 가변 저항성 재료 층의 각각의 상이한 부분들에 커플링될 수 있다. 따라서, 주어진 영역 내에서, 다수의 "적분가능한" RRAM 저항기들이 실질적으로 증가될 수 있다.
도 1a 및 도 1b는 본 개시물의 하나 이상의 실시예에 따른 반도체 디바이스를 형성하기 위한 방법(100)의 흐름도를 예시한다. 방법(100)는 단지 예일 뿐이며, 본 개시내용을 제한하도록 의도된 것이 아니라는 것을 유의해야 한다. 몇몇 실시예들에서, 반도체 디바이스는 RRAM 디바이스의 적어도 일부이다. 본 개시물에 의해 이용되는 바와 같이, RRAM 디바이스는 가변 저항성 재료 층을 포함하는 임의의 디바이스를 지칭한다. 도 1a 및 도 1b의 방법(100)은 완성된 RRAM 디바이스를 생성하지 않는다는 것이 주목된다. 완성된 RRAM 디바이스는 상보형 금속 산화물 반도체(CMOS) 기술을 사용하여 제조될 수 있다. 따라서, 추가적인 동작들이 도 1a 및 도 1b의 방법(100) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 몇몇 다른 동작들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다.
먼저 도 1a를 참조하면, 몇몇 실시예들에서, 방법(100)은 도전성 피처를 갖는 기판이 제공되는 동작(102)에서 시작한다. 몇몇 실시예들에서, 도전성 피처는 금속 재료(예를 들어, 구리(Cu))의 수평 상호연결 구조물 형태일 수 있다. 몇몇 실시예들에서, 도전성 피처는 RRAM 디바이스의 복수의 RRAM 저항기들의 공통 하단 전극으로서의 역할을 할 수 있다. 방법(100)은 하나 이상의 유전체 핀 구조물이 형성되는 동작(104)으로 계속된다. 몇몇 실시예들에서, 하나 이상의 유전체 핀 구조물은 도전성 피처 상에 형성된다. 또한, 몇몇 실시예들에서, 하나 이상의 유전체 핀 구조물 각각은, 각각의 유전체 핀 구조물의 측벽과 도전성 피처의 주 표면의 교차지점에 코너가 형성될 수 있도록, 도전성 구조물의 주 표면에 수직인 수직 방향을 따라 연장된다.
방법(100)은 제1 캐핑 층이 하나 이상의 유전체 핀 구조물 및 기판 위에 형성되는 동작(106)으로 계속된다. 방법(100)은 가변 저항 재료 층이 제1 캐핑 층 위에 형성되는 동작(108)으로 계속된다. 방법(100)은 제2 캐핑 층이 가변 저항 재료 층 위에 형성되는 동작(110)으로 계속된다. 몇몇 실시예들에서, 동작들(106, 108 및 110)에서 각각 형성된 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층은 각각 실질적으로 컨포멀하고 얇다. 이와 같이, 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층 각각은 전술한 코너(예를 들어, L자형)의 프로파일을 따를 수 있으며, 이는 이하에서 더 상세히 설명될 것이다.
방법(100)은 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층이 패터닝되는 동작(112)으로 계속된다. 몇몇 실시예들에서, 그러한 패터닝 동작 동안, 도전성 피처 및/또는 기판에 직접 결합되고 하나 이상의 유전체 핀 구조물 중 임의의 것으로부터 상대적으로 멀리 배치되는 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층의 부분들은 제거된다. 이로써, 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층의 각각의 부분들에 의해 덮어씌워지는 하나 이상의 유전체 핀 구조물은 서로 측방으로 이격된다. 즉, 하나 이상의 유전체 핀 구조물 각각은 각각의 "패터닝된" 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층에 의해 덮어씌워질 수 있다. 또한, 패터닝된 제1 캐핑 층, 가변 저항 재료 층, 및 제2 캐핑 층은 서로 측방으로 이격된다.
도 1b를 참조하면, 방법(100)은 격리 층이 기판 위에 형성되는 동작(114)으로 계속된다. 몇몇 실시예들에서, 격리 층은 동작(112) 후에 재노출되는 도전성 피처의 주 표면의 일부분 및 "패터닝된" 제2 캐핑 층들의 각각의 상부면들을 덮어씌운다. 방법(100)은 유전체 층이 격리 층 위에 형성되는 동작(116)으로 계속된다. 몇몇 실시예들에서, 선택적인 반사 방지 코팅(ARC, anti-reflective coating) 층이 유전체 층 위에 형성될 수 있다. 방법(100)은 하나 이상의 유전체 핀 구조물의 각각의 상부면들이 노출되는 동작(118)으로 계속된다. 몇몇 실시예들에서, 하나 이상의 유전체 핀 구조물의 각각의 상부면이 노출될 때까지, 유전체 층, 격리 층, 제2 캐핑 층, 가변 저항 재료 층, 및 제1 캐핑 층의 각각의 부분들에 연마 프로세스(예를 들어, 화학 기계적 연마(CMP) 프로세스)가 수행될 수 있다. 방법(100)은 복수의 리세스된 영역들이 유전체 층 내에 형성되는 동작(120)으로 계속된다. 몇몇 실시예들에서, 각각의 패터닝된 제2 캐핑 층의 일부분은 복수의 리세스된 영역들 중 하나에 의해 노출되고, 복수의 리세스된 영역들 각각은 각각의 패터닝된 제2 캐핑 층을 통해 하나의 패터닝된 가변 저항 재료 층에 커플링된다. 방법(100)은 복수의 상부 전극들이 리세스된 영역들에 각각 형성되는 동작(122)으로 계속된다. 몇몇 실시예들에서, 상부 전극들은 각각의 리세스된 영역을 도전성 재료(예를 들어, 구리(Cu))로 채움으로써 각각 형성된다. 따라서, 각각의 상부 전극은 각각의 패터닝된 제2 캐핑 층을 통해 하나의 패터닝된 가변 저항 재료 층에 커플링된다. 몇몇 실시예들에서, 동작(122) 이후에, 하단 전극으로서 도전성 피처를 공유하는 복수의 RRAM 저항기들이 형성되며, 이는 이하에서 더 상세히 논의될 것이다.
몇몇 실시예들에서, 방법(100)의 동작들은 각각 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 및 도 2k에 도시된 바와 같은 다양한 제조 스테이지들에서 반도체 디바이스(200)의 단면도들과 연관될 수 있다. 몇몇 실시예들에서, 반도체 디바이스(200)는 RRAM 디바이스일 수 있다. RRAM 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC) 내에 포함될 수 있다. 또한, 도 2a 내지 도 2k는 본 발명개시의 개념들의 보다 나은 이해를 위해 단순화된다. 예를 들어, 도면들은 RRAM 디바이스(200)를 예시하지만, RRAM 디바이스(200)가 설명의 명료성을 위해 도 2a 내지 도 2k에 도시되지 않은 저항기들, 커패시터들, 인덧터들, 퓨즈들 등을 포함하는 다수의 다른 디바이스들을 포함할 수 있다는 것이 이해된다.
도 1a의 동작(102)에 대응하여, 도 2a는 도전성 피처(204)를 갖는 기판(202)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 제공된다. 도 2a의 예시된 실시예에서 RRAM 디바이스(200)는 단 하나의 도전성 피처(204)만을 포함하지만, 도 2a 및 이하의 도면들의 예시된 실시예들은 단지 예시만을 목적으로 제공된다는 것이 이해된다. 따라서, RRAM 디바이스(200)는 본 개시물의 범위 내에서 임의의 원하는 수의 도전성 피처들을 포함할 수 있다.
몇몇 실시예들에서, 기판(202)은 다양한 디바이스 피처들(예를 들어, 트랜지스터의 소스, 드레인, 또는 게이트 전극) 위에 형성된 유전체 재료 기판이다. 그러한 유전체 재료 기판(202)은 실리콘 산화물, 저 유전 상수(로우-k)재료, 다른 적합한 유전체 재료, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 로우-k 재료는 플루오르화 실리카 유리(FSG, fluorinated silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 탄소 도핑된 실리콘 산화물(SiOxCy), 블랙 다이아몬드®(캘리포니아 산타 클라라의 Applied Materials) 제로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시간 미드랜드의 Dow Chemical), 폴리이미드, 및/또는 다른 미래의 개발된 로우-k 재료들을 포함할 수 있다.
기판(202)이 유전체 재료를 포함하는 그러한 실시예에서, 도전성 피처(204)는 기판(202) 내에 형성된 수평 또는 수직 도전성 구조물일 수 있다. 예를 들어, 도전성 피처(204)는 상호연결 구조물(즉, 수평 도전성 구조물) 또는 비아 구조물(즉, 수직 도전성 구조물)일 수 있다. 따라서, 도전성 피처(204)는 트랜지스터의 디바이스 피처, 예를 들어 기판(202)이 제공되는 단(tier) 아래에 배치되는 트랜지스터의 소스, 드레인, 또는 게이트 피처에 전기적으로 커플링될 수 있다. 몇몇 실시예들에서, 도전성 피처(204)는 금속 재료(예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W) 등)로 형성될 수 있다.
상기 언급된 바와 같이, 도전성 피처(204)는 RRAM 디바이스(200)의 복수의 RRAM 저항기들의 공통 하단 전극으로서의 역할을 할 수 있다. 몇몇 실시예들에서, 위에서 볼 때, 도전성 피처는 복수의 RRAM 저항기들을 수용하기 위해 스트라이프로서 형성될 수 있다. 또한, 복수의 RRAM 저항기들을 각각 포함하는 복수의 그러한 스트라이프들은 각각 행 또는 열을 따라 배치되어 RRAM 저항기들의 어레이를 형성할 수 있으며, 이는 도 4와 관련하여 이하에서 더 상세히 논의될 것이다.
도 1a의 동작(104)에 대응하여, 도 2b는 복수의 유전체 핀 구조물들(206, 208, 및 210)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성된다. 도시된 바와 같이, 몇몇 실시예들에서, 복수의 유전체 핀 구조물들(206 내지 210)은 도전성 피처(204)에 의해 한정된 영역 상에 그리고 그 영역 내에 형성된다. 유전체 핀 구조물들(206 내지 210) 각각은 도전성 피처(204)의 주 표면(205) 너머로 돌출하고, 도전성 피처(204)의 주 표면(205)에 수직인 수직 방향을 따라 연장된다.
이로써, 몇몇 실시예들에서, 복수의 (L자형) 코너들은 복수의 유전체 핀 구조물들(206 내지 210) 중 하나의 유전체 핀 구조물의 측벽과 도전성 피처(204)의 주 표면(205)의 교차 지점에 각각 형성될 수 있다. 예를 들어, 코너(211)는 주 표면(205)와 유전체 핀 구조물들(206)의 하나의 측벽(206S)의 교차 지점에 형성되고, 코너(213)는 주 표면(205)과 유전체 핀 구조물들(206)의 다른 측벽(206S)의 교차 지점에서 형성되고; 코너(215)는 주 표면(205)과 유전체 핀 구조물들(208)의 하나의 측벽(208S) 교차 지점에서 형성되고, 코너(217)는 주 표면(205)과 유전체 핀 구조물들(208)의 다른 측벽(208S)의 교차 지점에서 형성되며; 코너(219)는 주 표면(205)과 유전체 핀 구조물들(210)의 하나의 측벽(210S) 교차 지점에서 형성되고, 코너(221)는 주 표면(205)과 유전체 핀 구조물들(210)의 다른 측벽(210S)의 교차 지점에서 형성된다.
몇몇 실시예들에서, 유전체 핀 구조물들(206-210) 각각은 다양한 형상들 중 임의의 것, 예를 들어 다각형의 단면을 가질 수 있다. 대안적으로 말하면, 위에서 볼 때, 유전체 핀 구조물들(206-210) 각각은 상기 언급된 형상들 중 하나를 나타낸다. 그러나, 몇몇 실시예들에서, 각각의 유전체 핀 구조물의 각각의 측벽들은 서로 직접 커플링되지 않는다. 따라서, 동일한 유전체 핀 구조물(206) 주위의 코너들(211/213)은 서로 직접 커플링되지 않는다; 동일한 유전체 핀 구조물(208) 주위의 코너들(215/217)은 서로 직접 커플링되지 않는다; 동일한 유전체 핀 구조물(210) 주위의 코너들(219/221)은 서로 직접 커플링되지 않는다. 몇몇 실시예들에서, 유전체 핀 구조물들(206-210) 각각은 약 0.01 내지 약 0.5의 종횡비(폭/높이)를 가질 수 있다. 몇몇 실시예들에서, 유전체 핀 구조물들(206-210) 각각의 폭은 약 70nm 일 수 있고; 유전체 핀 구조물들(206-210) 각각의 높이는 약 140nm 내지 약 7000nm일 수 있다. 몇몇 실시예들에서, 206-210 중 2개의 인접한 유전체 핀 구조물들 사이의 간격은 유전체 핀 구조물들(206-210) 각각의 폭의 약 2 배, 예를 들어 약 140nm일 수 있다.
몇몇 실시예들에서, 유전체 핀 구조물들(206-210) 각각은 산화물 재료(예를 들어, 실리콘 산화물)로 형성될 수 있다. 몇몇 실시예들에서, 유전체 핀 구조물들(206-210)은 다음의 프로세스들 중 적어도 일부를 수행함으로써 형성된다: 화학 기상 증착(CVD), 고밀도 플라즈마(HDP) CVD, 물리 기상 증착(PVD), 스핀-온 코팅(spin-on coating), 및/또는 다른 적합한 기법들을 사용하여 기판(202) 및 도전성 피처(204) 위에 산화물 재료를 성막하는 것; 및 하나 이상의 패터닝 프로세스(예를 들어, 리소그래피 프로세스, 건식/습식 에칭 프로세스, 세정 프로세스, 소프트/하드 베이킹 프로세스 등)를 수행하여 각각 또는 동시에 유전체 핀 구조물들(206-210)을 형성하는 것.
도 1a의 동작(106)에 대응하여, 도 2c는 제1 캐핑 층(224)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성된다. 도시된 바와 같이, 제1 캐핑 층(224)은 도전성 피처(204)의 주 표면(205) 및 유전체 핀 구조물들(206-210) 각각을 덮어씌우도록 형성된다. 몇몇 실시예들에서, 제1 캐핑 층(224)이 코너들(211 내지 221) 각각의 L자 형상을 따르도록, 제1 캐핑 층(224)은 실질적으로 컨포멀하고 얇다(예를 들어, 두께가 약 20 ~ 50 nm).
몇몇 실시예들에서, 제1 캐핑 층(224)은 예를 들어, 금(Au), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈룸(Ta), 텅스텐(W), 이리듐-탄탈룸 합금(Ir-Ta), 인듐-주석 산화물(ITO), 또는 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 이들의 붕소화물 또는 실리사이드, 예컨대 TaN, TiN, TiAlN, TiW, 또는 이들의 조합물과 같은 재료들로 형성될 수 있다. 제1 캐핑 층(224)은 도 2c의 예시된 실시예(및 후속 도면들)에서 단일 층으로 도시되어 있지만, 제1 캐핑 층(224)은 스택으로 형성된 복수의 층들을 포함할 수 있으며, 상기 설명된 재료들 중 하나, 예를 들어 TaN, TiN 등으로 형성된다는 것에 유념한다. 몇몇 실시예들에서, 제1 캐핑 층(224)은 화학 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리 기상 증착(PVD), 스핀-온 코팅, 및/또는 다른 적합한 기법들을 사용하여 기판(202), 도전성 피처(204), 및 복수의 유전체 핀 구조물들(206 내지 210) 위에 상기 설명된 재료 중 적어도 하나를 성막함으로써 형성된다.
도 1a의 동작(108)에 대응하여, 도 2d는 가변 저항 재료 층(226)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성된다. 도시된 바와 같이, 가변 저항 재료 층(226)이 제1 캐핑 층(224)을 덮어씌우도록 형성된다. 몇몇 실시예들에서, 가변 저항 재료 층(226)이 코너들(211 내지 221) 각각의 L자 형상을 여전히 따를 수 있도록, 가변 저항 재료 층(226)은 실질적으로 컨포멀하고 얇다(예를 들어, 두께가 약 2~10 nm).
몇몇 실시예들에서, 가변 저항 재료 층(226)은 저항 변환 특성(예를 들어, 가변 저항)을 갖는 층이다. 다시 말해, 가변 저항 재료 층(226)은 인가된 전기적 펄스의 극성 및/또는 진폭에 따라 가역 저항 변동을 나타내는 것을 특징으로 하는 재료를 포함한다. 가변 저항 재료 층(226)은 유전체 층을 포함한다. 가변 저항 재료 층(226)은 전기 신호의 극성 및/또는 크기에 기초하여 도전체 또는 절연체로 변경될 수 있다.
일 실시예에서, 가변 저항 재료 층(226)은 전이 금속 산화물을 포함할 수 있다. 전이 금속 산화물은 MxOy로 표시될 수 있으며, 여기서 M은 전이 금속이고, O는 산소이고, x는 전이 금속 조성이고, y는 산소 조성이다. 실시예에서, 가변 저항 재료 층(226)은 ZrO2를 포함한다. 가변 저항 재료 층(226)에 적합한 다른 재료들의 예들은 다음을 포함한다: NiO, TiO2, HfO, ZrO, ZnO, WO3, CoO, Nb2O5, Fe2O3, CuO, CrO2, SrZrO3(Nb-도핑) 및/또는 당업계에 공지된 다른 재료들. 다른 실시예에서, 가변 저항 재료 층(226)은 예를 들어, Pr0.7Ca0.3, MnO3 등과 같은 거대 자기 저항(CMR, colossal magnetoresistance)계 재료를 포함할 수 있다.
또 다른 실시예에서, 가변 저항 재료 층(226)은 예를 들어 폴리 비닐리덴 플루오라이드 및 폴리[(비닐리덴플루오라이드-코-트리플루오로에틸렌)(P(VDF/TrFE))]와 같은 폴리머 재료를 포함할 수 있다. 또 다른 실시 예에서, 가변 저항 재료 층(226)은 예를 들어, GeSe 내의 Ag와 같은 도전성-브릿징 랜덤 액세스 메모리(CBRAM, conductive-bridging random access memory) 재료를 포함할 수 있다. 몇몇 실시예들에 따르면, 가변 저항 재료 층(226)은 저항 변환 재료의 특징을 갖는 다중 층을 포함할 수 있다. 가변 저항 재료 층(226)의 설정 전압 및/또는 리셋 전압은 가변 저항 재료 층(226)의 조성들(상기 논의된 바와 같이 "MxOy"에서 "x" 및 "y"의 값들), 두께, 및/또는 당 업계에 공지된 다른 인자들에 의해 결정될 수 있다.
몇몇 실시예들에서, 가변 저항 재료 층(226)은 금속 및 산소를 함유하는 전구체를 갖는 원자 층 증착(ALD) 기법에 의해 형성될 수 있다. 몇몇 실시예들에서, 다른 화학 기상 증착(CVD) 기법들이 사용될 수 있다. 몇몇 실시예들에서, 가변 저항 재료 층(226)은, 금속성 타겟을 갖고 PVD 챔버로의 산소 및 선택적으로 질소 가스를 공급하는 스퍼터링 프로세스와 같은 물리 기상 증착(PVD) 기법에 의해 형성될 수 있다. 몇몇 실시예들에서, 가변 저항 재료 층(226)은 전자 빔 증착 기법에 의해 형성될 수 있다.
도 1a의 동작(110)에 대응하여, 도 2e는 제2 캐핑 층(228)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성된다. 도시된 바와 같이, 제2 캐핑 층(228)이 가변 저항 재료 층(226)을 덮어씌우도록 형성된다. 몇몇 실시예들에서, 제2 캐핑 층(228)이 코너들(211 내지 221) 각각의 L자 형상을 여전히 따르도록, 제2 캐핑 층(228)은 실질적으로 컨포멀하고 얇다(예를 들어, 두께가 약 20~50 nm).
몇몇 실시예들에서, 제2 캐핑 층(228)은 제1 캐핑 층(224)의 실질적으로 동일한 재료로 형성될 수 있다. 따라서, 제2 캐핑 층(228)은 예를 들어, 금(Au), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈룸(Ta), 텅스텐(W), 이리듐-탄탈룸 합금(Ir-Ta), 인듐-주석 산화물(ITO), 또는 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 이들의 붕소화물 또는 실리사이드, 예컨대 TaN, TiN, TiAlN, TiW, 또는 이들의 조합물과 같은 재료들로 형성될 수 있다. 제2 캐핑 층(228)은 도 2e의 예시된 실시예(및 후속 도면들)에서 단일 층으로 도시되어 있지만, 제2 캐핑 층(228)은 스택으로 형성된 복수의 층들을 포함할 수 있으며, 상기 설명된 재료들 중 하나, 예를 들어 TaN, TiN 등으로 형성된다는 것에 유념한다. 몇몇 실시예들에서, 제2 캐핑 층(228)은 화학 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리 기상 증착(PVD), 스핀-온 코팅, 및/또는 다른 적합한 기법들을 사용하여 가변 저항 재료 층(226) 위에 상기 설명된 재료 중 적어도 하나를 성막함으로써 형성된다.
도 1a의 동작(112)에 대응하여, 도 2f는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 제1 캐핑 층(224), 가변 저항 재료 층(226), 및 제2 캐핑 층(228)이 패터닝되는 RRAM 디바이스(200)의 단면도이다. 몇몇 실시예들에 따르면, 제1 캐핑 층(224), 가변 저항 재료 층(226), 및 제2 캐핑 층(228)은 패터닝되어 각각의 유전체 핀 구조물들(206 내지 210)로부터 상대적으로 더 먼 각각의 수평 부분들(점선으로 도시됨)의 일부를 제거한다. 이로써, 각각의 "패터닝된" 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 및 제2 캐핑 층(228')에 의해 덮어씌워진 유전체 핀 구조물들(206 내지 210) 각각은 재노출된 주 표면(205)의 일부로 채워질 수 있는 거리만큼 서로 측방으로 이격된다. "패터닝된" 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 및 제2 캐핑 층(228')은 서로 측방으로 이격된다. 그리고, 몇몇 실시예들에서, 패터닝된 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 및 제2 캐핑 층(228')은 여전히 코너들(211 내지 221) 각각의 L자 형상을 여전히 따를 수 있다.
보다 구체적으로, 몇몇 실시예들에서, 패터닝된 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 및 제2 캐핑 층(228')은 덮어씌워진 유전체 핀 구조물(예를 들어, 206, 208, 210 등)의 각각 측벽들(예를 들어, 206S, 208S, 210S 등)을 따라 연장되는 2개의 수직 부분들, 및 각각 2개의 수직 부분들에 커플링되고 도전성 피처(204)에 직접 접촉하는 2개의 수평 부분들을 각각 포함할 수 있다. 명확성을 위해, 대표적인 예로서 유전체 핀 구조물(206)을 덮어씌우는 패터닝된 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 및 제2 캐핑 층(228')을 취하여, 패터닝된 제1 캐핑 층(224')은 각각 측벽들(206S)을 따라 연장되는 2개의 수직 부분들(224'-1), 및 각각 수직 부분들(224'-1)에 커플링되고 도전성 피처(204)에 직접 접촉하는 2개의 수평 부분들(224'-2)을 포함하고; 패터닝된 가변 저항 재료 층(226')은 각각 측벽들(206S)을 따라 연장되는 2개의 수직 부분들(226'-1), 및 각각 수직 부분들(226'-1)에 커플링되고 도전성 피처(204)에 직접 접촉하는 2개의 수평 부분들(226'-2)을 포함하며; 패터닝된 제2 캐핑 층(228')은 각각 측벽들(206S)을 따라 연장되는 2개의 수직 부분들(228'-1), 및 각각 수직 부분들(228'-1)에 커플링되고 도전성 피처(204)에 직접 접촉하는 2개의 수평 부분들(228'-2)을 포함한다.
몇몇 실시예들에서, 제1 캐핑 층(224), 가변 저항 재료 층(226), 및 제2 캐핑 층(228)에 대해 수행되는 패터닝 프로세스는 다음을 포함할 수 있다: 기판(202) 위에 패터닝가능 층(예를 들어, 포토레지스트 층)을 형성하기 위한 성막 프로세스, 패터닝가능 층의 프로파일을 정의하는 리소그래피 프로세스, 패터닝가능 층의 정의된 프로파일에 의해 커버되지 않는 제1 캐핑 층(224), 가변 저항 재료 층(226), 및 제2 캐핑 층(228)의 각각의 부분들을 에칭하기 위한 건식/습식 에칭 프로세스, 세정 프로세스, 및 소프트/하드 베이킹 프로세스.
도 1a의 동작(114)에 대응하여, 도 2g는 격리 층(230)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성된다. 도시된 바와 같이, 격리 층(230)은 패터닝된 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 제2 캐핑 층(228'), 재노출된 주 표면(205), 및 기판(202)을 덮어씌우도록 형성된다.
몇몇 실시예들에서, 격리 층(230)은 실리콘 탄화물, 실리콘 산질화물, 실리콘 질화물, 탄소 도핑된 실리콘 질화물, 또는 탄소 도핑된 실리콘 산화물일 수 있다. 격리 층(230)은 하기에서 논의될 유전체 층(232)(도 2h에 도시됨)과 상이한 에칭 선택도를 갖도록 선택된다. 격리 층(230)은 화학 기상 증착(CVD) 기법, 예컨대 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 또는 열적 CVD 기법을 사용하여, 패터닝 된 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 제2 캐핑 층(228'), 재노출된 주 표면(205), 및 기판(202) 위에 성막된다.
도 1a의 동작(116)에 대응하여, 도 2h는 유전체 층(232)을 포함하는 RRAM 디바이스(200)의 단면도이며, 이는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성된다. 도시된 바와 같이, 유전체 층(232)은 격리 층(230)을 덮어씌우도록 형성된다. 몇몇 실시예들에서, 유전체 층(232)은 각각의 패터닝된 제1 캐핑 층(224'), 가변 저항 재료 층(226'), 제2 캐핑 층(228'), 및 격리 층(230)에 의해 덮어씌워지는 유전체 핀 구조물들(206) 각각의 높이(예를 들어, 약 100 nm 미만)보다 실질적으로 더 높은 두께(예를 들어, 약 100 nm ~ 700 nm)를 갖는다. 몇몇 실시예들에서, 반사 방지 코팅(ARC) 층(234)이 선택적으로 유전체 층(232) 위에 형성될 수 있다.
몇몇 실시예들에서, 유전체 층(232)은 실리콘 산화물, 저 유전 상수(로우-k) 재료, 다른 적합한 유전체 재료, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 로우-k 재료는 플루오르화 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 탄소 도핑된 실리콘 산화물(SiOxCy), 블랙 다이아몬드®(캘리포니아 산타 클라라의 Applied Materials) 제로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시간 미드랜드의 Dow Chemical), 폴리이미드, 및/또는 다른 미래의 개발된 로우-k 재료들을 포함할 수 있다. 몇몇 실시예들에서, 유전체 층(232)은 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 또는 열적 CVD 기법과 같은 화학 기상 증착(CVD) 기법을 사용하여 격리 층(230) 위에 성막된다.
도 1b의 동작(118)에 대응하여, 도 2i는 복수의 유전체 핀 구조물들(206, 208, 및 210)의 상부면들(206T, 208T, 및 210T)이 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 각각 재노출되는, RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 상부면들(206T 내지 210T)이 재노출될 때, 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')의 수직 부분들(224'-1, 226'-1, 228'-1)의 각각의 상부면들이 또한 노출된다. 그리고, 몇몇 실시예들에서, 각각의 유전체 핀 구조물(206, 208, 또는 210)을 덮어씌우는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 각각의 유전체 핀 구조물의 2개 측들에서 분리될 수 있다.
예를 들어, 유전체 핀 구조물(206)을 덮어씌우는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 유전체 핀 구조물(206)의 좌측편 및 우측편에서 분리되고; 유전체 핀 구조물(208)을 덮어씌우는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 유전체 핀 구조물(208)의 좌측편 및 우측편에서 분리되며; 유전체 핀 구조물(210)을 덮어씌우는 패터닝된 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 유전체 핀 구조물(210)의 좌측편 및 우측편에서 분리된다.
명료성을 위하여, 하기의 논의들에서, 유전체 핀 구조물(206)의 좌측편에서 분리되는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 "RRAM 층(206-L)"으로 총칭되고; 유전체 핀 구조물(206)의 우측편에서 분리되는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 "RRAM 층(206-R)"으로 총칭되고; 유전체 핀 구조물(208)의 좌측편에서 분리되는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 "RRAM 층(208-L)"으로 총칭되고; 유전체 핀 구조물(208)의 우측편에서 분리되는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 "RRAM 층(208-R)"으로 총칭되고; 유전체 핀 구조물(210)의 좌측편에서 분리되는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 "RRAM 층(210-L)"으로 총칭되며, 유전체 핀 구조물(210)의 우측편에서 분리되는 패터닝된 제2 캐핑 층(228'), 가변 저항 재료 층(226'), 및 제1 캐핑 층(224')은 "RRAM 층(210-R)"으로 총칭된다.
몇몇 실시예들에서, 상부면들(206T 내지 210T)의 노출 프로세스는 다음을 포함할 수 있다: 상부면들(206T 내지 210T)이 각각 노출될 때까지, 유전체 층(232), 격리 층(230), 패터닝된 제2 캐핑 층(228'), 패터닝된 가변 저항 재료 층(226'), 및 패터닝된 제1 캐핑 층(224')의 각각의 부분들에 수행되는 연마 프 로세스(예를 들어, 화학 기계적 연마(CMP) 프로세스); 및 세정 프로세스.
도 1b의 동작(120)에 대응하여, 도 2j는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성되는, 복수의 리세스된 영역들(234-1, 234-2, 234-3, 234-4, 234-5, 및 234-6)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 복수의 리세스된 영역들(234-1 내지 234-6)은 유전체 층(232) 및 격리 층(230) 내에 형성된다. 보다 구체적으로, 몇몇 실시예들에서, 리세스된 영역(234-1 내지 234-6)을 형성하는 것은 패터닝된 제2 캐핑 층(228')의 수직 부분들(228'-1) 각각의 상부 측벽을 재노출시킬 수 있다.
몇몇 실시예에서, 리세스된 영역들(234-1 내지 234-6)은 다음의 프로세스들 중 적어도 일부를 수행함으로써 형성된다 : 기판 위에 선택적인 반사 방지 코팅(ARC) 층을 형성하는 단계; 도 2j에 도시된 바와 같이 복수의 개구들(237)을 갖는 패터닝가능 층(236)(예를 들어, 포토레지스트 층)을 형성하는 단계; 패터닝가능 층(236)을 마스크로서 사용하면서, 하나 이상의 건식 에칭 프로세스를 수행하여 격리 층(232)의 복수의 상부 부분들을 제거하는 단계; 및 패터닝가능 층(236)을 제거하는 단계.
도 1b의 동작(122)에 대응하여, 도 2k는 몇몇 실시예들에 따른 다양한 제조 스테이지들 중 하나에서 형성되는, 복수의 상부 전극들(240-1, 240-2, 240-3, 240-4, 240-5, 및 240-6)을 포함하는 RRAM 디바이스(200)의 단면도이다. 몇몇 실시예들에서, 상부 전극들(240-1 내지 240-6)은 각각의 리세스된 영역들(234-1 내지 234-6)(도 2j)을 금속 재료(예를 들어, 구리(Cu))로 다시 채움으로써 형성될 수 있다. 몇몇 실시예들에서, 상부 전극들(240-1 내지 240-6) 각각은 "RRAM 층들" 하나, 예를 들어, 206-L, 206-R, 208-L, 208-R, 210-L, 또는 210-R에 커플링될 수 있다. 보다 구체적으로, 상부 전극들들(240-1 내지 240-6) 각각은 각각의 RRAM 층에 포함된 패터닝된 가변 저항 재료 층(226')의 각각의 수직 부분(226'-1)에 커플링될 수 있다. 일 실시예에서, RRAM 디바이스(200)는 상부 전극들(240-1 내지 240-6)의 상부면들과 실질적으로 동일 평면 상에 있다.
예를 들어, 상부 전극(240-1)은 RRAM 층(206-L)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링되고; 상부 전극(240-2)은 RRAM 층(206-R)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링되고; 상부 전극(240-3)은 RRAM 층(208-L)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링되고; 상부 전극(240-4)은 RRAM 층(208-R)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링되고; 상부 전극(240-5)은 RRAM 층(210-L)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링되며; 상부 전극(240-6)은 RRAM 층(210-R)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링된다.
또한, 몇몇 실시예들에서, 임의의 2개의 인접한 상부 전극들(240-1 내지 240-6)은 유전체 핀 구조물들(206 내지 210) 중 하나 또는 유전체 층(232)에 의해 서로 측 방향으로 이격된다(예를 들어, 전기적으로 절연된다). 예를 들어, 상부 전극들(240-1 및 240-2)은 유전체 핀 구조물들(206)에 의해 서로 측방으로 이격되고; 상부 전극들(240-2 및 240-3)은 유전체 층(232)에 의해 서로 측방으로 이격되고; 상부 전극들(240-3 및 240-4)은 유전체 핀 구조물들(208)에 의해 서로 측방으로 이격되고; 상부 전극들(240-4 및 240-5)은 유전체 층(232)에 의해 서로 측방으로 이격되며; 상부 전극들(240-5 및 240-6)은 유전체 핀 구조물들(210)에 의해 서로 측방으로 이격된다.
이로써, 복수의 RRAM 저항기들이 형성될 수 있다. 도 2k의 예시된 실시예에서, 제1 RRAM 저항기는 상기 설명된 바와 같이, RRAM 층(206-L), 상부 전극(240-1), 및 제1 RRAM 저항기(및 다른 측방으로 이격된 RRAM 저항기들)의 하단 전극으로서의 역할을 하는 도전성 피처(204)에 의해 형성된다. 더욱 구체적으로, 상부 전극(240-1)은 RRAM 층(206-L)에 포함된 패터닝된 가변 저항 재료 층(226')의 수직 부분(226'-1)에 커플링되고, 하단 전극(204)은 RRAM 층(206-L)에 포함된 패터닝된 가변 저항 재료 층(226')의 수평 부분(226'-2)에 커플링된다. 유사하게, 제2 RRAM 저항기는 RRAM 층(206-R), 상부 전극(240-2), 및 도전성 피처(하단 전극)(204)에 의해 형성되고; 제3 RRAM 저항기는 RRAM 층(208-L), 상부 전극(240-3), 및 도전성 피처(하단 전극)(204)에 의해 형성되고; 제4 RRAM 저항기는 RRAM 층(208-R), 상부 전극(240-4), 및 도전성 피처(하단 전극)(204)에 의해 형성되고; 제5 RRAM 저항기는 RRAM 층(210-L), 상부 전극(240-5), 및 도전성 피처(하단 전극)(204)에 의해 형성되며; 제6 RRAM 저항기는 RRAM 층(210-R), 상부 전극(240-6), 및 도전성 피처(하단 전극)(204)에 의해 형성된다.
방법(100)을 사용하여 복수의 RRAM 저항기들을 형성함으로써, 복수의 RRAM 저항기들 중 임의의 2개의 인접한 RRAM 저항기들은 유전체 핀 구조물들(206, 208, 및 210) 중 하나에 대해 거울 대칭이다. 예를 들어, 제1 및 제2 RRAM 저항기들은 유전체 핀 구조물(206)에 대해 거울 대칭이고; 제3 및 제4 RRAM 저항기들은 유전체 핀 구조물(208)에 대해 거울 대칭이며; 제5 및 제6 RRAM 저항기들은 유전체 핀 구조물(210)에 대해 거울 대칭이다. 구체적으로, 제1 및 제2 RRAM 저항기들의 각각의 제1 캐핑 층들, 가변 저항 재료 층들, 및 제2 캐핑 층들은 유전체 핀 구조물(206)에 대해 거울 대칭이고; 제3 및 제4 RRAM 저항기들의 각각의 제1 캐핑 층들, 가변 저항 재료 층들, 및 제2 캐핑 층들은 유전체 핀 구조물(208)에 대해 거울 대칭이며; 제5 및 제6 RRAM 저항기들의 각각의 제1 캐핑 층들, 가변 저항 재료 층들, 및 제2 캐핑 층들은 유전체 핀 구조물(210)에 대해 거울 대칭이다.
몇몇 실시예들에서, 회로 설계 레벨에서, 공통 하단 전극(204)은 비트 라인(BL)에 커플링될 수 있고, 각각의 상이한 RRAM 저항기들에 속하는 상부 전극들(240-1 내지 240-6)은 선택 트랜지스터로도 알려진 각각의 트랜지스터에 각각 커플링된다. 이로써, 복수의 1-트랜지스터-1-저항기(1T1R, 1-transistor-1-resistor) RRAM 비트 셀들이 형성될 수 있다.
도 3은 그러한 복수의 1T1R RRAM 비트 셀들을 포함하는 RRAM 디바이스(300)를 예시한다. 특히, 도 3의 RRAM 디바이스(300)는 도 2k의 RRAM 디바이스(200)로부터 재생되지만, RRAM 디바이스(300)는 복수의 선택 트랜지스터들(302, 304, 306, 308, 310, 및 312)을 더 포함한다. 보다 구체적으로, 몇몇 실시예들에서, 제1 RRAM 저항기는 공통 하단 전극(204)을 통해 BL(314)에 커플링되고, 상부 전극(240-1)을 통해 선택 트랜지스터(302)의 드레인 또는 소스 피처에 커플링되며, 이는 제1 1T1R RRAM 비트 셀을 형성한다. 유사하게, 제2 RRAM 저항기는 공통 하단 전극(204)을 통해 BL(314)에 커플링되고, 상부 전극(240-2)을 통해 선택 트랜지스터(304)의 드레인 또는 소스 피처에 커플링되며, 이는 제2 1T1R RRAM 비트 셀을 형성하고; 제3 RRAM 저항기는 공통 하단 전극(204)을 통해 BL(314)에 커플링되고, 상부 전극(240-3)을 통해 선택 트랜지스터(306)의 드레인 또는 소스 피처에 커플링되며, 이는 제3 1T1R RRAM 비트 셀을 형성하고; 제4 RRAM 저항기는 공통 하단 전극(204)을 통해 BL(314)에 커플링되고, 상부 전극(240-4)을 통해 선택 트랜지스터(308)의 드레인 또는 소스 피처에 커플링되며, 이는 제4 1T1R RRAM 비트 셀을 형성하고; 제5 RRAM 저항기는 공통 하단 전극(204)을 통해 BL(314)에 커플링되고, 상부 전극(240-6)을 통해 선택 트랜지스터(310)의 드레인 또는 소스 피처에 커플링되며, 이는 제5 1T1R RRAM 비트 셀을 형성하며; 제6 RRAM 저항기는 공통 하단 전극(204)을 통해 BL(314)에 커플링되고, 상부 전극(240-6)을 통해 선택 트랜지스터(312)의 드레인 또는 소스 피처에 커플링되며, 이는 제6 1T1R RRAM 비트 셀을 형성한다.
도 3에서는 선택 트랜지스터들(302 내지 312)이 공통 하단 전극(204)이 형성되는 단들(이하에서 "제1 단"), 및 복수의 RRAM 저항기들이 형성되는 단(이하에서 "제2 단") 위에 배치되는 것으로 예시되며, 이는 단지 예시를 위한 것이다. 몇몇 실시예들에서, 그러한 선택 트랜지스터들(302 내지 312)은 제1 단 및 제2 단 아래에 형성될 수 있다.
상기 언급된 바와 같이, 기존의 RRAM 디바이스들 및 이를 형성하는 방법들에서, 주어진 영역 내에 통합될 수 있는 RRAM 비트 셀들의 최대 수는 제한되는데, 이는 각각의 기존 RRAM 비트 셀의 가변 저항 재료 층의 활성 영역이 전형적으로 각각의 상단/하단 전극과 평행하게 연장되기 때문이다. 명백히 대조적으로, 개시된 RRAM 디바이스(예를 들어, 200/300)의 RRAM 비트 셀의 가변 저항 재료 층은 수직 부분 및 수평 부분을 갖도록 형성되며, 이는 가변 저항 재료 층의 각각의 활성 영역이 하나 초과의 방향을 따라 연장되도록 허용한다. 이로써, 개시된 RRAM 디바이스(예를 들어, 200/300)의 "행"에 통합될 수 있는 RRAM 비트 셀들의 최대 수는 실질적으로 증가될 수 있다. 또한, 다수의 그러한 행들은 반복적으로 형성되어 더 많은 RRAM 비트 셀들을 개시된 RRAM 디바이스(예를 들어, 200/300)에 통합할 수 있다. 이로써, 개시된 RRAM 디바이스(예를 들어, 200/300)에 통합될 수 있는 RRAM 비트 셀들의 총 수는 추가로 증가될 수 있다.
도 4는 몇몇 실시예들에 따른, 복수의 상기 언급된 통합된 RRAM 비트 셀들을 포함하는 RRAM 디바이스(400)의 상면도를 예시한다. 도 4의 상면도는 예시를 목적으로 간략화되어, 복수의 RRAM 비트 셀들의 각각의 RRAM 저항기들의 상면도들만이 도시된다는 것에 유념한다. 도 4의 예시된 실시예에서, RRAM 디바이스(400)는 복수의 RRAM 유닛들(400-1, 400-2, 400-3, 400-4, 400-4, 400-5, 및 400-6)을 포함하며, 이들 각각은 적어도 2개의 RRAM 저항기들을 포함한다. 도시된 바와 같이, RRAM 유닛들(400-1 및 400-3까지)은 제1 행을 따라 배열되고, 복수의 그러한 행들(예를 들어, RRAM 유닛들(400-4 및 400-6까지에 의해 형성된 행)은 반복적으로 RRAM 디바이스(400)를 가로질러 배치된다.
각각의 RRAM 유닛은 적어도 2개의 개시된 RRAM 저항기들을 포함한다. RRAM 유닛(400-1)을 예로서 취하면, RRAM 유닛(400-1)은 RRAM 저항기들(401 및 403)을 포함하며, 이들 각각은 도 2a 내지 도 2k에 대하여 설명된 제1, 제2, 제3, 제4, 제5, 및 제6 RRAM 저항기들과 실질적으로 유사하다. 특히, RRAM 저항기들(401 및 403)은 (유전체 핀 구조물들(206, 208, 및 210)과 실질적으로 유사한) 유전체 핀 구조물(405)에 의해 측방으로 이격된다. RRAM 저항기(401)는 가변 저항 재료 층(407)(패터닝된 가변 저항 재료 층들(226')과 실질적으로 유사한), 제1 및 제2 캐핑 층들(409 및 411)(각각 패터닝된 제1 및 제2 캐핑 층들(224' 및 228')과 실질적으로 유사한), 상부 전극(413)(상부 전극들(240-1 내지 240-6)과 실질적으로 유사한), 및 공통 하단 전극(414)(공통 하단 전극(204)과 실질적으로 유사한)에 의해 형성된다. 유사하게, RRAM 저항기(403)는 가변 저항 재료 층(417), 제1 및 제2 캐핑 층들(419 및 421), 상부 전극(423), 및 공통 하단 전극(414)에 의해 형성된다.
도 5는 도 2k에 도시된 바와 같은 RRAM 디바이스(200)의 대안적인 구조를 예시한다. 명료성을 위해, RRAM 디바이스(200)의 대안적인 구조는 본 명세서에서 "RRAM 디바이스(500)"로 지칭된다. 도시된 바와 같이, RRAM 디바이스(500)는 패터닝된 제2 캐핑 층들(228')이 각각의 수직 부분(228'-1)만을 갖는 점을 제외하고는, RRAM 디바이스(200)와 실질적으로 유사하다.
실시예에서, 메모리 셀은: 제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함하는 저항성 재료 층 ― 제1 방향 및 제2 방향은 서로 상이함 ― ; 저항성 재료 층의 제1 부분의 하부면에 커플링되는 제1 전극; 및 저항성 재료 층의 제2 부분에 커플링되는 제2 전극을 포함한다.
다른 실시예에서, 메모리 디바이스는: 유전체 구조물에 의해 서로 측방으로 이격되는 제1 저항성 재료 층 및 제2 저항성 재료 층을 포함하며, 제1 저항성 재료 층 및 제2 저항성 재료 층은 각각 수평 부분 및 수직 부분을 포함하고, 제1 저항성 재료 층의 수직 부분 및 제2 저항성 재료 층의 수직 부분은 각각 유전체 구조물의 각각의 측벽을 따라 연장되며, 제1 저항성 재료 층의 수평 부분 및 제2 저항성 재료 층의 수평 부분은 반대 방향을 향해 연장된다.
또 다른 실시예에서, 메모리 디바이스는: 서로 측방으로 이격된 복수의 유전체 구조물들; 및제1 저항성 재료 층 및 제2 저항성 재료 층을 각각 포함하는 복수의 쌍들을 포함하며, 복수의 쌍들 각각의 제1 저항성 재료 층 및 제2 저항성 재료 층은 복수의 유전체 구조물들 중 하나의 유전체 구조물에 대해 거울 대칭이고, 제1 저항성 재료 층 및 제2 저항성 재료 층의 각각의 수직 부분들은 각각 복수의 유전체 구조물들 중 하나의 유전체 구조물의 측벽을 따라 연장되며, 제1 저항성 재료 층 및 제2 저항성 재료 층의 각각의 수평 부분들은 각각 복수의 유전체 구조물들 중 하나의 유전체 구조물로부터 먼 방향으로 연장된다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록, 앞에서는 여러 실시예들의 피처들을 약술한다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 셀에 있어서,
제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함하는 저항성 재료 층 ― 상기 제1 방향 및 상기 제2 방향은 서로 상이함 ― ;
상기 저항성 재료 층의 상기 제1 부분의 하부면에 커플링되는 제1 전극; 및
상기 저항성 재료 층의 상기 제2 부분에 커플링되는 제2 전극
을 포함하는, 메모리 셀.
실시예 2. 실시예 1에 있어서,
상기 제1 방향 및 상기 제2 방향은 실질적으로 서로 수직인 것인, 메모리 셀.
실시예 3. 실시예 1에 있어서,
상기 저항성 재료 층은 가변 저항 값을 나타내는 것인, 메모리 셀.
실시예 4. 실시예 1에 있어서,
상기 제1 전극 및 상기 제2 전극은 서로 평행하고, 각각 상기 제1 방향을 따라 연장되는 것인, 메모리 셀.
실시예 5. 실시예 1에 있어서,
상기 저항성 재료 층의 상기 제1 부분과 상기 제1 전극 사이에 커플링되는 적어도 일부분을 포함하는 제1 캐핑 층; 및
상기 저항성 재료 층의 상기 제2 부분과 상기 제2 전극 사이에 커플링되는 적어도 일부분을 포함하는 제2 캐핑 층
을 더 포함하는, 메모리 셀.
실시예 6. 실시예 5에 있어서,
상기 제1 캐핑 층의 상기 일부분은 상기 제1 방향을 따라 연장되고, 상기 제2 캐핑 층의 상기 일부분은 각각 상기 제2 방향을 따라 연장되는 것인, 메모리 셀.
실시예 7. 실시예 1에 있어서,
트랜지스터를 더 포함하며, 상기 제2 전극은 상기 트랜지스터의 드레인 피처 또는 소스 피처에 커플링되는 것인, 메모리 셀.
실시예 8. 메모리 디바이스에 있어서,
유전체 구조물에 의해 서로 측방으로 이격되는 제1 저항성 재료 층 및 제2 저항성 재료 층을 포함하며,
상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층은 각각 수평 부분 및 수직 부분을 포함하고,
상기 제1 저항성 재료 층의 수직 부분 및 상기 제2 저항성 재료 층의 수직 부분은 각각 상기 유전체 구조물의 각각의 측벽을 따라 연장되며, 상기 제1 저항성 재료 층의 수평 부분 및 상기 제2 저항성 재료 층의 수평 부분은 반대 방향을 향해 연장되는 것인, 메모리 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 수평 부분들의 하부면에 커플링되는 제1 전극;
상기 제1 저항성 재료 층의 상기 수직 부분에 커플링되는 제2 전극; 및
상기 제1 저항성 재료 층의 상기 수직 부분에 커플링되는 제3 전극
을 더 포함하는, 메모리 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은 서로 평행한 것인, 메모리 디바이스.
실시예 11. 실시예 9에 있어서,
상기 제2 전극 및 상기 제3 전극은 적어도 상기 유전체 구조물에 의해 서로 격리되는 것인, 메모리 디바이스.
실시예 12. 실시예 9에 있어서,
제1 트랜지스터; 및
제2 트랜지스터
를 더 포함하며,
상기 제2 전극은 상기 제1 트랜지스터의 드레인 피처 또는 소스 피처에 커플링되고, 상기 제3 전극은 상기 제2 트랜지스터의 드레인 피처 또는 소스 피처에 커플링되는 것인, 메모리 디바이스.
실시예 13. 실시예 9에 있어서,
상기 제1 저항성 재료 층, 상기 제1 전극, 및 상기 제2 전극은 제1 저항성 랜점 액세스 메모리(RRAM, resistive random access memory) 저항기를 형성하고, 상기 제2 저항성 재료 층, 상기 제1 전극, 및 상기 제3 전극은 제2 RRAM 저항기를 형성하는 것인, 메모리 디바이스.
실시예 14. 실시예 13에 있어서,
상기 제1 RRAM 저항기는:
상기 제1 저항성 재료 층의 수평 부분 및 상기 제1 전극 사이에 커플링되는 적어도 일부분을 포함하는 제1 캐핑 층; 및
상기 제2 전극 및 상기 제1 저항성 재료 층의 수직 부분 사이에 커플링되는 적어도 일부분을 포함하는 제2 캐핑 층
을 더 포함하는 것인, 메모리 디바이스.
실시예 15. 실시예 13에 있어서,
상기 제2 RRAM 저항기는:
상기 제2 저항성 재료 층의 수평 부분과 상기 제1 전극 사이에 커플링되는 적어도 일부분을 포함하는 제1 캐핑 층; 및
상기 제2 저항성 재료 층의 수직 부분과 상기 제3 전극 사이에 커플링되는 적어도 일부분을 포함하는 제2 캐핑 층
을 더 포함하는 것인, 메모리 디바이스.
실시예 16. 실시예 8에 있어서,
상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층은 각각의 가변 저항 값을 각각 나타내는 것인, 메모리 디바이스.
실시예 17. 메모리 디바이스에 있어서,
서로 측방으로 이격된 복수의 유전체 구조물들; 및
제1 저항성 재료 층 및 제2 저항성 재료 층을 각각 포함하는 복수의 쌍들
을 포함하며,
상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층은 상기 복수의 유전체 구조물들 중 하나의 유전체 구조물에 대해 거울 대칭이고, 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수직 부분들은 각각 상기 복수의 유전체 구조물들 중 상기 하나의 유전체 구조물의 측벽을 따라 연장되며, 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수평 부분들은 각각 상기 복수의 유전체 구조물들 중 상기 하나의 유전체 구조물로부터 먼 방향으로 연장되는 것인, 메모리 디바이스.
실시예 18. 실시예 17에 있어서,
상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수평 부분들에 커플링된 하부 전극을 더 포함하며,
상기 하부 전극은 상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수평 부분들과 평행한 것인, 메모리 디바이스.
실시예 19. 실시예 17에 있어서,
상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수직 부분들은 각각의 상이한 상부 전극들에 커플링되고, 각각의 상이한 상부 전극들은 상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수평 부분들과 평행한 것인, 메모리 디바이스.
실시예 20. 실시예 17에 있어서,
상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층은 각각의 가변 저항 값을 각각 나타내는 것인, 메모리 디바이스.

Claims (10)

  1. 메모리 셀에 있어서,
    제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함하는 저항성 재료 층 ― 상기 제1 방향 및 상기 제2 방향은 서로 상이함 ― ;
    상기 저항성 재료 층의 상기 제1 부분의 하부면에 커플링되는 제1 전극; 및
    상기 저항성 재료 층의 상기 제2 부분에 커플링되는 제2 전극
    을 포함하는, 메모리 셀.
  2. 제1항에 있어서,
    상기 제1 방향 및 상기 제2 방향은 서로 수직인 것인, 메모리 셀.
  3. 제1항에 있어서,
    상기 저항성 재료 층은 가변 저항 값을 나타내는 것인, 메모리 셀.
  4. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 서로 평행하고, 각각 상기 제1 방향을 따라 연장되는 것인, 메모리 셀.
  5. 제1항에 있어서,
    상기 저항성 재료 층의 상기 제1 부분과 상기 제1 전극 사이에 커플링되는 적어도 일부분을 포함하는 제1 캐핑 층; 및
    상기 저항성 재료 층의 상기 제2 부분과 상기 제2 전극 사이에 커플링되는 적어도 일부분을 포함하는 제2 캐핑 층
    을 더 포함하는, 메모리 셀.
  6. 제5항에 있어서,
    상기 제1 캐핑 층의 상기 일부분은 상기 제1 방향을 따라 연장되고, 상기 제2 캐핑 층의 상기 일부분은 각각 상기 제2 방향을 따라 연장되는 것인, 메모리 셀.
  7. 제1항에 있어서,
    트랜지스터를 더 포함하며, 상기 제2 전극은 상기 트랜지스터의 드레인 피처 또는 소스 피처에 커플링되는 것인, 메모리 셀.
  8. 메모리 디바이스에 있어서,
    유전체 구조물에 의해 서로 측방으로 이격되는 제1 저항성 재료 층 및 제2 저항성 재료 층을 포함하며,
    상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층은 각각 수평 부분 및 수직 부분을 포함하고,
    상기 제1 저항성 재료 층의 수직 부분 및 상기 제2 저항성 재료 층의 수직 부분은 각각 상기 유전체 구조물의 각각의 측벽을 따라 연장되며, 상기 제1 저항성 재료 층의 수평 부분 및 상기 제2 저항성 재료 층의 수평 부분은 반대 방향을 향해 연장되는 것인, 메모리 디바이스.
  9. 제8항에 있어서,
    상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 수평 부분들의 하부면에 커플링되는 제1 전극;
    상기 제1 저항성 재료 층의 상기 수직 부분에 커플링되는 제2 전극; 및
    상기 제1 저항성 재료 층의 상기 수직 부분에 커플링되는 제3 전극
    을 더 포함하는, 메모리 디바이스.
  10. 메모리 디바이스에 있어서,
    서로 측방으로 이격된 복수의 유전체 구조물들; 및
    제1 저항성 재료 층 및 제2 저항성 재료 층을 각각 포함하는 복수의 쌍들
    을 포함하며,
    상기 복수의 쌍들 각각의 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층은 상기 복수의 유전체 구조물들 중 하나의 유전체 구조물에 대해 거울 대칭이고, 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수직 부분들은 각각 상기 복수의 유전체 구조물들 중 상기 하나의 유전체 구조물의 측벽을 따라 연장되며, 상기 제1 저항성 재료 층 및 상기 제2 저항성 재료 층의 각각의 수평 부분들은 각각 상기 복수의 유전체 구조물들 중 상기 하나의 유전체 구조물로부터 먼 방향으로 연장되는 것인, 메모리 디바이스.
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