KR20190053463A - 통합 메모리 디바이스 및 그의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예들은 서버 시스템 또는 데이터 처리 시스템에 구비되는 메모리 블레이드에 포함되는 다수의 메모리들에서의 처리 속도를 개선하고 소모되는 파워를 감소시키기 위한 통합 메모리 디바이스 및 그의 동작 방법을 제공한다. 본 발명의 일 실시 예에 따르면, 통합 메모리 디바이스는: 다수의 메모리들; 및 호스트로부터의 요청에 응답하여 상기 다수의 메모리들 중에서 고속 데이터 처리를 위한 제1 메모리를 선택하고, 노말 데이터 처리를 위한 제2 메모리를 선택하는 컨트롤러를 포함할 수 있다. 상기 제1 메모리는, 센스 증폭기; 상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀과, 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀을 포함하는 적어도 하나의 셀 매트; 및 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 포함할 수 있다. 상기 컨트롤러는, 상기 요청에 응답하여 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록 상기 스위칭 소자를 제어할 수 있다.

Description

통합 메모리 디바이스 및 그의 동작 방법{CONVERGENCE MEMORY DEVICE AND METHOD THEREOF}
본 발명은 통합 메모리 디바이스 및 그의 동작 방법에 관한 것이다.
데이터는 4차 산업혁명 시대 기업들의 비즈니스에 가장 중요한 자산이 되고 있으며, 이에 대규모 데이터를 빠르게 전송 및 분석하도록 지원하는 최신 기술에 대한 수요가 점차 증가하고 있다. 예를 들어, 인공지능, 자율주행, 로봇, 헬스케어, 가상현실(virtual reality, VR)/증강현실(augmented reality, AR), 스마트홈 등이 확대됨에 따라 서버나 데이터 센터에 대한 수요의 증가가 예상되고 있다.
레거시(legacy) 데이터 센터는 자원들(예; 컴퓨팅, 네트워킹, 스토리지)을 하나의 장비 내에 포함시키는 구조였다. 그러나 미래의 대용량 데이터 센터는 자원들을 각각 별개로 구성하고, 논리적으로 자원들을 재구성하는 구조를 가질 수 있다. 예를 들어, 대용량 데이터 센터는 자원들을 각각 랙(rack) 수준에서 모듈화하고, 용도에 따라 자원들을 재구성하여 공급할 수 있는 구조를 가질 수 있다. 따라서 미래의 대용량 데이터 센터에 사용하기 적합한 통합형 스토리지 또는 메모리 디바이스가 요구되고 있다.
본 발명의 실시 예들은 서버 시스템 또는 데이터 처리 시스템에 구비되는 메모리 블레이드에 포함되는 다수의 메모리들에서의 처리 속도를 개선하고 소모되는 파워를 감소시키기 위한 통합 메모리 디바이스 및 그의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따르면, 통합 메모리 디바이스는: 다수의 메모리들; 및 호스트로부터의 요청에 응답하여 상기 다수의 메모리들 중에서 고속 데이터 처리를 위한 제1 메모리를 선택하고, 노말 데이터 처리를 위한 제2 메모리를 선택하는 컨트롤러를 포함할 수 있다. 상기 제1 메모리는, 센스 증폭기; 상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀과, 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀을 포함하는 적어도 하나의 셀 매트; 및 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 포함할 수 있다. 상기 컨트롤러는, 상기 요청에 응답하여 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록 상기 스위칭 소자를 제어할 수 있다.
본 발명의 일 실시 예에 따르면, 다수의 메모리들; 및 컨트롤러를 포함하고, 상기 다수의 메모리들 중에서 적어도 하나의 메모리는, 센스 증폭기; 및 상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀과, 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀을 포함하는 적어도 하나의 셀 매트를 포함하는 통합 메모리 디바이스의 동작 방법은: 호스트로부터의 요청을 수신하는 과정; 및 상기 요청에 응답하여 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록, 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 제어하는 과정을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 디바이스는: 다수의 워드라인들과 다수의 비트라인들의 사이에 결합되는 다수의 셀들을 포함하는 다수의 셀 매트들; 및 상기 다수의 셀 매트들 사이에 결합되는 다수의 센스 증폭기들을 포함할 수 있다. 상기 다수의 셀 매트들 중에서 적어도 하나의 셀 매트는, 상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀; 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀; 및 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하며, 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록 제어되는 스위칭 소자들을 포함할 수 있다.
본 출원의 실시 예들은 메모리 블레이드와 같은 통합 메모리 디바이스에 포함될 수 있는 다수의 DRAM들 중 어느 한 DRAM 내부의 셀 매트 내에서 센스 증폭기에 상대적으로 가까운 거리에 위치하는 근접 셀과 먼 거리에 위치하는 원거리 셀을 스위칭 소자를 이용하여 구분 및 분리할 수 있다. 이와 같이 원거리 셀을 근접 셀로부터 분리하는 경우, 처리 속도의 개선 및 리프레시 파워의 감소를 기대할 수 있으며, 결과적으로 통합 메모리 디바이스의 성능을 개선할 수 있다.
도 1은 데이터 처리 시스템을 도시하는 도면이다.
도 2 및 도 3은 본 출원의 실시 예에 따른 컴퓨팅 디바이스의 구성을 도시하는 도면들이다.
도 4는 본 출원의 실시 예에 따른 컴퓨터 블레이드의 구성을 도시하는 도면이다.
도 5a 및 도 5b는 본 출원의 실시 예에 따른 메모리 블레이드의 구성을 도시하는 도면들이다.
도 6a는 본 출원의 실시 예에 따른 컨트롤러를 포함하는 메모리 블레이드의 구성을 도시하는 도면이다.
도 6b는 본 출원의 실시 예에 따른 컨트롤러에 의한 메모리 블레이드에 포함되는 다수의 메모리들에 대한 할당 동작을 도시하는 도면이다.
도 7a 내지 도 7c는 본 출원의 실시 예에 따라 다수의 메모리들 중에서 일부를 데이터의 고속 처리를 위해 사용하고, 나머지를 데이터의 노말 처리를 위해 사용하는 메모리 블레이드의 구조를 도시하는 도면들이다.
도 8a 및 도 8b는 본 출원의 실시 예들에 따라 다수의 메모리들 중에서 데이터의 고속 처리를 위해 사용되는 동적 램(DRAM)의 구조를 도시하는 도면들이다.
도 9는 본 출원의 실시 예에 따른 스위칭 소자를 포함하는 셀 매트의 구조를 도시하는 도면이다.
도 10은 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트에서의 리프레시 동작 파형을 도시하는 도면이다.
도 11a 및 도 11b는 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트의 구성을 도시하는 도면들이다.
도 12a 및 도 12b는 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트에서의 스위치 제어 동작을 도시하는 도면들이다.
도 13은 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트를 위한 스위치 제어 동작을 도시하는 도면이다.
도 14a 및 도 14b는 본 출원의 실시 예에 따른 셀 매트에서의 프리페치 동작을 도시하는 도면들이다.
도 15a 내지 도 15d는 본 출원의 실시 예에 따른 셀 매트에서의 클로닝 동작을 도시하는 도면들이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 데이터 처리 시스템 10을 도시하는 도면이다. 도 1을 참조하면, 데이터 처리 시스템 10은 다수의 컴퓨팅 랙들(computing racks) 20과 관리 인터페이스(management interface) 30, 그리고 이들 사이의 통신이 가능하도록 하는 네트워크(network) 40을 포함할 수 있다. 이러한 랙스케일 구조(rack-scale architecture)를 가지는 데이터 처리 시스템 10은 대용량 데이터 처리를 위한 데이터 센터 등에 사용될 수 있다.
다수의 컴퓨팅 랙들 20 각각은 단독으로 하나의 컴퓨팅 디바이스(computing device)를 구현할 수 있다. 이를 대신하여, 다수의 컴퓨팅 랙들 20 각각은 다른 컴퓨팅 랙들과의 조합으로 하나의 컴퓨팅 디바이스를 구현할 수 있다. 이러한 컴퓨터 랙들 20의 구체적인 구성 및 동작에 대한 설명은 후술될 것이다.
관리 인터페이스 30은 사용자가 데이터 처리 시스템 10을 조정, 운영 또는 관리할 수 있도록 하는 인터액티브 인터페이스(interactive interface)를 제공할 수 있다. 관리 인터페이스 104는 컴퓨터, 멀티프로세서 시스템, 서버, 랙마운트(rack-mount) 서버, 블레이드(blade) 서버, 랩탑(lap-top) 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 웨어러블 컴퓨팅 디바이스, 네트워크 기기, 웹 기기, 분산 컴퓨팅 시스템, 프로세서 기반 시스템, 및/또는 소비자 전자 기기를 포함하는, 임의 유형의 연산 디바이스로서 구현될 수 있다.
일부 실시 예들에서, 관리 인터페이스 30은 컴퓨팅 랙들 102에 의해 수행될 수 있는 연산 기능들이나, 관리 인터페이스 30에 의해 수행될 수 있는 사용자 인터페이스 기능들을 가지는 분산 시스템에 의해 구현되어질 수 있다. 다른 일부 실시 예들에서, 관리 인터페이스 30은 네트워크 40을 통하여 분산된 다중 컴퓨팅 디바이스들에 의해 구성되고 클라우드(cloud)로서 동작하는 가상 서버(virtual server)에 의해 구현될 수 있다. 관리 인터페이스 30은 프로세서, 입력/출력 서브시스템, 메모리, 데이터 스토리지 디바이스 및 통신 회로를 포함할 수 있다.
네트워크 40은 컴퓨팅 랙들 20과 관리 인터페이스 30 사이 및/또는 컴퓨팅 랙들 20 사이에서의 데이터를 송수신할 수 있다. 네트워크 40은 적절한 수의 다양한 유선 및/또는 유선 네트워크들에 의해 구현될 수 있다. 예를 들어, 네트워크 40은 유선 또는 무선 LAN(local area network), WAN(wide area network) 셀룰라 네트워크, 및/또는 인터넷과 같이 공개적으로 억세스가능한 글로벌 네트워크(publicly-accessible, global network)에 의해 구현되거나 이를 포함할 수 있다. 추가적으로, 네트워크 40은 보조적인 컴퓨터들, 라우터(router)들 및 스위치들과 같은 적절한 수의 보조적인 네트워크 디바이스들을 포함할 수 있다.
도 2는 본 출원의 실시 예에 따른 랙 구조를 가지는 컴퓨팅 디바이스를 도시하는 도면이다.
도 2를 참조하면, 컴퓨팅 랙 20은 구성요소들의 구조, 형태 및 호칭 등에 제한되는 것은 아니지만, 다양한 형태의 구성요소들을 포함할 수 있다. 예를 들어, 컴퓨팅 랙 20은 다수의 드로워(drawer)들 21-29를 포함할 수 있다. 다수의 드로워들 21-29 각각은 다수의 모듈(module)들을 포함할 수 있다. 다수의 모듈들 각각은 다수의 블레이드(blade)들을 포함할 수 있다.
다양한 실시 예들에 있어서, 컴퓨팅 랙 20은 적절한 수의 연산 블레이드(compute blade), 메모리 블레이드(memory blade) 및/또는 상호접속 블레이드(interconnect blade)의 조합에 의해 구현될 수 있다. 여기서는 컴퓨팅 랙 20이 다수의 블레이드들의 조합에 의해 구현되는 것으로 정의되고 있지만, 이를 대신하여, 드로워들, 모듈들, 트레이들, 보드들, 샷시들 또는 유닛들 등의 다양한 이름으로 구현되는 것으로 정의될 수 있음에 유의하여야 한다. 이러한 컴퓨팅 랙 20의 구성요소들은 구현의 편의상 기능별로 분류 및 구별되는 구조를 가질 수 있다. 제한되는 것은 아니지만, 컴퓨팅 랙 20은 상단부터 상호접속 블레이드, 연산 블레이드, 메모리 블레이드의 순서로 분류된 구조를 가질 수 있다. 이러한 컴퓨팅 랙 20 및 이에 의해 구현되는 컴퓨팅 디바이스는 "랙스케일 시스템(rack-scale system)" 또는"분류 시스템(disaggregated system)"으로 명명될 수 있다.
다양한 실시 예들에 있어서, 컴퓨팅 디바이스는 하나의 컴퓨팅 랙 20에 의해 구현될 수 있다. 이를 대신하여, 컴퓨팅 디바이스는 2개 이상의 컴퓨팅 랙들에 포함되는 모든 구성요소들에 의해 구현되거나, 2개 이상의 컴퓨팅 랙들에 포함되는 일부 구성요소들의 조합에 의해 구현되거나, 하나의 컴퓨팅 랙들에 포함되는 일부 구성요소들에 의해 구현될 수 있다.
다양한 실시 예들에 있어서, 컴퓨팅 디바이스는 컴퓨팅 랙 20에 포함되는 적절한 수의 연산 블레이드, 메모리 블레이드 및 상호접속 블레이드(interconnect blade)의 조합에 의해 구현될 수 있다. 예를 들어, 컴퓨팅 디바이스 20A는 2개의 연산 블레이드들, 3개의 메모리 블레이드들 및 1개의 상호접속 블레이드에 의해 구현될 수 있다. 다른 예로, 컴퓨팅 디바이스 20B는 3개의 연산 블레이드들, 2개의 메모리 블레이드들 및 1개의 상호접속 블레이드에 의해 구현될 수 있다. 또 다른 예로, 컴퓨팅 디바이스 20C는 1개의 연산 블레이드들, 4개의 메모리 블레이드들 및 1개의 상호접속 블레이드에 의해 구현될 수 있다.
비록 도 2에서는 컴퓨팅 랙 20이 적절한 수의 연산 블레이드, 메모리 블레이드 및/또는 상호접속 블레이드의 조합에 의해 구현되는 경우를 도시하고 있지만, 컴퓨팅 랙 20은 통상의 서버 등에서 확인될 수 있는, 파워 시스템, 냉각 시스템, 입력/출력 디바이스들과 같은 추가적인 구성요소들을 포함할 수 있다.
도 3은 본 출원의 실시 예에 따른 컴퓨팅 디바이스 100의 블록 구성을 도시하는 도면이다.
도 3을 참조하면, 컴퓨팅 디바이스 100은 다수의 연산 블레이드들(compute blades) 200, 다수의 메모리 블레이드들(memory blades) 400 및 상호접속 블레이드(interconnect blade) 300을 포함할 수 있다. 다수의 연산 블레이드들 200은 풀드 연산 블레이드(pooled compute blades), 풀드 연산 시스템 등으로 불리울 수 있다. 유사하게, 다수의 메모리 블레이드들은 풀드 메모리 블레이드(pooled memory blade), 풀드 메모리 시스템 등으로 불리울 수 있다. 여기서는 컴퓨팅 디바이스 100이 다수의 블레이드들의 조합에 의해 구현되는 것으로 정의되고 있지만, 이를 대신하여 드로워들, 모듈들, 트레이들, 보드들, 샷시들 또는 유닛들 등의 다양한 이름으로 구현되는 것으로 정의될 수 있음에 유의하여야 한다.
다수의 연산 블레이드들 200 각각은 하나 또는 그 이상의 프로세서, 프로세싱/컨트롤 회로, 또는 중앙처리장치(central processing unit, CPU)와 같은 프로세싱 요소를 포함할 수 있다.
다수의 메모리 블레이드들 400 각각은 다수의 휘발성 메모리(volatile memory)들 및/또는 비휘발성 메모리(nonvolatile memory)들과 같은 다양한 형태의 메모리들을 포함할 수 있다. 예를 들어, 다수의 메모리 블레이드들 400 다수의 DRAM(Dynamic Random Access Memory)들, 플래시 메모리(flash memory)들, 메모리 카드들, 하드 디스크 드라이브(hard disk drive, HDD)들, 솔리드 스테이트 드라이브(solid state drive, SSD)들, 및/또는 이들의 조합들을 포함할 수 있다.
다수의 메모리 블레이드들 400 각각은 연산 블레이드들 200 각각에 포함되는 하나 이상의 프로세싱 요소에 의해 분할되거나, 할당되거나, 또는 지정되어 사용될 수 있다. 또한 다수의 메모리 블레이드들 400 각각은 연산 블레이드들 200에 의해 초기화 및/또는 수행될 수 있는 하나 이상의 오퍼레이팅 시스템(operating system, OS)들을 저장할 수 있다.
상호접속 블레이드 300은 연산 블레이드들 200 각각에 포함되는 하나 이상의 프로세싱 요소에 의해 분할, 할당 또는 지정되어 사용될 수 있는, 임의의 통신 회로, 디바이스, 또는 이들의 결합에 의해 구현될 수 있다. 예를 들어, 상호접속 블레이드 300은 임의 개수의 네트워크 인터페이스 포트들, 카드들, 또는 스위치들로서 구현될 수 있다. 상호접속 블레이드 300은 통신을 실행시키기 위한, 하나 이상의 유선 또는 유선 통신 기술들과 관련된 프로토콜들을 사용할 수 있다. 예를 들어, 상호접속 블레이드 300은 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 연산 블레이드들 200과 메모리 블레이드들 400 사이의 통신을 지원할 수 있다.
도 4는 본 출원의 실시 예에 따른 컴퓨터 블레이드 200의 구성을 도시하는 도면이다.
도 4를 참조하면, 컴퓨터 블레이드 200은 하나 이상의 중앙처리장치(central processing unit, CPU) 210과, 하나 이상의 로컬 메모리(local memory) 220과, 입출력(input/output, I/O) 인터페이스(interface) 230을 포함할 수 있다.
CPU 210은 도 3에 도시된 다수의 메모리 블레이드들 400 중에서 사용하기 위한 적어도 하나의 메모리 블레이드를 분할, 할당 또는 지정할 수 있다. 또한 CPU 210은 분할, 할당 또는 지정된 적어도 하나의 메모리 블레이드를 초기화하고, 이들을 통해 데이터의 리드 동작, 라이트(또는 프로그램) 동작 등을 수행할 수 있다.
로컬 메모리 220은 CPU 210의 동작 수행 중에 필요한 데이터를 저장할 수 있다. 다양한 실시 예들에 있어서, 하나의 로컬 메모리 220은 하나의 CPU 210에 일대일 대응하는 구조를 가질 수 있다.
I/O 인터페이스 230은 도 3의 상호접속 블레이드 300을 통한 CPU 210과 메모리 블레이드들 400 사이에서의 인터페이싱을 지원할 수 있다. I/O 인터페이스 230은 하나 이상의 유선 또는 유선 통신 기술들과 관련된 프로토콜들을 사용하여, CPU 210으로부터 상호접속 블레이드 300으로의 송신 데이터를 출력하고, 상호접속 블레이드 300으로부터 CPU 210으로의 수신 데이터를 입력할 수 있다. 예를 들어, I/O 인터페이스 230은 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 CPU 210과 상호접속 블레이드 300 사이의 통신을 지원할 수 있다.
도 5a 및 도 5b는 본 출원의 실시 예에 따른 메모리 블레이드 400의 구성을 도시하는 도면들이다.
도 5a를 참조하면, 메모리 블레이드 400은 컨트롤러 410과 다수의 메모리들 420을 포함할 수 있다. 다수의 메모리들 420은 컨트롤러 410의 제어에 따라 데이터를 저장(또는 라이트)하고, 저장된 데이터를 출력(또는 리드)할 수 있다. 다수의 메모리들 420은 제1 그룹의 메모리들 420A, 제2 그룹의 메모리들 420B 및 제3 그룹의 메모리들 420C를 포함할 수 있다. 제1 그룹의 메모리들 420A, 제2 그룹의 메모리들 420B 및 제3 그룹의 메모리들 420C은 서로 동일한 특성을 가질 수도 있고, 서로 다른 특성을 가질 수 있다. 다양한 실시 예들에 있어서, 제1 그룹의 메모리들 420A, 제2 그룹의 메모리들 420B 및 제3 그룹의 메모리들 420C은 저장 용량(capacity) 또는 레이턴시(latency) 측면에서 동일한 특성을 가지는 메모리들이거나, 서로 다른 특성을 가지는 메모리들일 수 있다.
도 5b를 참조하면, 제1 그룹의 메모리들 420A와 제2 그룹의 메모리들 420B와 제3 그룹의 메모리들 420C는 동적 램(dynamic random access memory, DRAM)일 수 있다.
다시 도 5a를 참조하면, 컨트롤러 410은 데이터 컨트롤러(data controller) 510, 메모리 컨트롤러들(memory controller, MC) 520A-520C, 및 I/O 인터페이스 530을 포함할 수 있다.
데이터 컨트롤러 510은 도 3의 연산 블레이드들 200과 다수의 메모리들 420 사이에서 송수신되는 데이터를 제어할 수 있다. 예를 들어, 라이트 요청 또는 커맨드에 응답하여, 데이터 컨트롤러 510은 연산 블레이드들 200로부터의 라이트를 위한 데이터를 수신하고, 이 데이터를 다수의 메모리들 420중에서 해당하는 메모리에 라이트하는 라이트 동작을 제어할 수 있다. 다른 예로, 리드 요청 또는 커맨드에 응답하여, 데이터 컨트롤러 510은 연산 블레이드들 200으로부터 다수의 메모리들 420중에서 특정 메모리에 저장된 데이터를 리드하고, 리드 데이터를 연산 블레이드들 200중에서 해당하는 연산 블레이드로 출력하는 리드 동작을 제어할 수 있다.
메모리 컨트롤러들 520A-520C는 데이터 컨트롤러 510과 다수의 메모리들 420의 사이에 위치하며, 이들 사이에서의 인터페이싱을 지원할 수 있다. 메모리 컨트롤러들 520은 다수의 메모리들 420에 포함되는 제1 그룹의 메모리들 420A, 제2 그룹의 메모리들 420B 및 제3 그룹의 메모리들 420C를 각각에 대응하는 메모리 컨트롤러(iMC0) 520A, 메모리 컨트롤러(iMC1) 520B, 메모리 컨트롤러(iMC2) 520C를 포함할 수 있다. 메모리 컨트롤러(iMC0) 520A는 데이터 컨트롤러 510과 제1 그룹의 메모리들 420A의 사이에 위치하며, 이들 사이에서의 데이터 송수신을 지원할 수 있다. 메모리 컨트롤러(iMC1) 520B는 데이터 컨트롤러 510과 제2 그룹의 메모리들 420B의 사이에 위치하며, 이들 사이에서의 데이터 송수신을 지원할 수 있다. 메모리 컨트롤러(iMC2) 520C는 데이터 컨트롤러 510과 제3 그룹의 메모리들 420C의 사이에 위치하며, 이들 사이에서의 데이터 송수신을 지원할 수 있다. 여기서는 컨트롤러 410이 3개의 메모리 컨트롤러들, 즉 메모리 컨트롤러(iMC0) 520A, 메모리 컨트롤러(iMC1) 520B, 메모리 컨트롤러(iMC2) 520C를 포함하는 예가 도시되어 있지만, 도 5b에 도시된 바와 같이 제1 그룹의 메모리들 420A, 제2 그룹의 메모리들 420B 및 제3 그룹의 메모리들 420C가 모두 동일한 DRAM으로 구현되는 경우 컨트롤러 410은 단일의 메모리 컨트롤러를 포함하는 형태로 도시될 수도 있다.
I/O 인터페이스 530은 도 3의 상호접속 블레이드 300을 통한 데이터 컨트롤러 510과 연산 블레이드들 200 사이에서의 인터페이싱을 지원할 수 있다. I/O 인터페이스 530은 하나 이상의 유선 또는 유선 통신 기술들과 관련된 프로토콜들을 사용하여, 데이터 컨트롤러 510으로부터 상호접속 블레이드 300으로의 송신 데이터를 출력하고, 상호접속 블레이드 300으로부터 데이터 컨트롤러 510으로의 수신 데이터를 입력할 수 있다. 예를 들어, I/O 인터페이스 530은 PCIe(Peripheral Component Interconnect Express), QPI(QuickPath Interconnect), 이더넷(Ethernet) 등과 같은 프로토콜들에 따라 데이터 컨트롤러 510과 상호접속 블레이드 300 사이의 통신을 지원할 수 있다.
전술한 바와 같이, 미래의 데이터 센터와 같은 서버 시스템 또는 데이터 처리 시스템은 연산 블레이드들, 메모리 또는 스토리지 블레이드들 등과 같은 다수의 블레이드들이 단위 랙 내에서 구별되어 장착되는 구조를 가질 수 있다. 이때 하나의 메모리 블레이드는 요구되는 특성에 따라 동일하거나 서로 다른 다수의 메모리들이 통합된 형태를 가지는 통합 메모리 디바이스(convergence memory device) 또는 풀드 메모리(pooled memory)일 수 있다. 예를 들어, 빠른 데이터 처리가 요구되는 메모리 블레이드는 다수의 DRAM들을 포함할 수 있다. 후술되는 본 출원의 실시 예들은 통합 메모리 디바이스를 포함하는 시스템에서 속도와 파워 측면에서 메모리 특성이 개선될 수 있도록, 요청에 적절한 메모리를 할당하는 방안을 제안한다.
다시 말하면, 미래의 데이터 센터와 같은 서버 시스템 또는 데이터 처리 시스템에서는 다양한 애플리케이션들(applications) 또는 사용자의 요구들(user's requirements)에 의해 메모리 자원 요청(memory resource request)이 발생하고, 그에 따라 적절한 메모리 할당이 이루어져야 하며, 이에 대응하여 메모리 디바이스는 기능들과 동작 조건들을 최적화할 필요가 있다. 즉, 요구되는 메모리 용량(capacity)이나 동작 속도, 파워 소모 등에 대해서 메모리의 특성을 최적화 변경하여 대응하는 것이 요구된다. 후술되는 본 출원의 실시 예들은 통합 메모리 디바이스에 포함되는 메모리들을 요청에 따라 고속 메모리 또는 노말 메모리로서 동적으로 변경하는 방안을 제안한다. 예를 들어, 메모리들이 동적 램(dynamic random access memory, DRAM)에 의해 구현되는 경우, DRAM에 포함되는 셀들이 고속 셀 또는 노말 셀로서 구분되어 동작되도록 한다. 고속 셀 또는 노말 셀로서의 구분 동작은 스위칭 소자를 통해 비트 라인들을 제어함으로써 구현될 수 있다. 본 출원의 실시 예들에 따르면, 요구되는 동작 속도와 파워 소모의 정도에 따라 스위칭 소자의 위치가 적절하게 배치될 수 있으며, 또한 클로닝(cloning) 셀도 운용될 수 있다. 본 출원의 실시 예들은 통합 메모리 디바이스에 포함되는 메모리들을 고속 메모리 또는 노말 메모리로서 동적으로 운용함으로써 다양한 애플리케이션들에 대하여 효율적으로 대응할 수 있으며. 또한, 본 출원의 실시 예들은 동작 속도와 파워 측면에서의 개선도 가능하게 한다. 또한, 본 출원의 실시 예들은 요청에 따라 새로운 메모리를 할당하는 방식이 아닌, 이미 할당된 메모리들을 동적으로 변경하여 사용하는 방식이기 시스템 성능의 개선도 가능하게 한다.
도 6a는 본 출원의 실시 예에 따른 컨트롤러 410을 포함하는 메모리 블레이드 400의 구성을 도시하는 도면이다.
도 6a를 참조하면, 메모리 블레이드 400은 컨트롤러 410과 다수의 메모리들 420을 포함할 수 있다. 다양한 실시 예들에서, 다수의 메모리들 420 각각은 DRAM일 수 있다. 컨트롤러 410은 도 3에 도시된 연산 블레이드들 200 중에서 어느 한 연산 블레이드로부터의 요청을 수신하고, 다수의 메모리들 420 중에서 상기 수신된 요청을 처리하기 위한 메모리를 선택 및 할당할 수 있다. 컨트롤러 410은 DRAM의 처리 속도를 보다 개선하고, 리프레시(refresh) 동작시의 파워 소모를 포함한 파워 소모를 줄일 수 있도록 메모리를 할당할 수 있다. 다양할 실시 예들에서, 컨트롤러 410은 다수의 DRAM들 420 중에서 일부 DRAM들을 고속으로 데이터를 처리하기 위한 고속(fast) DRAM으로 선택 및 할당하고, 나머지 DRAM들을 보통의 속도로 데이터를 처리하기 위한 노말(normal) DRAM으로 선택 및 할당할 수 있다. 일 예로, 컨트롤러 410은 노말 DRAM의 수와 고속 DRAM의 수가 동일하도록, 즉 1:1이 되도록, 다수의 DRAM들 420 중에서 노말 DRAM과 고속 DRAM을 할당할 수 있다(610). 다른 예로, 컨트롤러 410은 노말 DRAM의 수와 고속 DRAM의 수가 서로 다르도록, 예를 들어 1:1/4이 되거나(620) 1:1/8이 되도록(630), 다수의 DRAM들 420 중에서 노말 DRAM과 고속 DRAM을 할당할 수 있다. 다양할 실시 예들에서, 컨트롤러 410은 수신되는 요청에 따라, 다수의 DRAM들 420 중에서 고속 DRAM과 노말 DRAM을 동적으로(dynamically) 선택 및 할당할 수 있다. 즉, 컨트롤러 410은 고속 DRAM과 노말 DRAM의 수를 고정적으로 할당하여 사용하는 대신에, 수신되는 요청이 고속 처리 및 적은 파워 소모를 필요로 하는 요청인 경우에는 고속 DRAM의 할당 수가 증가되도록 고속 DRAM들을 할당하고, 그렇지 않은 경우에는 고속 DRAM의 할당 수가 낮거나 제로(0)가 되도록 노말 DRAM들을 할당할 수 있다.
도 6b는 본 출원의 실시 예에 따른 컨트롤러에 의한 메모리 블레이드에 포함되는 다수의 메모리들에 대한 할당 동작을 도시하는 도면이다. 예를 들어, 도 6a에 도시된 컨트롤러 410은 메모리 블레이드 400에 포함되는 다수의 DRAM들 420 중에서 고속 DRAM과 노말 DRAM을 동적으로 선택 및 할당할 수 있다.
도 6b를 참조하면, 컨트롤러 410은 요청을 수신하고(660), 상기 수신된 요청이 고속 처리 및 적은 파워 소모를 필요로 하는지 여부를 판단할 수 있다(670). 다양한 실시 예에서, 상기 요청은 도 3에 도시된 바와 같이 구성되는 다수의 연산 블레이드들 200 중에서 어느 한 연산 블레이드에 포함되는 프로세싱 요소로부터의 요청일 수도 있다. 다른 예에서, 상기 요청은 단일의 호스트로부터의 요청일 수도 있다. 호스트는 단일의 연산 블레이드로 구성되거나, 다수의 연산 블레이들로 구성될 수 있는 바, 이하에서는 설명의 편의상 상기 요청은 호스트로부터의 요청인 것으로 설명될 것이다.
상기 수신된 요청이 고속 처리 및 적은 파워 소모를 필요로 하는 것으로 판단되는 경우, 컨트롤러 410은 다수의 DRAM들 420 중에서 상기 수신된 요청을 고속 처리하기 위한 고속 DRAM을 선택 및 할당할 수 있다(681, 682). 컨트롤러 410은 고속 처리 및 적은 파워 소모의 필요 정도에 따라 고속 DRAM의 수가 "High"가 되도록 할당하거나(681), "Medium" 또는 "Low"가 되도록 할당할 수 있다(682).
상기 수신된 요청이 고속 처리 및 적은 파워 소모를 필요로 하지 않는 것으로 판단되지 않는 경우, 컨트롤러 410은 다수의 DRAM들 420 중에서 상기 수신된 요청을 처리하기 위한 노말 DRAM을 선택 및 할당할 수 있다(683). 즉, 이러한 경우 컨트롤러 410은 고속 DRAM의 할당 수가 제로(0)가 되도록 한다.
이와 같이 도 6b에는 고속 데이터 처리 및 적은 파워 소모가 필요한 경우를 3가지로 구분하고 그에 따라 고속 DRAM의 수를 할당하는 예가 도시되어 있지만, 이는 예시에 불과하다. 따라서 고속 데이터 처리 및 적은 파워 소모가 필요한 경우의 수는 적절하게 설정될 수 있으며, 그에 따라 고속 DRAM의 수도 적절하게 할당될 수 있다.
도 7a 내지 도 7c는 본 출원의 실시 예에 따라 다수의 메모리들 중에서 일부를 데이터의 고속 처리를 위해 사용하고, 나머지를 데이터의 노말 처리를 위해 사용하는 메모리 블레이드 700의 구조를 도시하는 도면들이다. 여기에서는 다수의 메모리들이 단일의 메모리 블레이드 700에 포함되는 구조인 예로서 설명될 것이지만, 다수의 메모리들이 단일의 메모리 모듈, 드로워 또는 랙 단위에 포함되는 경우에도 동일한 구조를 가질 수 있을 것이다.
도 7a 및 도 7b를 참조하면, 메모리 블레이드 700은 다수의 DRAM들 710을 포함할 수 있다. 다수의 DRAM들 710은 도 6a 및 도 6b에 도시된 바와 같이 컨트롤러 410에 의해 노말 DRAM과 고속 DRAM으로 구분될 수 있다. 데이터 730은 노말 DRAM과 데이터 경로(미도시함)의 사이에서 송수신되는 노말 데이터 730A와, 고속 DRAM과 데이터 경로의 사이에서 송수신되는 고속 데이터 730B로 구분될 수 있다. 즉, 다수의 DRAM들 710은 노말 데이터 또는 고속 데이터 출력을 가질 수 있다. 메모리 블레이드 700은 다수의 DRAM들 710과 데이터 경로의 사이에서 송수되는 데이터를 일시 저장하기 위한 로컬 메모리 버퍼(local memory buffer, MB) 720과, 로컬 메모리 버퍼 720에 제공될 어드레스를 저장하기 위한 어드레스 버퍼(address buffer) 745를 더 포함할 수 있다.
도 7c를 참조하면, 메모리 블레이드 700은 다수의 채널들, 예를 들어 채널 A, 채널 B를 통하여 호스트 프로세서, 예컨대 도 3의 연산 블레이드 200에 결합될 수 있다. 채널 A는 노말 데이터 입출력(input/output, I/O)를 위한 경로 760A와, 고속 데이터 입출력(I/O)를 위한 경로 760B를 포함할 수 있다. 마찬가지로, 채널 B는 노말 데이터 입출력(I/O)를 위한 경로 770A와, 고속 데이터 입출력(I/O)를 위한 경로 770B를 포함할 수 있다.
전술한 바와 같이 본 출원의 실시 예들에 따르면, 다수의 DRAM들은 요청에 따라서 동적으로 노말 데이터 또는 고속 데이터 출력을 가질 수 있다. 그러므로 실시 예들은 고속 처리가 필요한 긴급 요청(urgent request)에 대하여 적절한 DRAM들을 고속 데이터 출력을 위한 DRAM으로 선택 및 할당하여 사용함으로써 속도 및 시스템 성능(system performance)을 개선할 수 있다. 또한 실시 예들은 리프레시 특성도 구분하여 요청에 맞게 개선하여 사용할 수 있다. 이러한 고속 데이터 출력을 위한 DRAM의 선택 및 할당은 후술되는 바와 같이 DRAM 내부에 비트라인 스위칭 소자를 구비시키고 이를 제어함으로써 이루어질 수 있다.
도 8a 및 도 8b는 본 출원의 실시 예들에 따라 다수의 메모리들 중에서 데이터의 고속 처리를 위해 사용되는 DRAM의 구조를 도시하는 도면들이다. 설명의 편의상, 도 8a는 DRAM 내에 포함되는 센스 증폭기(sense amplifier, SA)에 단일의 비트라인이 결합되는 경우를 도시하고 있다. 도 8b는 비대칭 비트라인 구조(asymmetric bit-line (BL) architecture)를 가지는 DRAM 내에 포함되는 센스 증폭기에 비트라인 쌍(pair)이 결합되는 경우를 도시하고 있다.
도 8a를 참조하면, DRAM은 제1 셀 매트(cell mat) CM1과, 제2 셀 매트 CM2와, 제1 셀 매트 CM1과 제2 셀 매트 CM2의 사이에 결합되는 센스 증폭기(sense amplifier, SA) 80을 포함할 수 있다. 제1 셀 매트 CM1의 셀들과, SA 80과, 제2 셀 매트 CM2의 셀들은 비트라인 BL에 연결될 수 있다.
제1 셀 매트 CM1은 다수의 워드라인들 WL0-WL3 각각과 비트라인 BL의 사이에 결합되는 다수의 셀들을 포함할 수 있다. 제1 셀 매트 CM1에 포함되는 셀들은 센스 SA 80으로부터 상대적으로 가까운 거리("제1 거리")에 위치하는 하부 셀들 CM1D와, SA 80으로부터 상대적으로 먼 거리("제2 거리")에 위치하는 상부 셀들 CM1U로 구분될 수 있다. 상부 셀들 CM1U와 하부 셀들 CM1D의 사이에는 스위칭 소자(SW) 810이 결합될 수 있다. 스위칭 소자 810은 도 6a에 도시된 컨트롤러 410에 의해 스위칭온 또는 스위칭오프될 수 있다.
스위칭 소자 810이 스위칭 온되는 경우 상부 셀들 CM1U와 하부 셀들 CM1D가 서로 연결되는 구조를 가지며, 제1 셀 매트 CM1은 노말 셀로서 동작할 수 있다. 스위칭 소자 810이 스위칭 오프되는 경우 상부 셀들 CM1U는 하부 셀들 CM1D으로부터 차단되는 구조를 가지며, 제1 셀 매트 CM1은 고속 셀로서 동작할 수 있다. 상부 셀들 CM1U가 하부 셀들 CM1D으로부터 차단되는 경우, 비트라인에서 상부 셀들 CM1U에 대한 로딩(loading)은 보이지 않기 때문에, 하부 셀들 CM1D에 대한 데이터 처리 속도는 빨라질 수 있으며, 또한 동작 전류 또는 파워도 감소될 수 있다. 그러므로 스위칭 소자 810이 스위칭 오프되는 경우 제1 셀 매트 CM1은 고속 셀로서 동작할 수 있다.
제2 셀 매트 CM2는 다수의 워드라인들 WL0-WL3 각각과 비트라인 BL의 사이에 결합되는 다수의 셀들을 포함할 수 있다. 제2 셀 매트 CM2에 포함되는 셀들은 센스 SA 80으로부터 상대적으로 가까운 거리("제1 거리")에 위치하는 상부 셀들 CM2U와, SA 80으로부터 상대적으로 먼 거리("제2 거리")에 위치하는 하부 셀들 CM2D로 구분될 수 있다. 상부 셀들 CM2U와 하부 셀들 CM2D의 사이에는 스위칭 소자 820이 결합될 수 있다. 스위칭 소자 820은 도 6a에 도시된 컨트롤러 410에 의해 스위칭온 또는 스위칭오프될 수 있다.
스위칭 소자 820이 스위칭 온되는 경우 상부 셀들 CM2U와 하부 셀들 CM2D가 서로 연결되는 구조를 가지며, 제2 셀 매트 CM2는 노말 셀로서 동작할 수 있다. 스위칭 소자 820이 스위칭 오프되는 경우 하부 셀들 CM2D는 상부 셀들 CM2U로부터 차단되는 구조를 가지며, 제2 셀 매트 CM2는 고속 셀로서 동작할 수 있다. 하부 셀들 CM2D가 상부 셀들 CM2D으로부터 차단되는 경우, 비트라인에서 하부 셀들 CM2D에 대한 로딩(loading)은 보이지 않기 때문에, 상부 셀들 CM2U에 대한 데이터 처리 속도는 빨라질 수 있으며, 또한 동작 전류 또는 파워도 감소될 수 있다. 그러므로 스위칭 소자 820이 스위칭 오프되는 경우 제2 셀 매트 CM2는 고속 셀로서 동작할 수 있다.
도 8b를 참조하면, DRAM은 제1 셀 매트(cell mat) CM1과, 제2 셀 매트 CM2와, 제1 셀 매트 CM1과 제2 셀 매트 CM2의 사이에 결합되는 센스 증폭기(sense amplifier, SA) 80-12와, 제1 셀 매트 CM1의 상부에 존재하는 SA 80-01과, 제2 셀 매트 CM2의 하부에 존재하는 SA 80-23을 포함할 수 있다. 제1 셀 매트 CM1의 일부 셀들, 즉 우측 셀들은 비트라인 BL1을 통하여 SA 80-12에 연결될 수 있다. 제2 셀 매트 CM2의 일부 셀들, 즉 우측 셀들은 비트라인 BL1을 통하여 SA 80-12에 연결될 수 있다. 제1 셀 매트 CM1의 다른 일부 셀들, 즉 좌측 셀들은 비트라인 BL2를 통하여 SA 80-01에 연결될 수 있다. 제2 셀 매트 CM2의 다른 일부 셀들, 즉 좌측 셀들은 비트라인 BL2를 통하여 SA 80-23에 연결될 수 있다. SA 80-12의 경우, 비트라인 BL1과 BL2는 각각 비트라인 쌍의 BL과 BLB(또는 /BL)일 수 있다. SA 80-01의 경우, 비트라인 BL2와 BL1은 각각 비트라인 쌍의 BL과 BLB(또는 /BL)일 수 있다. SA 80-23의 경우, 비트라인 BL2와 BL1은 각각 비트라인 쌍의 BL과 BLB(또는 /BL)일 수 있다.
제1 셀 매트 CM1은 다수의 워드라인들 WL0-WL3 각각과 비트라인 BL1의 사이에 결합되는 다수의 우측 셀들과, 다수의 워드라인들 WL0-WL3 각각과 비트라인 BL2의 사이에 결합되는 다수의 좌측 셀들을 포함할 수 있다.
비트라인 BL1에 결합되는 제1 셀 매트 CM1의 우측 셀들은 SA 80-12로부터 상대적으로 가까운 거리("제1 거리")에 위치하는 하부 우측 셀들 CM1D와, SA 80-12로부터 상대적으로 먼 거리("제2 거리")에 위치하는 상부 우측 셀들 CM1U로 구분될 수 있다. 비트라인 BL1에 결합되는 상부 우측 셀들 CM1U와 하부 우측 셀들 CM1D의 사이에는 스위칭 소자 811이 결합될 수 있다. 스위칭 소자 811은 도 6a에 도시된 컨트롤러 410에 의해 스위칭온 또는 스위칭오프될 수 있다.
스위칭 소자 811이 스위칭 온되는 경우 비트라인 BL1에 결합되는 상부 우측셀들 CM1U와 하부 우측 셀들 CM1D가 서로 연결되는 구조를 가지며, 이에 따라 비트라인 BL1에 결합되는 제1 셀 매트 CM1의 우측 셀들은 노말 셀로서 동작할 수 있다. 스위칭 소자 811이 스위칭 오프되는 경우 비트라인 BL1에 결합되는 상부 우측 셀들 CM1U는 하부 우측 셀들 CM1D으로부터 차단되는 구조를 가지며, 이에 따라 비트라인 BL1에 결합되는 제1 셀 매트 CM1의 우측 셀들은 고속 셀로서 동작할 수 있다. 비트라인 BL1에 결합되는 상부 우측 셀들 CM1U가 하부 우측 셀들 CM1D으로부터 차단되는 경우, 비트라인 BL1에서 상부 우측 셀들 CM1U에 대한 로딩(loading)은 보이지 않기 때문에, 하부 우측 셀들 CM1D에 대한 데이터 처리 속도는 빨라질 수 있으며, 또한 동작 전류 또는 파워도 감소될 수 있다. 그러므로 스위칭 소자 811이 스위칭 오프되는 경우 비트라인 BL1에 결합되는 제1 셀 매트 CM1의 우측 셀들은 고속 셀로서 동작할 수 있다.
비트라인 BL2에 결합되는 제1 셀 매트 CM1의 좌측 셀들은 SA 80-01로부터 상대적으로 가까운 거리("제1 거리")에 위치하는 상부 좌측 셀들 CM1U와, SA 80-01으로부터 상대적으로 먼 거리("제2 거리")에 위치하는 하부 좌측 셀들 CM1D로 구분될 수 있다. 비트라인 BL2에 결합되는 상부 좌측 셀들 CM1U와 하부 좌측 셀들 CM1D의 사이에는 스위칭 소자 812가 결합될 수 있다. 스위칭 소자 812는 도 6a에 도시된 컨트롤러 410에 의해 스위칭온 또는 스위칭오프될 수 있다.
스위칭 소자 812가 스위칭 온되는 경우 비트라인 BL2에 결합되는 상부 좌측셀들 CM1U와 하부 좌측 셀들 CM1D가 서로 연결되는 구조를 가지며, 이에 따라 비트라인 BL2에 결합되는 제1 셀 매트 CM1의 좌측 셀들은 노말 셀로서 동작할 수 있다. 스위칭 소자 812가 스위칭 오프되는 경우 비트라인 BL2에 결합되는 하부 좌측 셀들 CM1D는 상부 좌측 셀들 CM1U로부터 차단되는 구조를 가지며, 이에 따라 비트라인 BL2에 결합되는 제1 셀 매트 CM1의 좌측 셀들은 고속 셀로서 동작할 수 있다. 비트라인 BL2에 결합되는 하부 좌측 셀들 CM1D가 상부 좌측 셀들 CM1U으로부터 차단되는 경우, 비트라인 BL2에서 하부 좌측 셀들 CM1D에 대한 로딩(loading)은 보이지 않기 때문에, 상부 좌측 셀들 CM1U에 대한 데이터 처리 속도는 빨라질 수 있으며, 또한 동작 전류 또는 파워도 감소될 수 있다. 그러므로 스위칭 소자 812가 스위칭 오프되는 경우 비트라인 BL2에 결합되는 제1 셀 매트 CM1의 셀들은 고속 셀로서 동작할 수 있다.
비트라인 BL1에 결합되는 제2 셀 매트 CM2의 우측 셀들은 SA 80-12로부터 상대적으로 가까운 거리("제1 거리")에 위치하는 상부 우측 셀들 CM2U와, SA 80-12로부터 상대적으로 먼 거리("제2 거리")에 위치하는 하부 우측 셀들 CM2D로 구분될 수 있다. 비트라인 BL1에 결합되는 상부 우측 셀들 CM2U와 하부 우측 셀들 CM2D의 사이에는 스위칭 소자 821이 결합될 수 있다. 스위칭 소자 821은 도 6a에 도시된 컨트롤러 410에 의해 스위칭온 또는 스위칭오프될 수 있다.
스위칭 소자 821이 스위칭 온되는 경우 비트라인 BL1에 결합되는 상부 우측셀들 CM2U와 하부 우측 셀들 CM2D가 서로 연결되는 구조를 가지며, 이에 따라 비트라인 BL1에 결합되는 제2 셀 매트 CM2의 우측 셀들은 노말 셀로서 동작할 수 있다. 스위칭 소자 821이 스위칭 오프되는 경우 비트라인 BL1에 결합되는 하부 우측 셀들 CM2D는 상부 우측 셀들 CM2U로부터 차단되는 구조를 가지며, 이에 따라 비트라인 BL1에 결합되는 제2 셀 매트 CM2의 우측 셀들은 고속 셀로서 동작할 수 있다. 비트라인 BL1에 결합되는 하부 우측 셀들 CM2D가 상부 우측 셀들 CM2U으로부터 차단되는 경우, 비트라인 BL1에서 하부 우측 셀들 CM2D에 대한 로딩(loading)은 보이지 않기 때문에, 상부 우측 셀들 CM2U에 대한 데이터 처리 속도는 빨라질 수 있으며, 또한 동작 전류 또는 파워도 감소될 수 있다. 그러므로 스위칭 소자 821이 스위칭 오프되는 경우 비트라인 BL1에 결합되는 제2 셀 매트 CM2의 우측 셀들은 고속 셀로서 동작할 수 있다.
비트라인 BL2에 결합되는 제2 셀 매트 CM2의 좌측 셀들은 SA 80-23으로부터 상대적으로 가까운 거리("제1 거리")에 위치하는 하부 좌측 셀들 CM2D와, SA 80-23으로부터 상대적으로 먼 거리("제2 거리")에 위치하는 상부 좌측 셀들 CM2U로 구분될 수 있다. 비트라인 BL2에 결합되는 상부 좌측 셀들 CM2U와 하부 좌측 셀들 CM2D의 사이에는 스위칭 소자 822가 결합될 수 있다. 스위칭 소자 822는 도 6a에 도시된 컨트롤러 410에 의해 스위칭온 또는 스위칭오프될 수 있다.
스위칭 소자 822가 스위칭 온되는 경우 비트라인 BL2에 결합되는 상부 좌측 셀들 CM2U와 하부 좌측 셀들 CM2D가 서로 연결되는 구조를 가지며, 이에 따라 비트라인 BL2에 결합되는 제2 셀 매트 CM2의 좌측 셀들은 노말 셀로서 동작할 수 있다. 스위칭 소자 822가 스위칭 오프되는 경우 비트라인 BL2에 결합되는 상부 좌측 셀들 CM2U는 하부 좌측 셀들 CM2D으로부터 차단되는 구조를 가지며, 이에 따라 비트라인 BL2에 결합되는 제2 셀 매트 CM2의 좌측 셀들은 고속 셀로서 동작할 수 있다. 비트라인 BL2에 결합되는 상부 좌측 셀들 CM2U가 하부 좌측 셀들 CM2D으로부터 차단되는 경우, 비트라인 BL2에서 상부 좌측 셀들 CM2U에 대한 로딩(loading)은 보이지 않기 때문에, 하부 좌측 셀들 CM2D에 대한 데이터 처리 속도는 빨라질 수 있으며, 또한 동작 전류 또는 파워도 감소될 수 있다. 그러므로 스위칭 소자 822가 스위칭 오프되는 경우 비트라인 BL2에 결합되는 제2 셀 매트 CM2의 좌측 셀들은 고속 셀로서 동작할 수 있다.
위에서 설명한 바와 같은 본 출원의 실시 예들에 따르면, 통합 메모리 디바이스는, 다수의 메모리들; 및 컨트롤러를 포함하고, 상기 다수의 메모리들 중에서 적어도 하나의 메모리는, 센스 증폭기; 및 상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀과, 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀을 포함하는 적어도 하나의 셀 매트과, 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 포함할 수 있다. 상기 적어도 하나의 메모리는 동적 램(dynamic random access memory, DRAM)을 포함할 수 있다.
통합 메모리 디바이스의 동작 방법은, 호스트로부터의 요청을 수신하는 과정과, 상기 요청에 응답하여 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록, 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 제어하는 과정을 포함할 수 있다.
다양한 실시 예에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 동일하거나, 서로 다를 수 있다.
다양한 실시 예에 있어서, 상기 동작 방법은, 상기 제1 영역의 셀로부터 데이터와 상기 제2 영역의 셀로부터의 데이터를 데이터 경로상으로 순차적으로 출력하는 과정을 더 포함할 수 있다. 상기 제1 영역의 셀로부터 데이터는 상기 제2 영역의 셀로부터의 데이터의 수신이 완료되기 이전에 출력될 수 있다.
다양한 실시 예에 있어서, 상기 동작 방법은, 상기 제2 영역의 셀에 대한 데이터 중 미리 설정된 데이터를 상기 제1 영역의 셀로 이동시켜 클로닝(cloning)하는 과정; 및 상기 설정된 데이터에 대한 요청시 상기 제1 영역의 셀에 클로닝된 데이터를 액세스하는 과정을 더 포함할 수 있다.
다양한 실시 예에 있어서, 상기 설정된 데이터는 자주 사용되는 데이터로서 모니터링된 셀의 데이터를 포함할 수 있다.
다양한 실시 예에 있어서, 상기 요청은, 고속 처리 또는 적은 파워 소모에 대응하는 요청을 포함할 수 있다.
도 9는 본 출원의 실시 예에 따른 스위칭 소자를 포함하는 셀 매트의 구조를 도시하는 도면이다.
도 9를 참조하면, 셀 매트는 센스 증폭기(sense amplifier) 910로부터 상대적으로 가까운 거리에 위치하는 근접 세그먼트(near segment) 셀들 920과, 센스 증폭기 910로부터 상대적으로 먼 거리에 위치하는 원거리 세그먼트(far segment) 셀들 930을 포함할 수 있다. 근접 세그먼트 셀들 920과 원거리 세그먼트 셀들 930의 사이에는 분리 트랜지스터(isolation transistor) 940이 결합될 수 있다. 분리 트랜지스터 940은 도 6a에 도시된 컨트롤러 410에 의해 턴온(turn on) 또는 턴오프(turn off)될 수 있다.
분리 트랜지스터 940이 턴온되는 경우 원거리 세그먼트 셀들 930과 근접 세그먼트 셀들 920이 서로 연결되는 구조를 가지며, 이에 따라 셀 매트는 노말 셀로서 동작할 수 있다. 분리 트랜지스터 940이 턴오프되는 경우 원거리 세그먼트 셀들 930이 근접 세그먼트 셀들 920으로부터 차단되는 구조를 가지며, 이에 따라 셀 매트는 고속 셀로서 동작할 수 있다.
이와 같이 분리 트랜지스터 940은 턴온 또는 턴오프 동작을 수행하여 원거리 세그먼트 셀들 930과 근접 세그먼트 셀들 920의 사이를 연결 또는 차단하는 동작을 수행하는 것으로, 도 8a 및 도 8b에 도시된 스위칭 소자들 810, 811, 812, 820, 821, 822를 위한 구성요소일 수 있다.
도 10은 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트에서의 동작 파형을 도시하는 도면이다. 예를 들어, 도 10는 도 8b에 도시된 바와 같이 셀 매트가 비대칭 비트라인 구조를 가지는 경우에 대응하는 리프레시 동작 파형을 도시하고 있다.
도 10을 참조하면, BL과 BLB(또는 /BL)의 비트 라인 쌍(pair) 중에서 비트라인 BLB 쪽에 구비된 스위칭 소자가 스위칭 오프되는 경우, 비트라인 BLB의 로딩이 제거 또는 감소될 수 있다. 이러한 경우 비트라인 BL에 연결된 리프레시 셀은 복원(restore) 동작을 수행할 수 있다. 이때 센스 증폭기는 비트라인 BLB의 로딩에 대한 영향없이 동작을 수행할 수 있다. 예를 들어, 도 8b에 도시된 비트라인 B1에 연결된 셀 매트 CM1의 우측 셀들은 리프레시 동작을 수행할 수 있다. 이때 스위칭 소자 812가 스위칭 오프되는 경우, 센스 증폭기 80-12는 비트라인 BL2의 로딩에 대한 영향없이 동작을 수행할 수 있다.
전술한 바와 같이, 본 출원의 실시 예들은 메모리 블레이드와 같은 통합 메모리 디바이스에 포함될 수 있는 다수의 DRAM들 중 어느 한 DRAM 내부의 셀 매트 내에서 센스 증폭기에 상대적으로 가까운 거리에 위치하는 근접 셀과 먼 거리에 위치하는 원거리 셀을 스위칭 소자를 이용하여 구분 및 분리할 수 있다. 이와 같이 원거리 셀을 근접 셀로부터 분리하는 경우, 처리 속도의 개선 및 리프레시 파워의 감소를 기대할 수 있으며, 결과적으로 통합 메모리 디바이스의 성능을 개선할 수 있다.
도 11a는 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 DRAM의셀 매트의 구성을 도시하는 도면이다.
도 11a를 참조하면, DRAM은 제1 셀 매트(cell mat) CM1과, 제2 셀 매트 CM2와, 제3 셀 매트 CM3과, 제1 셀 매트 CM1과 제2 셀 매트 CM2의 사이에 결합되는 센스 증폭기(sense amplifier, SA)들 SA1,SA3,SA5와, 제2 셀 매트 CM2와 제3 셀 매트 CM3의 사이에 결합되는 SA들 SA0,SA2,SA4를 포함할 수 있다.
제1 셀 매트 CM1은 다수의 워드라인들 SWL0-SWL3과 비트라인들의 사이에 결합되는 다수의 하부 셀들 CM1D와, 다수의 워드라인들 SWL5-SWL7과 비트라인들의 사이에 결합되는 다수의 상부 셀들 CM1U를 포함할 수 있다. 제1 셀 매트 CM1은 제1 셀 매트 CM1의 중심부에 위치하는 제1 스위칭 소자들 SW1을 더 포함할 수 있다. 제1 스위칭 소자들 SW1은 동일한 수의 다수의 상부 셀들 CM1U와 다수의 하부 셀들 CM1D 사이의 각 비트 라인들에는 결합되어, 다수의 상부 셀들 CM1U와 다수의 하부 셀들 CM1D를 연결 또는 분리할 수 있다.
제1 셀 매트 CM1에 포함되는 SA1의 상부 우측 셀들은 SA1로부터 상대적으로 가까운 거리에 위치하는 하부 우측 셀들 CM1D와, SA1로부터 상대적으로 먼 거리에 위치하는 상부 우측 셀들 CM1U로 구분될 수 있다. SA1의 상부 우측 셀들 중에서 하부 우측 셀들 CM1D와 상부 우측 셀들 CM1U는 스위칭 소자 SW1에 의해 분리될 수 있다.
제1 셀 매트 CM1에 포함되는 SA3의 상부 우측 셀들은 SA3으로부터 상대적으로 가까운 거리에 위치하는 하부 우측 셀들 CM1D와, SA3으로부터 상대적으로 먼 거리에 위치하는 상부 우측 셀들 CM1U로 구분될 수 있다. SA3의 상부 우측 셀들 중에서 하부 우측 셀들 CM1D와 상부 우측 셀들 CM1U는 스위칭 소자 SW1에 의해 분리될 수 있다.
제1 셀 매트 CM1에 포함되는 SA5의 상부 우측 셀들은 SA5로부터 상대적으로 가까운 거리에 위치하는 하부 우측 셀들 CM1D와, SA5로부터 상대적으로 먼 거리에 위치하는 상부 우측 셀들 CM1U로 구분될 수 있다. SA5의 상부 우측 셀들 중에서 하부 우측 셀들 CM1D와 상부 우측 셀들 CM1U는 스위칭 소자 SW1에 의해 분리될 수 있다.
제2 셀 매트 CM2는 다수의 워드라인들 SWL0-SWL3과 비트라인들의 사이에 결합되는 다수의 상부 셀들 CM2U와, 다수의 워드라인들 SWL4-SWL7과 비트라인들의 사이에 결합되는 다수의 하부 셀들 CM2D를 포함할 수 있다. 제2 셀 매트 CM2는 제2 셀 매트 CM2의 중심부에 위치하는 제2 스위칭 소자들 SW2를 더 포함할 수 있다. 제2 스위칭 소자들 SW2는 동일한 수의 다수의 상부 셀들 CM2U와 다수의 하부 셀들 CM2D 사이의 각 비트 라인들에는 결합되어, 다수의 상부 셀들 CM2U와 다수의 하부 셀들 CM2D를 연결 또는 분리할 수 있다.
제2 셀 매트 CM2에 포함되는 SA1의 하부 우측 셀들은 SA1로부터 상대적으로 가까운 거리에 위치하는 상부 우측 셀들 CM2U와, SA1로부터 상대적으로 먼 거리에 위치하는 하부 우측 셀들 CM2D로 구분될 수 있다. SA1의 하부 우측 셀들 중에서 상부 우측 셀들 CM2U와 하부 우측 셀들 CM2D는 스위칭 소자 SW2에 의해 분리될 수 있다.
제2 셀 매트 CM2에 포함되는 SA3의 하부 우측 셀들은 SA3으로부터 상대적으로 가까운 거리에 위치하는 상부 우측 셀들 CM2U와, SA3으로부터 상대적으로 먼 거리에 위치하는 하부 우측 셀들 CM2D로 구분될 수 있다. SA3의 하부 우측 셀들 중에서 상부 우측 셀들 CM2U와 하부 우측 셀들 CM2D는 스위칭 소자 SW2에 의해 분리될 수 있다.
제2 셀 매트 CM2에 포함되는 SA5의 하부 우측 셀들은 SA5로부터 상대적으로 가까운 거리에 위치하는 상부 우측 셀들 CM2U와, SA1로부터 상대적으로 먼 거리에 위치하는 하부 우측 셀들 CM2D로 구분될 수 있다. SA5의 하부 우측 셀들 중에서 상부 우측 셀들 CM2U와 하부 우측 셀들 CM2D는 스위칭 소자 SW2에 의해 분리될 수 있다.
제2 셀 매트 CM2에 포함되는 SA0의 상부 좌측 셀들은 SA0로부터 상대적으로 가까운 거리에 위치하는 하부 좌측 셀들 CM2D와, SA0으로부터 상대적으로 먼 거리에 위치하는 상부 좌측 셀들 CM2U로 구분될 수 있다. SA0의 상부 좌측 셀들 중에서 하부 좌측 셀들 CM2D와 상부 좌측 셀들 CM2U는 스위칭 소자 SW2에 의해 연결될 수 있다.
제2 셀 매트 CM2에 포함되는 SA2의 상부 좌측 셀들은 SA2로부터 상대적으로 가까운 거리에 위치하는 하부 좌측 셀들 CM2D와, SA2로부터 상대적으로 먼 거리에 위치하는 상부 좌측 셀들 CM2U로 구분될 수 있다. SA2의 상부 좌측 셀들 중에서 하부 좌측 셀들 CM2D와 상부 좌측 셀들 CM2U는 스위칭 소자 SW2에 의해 연결될 수 있다.
제2 셀 매트 CM2에 포함되는 SA4의 상부 좌측 셀들은 SA4로부터 상대적으로 가까운 거리에 위치하는 하부 좌측 셀들 CM2D와, SA4로부터 상대적으로 먼 거리에 위치하는 상부 좌측 셀들 CM2U로 구분될 수 있다. SA4의 상부 좌측 셀들 중에서 하부 좌측 셀들 CM2D와 상부 좌측 셀들 CM2U는 스위칭 소자 SW2에 의해 연결될 수 있다.
스위칭 소자들 SW1,SW2는 도 6a에 도시된 컨트롤러 410에 의해 제어되어 스위칭온 또는 스위칭오프될 수 있다. 컨트롤러 410은 워드 라인이 인에이블되고 센스 증폭기가 인에이블될 때 워드라인이 인에이블된 위치를 어드레스 정보를 통해 확인하고, 이에 기초하여 셀 매트의 중심부에 있는 비트라인 연결 스위칭 소자들 SW1,SW2를 조작할 수 있다. 스위칭 소자들의 제어를 통하여 센스 증폭기로부터 먼 거리에 위치하는 원거리 셀들의 연결을 차단시키게 되면, 센스 증폭기에서 원거리 셀들은 로딩으로 간주되지 않는다. 이에 따라 센스 증폭기로부터 가까운 거리에 위치하는 근접 셀들은 Cb/Cs 비율(ratio) 개선을 통한 Delta-V 개선과, 센스 증폭기의 인에이블 시 나타나는 로딩의 감소에 따른 속도 개선 및 동작 전류의 감소 효과를 얻을 수 있다.
예를 들어, 셀 매트 CM2의 워드라인 SWL1이 인에이블되었을 때 SA1,SA3,SA5는 근접 셀들을 센싱(sensing)하고, 스위칭 소자 SW2를 통하여 연결이 차단된 원거리 셀들을 로딩으로 보이지 않게 된다. 그러므로 근접 셀들은 더 커진 Delta-V와 짧아진 비트라인 로딩으로 인하여 속도 개선 및 동작 전류의 감소 효과를 얻을 수 있다. 반면에, 셀 매트 CM2의 워드라인 SWL1이 인에이블되었을 때 SA0,SA2,SA4와 하부 셀들 CM2D는 워드라인 SWL1으로부터 원거리 영역에 있기 때문에 스위칭 소자 SW2를 통한 하부 셀들 CM2D와 상부 셀들 CM2U 사이의 연결은 그대로 유지될 수 있다. 즉 전체 인에이블된 셀들의 절반(half)은 센스 증폭기에 가까운 근접 셀들이고, 나머지 절반은 원거리 셀들이 될 수 있다.
따라서 하나의 DRAM 칩(chip)에서 리드(read), 라이트(write) 액세스(access)와 리프레시 동작 등을 실행할 때 전체 셀들 중의 절반은 속도가 개선되고, 이에 대한 파워 소모는 감소될 수 있다. 즉, 하나의 DRAM 칩에서 스위칭 소자 SW2를 적절하게 제어하여 센스 증폭기에 가까운 근접 셀들의 속도 및 파워를 개선시킬 수 있다. 그러므로 풀드 메모리(pooled Memory)와 같은 통합 메모리 디바이스에서 컨트롤러가 위와 같은 사실을 고려하여 적절하게 메모리를 할당한다면 시스템 전체의 성능을 개선시킬 수 있다. 추가로, 위와 같은 절반의 비대칭 비트 구조를 가지는 다수의 DRAM들의 연결을 통합한 통합 메모리 디바이스는 적절한 수의 조정을 통해서 고속 DRAM과 노말 DRAM으로 할당할 수 있으며, 이러한 DRAM들을 가상 메모리(virtual memory)처럼 활용할 수도 있다.
도 11b는 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 DRAM의셀 매트의 구성을 도시하는 도면이다.
도 11b를 참조하면, DRAM은 제1 셀 매트(cell mat) CM1과, 제2 셀 매트 CM2와, 제3 셀 매트 CM3과, 제1 셀 매트 CM1과 제2 셀 매트 CM2의 사이에 결합되는 센스 증폭기(sense amplifier, SA)들 SA1,SA3,SA5와, 제2 셀 매트 CM2와 제3 셀 매트 CM3의 사이에 결합되는 SA들 SA0,SA2,SA4를 포함할 수 있다.
제1 셀 매트 CM1은 다수의 워드라인들 SWL0-SWL2와 비트라인들의 사이에 결합되는 다수의 하부 셀들 CM1D와, 다수의 워드라인들 SWL2-SWL5와 비트라인들의 사이에 결합되는 다수의 중심부 셀들 CM1C와, 다수의 상부 셀들(미도시함)을 포함할 수 있다. 제1 셀 매트 CM1은 다수의 중심부 셀들 CM1C와 다수의 하부 셀들 CM1D의 사이에 위치하는 스위칭 소자들 SW12를 더 포함할 수 있다. 예를 들어, 스위칭 소자들 SW12는 센스 증폭기들 SA1,SA3,SA5로부터 제1 셀 매트 CM1의 1/4 지점에 위치할 수 있다. 스위칭 소자들 SW12는 서로 다른 수의 다수의 중심부 셀들 CM1C와 다수의 하부 셀들 CM1D 사이의 각 비트 라인들에는 결합되어, 다수의 다수의 중심부 셀들 CM1C와 다수의 하부 셀들 CM1D를 연결 또는 분리할 수 있다.
제2 셀 매트 CM2는 다수의 워드라인들 SWL0-SWL1과 비트라인들의 사이에 결합되는 다수의 상부 셀들 CM2U와, 다수의 워드라인들 SWL2-SWL5와 비트라인들의 사이에 결합되는 다수의 중심부 셀들 CM2C와, 다수의 워드라인들 SWL6-SWL7과 비트라인들의 사이에 결합되는 다수의 하부 셀들 CM2D를 포함할 수 있다. 제2 셀 매트 CM2는 다수의 상부 셀들 CM2U와 다수의 중심부 셀들 CM2C의 사이에 위치하는 스위칭 소자들 SW21과, 다수의 중심부 셀들 CM2C와 다수의 하부 셀들 CM2D의 사이에 위치하는 스위칭 소자들 SW22를 더 포함할 수 있다.
예를 들어, 스위칭 소자들 SW21은 센스 증폭기들 SA1,SA3,SA5로부터 제2 셀 매트 CM2의 1/4 지점에 위치할 수 있고, 스위칭 소자들 SW22는 센스 증폭기들 SA0,SA2,SA4로부터 제2 셀 매트 CM2의 1/4 지점에 위치할 수 있다. 스위칭 소자들 SW21은 서로 다른 수의 다수의 상부 셀들 CM2U와 다수의 중심부 셀들 CM2C 사이의 각 비트 라인들에는 결합되어, 다수의 상부 셀들 CM2U와 다수의 중심부 셀들 CM2C를 연결 또는 분리할 수 있다. 스위칭 소자들 SW22는 서로 다른 수의 다수의 중심부 셀들 CM2C와 다수의 하부 셀들 CM2D 사이의 각 비트 라인들에는 결합되어, 다수의 중심부 셀들 CM2C와 다수의 하부 셀들 CM2D를 연결 또는 분리할 수 있다.
스위칭 소자들 SW12,SW21,SW22는 도 6a에 도시된 컨트롤러 410에 의해 제어되어 스위칭온 또는 스위칭오프될 수 있다. 컨트롤러 410은 워드 라인이 인에이블되고 센스 증폭기가 인에이블될 때 워드라인이 인에이블된 위치를 어드레스 정보를 통해 확인하고, 이에 기초하여 셀 매트의 특정 지점(예; 센스 증폭기로부터 1/4 지점)에 있는 비트라인 연결 스위칭 소자들 SW12,SW21,SW22를 조작할 수 있다. 스위칭 소자들의 제어를 통하여 센스 증폭기로부터 먼 거리에 위치하는 원거리 셀들의 연결을 차단시키게 되면, 센스 증폭기에서 원거리 셀들은 로딩으로 간주되지 않는다. 이에 따라 센스 증폭기로부터 가까운 거리에 위치하는 근접 셀들은 Cb/Cs 비율(ratio) 개선을 통한 Delta-V 개선과, 센스 증폭기의 인에이블 시 나타나는 로딩의 감소에 따른 속도 개선 및 동작 전류의 감소 효과를 얻을 수 있다.
도 11a에 도시된 구조와 대비할 때, 도 11b에 도시된 구조는 스위칭 소자들이 셀 매트의 1/4 영역에 배치된 변형 구조로써 이러한 경우 근접 셀들의 수가 감소하게 된다. 도 11a에 도시된 바와 같이 전체 셀의 중심부, 즉 센스 증폭기로부터 1/2 지점에 스위칭 소자들을 위치시킨 경우, 고속 셀들의 수는 전체 셀들의 수의 1/2, 즉 50%이다. 그러나, 도 11b에 도시된 바와 같이 센스 증폭기에 가까운 1/4 지점에 스위칭 소자들을 위치시키게 되면, 고속 셀인 근접 셀들의 수는 전체 셀들의 수의 1/4, 즉 25%가 된다. 고속 셀의 수는 감소하지만, 짧아진 비트 라인 길이에 기인하는 각 고속 셀에 대한 Delta-V 특성은 더욱 개선될 수 있다. 즉, 비트 라인의 길이가 1/2로 짧아지는 경우 셀에 대한 Delta-V 특성은 2배 증가할 수 있다. 그러므로 짧은 비트 라인을 사용할 수 있으므로, 해당 셀의 속도는 더 개선되고 그에 따른 파워 소모도 더 줄어들 수 있다. 이와 같이 도 11b에 도시된 셀 매트의 구조는 도 11a에 도시된 구조와 대비할 때 개선되는 셀의 수는 감소하지만, 개선되는 폭은 더 크다고 할 수 있다. 다른 실시 예로서, 스위칭 소자들은 후술되는 도 15a에 도시된 바와 같이 센스 증폭기로부터 셀 매트의 1/6 영역에 배치될 수도 있을 것이다. 또 다른 실시 예로서, 스위칭 소자들은 센스 증폭기로부터 셀 매트의 1/8 영역에 배치될 수도 있을 것이다.
위에서는 스위칭 소자들이 센스 증폭기로부터 1/2 영역, 1/4 영역, 1/6 영역, 1/8 영역과 같이 셀 매트 내의 특정 지점에 고정적으로 배치하여 사용하는 경우를 설명하였다. 그러나 스위칭 소자들을 셀 매트 내에 적절하게 배치한다면, 필요한 상황에 따라서 스위칭 소자들을 가변적으로 사용할 수도 있을 것이다. 예를 들어, 스위칭 소자들을 센스 증폭기로부터 셀 매트 내의 1/2 영역과 1/4 영역에 배치하였다면, 상황에 따라서 1/2 영역 또는 1/4 영역에 배치된 스위칭 소자들이 제어될 수 있을 것이다. 예컨대, 고속 처리가 필요한 요청에 대해서는 1/4 영역에 배치된 스위칭 소자들이 제어될 수 있고, 중간 속도 정도의 처리가 필요한 요청에 대해서는 1/2 영역에 배치된 스위칭 소자들이 제어될 수 있다.
도 12a 및 도 12b는 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트에서의 스위치 제어 동작을 도시하는 도면들이다.
도 12a 및 도 12b를 참조하면, DRAM은 제0 하부 셀 매트(cell mat 0 down)과, 제1 상부 셀 매트(cell mat 1 up)과, 제1 하부 셀 매트(cell mat 1 down)과, 제2 상부 셀 매트(cell mat 2 up)과, 제2 하부 셀 매트(cell mat 2 down)과, 제3 상부 셀 매트(cell mat 3 up)과, 제3 하부 셀 매트(cell mat 3 down)(미도시함)를 포함할 수 있다.
셀 매트들의 사이에는 스위칭 소자들이 배치될 수 있다. 제1 상부 셀 매트(cell mat 1 up)과 제1 하부 셀 매트(cell mat 1 down)의 사이에 스위칭 소자들 SW1U,SW1D가 배치될 수 있다. 제2 상부 셀 매트(cell mat 2 up)과 제2 하부 셀 매트(cell mat 2 down)의 사이에 스위칭 소자들 SW2U,SW2D가 배치될 수 있다. 제3 상부 셀 매트(cell mat 3 up)과 제3 하부 셀 매트(cell mat 3 down)의 사이에 스위칭 소자들 SW3U,SW3D가 배치될 수 있다.
제1 하부 셀 매트(cell mat 1 down)에 대응하는 워드라인 WLA가 인에이블되는 경우, 제1 하부 셀 매트(cell mat 1 down)로부터 가까운 거리에 위치하는 센스 증폭기들, 즉 제1 하부 셀 매트(cell mat 1 down)의 하부 센스 증폭기들에 결합된 스위칭 소자들 SW1U,SW2D는 스위칭 오프("L")되고, 나머지 스위칭 소자들 SW1D,SW2U는 스위칭 온("H")된다. 스위칭 소자들 SW1U가 스위칭 오프된 경우, 제1 상부 셀 매트(cell mat 1 up)는 제1 하부 셀 매트(cell mat 1 down)로부터 분리되고, 이에 따라 액티브(active) 워드라인 WLA에 대응하는 제1 하부 셀 매트(cell mat 1 down)는 고속 셀로서 동작할 수 있다.
워드라인 WLA가 인에이블된 이후 도 12a에 도시된 바와 같이 제2 상부 셀 매트(cell mat 2 up)에 대응하는 워드라인 WLB가 인에이블되는 경우(1210), 제2 상부 셀 매트(cell mat 2 up)로부터 가까운 거리에 위치하는 센스 증폭기들, 즉 제2 상부 셀 매트(cell mat 2 up)의 상부 센스 증폭기들에 결합된 스위칭 소자들 SW1U,SW2D는 스위칭 오프("L") 상태를 유지하고, 다른 스위칭 소자들 SW1D,SW2D는 스위칭 온("H") 상태를 유지하고, 다른 스위칭 소자들 SW3U,SW3D는 스위칭 온("H") 상태를 유지한다. 스위칭 소자들 SW2D가 스위칭 오프된 경우, 제2 하부 셀 매트(cell mat 2 down)는 제2 상부 셀 매트(cell mat 2 up)로부터 분리되고, 이에 따라 액티브(active) 워드라인 WLB에 대응하는 제2 상부 셀 매트(cell mat 2 up)는 고속 셀로서 동작할 수 있다.
워드라인 WLA가 인에이블된 이후 도 12b에 도시된 바와 같이 제2 하부 셀 매트(cell mat 2 down)에 대응하는 워드라인 WLB가 인에이블되는 경우(1220), 제2 하부 셀 매트(cell mat 2 down)로부터 가까운 거리에 위치하는 센스 증폭기들, 즉 제2 상부 셀 매트(cell mat 2 up)의 하부 센스 증폭기들에 결합된 스위칭 소자들 SW2U,SW3D는 스위칭 오프("L")되고, 다른 스위칭 소자들 SW1D,SW3U는 스위칭 온("H") 상태를 유지하고, 다른 스위칭 소자들 SW1U,SW2D는 스위칭 온("H")된다. 스위칭 소자들 SW2U가 스위칭 오프된 경우, 제2 상부 셀 매트(cell mat 2 up)는 제2 하부 셀 매트(cell mat 2 down)로부터 분리되고, 이에 따라 액티브(active) 워드라인 WLB에 대응하는 제2 하부 셀 매트(cell mat 2 down)는 고속 셀로서 동작할 수 있다.
도 13은 본 출원의 실시 예에 따른 비대칭 비트라인 구조를 가지는 셀 매트를 위한 스위치 제어 동작을 도시하는 도면이다. 도 13은 도 12a에 도시된 스위칭 소자들 SW1U,SW1D,SW2U,SW2D,SW3U,SW3D의 스위치 제어 동작에 해당한다. 이러한 스위치 제어 동작은 도 6a에 도시된 컨트롤러 410에 의해 제어될 수 있다.
도 13을 참조하면, 스위칭 소자들 각각은 셀 매트 정보와 타이밍 지연부(timing delay unit)를 거친 셀 매트 정보를 입력하고, 입력된 정보에 응답하여 스위칭 동작을 수행할 수 있다. 예를 들어, 스위칭 소자 SW1U는 셀 매트 정보와 타이밍 지연부 131을 거친 셀 매트 정보를 입력하고, 입력된 정보에 응답하여 스위칭 동작을 수행할 수 있다.
액티브된 워드라인이 있는 경우, 스위칭 소자 SW2U는 워드라인 인에이블 셀 매트 정보와 타이밍 지연부 132를 거친 셀 매트 정보를 입력하고, 입력된 정보에 응답하여 스위칭 동작을 수행할 수 있다. 액티브된 워드라인이 있는 경우, 액티브된 워드라인을 기준으로 가장 가까운 위치에 있는 센스 증폭기에 연결된 비트라인의 먼 쪽을 연결하는 스위칭 소자들이 스위칭 오프될 수 있다. 예를 들어, 도 12a에 도시된 바와 같이 액티브된 워드라인을 기준으로 가장 가까운 위치에 있는 센스 증폭기 130-01에 연결된 비트라인의 먼쪽을 연결하는 스위칭 소자들 SW1U,SW2D가 "H"에서 "L"로 디스에이블된다.
도 14a 및 도 14b는 본 출원의 실시 예에 따른 셀 매트에서의 프리페치(pre-fetch) 동작을 도시하는 도면들이다.
도 14a를 참조하면, 셀 매트 1410은 노말 셀 1410A와 고속 셀 1410B를 포함할 수 있다. 셀 매트 1410와 데이터 패드 DQ 사이의 데이터 경로상에는 입/출력 센스 증폭기(input/output sense amplifier, IOSA)들 1420A,1420B와, 출력부 1430이 위치할 수 있다.
고속 셀 1410B는 앞서서 설명한 바와 같이 실시 예들에 따른 셀 매트내에 포함되는 스위칭 소자의 동작에 의해 데이터 액세스 속도가 빠르며, 데이터 패드까지의 물리적 거리가 상대적으로 짧은 셀을 의미한다. 반면에, 노말 셀 1410A는 데이터 액세스 속도와 데이터 패드까지의 물리적 거리가 보통인 셀을 의미한다.
센스 증폭기 1420A는 노말 셀 1410A에 대한 데이터를 증폭 및 출력하기 위한 센스 증폭기이다. 센스 증폭기 1420B는 고속 셀 1410B에 대한 데이터를 증폭 및 출력하기 위한 센스 증폭기이다. 출력부 1430은 센스 증폭기 1420A 및 센스 증폭기 1420B로부터의 데이터를 데이터 패드 DQ로 출력한다. 출력부 1430은 데이터 액세스 시간이 셀 매트 내의 위치마다 다르다는 점을 이용하여, 데이터 액세스가 빠른 고속 셀 1410B로부터의 데이터를 먼저 출력하고, 이후에 노말 셀 1410A로부터의 데이터를 출력한다. 대비적으로, 통상의 데이터 출력단의 파이프라인(pipeline)은 모든 데이터가 도착한 이후에 데이터 패드 DQ로 데이터를 시리얼(serial)하게 출력한다. 그러므로 전체 데이터 액세스 시간이 가장 느린 데이터 경로에 의해 제한될 수 있다.
그러나 도 14b에 도시된 바와 같이 출력부 1430은 데이터 액세스가 빠른 고속 셀 1410B로부터의 데이터를 먼저 출력하고(1442), 이후에 노말 셀 1410A로부터의 데이터를 출력한다(1444). 그러므로 출력부 1430은 전체 데이터 액세스 시간이 가장 느린 데이터 경로에 의해 제한되는 점을 해소할 수 있다.
도 15a는 본 출원의 실시 예에 따른 DRAM의 셀 매트의 구성을 도시하는 도면이다.
도 15a를 참조하면, DRAM은 제1 셀 매트(cell mat) CM1과, 제2 셀 매트 CM2와, 제3 셀 매트 CM3과, 제1 셀 매트 CM1과 제2 셀 매트 CM2의 사이에 결합되는 센스 증폭기(sense amplifier, SA)들 SA1,SA3,SA5와, 제2 셀 매트 CM2와 제3 셀 매트 CM3의 사이에 결합되는 SA들 SA0,SA2,SA4를 포함할 수 있다. 또한, DRAM은 센스 증폭기들 SA1,SA3,SA5와 제1 셀 매트 CM1의 사이에 결합되는 스위치들 SW120과, 센스 증폭기들 SA1,SA3,SA5와 제2 셀 매트 CM2의 사이에 결합되는 스위치들 SW210과, 센스 증폭기들 SA0,SA2,SA4와 제2 셀 매트 CM2의 사이에 결합되는 스위치들 SW220과, 센스 증폭기들 SA0,SA2,SA4와 제3 셀 매트 CM3의 사이에 결합되는 스위치들 SW310을 더 포함할 수 있다.
제1 셀 매트 CM1은 워드라인 SWL_CD와 비트라인들의 사이에 결합되는 다수의 하부 셀들 CM1D와, 다수의 워드라인들 SWL0-SWL2와 비트라인들의 사이에 결합되는 다수의 중심부 셀들 CM1C을 포함할 수 있다. 다수의 중심부 셀들 CM1C는 노말 셀들이고, 다수의 하부 셀들 CM1D는 클로닝 셀(cloning cell)들일 수 있다. 여기서는 예시적으로 다수의 중심부 셀들 CM1C가 노말 셀들만을 포함하는 것으로 도시하고 있지만, 다수의 중심부 셀들 CM1C는 도 11a 또는 도 11b에 도시된 바와 같이 노말 셀들과 고속 셀들을 포함하는 형태일 수도 있다.
스위치들 SW120은 센스 증폭기 SA1,SA3,SA5와 제1 셀 매트 CM1의 클로닝 셀 사이에 결합되는 스위치들과, 센스 증폭기 SA1,SA3,SA5와 제1 셀 매트 CM1의 노말 셀 사이에 결합되는 스위치들을 포함할 수 있다. 예를 들어, 스위치들 SW120은 센스 증폭기 SA1과 제1 셀 매트 CM1의 클로닝 셀 사이에 결합되는 스위치 SW11과, 센스 증폭기 SA1과 제1 셀 매트 CM1의 노말 셀 사이에 결합되는 스위치 SW12를 포함할 수 있다. 즉, 스위치 SW11은 센스 증폭기 SA1과 제1 셀 매트 CM1의 클로닝 셀 사이를 연결하기 위한 구성요소이고, 스위치 SW12는 센스 증폭기 SA1과 제1 셀 매트 CM1의 노말 셀 사이를 연결하기 위한 구성요소이다. 제2 셀 매트 CM2는 워드라인 SWL_CU와 비트라인들의 사이에 결합되는 다수의 상부 셀들 CM2U와, 다수의 워드라인들 SWL0-SWL3과 비트라인들의 사이에 결합되는 다수의 중심부 셀들 CM2C와, 워드라인 SWL_CD와 비트라인들의 사이에 결합되는 다수의 하부 셀들 CM2D를 포함할 수 있다. 다수의 중심부 셀들 CM2C는 노말 셀들이고, 다수의 상부 셀들 CM2U와 다수의 하부 셀들 CM2D는 클로닝 셀(cloning cell)들일 수 있다. 여기서는 예시적으로 다수의 중심부 셀들 CM2C가 노말 셀들만을 포함하는 것으로 도시하고 있지만, 다수의 중심부 셀들 CM2C는 도 11a 또는 도 11b에 도시된 바와 같이 노말 셀들과 고속 셀들을 포함하는 형태일 수도 있다.
스위치들 SW210은 센스 증폭기 SA1,SA3,SA5와 제2 셀 매트 CM2의 클로닝 셀 사이에 결합되는 스위치들과, 센스 증폭기 SA1,SA3,SA5와 제2 셀 매트 CM2의 노말 셀 사이에 결합되는 스위치들을 포함할 수 있다. 예를 들어, 스위치들 SW210은 센스 증폭기 SA1과 제2 셀 매트 CM2의 노말 셀 사이에 결합되는 스위치 SW21과, 센스 증폭기 SA1과 제2 셀 매트 CM2의 클로닝 셀 사이에 결합되는 스위치 SW22를 포함할 수 있다. 즉, 스위치 SW21은 센스 증폭기 SA1과 제2 셀 매트 CM2의 노말 셀 사이를 연결하기 위한 구성요소이고, 스위치 SW22는 센스 증폭기 SA1과 제2 셀 매트 CM2의 클로닝 셀 사이를 연결하기 위한 구성요소이다.
스위치들 SW220은 센스 증폭기 SA0,SA2,SA4와 제2 셀 매트 CM2의 클로닝 셀 사이에 결합되는 스위치들과, 센스 증폭기 SA0,SA2,SA4와 제2 셀 매트 CM2의 노말 셀 사이에 결합되는 스위치들을 포함할 수 있다. 예를 들어, 스위치들 SW220은 센스 증폭기 SA0과 제2 셀 매트 CM2의 클로닝 셀 사이에 결합되는 스위치 SW26과, 센스 증폭기 SA0과 제2 셀 매트 CM2의 노말 셀 사이에 결합되는 스위치 SW27을 포함할 수 있다. 즉, 스위치 SW26은 센스 증폭기 SA0과 제2 셀 매트 CM2의 클로닝 셀 사이를 연결하기 위한 구성요소이고, 스위치 SW27은 센스 증폭기 SA0과 제2 셀 매트 CM2의 노말 셀 사이를 연결하기 위한 구성요소이다.
제3 셀 매트 CM3은 워드라인 SWL_CU와 비트라인들의 사이에 결합되는 다수의 상부 셀들 CM3U와, 다수의 워드라인들 SWL0-SWL2와 비트라인들의 사이에 결합되는 다수의 중심부 셀들 CM3C를 포함할 수 있다. 다수의 중심부 셀들 CM3C는 노말 셀들이고, 다수의 상부 셀들 CM3U는 클로닝 셀(cloning cell)들일 수 있다. 여기서는 예시적으로 다수의 중심부 셀들 CM3C가 노말 셀들만을 포함하는 것으로 도시하고 있지만, 다수의 중심부 셀들 CM3C는 도 11a 또는 도 11b에 도시된 바와 같이 노말 셀들과 고속 셀들을 포함하는 형태일 수도 있다.
스위치들 SW310은 센스 증폭기 SA0,SA2,SA4와 제3 셀 매트 CM3의 클로닝 셀 사이에 결합되는 스위치들과, 센스 증폭기 SA0,SA2,SA4와 제3 셀 매트 CM3의 노말 셀 사이에 결합되는 스위치들을 포함할 수 있다. 예를 들어, 스위치들 SW310은 센스 증폭기 SA0과 제3 셀 매트 CM3의 노말 셀 사이에 결합되는 스위치 SW31과, 센스 증폭기 SA0과 제3 셀 매트 CM3의 클로닝 셀 사이에 결합되는 스위치 SW32를 포함할 수 있다. 즉, 스위치 SW31은 센스 증폭기 SA0과 제3 셀 매트 CM3의 노말 셀 사이를 연결하기 위한 구성요소이고, 스위치 SW32는 센스 증폭기 SA0과 제3 셀 매트 CM3의 클로닝 셀 사이를 연결하기 위한 구성요소이다.
다양한 실시 예들에 있어서, 셀 매트들에 포함되는 클로닝 셀들은 센스 증폭기로부터 상대적으로 가까운 거리에 위치할 수 있으며, 노말 셀들은 센스 증폭기로부터 상대적으로 먼 거리에 위치할 수 있다. 만약 센스 증폭기로부터 먼 거리에 위치하는 노말 셀로부터 데이터 액세스가 아닌, 센스 증폭기로부터 가까운 거리에 위치하는 클로닝 셀로부터 데이터 액세스를 가능하게 한다면, 데이터 액세스 속도를 보다 빠르게 할 수 있으며, 또한 비트라인 로딩을 최소화하여 파워 소모도 절감할 수 있을 것이다.
도 15b 내지 도 15d를 참조하면, 본 출원의 실시 예에 따른 도 15a에 도시된 바와 같은 DRAM의 셀 매트에서의 클로닝(cloning) 동작이 도시되어 있다. 여기서는 예시적으로 노말 셀들 CM2C와 클로닝 셀들 CM2U를 포함하는 셀 매트 CM2에서의 클로닝 동작만이 설명될 것이지만, 다른 클로닝 셀들에 의한 동작도 유사하게 수행될 수 있음에 유의하여야 한다. 클로닝 동작은 센스 증폭기로부터 먼 거리에 위치하는 노말 셀로부터 데이터 액세스가 아닌, 센스 증폭기로부터 가까운 거리에 위치하는 클로닝 셀로부터 데이터 액세스를 가능하게 하기 때문에, 데이터 액세스 속도를 보다 빠르게 할 수 있으며, 또한 비트라인 로딩을 최소화하여 파워 소모도 절감할 수 있다.
도 15b를 참조하면, 셀 매트 CM2에 포함되는 셀들 중에서, 센스 증폭기 SA1으로부터 상대적으로 먼 거리에 위치하는 노말 셀들 CM2C에 데이터가 저장될 수 있다. 예를 들어, 스위칭 온 상태의 스위치 SW21을 통하여, 노말 셀들 CM2C 중에서 워드라인 SWL1에 대응하는 셀에 데이터가 저장될 수 있다(1510).
도 15c를 참조하면, 스위칭 온 상태의 스위치 SW21 및 스위치 SW22를 통하여, 노말 셀들 CM2C 중에서 워드라인 SWL1에 대응하는 셀에 저장된 데이터는 셀 매트 CM2에 포함되는 셀들 중에서 센스 증폭기 SA1으로부터 상대적으로 가까운 거리에 위치하는 클로닝 셀들 CM2U 중의 일부 셀에 클로닝(cloning)될 수 있다(1520). 다양한 실시 예들에서, 데이터의 클로닝은 데이터의 복사(copy) 또는 이동(moving)을 의미하며, 클로닝되는 데이터는 자주 사용되는 페이지(page) 데이터와 같이 미리 설정된 데이터 또는 모니터링된 셀의 데이터일 수 있다. 도 15c에서는 클로닝이 데이터의 복사에 해당하는 것으로 도시되고 있지만, 클로닝이 데이터의 이동에 해당하는 것으로 도시될 수도 있다.
도 15d를 참조하면, 클로닝 이후에 해당 모니터링된 노말 셀의 데이터에 대한 액세스 요청이 수신되는 경우, 해당 데이터는 노말 셀들 CM2C로부터 액세스되는 대신에 클로닝 셀들 CM2U로부터 액세스될 수 있다(1530). 즉, 스위칭 온 상태의 스위치 SW22를 통하여 센스 증폭기 SA1으로부터 상대적으로 가까운 거리에 위치하는 클로닝 셀들 CM2U 중의 일부 셀에 저장된 클로닝된 데이터가 액세스될 수 있다. 이와 같은 클로닝 데이터 처리는 센스 증폭기로부터 먼 거리에 위치하는 노말 셀로부터 데이터 액세스가 아닌, 센스 증폭기로부터 가까운 거리에 위치하는 클로닝 셀로부터 데이터 액세스를 가능하게 하므로, 데이터 액세스 속도를 보다 빠르게 할 수 있으며, 또한 비트라인 로딩을 최소화하여 파워 소모도 절감할 수 있다.
전술한 바와 같이, 본 출원의 실시 예들은 메모리 블레이드와 같은 통합 메모리 디바이스에 포함될 수 있는 다수의 DRAM들 중 어느 한 DRAM 내부의 셀 매트 내에서 센스 증폭기에 상대적으로 가까운 거리에 위치하는 근접 셀과 먼 거리에 위치하는 원거리 셀을 스위칭 소자를 이용하여 구분 및 분리할 수 있다. 이와 같이 원거리 셀을 근접 셀로부터 분리하는 경우, 처리 속도의 개선 및 리프레시 파워의 감소를 기대할 수 있으며, 결과적으로 통합 메모리 디바이스의 성능을 개선할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (23)

  1. 다수의 메모리들; 및
    호스트로부터의 요청에 응답하여 상기 다수의 메모리들 중에서 고속 데이터 처리를 위한 제1 메모리를 선택하고, 노말 데이터 처리를 위한 제2 메모리를 선택하는 컨트롤러를 포함하고,
    상기 제1 메모리는,
    센스 증폭기;
    상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀과, 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀을 포함하는 적어도 하나의 셀 매트; 및
    상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 포함하고,
    상기 컨트롤러는,
    상기 요청에 응답하여 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록 상기 스위칭 소자를 제어하는, 통합 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 적어도 하나의 메모리는, 동적 램(dynamic random access memory, DRAM)을 포함하는, 통합 메모리 디바이스.
  3. 청구항 2에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 동일한, 통합 메모리 디바이스.
  4. 청구항 2에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 서로 다른, 통합 메모리 디바이스.
  5. 청구항 2에 있어서, 상기 제1 메모리는,
    상기 제1 영역의 셀로부터 데이터와 상기 제2 영역의 셀로부터의 데이터를 데이터 경로상으로 순차적으로 출력하고, 상기 제1 영역의 셀로부터 데이터를 상기 제2 영역의 셀로부터의 데이터의 수신이 완료되기 이전에 출력하는 출력부를 더 포함하는, 통합 메모리 디바이스.
  6. 청구항 5에 있어서, 상기 제1 메모리는,
    상기 제1 영역의 셀로부터의 데이터를 수신 및 증폭하여 상기 출력부로 출력하는 제1 증폭기; 및
    상기 제2 영역의 셀로부터의 데이터를 수신 및 증폭하여 상기 출력부로 출력하는 제2 증폭기를 더 포함하는, 통합 메모리 디바이스.
  7. 청구항 2에 있어서, 상기 컨트롤러는,
    상기 제2 영역의 셀에 대한 데이터 중 미리 설정된 데이터를 상기 제1 영역의 셀로 이동시켜 클로닝(cloning)하고,
    상기 설정된 데이터에 대한 요청시 상기 제1 영역의 셀에 클로닝된 데이터를 액세스하는, 통합 메모리 디바이스.
  8. 청구항 7에 있어서, 상기 설정된 데이터는 자주 사용되는 데이터로서 모니터링된 셀의 데이터를 포함하는, 통합 메모리 디바이스.
  9. 청구항 2에 있어서, 상기 요청은, 고속 처리 또는 적은 파워 소모에 대응하는 요청을 포함하는, 통합 메모리 디바이스.
  10. 다수의 메모리들; 및 컨트롤러를 포함하고, 상기 다수의 메모리들 중에서 적어도 하나의 메모리는, 센스 증폭기; 및 상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀과, 상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀을 포함하는 적어도 하나의 셀 매트를 포함하는 통합 메모리 디바이스의 동작 방법에 있어서:
    호스트로부터의 요청을 수신하는 과정; 및
    상기 요청에 응답하여 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록, 상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하는 스위칭 소자를 제어하는 과정을 포함하는, 방법.
  11. 청구항 10에 있어서, 상기 적어도 하나의 메모리는, 동적 램(dynamic random access memory, DRAM)을 포함하는, 방법.
  12. 청구항 11에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 동일한, 방법.
  13. 청구항 11에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 서로 다른, 방법.
  14. 청구항 11에 있어서, 상기 제1 영역의 셀로부터 데이터와 상기 제2 영역의 셀로부터의 데이터를 데이터 경로상으로 순차적으로 출력하는 과정을 더 포함하고,
    상기 제1 영역의 셀로부터 데이터를 상기 제2 영역의 셀로부터의 데이터의 수신이 완료되기 이전에 출력하는, 방법.
  15. 청구항 11에 있어서,
    상기 제2 영역의 셀에 대한 데이터 중 미리 설정된 데이터를 상기 제1 영역의 셀로 이동시켜 클로닝(cloning)하는 과정; 및
    상기 설정된 데이터에 대한 요청시 상기 제1 영역의 셀에 클로닝된 데이터를 액세스하는 과정을 더 포함하는, 방법.
  16. 청구항 15에 있어서, 상기 설정된 데이터는 자주 사용되는 데이터로서 모니터링된 셀의 데이터를 포함하는, 방법.
  17. 청구항 11에 있어서, 상기 요청은, 고속 처리 또는 적은 파워 소모에 대응하는 요청을 포함하는, 방법.
  18. 다수의 워드라인들과 다수의 비트라인들의 사이에 결합되는 다수의 셀들을 포함하는 다수의 셀 매트들; 및
    상기 다수의 셀 매트들 사이에 결합되는 다수의 센스 증폭기들을 포함하고,
    상기 다수의 셀 매트들 중에서 적어도 하나의 셀 매트는,
    상기 센스 증폭기로부터 제1 거리에 위치하는 적어도 하나의 제1 영역의 셀;
    상기 센스 증폭기로부터 상기 제1 거리보다 상대적으로 먼 제2 거리에 위치하는 적어도 하나의 제2 영역의 셀; 및
    상기 제1 영역의 셀과 상기 제2 영역의 셀의 사이에 위치하며, 상기 제1 영역의 셀이 상기 센스 증폭기에 결합되고, 상기 제2 영역의 셀이 상기 센스 증폭기에 비결합되도록 제어되는 스위칭 소자들을 포함하는, 메모리 디바이스.
  19. 청구항 18에 있어서, 상기 각 센스 증폭기들에 결합되는 비트라인들은 비대칭 구조를 가지는, 메모리 디바이스.
  20. 청구항 19에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 동일한, 메모리 디바이스.
  21. 청구항 19에 있어서, 상기 제1 영역의 셀의 수와 상기 제2 영역의 셀의 수는 서로 다른, 메모리 디바이스.
  22. 청구항 19에 있어서, 상기 제1 영역의 셀로부터 데이터와 상기 제2 영역의 셀로부터의 데이터를 데이터 경로상으로 순차적으로 출력하고, 상기 제1 영역의 셀로부터 데이터를 상기 제2 영역의 셀로부터의 데이터의 수신이 완료되기 이전에 출력하는 출력부를 더 포함하는, 메모리 디바이스.
  23. 청구항 22에 있어서, 상기 제1 영역의 셀로부터의 데이터를 수신 및 증폭하여 상기 출력부로 출력하는 제1 증폭기; 및
    상기 제2 영역의 셀로부터의 데이터를 수신 및 증폭하여 상기 출력부로 출력하는 제2 증폭기를 더 포함하는, 메모리 디바이스.
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