KR20190046963A - 하전-입자 멀티-빔렛 리소그래피 시스템을 이용한 고유한 칩들의 제작 - Google Patents

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KR20190046963A
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마르셀 니콜라스 야코부스 반 커빈크
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마르코 장-자코 빌란트
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마퍼 리쏘그라피 아이피 비.브이.
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Abstract

무마스크 패턴 기록기를 이용하는 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들을 제조하는 방법으로서, 빔렛 제어 데이터는 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기를 제어하기 위하여 생성된다. 빔렛 제어 데이터는 웨이퍼로부터 제조될 전자 디바이스들을 위한, 비아들과 같은 복수의 구조체들을 정의하는 설계 레이아웃 데이터, 및 설계 레이아웃 데이터의 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터에 기초하여 생성되고, 선택 데이터는 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 정의한다. 빔렛 제어 데이터에 따른 웨이퍼의 노출은 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착된다.

Description

하전-입자 멀티-빔렛 리소그래피 시스템을 이용한 고유한 칩들의 제작
[0001] 발명은 반도체 칩들과 같은 전자 디바이스들을 제조, 즉, 제작하는 방법에 관한 것이다. 더 구체적으로, 발명은 하전 입자 멀티-빔렛 리소그래피 머신(charged particle multi-beamlet lithography machine)을 이용한 고유한 칩들의 제작에 관한 것이고, 여기서, 칩들의 고유성은 칩들 상의 비아(via) 구조체들과 같은 구조체들에 의해 정의된다. 결과적으로, 발명은 동일하게, 이 새로운 제조 방법을 이용하여 생산된 고유한 칩들 뿐만 아니라, "팹(fab)들", 즉, 이 신규한 방법을 적용하는 제조 설비들, 및 개선된 제조 방법을 실행하기 위하여 적응된 무마스크 리소그래픽 노출 시스템(maskless lithographic exposure system)에 관한 것이다. 발명은 추가로, 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기(maskless pattern writer)를 제어하기 위한 빔렛 제어 데이터(beamlet control data)를 생성하기 위한 컴퓨터-구현된 방법에 관한 것이다. 발명은 또한, 빔렛 제어 데이터의 생성에서 이용된 선택 데이터를 생성하기 위한 컴퓨터-구현된 방법에 관한 것이다. 발명은 추가로, 컴퓨터 구현된 방법들에 관련된 데이터 프로세싱 시스템들, 컴퓨터 프로그램 제품들, 및 컴퓨터-판독가능 저장 매체들에 관한 것이다.
[0002] 반도체 산업에서, 리소그래피 시스템(lithography system)들은 전형적으로, 반도체 칩들로서 통상적으로 지칭된, 실리콘 웨이퍼 상에서 형성된 집적 회로들의 형태로 이러한 전자 디바이스들을 생성, 즉, 제작하기 위하여 이용된다. 포토리소그래피(photolithography)는 제조 프로세스의 일부로서, 희망된 회로 구조체들을 표현하는 패턴의 이미지를 실리콘 웨이퍼 상으로 투영하기 위하여 재이용가능한 광학 마스크들을 사용한다. 마스크는 실리콘 웨이퍼의 상이한 부분들 상에서 그리고 후속 웨이퍼들 상에서 동일한 회로 구조체들을 이미징하기 위하여 반복적으로 이용되어, 일련의 동일한 칩들이 각각의 웨이퍼로 제작되고, 각각의 칩이 동일한 회로 설계를 가지는 것으로 귀착된다.
[0003] 현대에는, 데이터 보안성, 추적가능성, 및 위조-방지(anti-counterfeiting)에 관련되는 다양한 기술들이 고유한 회로들 또는 코드들을 가지는 고유한 칩들, 또는 칩들의 다양성을 위한 다른 고유한 하드웨어 특징들에 대한 증가하는 필요성을 생성한다. 이러한 고유한 칩들은 알려져 있고, 칩이 진정하게 고유할 것을 요구하는 모호한 방식으로 보안성 관련된 동작을 종종 구현한다. 알려진 고유한 칩들은 전형적으로, 예컨대, 마스크 기반 리소그래피를 이용하여 일련의 동일한 칩들을 제조하고, 그 다음으로, 제조 후에, 칩에서의 소정의 접속들을 파열시킴으로써, 또는 소정의 특징들의 검사 및 제어 시에 칩의 고유성을 나중에 평가함으로써, 칩의 제조 후에 실현된다. 이 프로세스에서 이용된 마스크들은 생산하기가 고가이고, 각각의 단일 칩을 위한 고유한 마스크를 제조하는 것은 명확하게 너무 많이 고가이고, 이 이유로, 마스크 기반 포토리소그래피는 고유한 칩들을 제작하기 위하여 부적당한 것으로 고려된다.
[0004] 이 때문에, 고유한 칩들을 생성하는 목적을 위하여 무마스크 리소그래피(maskless lithography)를 사용하는 것이 제안되었다. 무마스크 리소그래피로, 마스크가 이용되지 않고, 그 대신에, 회로 설계를 표현하는 요구된 패턴은 무마스크 리소그래피 시스템에 의해 노출될 타겟, 예컨대, 웨이퍼로 전사(transfer)될 회로 설계 레이아웃을 포함하는 GDSII 또는 OASIS 파일과 같은 데이터 파일의 형태로 무마스크 리소그래피 시스템으로 입력된다.
[0005] 무마스크 리소그래피 및 데이터 입력 시스템은 본 발명의 출원인의 명의로 WO 2010/134026에서 개시되어 있다. WO 2010/134026는 이로써 그 전체적으로 참조로 편입된다. 개시된 무마스크 시스템은 전자 빔렛들과 같은 하전 입자 빔렛들을 직접적으로 이용하여 패턴들을 웨이퍼들 상으로 기록한다. 각각의 칩을 노출하기 위한 희망된 패턴은 마스크 대신에, 데이터로서 표현되므로, 고유한 칩들의 제조를 위하여 이러한 시스템을 사용하는 것이 가능해진다. 생성될 고유한 전자 디바이스들 또는 칩들을 표현하는, 노출 시스템으로 입력되는 패턴 데이터는 생성될 각각의 고유한 전자 디바이스를 위한 상이한 GDSII 입력 파일을 이용함으로써 고유하게 될 수도 있다.
[0006] 양자 모두 본 발명의 출원인에게 양도되고 이로써 그 전체적으로 참조로 편입된 WO 2011/117253 및 WO 2011/051301은 하전 입자 리소그래피 시스템을 이용하여 생성될 수 있는 전자 디바이스들 또는 칩들의 다양한 예들을 개시한다.
[0007] 즉, 알려진 무마스크 노출 시스템을 이용하여 보안성 있는, 적어도 고유한 디바이스들을 생성하는 단순한 방법은 그러나, 최적화되지 않을 수 있고, 고유한 전자 디바이스들을 보안성 있게 생산하도록 적어도 적응되지 않을 수 있다. 불리하게도, 이와 연관된 GDSII 또는 OASIS 파일들의 프로세싱은 전형적으로, 리소그래피 시스템의 조작자의 동작들의 외부에서 수행된다. 또한, 프로세싱된 GDSII/OASIS 파일들은 더 긴 시간의 주기 동안에 이용될 수도 있고 저장될 수도 있다. 전자 디바이스 또는 칩의 고유성이 전형적으로 데이터 보안성, 추적가능성, 및 위조-방지 응용들을 위하여 이용될 것이므로, 보안성의 이유들로 고유한 전자 디바이스들 또는 칩들의 생성에서 이용된 고유한 비아 설계 데이터의 노출 및 노출 시간을 최소화하는 것은 본 발명의 기초적인 통찰력 및 사실상 일부에 따르면, 바람직한 것으로 간주된다.
[0008] 본 발명은 상이한 칩들에서의 상이한 구조체들을 구현함으로써 고유한 전자 회로들의 제조를 위한 해결책을 제공하고, 여기서, 칩들의 생성에서 이용될 특정 구조체들의 공개 노출(public exposure)은 최소화될 수 있다. 이러한 구조체들의 비 제한적인 예들은 비아들로서 또한 알려진, 금속 층들 사이의 접속들, 예컨대, 컨택 층에서의 금속 층과 게이트 사이의 접속들, 국소적 상호접속 층에서의 접속들, 및 트랜지스터 또는 다이오드의 소정의 부분들의 P 또는 N 주입물(implant)들이다. 칩들을 고유하게 하는 하나의 방법은 상이한 칩들에서의 상이한 구조체들을 구현하는 것에 의한 것이다. 예를 들어, 비아들의 수 및 비아들의 위치는 각각의 칩에 대하여 상이할 수도 있다. 비아들에 의해 이와 같이 생성된 상이한 경로들은 동일한 데이터 입력이 각각의 칩을 위한 상이한 데이터 출력들을 생성하는 칩들로 제시되는 것으로 귀착된다. 이에 관하여, 전자 디바이스의 레이아웃에서의 특정 부분에 대하여, 선택 데이터는 비아들의 어느 것이 칩에서 인에이블(enable)되어야 하는지를 정의하기 위하여 제공되어, 칩에서의 개별화된 에어리어(area)로 귀착된다.
[0009] 칩 또는 칩들의 배치(batch)를 개별화하기 위하여 그로부터 선택이 행해져야 하는 모든 가능한 구조체들은 일반적인 설계 레이아웃 데이터, 예컨대, GDSII 또는 OASIS 파일의 일부일 수 있다. 선택가능한 구조체들의 위치들은 위치 메타 데이터(location meta data)로서 제공될 수 있다. 특정 부분은 위치 메타 데이터 및 선택 데이터에 기초하여 전자 디바이스들의 상이한 서브세트(subset)들을 위한 구조체들의 상이한 세트들을 인에이블함으로써 개별화될 수 있다. 구조체들의 선택은 무마스크 리소그래픽 노출 시스템에 근접한 또는 무마스크 리소그래픽 노출 시스템 내에서의 늦은 프로세싱 스테이지(late processing stage)에서 행해질 수 있음으로써, 전자 디바이스를 개별화하기 위하여 이용된 특정 구조체들의 공개 노출을 최소화할 수 있다.
[0010] 무마스크 리소그래피 프로세스가 금속 층들 사이의 접속들과 같은 비-공통적인(non-common) 구조체들을 형성하기 위하여 이용될 경우에, 이것들은 이중 비아를 형성하기 위하여 2 개의 전도 비아를 병합함으로써 형성될 수도 있다.
[0011] 발명의 양태에 따르면, 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들을 제조하는 방법이 제안된다. 무마스크 리소그래픽 노출 시스템은 무마스크 패턴 기록기(maskless pattern writer)를 이용할 수 있다. 방법은 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하는 단계를 포함할 수 있다. 빔렛 제어 데이터는 웨이퍼로부터 제조될 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터에 기초하여 생성될 수 있다. 빔렛 제어 데이터는 설계 레이아웃 데이터의 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터에 추가로 기초하여 생성될 수 있고, 선택 데이터는 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 정의할 수 있다. 빔렛 제어 데이터에 따른 웨이퍼의 노출은 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착될 수 있다.
[0012] 발명의 양태에 따르면, 빔렛 제어 데이터를 생성하기 위한 컴퓨터-구현된 방법이 제안된다. 빔렛 제어 데이터에 따른 웨이퍼의 노출이 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착되도록, 빔렛 제어 데이터는 무마스크 패턴 기록기를 이용하는 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기를 제어하기 위하여 이용될 수 있다. 방법은 웨이퍼로부터 제조될 전자 디바이스들의 복수의 구조체들을 정의하는 설계 레이아웃 데이터를 수신하는 단계를 포함할 수 있다. 방법은 설계 레이아웃 데이터의 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터를 수신하는 단계를 더 포함할 수 있다. 선택 데이터는 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 정의할 수 있다. 방법은 수신된 설계 레이아웃 데이터 및 수신된 선택 데이터에 기초하여 빔렛 제어 데이터를 생성하는 단계를 더 포함할 수 있다.
[0013] 무마스크 패턴 기록기는 무마스크 패턴 기록기에 기초한 래스터 스캐닝(raster scanning)일 수도 있고, 이 경우에, 빔렛 제어 데이터는 패턴 비트맵 데이터(pattern bitmap data)의 형태를 취할 수도 있다. 무마스크 패턴 기록기는 무마스크 패턴 기록기에 기초한 벡터 스캐닝(vector scanning)일 수도 있고, 이 경우에, 빔렛 제어 데이터는 벡터 스캐닝을 위하여 적당한 방식으로 포맷(format)될 수도 있다.
[0014] 전자 디바이스들은 구조체들의 상이한 세트들을 인에이블함으로써, 예컨대, 전자 디바이스들의 각각에서 상이한 비아들을 생성함으로써 개별화될 수 있거나 고유하게 될 수 있다.
[0015] 유리하게도, 방법은 전자 디바이스들의 개별화된 에어리어의 생성이 무마스크 리소그래픽 노출 시스템의 동작들 내에서 유지되는 것을 가능하게 하고, 개별화된 에어리어의 설계 데이터의 공개 노출 시간이 최소화된다. 유리한 부작용은 설계 레이아웃 데이터가 다수의 칩들의 생성을 위하여 재이용될 수 있다는 점에서, 요구된 프로세싱 파워(processing power) 및 메모리가 낮게 유지될 수도 있다는 것이고, 여기서, 고유한 칩들을 생성하는 알려진 방법을 사용하는 것은 각각의 고유한 칩을 위한 레이아웃 데이터, 및 이에 따라, 제조된 각각의 고유한 칩 설계를 위한 용량 및 프로세싱 시간을 요구한다.
[0016] 실시예에서, 설계 레이아웃 데이터는 전자 디바이스들의 전부에 대하여 적용가능한 구조체들을 정의하는 공통적인 설계 레이아웃 데이터를 포함할 수 있다. 설계 레이아웃 데이터는 선택 데이터에 따라 구조체들의 상이한 세트가 선택가능한, 전자 디바이스들 중 소정의 디바이스들에 대하여 적용가능한 구조체들을 정의하는 비-공통적인 설계 레이아웃 데이터를 더 포함할 수 있다. 이에 따라, 구조체들은 전자 디바이스의 공통적인 부분에서, 그리고 개별화된 에어리어에서 위치될 수 있다.
[0017] 실시예에서, 선택 데이터는 전자 디바이스들의 각각에 대하여, 빔렛 제어 데이터가 설계 레이아웃 데이터에서 정의된 구조체들 중의 하나 이상을 정의하는 데이터를 포함하거나 포함하지 않는지 여부를 특정할 수 있다.
[0018] 선택 데이터는 빔렛 제어 데이터에서 포함되어야 하거나 포함되지 않아야 할 설계 레이아웃 데이터에서 정의된 구조체들의 개별적인 것들을 특정하기 위하여 단일 비트를 이용할 수도 있다. 유리하게도, 이것은 선택 데이터의 크기를 최소화하였다.
[0019] 빔렛 제어 데이터는 설계 레이아웃 데이터에서 정의된 구조체들의 선택된 서브세트를 표현하는 비트맵 데이터를 포함할 수도 있고, 설계 레이아웃 데이터에서 정의된 구조체들의 비-선택된 것들을 표현하는 비트맵 데이터를 포함하지 않을 수도 있다.
[0020] 구조체들의 선택된 서브세트는 선택 데이터에서의 선택을 위하여 표시된 구조체들을 포함할 수도 있고, 구조체들의 비-선택된 것들은 선택 데이터에서의 선택을 위하여 표시되지 않은 구조체들을 포함할 수도 있다.
[0021] 빔렛 제어 데이터는 필드(field) 당 한 번 생성될 수도 있다.
[0022] 실시예에서, 설계 레이아웃 데이터는 선택 데이터에 따라 선택가능한 구조체들을 정의하는 설계 레이아웃 데이터를 오직 포함한다. 이 경우에, 광학적 리소그래피(optical lithography)는 무마스크 리소그래피와 함께 적용될 수도 있고, 여기서, 전자 디바이스들의 공통적인 부분들은 포토리소그래피를 이용하여 생성된다. 전자 디바이스의 개별화된 에어리어는 그 다음으로, 위에서 설명된 바와 같이 생성된다.
[0023] 실시예에서, 방법은 제1 네트워크 경로를 통해 설계 레이아웃 데이터를 수신하는 단계, 및 제1 네트워크 경로와는 별도인 제2 네트워크 경로를 통해 선택 데이터를 수신하는 단계를 더 포함할 수 있다. 이것은 상이한 소스(source)들로부터의 설계 레이아웃 데이터 및 선택 데이터의 제공을 가능하게 한다. 전형적으로, 선택 데이터는 팹의 제조부 내의 블랙 박스 디바이스(black box device)로부터와 같이, 무마스크 리소그래픽 노출 시스템에 외부적인 소스로부터 수신될 것이다.
[0024] 예를 들어, GDSII 또는 OASIS 데이터 파일의 형태인 설계 레이아웃 데이터는 전형적으로, 다량의 데이터에 관련되는 반면, 선택 데이터는 상대적으로 작은 파일의 형태를 취할 수도 있으므로, 제1 네트워크 경로는 제2 네트워크 경로보다 더 높은 데이터 송신 대역폭을 가질 수도 있다. 제1 네트워크 경로는 예를 들어, 섬유 광학(fiber optics) 네트워크 접속들에 기초한다. 제2 네트워크 경로는 예를 들어, cat6 이더넷(Ethernet) 네트워크 접속들에 기초한다.
[0025] 실시예에서, 빔렛 제어 데이터를 생성하는 단계는 추가적으로, 위치 메타 데이터에 기초할 수 있다. 위치 메타 데이터는 설계 레이아웃 데이터에서 정의된 구조체들의 위치들을 특정할 수 있다. 위치 메타 데이터는 이에 따라, 설계 레이아웃에서의 구조체들의 위치들을 식별하는 반면, 선택 데이터는 어느 구조체들이 전자 디바이스의 생성을 위하여 빔렛 제어 데이터 내에 포함되어야 하는지를 식별한다. 유리하게도, 선택 데이터 및 위치 메타 데이터의 크기는 전형적으로, 설계 레이아웃 데이터와 비교하여 작아서, 상대적으로 낮은 대역폭 및 낮은 비용의 네트워크 접속들을 이용하여, 예컨대, cat6 이더넷에 기초하여, 무마스크 리소그래픽 노출 시스템으로의 위치 메타 데이터 및 선택 데이터의 제공을 가능하게 한다.
[0026] 실시예에서, 설계 레이아웃 데이터에서 정의된 구조체들 중의 하나 이상은 양자의 위치 메타 데이터 및 선택 데이터에 기초하여 빔렛 제어 데이터 내에 포함되도록 선택될 수 있다.
[0027] 설계 레이아웃 데이터는 위치 메타 데이터를 포함할 수도 있다. 이에 따라, 위치 메타 데이터는 설계 레이아웃 데이터와 함께, 무마스크 리소그래픽 노출 시스템에서 수신될 수도 있다. 위치 메타 데이터는 설계 레이아웃 데이터와 함께 내장될 수도 있거나, 별도의 파일로서 수신될 수도 있다.
[0028] 대안적으로, 위치 메타 데이터는 설계 레이아웃 데이터와는 별도로 수신될 수도 있다. 이에 따라, 위치 메타 데이터는 상이한 네트워크 루트(route)들을 통해 수신될 수도 있고 및/또는 무마스크 리소그래픽 노출 시스템의 상이한 서브시스템들로 어드레싱될 수도 있다. 위치 메타 데이터는 선택 데이터와 함께 수신될 수도 있다.
[0029] 선택 데이터는 고유한 전자 디바이스들을 생성하는 프로세스에서 팹 내에서의 추가적인 데이터 보안성을 제공하기 위하여 암호화된 형태로 수신될 수도 있다.
[0030] 빔렛 제어 데이터는 고유한 전자 디바이스들을 생성하는 프로세스에서 팹 내에서의 추가적인 데이터 보안성을 제공하기 위하여 암호화될 수도 있다.
[0031] 실시예에서, 방법은 위치 메타 데이터 및 선택 데이터에 기초하여 와이프 아웃 마스크 데이터(wipe out mask data)를 생성하는 단계를 더 포함할 수 있다. 빔렛 제어 데이터의 생성은 설계 레이아웃 데이터로부터 비 선택된 구조체들을 삭제하기 위하여 와이프 아웃 마스크 데이터를 설계 레이아웃 데이터 또는 설계 레이아웃 데이터의 파생물과 병합하는 단계를 포함할 수 있다.
[0032] 실시예에서, 전자 디바이스들은 반도체 칩들일 수 있다. 무마스크 패턴 기록기는 하전 입자 멀티-빔렛 리소그래피 머신 또는 e-빔(e-beam) 머신일 수 있다.
[0033] 발명의 양태에 따르면, 위에서 설명된 방법들 중의 하나 이상을 이용하여 생성되는, 반도체 칩과 같은 전자 디바이스가 제안된다.
[0034] 실시예에서, 전자 디바이스는 발명의 방법을 이용하는 임의의 다른 반도체 칩과는 상이한, 예컨대, 기능적으로 상이한 진정하게 고유한 반도체 칩일 수 있다.
[0035] 실시예에서, 구조체들은 비아들로서 또한 알려진, 금속 층들 사이의 접속들; 컨택 층에서의 금속 층과 게이트 사이의 접속들; 국소적 상호접속 층에서의 접속들; 트랜지스터 또는 다이오드의 소정의 부분들의 P 또는 N 주입물들 중의 적어도 하나를 포함한다.
[0036] 발명의 양태에 따르면, 위에서 설명된 방법들 중의 하나 이상을 수행하도록 구성된 무마스크 리소그래픽 노출 시스템이 제안된다.
[0037] 실시예에서, 무마스크 리소그래피 노출 시스템은 설계 레이아웃 데이터의 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터를 생성하도록 구성되는 블랙 박스 디바이스를 포함할 수 있고, 선택 데이터는 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 정의할 수 있다.
[0038] 블랙 박스는 제3 당사자, 예컨대, IP 블록 소유자 또는 제조된 칩의 소유자, 또는 키 관리 기반구조(key management infrastructure ) 소유자에 의해 소유될 수도 있다. 유리하게도, 블랙 박스는 리소그래피 머신의 동작들에 근접한 팹 내에서 위치될 수 있음으로써, 선택 데이터의 공개 노출을 최소화할 수 있다. 이것은 알려진 칩 제조 해결책들과 대조적이고, 여기서, 칩들을 개별화하기 위한 블랙 박스는 전형적으로, 팹의 외부에 위치되고 생성된 후에 칩들을 개별화하기 위하여 이용된다.
[0039] 발명의 양태에 따르면, 위에서 설명된 바와 같은 무마스크 리소그래피 노출 시스템을 포함하는 반도체 제작 플랜트가 제안된다.
[0040] 발명의 양태에 따르면, 래스터라이저(rasterizer)를 포함하고 하전 입자 멀티-빔렛 리소그래피 머신 또는 e-빔 머신과 같은 무마스크 패턴 기록기를 이용하는 리소그래피 서브시스템이 제안된다. 래스터라이저는 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하도록 구성될 수 있다. 빔렛 제어 데이터는 웨이퍼로부터 제조될 전자 디바이스들을 위한 복수의 비아 구조체들을 정의하는 설계 레이아웃 데이터에 기초하여 생성될 수 있다. 빔렛 제어 데이터는 설계 레이아웃 데이터의 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터에 추가로 기초하여 생성될 수 있고, 선택 데이터는 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 정의할 수 있다. 빔렛 제어 데이터에 따른 웨이퍼의 노출은 전자 디바이스들의 상이한 서브세트들을 위한 비아 구조체들의 상이한 서브세트를 가지는 패턴을 노출하는 것으로 귀착될 수 있다.
[0041] 실시예에서, 래스터라이저는 설계 레이아웃 데이터로부터 생성된, 리소그래피 서브시스템 특정 포맷인, 예컨대, OASIS 파일 포맷에 기초한 패턴 벡터 데이터를 수신하도록 구성될 수 있다. 래스터라이저는 선택 데이터를 수신하도록 추가로 구성될 수 있다. 래스터라이저는 설계 레이아웃 데이터에서 정의되고 선택 데이터에 따라 선택가능한 구조체들의 각각의 위치를 특정하는 위치 메타 데이터를 수신하도록 추가로 구성될 수 있다. 래스터라이저는 빔렛 제어 데이터를 획득하기 위하여, 패턴 벡터 데이터, 공통적인 비아 메타 데이터, 및 고유한 비아 메타 데이터를 프로세싱하도록 추가로 구성될 수 있다.
[0042] 발명의 양태에 따르면, 위에서 설명된 리소그래피 서브시스템을 이용하여 생성될 수 있는 전자 디바이스가 제안된다.
[0043] 실시예에서, 전자 디바이스는 임의의 다른 생성된 반도체 칩과는 상이한 진정하게 고유한 반도체 칩일 수 있다.
[0044] 발명의 양태에 따르면, 반도체 칩을 포함할 수 있는 전자 디바이스가 제안된다. 반도체 칩은 반도체 칩의 3 개 이상의 층들에서 형성된 복수의 구조체들을 포함할 수 있다. 반도체 칩은 반도체 칩들의 세트의 부재(member)일 수 있고, 세트의 반도체 칩들의 각각은 세트의 반도체 칩들의 모두에서 존재하는 공통적인 구조체들의 세트, 및 세트의 반도체 칩들의 서브세트에서 오직 존재하는 비-공통적인 구조체들의 세트를 가질 수 있다. 비-공통적인 구조체들은 제1 층 위에 층들의 제2 층을 가지고 제1 층 아래에 층들의 제3 층을 가지는 층들의 적어도 제1 층 상에서 형성될 수도 있다.
[0045] 발명의 양태에 따르면, 반도체 칩을 포함할 수 있는 전자 디바이스가 제안된다. 반도체 칩은 반도체 칩의 복수의 층들에서 형성된 복수의 구조체들을 포함할 수 있다. 반도체 칩은 반도체 칩들의 세트의 부재일 수 있고, 세트의 반도체 칩들의 각각은 세트의 반도체 칩들의 모두에서 존재하는 공통적인 구조체들의 세트, 및 세트의 반도체 칩들의 서브세트에서 오직 존재하는 비-공통적인 구조체들의 세트를 가질 수 있다. 비-공통적인 구조체들은 복수의 층들의 금속 층들 사이의 접속들; 복수의 층들의 컨택 층에서의 금속 층과 게이트 사이의 접속들; 복수의 층들의 국소적 상호접속 층에서의 접속들; 및 복수의 층들 중의 하나의 트랜지스터 또는 다이오드의 P- 또는 N-도핑된 확산 영역 중의 적어도 하나를 포함할 수 있다.
[0046] 실시예에서, 반도체 칩의 공통적인 구조체들 및 비-공통적인 구조체들은 전자 회로를 형성하기 위하여 상호접속될 수 있다.
[0047] 실시예에서, 전자 디바이스는 과제(challenge)를 수신하기 위한 적어도 하나의 입력 단자, 및 응답(response)을 출력하기 위한 적어도 하나의 출력 단자를 포함할 수 있다. 전자 회로는 적어도 하나의 입력 단자 및 적어도 하나의 출력 단자에 접속된 과제-응답 회로를 형성할 수 있다. 과제-응답 회로는 적어도 하나의 입력 단자에 적용된 과제에 기초하여 적어도 하나의 출력 단자에서 응답을 생성하도록 적응될 수 있고, 과제 및 응답은 미리 결정된 관계를 가질 수 있다.
[0048] 발명의 양태에 따르면, 위에서 설명된 실시예들 중의 하나 이상의 빔렛 제어 데이터를 생성하기 위한 방법을 수행하도록 구성된 프로세서를 포함하는 데이터 프로세싱 시스템이 제안된다.
[0049] 발명의 양태에 따르면, 컴퓨터 프로그램 제품이 컴퓨터에 의해 실행될 때, 컴퓨터로 하여금, 위에서 설명된 실시예들 중의 하나 이상의 빔렛 제어 데이터를 생성하기 위한 방법을 수행하게 하는 명령들을 포함하는, 컴퓨터-판독가능 비-일시적 저장 매체 상에서 구현된 컴퓨터 프로그램 제품이 제안된다.
[0050] 발명의 양태에 따르면, 컴퓨터에 의해 실행될 때, 컴퓨터로 하여금, 위에서 설명된 실시예들 중의 하나 이상의 빔렛 제어 데이터를 생성하기 위한 방법을 수행하게 하는 명령들을 포함하는 컴퓨터-판독가능 비-일시적 저장 매체가 제안된다.
[0051] 발명의 양태에 따르면, 선택 데이터를 생성하기 위한 컴퓨터-구현된 방법이 제안된다. 선택 데이터는 웨이퍼로부터 제조될 전자 디바이스에 대하여 적용가능한 설계 레이아웃 데이터의 구조체들을 정의할 수 있다. 방법은 선택 데이터가 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 정의하도록, 설계 레이아웃 데이터의 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의함으로써 선택 데이터를 생성하는 단계를 포함할 수 있다.
[0052] 실시예에서, 선택 데이터의 생성은 설계 레이아웃 데이터에 의해 정의된 전자 디바이스의 설계 레이아웃 내에서 구조체들의 각각의 위치를 정의하는 단계를 더 포함할 수 있다.
[0053] 실시예에서, 방법은 선택 데이터를 암호화하는 단계를 더 포함할 수 있다.
[0054] 발명의 양태에 따르면, 위에서 설명된 실시예들 중의 하나 이상의 선택 데이터를 생성하기 위한 방법을 수행하도록 구성된 프로세서를 포함하는 데이터 프로세싱 시스템이 제안된다.
[0055] 발명의 양태에 따르면, 컴퓨터 프로그램 제품이 컴퓨터에 의해 실행될 때, 컴퓨터로 하여금, 위에서 설명된 실시예들 중의 하나 이상의 선택 데이터를 생성하기 위한 방법을 수행하게 하는 명령들을 포함하는, 컴퓨터-판독가능 비-일시적 저장 매체 상에서 구현된 컴퓨터 프로그램 제품이 제안된다.
[0056] 발명의 양태에 따르면, 컴퓨터에 의해 실행될 때, 컴퓨터로 하여금, 위에서 설명된 실시예들 중의 하나 이상의 선택 데이터를 생성하기 위한 방법을 수행하게 하는 명령들을 포함하는 컴퓨터-판독가능 비-일시적 저장 매체가 제안된다.
[0057] 발명의 다양한 양태들 및 실시예들은 다음의 설명 및 청구항들에서 추가로 정의된다.
[0058] 이하, 발명의 실시예들이 더 상세하게 설명될 것이다. 그러나, 이 실시예들은 본 발명의 보호의 범위를 제한하는 것으로서 해석되지 않을 수도 있다는 것이 인식되어야 한다.
[0059] 실시예들은 대응하는 참조 기호들이 대응하는 부분들을 표시하는 첨부한 개략적인 도면들을 참조하여 오직 예로서 지금부터 설명될 것이고, 여기서:
[0060] 도 1은 발명의 예시적인 실시예의 단순화된 고유한 칩 및 다수의 고유한 칩들을 갖는 웨이퍼를 도시하고;
[0061] 도 2는 발명의 예시적인 실시예에 따라 전자 디바이스들의 제조에 관여된 시스템들의 개략적인 도면을 도시하고;
[0062] 도 3은 발명의 예시적인 실시예의 패턴 비트맵 데이터의 생성의 기능적인 흐름도를 도시하고;
[0063] 도 4는 발명의 예시적인 실시예에 따라 설계 레이아웃 데이터 및 비아 위치 메타 데이터에 의해 정의된 필드를 표현하고;
[0064] 도 5는 발명의 예시적인 실시예에 따라 선택 데이터를 표현하고;
[0065] 도 6은 발명의 예시적인 실시예에 따라, 와이프 아웃 비트맵을 이용한 패턴 비트맵 데이터의 생성의 기능적인 흐름도를 도시하고;
[0066] 도 7은 발명의 예시적인 실시예에 따라 비아들을 생성하는 프로세스를 도시하고;
[0067] 도 8은 하전 입자 멀티-빔렛 리소그래피 시스템의 예시적인 실시예의 단순화된 개략적인 도면을 도시하고;
[0068] 도 9는 예시적인 무마스크 리소그래피 시스템을 도시하는 개념적인 도면이고;
[0069] 도 10a는 발명의 예시적인 실시예의 금속 층들 사이의 2 개의 병합 비아들의 측면도를 도시하고;
[0070] 도 10b는 발명의 예시적인 실시예의 금속 층들 사이의 2 개의 병합 비아들의 평면도를 도시하고;
[0071] 도 11a는 금속 층들 사이의 2 개의 비아들의 측면도를 도시하고; 그리고
[0072] 도 11b는 금속 층들 사이의 2 개의 비아들의 평면도를 도시한다.
[0073] 도면들은 오직 예시적인 목적들을 위하여 의도되고, 청구항들에 의해 정해진 바와 같은 범위 또는 보호의 한정으로서 역할을 하지는 않는다.
[0074] 다음의 예들에서는, 반도체 칩들에 대해 참조가 행해지지만, 발명은 칩들로 제한되지 않고, 개별화된, 예컨대, 고유한 특징들을 가지는 전자 디바이스들의 생성에 더 일반적으로 적용된다는 것이 이해되어야 한다. 전자 디바이스는 판독 전용 메모리(read only memory; ROM)일 수도 있다. 예를 들어, 개별화된 ROM 부하를 갖는 칩들의 배치들은 발명을 이용하여 생성될 수도 있다. 이러한 배치(batch)들은 전형적으로, 예컨대, 하나 또는 하나 미만인 웨이퍼로부터 생성된 작은 배치들이다.
[0075] 하전 입자 멀티-빔렛 리소그래피에 의해 수행된 프로세스는 또한 전자 빔(electron beam) 또는 e-빔 노출로서 지칭되고 있다. 전자 빔 노출 방법은 무마스크 노출 방법이다. 전자 빔 노출 동안에 웨이퍼와 같은 타겟을 기록하기 위하여 이용된 전자 빔들은 또한, 빔렛들로서 지칭되고 있다.
[0076] 고유한 칩들은 다른 칩들에 대하여 고유하도록 설계된다. 이것은 예를 들어, 원래의 고유한 칩이 손상될 경우의 이용을 위한 여분의 고유한 칩을 생성하기 위하여, 동일한 칩의 배치들을 생성하기 위하여, 또는 임의의 다른 이유로, 하나를 초과하는 고유한 칩이 발명을 이용하여 만들어질 수 있을 가능성을 배제하지는 않는다. 임의의 다른 반도체 칩과는 기능적으로 상이한 고유한 반도체 칩은 진정하게 고유한 칩으로서 지칭될 수도 있다. 칩 상에서의 시각적으로 판독가능한 고유한 ID의 생성은 또한, 고유한 칩을 생성하는 것으로서 간주될 수도 있다. 고유한 칩의 복사본(copy)들은 상이한 웨이퍼들 상에서의 칩의 생성을 반복함으로써 만들어질 수도 있거나, 단일 웨이퍼가 고유한 칩의 하나 이상의 복사본들을 포함할 수도 있다.
[0077] 도 1은 공통적인 부분(101) 및 개별화된 에어리어(102)를 포함하는 예시적인 단순화된 고유한 칩(100)을 도시한다. 공통적인 부분(101)은 웨이퍼(24) 상에서 생성된 다른 칩들에서 복제될 수도 있어서, 다수의 칩들이 동일한 동일 부분을 가지는 것으로 귀착될 수도 있다. 개별화된 에어리어(102)는 웨이퍼(24) 상에서 생성된 다른 칩들과는 상이할 수도 있다. 이것은 도 1의 상단에서 예시되고, 여기서, 웨이퍼(24)는 고유한 칩(100) 및 39 개의 다른 고유한 칩들을 포함하는 것으로 도시되고, 각각의 고유한 칩은 상이한 개별화된 에어리어를 가진다. 조합된 공통적인 부분(101) 및 개별화된 에어리어(102)는 고유한 칩(100)으로 귀착될 수도 있다.
[0078] 개별화된 에어리어(102)는 흑색 도트(dot)들에 의해 도 1의 중간 부분에서 예시된 바와 같은 비아들과 같은 특정 구조체들을 선택하고 기록함으로써 실현될 수도 있다. 다른 고유한 칩들은 비아들과 같은 상이한 구조체들을 가질 수도 있어서, 전자 회로의 층 내에서의, 또는 전자 회로의 층들 사이의 상이한 상호접속들의 실현으로 귀착될 수도 있다.
[0079] 특정 비아들에 대해 대안적으로 또는 추가적으로, 금속 층들 사이의 다른 접속들, 예컨대, 컨택 층에서의 금속 층과 게이트 사이의 접속들, 국소적 상호접속 층에서의 접속들, 및/또는 트랜지스터 또는 다이오드의 확산 영역들(예컨대, P- 또는 N-도핑된 영역들)의 존재 또는 부재 또는 구조체는 개별화된 에어리어(102)를 실현하기 위하여 선택될 수도 있고 기록될 수도 있다.
[0080] 공통적인 부분(101)은 포토리소그래피를 이용하여 생성될 수도 있지만, 바람직하게는, 하전 입자 멀티-빔(multi-beam) 리소그래피를 이용하여 생성된다. 개별화된 에어리어는 전형적으로, 하전 입자 멀티-빔 리소그래피를 이용하여 생성된다.
[0081] 도 2는 발명의 예시적인 실시예의, 고유한 반도체 칩들의 제조에 관여된 시스템들 및 프로세스들을 포함하는 반도체 제작 플랜트(1000)를 도시한다. 도 2에서 이용된 참조 번호들이 프로세스들 또는 동작들을 지칭할 경우에, 이 참조 번호들은 또한, 프로세스들 또는 동작들을 수행하는 연산 유닛들을 지칭할 수도 있다. 도시된 프로세스들 및 동작들의 각각은 전용 유닛에 의해 수행될 수도 있다. 대안적으로, 하나의 연산 유닛은 도 2에서 도시된 다수의 프로세스들 또는 동작들을 수행할 수도 있다. 연산 유닛은 예를 들어, 전용 작업들을 작동시키기 위한, 또는 오퍼레이팅 시스템(operating system) 하에서 프로그램들을 작동시키기 위한 하나 이상의 프로세서들 및 메모리를 포함하는 컴퓨터 시스템이다.
[0082] 반도체 제작 플랜트(1000)는 생산 셋업부(1002) 및 제조부(1003)를 포함할 수도 있다. 2 개의 부분들(1002 및 1003)로의 분할이 행해지지 않는 것, 또는 또 다른 분할이 행해지는 것이 가능하다. 제조부(1003)는 각각이 무마스크 패턴 기록기(1073)를 이용하는 하나 이상의 리소그래피 서브시스템들(1070)을 포함할 수도 있다. 이 예에서, 무마스크 리소그래픽 노출 시스템은 하전 입자 멀티-빔렛 리소그래피 시스템이고, 무마스크 패턴 기록기(1073)는 하전 입자 멀티-빔렛 리소그래피 머신 또는 e-빔 머신이다.
[0083] 도 2의 좌측 측부에서는, 출력(2000)으로서 공동으로 도시된, 마스크 주문 데이터, 설계 레이아웃 데이터, 및/또는 웨이퍼 주문 데이터의 생성으로 전형적으로 귀착되는 표준 IC 설계 흐름(1001)이 도시된다. 설계 레이아웃 데이터는 전형적으로, GDSII 또는 OASIS 데이터 포맷으로 생성된다. 표준 IC 설계 흐름은 당해 분야에서 알려져 있고, 전형적으로, 시스템/전체 IC 설계 스테이지(1010), 회로 설계 VHL/베릴로그(Verilog) 스테이지(1011), 논리적 검증 스테이지(1012), 배치 및 라우팅(placement & routing; P&R) 스테이지(1013), 물리적 시뮬레이션 스테이지(1014), 및/또는 설계 규칙 체크들(design rule checks; DRC) 스테이지(1015)를 포함한다.
[0084] 애드-온(add-on)들 및 IP 라이브러리(library)를 포함하는 프로세스 설계 키트(1030)는 함수 IP 블록들 스토리지(function IP blocks storage)(1031)로부터 표준 IC 설계 흐름(1001)의 단계들(1011, 1012, 1013, 1014, 및 1015)까지의 화살표들에 의해 도시된 바와 같이, 로직, 셀, 또는 칩 레이아웃 설계들의 재이용가능한 유닛들의 형태인 구축 블록(building block)들을 함수 IP 블록들 스토리지(1031)로부터 표준 IC 설계 흐름(1001)에서의 다양한 단계들로 제공할 수도 있다. 프로세스 설계 키트(1030)는 IP 블록 설계자(1005)로부터 칩 제조자로 인가된 함수 IP 블록들에 관련될 수도 있으므로, 프로세스 설계 키트(1030)는 전형적으로, 팹(1000)의 생산 셋업부(1002) 내에서 위치된다.
[0085] 생성된 설계 레이아웃 데이터는 전형적으로, 생성될 칩들의 전부에 대하여 적용가능한, 아마도 비아 구조체들을 포함하는 레이아웃 구조체들을 정의하는 공통적인 설계 레이아웃부를 포함한다. 또한, 설계 레이아웃 데이터는 구조체들의 상이한 세트가 칩들을 고유하게 하기 위하여 그로부터 선택가능한 전자 디바이스들 중 소정의 디바이스들에 대하여 적용가능한 비아 구조체들과 같은 구조체들을 정의하는 비-공통적인 설계 레이아웃부를 포함할 수도 있다. 설계 레이아웃 데이터를 주시하면, 공통적인 설계 레이아웃부 및 비-공통적인 설계 레이아웃부 사이의 구분은 바람직하게는 분명하지 않다. 비-공통적인 설계 레이아웃부로부터의 구조체들의 세트의 선택을 가능하게 하기 위하여, 위치 메타 데이터는 설계 레이아웃 데이터와 함께 생성될 수도 있다.
[0086] 다음의 예들에서, 선택가능한 구조체들은 비아 구조체들이고, 위치 메타 데이터는 비아 위치 메타 데이터로서 지칭된다.
[0087] 비아 위치 메타 데이터는 각각의 선택가능한 비아에 대하여, 설계 레이아웃 내에서의 위치를 제공할 수도 있다. 비아 위치 메타 데이터는 설계 레이아웃 데이터 내에서 저장될 수도 있지만, 바람직하게는, 별도의 데이터 파일로서 제공된다.
[0088] 설계 흐름(1001)의 출력(2000)은 테이프-아웃(tape-out) 및 사인-오프(sign-off) 프로세스(1016)를 통해 하전 입자 멀티-빔렛 리소그래피 시스템으로 제공될 수도 있다. 더 구체적으로, 출력(2000)은 광학적 근접성 정정(optical proximity correction; OPC) 동작(1021), 데이터 준비(PEC, 파쇄(fracturing)) 동작(1022), 레시피/프로세스 프로그램(process program; PP) 생성 동작(1023), 및/또는 주문 및 생산 계획 동작(1024)이 수행될 수도 있는 생산 셋업(1002)의 준비부(1020)로 입력될 수도 있다. 이 동작들의 각각의 출력은 검증 단계(1040)를 통과하는 제조부(1003)로 전달될 수도 있다.
[0089] 포토리소그래피 노출이 무마스크 리소그래픽 노출 이전에 웨이퍼에 대해 수행될 경우에, 광학적 근접성 정정(OPC)(1021)은 GDSII 설계 레이아웃 데이터에 적용될 수도 있어서, 마스크 주문 데이터와 함께, 마스크 숍(mask shop)(1081)으로 입력될 수도 있는 정정된 GDSII 데이터(2010)로 귀착될 수도 있다. 이것은 레티클(reticle)들(마스크들)(2012)이 그로부터 CMOS 웨이퍼 흐름(1080)으로 입력될 수도 있는 레티클 스토커(reticle stocker)(1082)로 입력될 수도 있는 마스크 세트(2011)로 귀착될 수도 있다. 웨이퍼 주문 데이터는 웨이퍼들(1083)이 필요할 때에 CMOS 웨이퍼 흐름(1080)으로 입력되게 하기 위하여 이용될 수도 있다. 포토리소그래피 노출 자체는 도 2에서 도시되지 않는다. 결과적인 노출된 웨이퍼는 웨이퍼(2013)로서 도시된다. 포토리소그래픽 노출이 수행되지 않을 경우에, 웨이퍼(2013)는 비노출된 웨이퍼일 수도 있다는 것에 주목한다.
[0090] 데이터 준비 유닛(1022)은 2007로서 도시된 GDSII 설계 레이아웃 데이터를 프리-프로세싱된 설계 레이아웃 데이터(2008)로 프리-프로세싱할 수도 있다. 프리-프로세싱된 설계 레이아웃 데이터(2008)는 리소그래피 서브시스템(1070)에 특정적인 데이터를 포함할 수도 있다. GDSII 데이터(2007)의 이 오프-라인 프리프로세싱은 편평화(flattening), 근접성 정정, 레지스트 가열 정정, 및/또는 스마트 경계들의 묘화(drawing)와 같은 단계들을 포함할 수도 있다. 패턴 벡터 데이터(2008)는 제조 실행 시스템(manufacturing execution system; MES)(1050)의 레티클 스토리지(1051) 내에 저장될 수도 있다.
[0091] 레시피/PP 생성(1023)은 프로세스 잡(process job; PJ)들의 생성을 위한 명령들을 생성할 수도 있다. PP 및 연관된 프로그램들은 MES(1050)의 레시피/PP 데이터베이스(1052) 내에 저장될 수도 있다. PP(2005)는 PP에 기초하여 PJ를 생성할 것을 머신 제어(1072)에 명령하기 위하여, MES(1050)로부터 리소그래피 서브시스템(1070)의 머신 제어(1072)로 전송될 수도 있다. 추가적인 커맨드들은 포기(Abort) 및 취소(Cancel) 명령들을 포함할 수도 있다.
[0092] 예를 들어, 주문 및 생산 계획(1024)을 통해, MES(1050)의 제조 데이터베이스(1053)에는 제조 특정 정보가 제공될 수도 있다. 여기서부터, PJ 입력 생성기(1054)에는 정보가 이송될 수도 있다. PJ 입력 생성기(1054)는 PJ 입력을 머신 제어(1072)로 제공할 수도 있고, 여기서, PJ들(2006)은 리소그래피 서브시스템(1070)의 부분들, 특히, 래스터라이저(1071) 및 패턴 스트리머(pattern streamer)(무마스크 패턴 기록기)(1073)를 제어하기 위하여 생성될 수도 있다.
[0093] 리소그래피 서브시스템(1070)의 동작은 수행될 액션들의 시퀀스(sequence)를 포함할 수도 있는 PP를 이용하여 제어될 수도 있다. 머신 제어(1072)는 PP로 로딩될 수도 있고, 레시피/PP 생성(1023)에 의해 요청될 수도 있는 바와 같은 PP를 스케줄링할 수도 있고 실행할 수도 있다. PP는 예컨대, SEMI E40 표준에서 정의된 바와 같이, 레시피의 역할을 취할 수도 있다. SEMI 표준들은 레시피들을 어떻게 처리할 것인지에 대한 많은 요건들을 특정하지만, 표준들은 레시피들이 바람직하게 회피되도록 모순적일 수도 있다. 그 대신에, 편집가능하고 미포맷된 PP는 소위 2 진 대형 객체(Binary Large Object; BLOB)들의 형태로 이용될 수도 있다.
[0094] PP는, 웨이퍼의 프로세싱 환경을 결정할 수도 있고 런(run)들 또는 프로세싱 사이클들 사이의 변화에 종속적일 수도 있는 명령들, 세팅들, 및/또는 파라미터들의 세트의 사전-계획되고 재이용가능한 부분일 수도 있다. PP들은 리소그래피 툴 설계자들에 의해 설계될 수도 있거나, 툴링(tooling)에 의해 생성될 수도 있다.
[0095] PP들은 사용자에 의해 리소그래피 시스템으로 업로딩될 수도 있다. PP들은 PJ들을 생성하기 위하여 이용될 수도 있다. PJ는 리소그래피 서브시스템(1070)에 의해 웨이퍼 또는 웨이퍼들의 세트에 적용될 프로세싱을 특정할 수도 있다. PJ는 웨이퍼들의 특정된 세트를 프로세싱할 때에 어느 PP를 이용할 것인지를 정의할 수도 있고, PP로부터의(및 임의적으로 사용자로부터의) 파라미터들을 포함할 수도 있다. PJ는 사용자 또는 호스트 시스템에 의해 시작된 시스템 활동일 수도 있다.
[0096] PP들은 웨이퍼들의 프로세싱을 제어하기 위하여 뿐만 아니라, 서비스 액션들, 교정 기능들, 리소그래피 엘리먼트 테스팅, 엘리먼트 세팅들을 수정하는 것, 소프트웨어를 업데이팅하고 및/또는 업그레이딩하는 것을 위하여 이용될 수도 있다. 바람직하게는, 그러한 것들이 PJ 실행에 영향을 주지 않는 한, 모듈 또는 서브시스템의 파워-업(power-up) 동안의 자동적인 초기화, 서브시스템의 주기적인 및 무조건적인 거동, 그리고 예상되지 않은 파워-오프(power-off), 비상상황, 또는 EMO 활성화에 대한 응답과 같은 소정의 허용된 추가적인 카테고리들을 제외하고, PP에서 규정되는 것 이외의 서브시스템 거동이 발생하지 않는다.
[0097] PP는 단계들로 분할될 수도 있다. 대부분의 단계들은 전형적으로, 커맨드를 포함하고, 커맨드를 수행하기 위한 서브시스템을 식별한다. 단계는 또한, 커맨드를 수행할 시에 이용될 파라미터들, 및 파라미터 제약들을 포함할 수도 있다. PP는 또한, 단계가 언제 수행되어야 하는지, 예컨대, 병렬로, 시퀀스로, 또는 동기화되어 수행되어야 하는지를 표시하기 위한 스케줄링 파라미터들을 포함할 수도 있다.
[0098] PU의 커맨드 단계를 실행하기 위하여, 머신 제어(1072)는 PJ에서 표시된 커맨드를 PJ의 관련된 단계에서 표시된 서브시스템으로 전송할 수도 있다. 머신 제어(1072)는 타이밍을 모니터링할 수도 있고, 서브시스템으로부터 결과들을 수신할 수도 있다.
[0099] 프리-프로세싱된 설계 레이아웃 데이터(2008)는 전형적으로, 벡터 포맷(vector format)이고 도우즈 정보(dose information)를 포함하는 툴 입력 데이터 포맷인 레티클 스토리지(1051) 내에 저장된다. 프리-프로세싱된 설계 레이아웃 데이터(2008)는 레티클 스토리지(1051)로부터 리소그래피 서브시스템(1070)의 래스터라이저(1071)로 제공될 수도 있고, 여기서, 그것은 칩의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기(1073)를 제어하기 위한 패턴 비트맵 데이터(2009)와 같은 빔렛 제어 데이터로 프로세싱될 수도 있다. 프리-프로세싱된 설계 레이아웃 데이터(2008)는 고유한 칩들의 생성을 위하여 그로부터 선택이 행해져야 하는 모든 가능한 구조체들, 이 예에서는, 비아 구조체들을 포함할 수도 있다. 선택은 설계 레이아웃 데이터의 비아 구조체들 중의 어느 것이 웨이퍼로부터 제조될 각각의 칩에 대하여 적용가능한지를 정의하는 선택 데이터를 생성할 수도 있는 보안화된 팹내(in-fab) 블랙 박스 디바이스(1060)로부터의 입력에 기초하여 행해질 수도 있고, 선택 데이터는 칩의 상이한 서브세트들을 위한 비아 구조체들의 상이한 세트를 정의할 수도 있다.
[0100] 도 2에서 2004로서 도시되는 선택 데이터는 블랙 박스 디바이스(1060)로부터 PJ 입력 생성기(1054)로 제공될 수도 있다. 바람직하게는, 선택 데이터(2004)가 암호화된다. PJ 입력 생성기(1054)는 선택 데이터(2004)를 머신 제어(1072)로 전송할 수도 있고, 여기서, 선택 데이터(2004)에 기초하여 패턴 비트맵 데이터(2009)를 생성할 것을 래스터라이저(1071)에 명령하는 PJ(2006)가 생성될 수도 있다.
[0101] 대안적으로, 블랙 박스 디바이스(1060)는 PJ 입력 생성기(1054)를 수반하지 않으면서, 선택 데이터(2004)를 래스터라이저(1071)로 제공하기 위하여 선택 데이터(2004)를 리소그래피 서브시스템(1070)으로 직접적으로 제공하도록 구성될 수도 있다.
[0102] 프리-프로세싱된 설계 레이아웃 데이터(2008)가 비아 위치 메타 데이터를 포함하지 않고, 이에 따라, 선택가능한 비아들의 위치들이 프리-프로세싱된 설계 레이아웃 데이터(2008)로부터 유도될 수 없을 때, 래스터라이저는 또한, 전형적으로, 선택 데이터와 함께, 그러나 아마도 별도의 파일로서, 비아 위치 메타 데이터(2003)를 수신할 수도 있다.
[0103] 비아 위치 메타 데이터(2003)는 준비부(1020)에서 GDSII 설계 레이아웃 데이터와 함께 수신될 수도 있다. 거기로부터, 비아 위치 메타 데이터(2003)는 예컨대, 레시피/PP 생성기(1023)를 통해, 또는 주문 및 생산 계획(1024)을 통해, 블랙 박스 디바이스(1060)로 제공될 수도 있다. 후자의 시나리오는 도 2에서 도시되고, 여기서, 비아 위치 메타 데이터(2003)는 주문 및 생산 계획(1024)으로부터 제조 데이터베이스(2003)를 통해 블랙 박스 디바이스(1060)까지의 루트를 따른다.
[0104] 블랙 박스(1060)는 비아 위치 메타 데이터(2003)를 위에서 설명된 선택 데이터와 동일한 루트를 따라 리소그래피 서브시스템(1070)으로, 예컨대, PJ 입력 생성기(1054)를 통해 또는 직접적으로 리소그래피 서브시스템(1070)으로 제공할 수도 있다.
[0105] 블랙 박스 디바이스(1060)는 예컨대, 제공된 선택 데이터(2004)에 따라 인에이블되어야 하는 비아들의 위치 정보를 오직 포함하는 비아 위치 메타 데이터(2003)의 서브세트만을 리소그래피 서브시스템(1070)으로 제공하도록 구성될 수도 있다.
[0106] 블랙 박스 디바이스(1060)는 선택 데이터(2004)의 생성에 대해 협력하는 ID/키 관리기(1061) 및 선택 데이터 생성기(1062)를 포함할 수도 있다. ID/키 관리기(1061)는 제조 데이터베이스(1053)로부터 제품 ID/일련 번호 정보(2001)를, 그리고 무마스크 리소그래픽 노출 시스템의 외부에 아마도 위치된 키 관리 서비스(1006)로부터 ID/키 쌍들의 배치(batch)들(2002)을 수신할 수도 있다. 제품 ID/일련 번호 정보(2001) 및 ID/키 쌍들의 배치들(2002)은 선택 데이터(2004)의 생성을 제어하기 위하여 이용될 수도 있다. 또한, 제품 ID/일련 번호 정보(2001)는 생성된 후에, 칩들이 그 ID/일련 번호들과 일치되는 것이 가능하도록, 생성 프로세스를 통해 칩들을 추적하기 위하여 이용될 수도 있다. 대안적으로 또는 추가적으로, 제품 ID/일련 번호 정보(2001)는 도시되지는 않지만 그 자체로 알려진 프로세스에 의해 칩 내에 또는 칩 상에서 ID/일련 번호를 포함하기 위하여 이용될 수도 있다.
[0107] 패턴 비트맵 데이터(2009)에 따른 웨이퍼(2013)의 노출은 칩들의 상이한 서브세트들을 위한 비아 구조체들의 상이한 서브세트를 가지는 패턴을 노출하는 것으로 귀착될 수도 있다. 도 2에서, 이것은 노출된 웨이퍼(2014)로서 도시된다. 노출된 웨이퍼(2014)는 검사, 에칭, 증착 CMP, 및/또는 슬라이싱 단계들을 전형적으로 포함하는 표준 CMOS 웨이퍼 흐름(1080)에 따라 추가로 프로세싱될 수도 있다. 결과적인 슬라이싱된 칩들(1007)은 예컨대, 데이터 보안성, 추적가능성, 및/또는 위조-방지 응용들을 위한 최종-사용자 디바이스(1008)에서 이용될 수도 있는 고유한 칩들일 수도 있다. 화살표(2015)는 최종-사용자 디바이스(1008)로의 고유한 칩의 제공을 도시한다.
[0108] 프로세스 프로그램들(PP) 및 프로세스 잡들(PJ)은 SEMI 표준, 예컨대, SEMI E30: "Generic Model for Communications and Control of Manufacturing Equipment (GEM)", SEMI E40: "Standard for Processing Management", SEMI E42: "Recipe Management Standard: Concepts, Behavior, and Message Services", 및/또는 SEMI E139: "Specification for Recipe and Parameter Management (RaP)"에 기초할 수도 있다.
[0109] 도 3은 GDSII 설계 레이아웃 데이터(2007)로부터의 패턴 비트맵 데이터(2009)의 생성에서 선행할 수도 있는 실제-라인 래스터화(rasterization)을 이용하는 데이터 경로의 예시적인 기능적인 흐름도를 도시한다. 도 3의 기능적인 흐름은 도 2의 무마스크 리소그래픽 노출 시스템에서 이용될 수도 있다. 도 3에서, 기능적인 흐름도는 4 개의 섹션들로 분리된다: 3010은 아래에 놓인 데이터 출력들/입력들의 데이터 포맷을 표시하기 위하여 이용되고; 3020은 데이터 출력들/입력들(평행 사변형들) 및 기능적인 엘리먼트들(직사각형들)을 포함하는 프로세스 흐름을 도시하고; 3030은 위에 놓인 기능적인 엘리먼트들에서 수행된 프로세스 단계들을 표시하기 위하여 이용되고; 그리고 3040은 프로세스 단계들이 얼마나 자주 전형적으로 수행되는지, 예컨대, 설계 당 한 번(3041), 웨이퍼 당 한 번(3042), 또는 필드 당 한 번(3043)을 표시하기 위하여 이용된다. 로만(Roman) I, II, 및 III은 비아 위치 메타 데이터 및/또는 선택 데이터가 언제 데이터 경로로 제공될 수도 있는지를 표시한다.
[0110] 프로세스로의 입력은 GDSII 설계 레이아웃 데이터(2007), 또는 OASIS 데이터 포맷과 같은 임의의 다른 적당한 포맷인 설계 레이아웃일 수도 있다. GDSII 설계 레이아웃 데이터(2007)는 비아 구조체들의 세트가 칩들을 고유하게 하기 위하여 그로부터 선택되어야 하는 구조체들, 예컨대, 비아 구조체들을 포함할 수도 있다.
[0111] 데이터 준비 유닛(1022)은 전형적으로, 오프-라인 프리-프로세싱 동작으로서, GDSII 파일(2007)을 프리-프로세싱할 수도 있다. 프리-프로세싱 동작은 전형적으로, 3031로서 공동으로 도시된, 평탄화, 근접성 정정, 레지스트 가열 정정, 및/또는 스마트 경계들 동작의 묘화 중의 하나 이상을 포함한다. 데이터 준비(1022)의 출력은 전형적으로, 3011로서 도시된, 도우즈 정보를 포함하는 벡터 포맷인 프리-프로세싱된 설계 레이아웃 데이터(2008)일 수도 있다. 프리-프로세싱된 설계 레이아웃 데이터(2008)의 포맷은 또한, 툴 입력 데이터 포맷으로서 알려져 있다. 데이터 준비(1022)는 전형적으로, 화살표(3041)에 의해 도시된 설계 당 한 번 수행되지만, 웨이퍼 당 한 번, 또는 필드 당 한 번 수행될 수도 있다.
[0112] 데이터 준비 유닛(1022)에서의 프리-프로세싱은 바람직하게는, 특정 또는 고유한 칩 설계를 노출하지 않고, 즉, 선택 데이터(2004)는 바람직하게는, 데이터 경로의 이 스테이지에서 이용가능하지 않아서, 유리하게도, 팹의 데이터 준비 유닛(1022) 및 생산 셋업부(1002)가 덜 보안성 있는 환경에서 위치되는 것을 허용한다.
[0113] 위에서 설명된 바와 같이, 보안성의 이유들로 특정 또는 고유한 칩 설계부의 노출 및 노출 시간을 최소화하는 것이 바람직하다. 보안성 양태는 칩의 고유성이 전형적으로, 데이터 보안성, 추적가능성, 및/또는 위조-방지 응용들을 위하여 이용될 것이기 때문에 중요하다. 파선표시된 블록 내에서의, 즉, 소프트웨어 프로세싱(1071A)으로부터 패턴 기록기(1073)에서의 하드웨어 프로세싱까지의 프로세스들은 전형적으로, 리소그래피 서브시스템(1070) 내에서 수행되어, 더 보안성 있는 동작 환경을 가능하게 한다. 또한, 오직 소프트웨어 프로세싱(1071A) 또는 그 이후에서 선택 데이터(2004)를 제공함으로써, 칩들의 고유한 특징들이 팹의 제조부(1003) 내에서 이용되는 시간의 양은 최소화될 수도 있다.
[0114] 선택 데이터(2004)는 전형적으로, 필드 당 한 번 제공되고 이용된다. 로만 III은 이 스테이지에서의 데이터 경로로의 선택 데이터(2004)의 제공을 표시한다. 대안적으로, 그러나 덜 바람직하게도, 선택 데이터(2004)는 웨이퍼 당 한 번 제공될 수도 있고 이용될 수도 있다. 로만 II는 이 스테이지에서의 데이터 경로로의 선택 데이터(2004)의 제공을 표시한다.
[0115] 위치 메타 데이터(2003)는 도 2로 설명된 바와 같이, 선택 데이터(2004)와 함께, 리소그래피 서브시스템(1070)으로 제공될 수도 있다. 대안적으로, 선택 데이터가 GDSII 설계 레이아웃 데이터와 내장될 경우에, 위치 메타 데이터는 로만 I로 표시된 바와 같이, 설계 당 한 번 제공될 수도 있다.
[0116] 프리-프로세싱된 GDSII 설계 레이아웃 데이터(2008)는, 도 3에서 도시된 바와 같이 소프트웨어 프로세싱부(1071A) 및 스트리밍부(1071B)를 포함할 수도 있는 래스터라이저(1071)로 입력될 수도 있다. 선택 데이터(2004)가 로만 II에 의해 도시된 바와 같이 웨이퍼 당 한 번, 또는 로만 III에 의해 도시된 바와 같이 필드 당 한 번 이용되어야 하는지 여부에 따라, 소프트웨어 프로세싱부(1071A) 또는 스트리밍부(1071B)는 프리-프로세싱된 설계 레이아웃 데이터에서의 선택 데이터(2004)에 의해 정의된 바와 같은 비아 구조체들의 특정 세트를 인에이블하기 위하여 비아 위치 메타 데이터(2003)와 함께 선택 데이터(2004)를 이용할 수도 있음으로써, 고유한 칩의 생성을 준비할 수도 있다.
[0117] 프리-프로세싱된 설계 레이아웃 데이터(2008)의 인-라인(in-line) 프로세싱은 패턴 시스템 스트리밍(pattern system streaming; PSS) 데이터(3021)를 생성하기 위하여 벡터 데이터를 래스터화하기 위한 소프트웨어 프로세싱부(1071A)에서 수행될 수도 있다. PSS 데이터(3021)는 3012로서 도시된 4 비트 그레이스케일(greyscale) 비트맵 데이터로서 포맷될 수도 있다.
[0118] 래스터화가 수행될 수도 있다. 고유한 칩 설계부는 로만 II에 의해 표시된 바와 같이, 이 스테이지에서 실현될 수도 있다. 스트리밍부(1071B)는 그 다음으로, 패턴 비트맵 데이터(2009)를 생성하기 위하여 PSS 데이터(3021)를 프로세싱할 수도 있다. 스트리밍부(1071B)에 의해 수행된 프로세스들은 비트맵 데이터에 대한 빔 포지션(beam position) 교정, 필드 크기 조절, 및/또는 필드 포지션 조절을 위한 X 및/또는 Y 방향에서의 전체적인 또는 부분적인 픽셀 시프트(pixel shift)를 수반하는 정정들을 포함할 수도 있다. 이 프로세스들은 3032로서 공동으로 도시된다. 엔트리 포인트(entry point)에 대해 대안적으로, 고유한 설계부는 로만 III에 의해 표시된 바와 같이, 이 스테이지에서 실현될 수도 있다. 패턴 비트맵 데이터(2009)는 웨이퍼의 노출을 위하여 패턴 기록기(1073)로 스트리밍될 수도 있다. 패턴 비트맵 데이터(2009)의 이 스트리밍은 3022로서 도시된다.
[0119] 래스터화는 하드웨어로 수행된 실시간 프로세싱을 수반할 수도 있는 스트리밍 스테이지(1071B)에서 수행될 수도 있다. (3032로 공동으로 표시된) 빔 포지션 교정, 필드 크기 조절, 및/또는 필드 포지션 조절을 위한 정정들은 벡터 포맷 PSS 포맷 데이터(3021)에 대해 행해질 수도 있고, 그 다음으로, 래스터화는 이것을 패턴 비트맵 데이터로 변환할 수도 있다. 정정들이 벡터 데이터에 대해 행해질 때, X 및 Y 방향에서의 전체적인 픽셀 시프트들, 부분적인 픽셀 시프트들, 및/또는 서브픽셀 시프트들이 행해질 수도 있다.
[0120] 무마스크 패턴 기록기(1073)의 제어는 전형적으로, 블랭커(blanker)가 패턴 비트맵 데이터에 의해 제어되는 것을 수반한다. 패턴 비트맵 데이터(2009)는 또한, 블랭커 포맷 데이터로서 지칭될 수도 있다.
[0121] 도 4 및 도 5는 패턴 비트맵 데이터와 같은 빔렛 제어 데이터가 필드 당 한 번 생성되는 예시적인 시나리오에 관련된다. 도 4는 설계 레이아웃 데이터 및 위치 메타 데이터(2003), 예컨대, 비아 위치 메타 데이터에 의해 정의된 필드(103)의 예시적인 실시예를 도시한다. 도 4와 함께, 도 5는 선택 데이터(2004)를 표현한다. 이 예에서, 설계 레이아웃 데이터는 필드 내에서 4 개의 고유한 칩들을 정의하고, 각각의 칩은 모든 4 개의 칩들에서 동일할 수도 있는 공통적인 부분(101), 및 설계 레이아웃 데이터에서 정의된 선택가능한 구조체들로부터, 구조체들, 예컨대, 비아들의 상이한 세트들을 선택한 후에 각각의 칩에서 상이할 수도 있는 개별화될 에어리어(102)를 가진다.
[0122] 로만 I, II, 및 III은 이 예에서, 개개의 데이터가 언제 도 3의 데이터 경로로 제공될 수도 있는지를 표시한다.
[0123] 비아 위치 메타 데이터(2003)는 선택가능한 비아들의 리스트 및 설계 레이아웃 내에서의 각각의 선택가능한 비아의 좌표들을 포함할 수도 있다. 이 예에서, 비아들은 Via1로부터 ViaN까지 번호부여되고, N은 임의의 양의 인덱스 수이다. 비아들의 임의의 다른 식별이 그 대신에 이용될 수도 있거나, 비아들의 식별은 (예컨대, 라인 번호들을 카운팅하는) 파일 내에서의 X, Y 좌표들의 포지션을 비아들의 식별로서 이용하여 완전히 제외될 수도 있다는 것이 이해될 것이다. 이 예에서, 각각의 비아의 좌표들은 X, Y 위치로서 표현된다. 임의의 다른 좌표계 또는 설계 레이아웃 내에서의 위치의 표시가 그 대신에 이용될 수도 있는 것이 이해될 것이다. 비아 구조체들 대신에, 임의의 다른 종류의 구조체는 도 4의 예와 유사하게, 위치 메타 데이터로 식별될 수도 있다.
[0124] 위치 메타 데이터는 구조체들의 위치에 추가하여, 구조체의 폭 및/또는 높이와 같은, 구조체들에 대한 추가적인 정보를 포함할 수도 있다. 위치 메타 데이터는 예컨대, 다수의 구조체들에 공통적인 메타 데이터를 오직 한 번 포함함으로써 최적화될 수도 있다.
[0125] 선택 데이터(2004)는 필드들의 리스트, 및 각각의 필드에 대하여, 비아가 인에이블(비트 값 "1") 또는 디스에이블(disable)(비트 값 "0")되어야 하는지 아닌지 여부를 Via1...ViaN의 각각에 대하여 표시하는 n 비트들을 포함할 수도 있다. 여기서, 비트 위치는 비아 위치 메타 데이터(2003)에서의 비아의 인덱스에 대응한다. 단일 비트 대신에, 다수의 비트들이 선택 데이터에서 선택된 및/또는 비 선택된 비아들을 표시하기 위하여 이용될 수도 있다. 이 예에서, 필드들은 Field1로부터 FieldM까지 번호부여되고, M은 임의의 양의 인덱스 수이다. 필드들의 임의의 다른 식별이 그 대신에 이용될 수도 있거나, 필드들의 식별은 (예컨대, 라인 번호들을 카운팅하는) 파일 내에서의 필드 비트들의 각각의 세트의 포지션을 필드들의 식별로서 이용하여 완전히 제외될 수도 있다는 것이 이해될 것이다.
[0126] 래스터라이저(1071)는 선택 데이터(2004), 또는 웨이퍼 상에서 노출될 필드들에 관련된 선택 데이터의 서브세트를 수신할 수도 있다. 선택 데이터(2004)는 비아 위치 메타 데이터(2003)에 의해 정의된 바와 같은 설계 레이아웃 내에서의 위치들에서 대응하는 비아들을 인에이블하고 디스에이블하기 위하여 이용될 수도 있다.
[0127] 도 6은 발명의 예시적인 실시예에 따라, 패턴 비트맵 데이터(2009)의 생성에 관련된 데이터 경로의 부분에서의 데이터 흐름을 표현한다. 데이터는 평행 사변형들로서 표시되고, 프로세스 단계들은 직사각형 박스들로서 표시된다.
[0128] 좌측의 데이터 흐름의 시작 시에, 프리-프로세싱된 설계 레이아웃 데이터(2008)는 예컨대, 도 2에서 도시된 바와 같은 래스터라이저(1071) 또는 임의의 다른 프로세싱 유닛, 바람직하게는, 리소그래피 서브시스템(1070)의 부분에 의해, 중간 4 픽셀-당-비트(bit-per-pixel) 그레이 레벨 비트맵(3021B), 또는 임의의 다른 적당한 비트맵 포맷으로 프로세싱되었을 수도 있다. 이 중간 4 bpp 그레이 레벨 비트맵(3021B)은 선택이 고유한 칩들을 생성하기 위하여 그로부터 행해져야 하는 모든 구조체들, 예컨대, 비아들을 포함할 수도 있다. 임의적으로, 중간 4 bpp 그레이 레벨 비트맵은 압축된 포맷(3021A)이고, 압축해제 단계(3035)에서 압축해제된다. ZIP 압축 또는 임의의 다른 적당한 압축 포맷이 압축 포맷으로서 이용될 수도 있다.
[0129] 상단 우측 상에서, 위치 메타 데이터(2003), 예컨대, 비아 위치 메타 데이터 및 선택 데이터(2004)는 와이프 아웃 비트맵(3023A)의 생성을 위한 와이프 아웃 비트맵 생성 프로세스(3033)로 입력될 수도 있다. 와이프 아웃 비트맵은 전형적으로, 그것이 중간 4 bpp 그레이 레벨 비트맵에서 비아들을 와이프 아웃하기 위한 마스크로서 기능하는 것을 허용하는 형태이다. 와이프 아웃 비트맵(3023A)은 압축된 포맷으로 중간에 저장될 수도 있고, 병합기 동작(3034)에서의 이용 전에, 아마도 실시간으로 압축해제될 수도 있다.
[0130] 병합기 동작(3034)에서, 중간 4 bpp 그레이 레벨 비트맵 및 와이프 아웃 비트맵은 예컨대, OR 연산을 이용하여 병합될 수도 있어서, 선택 데이터에서 정의된 바와 같은, 그리고 중간 4 bpp 그레이 레벨 비트맵으로부터 삭제되도록 하기 위하여 와이프 아웃 비트맵에서 반영된 바와 같은 비-선택된 비아들로 귀착될 수도 있다. 이에 관하여, 예를 들어, 중간 4 bpp 그레이 레벨 비트맵에서 비아들을 정의하는 비트들에는 비 선택된 비아들에 대한 2 진 제로 값이 부여된다.
[0131] 결과적인 4 bpp 그레이 스케일 비트맵(3021C)은 패턴 스트리머 정정들을 위하여 프로세싱될 수도 있고, B/W 디더링 동작(dithering operation)은 프로세싱 단계(3032A)로서 표시된 바와 같이, 수행될 수도 있다. 프로세싱 단계(3032A)는 도 3의 동작(3032)와 유사할 수도 있다. 이것은 도 3의 무마스크 패턴 기록기(1073)와 같은 무마스크 패턴 기록기를 제어하기 위한 패턴 비트맵 데이터(2009)로 귀착될 수도 있다.
[0132] 프로세스들(3033, 3034, 3035, 및 3032A)은 래스터라이저(1071) 또는 임의의 다른 프로세싱 유닛, 바람직하게는, 리소그래피 서브시스템(1070)의 부분에 의해 수행될 수도 있다. 프로세스들(3032A, 3034, 및/또는 3035)은 실시간으로 수행될 수도 있다. 전형적으로, 도 6에서 도시된 프로세스 단계들 중의 하나 이상은 RAM 메모리에서 수행되고, 와이프 아웃 비트맵(3023A), 중간 4 bpp 그레이 레벨 비트맵(3021B), 및/또는 4 bpp 그레이 스케일 비트맵(3021C), 또는 그 부분들은 오직 패턴 비트맵 데이터(2009)로의 데이터의 프로세싱 동안에 RAM 메모리 내에 저장된다. 증가된 프로세싱 성능을 위하여, 바람직하게는, 병합기 동작(3034) 및 아마도 또한, 압축해제 동작(3035)은 하드웨어로, 예컨대, FPGA 또는 ASIC으로 구현된다.
[0133] 예시적인 실시예에서, 중간 4 bpp 그레이 스케일 비트맵(3021B)은 예컨대, 웨이퍼의 2 μm X 33 mm의 에어리어를 커버하는 웨이퍼의 필드의 스트라이프(stripe)를 정의할 수도 있다. 중간 4 bpp 그레이 스케일 비트맵(3021B)의 각각의 4 비트들 픽셀은 5.4 nm X 5.4 nm의 에어리어를 커버할 수도 있다. 와이프 아웃 비트맵(3023A)은 웨이퍼 상에서 하나의 스트라이프 또는 스캔 라인을 커버하는, 예컨대, 2 μm X 300 mm의 에어리어를 커버하는 1 bpp 비트맵일 수도 있다. 와이프 아웃 비트맵(3023A)의 각각의 1 비트 픽셀은 이 예에서 43.2 nm X 43.2 nm의 에어리어를 커버할 수도 있다. 이에 따라, 와이프 아웃 비트맵은 중간 4 bpp 그레이 스케일 비트맵보다 더 낮은 해상도를 가질 수도 있어서, 중간 4 bpp 그레이 스케일 비트맵인 것들에서 더 큰 에어리어들을 와이프 아웃하기 위한 병합기 동작(3034)으로 귀착될 수도 있다.
[0134] 또 다른 예시적인 실시예에서, 4 bpp 그레이 스케일 비트맵(3021B)과 같은 중간 멀티-레벨 그레이 스케일 비트맵은 예컨대, 웨이퍼의 2 μm X 33 mm의 에어리어를 커버하는, 웨이퍼의 필드의 스트라이프를 정의할 수도 있다. 중간 4 bpp 그레이 스케일 비트맵(3021B)의 각각의 4 비트들 픽셀은 5.4 nm X 5.4 nm의 에어리어를 커버할 수도 있다. 와이프 아웃 비트맵(3023A)은 웨이퍼 상에서 하나의 스트라이프를 커버하는, 예컨대, 2 μm X 300 mm의 에어리어를 커버하는 4 bpp 희박 비트맵(sparse bitmap)일 수도 있다. 와이프 아웃 비트맵(3023A)의 각각의 4 비트들 픽셀은 이 예에서 5.4 nm X 5.4 nm의 에어리어를 커버할 수도 있다. 이에 따라, 와이프 아웃 비트맵은 중간 4 bpp 그레이 스케일 비트맵과 동일한 해상도를 가질 수도 있어서, 병합기 동작(3034)으로 하여금, 와이프 아웃 비트맵(3023A)에 의해 정의된 정확한 위치들에서 픽셀들을 와이프 아웃하게 할 수도 있다.
[0135] 임의적으로, 와이프 아웃 비트맵 데이터(3023A)는, 특히, 희박 비트맵 포맷일 때에, RAM 내에 압축된 포맷으로 저장될 수도 있고, 병합기 동작(3034)을 수행할 때에 현장에서(on the fly) 압축해제될 수도 있다.
[0136] 도 6의 예에서, 삭제될 비아들을 표시하는 와이프 아웃 비트맵(3023A)은 비아들이 삭제되는 비트맵(3021C)으로 귀착되는 중간 비트맵(3021B)과 병합된다. 비트맵 포맷인 데이터에 대해 동작하는 대신에, 유사한 와이프 아웃 동작은 벡터 포맷 데이터 파일들에 대해 수행될 수도 있다. 중간 4 bpp 그레이 레벨 비트맵(3021B) 대신에, 모든 선택가능한 구조체들, 예컨대, 비아들을 포함하는 벡터 기반 데이터 파일은 그 후 삭제되어야 하거나 디스에이블될 구조체들을 정의하는 벡터 기반 와이프 아웃 데이터 파일과 병합될 수도 있다. 이 대안적인 예에서, 병합 동작의 결과는 전형적으로, 하나 이상의 단계들에서, 무마스크 패턴 기록기를 제어하기 위한 패턴 비트맵 데이터(2009)로 변환될 수도 있는 벡터 기반 데이터 포맷일 것이다.
[0137] 와이프 아웃 비트맵 및 와이프 아웃 벡터 데이터는 와이프 아웃 마스크 데이터로서 공동으로 지칭될 수도 있다.
[0138] 도 7은 발명의 예시적인 실시예에 따라 고유한 칩을 생성하는 프로세스를 도시한다. 웨이퍼의 단면 측면도는 고유한 칩을 생성하는 6 개의 스테이지들 (A) 내지 (F)에서 도시된다. 각각의 스테이지에서는, 다수의 층(201 내지 206)을 포함하는 웨이퍼가 도시된다. 스테이지들 (A) 내지 (F) 사이에서는, 동일한 패턴들이 동일한 층들을 표시한다. 이 예에서, 칩의 공통적인 부분(101) 및 칩의 개별화된 에어리어(102)는 하전 입자 멀티-빔렛 리소그래피를 이용하여 생성된다.
[0139] 프로세스 (A)의 시작 시에, 웨이퍼는 5 개의 층들: 하단 금속 층(201), 격리 층(202)(예를 들어, SiO2), 하부 층들(203 및 204)(예컨대, SOC + SiARC HM), 및 상단 e-빔 레지스트 층(206)(예컨대, KrF 레지스트)을 포함할 수도 있다.
[0140] 상단 층(206)은 상단 화살표들에 의해 도시된, 패턴 비트맵 데이터(2009)의 제어 하의 e-빔 노출을 이용하여 노출될 수도 있고, e-빔들에 의해 정의된 구조체들이 레지스트 층(206)으로부터 제거되는 현상 단계(development step)가 뒤따를 수도 있다. 현상 단계의 결과는 스테이지 (B)로서 도시된다. 에칭(etching) 및 박리(stripping) 단계에서는, 이 구조체들이 SOC 하부 층(204) 및 SiRAC 하부 층(203)으로 에칭될 수도 있고, 레지스트는 제거될 수도 있다. 결과는 스테이지 (C)로서 도시된다. 추후에, 구조체들은 격리 층(202)으로 에칭될 수도 있고, 하부 층들(203, 204)은 박리될 수도 있고, 그 결과는 스테이지 (D)로서 도시된다.
[0141] 다음으로, 전도성 층(207)은 칩의 동일 부분 및 고유한 부분 양자에 대한 에칭되고 박리된 격리 층 상으로 도포될 수도 있고, 그 결과는 스테이지 (E)로서 도시된다. 예를 들어, 텅스텐에 의한 화학적 기상 증착(chemical vapor deposition)(CVD-W)이 이용될 수도 있다. 화학적-기계적 평탄화(chemical-mechanical planarization; CMP)는, 웨이퍼가 하단 금속 층(201), 및 그 상단에서, 격리 재료 및 전도성 재료를 포함하는 층을 가질 수도 있는 스테이지 (F)로 귀착되는 불필요한 전도성 재료를 제거할 수도 있다. 비아들은 이 전도성 재료에 의해 생성될 수도 있다.
[0142] 도 7의 예에서, 비아들은 단일 층, 즉, 하부로부터의 제2 층에서 생성될 수도 있다. 프로세스는 상이한 층에서의 비아들의 생성을 위하여 상이한 층에서 전도성 재료를 생성하도록 변경될 수도 있고, 및/또는 전도성 재료를 갖는 다수의 층들은 다수의 층들에서의 비아들을 위하여 생성될 수도 있다. 프로세스는 국소적 상호접속 층에서의 접속들을 생성하기 위하여, 예컨대, 컨택 층에서의 금속 층과 게이트 사이의 접속들을 생성하도록 변경될 수도 있다. 프로세스는 또한 또는 추가적으로, 확산 영역들(예컨대, P- 또는 N-도핑된 영역들)의 형성 또는 구조체를 변경할 수도 있거나, 트랜지스터 또는 다이오드의 소정의 부분들의 P 또는 N 불순물들을 인에이블할 수도 있거나 디스에이블할 수도 있다.
[0143] 도 7의 실시예는 무마스크 리소그래피를 이용하여 형성된 전도 비아들의 고유한 배열을 포함하는 칩의 개별화된 부분의 예를 이용하여 위에서 설명된다. 고유한 칩들의 구조체는 도 10a(측면도) 및 도 10b(평면도)에서 도시된 예에서 도시된 바와 같이, 더 큰 단일 비아를 효과적으로 형성하기 위하여 무마스크 리소그래피 프로세스를 이용하여 생성된 인접한 전도 비아들을 병합함으로써 추가로 개선될 수도 있다. 마스크-기반 포토리소그래피를 이용하는 기존의 방법에서는, 도 11a(측면도) 및 도 11b(평면도)에서 도시된 바와 같이, 다수의 원형 비아들(217d, 217e)은 2 개의 금속 층들(211c, 211d) 사이의 전기적 접속을 형성하기 위하여 이용될 수도 있다. 기존의 포토리소그래피에서 이용된 광학계들의 제한들로 인해, 단일의 더 큰 편장(oblong) 비아로의 이 비아들의 병합은 실제적으로 달성하기가 어렵다. 무마스크 하전 입자 리소그래피 시스템을 이용하면, 이 제약들은 존재하지 않고, 더 큰 편장 단일 비아(217c)는 예컨대, 함께 근접한 2 개의 비아들(217a, 217b)을 이들이 병합하도록 노출함으로써, 금속 층들(211a, 211b)을 접속하여 생성될 수 있다. 이것은 더 많은 전류를 전도시킬 수도 있는 더 신뢰성 있는 접속이 2 개의 금속 층들 사이에서 행해지는 것을 가능하게 하고, 고유한 칩에서의 추가의 개선을 산출한다.
[0144] 도 8은 무마스크 패턴 기록기(1073)를 구현하기 위하여 이용될 수도 있는 하전 입자 멀티-빔렛 리소그래피 머신(1)의 예시적인 실시예의 단순화된 개략적인 도면을 도시한다. 이러한 리소그래피 머신은 복수의 빔렛들을 생성하는 빔렛 생성기, 상기 빔렛들을 변조된 빔렛들로 패턴화하는 빔렛 변조기, 및 상기 빔렛들을 타겟의 표면 상으로 투영하기 위한 빔렛 투영기를 적당하게 포함한다. 타겟은 예를 들어, 웨이퍼이다. 빔렛 생성기는 전형적으로, 소스 및 적어도 하나의 애퍼처 어레이(aperture array)를 포함한다. 빔렛 변조기는 전형적으로, 블랭킹 편향기 어레이 및 빔 정지 어레이를 갖는 빔렛 블랭커(beamlet blanker)이다. 빔렛 투영기는 전형적으로, 스캐닝 편향기(scanning deflector) 및 투영 렌즈계(projection lens system)를 포함한다.
[0145] 리소그래피 머신(1)은 균질의 확대 전자 빔(4)을 생성하기 위한 전자 소스(3)를 포함할 수도 있다. 빔 에너지는 바람직하게는, 약 1 내지 10 keV의 범위에서 상대적으로 낮게 유지된다. 이것을 달성하기 위하여, 다른 세팅들이 또한 이용될 수도 있지만, 가속화 전압은 바람직하게는 낮고, 전자 소스는 바람직하게는 접지 전위에서의 타겟에 대하여 약 -1 내지 -10 kV 사이에서 유지된다.
[0146] 전자 소스(3)로부터의 전자 빔(4)은 이중 8중극(double octopole), 및 추후에, 전자 빔(4)을 콜리메이팅(collimating)하기 위한 콜리메이터 렌즈(collimator lens)(5)를 통과할 수도 있다. 이해되는 바와 같이, 콜리메이터 렌즈(5)는 임의의 타입의 콜리메이팅 광학계일 수도 있다. 추후에, 전자 빔(4)은, 하나의 적당한 실시예에서, 애퍼처 어레이(aperture array)(6A)인 빔 스플리터(beam splitter) 상에서 충돌할 수도 있다. 애퍼처 어레이(6A)는 빔의 부분을 차단할 수도 있고, 복수의 서브빔들(20)이 애퍼처 어레이(6A)를 통과하는 것을 허용할 수도 있다. 애퍼처 어레이는 바람직하게는, 관통-구멍(through-hole)들을 가지는 판을 포함한다. 이에 따라, 복수의 평행한 전자 서브빔들(20)이 생성될 수도 있다.
[0147] 제2 애퍼처 어레이(6B)는 각각의 서브빔으로부터 다수의 빔렛들(7)을 생성할 수도 있다. 빔렛들은 또한, e-빔들로서 지칭된다. 물론, 더 많거나 더 적은 빔렛들을 이용하는 것이 가능하지만, 시스템은 많은 수의 빔렛들(7), 바람직하게는 약 10,000 내지 1,000,000 개의 빔렛들을 생성할 수도 있다. 다른 알려진 방법들이 또한, 콜리메이팅된 빔렛들을 생성하기 위하여 이용될 수도 있다는 것에 주목한다. 이것은 특히, 빔렛들의 수를 5,000 이상으로 증가시킬 때, 시스템 동작을 위하여 유리한 것으로 판명되는 서브빔들의 조작을 허용한다. 이러한 조작은 예를 들어, 서브빔들을 예를 들어, 투영 렌즈의 평면에서 광학 축으로 수렴하는 콘덴서 렌즈(condenser lens), 콜리메이터, 또는 렌즈 구조체에 의해 수행된다.
[0148] 콘덴서 렌즈 어레이(21)(또는 콘덴서 렌즈 어레이들의 세트)는 서브빔들(20)을 빔 정지 어레이(10)에서의 대응하는 개구부를 향해 포커싱하기 위하여, 서브빔 생성 애퍼처 어레이(6A)의 후방에 포함될 수도 있다. 제2 애퍼처 어레이(6B)는 서브빔들(20)로부터 빔렛들(7)을 생성할 수도 있다. 빔렛 생성 애퍼처 어레이(6B)는 바람직하게는, 빔렛 블랭커 어레이(9)와 조합하여 포함된다. 예를 들어, 양자는 서브어셈블리를 형성하기 위하여 함께 조립될 수도 있다. 도 8에서, 애퍼처 어레이(6B)는 각각의 서브빔(20)으로부터, 3 개의 빔렛들이 단부 모듈(22)에서의 투영 렌즈계에 의해 타겟 상으로 투영되도록 대응하는 개구부에서 빔 정지 어레이(10)를 타격하는 3 개의 빔렛들(7)을 생성한다. 실제적으로, 훨씬 더 많은 수의 빔렛들은 단부 모듈(22)에서의 각각의 투영 렌즈계를 위한 애퍼처 어레이(6B)에 의해 생성될 수도 있다. 하나의 실시예에서, 서브빔 당 빔렛들의 수는 200 이상으로 증가될 수도 있지만, (7x7 어레이로 배열된) 49 개의 빔렛들은 각각의 서브빔으로부터 생성될 수도 있고, 단일 투영 렌즈계를 통해 지향된다.
[0149] 서브빔들(20)의 중간 스테이지를 통해 빔(4)으로부터 스텝별로 빔렛들(7)을 생성하는 것은 주요한 광학적 동작들이 상대적으로 제한된 수의 서브빔들(20)로 그리고 타겟으로부터 상대적으로 원격인 포지션에서 수행될 수도 있다는 장점을 가진다. 하나의 이러한 동작은 투영 렌즈계들 중의 하나에 대응하는 포인트로의 서브빔들의 수렴이다. 바람직하게는, 동작과 수렴 포인트 사이의 거리는 수렴 포인트와 타겟 사이의 거리보다 더 크다. 가장 적당하게는, 그와 조합하여 정전 투영 렌즈(electrostatic projection lens)들의 이용이 행해진다. 이 수렴 동작은 진보된 노드들에서, 특히, 90 nm 미만의 임계 치수를 갖는 노드들에서 신뢰성 있는 하전 입자 빔 리소그래피를 행하기 위하여, 시스템이 감소된 스폿 크기, 증가된 전류, 및 감소된 포인트 확산의 요건들을 충족시키는 것을 가능하게 한다.
[0150] 빔렛들(7)은 다음으로, 변조기들의 어레이(9)를 통과할 수도 있다. 이 변조기들의 어레이(9)는 전자 빔렛들(7) 중의 하나 이상을 각각 편향시킬 수 있는 복수의 블랭커들을 가지는 빔렛 블랭커 어레이를 포함할 수도 있다. 블랭커들은 더 구체적으로, 제1 및 제2 전극이 제공된 정전 편향기(electrostatic deflector)일 수도 있고, 제2 전극은 접지 또는 공통 전극일 수도 있다. 빔렛 블랭커 어레이(9)는 빔 정지 어레이(10)로 변조 디바이스를 구성한다. 빔렛 제어 데이터에 기초하여, 변조 수단(8)은 패턴을 전자 빔렛들(7)에 추가할 수도 있다. 패턴은 단부 모듈(22) 내에서 존재하는 컴포넌트들에 의하여 타겟(24) 상으로 투영될 수도 있다.
[0151] 이 실시예에서, 빔 정지 어레이(10)는 빔렛들이 통과하는 것을 허용하기 위한 애퍼처들의 어레이를 포함한다. 빔 정지 어레이는 그 기본적인 형태로, 다른 형상들이 또한 이용될 수도 있지만, 전형적으로 원형 구멍들인 관통-구멍들이 제공된 기판을 포함할 수도 있다. 하나의 실시예에서, 빔 정지 어레이(8)의 기판은 관통-구멍들의 규칙적으로 이격된 어레이를 갖는 실리콘 웨이퍼로부터 형성될 수도 있고, 표면 하전(surface charging)을 방지하기 위하여 금속의 표면 층으로 코팅될 수도 있다. 하나의 실시예에서, 금속은 CrMo와 같은 자생적-옥사이드 외피(native-oxide skin)를 형성하지 않는 타입일 수도 있다.
[0152] 하나의 실시예에서, 빔 정지 어레이(10)의 통로들은 빔렛 블랭커 어레이(9)에서의 구멍들과 정렬될 수도 있다. 빔렛 블랭커 어레이(9) 및 빔렛 정지 어레이(10)는 전형적으로, 빔렛들(7)을 차단하거나 통과하게 하기 위하여 함께 동작한다. 빔렛 블랭커 어레이(9)가 빔렛을 편향시킬 경우, 그것은 빔렛 정지 어레이(10)에서의 대응하는 애퍼처를 통과할 것이 아니라, 그 대신에, 빔렛 블록 어레이(10)의 기판에 의해 차단될 것이다. 그러나 빔렛 블랭커 어레이(9)가 빔렛을 편향시키지 않을 경우, 그것은 빔렛 정지 어레이(10)에서의 대응하는 애퍼처들을 통과할 것이고, 그 다음으로, 타겟(24)의 타겟 표면(13) 상에서 스폿(spot)으로서 투영될 것이다.
[0153] 리소그래피 머신(1)은 또한, 빔렛 제어 데이터를, 예컨대, 패턴 비트맵 데이터(2009)의 형태로, 빔렛 블랭커 어레이(9)로 공급하기 위한 데이터 경로를 포함할 수도 있다. 빔렛 제어 데이터는 광섬유들을 이용하여 송신될 수도 있다. 각각의 광섬유 단부로부터의 변조된 광 빔들은 빔렛 블랭커 어레이(9) 상의 광감성 엘리먼트(light sensitive element) 상에서 투영될 수도 있다. 각각의 광 빔은 광감성 엘리먼트에 결합된 하나 이상의 변조기들을 제어하기 위한 패턴 데이터의 부분을 보유할 수도 있다.
[0154] 추후에, 전자 빔렛들(7)은 단부 모듈에 진입할 수도 있다. 이하, 용어 '빔렛'은 변조된 빔렛을 지칭한다. 이러한 변조된 빔렛은 시간별 순차적인 부분들을 효과적으로 포함한다. 이 순차적인 부분들의 일부는 더 낮은 세기(intensity)를 가질 수도 있고, 바람직하게는, 제로 세기 ― 즉, 빔 정지부에서 정지된 부분 ― 를 가질 수도 있다. 일부 부분들은 추후의 스캐닝 주기에 대한 시작 포지션으로의 빔렛의 위치결정을 허용하기 위하여 제로 세기를 가질 수도 있다.
[0155] 단부 모듈(22)은 바람직하게는, 다양한 컴포넌트들을 포함하는 삽입가능한 대체가능한 유닛으로서 구성된다. 이 실시예에서, 이것들의 전부가 단부 모듈에서 포함될 필요가 있는 것이 아니고, 그것들은 상이하게 배열될 수도 있지만, 단부 모듈은 빔 정지 어레이(10), 스캐닝 편향기 어레이(11), 및 투영 렌즈 배열체(12)를 포함할 수도 있다.
[0156] 빔렛 정지 어레이(10)를 통과한 후에, 변조된 빔렛들(7)은 비편향된 빔렛들(7)의 방향에 대해 실질적으로 수직인 X- 및/또는 Y-방향에서의 각각의 빔렛(7)의 편향을 제공하는 스캐닝 편향기 어레이(11)를 통과할 수도 있다. 이 실시예에서, 편향기 어레이(11)는 상대적으로 작은 구동 전압들의 인가를 가능하게 하는 스캐닝 정전 편향기일 수도 있다.
[0157] 다음으로, 빔렛들은 투영 렌즈 배열체(12)를 통과할 수도 있고, 타겟 평면에서, 타겟, 전형적으로 웨이퍼의 타겟 표면(24) 상으로 투영될 수도 있다. 리소그래피 응용들을 위하여, 타겟은 하전-입자 감지 층 또는 레지스트 층이 제공된 웨이퍼를 대개 포함한다. 투영 렌즈 배열체(12)는 예를 들어, 직경에 있어서 약 10 내지 30 나노미터의 기하학적 스폿 크기로 귀착되는 빔렛을 포커싱할 수도 있다. 이러한 설계인 투영 렌즈 배열체(12)는 예를 들어, 약 100 내지 500 배의 축소율(demagnification)을 제공한다. 이 바람직한 실시예에서, 투영 렌즈 배열체(12)는 유리하게도, 타겟 표면에 근접하게 위치된다.
[0158] 일부 실시예들에서, 빔 투영기는 타겟 표면(24)과 포커싱 투영 렌즈 배열체(12) 사이에서 위치될 수도 있다. 빔 투영기는 레지스트 입자들이 리소그래피 머신에서의 감지 엘리먼트들 중의 임의의 것에 도달할 수 있기 전에, 웨이퍼로부터 해제된 레지스트 입자들을 흡수하기 위한, 필요한 애퍼처들이 제공된 포일(foil) 또는 판일 수도 있다. 대안적으로 또는 추가적으로, 스캐닝 편향 어레이(9)는 투영 렌즈 배열체(12)와 타겟 표면(24) 사이에서 제공될 수도 있다.
[0159] 대략적으로 말하면, 투영 렌즈 배열체(12)는 빔렛들(7)을 타겟 표면(24)으로 포커싱한다. 그와 함께, 그것은 또한, 단일 픽셀의 스폿 크기가 올바르다는 것을 보장한다. 스캐닝 편향기(11)는 타겟 표면(24) 상에서 빔렛들(7)을 편향시킬 수도 있다. 그와 함께, 그것은 타겟 표면(24) 상의 픽셀의 포지션이 마이크로스케일(microscale) 상에서 올바르다는 것을 보장할 필요가 있다. 특히, 스캐닝 편향기(11)의 동작은 픽셀이 타겟 표면(24) 상에서 패턴을 궁극적으로 구성하는 픽셀들의 그리드(grid) 내로 양호하게 맞다는 것을 보장할 필요가 있다. 타겟 표면 상에서의 픽셀의 마이크로스케일 위치결정은 타겟(24) 아래에 존재하는 웨이퍼 위치결정 시스템에 의해 적당하게 가능하게 된다는 것이 이해될 것이다.
[0160] 이러한 고품질 투영은 재현가능한 결과를 제공하는 리소그래피 머신을 획득하기 위하여 적절할 수도 있다. 통상적으로, 타겟 표면(24)은 기판 상부에 레지스트 막을 포함한다. 레지스트 막의 부분들은 하전 입자들, 즉, 전자들의 빔렛들의 적용에 의해 화학적으로 개질될 수도 있다. 그 결과로서, 막의 조사된 부분은 현상기에서 더 많이 또는 더 적게 용해가능할 수도 있어서, 웨이퍼 상의 레지스트 패턴으로 귀착될 수도 있다. 웨이퍼 상의 레지스트 패턴은 추후에, 즉, 반도체 제조의 분야에서 알려진 바와 같은 구현, 에칭, 및/또는 증착 단계들에 의해 아래에 놓인 층으로 전사될 수도 있다. 명백히, 조사가 균일하지 않을 경우, 레지스트는 균일한 방식으로 현상되지 않을 수도 있어서, 패턴에서의 실수들을 초래할 수도 있다. 또한, 이러한 리소그래피 머신들의 많은 것은 복수의 빔렛들을 이용한다. 조사에 있어서의 차이는 편향 단계들로부터 발생하지 않아야 한다.
[0161] 도 9는 3 개의 하이 레벨 서브-시스템들: 웨이퍼 위치결정 시스템(25), 전자 광학 컬럼(electon optical column)(20), 및 데이터 경로(30)로 분할된 예시적인 하전 입자 리소그래피 시스템(1A)의 개념도를 도시한다. 웨이퍼 위치결정 시스템(25)은 웨이퍼(24)를 전자 광학 컬럼(20) 하부에서 x-방향으로 이동시킨다. 웨이퍼 포지션 시스템(25)에는, 웨이퍼를 전자-광학 컬럼(20)에 의해 생성된 전자 빔렛들과 정렬하기 위하여 데이터 경로 서브-시스템(30)으로부터의 동기화 신호들이 제공될 수도 있다. 전자-광학 컬럼(20)은 도 8에서 도시된 바와 같은 하전 입자 멀티-빔렛 리소그래피 머신(1)을 포함할 수도 있다. 빔렛 블랭커 어레이(9)의 스위칭은 또한, 패턴 비트맵 데이터(2009)를 이용하여 데이터 경로 서브-시스템(30)을 통해 제어될 수도 있다. 데이터 경로 서브-시스템(30)은 도 3에 따라 구현될 수도 있다.
[0162] 위의 예들에서 도시된 바와 같이, 무마스크 패턴 기록기는 패턴 비트맵 데이터의 제어 하에서, 래스터 스캔을 웨이퍼에 적용할 수도 있다. 대안적으로, 무마스크 패턴 기록기는 벡터 스캔을 웨이퍼에 적용할 수도 있다. 벡터 스캔은 전형적으로, 그것이 순차적으로 웨이퍼의 매 위치를 거친다는 점에서 래스터 스캔과는 상이하고; 그 대신에, 그것은 하나의 국소적 에어리어를 노출하는 것을 완료하고, 다음으로 지나간다. 벡터 스캐닝으로, 빔 정착 시간은 전형적으로, 후속 노출이 재개되기 전에 필요하다. 이 정착 시간은 전형적으로, 래스터 스캔을 위하여 필요하지 않다. 벡터 스캐닝을 위한 패턴 비트맵 데이터 및 제어 데이터는 일반적으로 빔렛 제어 데이터로서 지칭될 수도 있다.
[0163] 발명의 하나 이상의 실시예들은 컴퓨터 시스템과의 이용을 위한 컴퓨터 프로그램 제품으로서 구현될 수도 있다. 프로그램 제품의 프로그램(들)은 (본원에서 설명된 방법들을 포함하는) 실시예들의 기능들을 정의할 수도 있고, 다양한 컴퓨터-판독가능 저장 매체들 상에서 포함될 수 있다. 컴퓨터-판독가능 저장 매체들은 비-일시적 저장 매체들일 수도 있다. 예시적인 컴퓨터-판독가능 저장 매체들은 (i) 정보가 그 상에서 영구적으로 저장될 수도 있는 비-기록가능한 저장 매체들(예컨대, CD-ROM 드라이브에 의해 판독가능한 CD-ROM 디스크들, ROM 칩들, 또는 임의의 타입의 솔리드-스테이트(solid-state) 비-휘발성 반도체 메모리와 같은 컴퓨터 내에서의 판독-전용 메모리 디바이스들); 및 (ii) 변경가능한 정보가 그 상에서 저장될 수도 있는 기록가능한 저장 매체들(예컨대, 하드 디스크 드라이브 또는 임의의 타입의 솔리드-스테이트 랜덤-액세스 반도체 메모리, 플래시 메모리)를 포함하지만, 이것으로 제한되지는 않는다.

Claims (30)

  1. 무마스크 패턴 기록기(maskless pattern writer)를 이용하는 무마스크 리소그래픽 노출 시스템(maskless lithographic exposure system)을 이용하여 전자 디바이스들을 제조하는 방법으로서,
    상기 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 상기 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터(beamlet control data)를 생성하는 단계를 포함하고, 상기 빔렛 제어 데이터는,
    상기 웨이퍼로부터 제조될 상기 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터; 및
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터 ― 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의함 ― 에 기초하여 생성되고,
    상기 빔렛 제어 데이터에 따른 상기 웨이퍼의 노출은 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착되는, 방법.
  2. 제1 항에 있어서,
    상기 설계 레이아웃 데이터는,
    상기 전자 디바이스들의 전부에 대하여 적용가능한 구조체들을 정의하는 공통적인 설계 레이아웃 데이터; 및
    상기 선택 데이터에 따라 상기 구조체들의 상기 상이한 세트가 선택가능한, 상기 전자 디바이스들 중 소정의 디바이스들에 대하여 적용가능한 구조체들을 정의하는 비-공통적인 설계 레이아웃 데이터를 포함하는, 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 선택 데이터는 상기 전자 디바이스들의 각각에 대하여, 상기 빔렛 제어 데이터가 상기 설계 레이아웃 데이터에서 정의된 상기 구조체들 중의 하나 이상을 정의하는 데이터를 포함하거나 포함하지 않는지 여부를 특정하는, 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 설계 레이아웃 데이터는 상기 선택 데이터에 따라 선택가능한 상기 구조체들을 정의하는 설계 레이아웃 데이터를 오직 포함하는, 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    제1 네트워크 경로를 통해 상기 무마스크 리소그래픽 노출 시스템에서 상기 설계 레이아웃 데이터를 수신하는 단계; 및
    상기 제1 네트워크 경로와는 별도인 제2 네트워크 경로를 통해 상기 무마스크 리소그래픽 노출 시스템에서 상기 선택 데이터를 수신하는 단계를 더 포함하는, 방법.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 빔렛 제어 데이터를 생성하는 단계는 위치 메타 데이터(location meta data)에 추가적으로 기초하고, 상기 위치 메타 데이터는 상기 설계 레이아웃 데이터에서 정의된 상기 구조체들의 위치들을 특정하는, 방법.
  7. 제6 항에 있어서,
    상기 위치 메타 데이터 및 상기 선택 데이터에 기초하여 와이프 아웃 마스크 데이터(wipe out mask data)를 생성하는 단계를 더 포함하고, 상기 빔렛 제어 데이터의 생성은 상기 설계 레이아웃 데이터로부터 비 선택된 구조체들을 삭제하기 위하여 상기 와이프 아웃 마스크 데이터를 상기 설계 레이아웃 데이터 또는 상기 설계 레이아웃 데이터의 파생물과 병합하는 단계를 포함하는, 방법.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 전자 디바이스들은 반도체 칩들이고, 상기 무마스크 패턴 기록기는 하전 입자 멀티-빔렛 리소그래피 머신(charged particle multi-beamlet lithography machine)인, 방법.
  9. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 구조체들은,
    비아(via)들로서 또한 알려진, 금속 층들 사이의 접속들;
    컨택 층에서의 금속 층과 게이트 사이의 접속들;
    국소적 상호접속 층에서의 접속들;
    트랜지스터 또는 다이오드의 소정의 부분들의 P 또는 N 주입물들 중의 적어도 하나를 포함하는, 방법.
  10. 무마스크 패턴 기록기를 이용하는 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들을 제조하는 방법을 이용하여 생성된 전자 디바이스로서,
    상기 방법은,
    상기 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 상기 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하는 단계를 포함하고, 상기 빔렛 제어 데이터는,
    상기 웨이퍼로부터 제조될 상기 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터; 및
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터 ― 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의함 ― 에 기초하여 생성되고,
    상기 빔렛 제어 데이터에 따른 상기 웨이퍼의 노출은 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착되는, 전자 디바이스.
  11. 제10 항에 있어서,
    상기 전자 디바이스는 임의의 다른 생성된 반도체 칩과는 상이한 진정하게 고유한 반도체 칩인, 전자 디바이스.
  12. 제10 항 또는 제11 항에 있어서,
    금속 층 및 인접한 층을 포함하고, 비-공통적인 설계 레이아웃 데이터에 의해 정의된 상기 구조체들은 상기 금속 층과 상기 인접한 층 사이의 접속들을 포함하는, 전자 디바이스.
  13. 무마스크 패턴 기록기를 이용하는 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들을 제조하는 방법을 수행하도록 구성된 무마스크 리소그래픽 노출 시스템으로서,
    상기 방법은,
    상기 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 상기 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하는 단계를 포함하고, 상기 빔렛 제어 데이터는,
    상기 웨이퍼로부터 제조될 상기 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터; 및
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터 ― 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의함 ― 에 기초하여 생성되고,
    상기 빔렛 제어 데이터에 따른 상기 웨이퍼의 노출은 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착되는, 무마스크 리소그래픽 노출 시스템.
  14. 제13 항에 있어서,
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 상기 선택 데이터를 생성하도록 구성된 블랙 박스 디바이스(black box device)를 포함하고, 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의하는, 무마스크 리소그래픽 노출 시스템.
  15. 제13 항 또는 제14 항에 따른 무마스크 리소그래피 노출 시스템을 포함하는 반도체 제작 플랜트.
  16. 리소그래피 서브시스템으로서,
    래스터라이저(rasterizer) 및 무마스크 패턴 기록기를 포함하고,
    상기 래스터라이저는 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 상기 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하도록 구성되고, 상기 빔렛 제어 데이터는,
    상기 웨이퍼로부터 제조될 상기 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터; 및
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터 ― 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의함 ― 에 기초하여 생성되고,
    상기 빔렛 제어 데이터에 따른 상기 웨이퍼의 노출은 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 서브세트를 가지는 패턴을 노출하는 것으로 귀착되는, 리소그래피 서브시스템.
  17. 제16 항에 있어서,
    상기 래스터라이저는,
    상기 설계 레이아웃 데이터로부터 생성된 리소그래피 서브시스템 특정 포맷인 패턴 벡터 데이터를 수신하고;
    상기 선택 데이터를 수신하고;
    상기 설계 레이아웃 데이터에서 정의되고 상기 선택 데이터에 따라 선택가능한 상기 구조체들의 각각의 위치를 특정하는 위치 메타 데이터를 수신하고; 그리고
    상기 빔렛 제어 데이터를 획득하기 위하여 상기 패턴 벡터 데이터, 상기 위치 메타 데이터, 및 상기 선택 데이터를 프로세싱하도록 구성되는, 리소그래피 서브시스템.
  18. 반도체 칩의 3 개 이상의 층들에서 형성된 복수의 구조체들을 포함하는 반도체 칩을 포함하는 전자 디바이스로서,
    상기 반도체 칩은 반도체 칩들의 세트의 부재일 수 있고, 상기 세트의 상기 반도체 칩들의 각각은 상기 세트의 상기 반도체 칩들의 모두에서 존재하는 공통적인 구조체들의 세트, 및 상기 세트의 상기 반도체 칩들의 서브세트에서 오직 존재하는 비-공통적인 구조체들의 세트를 가지고, 그리고
    상기 비-공통적인 구조체들은 제1 층 위에 층들의 제2 층을 가지고 제1 층 아래에 층들의 제3 층을 가지는 상기 층들의 적어도 제1 층 상에서 형성되는, 전자 디바이스.
  19. 상기 반도체 칩의 복수의 층들에서 형성된 복수의 구조체들을 포함하는 반도체 칩을 포함하는 전자 디바이스로서,
    상기 반도체 칩은 반도체 칩들의 세트의 부재일 수 있고, 상기 세트의 상기 반도체 칩들의 각각은 상기 세트의 상기 반도체 칩들의 모두에서 존재하는 공통적인 구조체들의 세트, 및 상기 세트의 상기 반도체 칩들의 서브세트에서 오직 존재하는 비-공통적인 구조체들의 세트를 가지고, 그리고
    상기 비-공통적인 구조체들은 상기 복수의 층들의 금속 층들 사이의 접속들; 상기 복수의 층들의 컨택 층에서의 금속 층과 게이트 사이의 접속들; 상기 복수의 층들의 국소적 상호접속 층에서의 접속들; 및 상기 복수의 층들 중의 하나의 트랜지스터 또는 다이오드의 P- 또는 N-도핑된 확산 영역 중의 적어도 하나를 포함하는, 전자 디바이스.
  20. 제18 항 또는 제19 항에 있어서,
    상기 반도체 칩의 상기 공통적인 구조체들 및 상기 비-공통적인 구조체들은 전자 회로를 형성하기 위하여 상호접속되는, 전자 디바이스.
  21. 제20 항에 있어서,
    상기 전자 디바이스는 과제(challenge)를 수신하기 위한 적어도 하나의 입력 단자 및 응답(response)을 출력하기 위한 적어도 하나의 출력 단자를 포함하고, 상기 전자 회로는 상기 적어도 하나의 입력 단자 및 상기 적어도 하나의 출력 단자에 접속된 과제-응답 회로를 형성하고,
    상기 과제-응답 회로는 상기 적어도 하나의 입력 단자에 적용된 과제에 기초하여 상기 적어도 하나의 출력 단자에서 응답을 생성하도록 적응되고, 상기 과제 및 상기 응답은 미리 결정된 관계를 가지는, 전자 디바이스.
  22. 빔렛 제어 데이터에 따른 웨이퍼의 노출이 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착되도록, 무마스크 패턴 기록기를 이용하는 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하기 위한 컴퓨터-구현된 방법으로서,
    상기 웨이퍼로부터 제조될 상기 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터를 수신하는 단계;
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터를 수신하는 단계 ― 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의함 ― ; 및
    상기 수신된 설계 레이아웃 데이터 및 상기 수신된 선택 데이터에 기초하여 상기 빔렛 제어 데이터를 생성하는 단계를 포함하는, 방법.
  23. 제22 항에 있어서,
    상기 빔렛 제어 데이터를 생성하는 단계는 위치 메타 데이터에 추가적으로 기초하고, 상기 위치 메타 데이터는 상기 설계 레이아웃 데이터에서 정의된 상기 구조체들의 위치들을 특정하는, 방법.
  24. 제22 항에 있어서,
    상기 위치 메타 데이터 및 상기 선택 데이터에 기초하여 와이프 아웃 마스크 데이터를 생성하는 단계를 더 포함하고, 상기 빔렛 제어 데이터의 생성은 상기 설계 레이아웃 데이터로부터 비 선택된 구조체들을 삭제하기 위하여 상기 와이프 아웃 마스크 데이터를 상기 설계 레이아웃 데이터 또는 상기 설계 레이아웃 데이터의 파생물과 병합하는 단계를 포함하는, 방법.
  25. 빔렛 제어 데이터에 따른 웨이퍼의 노출이 전자 디바이스들의 상이한 서브세트들을 위한 구조체들의 상이한 세트를 가지는 패턴을 노출하는 것으로 귀착되도록, 무마스크 패턴 기록기를 이용하는 무마스크 리소그래픽 노출 시스템을 이용하여 전자 디바이스들의 생성을 위한 웨이퍼를 노출하기 위하여 무마스크 패턴 기록기를 제어하기 위한 빔렛 제어 데이터를 생성하기 위한 컴퓨터-구현된 방법을 수행하도록 구성된 프로세서를 포함하는 데이터 프로세싱 시스템으로서,
    상기 방법은,
    상기 웨이퍼로부터 제조될 상기 전자 디바이스들을 위한 복수의 구조체들을 정의하는 설계 레이아웃 데이터를 수신하는 단계;
    상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의하는 선택 데이터를 수신하는 단계 ― 상기 선택 데이터는 상기 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의함 ― ; 및
    상기 수신된 설계 레이아웃 데이터 및 상기 수신된 선택 데이터에 기초하여 상기 빔렛 제어 데이터를 생성하는 단계를 포함하는, 데이터 프로세싱 시스템.
  26. 선택 데이터 ― 상기 선택 데이터는 웨이퍼로부터 제조될 전자 디바이스에 대하여 적용가능한 설계 레이아웃 데이터의 구조체들을 정의함 ― 를 생성하기 위한 컴퓨터-구현된 방법으로서,
    상기 선택 데이터가 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의하도록, 상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의함으로써 상기 선택 데이터를 생성하는 단계를 포함하는, 방법.
  27. 제26 항에 있어서,
    상기 선택 데이터의 상기 생성은 상기 설계 레이아웃 데이터에 의해 정의된 상기 전자 디바이스의 설계 레이아웃 내에서 상기 구조체들의 각각의 위치를 정의하는 단계를 더 포함하는, 방법.
  28. 선택 데이터 ― 상기 선택 데이터는 웨이퍼로부터 제조될 전자 디바이스에 대하여 적용가능한 설계 레이아웃 데이터의 구조체들을 정의함 ― 를 생성하기 위한 컴퓨터-구현된 방법을 수행하도록 구성된 프로세서를 포함하는 데이터 프로세싱 시스템으로서,
    상기 방법은,
    상기 선택 데이터가 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의하도록, 상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의함으로써 상기 선택 데이터를 생성하는 단계를 포함하는, 데이터 프로세싱 시스템.
  29. 컴퓨터 프로그램 제품이 컴퓨터에 의해 실행될 때, 상기 컴퓨터로 하여금, 선택 데이터 ― 상기 선택 데이터는 웨이퍼로부터 제조될 전자 디바이스에 대하여 적용가능한 설계 레이아웃 데이터의 구조체들을 정의함 ― 를 생성하기 위한 컴퓨터-구현된 방법을 수행하게 하는 명령들을 포함하는, 컴퓨터-판독가능 비-일시적 저장 매체 상에서 구현된 컴퓨터 프로그램 제품으로서,
    상기 방법은,
    상기 선택 데이터가 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의하도록, 상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의함으로써 상기 선택 데이터를 생성하는 단계를 포함하는, 컴퓨터 프로그램 제품.
  30. 컴퓨터에 의해 실행될 때, 상기 컴퓨터로 하여금, 선택 데이터 ― 상기 선택 데이터는 웨이퍼로부터 제조될 전자 디바이스에 대하여 적용가능한 설계 레이아웃 데이터의 구조체들을 정의함 ― 를 생성하기 위한 컴퓨터-구현된 방법을 수행하게 하는 명령들을 포함하는 컴퓨터-판독가능 비-일시적 저장 매체로서,
    상기 방법은,
    상기 선택 데이터가 전자 디바이스들의 상이한 서브세트들을 위한 상기 구조체들의 상이한 세트를 정의하도록, 상기 설계 레이아웃 데이터의 상기 구조체들 중의 어느 것이 상기 웨이퍼로부터 제조될 각각의 전자 디바이스에 대하여 적용가능한지를 정의함으로써 상기 선택 데이터를 생성하는 단계를 포함하는, 컴퓨터-판독가능 비-일시적 저장 매체.
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