KR20190039540A - 초격자를 갖는 iii-p 발광 디바이스 - Google Patents

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Abstract

디바이스는 n형 영역과 p형 영역 사이에 배치된 Ⅲ-P 발광 층을 포함하는 반도체 구조체를 포함한다. n형 영역은 초격자를 포함한다. 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 제1 층 및 제2 층을 포함한다. 제1 층은 제2 층보다 작은 알루미늄 조성을 갖는다.

Description

초격자를 갖는 III-P 발광 디바이스
관련 출원들과의 상호 참조
본원은 2016년 7월 28일자 출원된, 미국 가특허 출원 번호 62/367,935호, 2017년 7월 26일자 출원된 미국 특허 출원 번호 15/660,602호, 및 2016년 9월 29일자 출원된 유럽 특허 출원 번호 16191414.8호를 우선권 주장한다. 미국 가특허 출원 번호 62/367,935호, 미국 특허 출원 번호 15/660,602호, 및 유럽 특허 출원 번호 16191414.8호는 본원에 참조로 포함된다.
관련 기술의 설명
발광 다이오드들(LED들)은 낮은 전력 소비, 소형 크기, 및 높은 신뢰성을 요구하는 많은 응용들에서 광원들로서 폭넓게 받아들여지고 있다. 가시 스펙트럼의 황색-녹색 내지 적색 영역들에서 광을 방출하는 에너지-효율적인 다이오드들은 보통 AlGaInP 합금으로 형성된 활성 층들을 포함한다. 가시 스펙트럼의 UV 내지 청색 내지 녹색 영역들에서 광을 방출하는 에너지-효율적인 다이오드들은 보통 Ⅲ-질화물 합금으로 형성된 활성 층들을 포함한다.
도 1은 US 6,057,563에서 보다 상세히 설명된, 종래 기술의 AlGaInP 디바이스의 단면도이다. 도 1의 디바이스는 제1 도전형의 GaAs 기판(10); AlAs/GaAs로 구성되고 기판(10) 상에 형성된 브래그 반사기 층(11); 브래그 반사기 층(11) 상에 성장된 제1 도전형의 AlGaInP 구속 층(12); AlGaInP 구속 층(12) 상에 성장된 도전성 AlGaInP 활성 층(13); AlGaInP 활성 층(13) 상에 성장된 제2 도전형의 AlGaInP 구속 층(14); AlGaInP 구속 층(14) 상에 성장된 복수의 도전성 GaInP/AlGaInP 초격자 층들(15); 도전성 AlGaInP 초격자 층(15) 상에 성장된 제2 도전형의 옴 콘택 층(16); 옴 콘택 층(16)의 상부 상에 형성된 전방 콘택(17); 및 기판(10)의 후면 측 상에 형성된 후방 콘택(18)을 포함한다.
US 6,057,563은 "본 발명에 따른 광 투명 윈도우를 갖는 LED가 전체 LED 칩을 통해 전류를 균일하게 흐르게 하고 윈도우 층의 투명도를 증가시킴으로써 밝고 균일한 휘도를 제공할 수 있다는 것"을 교시한다.
한 양태에서 n형 영역과 p형 영역 사이에 배치된 Ⅲ-P 발광 층을 포함하는 반도체 구조체 - n형 영역은 초격자를 포함함 - , 및 Ⅲ-P 발광 층의 반대 쪽의 초격자의 표면 상에 있고 그 표면에 접촉하는 n-콘택 금속을 포함하는 발광 디바이스가 제공된다. 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 AlxGa1-xInP(여기서 0 < x < 1)의 제1 층 및 AlyGa1-yInP(여기서 0 < y < 1)의 제2 층을 포함하고, 제1 층은 제2 층보다 작은 알루미늄 조성을 갖는다.
또 하나의 양태에서, n형 영역과 p형 영역 사이에 배치된 Ⅲ-P 발광 층을 포함하는 반도체 구조체 - n형 영역은 초격자를 포함함 - , 및 Ⅲ-P 발광 층의 반대 쪽의 초격자의 표면 상에 있고 그 표면에 접촉하는 전류 확산 층; 및 전류 확산 층 상에 있고 그 층에 접촉하는 n-콘택을 포함하는 발광 디바이스가 제공된다. 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 AlxGa1-xInP(여기서 0 < x < 1)의 제1 층 및 AlyGa1-yInP(여기서 0 < y < 1)의 제2 층을 포함하고, 제1 층은 제2 층보다 작은 알루미늄 조성을 갖는다.
또 다른 양태에서, 방법이 제공되는데, 상기 방법은 성장 기판 상에 n형 초격자를 성장시키는 단계 - 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 AlGaInP의 제1 층 및 AlGaInP의 제2 층을 포함하고, 제1 층은 제2 층보다 작은 알루미늄 조성을 가짐 - ; p형 영역 상에 제1 금속 콘택을 형성하는 단계; n형 초격자 상에 직접적으로 발광 영역을 성장시키는 단계; 발광 영역 상에 p형 영역을 성장시키는 단계; 초격자의 표면을 노출시키기 위해 성장 기판을 제거하는 단계; 및 초격자의 노출된 표면 상에 직접적으로 제2 금속 콘택을 형성하는 단계를 포함한다.
도 1은 종래 기술의 AlGaInP LED 디바이스를 도시한다.
도 2는 기판 상에 성장된 AlGaInP 디바이스 구조체의 단면도이다.
도 3은 콘택들을 형성하고 성장 기판을 제거한 후의 도 2의 AlGaInP 디바이스 구조체의 단면도이다.
도 4는 도 3의 디바이스와 같은, 박막 AlInGaP 디바이스의 상면도이다.
Ⅲ-P 또는 AlxGa1-xInP 합금 계는 약 580㎚(호박색) 내지 770㎚(근적외선)의 파장 범위의 피크 파장을 갖는 광을 방출하는 발광 다이오드들(LED들) 및 레이저들을 제조하기 위해 중요하다. 이 범위의 파장들은 합금의 성장 동안에 알루미늄-갈륨 비를 조정함으로써 달성된다. 발광 층들 내의 증가된 알루미늄(x) 조성은 더 짧은 파장들을 제공한다. LED의 한 예는 흡수 GaAs 기판 상에 에피택셜 성장된 p-i-n 접합을 갖는다. 제1 층은 GaAs 기판 상에 에피택셜 성장된, AlxGa1-xInP의 n형 하부 구속 층(LCL)이다. 원하는 파장을 제공하기 위해 적합한 알루미늄-갈륨 비를 갖는 AlxGa1-xInP의 활성 i-층은 다음에 n형 LCL 상에 에피택셜 성장된다. AlxGa1-xInP의 p형 상부 구속 층(UCL)은 다음에 활성 층 상에 에피택셜 성장된다. p-i-n 접합은 단일 발광 층을 갖고, 이중 헤테로구조이다. 단일 발광 층의 대안으로서, Ⅲ-P LED는 n형 영역과 p형 영역 사이에 샌드위치된 다수의 양자 우물 발광 영역(활성 영역이라고도 함)을 가질 수 있다. 다수의 양자 우물 발광 영역은 배리어 층들에 의해 분리된 다수의 양자 우물 발광 층을 포함한다. 표면 방출 LED에서, 전방 금속 전극은 LED의 방출 면 상에 형성되고 후방 금속 전극은 후면 내에 형성된다.
주어진 활성 층 설계를 위해, 효율적인 LED 동작은 금속 전극들로부터 LED 칩의 대응하는 n형 및 p형 층들까지의 효율적인 전류 주입에 의존한다. 이상적으로, 전류는 활성 영역으로부터 방출된 광을 차단 또는 반사하지 않고서, LED의 전체 활성 영역 위에 가능한 한 고르게 분포된다. 이상적인 전류 분포는 n형 및 p형 층들이 금속 전극들 아래의 또는 가까이의 어떤 전류 크라우딩을 피하기 위해, 가장 낮은 가능한 시트 저항들을 갖는 것을 요구한다. 이상적인 전류 분포는 또한 n형 및 p형 층들이 어떤 흡수 및/또는 반사를 피하기 위해, 활성 영역의 방출 파장보다 큰 밴드갭들을 갖는 것을 요구한다. AlxGa1-xInP 내의 알루미늄 조성을 감소시키면 시트 저항이 감소될 뿐만 아니라, AlxGa1-xInP의 밴드갭이 감소되어, 활성 층으로부터의 방출의 흡수를 증가시킬 수 있다. 이 흡수는 더 짧은 파장 방출 LED들에서 심각하게 된다.
본 발명의 일부 실시예들에서, AlGaInP 디바이스는 LED의 활성 층에 의해 방출된 광의 상당한 흡수를 방지하기 위해 충분히 높은 밴드갭을 유지하면서, LED의 n-콘택 내의 전류 크라우딩을 방지하기 위해 시트 저항을 감소시킬 수 있는 다층 초격자 반도체 구조체를 포함한다. 일부 실시예들에서, 초격자는 활성 영역의 n형 측 상에 형성되고, n형 층들을 포함할 수 있다.
여기에 사용된 것과 같은, 문맥에 따라, "AlGaInP" 또는 "AlInGaP"는 특히 알루미늄, 인듐, 갈륨, 및 인의 4원 합금, 또는 일반적으로 알루미늄, 인듐, 갈륨, 및 인의 임의의 2원, 3원, 또는 4원 합금을 말할 수 있다. "Ⅲ-질화물"은 (알루미늄, 인듐, 및 갈륨과 같은) 임의의 Ⅲ족 원소와 질소의 2원, 3원, 또는 4원 합금을 말할 수 있다. 예를 들어, "AlGaInP"는 (AlxGa(1-x))rIn(1-r)P(여기서 0 < x < 1, 0 < r < 1)를 포함할 수 있다. 여기에 사용된 것과 같은, 문맥에 따라, "콘택"은 특히 금속 전극, 또는 일반적으로 반도체 콘택 층과 금속 전극의 조합, 및 반도체 콘택 층과 금속 전극 사이에 배치된 임의의 구조체들을 말할 수 있다.
도 2는 일부 실시예들에 따른, 성장 기판(48) 위에 성장된 반도체 디바이스 구조체의 단면도이다. 성장 기판(48)은 보통 GaAs이지만, 임의의 적합한 성장 기판이 사용될 수 있다.
에칭 스톱 층(도시 안됨)이 기판(48) 위에 성장될 수 있다. 에칭 스톱 층은 기판(48)을 나중에 제거하기 위해 사용되는 에칭을 중지시키기 위해 사용될 수 있는 임의의 재료일 수 있다. 에칭 스톱 층은 예를 들어, InGaP, AlGaAs, 또는 AlGaInP일 수 있다. 에칭 스톱 층의 재료는 성장 기판(전형적으로 GaAs)과 격자-정합될 수 있지만, 반드시 그럴 필요는 없다. 성장 기판과 격자 정합되지 않은 에칭 스톱 층들은 완화를 피하기에 충분히 얇을 수 있고/있거나 스트레인 보상될 수 있다. 에칭 스톱 층의 두께는 GaAs 기판을 제거하기 위해 사용되는 에칭 용액들의 선택도에 의존하는데; 에칭 선택도가 적을수록, 에칭 스톱 층은 두꺼워진다. AlGaAs 에칭 스톱 층은 예를 들어, 2000 내지 5000Å일 수 있지만, 아래에 설명되는 것과 같이, 에칭 스톱 층은 디바이스의 방출 표면을 가공 처리하기 위해 사용된다면 더 두꺼운 에칭 스톱 층이 사용될 수 있다. AlxGa1-xAs 에칭 스톱 층의 조성 x는 예를 들어, 0.50 내지 0.95일 수 있다.
n형 영역과 p형 영역 사이에 샌드위치된 발광 또는 활성 영역 내에 적어도 하나의 발광 층을 포함하는 디바이스 층들은 에칭 스톱 층 위에 성장된다.
일부 실시예들에서, n형 영역(50)은 다층 초격자 반도체 구조체를 포함한다. 초격자는 낮은 시트 저항 및 조정가능한 밴드갭을 제공할 수 있다. 일부 실시예들에서, 초격자는 더 낮은 알루미늄 함량의 AlxGa1-xInP 및 더 높은 알루미늄 함량의 AlxGa1-xInP(여기서 0 < x < 1)의 교대하는 층들의 스택을 포함한다. 초격자 내의 더 낮은 알루미늄 함량 층들은 더 양호한 전류 확산을 위한 더 낮은 시트 저항의 경로를 제공할 수 있다. 초격자는 초격자 내의 층들의 두께 및 알루미늄 함량을 적절히 선택함으로써 원하는 밴드갭을 획득하도록 설계될 수 있다. 일부 실시예들에서, 초격자 내의 더 낮은 알루미늄 함량 층들은 양자 배리어들로서 기능할 수 있는, 더 높은 알루미늄 함량 층들에 의해 둘러싸인 양자 우물들로서 기능할 수 있다. 충분히 얇은 양자 배리어들은 양자 우물들의 에너지 상태들이 공진하게 하고 초격자의 밴드갭을 정하는 전자들과 정공들을 위한 미니밴드들을 발생하게 할 수 있다. 초격자의 미니밴드들은 더 낮은 알루미늄 함량 층들과 더 높은 알루미늄 함량 층들의 밴드갭들 사이에 놓인 밴드갭을 제공하기 위해 조정될 수 있다.
LED의 피크 방출 파장에 따라, AlxGa1-xInP LCL의 Al 조성은 일부 실시예들에서 적어도 x = 0.3(30% Al)이고, 일부 실시예들에서 x = 0.65(65% Al) 이하일 수 있다. 30% Al을 갖는 AlxGa1-xInP LCL은 약 2.08eV의 밴드갭 및 약 596㎚의 흡수 에지를 갖는다. 반면에, 65% Al을 갖는 AlxGa1-xInP LCL은 약 2.23eV의 밴드갭 및 약 553㎚의 흡수 에지를 갖는다. 30% Al LCL은 일부 실시예들에서 660㎚보다 큰 피크 방출 파장을 갖는 LED를 위해 적합할 수 있다. 660㎚ 미만의 피크 방출 파장들을 갖는 LED들을 위해, LCL 내의 Al 조성은 증가될 수 있어서, 일부 실시예들에서 약 590㎚의 피크 방출 파장에 대해 65%까지 도달한다. 주어진 초격자 구조체를 위해, 초격자 내의 더 낮은 알루미늄 함량의 AlGaInP 층들 및 초격자 내의 더 높은 알루미늄 함량의 AlGaInP 층들의 Al 농도는 일부 실시예들에서 30% 내지 65%의 범위에 있을 수 있다. 주어진 LED 색을 목표로 하는 초격자 층의 밴드갭(또는 흡수 에지)은 Al 농도뿐만 아니라, 개별적인 층들의 두께에 의존한다. 한 실시예에서, 초격자는 약 2.14의 유효 밴드갭 및 약 578㎚의 흡수 에지를 제공하는, 100Å 두께 Al0.35Ga0.65InP 층들과 교대하는 100Å 두께 Al0.45Ga0.55InP 층들을 포함한다. 이 밴드갭 및 흡수 에지는 40% Al을 갖는 벌크(즉, 균일한 조성의 단일 층) AlInGaP 층과 매우 가깝게 정합된다. 더 높은 밴드갭(또는 더 낮은 흡수 에지)을 달성하기 위해, 더 낮은 Al 함량 층들의 두께가 감소될 수 있고/있거나, 층들 중 어느 하나 또는 둘 다 내의 Al 조성이 증가될 수 있다.
초격자 내의 더 높고 더 낮은 알루미늄 조성 층들은 일부 실시예들에서 적어도 1x1017/cm3, 일부 실시예들에서 1x1019/cm3 이하, 일부 실시예들에서 적어도 0.5x1018/cm3, 및 일부 실시예들에서 1.5x1018/cm3 이하의 도펀트 농도를 가질 수 있다. 더 높고 더 낮은 알루미늄 조성 층들은 상이하게 도핑될 수 있다. 일부 실시예들에서, 초격자 층들은 초격자를 가로질러 변화하는 도핑 프로필로 그래디언트로 도핑될 수 있다. 예를 들어, n형 도펀트(들), Si, 및 Te를 포함하는 임의의 적합한 도펀트들이 사용될 수 있다. 도핑은 조성의 변조와 정합하도록 변조될 수 있다. 예를 들어, 더 높은 밴드갭 층들은 더 고농도로 도핑될 수 있고, 더 낮은 밴드갭 층들은 덜 도핑될 수 있다. 대안적으로, 더 높은 밴드갭 층들은 덜 도핑될 수 있고, 더 낮은 밴드갭 층들은 더 고농도로 도핑될 수 있다. n형 영역(50)은 1x1018cm-3로 도핑된 하나 이상의 두꺼운 영역, 및 더 많이, 예를 들어, 1x1019cm-3까지 도핑된 하나 이상의 얇은 영역과 같은, 비균일 도핑 농도를 포함할 수 있다. 이들 고농도로 도핑된 영역은 Te, Si, S, 또는 다른 적합한 도펀트들로 도핑될 수 있고, 높은 도핑 농도는 에피택셜 성장에 의해, 도펀트 확산에 의해, 또는 이 둘 다에 의해 달성될 수 있다.
초격자 내의 개별적인 층들은 일부 실시예들에서 적어도 5㎚, 일부 실시예들에서 100㎚ 두께 이하, 일부 실시예들에서 20㎚ 두께 이하일 수 있다. 전체 초격자의 총 두께는 일부 실시예들에서 적어도 1㎛ 두께, 일부 실시예들에서 8㎛ 두께 이하, 일부 실시예들에서 적어도 2㎛ 두께, 및 일부 실시예들에서 5㎛ 두께 이하일 수 있다. 초격자는 일부 실시예들에서 더 낮고 더 높은 Al 조성 층들의 적어도 100개의 쌍, 일부 실시예들에서 1600개 이하의 쌍, 및 일부 실시예들에서 400개 이하의 쌍을 포함할 수 있다.
일부 실시예들에서, n형 영역(50)은 금속 n-콘택이 형성될 수 있는 별개의 AlGaInP n-콘택 층을 포함할 수 있다. 일부 실시예들에서, 금속 n-콘택은 초격자 내의 제1 또는 다른 층 쌍 상에 형성된다. 별개의 n-콘택 층은 초격자를 위해서 보다는, 콘택 형성을 위해 최적화된 도핑 및/또는 조성을 갖는 층일 수 있다.
일부 실시예들에서, 초격자는 전체로서 성장 기판, 보통 GaAs와 격자-정합된다. 일부 실시예들에서, 초격자 층의 개별적인 층들은 스트레인될 수 있다(즉, 성장 기판과 격자 정합되지 않을 수 있다). 일부 실시예들에서, 초격자 층의 개별적인 층들은 성장 기판과 격자-정합될 수 있다.
한 예에서, 초격자는 배리어 층들로서 기능하는 45% 알루미늄을 갖는 AlGaInP의 얇은 층들 내지 양자 우물 층들로서 기능하는 35% 알루미늄을 갖는 AlGaInP의 얇은 층들을 포함한다. 35% 및 45% 알루미늄 층들의 올바른 두께를 선택함으로써, 초격자의 유효 밴드갭은 40% 알루미늄을 갖는 균일한 조성 AlGaInP의 단일 층의 밴드갭으로 조정될 수 있다.
한 예에서, 초격자는 AlxGa1-xInP(여기서 x > 0)를 포함하는 제1 층들, 및 AlyGa1-yInP(여기서 y > 0)를 포함하는 제2 층들을 포함한다. 제1 층들은 조성 0.3 ≤ x ≤ 0.4를 가질 수 있고 제2 층들은 조성 0.4 ≤ y ≤ 0.5를 가질 수 있다. 한 예에서, 초격자는 AlxGa1-xInP(여기서 x > 0)를 포함하는 제1 층들 및 AlyGa1-yInP(여기서 y > 0)를 포함하는 제2 층들을 포함한다. 제1 층들은 조성 0.2 ≤ x ≤ 0.5를 가질 수 있고 제2 층들은 조성 0.3 ≤ y ≤ 0.65를 가질 수 있다.
한 예에서, 초격자는 10㎚ 두께 (Al0.35Ga0.65)0.51In0.49P와 10㎚ 두께 (Al0.45Ga0.55)0.51In0.49P의 교대하는 층들을 포함한다. 초격자는 GaAs 기판 위에 에피택셜 성장된, 이들 층의 225개의 쌍을 포함한다. 이 초격자 층은 ∼2.14의 유효 밴드갭(흡수 에지 ∼578㎚)을 제공하고, 일부 실시예들에서 적어도 620㎚ 및 일부 실시예들에서 700㎚ 이하의 피크 방출 파장을 갖는 LED에서 사용될 수 있다.
주어진 초격자는 다수의 피크 방출 파장을 위해 사용될 수 있다. 방출 파장의 하한선은 초격자에 의해 설정되지만(초격자 흡수 에지에 의해 결정되지만), 하한선보다 긴 피크 파장을 갖는 임의의 활성 영역은 초격자에 사용하기에 적합하다.
다음의 표는 초격자 구조체들의 몇가지 예들을 예시한다. 4개의 초격자 구조체가 예시된다. 더 낮은 Al 조성 층들 및 더 높은 Al 조성 층들에 대한 두께 및 알루미늄 조성뿐만 아니라, 유효 밴드갭이 주어진다. "유효 WL 컷-오프"는, 광이 그 미만에서 초격자에 의해 흡수될, 파장이다. 일부 실시예들에서, 활성 영역들은 컷-오프 파장 미만의 광을 거의 또는 전혀 방출하지 않는다. 일부 실시예들에서, 활성 영역은 컷-오프 파장 미만이고, (예를 들어, 층의 도전율 대 그것의 흡수 에지를 최적화하기 위해) 초격자에 의해 흡수될 수 있는 일부 광을 방출할 수 있다. 주어진 예들은 단지 예시들이고 제한하려는 것이 아니다.
Figure pct00001
발광 또는 활성 영역(52)은 n형 영역(50) 위에 성장된다. 적합한 발광 영역들의 예들은 단일 발광 층, 및 다수의 두꺼운 또는 얇은 발광 우물이 배리어 층들에 의해 분리되는 다수의 우물 발광 영역을 포함한다. 한 예에서, 적색 광을 방출하도록 구성되는 디바이스의 발광 영역(52)은 (Al0.65Ga0.35)0.5In0.5P 배리어들에 의해 분리된 (Al0.06Ga0.94)0.5In0.5P 발광 층들을 포함한다. 발광 층들 및 배리어들은 각각 예를 들어, 20 내지 200Å의 두께를 가질 수 있다. 발광 영역의 총 두께는 예를 들어, 500Å 내지 3㎛일 수 있다.
p형 영역(54)은 발광 영역(52) 위에 성장된다. p형 영역(54)은 발광 영역(52) 내에 캐리어들을 구속하도록 구성된다. 한 예에서, p형 영역(54)은 (Al0.65Ga0.35) 0.5In0.5P이고 전자들을 구속하기 위해 높은 Al 조성의 얇은 층을 포함한다. p형 영역(54)의 두께는 수 미크론 정도일 수 있고; 예를 들어, 0.5 내지 3㎛일 수 있다. 얇은 p형 영역(54)을 통하는 p-콘택에의 발광 영역의 발광 층들의 근접은 또한 디바이스의 열적 임피던스를 감소시킬 수 있다.
일부 실시예들에서, p형 콘택 층(도시 안됨)은 p형 영역(54) 위에 성장될 수 있다. p형 콘택 층은 고농도로 도핑될 수 있고 발광 영역(52)에 의해 방출된 광에 투명하다. 예를 들어, p형 콘택 층은 일부 실시예들에서 적어도 5x1018cm-3, 및 일부 실시예들에서 적어도 1x1019cm-3의 정공 농도로 도핑될 수 있다. 이 경우에, p형 콘택 층은 100Å 내지 1000Å의 두께를 가질 수 있다. p형 콘택 층이 고농도로 도핑되지 않으면 예를 들어, 5x1018cm-3까지의 정공 농도로, 두께는 12㎛ 정도로 증가될 수 있다. 일부 실시예들에서, p형 콘택 층은 고농도로 도핑된 GaP이다. 예를 들어, 금속 유기 화학 기상 성장에 의해 성장된 GaP 콘택 층은 적어도 8x1018cm-3의 정공 농도로 활성화된, Mg 또는 Zn으로 도핑될 수 있다. GaP 층은 낮은 성장 온도 및 낮은 성장 속도로; 예를 들어, ∼850℃의 전형적인 GaP 성장 온도 미만의 거의 50 내지 200℃의 성장 온도, 및 ∼5㎛/hr의 전형적인 GaP 성장 속도의 거의 1% 내지 10%의 성장 속도로 성장될 수 있다. 분자 빔 에피택시에 의해 성장된 GaP 콘택은 적어도 1x1019cm-3의 농도로 C로 도핑될 수 있다. 일부 실시예들에서, 성장 중에 도펀트들을 통합하는 것에 대한 대안으로서, p형 콘택 층이 성장될 수 있고, 다음에 도펀트들이 예를 들어, 본 기술 분야에 공지된 것과 같이, 확산 노(furnace) 내에 또는 성장 반응기 내에 고압 도펀트 소스를 제공함으로써, 성장 후에 증기 소스로부터 p형 콘택 층 내로 확산될 수 있다.
도 3은 디바이스 내로 형성된 도 2의 반도체 구조체를 도시한다. 성장 후에, p-콘택(60)은 p형 영역(54)과 전기적 접촉하여 형성된다(있다면, p-콘택 층 상에, 또는 p형 영역(54) 상에). 일부 실시예들에서, p-콘택(60)은 반도체 내로 확산한 Zn이 있는, AuZn과 같은 금속 미러이다. 일부 실시예들에서, p-콘택(60)은 반도체 층 상에 이격된 많은 작은 콘택들을 포함하고, 유전체 층이 작은 콘택들 위에 형성되므로, 반도체 표면의 대부분이 내부 전반사의 원리에 기초하여 방출된 광의 많은 것에 대해 미러로서 기능하는 유전체 내에 커버된다. 유전체는 우수한 미러이지만 Ag 또는 Au와 같은, 반도체와의 양호한 옴 접촉을 하지 않는 금속으로 커버될 수 있다. 이러한 구조체는 보통 합성 또는 하이브리드 미러라고 하고 본 기술 분야에 공지되어 있다. 일부 실시예들에서, 분산된 브래그 반사기가 위에 설명된 단일 유전체 층 대신에 사용된다. p-콘택(60)은 예를 들어, TiW와 같은 가드 재료 또는 기타 적합한 재료를 포함하는 다른 재료들을 포함할 수 있다. 가드 층은 반사성 금속 층을 제위치에 밀봉하고 환경 및 다른 층들에의 배리어로서 기능할 수 있다.
본딩 층(66)은 p-콘택(60) 위에, 및/또는 아래에 설명되는 마운트(68) 상에 형성될 수 있다. 본딩 층은 예를 들어, Au 또는 TiAu일 수 있고 예를 들어, 증착에 의해 형성될 수 있다. 디바이스는 지지부에 임시로 부착될 수 있거나, 추가 처리를 용이하게 하기 위해, 본딩 층(66)을 통해, 마운트(68)에 영구적으로 본드될 수 있다. 마운트는 반도체 층들의 열 팽창 계수(CTE)와 상당히 가깝게 정합된 열 팽창 계수(CTE)를 갖도록 선택될 수 있다. 마운트는 예를 들어, GaAs, Si, 몰리브덴과 같은 금속, 또는 기타 적합한 재료일 수 있다. 본드는 예를 들어, 열압착 본딩, 또는 기타 적합한 기술에 의해 디바이스와 마운트 사이에 형성된다.
성장 기판(48)은 성장 기판 재료에 적합한 기술에 의해 제거된다. 예를 들어, GaAs 성장 기판은 디바이스 층들 앞의 성장 기판 위에 성장된 에칭-스톱 층 상에서 종료하는 습식 에칭에 의해 제거될 수 있다. 반도체 구조체는 선택적으로 얇아질 수 있다. 성장 기판을 제거하면 초격자의 표면과 같은, n형 영역(50)의 표면이 노출될 수 있다.
성장 기판을 제거함으로써 노출된 n형 영역(50)의 표면은 예를 들어, 광전기 화학 에칭에 의해, 광 추출을 개선시키기 위해 거칠어질 수 있거나, 예를 들어, 포토닉 결정 또는 다른 광 산란 구조체를 형성하기 위해 나노임프린트 리소그래피에 의해 패터닝될 수 있다. 다른 실시예들에서, 광-추출 특징은 구조체 내에 매립된다. 광 추출 특징은 예를 들어, 디바이스의 상부 표면에 평행한(즉, 반도체 층들의 성장 방향에 수직인) 방향으로의 굴절률의 변화일 수 있다. 일부 실시예들에서, p형 영역 또는 p형 콘택 층의 표면은 p-콘택(60)을 형성하기 전에 거칠어지거나 패터닝될 수 있다. 일부 실시예들에서, 반도체 구조체의 성장 전에 또는 그 동안에, 낮은 굴절률 재료의 층이 성장 기판 상에 또는 반도체 층 상에 퇴적되고 낮은 굴절률 재료 내의 개구들 또는 낮은 굴절률 재료의 포스트들을 형성하기 위해 패터닝된다. 반도체 재료는 다음에 반도체 구조체 내에 배치되는 굴절률의 변화를 형성하기 위해 패터닝된 낮은 굴절률 층 위에 성장된다.
예를 들어, Au/Ge/Au 또는 기타 적합한 콘택 금속 또는 금속들과 같은 n-콘택 금속(34)이 초격자의 상부 표면(32) 상에 퇴적되고, 다음에 n-콘택을 형성하기 위해 패터닝될 수 있다. 예를 들어, 포토레지스트 층은 퇴적되고 패터닝될 수 있고, 다음에 콘택 금속(들)으로 커버된 다음에, 포토레지스트가 제거된다. 대안적으로, 콘택 금속(들)이 블랭크 코팅되고, 다음에 포토레지스트를 통해 패턴 형성될 수 있고, 금속의 일부는 에칭된다.
도 4는 n-콘택 금속의 배열의 한 예를 도시한, 디바이스의 상면도이다. 위에 설명된 것과 같이, n-콘택(34)은 예를 들어, 금, AuGe, 또는 기타 적합한 금속일 수 있다. n-콘택(34)은 정사각형을 형성하는 암들(35) 및 정사각형의 모서리들로부터 연장하는 연장부들(36)을 가질 수 있지만, 반드시 그럴 필요는 없다. n-콘택은 적합한 형상을 가질 수 있다. n-콘택 암들(35) 및 연장부들(36)은 일부 실시예들에서 1 내지 100미크론 폭, 일부 실시예들에서 1 내지 30미크론 폭, 및 일부 실시예들에서 20 내지 50미크론 폭일 수 있다. n-콘택 암들(35) 및 연장부들(36)은 일반적으로 광 차단 또는 흡수를 최소화하기 위해 가능한 한 좁게 유지되지만, 과잉 전기 콘택 저항을 발생하기 않기에 충분히 폭이 넓다. 콘택 저항은 금속-반도체 저항 및 아래에 놓인 반도체 n형 층의 시트 저항에 의존하는, 전달 길이 Lt보다 적은 폭들에 대해 증가한다. n-콘택 세그먼트 폭은 콘택 암이 양 변으로부터 전류를 주입하기 때문에 Lt의 2배일 수 있거나, 특정한 재료 파라미터들에 따라, 위에 설명된 디바이스에 대해 1 내지 30미크론일 수 있다.
일부 실시예들에서, n-콘택(34)은 높은 반사성(R>0.8)으로 만들어질 수 있다. 일부 실시예들에서, 전류-확산 층이 전류 확산을 개선시키고, 잠재적으로 n-콘택의 표면을 최소화시켜서 광학 손실들을 감소시키기 위해 n형 영역(50)과 n-콘택(34) 사이에 배치된다. 전류-확산 층 재료는 낮은 광학 손실 및 양호한 전기적 접촉을 위해 선택된다. 전류-확산 층용으로 적합한 재료들은 인듐 주석 산화물, 아연 산화물, 또는 다른 투명한 도전성 산화물들을 포함한다.
n-콘택(34)은 본딩 패드(38)에 접속한다. 본딩 패드(38)는 와이어 본드, 와이어 브리지, 또는 외부 전류원과의 다른 적합한 전기적 접촉을 수용하기에 충분히 크다. 도 4의 디바이스에서 본딩 패드(38)는 디바이스의 모서리 내에 위치하지만, 본딩 패드(38)는 예를 들어, 디바이스의 중심 내를 포함하는, 임의의 적합한 위치 내에 위치할 수 있다.
n-콘택(34)을 형성한 후에, 구조체는 예를 들어, n-콘택(34) 및/또는 p-콘택들(60)을 어닐링하기 위해 가열될 수 있다.
디바이스들의 웨이퍼는 다음에 테스트되고 개별적인 디바이스들로 레이저-싱귤레이트될 수 있다. 개별적인 디바이스들은 패키지 내에 배치될 수 있고, 와이어 본드와 같은 전기 콘택은 n-콘택을 도선과 같은 패키지의 부분에 접속시키기 위해 디바이스의 본딩 패드(38) 상에 형성될 수 있다.
동작 시에, 전류가 마운트를 통해 콘택(60)에 의해 p형 영역 내에 주입된다. 전류는 디바이스의 상부 표면 상에서, 본딩 패드(38)에 의해 n형 영역 내에 주입된다.
도 3 및 4에 도시된 디바이스들은 박막 디바이스들이고, 이는 성장 기판이 최종 디바이스로부터 제거된다는 것을 의미한다. 상부 콘택과 디바이스를 위에 설명된 박막 디바이스들 내의 마운트에 접속시키는 본딩 층들의 상부 표면 사이의 총 두께는 일부 실시예들에서 20미크론 이하 및 일부 실시예들에서 15미크론 이하이다.
본 발명을 상세히 설명하였지만, 본 기술 분야의 기술자들은 본 개시내용이 주어지는 경우, 여기에 설명된 발명 개념의 취지에서 벗어나지 않고서 본 발명에 대해 수정들이 이루어질 수 있다는 것을 알 것이다. 그러므로, 본 발명의 범위는 도시되고 설명된 특정한 실시예들로 제한되는 것이 의도되지 않는다.

Claims (20)

  1. 디바이스로서,
    n형 영역과 p형 영역 사이에 배치된 Ⅲ-P 발광 층을 포함하는 반도체 구조체 - 상기 n형 영역은 초격자를 포함함 - ; 및
    상기 Ⅲ-P 발광 층의 반대 쪽의 상기 초격자의 표면 상에 있고 그 표면에 접촉하는 n-콘택 금속을 포함하고,
    상기 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 AlxGa1-xInP(여기서 0 < x < 1)의 제1 층 및 AlyGa1-yInP(여기서 0 < y < 1)의 제2 층을 포함하고, 상기 제1 층은 상기 제2 층보다 작은 알루미늄 조성을 갖는 디바이스.
  2. 제1항에 있어서,
    p형 영역 상에 배치된 하부 콘택을 추가로 포함하는 디바이스.
  3. 제1항에 있어서, 0.3 ≤ x ≤ 0.4 및 0.4 ≤ y ≤ 0.5인 디바이스.
  4. 제1항에 있어서, 0.2 ≤ x ≤ 0.5 및 0.3 ≤ y ≤ 0.65 인 디바이스.
  5. 제1항에 있어서, 상기 제1 및 제2 층들은 n형 도펀트로 도핑되는 디바이스.
  6. 제1항에 있어서, 상기 제1 및 제2 층들 중 적어도 하나는 상기 반도체 구조체가 성장되는 성장 기판에 대해 스트레인되는 디바이스.
  7. 제1항에 있어서, 상기 초격자는 상기 반도체 구조체가 성장되는 성장 기판과 격자 정합되는 디바이스.
  8. 방법으로서,
    성장 기판 상에 n형 초격자를 성장시키는 단계 - 상기 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 AlGaInP의 제1 층 및 AlGaInP의 제2 층을 포함하고, 상기 제1 층은 상기 제2 층보다 작은 알루미늄 조성을 가짐 - ;
    상기 p형 영역 상에 제1 금속 콘택을 형성하는 단계;
    상기 n형 초격자 상에 직접적으로 발광 영역을 성장시키는 단계;
    상기 발광 영역 상에 p형 영역을 성장시키는 단계;
    상기 초격자의 표면을 노출시키기 위해 상기 성장 기판을 제거하는 단계; 및
    상기 초격자의 상기 노출된 표면 상에 직접적으로 제2 금속 콘택을 형성하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서, 0.2 ≤ x ≤ 0.5 및 0.3 ≤ y ≤ 0.65인 방법.
  10. 제8항에 있어서, 상기 초격자를 상기 성장 기판과 격자 정합시키는 단계를 추가로 포함하는 방법.
  11. 제8항에 있어서, 상기 성장 기판에 대해 스트레인되는 상기 제1 및 제2 층들 중 적어도 하나를 성장시키는 단계를 추가로 포함하는 방법.
  12. 제8항에 있어서, 상기 초격자의 상기 노출된 표면을 거칠게 하거나 패터닝하는 단계를 추가로 포함하는 방법.
  13. 제8항에 있어서, 상기 초격자의 상기 노출된 표면 상에 직접적으로 제2 금속 콘택을 형성하는 단계는
    상기 초격자의 상기 표면 상에 직접적으로 금속 층을 형성하는 단계; 및
    형상화된 제2 금속 콘택을 형성하기 위해 상기 금속 층을 패터닝하는 단계를 포함하고, 상기 형상은 평면도에서 1미크론 이상이고 30미크론 이하인 폭을 갖는 방법.
  14. 제1항에 있어서, 상기 초격자 층들은 상기 초격자를 가로질러 변화하는 도핑 프로필로 도핑되는 디바이스.
  15. 제1항에 있어서, 상기 제1 층들은 상기 제2 층들보다 더 고농도로 도핑되는 디바이스.
  16. 제1항에 있어서, 상기 제2 층들은 상기 제1 층들보다 더 고농도로 도핑되는 디바이스.
  17. 제1항에 있어서, 상기 n-콘택 층은 형상을 갖도록 패터닝되고, 상기 형상은 평면도에서 1미크론 이상이고 30미크론 이하인 폭을 갖는 디바이스.
  18. 제17항에 있어서, 상기 형상은 1미크론 이상이고 20미크론 이하인 폭을 갖는 디바이스.
  19. 디바이스로서,
    n형 영역과 p형 영역 사이에 배치된 Ⅲ-P 발광 층을 포함하는 반도체 구조체 - 상기 n형 영역은 초격자를 포함함 - ; 및
    상기 Ⅲ-P 발광 층의 반대 쪽의 상기 초격자의 표면 상에 있고 그 표면에 접촉하는 전류 확산 층; 및
    상기 전류 확산 층 상에 있고 그 층에 접촉하는 n-콘택을 포함하고,
    상기 초격자는 복수의 적층된 층 쌍들을 포함하고, 각각의 층 쌍은 AlxGa1-xInP(여기서 0 < x < 1)의 제1 층 및 AlyGa1-yInP(여기서 0 < y < 1)의 제2 층을 포함하고, 상기 제1 층은 상기 제2 층보다 작은 알루미늄 조성을 갖는 디바이스.
  20. 제19항에 있어서, 상기 전류 확산 층은 인듐 주석 산화물 또는 아연 산화물을 포함하는 디바이스.
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