KR20190038920A - 뱅크 구조들을 가진 전자 디바이스 - Google Patents

Abstract

공통 기판 상에 위치된 다수의 웰 영역들을 갖는 전자 디바이스 및 연관된 방법들로서, 여기서 각각의 웰 영역은 웰 영역의 측벽들을 형성하는 적어도 3 개의 뱅크 구조들에 의해 정의된다. 각각의 웰 영역 내에 적어도 2 개의 전극 세그먼트들이 존재하며, 전극 세그먼트들은 절연 뱅크(들)이 전극 세그먼트들보다 두꺼운, 적어도 하나의 절연 뱅크에 의해 측방향으로 분리된다. 직접 접촉으로 웰 영역을 완전히 충진하고 전극 세그먼트들과 절연 뱅크(들) 양자 위에 놓인 적어도 하나의 전하 수송층이 있다. 웰 영역들은 잉크젯과 같은 솔루션 방법들을 사용하여 충진된다. 이러한 디바이스들은 활성 영역들에 걸쳐 개선된 균일성을 갖는다.

Description

뱅크 구조들을 가진 전자 디바이스

본 발명에 따른 실시형태들은 일반적으로 전자 디바이스들에서 재료를 정의하는 구조로서의 뱅크 구조들의 사용과, 더욱 상세하게는 이러한 디바이스들 내의 웰 영역들을 정의하기 위한 그들의 사용, 및 그러한 구조들을 포함하는 유기 전자 디바이스들, 그러한 구조들을 제조하기 위한 프로세스들 및 그러한 구조들을 포함하는 전자 디바이스들에 관한 것이다.

특정 영역의 용액에서 박막 소자들 (능동 또는 수동 재료들) 의 디포지션에 의해 유기 전계 효과 트랜지스터들 (OFET들) 또는 유기 발광 다이오드들 (OLED들) 과 같은 유기 전자 (OE) 디바이스들과 같은 전자 디바이스들을 제조하는 비용 및 제작가능성이 바람직할 것이다. 고온 진공 디포지션을 이용한 쉐도우 마스킹과 같은 일반적으로 사용되는 기술들은 비싸고, 재료가 낭비되며, 복잡한 기계를 요구한다. 하나의 잠재적인 해법은 활성 컴포넌트들이 용액 또는 액체 형태로 디포짓될 수 있는 웰들을 정의하는 패터닝된 뱅크 층을 포함하는 기판을 제공하는 것이다. 활성 컴포넌트들이 웰들에 의해 정의된 기판의 영역에 남아있도록, 웰들은 건조 또는 응고되는 동안 용액을 함유한다. 용액들은 잉크젯뿐만 아니라 다른 기술들을 사용하여 웰들 내에 도입될 수 있다.

뱅크 구조들 및 그 형성 방법들은 기판 상에 그러한 한정된 장소들 (웰들) 을 정의하는데 사용되는 것으로 알려져 있다. 예를 들어, US 2007/0023838 A1, WO 2008/117395 A1, EP 1933393 A1, GB 2,458,454 A, GB 2,462,845 A, US 2003/017360 A1, US 2007/190673 A1, WO 2007/023272 A1 및 WO 2009/077738 A1 는 개별적으로 및 집합적으로 그러한 공지된 구조들 및 방법들의 대표적인 개시물들이다.

웰-정의 뱅크 재료의 패터닝된 층이 제공되더라도, 웰 영역 내에 용액을 함유하는데 있어서, 문제들이 여전히 존재한다. 일반적으로, 원하는 재료의 용액들이 웰 내에 디포짓되고 용매가 제거되어, 웰 내에 원하는 재료의 필름이 남게 된다. 그러나, 잔류 필름의 두께는 종종 이러한 디바이스들에서 중요하지만, 적절한 용매 내에서의 용해도는 종종 제한되기 때문에, 셀 내에 디포짓될 필요가 있는 용액의 양은 웰의 부피를 초과할 수도 있고, 용액은 인접 웰들 내에서 과잉일 수 있다. 이 문제에 대한 하나의 해결책은 뱅크 상부의 습윤성을 제어하여, 접촉각이 충분히 높아져서 웰이 유출없이 과충진될 수 있도록 하는 것이다. 이것은 종종 뱅크들에서 플루오르화 재료들을 사용함으로써 달성된다. 다른 문제는 용매가 제거된 후에 발생하며, 여기서 잔여 재료는 전체 웰 영역에 걸쳐 두께가 균일하지 않다. 통상적으로, 잔여 재료의 두께는 습윤 효과 때문에 웰-정의 뱅크 구조 근처에서 더 두껍다. 이것은 웰을 가로질러 불균일한 방출을 야기하며, 이는 매우 바람직하지 않다. 이러한 습윤 문제에 대한 알려진 해결책은, 개선된 습윤 특성들을 제공하기 위한 뱅크 구조들용의 재료들 또는 처리제들의 사용 (예컨대, 플루오르화 재료의 사용) 을 포함한다. 또 다른 알려진 해결책은 특정 뱅크 구조 설계들에 의존한다. 그러나, 뱅크들은 전형적으로 제안된 설계들과 완전히 호환가능하지 않을 수도 있는 포토리소그래피를 사용하여 생성되기 때문에, 이 문제점에 대한 이들 해결책들에는 한계가 있다.

US 7781963, US 8217573, US 2014/0147950, US 8628986 및 JP 2008/243406 은 모두 전극 위에 뱅크 구조들의 라인들을 사용하여 웰들을 형성하고, 다음에 잉크젯 방법을 사용하여 웰들을 충진하는 채우는 것에 의한 OLED들의 형성을 기술한다. 이들 참조들은 모두 뱅크 구조들 하부의 더 넓은 절연층들의 사용을 개시한다. 하부의 절연층은 뱅크 벽들에서의 습윤 효과들로 인해 불균일한 뱅크의 벽들 근처에서 발광층이 광을 방출하는 것을 방지한다. 그러나,이 방법은 픽셀들의 애퍼처 사이즈를 감소시킨다.

US 6388377 및 WO 2003/083960 는 기판 상의 전도층 (ITO) 의 패터닝된 로우들에 대해 직각 방향으로 그리고 직각 방향을 넘어서 뱅크들의 로우들로부터 웰들을 형성하고, 잉크젯에 의한 발광에 필요한 유기층들, 그 다음에 패터닝된 제 2 전도성 전극으로 웰들을 충진함으써 제조되는 수동 매트릭스의 형성을 설명한다. US 2004/0140759 는 잉크가 채널 외부로 나오는 것을 방지하기 위해 채널들의 단부에 장벽들이 있는 뱅크 구조들에 의해 정의되는, 잉크젯 방법을 통해 충진될 채널들을 갖는 OLED들을 설명한다.

US 7365367 는 픽셀들을 정의하는 절연 재료들의 종방향 및 횡방향 뱅크 구조들을 갖는 OLED들을 설명한다. 종방향 뱅크들은 횡방향 뱅크들보다 높이가 더 높다. US 7842947은 선형 영역을 정의하는 제 1 뱅크들 및 픽셀 영역들을 정의하는 제 2 뱅크들을 갖는 OLED들을 개시한다. 제 1 뱅크들의 높이는 제 2 뱅크들의 높이들보다 더 높다. WO 2015/141176 는 뱅크들 및 절연층들 (제 1 뱅크를 가로지르는 제 2 뱅크) 에 의해 분할된 픽셀을 갖는 OLED들을 개시한다. 절연층들은 제 1 방향으로 인접한 (옵션적으로) 홀 주입층을 갖는 제 1 전극들 사이 및 그 위에 배열되고, 뱅크들은 제 2 방향으로 인접한 제 1 전극들 사이에 배열된다. 절연층들과 교차하는 영역들에서, 뱅크들은 제 1 방향에서 절연층 위로 연장한다. 이들 3 가지 참조 문헌들 모두에서, 2 차 뱅크들 / 절연층들은 전극과, 존재한다면 홀 주입층 양자의 위에 놓인다. 그러나, 절연층은 (일반적으로 포토리소그래피 프로세스에 의해) 패터닝되어야 하기 때문에, 포토리소그래피 프로세스 동안 존재할 경우, 전극 및/또는 홀 주입층이 손상될 수 있다.

따라서, 발광 영역들의 사이즈를 감소시키지 않고 그리고 민감한 하부층들 위에 패터닝가능 층을 디포짓해야할 필요 없이, 웰 내에 균일한 활성 영역들을 갖는 뱅크 구조들에 의해 정의되는 웰 영역들을 갖는 전자 디바이스들, 특히 유기 전계 발광 디바이스들 (OLED들) 을 제공할 필요가 있다.

활성층들의 균일성은 별개의 활성 영역들로 세분되는 웰 영역 (뱅크들에 의해 정의됨) 을 가짐으로써 개선될 수 있음이 밝혀졌다. 웰 내에서, 웰 영역 내에 적어도 2 개의 전극 세그먼트들이 위치되고, 전극 세그먼트들은 적어도 하나의 절연 뱅크에 의해 측방향으로 분리된다. 따라서, 각각의 웰 영역은 전극 세그먼트들에 대응하는 적어도 2 개의 분리된 활성 영역들을 가질 것이다. 인접한 전극 세그먼트들 사이의 단락 (short circuit) 을 방지하고 잉크젯 디포지션 동안 활성층들의 흐름을 제어하기 위해, 절연 뱅크의 두께가 전극 세그먼트의 두께보다 더 커야하는 것이 중요하다. 또한, (일반적으로 포토리소그래피를 사용하여 기판의 상부에 디포짓되는) 사전-패터닝된 절연층 위에 전극층을 디포짓하는 제조 프로세스에 의해 활성 영역들을 분리하고 정의하기 위한 절연층들의 사용은, 먼저 (마스킹 또는 에칭에 의해) 전극 세그먼트를 형성하고, 그 후에 (전극을 손상시킬 수도 있는) 절연층을 형성하는 것보다 더 간단하고 제어하기 쉽다. 절연 뱅크들은 전극 세그먼트들보다 더 두껍고, 완전히 전극 세그먼트의 위에 놓이지 않는다. 전극 세그먼트들 및 절연층들 양자의 위에 놓인 것은 전체 웰 영역에 걸쳐 연장하는 적어도 하나의 활성층, 특히 전하 수송층이다.

이러한 방식으로, 활성 세분들이 뱅크 구조들에 의해 정의되는 것이 아니라 웰 내의 다중 전극 세그먼트들의 노출된 표면에 의해 정의되기 때문에, 웰 사이즈는 총 광 방출량을 감소시키지 않으면서 더 커질 수 있다 (따라서 웰을 정의하는 뱅크 구조들에 인접한 손실된 방출의 % 를 감소시킨다). 개별 활성 영역들을 포함하는 뱅크들이 없고 후속하는 습윤 효과들이 없기 때문에, 활성 영역은 전극 세그먼트 표면에 걸쳐 균일한 두께를 갖는다. 전극 세그먼트들 / 활성 영역들은 셀 내의 전체 활성 영역이 유지되도록 적절하게 사이징될 수 있다. 세분된 활성 영역의 상관은, 원하는 대로 개별 전극 세그먼트들을 통해 개별적으로 제어될 수 있기 때문에, 문제가 되지 않는다.

따라서, 웰들이 절연층들에 의해 분리된 다수의 전극 세그먼트들을 가지고 그 웰이 전극 세그먼트들 및 분할하는 절연층들을 커버하는 적어도 하나의 활성층에 의해 전체적으로 충진되는, 웰-정의 뱅크 구조들을 전자 디바이스들에 제공하는 것이 바람직할 것이다. 웰-정의 뱅크들은 잉크젯 인쇄 및 포토리소그래피와 호환가능하고 바람직한 용액 함유 특성들을 제공하는 구조들이다. 또한, 이러한 바람직한 구조 정의 재료들 및 구조 형성 방법들을 사용하여 제조된 전자 디바이스들을 제공하는 것이 바람직할 것이다. 마지막으로, 균일한 두께를 갖는 작은 활성 영역들을 전자 디바이스들에 제공할 필요가 있다.

본 발명에 따른 실시형태들은 공통 기판 상에 위치된 다수의 웰 영역들을 갖는 전자 디바이스를 포함하며, 여기서 각각의 웰 영역은 웰 영역의 측벽들을 형성하는 적어도 3 개의 뱅크 구조들에 의해 정의된다. 각각의 웰 영역 내에, 적어도 2 개의 전극 세그먼트들이 존재하며, 여기서 전극 세그먼트들은 절연 뱅크(들)이 전극 세그먼트들보다 더 두껍고 절연 뱅크(들)이 완전히 전극 세그먼트들 위에 놓이지 않는 적어도 하나의 절연 뱅크에 의해 측방향으로 분리된다. 직접 접촉으로 웰 영역을 완전히 충진하고 전극 세그먼트들과 절연 뱅크(들) 양자 위에 놓인 적어도 하나의 전하 수송층이 있다.

일부 실시형태들에서, 전극 세그먼트들은 애노드들이고 전하 수송층은 홀 수송층이다. 다른 실시형태들에서, 전극 세그먼트들은 캐소드들이고, 전하 수송층은 전자 수송층이다.

일부 실시형태들에서, 전극 세그먼트들과 직접 접촉하는 공통 기판의 상부 층은 투명 금속 산화물이다. 상기 투명 금속 산화물 층은 전체 활성 영역에 걸쳐 연속적 일 수도 있거나, 불연속적일 수도 있고, 각각이 다수의 위에 놓인 전극 세그먼트들을 갖는 섹션들로 분리될 수도 있다. 이들 구체 예에서, 투명 금속 산화물 층은 전극 세그먼트와 함께 저부 전극의 일부로서 작용할 수 있다.

일부 실시형태들에서, 전극 세그먼트들은 일 방향으로 다수의 인접한 웰들 아래에 놓인 스트라이프들 (폭보다 길이가 더 길다) 이다. 이러한 실시형태들에서, 카운터 전극들은 스트라이프 전극들에 수직한 방향으로 인접한 웰들의 활성 영역 위에 놓이고 수동 매트릭스 디바이스를 형성한다. 다른 실시형태들에서, 각각의 세그먼트 전극은 개별적으로 제어되고, 단일 웰 (적어도 2 개의 독립적인 전극 세그먼트들을 갖는 웰) 내에 완전히 위치된다. 이러한 실시형태들에서, 카운터 전극은 전형적으로 모든 전극 세그먼트들에 공통이고 능동 매트릭스 디바이스를 형성한다.

먼저 절연층 (절연층은 전극 세그먼트보다 더 두꺼움) 에 의해 측방향으로 분리된 전극 세그먼트들의 패턴을 기판에 제공하고, 웰 영역을 정의하기 위해 적어도 3 개의 뱅크 구조들의 패턴을 형성하고 (웰 영역은 절연층에 의해 분리되는 적어도 2 개의 상이한 전극 세그먼트들을 포함함), 및 웰을 완전히 충진하고 전극 세그먼트들과 절연층(들) 양자를 커버하는 공통 전하 수송층을 디포짓하는 것에 의해 전자 디바이스를 제조하는 방법. 상기 방법의 일 실시형태에서, 절연 재료의 패턴이 먼저 기판 상에 형성되고, 다음에 절연 재료들 사이에 전극 세그먼트가 디포짓된다. 다른 실시형태에서, 전극 세그먼트들의 패턴이 먼저 기판 상에 형성되고, 다음에 전극 세그먼트들 사이에 절연 재료가 디포짓된다. 전하 수송층들은 잉크젯 방법에 의해 디포짓될 수 있다.

이러한 전자 디바이스들은 뱅크 구조들에 인접한 습윤 효과들로 인한 방사 영역의 손실을 최소화하면서 균일한 방출을 갖는 활성 영역을 갖는 이점을 갖는다. 또한, 이러한 특징들을 갖는 디바이스들은 설명된 방법들을 사용하여 저비용과 고출력으로 쉽게 제조가능할 수 있다.

본 발명의 실시형태들은 다음 도면들을 참조하여 이하 설명된다. 개별 컴포넌트들의 사이즈가 매우 작기 때문에, 도면들은 일정한 스케일이 아니다.
도 1a 는 뱅크 구조들에 의해 정의된 웰 영역들을 갖는 종래 기술의 기판의 단면의 개략적 표현이다. 도 1b 는 뱅크 구조들이 절연층의 상부에 위치되는 종래 기술의 기판의 단면도이다.
도 2a 는 웰 영역 내에 놓인 더 두꺼운 절연층에 의해 측방향으로 분리된 2 개의 전극 세그먼트들을 갖는 본 발명의 일 실시형태의 단면의 개략적 표현이다. 도 2b 는 절연층이 전극 세그먼트들을 부분적으로 오버랩하는 것을 제외하고, 도 2a 와 유사한 단면의 개략적 표현이다.
도 3 은 웰 영역 내에 4 개의 전극 세그먼트들 및 3 개의 절연층들을 갖는 본 발명의 일 실시형태의 단면의 개략적 표현이다.
도 4 는 뱅크 구조에 인접한 절연층들이 있는 일 실시형태의 단면의 개략적 표현이다.
도 5 는 뱅크 구조들 하부에 절연층들이 있는 일 실시형태의 단면의 개략적 표현이다.
도 6 은 본 발명에 따른 완전한 저부 방출 OLED 의 단면의 개략적 표현이다.
도 7a 는 웰 영역 내에 4 개의 전극 세그먼트들이 있는 단일 웰의 평면도이고, 또한 뱅크 구조들에 인접한 절연층들은 전극 세그먼트들을 측방향으로 분리한다.
도 7b 는 단일 방향으로 다수의 웰 영역들에 걸쳐 연장하는 4 개의 전극 세그먼트들이 있는 다수의 웰 영역들의 평면도이다.
도 8a 내지 도 8f 는 절연층의 상부에 대한 대안적인 형상들을 도시하는 단면들의 개략적인 표현들이다.
도 9a (단면도) 및 도 9b (평면도) 는 모두 투명 금속 산화물의 단일층에 걸쳐 절연층의 2 개의 상이한 블록들에 의해 측방향으로 분리된 2 개의 전극 세그먼트들을 갖는 본 발명의 일 실시형태의 개략적 표현들이다.
도 10a (단면도) 및 도 10b (평면도) 는 모두 투명 금속 산화물의 섹션들에 걸쳐 절연층의 2 개의 상이한 블록들에 의해 측방향으로 분리된 2 개의 전극 세그먼트들을 갖는 본 발명의 일 실시형태의 개략적 표현들이다. 이 실시형태에서, 뱅크 구조들은 기판 상에 직접 위치되고 투명 금속 산화물층 섹션들을 분리한다.
도 11a (단면도) 및 도 11b (평면도) 는 투명 금속 산화물의 단일 층 전체에 걸쳐 절연층의 2 개의 상이한 블록들에 의해 측방향으로 분리된 2 개의 전극 세그먼트들을 갖는 본 발명의 일 실시형태의 개략적 표현들이다. 이 실시형태에서, 뱅크 구조들은 투명 금속 산화물층 세그먼트들을 분리하는 절연층 상에 위치된다.
도 12 (평면도) 는 모두 투명 금속 산화물 층의 섹션들에 걸쳐 절연층의 2 개의 상이한 블록들에 의해 측방향으로 분리된 2 개의 전극 세그먼트들을 갖는 본 발명의 일 실시형태의 개략적 표현이다. 이 실시형태에서, 투명 금속 산화물 섹션들은 한 방향으로 다수의 웰 영역들에 걸쳐 연장하는 스트립의 형태이다.
도 13 및 도 14 는 도 12 의 실시형태에서 투명 금속 산화물 스트립의 장축에 대한 웰 영역의 가능한 배향들을 도시한다.
도 15 는 뱅크 구조들로부터 형성된 웰들을 갖는 표준 OLED 기판상의 잉크젯 인쇄의 알려진 습윤 문제를 도시한다.
도 16a 내지 도 16d 는 종래 기술의 디바이스의 제조를 위한 순서 (측면도 및 평면도) 를 도시한다.
도 17a 내지 도 17d 는 문제점을 보여주는 충진 / 미충진 웰 영역을 갖는 종래 기술의 디바이스를 도시한다.
도 18a 및 도 18b 는 개선을 보여주는 본 발명의 디바이스를 도시한다.
도 19a 내지 도 19c 는 본 발명의 디바이스의 일 실시형태를 도시한다.

도 1a 는 용매의 제거 후 잉크젯과 같은 용액 프로세스에 의한 활성층의 디포지션과 함께 발생하는 통상적인 문제점의 개략적 표현을 도시한다. 기판 (1) 은 뱅크 구조들 (3) 의 측벽들에 의해 정의되는 웰 영역 (2) 을 갖는다. 웰은 통상적으로 용매가 제거된 후에 층 (5) 을 제공하기 위해 용액 (점선 (4)) 으로 과충진된다. 그러나, 층 (5) 은 종종 습윤 효과들 때문에 뱅크 구조들 (3) 에 인접한 영역들 (6) 에서 더 두껍다. 이는 전체 활성 영역 (7a) 위에 불균일한 방출을 초래한다 (활성 영역들은 절연층에 의해 커버된 임의의 표면적을 무시하는 위에 놓인 층들과 직접 접촉하는 전극 세그먼트들의 표면에 대응한다; 이 경우, 활성 영역은 웰 영역 (2) 과 동등하다). 한가지 종래 기술의 해결책은 도 1b 에 도시된 바와 같이 뱅크 구조들 (3) 아래에 위치되고 뱅크 구조들 (3) 보다 더 넓은 절연층들 (8) 을 이용하는 것이다. (전극들 사이의 전류 흐름을 방지하는) 절연층 (8) 으로 인해, 뱅크 구조들 (3) 근처의 영역 (6) 에는 방출이 없다. 그러나, 활성 영역 (7b) 은 균일한 방출을 가지지만, 웰 영역 (2) (또는 도 1a 의 활성 영역 (7a)) 보다 더 작다. 이는 전체 효율에서 손실을 초래한다.

도 2a 는 본 발명의 일 실시형태의 웰 영역의 개략적인 단면을 도시한다. 기판 (1) 상에, 웰 영역 (2) 을 정의하는 뱅크 구조 (3) 들이 존재한다. 웰 영역 (2) 내에, 절연층 (9) 에 의해 측방향으로 분리된 2 개의 전극 세그먼트들 (10) 이 존재한다. 이 실시형태에서, 절연층 (9) 은 전극 세그먼트 (10) 의 어떤 부분도 커버하지 않는다. 절연층 (9) 은 전극 세그먼트들 (10) 보다 (기판의 상부 표면으로부터의 거리의 관점에서) 더 두껍다. 웰 영역 (2) 을 완전히 충진하고 전극 세그먼트 (10) 및 절연층 (9) 양자를 커버하는 전하 수송층 (11) 이 존재한다. 도 2b 는 절연층 (9) 이 전극 세그먼트 (10) 와 부분적으로 오버랩하는 유사한 실시형태를 도시한다. 활성 영역들 (a 및 b) 은 도 1a 에 도시된 활성 영역 (2) 보다 더 균일할 것이고, 그 이유는 양자의 에지들이 더 두꺼운 것과 대조적으로, 각각의 활성 영역에 오직 하나의 더 두꺼운 에지 영역 (6) 이 있기 때문임을 유의한다.

도 3 은 도 2a 와 유사한 실시형태를 도시하지만, 여기서 다수의 절연층들 (이 도면에서는 3 개) 로 분리된 다수의 전극 세그먼트들 (10) (이 도면에서는 4 개) 이 존재한다. 활성 영역들은 a', b', c' 및 d' 로 지정된다. 활성 영역들 (b' 및 c') 이 두께가 완전히 균일할 것인 반면, 활성 영역들 (a' 및 d') 은 (2 개 보다 오직 하나의 더 두꺼운 에지를 갖는) 두께의 균일성이 (도 1 a 와 비교하여) 개선될 것임을 유의한다. 따라서, 웰 영역에서 더 두꺼운 활성 영역의 전체 % 가 감소되고, 따라서 방출의 균일성이 개선된다. 동일한 웰 영역 내의 각각의 전극 세그먼트가 개별적으로 제어되기 때문에, 상관의 문제가 존재하지 않는다 (공간적으로 상관되고 서로 독립적이지 않은 몇몇의 작은 발광 영역을 갖는 것은 가시적으로 하나의 큰 발광 영역으로 나타나고, 해상도의 손실을 초래한다).

도 2a, 도 2b 및 도 3 에서, 뱅크 구조들 (3) 은 기판 (1) 과 접촉하고 전극 세그먼트들 (10) 에 직접 인접하는 것으로 도시된다. 그러나, 일부 실시형태들에서, 뱅크 구조들 (3) 은 추가적인 절연층 (9) 에 의해 전극 세그먼트들 (10) 로부터 측방향으로 분리될 수도 있다. 예를 들어, 도 4 는 뱅크 구조 (3') 에 의해 분리된 2 개의 인접하는 웰 영역들을 도시하며, 여기서 뱅크 구조 (3') 의 양측에 절연층들 (9) 이 있고, 전극 세그먼트들 (10) 로부터 뱅크 구조 (3') 를 분리하는 것에 부가하여 개별 전극 세그먼트 (10) 를 또한 분리한다. 이 실시형태에서, 뱅크 구조들 및 절연층 양자는 기판과 접촉한다. 전극 세그먼트들을 분리하는 절연층은 세그먼트들보다 두꺼워야만 하지만, 뱅크 구조들에 인접하여 위치된 절연층들의 두께는 중요하지 않으며, 전극 세그먼트들보다 (도시된 바와 같이) 더 두껍거나, 동일하거나 또는 더 얇을 수도 있다. 이는 전극 세그먼트들도 뱅크 구조들에 의해 분리되기 때문이다. 도 5 는 뱅크 구조들 (3) 이 기판 (1) 과 접촉하는 대신에 절연층 (9) 의 상부에 위치된다는 것을 제외하고, 도 4 와 유사한 배열을 도시한다. 이 예에서, 뱅크 구조는 기판과 직접 접촉하지 않는다. 전극 세그먼트들을 분리하는 절연층은 그 세그먼트들보다 두꺼워야만 하지만, 뱅크 구조들에 인접하여 위치된 절연층들의 두께는 중요하지 않으며, 전극 세그먼트들보다 (도시된 바와 같이) 더 두껍거나, 동일하거나 또는 더 얇을 수도 있다. 도 4 및 도 5 에 도시된 실시형태들에서, 뱅크 구조들 (3) 근처의 영역 (6) 에서의 절연층들 (9) 의 존재는 습윤 문제로 인해 활성층이 더 두꺼운 방출을 방지하기 때문에, 균일성이 더 개선된다.

도 6 은 본 발명에 따른 완전한 전자 디바이스 (저부 발광 OLED) 의 일 실시형태에 대한 개략도를 도시한다. 이 예에서, 기판 (1) 은 투명하고 전극 세그먼트들 (10) 은 애노드 세그먼트들이다. 도 4 와 유사하게, 2 개의 웰 영역들, A 및 B 을 정의하는 뱅크 구조들 (3 및 3') 이 있는 기판 (1) 이 존재한다. 각각의 웰 영역은 절연층들에 의해 분리된 다수의 전극 세그먼트들을 포함하며, 여기서 활성 영역들 (a, a', b 및 b') 을 생성하기 위해 절연층들 (9) 로 분리된 전극 세그먼트 (10) 들이 존재한다. 완전한 웰 영역들 (A 및 B) 을 충진하고 애노드 세그먼트들 및 절연층들을 커버하는 것은 홀 수송층 (11) 이다. 홀 수송층 (11) 위에 놓인 것은 발광층 (12) 과 전자 수송층 (13) 이다. 이들 유기층들 위에 놓인 것은 상부 금속 캐소드 (14) 이다. 캡슐화층 또는 캡 (15) 은 전체 디바이스를 수분 또는 산소로부터 보호한다.

전술한 유기 전자 디바이스는 2 개의 대향하는 대전된 전극들 사이에 위치된 활성층을 구비함으로써 동작하는 임의의 전자 디바이스이다; 예를 들어, 유기 박막 트랜지스터들 (OTFT들), 유기 발광 다이오드 (OLED) 또는 유기 광전지 (OPV) 디바이스를 포함하는 상부 게이트 또는 저부 게이트 유기 전계 효과 트랜지스터 (OFET). 본 발명의 실시형태들은 또한, 상기 및 하기에서 설명된 것과 같이 유기 전자 디바이스를 포함하는 제품 또는 어셈블리를 포함한다. 그러한 제품 또는 어셈블리는 집적 회로 (IC), 평판 디스플레이 (FPD), FPD 의 백플레인, FPD 의 백라이트, 전기 습윤 디바이스, 전자 사진 디바이스, 전기 영동 디바이스, 전기 사진 레코딩 디바이스, 유기 메모리 디바이스, 센서, 바이오 센서 또는 바이오칩이다. 본 발명은 또한, 후술하는 바와 같은 하나 이상의 뱅크 구조들을 포함하는, 상부 게이트 OFET 또는 저부 게이트 OFET 와 같은 유기 전자 디바이스를 제조하는 프로세스에 관한 것이다. 본 명세서에 사용된 바와 같이, 유기 전계 효과 트랜지스터들 (OFET) 이라는 용어는 유기 박막 트랜지스터들 (OTFT들) 로 알려진 이러한 디바이스들의 서브클래스를 포함하는 것으로 이해될 것이다. 바람직한 응용들은 OLED들이다.

본 발명의 전자 디바이스들은 반대 전하의 2 개의 전도층들 (전극들) 사이에 위치된 적어도 하나의 활성 또는 기능층을 갖는 것을 기초로 한다. 본원에서 사용된 바와 같이, "활성" 또는 "기능" (이 용어는 상호 교환적으로 사용될 수 있음) 층은 전류 또는 전하가 2 개의 전도층들을 통해 인가될 때마다, 재료들이 바람직한 효과를 유발하는 재료들로 이루어진 층이다. 예를 들어, OTFT 에서, 전도층들에 걸친 인가된 전하가 활성층이 전도 특성들을 변경하게 하고, 따라서 전기 스위치로서 기능한다. OLED 에 대하여, 전도성 층들 간의 전류의 인가는 광 방출을 야기할 것이다. "활성층" 은 원하는 효과를 제공하는데 필요한 임의의 수의 층들을 포함할 수도 있음을 이해해야 한다. 전자 디바이스의 "활성 영역" 은 전기 전도층들에 의해 에너지가 공급되고 원하는 효과를 생성하는 영역들이다. 예를 들어, OLED 의 "활성 영역" 은 발광 픽셀의 영역에 대응할 것이다. 뱅크 구조들에 인접한 절연층들 또는 겹쳐진 뱅크 구조 하부에서 연장하고 위에 놓인 뱅크 구조보다 더 넓은 절연층들이 존재하는 실시형태들에서, 활성 영역은 웰 영역보다 면적이 더 작을 것이다. 일반적으로, 디바이스의 활성 영역들의 형상은 노출된 하부 전극의 형상과, 노출되지 않은 전극을 둘러싸는 임의의 절연층들 또는 뱅크 구조들 양자에 의해 결정된다. 단일 웰 영역 내에는 다수의 활성 영역들이 존재하며, 이들 각각은 독립적으로 웰 영역과 동일한 (그러나 더 작은) 형상이거나 또는 웰 영역과 상이한 형상일 수 있다.

적절한 활성층(들) 및 그 내부의 재료(들)은 표준 재료들로부터 선택될 수 있고, 표준 방법들에 의해 전자 디바이스로 제조되어 적용될 수 있다. 예를 들어, 유기 박막 트랜지스터 (OTFT) 는 유기 반전도성 또는 전하 운반 재료인 활성층을 갖고; 전기 습윤 (EW) 디바이스는 착색액을 포함하는 활성층을 갖고; 유기 광전지 디바이스 (OPV) 는 광활성 재료를 포함하는 활성층을 갖고; 전계 발광 (EL) 디바이스는 광을 방출하는 재료를 포함하는 활성층을 갖고; 그리고 전기 영동 (EP) 디바이스는 액체에 분산되어 있는 하전된 피그먼트 입자들을 포함하는 활성층을 갖는다. 이들 디바이스들, 그 컴포넌트들 및 층들에 적합한 재료 및 제조 방법은 당업자에게 공지되어 있으며 문헌에 기재되어 있다.

활성층(들)의 형성은 적절한 재료들을 액상으로 또는 용매 중의 용액으로서 뱅크 구조들에 의해 정의된 웰에 도입하는 것에 의해 달성된다. 활성층(들)에 대한 재료를 도포하기 위한 방법은 중요하지 않으며, 잉크젯, 디스펜서, 노즐 코팅, 요판 인쇄 (intaglio printing), 활판 인쇄 (letterpress printing) 등과 같은 기술을 이용하여 수행될 수도 있다. 잉크젯 방법이 바람직하다. 활성 재료를 포함하는 액체가 디스펜서에 의해 도포될 때, 디스펜서로부터의 액체 방출은 도포의 시작과 끝에서 셕-백 (suck-back) 동작 등에 의해 바람직하게 제어된다. 재료들이 용매 없는 액체 형태인 경우, 적절한 처리에 의해 활성층으로 응고될 수 있다. 재료들이 용액에 있을 때, 활성층은 건조에 의해 용매를 제거함으로써 형성된다. 이러한 프로세스들을 위한 장비, 조건 및 기술은 당업자에게 공지되어 있으며 문헌에 기재되어 있다.

본원에서 이용된 바와 같이, "뱅크 구조(들)"라는 용어는 패터닝된 구조, 예를 들어, 하부 기판 상에 제공되고, 기능성 또는 활성 재료에 의해 충진될 수 있는 상기 기판 상에 특정 구조, 예를 들어 웰을 정의하는 패터닝된 구조, 예컨대 패터닝된 층을 의미하는 것으로 이해될 것이다. 패터닝된 구조는 상기 패터닝된 구조와 그 뱅크 구조가 놓여있는 기판 사이에 표면 에너지 콘트라스트가 생성되도록 선택되는, 뱅크 재료를 정의하는 구조를 포함한다. 일반적으로, 기판은 더 높은 표면 에너지를 가지며, 패터닝된 구조는 더 낮은 표면 에너지를 갖는다. 뱅크 구조는, 액체 용액이 더 높은 표면 에너지를 갖는 영역, 즉, 전도층으로 이동하여 정착하는 경향을 이용함으로써, 예를 들어, 전자 디바이스에서의 반도체의 용액 프로세싱된 박막의 활성 영역을 보다 쉽게 정의하는데 이용된다. 주어진 영역에 액체를 한정하는 것에 의해, 박막은 특정 디바이스 적용에 필요에 따라 형성될 수 있다. 이것은 예를 들어 OFET들에서 유기 반도체의 한정된 영역이 오프 상태 (off-state) 전류를 개선하는 특정 이점들을 제공한다. OLED들의 경우에, 각 웰 내에 다수의 독립적으로 제어되는 전극 세그먼트들 (이들 각각은 개별적인 발광 영역을 정의 할 것이다) 이 있다; 그러나, 동일한 웰 영역 내의 이러한 개별적인 발광 영역들 모두는 전체 웰 영역이 동일한 용액으로 완전히 충진되기 때문에 모든 동일한 활성층들을 가질 것이다. 따라서, OLED들에서, 웰 영역은 뱅크 구조들의 수 및 배향에 따라, 동일한 컬러의 픽셀들 또는 라인들을 정의할 것이다.

본원에 이용된 바와 같이, 용어 "기판" 은 제 1 전도층, 웰 정의 뱅크 구조들, 웰 내의 기능성 재료들 및 제 2 전도층이 위치되는 베이스를 의미하는 것으로 이해될 것이다. 기판들은 일반적으로 강성이거나 (예를 들어, 유리 또는 두꺼운 금속) 또는 플렉시블한 (예를 들어, 플라스틱 또는 얇은 금속) 인 고체 지지체로 구성된다. 지지체는 전체 표면에 걸쳐 균일하거나 패터닝될 수 있는 다수의 서빙층 (subbing layer) 들을 가질 수도 있다. 균일한 서빙층들의 예들은 투명 금속 산화물층, 절연층, 분리층, 흡광 불투명층, 반사층, 스캐터링층, 할레이션방지층, 평탄화층, 접착층 등과 같은 전기 전도층들을 포함한다. 패터닝된 서빙층들의 예는 차광층, 절연층, 금속화층, 접착층 등을 포함한다. 많은 유형의 전자 디바이스들에 대해, 디바이스의 활성 영역들에 인접하여 또는 그 하부에서 지지체 상에 위치된 제어 엘리먼트들이 존재할 것이다. 이들 제어 엘리먼트들 (예를 들어, TFT 회로) 은 일반적으로 디바이스 내의 다른 위치에 위치된 회로부로부터 신호 및 전력을 수신하고, 이어서 신호 및 전력을 활성 영역에 공급 및 전송한다. 이러한 접속들은 기판에 위치된 전도성 금속들의 라인 또는 버스들을 통한다.

본 명세서에 정의된 바와 같이, 전극 세그먼트 (10) 는 기판과 접촉하는 전기 전도층이다. 이는 패터닝되며; 즉, 기판의 표면에 걸쳐 균일하지는 않지만 규칙적인 패턴에 따라 개별 섹션들로 분할된다. 전극 세그먼트들 (10) 은 디바이스의 활성층들의 하부에 놓일 것이다. 용어들 "전극 세그먼트" 및 "저부 전극" 은 상호교환하여 사용될 수 있다. 실제로, 각각의 세그먼트 전기 버스 또는 배선 층들 (이들은 도면들에 도시되어 있지 않음) 을 통해 신호 및 전하를 공급하는 제어 엘리먼트에 접속된다. 이는 음의 전하 (예를 들어, 캐소드에서와 같음) 또는 양의 전하 (예를 들어, 애노드에서와 같음) 를 공급할 수도 있다. 제 2 카운터 전극 (즉, 도 6 의 캐소드 (14)) 이 있는데, 이는 "상부 전극" 으로 지칭될 수 있으며, 활성층들 및 전극 세그먼트들의 섹션들 위에 놓일 것이다. 이는 단일 전극 세그먼트로, 단일 웰 영역 내의 모든 전극 세그먼트로, 단일 방향을 따른 다수의 웰 영역들로 패터닝될 수도 있거나 또는 모든 전극 세그먼트에 걸쳐 균일하게 연장할 수도 있다. 이는 제 1 전도층과 대향하는 전하를 가질 것이다. 제 2 전도층은 스퍼터링 또는 다른 증발 기술에 의해 일반적으로 도포되는데, 그 이유는 하부 활성층들이 일반적으로 포토리소그래피와 호환가능하지 않기 때문이다. 제 2 전극층의 패터닝은 원하는 경우, 일반적으로 쉐도우 마스크들 (shadow masks) 또는 용해성 용액의 경우, 잉크젯 프로세스를 사용할 것을 요구한다.

OLED들의 경우, 전극층들 중 하나는 투명하거나 거의 투명해야 하고 (예를 들어, 투명 금속 산화물 또는 매우 얇은 금속층) 다른 반사성이어야 한다 (예를 들어, 두꺼운 금속층). 저부 방출 OLED 의 경우, 제 1 저부 전도층은 투명해야 하고 제 2 상부 전도층은 반사성이어야 한다. 상부 방출 OLED 의 경우, 제 1 저부 전도층은 반사성이어야 하고 제 2 상부 전도층은 투명해야 한다.

적합한 전극 재료들 및 디포지션 방법들이 당업자에게 공지된다. 이러한 전극 재료들은 제한없이, 무기 또는 유기 재료들, 또는 이들의 복합물들을 포함한다. 예시적인 전극 재료들은 폴리아닐린, 폴리피롤, 폴리(3,4-에틸렌디옥시티오펜)(PEDOT) 또는 도핑된 공액 중합체들, Au, Mg, Al, Ag, Cu, Al, Ni 또는 이들의 혼합물과 같은 금속의 입자들 또는 그래파이트의 추가적인 분산액들 또는 페이스트들, 이에 더하여, Al, Mg, Cu, Cr, Pt/Pd, Ag, Au, Mg, Ca, Li 또는 혼합물들 또는 인듐 주석 산화물 (ITO), F-도핑된 ITO, GZO (갈륨 도핑된 아연 산화물), 또는 AZO (알루미늄 도핑된 아연 산화물) 과 같은 스퍼터 코팅된 또는 증발된 금속들을 포함한다. 유기 금속 전구체들은 또한 액상으로부터 이용 및 디포짓될 수도 있다.

전극 세그먼트들의 경우, 일부 실시형태들에서, 이들이 투명 금속 산화물들로 제조되는 것이 바람직하다. ITO 가 특히 바람직하다. 대안적으로, 다른 실시형태들에서, 전극 세그먼트들은 전도성 금속들 또는 그 합금들일 수 있다. 몰리브덴이 특히 바람직하다. 일부 실시형태들에서, 금속 전극 세그먼트들은 어둡고 불투명한 것이 바람직하다. 다른 실시형태들에서, 금속 전극 세그먼트들은 적어도 부분적으로 투명하도록 얇은 (20 ㎛ 이하) 것이 바람직하다.

전극 세그먼트들은 당업계에 공지된 것과 같은 임의의 형상 및 임의의 두께를 가질 수 있다. 그러나, 사각형 및 직사각형 형상들이 바람직하다. 전극 세그먼트들은 전체적으로 단일 웰 영역과 전체적으로 놓일 수도 있거나 단일 방향으로 다수의 웰들 위로 연장할 수도 있다. 디바이스 내의 각 웰 영역은 상이한 수의 전극 세그먼트들을 가질 수도 있다. 일 예가 도 7a 에 도시되고, 여기서 4 개의 전극 세그먼트들 (10a, 10b, 10c 및 10d) 이 뱅크 구조들 (3) 에 의해 정의된 웰 영역 (X) 내에 전체적으로 놓인다. 개별 세그먼트들은 절연층 (9) 에 의해 분리된다. 이 예에서, 절연층은 또한 뱅크 구조들 (3) 로부터 전극 세그먼트들을 분리한다 (도 4 에 도시된 실시형태와 유사함). 유사한 예가 도 7b 에 도시되고, 여기서 전극 세그먼트들 (10a, 10b, 10c 및 10d) 은 단일 방향을 따라 다수의 웰 영역들 (X, X' 등) 에 걸쳐 연장하는 스트라이프들이다. 이 실시형태에서, 전극 스트립들의 방향과 평행한 뱅크 구조들은 전극 스트립으로부터 분리되지만, 전극 스트립들의 방향에 수직인 방향으로 배향된 뱅크 구조들은 전 스트라이프들 위에 위치되어야 한다. 자체적으로 균일한 두께의 뱅크 구조들을 가지는 것에 관해, 기판들 상에서 모두 동일한 높이로 뱅크 구조들의 상부를 가지는 것이 일반적으로 바람직하기 때문에, 평행한 뱅크 구조들 아래에 전극 세그먼트들의 두께와 동일한 심 (shim) 층을 사용할 필요가 있을 수도 있다.

임의의 연관된 배선 또는 전기 전도체들과 함께, 전극 세그먼트들은 공지된 포토리소그래피 기술들을 사용하여 섹션들 내로 패터닝되고, 인쇄 또는 잉크젯 프로세스들에 의해 디포짓되고, 마스크들을 사용하는 진공 디포지션 방법들에 의해 디포짓되고, 스퍼터링 또는 스프레이와 같은 균일한 프로세스들을 사용하여 디포짓된 후에, 원치 않는 재료의 제거 또는 원하는 사이즈들과 두께들로 필요한 패턴을 형성하는데 사용될 수 있는 임의의 프로세스가 뒤따를 수도 있다.

바람직하게, 전극 세그먼트들이 투명 애노드 세그먼트들인 경우, 두께는 금속 산화물의 경우 1 내지 500 nm 또는 얇은 금속의 경우 1 내지 20 nm 의 범위이어야 한다. 전극 세그먼트들이 반사 금속인 경우, 두께는 바람직하게 50 내지 500 nm 범위이다. 전자 디바이스가 OLED 인 경우, 전극 세그먼트들은 바람직하게는 투명 애노드들이고, OLED 는 저부 방출 디바이스이다.

전극 세그먼트들은 절연층에 의해 서로 측방향으로 분리된다. '측방향' 또는 '측방향으로' 는 기판과 평행한 방향을 의미한다. 양자의 전극 세그먼트들과 절연층은 동일한 기판 상에 위치된다. '절연하는 것' 은 층의 재료가 2 개의 전극 세그먼트들 사이에 어떤 효과적인 전기적 접촉이 없는, 충분히 비-전 도성이거나 전기적으로 저항성인 것을 의미한다. 절연층은 전극 세그먼트들보다 더 두껍고; 즉, 절연층은 전극 세그먼트들보다 기판으로부터 더 멀리 연장한다. 바람직하게, 절연층의 두께는 전극 세그먼트들보다 적어도 30 nm 더 크고, 바람직하게는 50 내지 150 nm 의 범위이다. 전극보다 더 두꺼운 절연층을 가짐으로써 전극 세그먼트들 및 절연층이 전하 수송층으로 오버코팅될 때 세그먼트들 간의 전극 접촉을 방지하는데 도움이 된다. 일부 실시형태들에 대해 도 8a 에 도시된 바와 같이, 절연층은 전극 세그먼트들과 오버랩하지 않는다. 전극 세그먼트들과 절연층 사이의 인터페이스는 도 8a 에 도시된 바와 같이 기판에 대해 수직이거나 직교할 필요는 없지만, 도 8b 에서와 같이 둔각으로 설정될 수 있다는 것에 유의해야 한다. 대안적으로, 절연층은 도 8c 에 도시된 바와 같이 전극 세그먼트와 부분적으로 오버랩할 수도 있다. 오버랩 각도는 도 8c 에 도시된 바와 같이 수직이거나 도 8d 에 도시된 바와 같이 둔각일 수도 있다. 대안적으로, 절연층의 상부는 평평할 필요는 없지만, 도 8e 에 도시된 바와 같이 둥글게 될 수 있다. 도 8f 에 도시된 바와 같이 인터페이스 각도는 예각일 수 있는 것이 또한 가능하다. 이 예에서, 절연층 (9) 의 오버랩하는 부분 (9a) 은 전극 세그먼트의 상부 표면과 직접 접촉할 필요는 없다. 그러나, 오버랩 (9a) 은 이 영역에서 전류 흐름을 방해하는 위치에 여전히 있다. 그러나, 전극 세그먼트들이 오직 전도성 전극 표면으로서 작용하는 이들 실시형태들에서, 절연층은 전극 세그먼트의 상부 표면의 적어도 일부가 커버되지 않고 유지되어야 할 필요가 있기 때문에 전극 세그먼트와 전체적으로 오버랩하지 않아야 한다. 바람직하게는, 이들 실시형태들에서, 절연층은 전극 세그먼트의 상부 표면의 20% 이하; 바람직하게 10% 이하를 커버해야 한다.

절연층은 인접한 전극 세그먼트들 사이의 전기 접촉을 방지하기 위해 충분히 비-전도성인 임의의 재료로 형성될 수도 있다. 이것은 무기적 또는 유기적일 수도 있다. 예를 들면, 실리콘 산화물 (SiO₂), 실리콘 질화물 (Si₃N₄) 및 실리콘 산화질화물 (SiON) 과 같은 비-전도성 무기 재료들이 적합하다. 대안적으로, 절연층은 유기 재료들로 형성될 수도 있다. 특히 바람직한 유기 재료들은 유기 중합체이고, 바람직하게는 포토레지스트 수지이다. 절연층은 이하 설명되는 것과 같은 뱅크 구조와 동일한 유형의 유기 중합체 재료들로 형성될 수도 있다.

패터닝된 전극 세그먼트들 사이에 위치하기 때문에, 절연층도 또한 반드시 패터닝된다. 일부 실시형태들에서, 절연층은 전극 세그먼트들의 형성 후에 디포짓된다. 이 경우, 무기 절연층은 다른 기술들이 가능하더라도 마스크들을 사용하여 적절한 증기 디포지션 방법을 통해 디포짓될 수도 있다. 유기 절연 재료들은 공지된 것과 같은 포토리소그래피, 잉크젯, 인쇄 등과 같은 적절한 기술들을 사용하여 전극 세그먼트들 상에 패터닝될 수도 있다. 이는 절연층이 전극 세그먼트들을 부분적으로 오버랩하는 실시형태들을 허용한다. 다른 실시형태들에서, 절연층은 먼저 적절한 프로세스를 사용하여 기판 상에 패터닝되고, 그 후에 절연층에 의해 커버되지 않은 영역들에 전극 세그먼트들이 디포짓된다.

일부 발광 실시형태들에서, 전극 세그먼트들 바로 아래에 놓이고 이들과 직접 접촉하는 공통 기판의 상부층은 투명 금속 산화물이다. 이러한 실시형태들에서, 기판은 투명하고 전극 세그먼트들은 두껍고 불투명하거나 얇고 투명할 수도 있는 전도성 재료로 만들어진다. 이는 투명 금속 산화물 및 위에 놓인 금속 전극 세그먼트가 함께 단일 전극 유닛, 전형적으로 애노드로서 작용하는 저부 방출 디바이스를 형성한다. 투명 금속 산화물층들은 전형적으로 불충분한 측방향 전도성을 가지며, 이는 전원 리드들로부터 투명 금속 산화물층까지의 거리의 함수로서 디바이스에 걸쳐 불균일한 전압 충전들을 초래할 수 있다. 전도성 금속 전극 세그먼트들의 세그먼트들 (예를 들어, 라인들) 의 존재는 투명 금속 산화물의 전체 표면에 걸쳐 전하를 분산시키는 것을 돕는다. 금속 전극 세그먼트들 간의 간격은 세그먼트들이 불투명한 경우, 광 투과를 허용한다. 이러한 방식으로 투명 금속 산화물층 위에 위치한 금속 전극 세그먼트들은 때로는 보조 전극으로 지칭된다.

전극 세그먼트를 투명 금속 산화물 층에 대한 보조 전극으로 사용하는 이들 실시형태들에서, 절연층은 개별 전극 세그먼트들 사이의 전체 측방향 공간을 충진하지 않고 투명 금속 산화물 층의 일부를 커버되지 않은 상태로 남기는 것에 유의한다. 그러나, 이들 실시형태들에서, 절연층은 전극 세그먼트의 전체 상부 및 측면들을 커버하는 것이 바람직하다. 이는 개개의 전극 세그먼트들이 전기적으로 독립적으로 유지되고 위에 놓인 전하 수송층에 의해 단락되지 않도록 하기 위해 바람직하다. 이들 실시형태들에서, 절연층은 절연층의 상부가 전극 세그먼트의 상부보다 기판으로부터 떨어져 있도록 전극 세그먼트의 측면들을 커버하기 때문에 여전히 전극 세그먼트보다 더 두꺼울 것이다. 이러한 경우에, 전극 세그먼트의 상부 위에 놓인 절연층의 부분은 전극 세그먼트의 두께보다 더 두껍거나, 더 얇거나 또는 동일할 수 있다. 이는 전극 세그먼트들이 존재하는 유일한 전극이고 따라서 절연층에 의해 완전히 커버될 수 없는 실시형태들과 상이하다는 것을 유의해야 한다. 전기적으로 전도성이고 저부 전극으로서 작용할 투명 금속 산화물의 커버되지 않은 영역들은 활성 영역들에 대응한다. 이는 도 2a 와 유사한 도 9a 에 도시되며, 여기서 공통 기판 (1) 의 상부층이 뱅크 구조들 (3), 전극 세그먼트들 (10) 및 절연층들 (9' 및 9") 의 아래에 놓인 단일 투명 금속 산화물 층 (16) 이다. 이 도면에서 도 2a 와 비교하여, 절연층 (9) 은 2 개의 부분들 (9' 및 9") 으로 분할되고 그들 사이에 갭 (14) 을 가지지만 전극 세그먼트 (10) 의 상부 표면을 커버하는 것에 유의한다. 투명 금속층이 커버되지 않는 갭 (14) 은 완전한 디바이스의 활성 영역에 대응한다. 전극 세그먼트들은 투명 금속 산화물 애노드에 대한 보조 전극으로서 작용한다. 전과 마찬가지로, 전하 수송층 (11) 은 뱅크 구조들 (3) 사이의 모든 구조들을 커버한다. 도 9b 는 도 9a 의 실시형태의 평면도이다.

투명 금속 산화물 층 / 금속 전극 세그먼트 조합들을 사용하는 경우, 투명 금속 산화물 층은 디바이스들의 전체 활성 (발광) 영역에 걸쳐 균일하고 분할되지 않을 수도 있다. 즉, 투명 금속 산화물 층은 디바이스 내의 모든 웰 영역들 아래로 연장하고, 모두에게 공통 전극으로서 작용한다. 이들 실시형태들에서, 카운터 전극은 또한 모든 웰 영역들에 걸쳐 공통으로 연장할 수도 있으며, 단일 방향에서 모든 웰들에 걸쳐 연장하는 라인들로 분할되거나 또는 단일 웰 영역에 대응하는 개별 세그먼트들로 분할될 수도 있다. 카운터 전극이 분할될 때, 결과적인 라인들 (카운터 전극을 공유하는 단일 방향의 웰 영역들) 또는 픽셀들 (개별 웰 영역들) 이 원하는 대로 개별적으로 전력이 공급되도록, 개별 섹션들이 개별적으로 제어되어야 한다.

투명 금속 산화물층은 서로 효과적으로 전기적으로 접촉하지 않는 섹션들로 세분될 수도 있다. 섹션들은 갭들, 뱅크 구조들 또는 절연층들에 의해 측방향으로 분리될 수도 있다. 각각의 웰 영역은 적어도 2 개의 금속 전극 세그먼트들을 가질 것이므로, 투명 금속 산화물 층의 각 섹션은 적어도 2 개의 금속 전극 세그먼트들과 접촉할 것이다. 투명 금속 산화물의 섹션은 단일 웰 영역에 대응할 수 있으며, 이 경우 뱅크 구조들에 의해 정의되는 웰 영역보다 면적이 더 작아서는 안 된다. 이 경우, (웰 영역에 대응하는) 투명 금속 산화물의 각 섹션이 개별적으로 제어되면, 모든 셀들에 걸쳐 공통의 카운터 전극이 있을 수 있고, 각각의 웰 영역은 단일 픽셀에 대응할 것이다. 이것은 도 10a (측면도) 및 도 10b (평면도) 에 도시된다. 이 특별한 경우에, 투명 금속 산화물 층 (16' 및 16") 의 섹션들은 기판 상에 직접 위치하는 뱅크 구조들 (3) 에 의해 분리되는 것으로 도시된다. 그러나, 투명 금속 산화물 층은 또한, 도 11a 및 도 11b 에 도시된 바와 같이 뱅크 구조가 이후에 위치되는 절연층에 의해 분리될 수 있다. 대안적으로, 투명 금속층의 개개의 섹션들은 단일 웰 영역보다 클 수 있고 단일 방향으로 다수의 웰 영역에 걸쳐 연장할 수 있다. 도 12 (평면도) 는, 투명 금속 산화물 층이 단일 방향으로 다수의 웰 영역들에 걸쳐 연장하는 점을 제외하고는 도 11a 및 도 11b 와 유사하다. '단일 방향으로 다수의 웰들에 걸쳐 연장한다' 는 전극 섹션이 다수의 인접한 웰 영역들에서 활성 영역들의 오직 하나의 로우 아래에 놓이고 따라서 각각의 웰 내에 다수의 평행한 스트라이프들이 존재하거나, 또는 동일한 스트라이프를 공유하는 다수의 활성 영역들을 각각 갖는 다수의 인접 웰 영역들의 오직 하나의 로우 아래에 놓인 스트라이프를 의미한다. 도 12 에서, 뱅크 구조들 (3) 은 투명 금속 산화물 스트립의 방향에 평행하지만 스트립에 수직인 경우 투명 금속 산화물 섹션 위에 위치될 때 절연층 (10) 의 상부에 있다. 활성 영역들 (16, 16' 및 16") 은 각각 투명 금속 산화물의 동일한 단일 스트립의 노출된 영역들을 나타낸다. 습윤 효과를 방지하기 위해, 절연층을 스트립에 수직인 뱅크 구조들에 인접하여 (그리고 투명 금속 산화물 위에) 위치시키는 것이 바람직하다.

투명 금속 산화물 전극 섹션들이 다수의 웰 영역에 걸쳐 연장하는 스트라이프들의 형태인 실시형태들에 있어서, 웰 영역들은 형상이 대칭적 (예를 들어, 정사각형 또는 원형) 일 수도 있지만, 또한 최대 길이가 최대 폭이 상이한, 형상이 비대칭적일 수 있다. 이러한 비대칭적 형상들 중에서 직사각형, 둥근 모서리를 갖는 직사각형 및 타원이 선호된다. 비대칭적 형상의 웰 형상들을 사용하는 실시형태들에 있어서, 투명 금속 산화물 섹션의 스트라이프 및 뱅크 구조들에 대해 2 개의 가능한 배향들이 존재한다. 하나의 경우 (도 13 에 도시됨) 에서, 웰 영역의 장축은 뱅크 구조들의 장축에 수직한다. 다른 경우 (도 14 에 도시됨) 에서, 웰 영역의 장축은 뱅크 구조들의 장축에 평행한다.

적어도 2 개의 상이한 전극 세그먼트들 및 분리된 절연층이 뱅크 구조들에 의해 정의된 웰 영역 내에 위치된다. 웰 영역이 유한한 사이즈를 가지기 때문에, 임의의 2 개의 뱅크들 (또는 뱅크가 비선형인 경우 뱅크의 대향 섹션들) 사이에 임의의 최소 거리를 갖는 최소 3 개의 뱅크 구조들이 존재할 것이다. 웰 영역이 임의의 특정 형상으로 제한되지 않기 때문에, 뱅크들은 반드시 선형 또는 서로에 대해 평행할 필요가 없다. 바람직하게, 웰 영역은 웰의 측벽들이 4 개의 뱅크 구조들에 의해 정의되는, 형상이 정사각형 또는 직사각형일 수 있다. 그러나 다각형, 원형 또는 타원형의 웰 영역들도 유용할 수 있다. '정사각형' 또는 '직사각형' 이 둥근 모서리를 갖는 형상들을 포함하거나 또는 심지어 90 도 모서리와 평행한 면들을 가지는 약간 곡선의 면들을 가지는 것에 유의하여야 한다.

뱅크 구조들의 높이 (임의의 기본 구조들을 포함하지 않고, 그 베이스로부터 상부까지 측정된 것과 같음) 는 모든 유기 활성층들 및 절연층의 두께와 동일하거나 더 커야만 한다. 뱅크 구조들의 바람직한 높이들은 500 내지 5000 nm, 및 가장 바람직하게는 1000 내지 2000 nm 범위이다. 뱅크 구조들의 높이가 활성층들 및 절연층의 두께보다 현저하게 큰 경우에, 상부 카운터 전극은 활성층들의 상부 위에 그리고 뱅크 구조들 내에 위치될 수도 있다. 대안적으로, 재료는 필요하다면 활성 영역에 추가되어 그 두께를 뱅크 높이와 동일하게 증가시킬 수 있다. 뱅크 구조들의 높이가 활성층들 및 절연층의 두께와 오직 약간 더 크거나 동일한 경우, 제 2 전도층은 원하는 경우에 모든 활성 영역들 및 뱅크 상부들 위에 균일하게 디포짓될 수 있다. 뱅크 구조들의 폭은 0.5 내지 150 ㎛ 및 가장 바람직하게는 5 내지 50 ㎛ 범위여야만 한다.

뱅크 구조들은 중합체 재료들로 형성되고 포토리소그래피에 의해 패터닝될 수도 있다. 뱅크 구조들은 포토레지스트 수지일 수도 있고, 포지티브 또는 네거티브 작업 방법들에 의해 제조될 수도 있다. 대안적으로, 뱅크 구조들은 원하지 않는 뱅크 재료와 함께 나중에 제거되는 마스크들 또는 패터닝된 보호층들을 사용하여 패터닝된 비-포토레지스트 중합체들을 사용하여 제조될 수도 있다. 패턴을 생성하는데 사용될 수 있는 잉크젯 또는 인쇄와 같은 솔루션 프로세스들이 또한 적합하다. 전술한 바와 같이, 뱅크 구조들의 습윤 특성들이 중요하다는 것은 당업계에 잘 알려져 있다. 뱅크 구조들에서 원하는 친수성 / 소수성을 제공하기 위해 기술된 많은 방법들이 있다. 또한, 디포지션 및 건조 중에 적절한 유체 제어를 제공하기 위해 뱅크 구조들의 물리적 형상을 조정하기 위한 많은 방법들이 있다. 이 방법들 중 어느 것도 뱅크 구조들 (3) 에 적용될 수 있다. 뱅크 구조들에 특히 바람직한 재료들은 불소를 함유한다.

적합한 포토레지스트 재료들은 예를 들어, 감광성 수지, 개시제, 에틸렌 알칼리 가용해군, 잉크 반발제 및 가교제의 조합을 포함할 수도 있다. 감광성 수지는 아크릴계, Novalak 또는 Novalac, 실록산, 에폭시계 포토레지스트, 플루오르화 포토레지스트, (메트)아크릴계 레지스트들 및 플루오로 알킬기가 있거나 없는 실란 화합물들일 수 있다. 적합한 포토레지스트들은 성능을 최대화하기 위해 용이하게 선택될 수 있다. 불소 함유 첨가제를 포토레지스트 재료에 추가하는 것이 바람직하다.

본원에서 이용된 바와 같이, 용어 "중합체" 는 하나 이상의 별개 유형의 반복 단위들 (분자의 최소 구성 단위) 의 백본을 포함하는 분자를 의미하는 것으로 이해될 것이며, 일반적으로 알려진 용어들 "올리고머", "공중합체", "단일중합체" 등을 포함한다. 또한, 중합체라는 용어는 중합체 그 자체 이외에 개시제, 촉매 및 이러한 중합체의 합성에 참여하는 다른 원소로부터의 잔류물을 포함하는 것으로 이해되며, 여기에서 이러한 잔류물은 공유결합되지 않은 것으로 이해된다. 또한, 이러한 잔류물 및 다른 원소들은 통상적으로 포스트-중합화 정제 프로세스들 중에 제거되지만, 일반적으로 용매들 사이에 또는 분산 매질 사이에서 또는 베셀들 사이에서 전달될 때 중합체와 함께 일반적으로 잔류하도록 중합체와 혼합되거나 함께 혼입된다.

본원에 사용된 바와 같이, 용어 "중합체 조성물" 은 적어도 하나의 중합체 및 중합체 조성물 및/또는 그 내부의 적어도 하나의 중합체의 특정 특성들을 제공하거나 또는 변경하기 위해 적어도 하나의 중합체에 추가된 하나 이상의 다른 재료들을 의미한다. 중합체 조성물은 그 위에 층 또는 구조들의 형성을 가능하게 하기 위해 중합체를 기판에 운반하기 위한 운반체임을 이해할 것이다. 예시적인 재료들은 계면 활성제, 염료, 용매, 산화 방지제, 광개시제, 광감제, 가교 결합 모이티들 또는 제제들, 반응성 희석제, 산 스캐빈저, 레벨링제 및 접착 촉진제를 포함하지만 이에 제한되지는 않는다. 또한, 중합체 조성물은 전술한 예시적인 재료들 이외에, 둘 이상의 중합체들의 블렌드를 또한 포함할 수 있음을 이해할 것이다.

본원에서 정의된 바와 같이, 용어 "포토레지스트", "포토레지스트 수지", "포토레지스트 중합체", "포토패터닝 가능" 및 "포토레지스트 프로세스" 는 상호교환가능하게 이용되고, 포토리소그래피의 당해 기술에서 잘 알려진 재료들 및 프로세스들을 지칭한다. 특별히 정의되지 않는 한, 재료 및 프로세스는 당업계에 잘 공지된 바와 같이 포지티브 또는 네거티브식으로 작용할 수 있다. 이는 또한 수성일 수 있다 (예컨대, poly(methyl acrylimidoglycolate methyl ether or poly(MAGME)). 본 발명과 관련하여, 제 1 전도층의 섹션들 및 웰-정의 구조들을 생성하기 위한 포토리소그래피를 위한 재료들 및 프로세스들의 성질은 일반적으로 중요하지 않다. 원하는 뱅크 구조들을 제공하기 위해 적절한 재료들 및 프로세스들을 설계, 선택 및 테스트하는 것이 당업자의 능력 내에 있다.

통상적인 포토리소그래피 프로세스는 기판을 세정 및 준비, 기판을 건조, 추가의 첨가제들로 포토레지스트 수지를 스핀-코팅, 소프트 베이크 (통상적인 조건들은 120 초 동안 65℃ 부터 300 초 동안 95℃ 까지의 범위임), 냉각, 방사선 노출 (통상적인 조건들은 165 내지 200 mJ/cm³ 범위임), 노광 후 베이크 (옵션적임; 사용시 이 단계에 대하여 통상적인 조건들은 50 내지 120℃ 에서 2 내지 120 분의 범위임), 실온으로 냉각, 완화 시간, 현상, 린싱 및 건식 스피닝 및 5 내지 120 분 동안 50 내지 150℃ 에서의 하드 베이크의 단계들을 수반한다.

디바이스의 요구들 및 활성층의 재료에 따라, 뱅크 구조들의 프로파일은 포지티브 ((기판에 가장 가까운) 저부에서 더 넓고 상부에서 더 좁은) 또는 네거티브 (저부에서 더 좁고 상부에서 더 넓은) 일 수도 있다. 이러한 프로파일들은 뱅크 구조들을 도입하기 위해 사용된 포토레지스트 프로세스의 결과로서 형성될 수 있다. 네거티브 뱅크 구조들이 바람직하다.

전하 수송층 및 다른 활성층(들)의 형성은 적절한 재료들을 액상으로 또는 용매 중의 용액으로서 뱅크 구조들에 의해 정의된 웰들에 도입하는 것에 의해 달성된다. 용액이 넘쳐 흐르거나 웰 영역 외부로 흐르지 않는 것이 중요하다. 활성층(들)에 대한 재료를 도포하기 위한 방법은 중요하지 않으며, 잉크젯, 디스펜서, 노즐 코팅, 요판 인쇄 (intaglio printing), 활판 인쇄 (letterpress printing) 등과 같은 기술을 이용하여 수행될 수도 있다. 잉크젯 방법이 바람직하다. 활성 재료를 포함하는 액체가 디스펜서에 의해 도포될 때, 디스펜서로부터의 액체 방출은 도포의 시작과 끝에서 셕-백 (suck-back) 동작 등에 의해 바람직하게 제어된다. 재료들이 용매 없는 액체 형태인 경우, 적절한 처리에 의해 활성층으로 응고될 수 있다. 재료들이 용액에 있을 때, 활성층은 건조에 의해 용매를 제거함으로써 형성된다. 웰 영역으로 전달된 용액 체적에서의 활성 재료의 농도는 용매가 제거될 때 원하는 두께의 층을 만드는데 충분하다. 이러한 프로세스들을 위한 장비, 조건 및 기술은 당업자에게 공지되어 있으며 문헌에 기재되어 있다.

웰 영역 내의 절연층(들) 및 전극 세그먼트들 바로 위에 전하 수송층이 있다. 전하 수송층의 두께는 전극 세그먼트들과 절연층 양자를 완전히 커버하고 웰 영역을 완전히 충진하도록 한다. 즉, 전하 수송층의 두께는 (절연층의 두께 - 전극 세그먼트의 두께) 보다 더 크다. 전하 수송층은 하나 이상의 층들로 구성될 수도 있고; 각 층은 동일한 재료 또는 상이한 재료로 구성될 수도 있다. 각 층은 단일 재료 또는 재료들의 혼합물일 수도 있다. 전하 수송층은 도핑될 수도 있다. 바람직한 실시형태들에서, 전하 수송층은 발광하지 않는다. 그러나, 일부 실시형태들에서, 전하 수송층은 발광하고 있을 수 있다.

전극 세그먼트가 애노드인 경우, 전하 수송층은 홀 수송층이다. 이 경우, 홀 수송층은 2 이상의 층들; 예를 들어, 위에 놓인 홀 수송층 (HTL) 을 갖는 투명 애노드에 인접한 홀 주입층 (HIL) 을 포함할 수도 있다. 이는 홀 수송층의 바람직한 실시형태이다. HIL/HTL 이중층의 경우, HIL + HTL 의 두께가 (절연층의 두께 - 전극 세그먼트의 두께) 보다 더 크다면, HIL 은 오직 절연층이 아닌 투명 애노드 위에 놓일 수도 있다. 홀 주입층 또는 홀 수송층의 재료는 중요하지 않다; 그들은 당업계에 공지된 바와 같이 무기 또는 유기적일 수도 있다. 임의의 공지된 홀 주입 재료 또는 홀 수송 재료가 적합하다. 적합한 재료들의 선택 및 사용은 문헌에 기재되어 있고 당업자에게 공지되어 있다. 바람직하게, 전자 디바이스가 OLED 이고 전극 세그먼트가 애노드인 경우, 이는 저부 방출 OLED 이다.

홀 수송층이 절연층을 50 nm 이하로 커버하는 경우, 전도도가 > 8000 ohm/square 인 재료들을 사용하는 것이 바람직하다. 홀 수송층이 절연층을 50 nm 이하로 커버하는 경우, 전도도가 < 8000 ohm/square 인 재료들을 사용하는 것이 바람직하다. 이는 디바이스에 걸쳐 낮은 전압을 유지하는 것을 돕는다.

전극 세그먼트가 캐소드인 경우, 전하 수송층은 전자 수송층이다. 이 경우, 전자 수송층은 2 이상의 층들; 예를 들어, 위에 놓인 전자 수송층 (ETL) 을 갖는 캐소드에 인접한 전자 주입층 (EIL) 을 포함할 수도 있다. 이는 전자 수송층의 바람직한 실시형태이다. EIL/ETL 이중층의 경우, EIL+ ETL 의 두께가 (절연층의 두께 - 전극 세그먼트의 두께) 보다 더 크다면, EIL 은 오직 절연층이 아닌 투명 캐소드 위에 놓일 수도 있다. 전자 주입층 또는 전자 수송층의 재료는 중요하지 않다; 그들은 당업계에 공지된 바와 같이 무기 또는 유기적일 수도 있다. 임의의 공지된 전자 주입 재료 또는 전자 수송 재료가 적합하다. 적합한 재료들의 선택 및 사용은 문헌에 기재되어 있고 당업자에게 공지되어 있다. 바람직하게, 전자 디바이스가 OLED 이고 전극 세그먼트가 캐소드인 경우, 이는 상부 방출 OLED 이다.

전자 수송층이 절연층을 50 nm 이하로 커버하는 경우, 전도도가 < 8000 ohm/square 인 재료들을 사용하는 것이 바람직하다. 전자 수송층이 절연층을 50 nm 초과로 커버하는 경우, 전도도가 > 8000 ohm/square 인 재료들을 사용하는 것이 바람직하다. 이는 디바이스에 걸쳐 낮은 전압을 유지하는 것을 돕는다.

전하 수송층 위에는 웰 영역을 완전히 충진하는 하나 이상의 활성층(들)이 있다. 활성층(들)은 발광하거나 또는 발광하지 않을 수 있다. 그들은 도핑되거나 도핑되지 않을 수 있다. 활성층(들)은 예를 들어, 홀 또는 전자 주입층 또는 홀 또는 전자 수송층과 같은 다른 전하 수송층들, 임의의 색상의 발광층들 (인광 또는 형광 에미터를 포함함), 중간층, 색 변환층, 커넥터 또는 전하 생성층, 금속층 및 무기물층을 포함할 수 있다. 활성층들의 조성, 두께 및 설계 기준 (층 순서와 같음) 은 중요하지 않으며 당업자에게 공지되어 있다. 활성층(들) 위에는 카운터 전극이 위치된다. 당업계에 공지된 바와 같이, 디바이스는 물 및 산소로부터 보호하기 위해 추가로 캡슐화될 수도 있다. 디바이스는 또한, 내부 (캡슐화 내부) 또는 외부 (캡슐화 외부) 의 광 관리 또는 광 추출 구조들을 통합할 수도 있다.

본 발명은 이하, 본 발명의 범위를 제한하지 않고 단지 예시적인 것인 다음의 실시예들을 참조하여 보다 자세하게 설명된다. 위아래에서 달리 언급되지 않으면, 백분율은 중량% 이고 온도는 섭씨 온도 (℃) 로 주어진다.

도 15 는 뱅크 구조들로부터 형성된 웰들을 갖는 표준 OLED 기판 상의 잉크젯 인쇄의 알려진 문제를 도시한다. 웰이 유기 재료의 잉크젯 용액으로 채워지고 용매가 제거될 때, 잔류 유기층은 불균일한 두께로 이루어진다. 특히, 습윤 효과는 층이 셀의 중간보다 뱅크 구조들의 영역에서 더 두껍게 한다.

문맥이 명백하게 달리 나타내지 않는 한, 본원에서 사용되는 바와 같은 본원의 용어의 복수 형태는 단일 형태를 포함하는 것으로 해석되어야 하고, 그 반대도 또한 같다.

본 발명의 상술한 실시형태에 대한 변형들이 또한 본 발명의 범위 내에 여전히 있으면서 이루어질 수 있음을 알 것이다. 달리 명시되지 않는 한, 본 명세서에 개시된 각각의 특징은 동일하거나, 동등하거나 유사한 목적을 수행하는 대안적인 특징으로 대체될 수 있다. 따라서, 달리 언급되어 있지 않으면, 개시된 각각의 특징은 일반적인 일련의 균등의 또는 유사한 특징의 단지 일 예이다. 본 명세서에 개시된 특징 모두는, 상기 특징 및/또는 단계 중 일부 이상이 상호 배타적인 조합을 제외한 임의의 조합으로 결합될 수도 있다. 특히, 본 발명의 바람직한 특징은 본 발명의 모든 측면에 적용할 수 있고, 임의의 조합으로 사용될 수 있다. 유사하게, 비-필수적인 조합들로 설명된 특징들은 별도로 (조합하지 않고) 사용될 수도 있다.

다음 예들에서, 기판는 유리였고; ITO 층은 50 nm 두께였으며; 전극 세그먼트를 위한 금속은 110 nm 두께인 몰리브덴이었고; 절연층은 두께 50 nm 의 SiO₂ 였으며; 그리고 뱅크 구조들은 시토닉 플루오르 첨가제로 노볼락 (Novolac) 포토레지스트로부터 제조된다. 유기층은 상업적으로 입수가능한 녹색 잉크 용액으로 웰들을 충진하고 건조시킴으로써 제조되었다.

예 1 (종래 기술):

종래 기술의 유형의 디바이스는 도 16a 내지 도 16d 에 도시된 순서에 따라 제조되었다. ITO (17) 가 커버된 기판 (18) (도 16a) 위에는 금속 전극 세그먼트 (19) 의 패턴이 디포짓된다 (도 16b). 그 다음, 절연층 (20) 의 패턴이 마스크들을 사용하여 디포짓되어 금속 전극 세그먼트들 (19) 이지만 오직 ITO (17) 의 일부만이 커버된다 (도 16c). 최종적으로, 뱅크 구조들 (3) 은 (절연층 (20) 에 의해) 커버된 금속 전극 세그먼트들 (19) 이지만 (ITO (17) 의 부분 위에 있는) 절연층 (20) 의 오직 일부 위에 디포짓되어, 전극으로서 기능하도록 노출된 ITO (17) 과 함께 뱅크 구조 (3) 의 다음의 영역에 일부 노출된 절연층 (20) 을 갖는 웰이 생성된다 (도 16d). 도 17a 및 도 17b 는 웰들의 오직 일부만이 활성층 (21) 으로 충진되는 예 1 의 평면도 및 측면도를 도시한다. 도 17c 는 도 17a 및 도 17b 에 도시된 디바이스의 프로파일 스캔이다. 도 17d 는 충진된 웰들 중 하나의 프로파일을 미충진된 웰과 비교한다. 웰 내의 유기 재료의 층의 두께는 불균일하다.

예 2 (본 발명):

예 1과 동일한 방식으로, 도 16c 와 유사한 절연층 (10) / 금속 전극 세그먼트들 (9) / ITO (16) / 기판 (1) 이 제조되었다. 그러나, 도 18a 에 도시된 바와 같이, 뱅크 구조들 (3) 은 각 커버된 전극 세그먼트 (10 / 9) 위에 위치하지 않고 오히려 뱅크 구조들 (3) 사이에 다수의 전극 세그먼트들 (9) 이 존재하도록 이격된다. 도 18a 의 좌측은 충진되지 않은 웰이다; 우측의 웰은 방사 녹색 잉크젯 용액 (22) 으로 충진되고 건조된다. 도 18b 는 이 디바이스의 프로파일 스캔을 도시한다. 활성 영역들 (전극 표면이 노출되는 곳) 의 두께는 균일함을 유의한다.

예 3 (본 발명):

도 19a 는 전극 세그먼트들 (10) 이 다수의 웰들에 걸쳐 연장하는 ITO 의 스트립들인 픽셀화된 디바이스의 개략도 (일정한 스케일이 아님) 를 도시한다. 전극 세그먼트들 (10) 은 절연층들 (9) 에 의해 분리된다. 뱅크 구조 (3) 에 포함되고 전극 세그먼트들 (10) 및 절연층들 (9) 양자 위에 놓이는 것은 카운터 전극 (14) 및 캡슐화 (15) 와 함께 활성층 (11) 이다. 도 19a 에 도시된 디바이스는 펜타일 (pentile) 레이아웃을 갖는다; 즉, 청색 방출 재료들로 충진된 웰에 의해 분리되는 적색 방출 재료들로 충진된 2 개의 더 작은 웰들에 인접하여 녹색 방출 재료로 충진된 큰 수직 배향된 웰이 있다. 각각의 웰 내에서, 방출 영역들은 활성층 (11) 이 전극 세그먼트들 (10) 의 바로 위에 놓이고 전극 세그먼트 (10) 와 접촉하는 곳이다. 활성층 (11) 이 절연층 (9) 위에 있는 영역들은 비-방사성일 것이다. 도 19b 는 도 19a 에 나타낸 바와 같은 디바이스 (큰 G 방사 웰) 의 단면 (1) 을 도시하고, 도 19c 는 단면 (2) (2 R 및 1 B 방사 웰들) 을 도시한다. 단면들 (1 및 2) 에서 각각의 웰 내에 상이한 수의 전극 세그먼트들이 존재하는 것에 유의한다.

Claims (28)

1. 공통 기판 상에 위치된 다수의 웰 영역들을 갖는 전자 디바이스로서,
   각각의 웰 영역은 상기 웰 영역의 측벽들을 형성하는 적어도 3 개의 뱅크 구조들에 의해 정의되고;
   적어도 2 개의 전극 세그먼트들이 상기 웰 영역 내에 위치되고, 상기 전극 세그먼트들은 절연 뱅크(들)이 상기 전극 세그먼트들보다 더 두꺼운, 적어도 하나의 절연 뱅크에 의해 측방향으로 분리되며; 그리고
   적어도 하나의 전하 수송층이 상기 웰 영역을 직접 접촉하여 완전히 충진하고 상기 전극 세그먼트들과 상기 절연 뱅크(들) 양자의 위에 놓이는, 전자 디바이스.
2. 제 1 항에 있어서,
   상기 전하 수송층 위에 놓인 것은 하나 이상의 활성층(들) 및 카운터 전극인, 전자 디바이스.
3. 제 2 항에 있어서,
   상기 전자 디바이스는 OLED 인, 전자 디바이스.
4. 제 2 항에 있어서,
   상기 전극 세그먼트는 애노드이고 상기 전하 수송층은 홀 수송층인, 전자 디바이스.
5. 제 4 항에 있어서,
   상기 전극 세그먼트는 애노드이고 상기 전하 수송층은 상기 애노드에 인접한 홀 주입층 및 상기 홀 주입층 위의 홀 수송층인, 전자 디바이스.
6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
   상기 전극 세그먼트는 투명한 금속 산화물인, 전자 디바이스.
7. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
   상기 전극 세그먼트는 금속인, 전자 디바이스.
8. 제 7 항에 있어서,
   금속 전극 세그먼트들과 직접 접촉하는 상기 공통 기판의 상부층은 투명 금속 산화물의 층이어서 함께 전극을 형성하도록 하는, 전자 디바이스.
9. 제 8 항에 있어서,
   상기 공통 기판 상의 상기 투명 금속 산화물의 층은 모든 금속 전극 세그먼트들 하부에서 연속적이어서 함께 활성 영역에 걸쳐 공통 전극을 형성하도록 하는, 전자 디바이스.
10. 제 8 항에 있어서,
    상기 공통 기판 상의 상기 투명 금속 산화물의 층은 불연속적이어서 상기 투명 금속 산화물의 각각의 개별 섹션 상에 다수의 금속 전극 세그먼트들이 존재하게 하고; 다수의 금속 전극 세그먼트들을 갖는 투명 금속 산화물의 각 섹션은 서로 전기적으로 절연되는, 전자 디바이스.
11. 제 10 항에 있어서,
    다수의 금속 전극 세그먼트들을 갖는 전기적으로 절연된 상기 투명 금속 산화물의 각 섹션은 개별 웰 영역에 대응하는, 전자 디바이스.
12. 제 11 항에 있어서,
    상기 전자 디바이스는 OLED 이고, 여기서 각각의 투명 금속 산화물 섹션은 개별적으로 제어되고 상기 카운터 전극은 모든 웰 영역들에 공통이어서 상기 OLED 가 능동 매트릭스 디바이스이도록 하는, 전자 디바이스.
13. 제 10 항에 있어서,
    다수의 금속 전극 세그먼트들을 갖는 전기적으로 절연된 상기 투명 금속 산화물의 각 섹션은 단일 방향으로 다수의 웰 영역들에 걸쳐 연장하는, 전자 디바이스.
14. 제 13 항에 있어서,
    상기 전자 디바이스는 OLED 이고, 여기서 각각의 투명 금속 산화물 섹션은 제 1 방향으로 다수의 웰 영역들에 걸쳐 연장하는 스트라이프이고 각각의 카운터 전극은 상기 제 1 방향에 수직인 제 2 방향으로 다수의 웰 영역들에 걸쳐 연장하는 스트라이프여서 상기 OLED 가 수동 매트릭스 디바이스이도록 하는, 전자 디바이스.
15. 제 13 항 또는 제 14 항에 있어서,
    상이한 웰 영역들은 상이한 수의 전극 세그먼트들을 포함하는, 전자 디바이스.
16. 제 7 항 내지 제 15 항 중 어느 한 항에 있어서,
    절연층은 금속 전극 세그먼트들의 전체 상부 및 측면 표면들을 커버하는, 전자 디바이스.
17. 제 2 항에 있어서,
    상기 전극 세그먼트는 캐소드이고, 상기 전하 수송층은 전자 수송층인, 전자 디바이스.
18. 제 2 항에 있어서,
    상기 전극 세그먼트는 캐소드이고 상기 전하 수송층은 상기 캐소드에 인접한 전자 주입층 및 상기 전자 주입층 위의 전자 수송층인, 전자 디바이스.
19. 제 1 항에 있어서,
    절연층은 무기물인, 전자 디바이스.
20. 제 19 항에 있어서,
    상기 절연층은 실리콘 산화물 (SiO₂), 실리콘 질화물 (Si₃N₄) 및 실리콘 산화질화물 (SiON) 또는 그 혼합물로부터 선택되는, 전자 디바이스.
21. 제 1 항에 있어서,
    절연층은 유기물인, 전자 디바이스.
22. 제 21 항에 있어서,
    상기 절연층은 포토레지스트 수지인, 전자 디바이스.
23. 제 1 항에 있어서,
    상기 뱅크 구조들은 불소 또는 불소 유도체들을 함유하는 포토레지스트 수지로 이루어지는, 전자 디바이스.
24. 제 23 항에 있어서,
    상기 뱅크 구조들은 상기 기판 상에 직접 그리고 각각의 측면에서 절연층에 인접하여 위치되는, 전자 디바이스.
25. 제 23 항에 있어서,
    상기 뱅크 구조들은 절연층의 상부에 위치되는, 전자 디바이스.
26. 공통 기판 상에 위치된 다수의 웰 영역들을 갖는 전자 디바이스를 제조하는 방법으로서,
    a. 두꺼운 절연층에 의해 측방향으로 분리된 전극 세그먼트들의 패턴을 제공하는 단계;
    b. 적어도 하나의 절연층에 의해 분리된 적어도 2 개의 전극 세그먼트들을 포함하는 웰 영역들을 정의하기 위해 뱅크 구조들의 패턴을 제공하는 단계;
    c. 상기 웰 영역들을 완전히 충진하는 상기 절연층 및 상기 전극 세그먼트들 양자 위에 전하 수송층을 제공하는 단계;
    d. 상기 전하 수송층 위에 활성층(들)을 제공하는 단계; 및
    e. 카운터 전극을 제공하는 단계를 포함하는, 전자 디바이스를 제조하는 방법.
27. 제 26 항에 있어서,
    단계 a 에서, 상기 전극 세그먼트들의 패턴은 상기 절연층이 제공되기 전에 생성되는, 전자 디바이스를 제조하는 방법.
28. 제 26 항에 있어서,
    단계 a 에서, 절연층들의 패턴은 상기 전극 세그먼트들이 제공되기 전에 생성되는, 전자 디바이스를 제조하는 방법.

Images