KR20190031327A - 에칭된 평탄화 ｖｃｓｅｌ - Google Patents

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Abstract

에칭된 평탄화 VCSEL은: MQW(138, 140)를 포함하는 활성 영역(122); InGaP로 만들어질 수 있고, 그 안에 개구를 정의하는 활성 영역 상의 차단 영역(127, 160); AlGaAs로 만들어질 수 있는 개구 내의 전도 채널 코어(129, 162)를 포함하고, 전도 채널 코어 및 차단 영역은 절연 영역(128)을 형성한다. VCSEL은 스페이서 층(148, 150)을 포함할 수 있다. VCSEL을 만드는 방법은: 활성 영역을 형성하는 단계; 활성 영역 상의 차단 영역을 형성하는 단계; 차단 영역에 개구를 에칭하는 단계; 및 차단 영역의 개구에 전도 채널 코어를 형성하는 단계를 포함한다. 다른 에칭된 평탄화 VCSEL은: 활성 영역; 그 안에 개구를 정의하는 활성 영역 상의 전도 영역; 및 개구 내의 차단 코어를 포함하고, 차단 코어 및 전도 영역은 절연 영역을 형성한다. VCSEL을 만드는 방법은: 활성 영역을 형성하는 단계; 활성 영역 상의 전도 영역을 형성하는 단계; 전도 영역에 개구를 에칭하는 단계; 및 전도 영역의 개구에 차단 코어를 형성하는 단계를 포함한다. 이 종류의 VCSEL을 위한 전류 개구의 제공은 VCSEL의 메사의 층의 측면 산화에 의해 제공되는 전류 개구의 신뢰성 문제를 회피한다.

Description

에칭된 평탄화 ＶＣＳＥＬ
교차 참조
본 특허 출원은 전체가 특정 참조로 본 명세서에 통합되는 2016년 8월 8일자로 출원된 미국 임시 출원 제62/372,126호에 대한 우선권을 주장한다.
레이저는 일반적으로 데이터 전송을 위한 많은 현대 통신 컴포넌트에서 사용된다. 보다 일반적으로 된 한 용도는 데이터 네트워크에서 레이저의 사용이다. 레이저는 네트워크에서 디지털 데이터를 전송하기 위해 많은 광섬유 통신 시스템에서 사용된다. 한 예시적인 구성에서, 레이저는 디지털 데이터에 의해 변조되어 광 신호를 생성할 수 있는데, 이진 데이터 스트림을 나타내는 밝고 어두운 출력의 주기를 포함한다. 실제로, 레이저는 이진 하이를 나타내는 높은 광 출력과 이진 로우를 나타내는 보다 낮은 전력의 광 출력을 출력한다. 빠른 반응 시간을 얻기 위해, 레이저는 계속 켜져 있지만, 높은 광 출력에서 보다 낮은 광 출력까지 변화한다.
광 네트워크는 구리 배선 기반 네트워크와 같은 다른 타입의 네트워크에 비해 다양한 이점을 가진다. 예를 들어, 많은 기존의 구리 배선 네트워크는 구리 배선 기술에 있어 거의 최대의 가능한 데이터 전송 속도 및 거의 최대의 가능한 거리로 동작한다. 한편, 많은 기존의 광 네트워크는 데이터 전송 속도 및 거리 모두에 있어 구리 배선 네트워크에서 가능한 최대치를 초과한다. 즉, 광 네트워크는 구리 배선 네트워크로 가능한 것보다 높은 속도와 먼 거리에서 안정적으로 데이터를 전송할 수 있다.
광 데이터 전송에서 사용되는 레이저의 한 타입은 VCSEL(Vertical Cavity Surface Emitting Laser)이다. VCSEL은 두 미러 스택 사이에 끼이고 그에 의해 정의된 레이저 캐비티를 가진다. VCSEL은 일반적으로 갈륨 비소(GaAs)와 같은 반도체 웨이퍼 상에 구성된다. VCSEL은 반도체 웨이퍼 상에 구성된 하부 미러를 포함한다. 일반적으로, 하부 미러는 다수의 교차하는 높고 낮은 굴절률 층을 포함한다. 광이 한 굴절률 층에서 다른 층으로 통과함에 따라, 광의 일부가 반사된다. 충분한 수의 교차하는 층을 사용함으로써, 높은 비율의 광이 미러에 의해 반사될 수 있다.
다수의 양자 우물을 포함하는 활성 영역이 하부 미러 상에 형성된다. 활성 영역은 하부 미러와 상부 미러 사이에 끼인 PN 접합을 형성하는데, 반대의 전도성이다(예컨대, p타입 미러 하나와 n타입 미러 하나). 특히, 상부 및 하부 미러의 개념은 다소 임의적일 수 있다. 일부 구성에서, 광은 VCSEL의 웨이퍼 측으로부터 추출될 수 있고, “상부” 미러는 완전 반사적이며 따라서 불투명하다. 하지만, 본 발명의 목적을 위하여, 물리적 구조에서 어떻게 배치되는지와 상관없이 “상부” 미러는 광이 추출되는 미러를 지칭한다. PN 접합이 전류에 의해 순방향 바이어스될 때 정공 및 전자 형태의 캐리어가 양자 우물로 주입된다. 충분히 높은 바이어스 전류에서 주입된 소수 캐리어는 광 게인을 생성하는 양자 우물에서 반전 분포(population inversion)를 형성한다. 활성 영역의 광자가 전자를 자극하여 전도 밴드의 정공과 추가 광자를 생성하는 밸런스 밴드에 재결합할 때 광 게인이 발생한다. 광 게인이 두 미러에서의 총 손실을 초과할 때 레이저 발진이 발생한다.
활성 영역은 활성 영역 근처의 상부 및/또는 하부 미러에 형성된 하나 이상의 산화물 층을 사용하여 형성된 산화물 개구도 포함할 수 있다. 산화물 개구는 광 캐비티를 형성하고 바이어스 전류가 형성된 캐비티의 중앙 영역을 통하도록 유도하는 역할을 한다. 대안적으로, 이온 주입, 패터닝 후의 에피택셜 재성장 또는 다른 리소그래피 패터닝과 같은 다른 수단이 이들 기능을 수행하기 위해 사용될 수 있다.
상부 미러는 활성 영역 상에 형성된다. 상부 미러는 일반적으로 높은 굴절률 및 낮은 굴절률 사이에서 교차하는 다수의 층을 포함하는 점에서 하부 미러와 유사하다. 일반적으로, VCSEL의 상부로부터의 광 발산을 향상시키기 위하여 상부 미러는 높은 굴절률 층과 낮은 굴절률 층이 교차하는 더 적은 미러 주기를 가진다.
예시적으로, 레이저는 활성 영역으로 캐리어를 주입하기 위하여 전류가 PN 접합을 통과할 때 기능한다. 양자 우물에서 전도 밴드로부터 밸런스 밴드로 주입되는 캐리어의 재조합은 미러에 의해 정의된 레이저 캐비티에서 이동하기 시작하는 광자를 야기한다. 미러는 광자를 앞뒤로 반사한다. 바이어스 전류가 캐비티에 의해 지지되는 파장에서 양자 우물 상태 간에 반전 분포를 생성하기 충분할 때, 광 게인이 양자 우물에서 생성된다. 광 게인이 캐비티 손실과 동일할 때, 레이저 발진이 일어나고 레이저는 임계 바이어스에 있다고 하며 VCSEL은 광학적으로 간섭성인 광자가 VCSEL의 상부로부터 방출됨에 따라 ‘레이즈(lase)’하기 시작한다.
미국 특허 제8,774,246호는 열화 반도체 헤테로 접합 인터페이스를 사용하여 형성된 전류 차단 영역을 가지는 발광 장치를 서술한다. 차단을 위해 이 타입의 헤테로 접합 인터페이스를 사용하는 것은 차단 영역 또는 중앙 전도 영역 자체에 위치 선택적 특정 도핑 변화를 적용함으로써 전도 채널이 형성될 수 있게 한다. 이 접근법에서, 도핑은 확산 메커니즘을 통해 전달된다.
Zou 등(D. Zhou and L. J. Mawst, “High-Power Single-Mode Antiresonant Reflecting Optical Waveguide -Type Vertical-Cavity-Surface-Emitting Lasers,” IEEE Journal of Quantum Electronics, 58, no 12, 1599-1606 (2002))은 헤테로 접합 전류 차단 영역 및 중앙 에칭된 전도 채널을 사용하는 발광 장치를 서술하고 있지만, 이 설계에서 사용되는 후속 재성장은 평탄화되지 않고 장치의 중앙 채널에 인덱스 유도 광학 모드를 형성하지 않는다. 대신, 인접 영역으로 누출될 수 있는 더 큰 광학 모드를 가지는 반공진 장치가 형성된다. 이것은 매우 큰 발광기 또는 가까이 배치된 어레이에 유용할 수 있지만, 설계 접근법은 단일 높은 광 출력 효율 및 높은 변조 대역폭의 VCSEL에 바람직하지 않다.
Chriovsky 등(L. M. F. Chriovsky, W. S. Hobson, R. E. Leibenguth, S. P. Hui, J. Lopata, G. J. Zydzik, G. Giaretta, K. W. Goossen, J. D. Wynn, A. V. Krishnamoorthy, B. J. Tseng, J. M. Vandenberg, L. A. D’Asaro, “Implant-Apertured and Index-Guided Vertical-Cavity-Surface-Emitting Lasers (I2-VCSELs),” IEEE Photonics Technology Letters, 11, no 5, 500-502 (1999))에서 전류 차단 영역은 저 도핑 헤테로 접합의 사용을 통해서가 아닌 이온 주입 손상에 의해 형성된다. 인덱스 유도 광학 모드는 미국 특허 제8,774,246호에서와 같이 에칭된 메사를 통해 형성된다.
본 명세서에 청구되는 주제는 임의의 단점을 해결하거나 상술한 것과 같은 환경에서만 동작하는 실시예에 한정되지 않는다. 오히려, 이 배경은 본 명세서에 서술되는 일부 실시예가 실시될 수 있는 기술의 일례를 설명하기 위해서만 제공된다.
일실시예에서, 에칭된 평탄화 VCSEL(vertical cavity surface emitting laser)은: 활성 영역; 활성 영역 상의 차단 영역; 및 차단 영역의 하나 이상의 개구 안의 하나 이상의 전도 채널 코어를 포함할 수 있고, 차단 영역은 그 안에 하나 이상의 개구를 정의하고, 하나 이상의 전도 채널 코어 및 차단 영역은 절연 영역을 형성한다. 일 양태에서, VCSEL은 활성 영역 아래의 하부 미러 영역; 및 절연 영역 위의 상부 미러 영역을 더 포함할 수 있다. 일 양태에서, 차단 영역은 1nm 내지 500nm의 두께를 가진다. 일 양태에서, 전도 채널 코어는 약 1 마이크론 내지 약 10 마이크론의 직경을 가진다. 일 양태에서, VCSEL은 차단 영역 내의 복수의 전도 채널 코어를 더 포함한다. 일 양태에서, 전도 채널 코어는 차단 영역보다 높은 굴절률을 가진다. 일 양태에서, VCSEL은: 산화물 개구; 산화; 메사 중 하나 이상이 없다. 일 양태에서, VCSEL은 하나 이상의 전도 채널 코어의 상부와 통합되거나 접촉하는 전도 날개 층을 더 포함할 수 있다. 일 양태에서, 하나 이상의 전도 채널 코어는 평탄화된다. 일 양태에서, 하나 이상의 전도 채널 코어 및 상부 미러 영역의 미러 층은 평탄화된다.
일실시예에서, 차단 영역 내의 하나 이상의 전도 채널 코어가 있는 차단 영역을 가지는 VCSEL을 만드는 방법이 제공된다. 이러한 VCSEL의 일실시예를 만드는 방법은: 기판 상에 활성 영역을 형성하는 단계; 활성 영역 상에 차단 영역을 형성하는 단계; 차단 영역에 하나 이상의 개구를 에칭하는 단계; 및 차단 영역의 하나 이상의 개구에 하나 이상의 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은: 화학 작용제 없이 하나 이상의 영역을 남기며 에칭을 억제하는 화학 작용제로 차단 영역의 상부를 코팅하는 단계; 및 화학 작용제 없는 하나 이상의 영역 중 차단 영역에 하나 이상의 개구를 에칭하는 단계를 포함할 수 있다. 일 양태에서, 방법은 MOCVD에 의해 하나 이상의 전도 채널 코어로 차단 영역의 개구 중 하나 이상을 채우는 단계를 포함할 수 있다. 일 양태에서, 방법은 하나 이상의 개구를 형성하기 위하여 에칭한 후 및 하나 이상의 전도 채널 코어로 하나 이상의 개구를 채우기 전 에칭을 억제하는 화학 작용제를 제거하는 단계를 포함할 수 있다. 일 양태에서, 방법은 차단 영역을 통해 연장하고 활성 영역과 접촉하거나 활성 영역 위의 상부 스페이서 영역과 접촉하도록 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 공통 차단 영역에 복수의 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 하나 이상의 전도 채널 코어의 상부와 통합되거나 접촉하도록 전도 날개 층을 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 하나 이상의 전도 채널 코어의 상부 표면을 평탄화하는 단계를 포함할 수 있다.
일 양태에서, 에칭된 평탄화 VCSEL(vertical cavity surface emitting laser)은 활성 영역; 활성 영역 상의 전도 영역; 및 전도 영역의 하나 이상의 개구 안의 하나 이상의 차단 코어를 포함할 수 있고, 전도 영역은 그 안에 하나 이상의 개구를 정의하고, 하나 이상의 차단 코어 및 전도 영역은 절연 영역을 형성한다. 따라서, 차단 영역과 그 안에 전도 채널 코어를 가지는 VCSEL의 모든 교시 및 실시예는 전도 영역과 그 안의 차단 코어로 뒤바뀔 수 있다. 이와 같이, 본 명세서에 서술된 특징은 그 안의 차단 코어를 가지는 전도 영역이 있는 VCSEL의 실시예가 제공되도록 맞바뀔 수 있다.
일실시예에서, 차단 코어를 가지는 전도 영역을 가지는 VCSEL을 만드는 방법이 제공된다. 이러한 방법은: 기판 상에 활성 영역을 형성하는 단계; 활성 영역 상에 전도 영역을 형성하는 단계; 전도 영역에 하나 이상의 개구를 에칭하는 단계; 및 전도 영역의 하나 이상의 개구에 하나 이상의 차단 코어를 형성하는 단계를 포함할 수 있다. 따라서, 차단 영역과 그 안에 전도 채널 코어를 가지는 VCSEL을 만드는 모든 교시 및 실시예는 방법이 그 안의 차단 코어를 가지는 전도 영역을 제조하도록 뒤바뀔 수 있다. 이와 같이, 본 명세서에 서술된 방법의 특징은 그 안의 차단 코어를 가지는 전도 영역이 있는 VCSEL의 실시예가 만들어지도록 제공되도록 맞바뀔 수 있다.
본 발명의 내용 중에 포함되어 있다.
상술 및 후술하는 정보뿐만 아니라 본 명세서의 다른 특징은 첨부되는 도면과 관련하여 다음 설명 및 첨부되는 청구항으로부터 보다 완전히 명백해질 것이다. 이들 도면은 본 명세서에 따른 몇몇 실시예만을 도시하고 따라서 그 범위를 제한하는 것으로 고려되지 않으며, 본 발명은 동반된 도면을 사용하여 추가적인 구체성 및 상세와 함께 서술될 것임을 이해하여야 한다.
도 1은 VCSEL 동작 환경의 일실시예의 개략도이다.
도 2는 VCSEL 적층 반도체 동작 환경의 일실시예의 개략도이다.
도 2a는 절연 영역의 정사각형 단면을 가지는 평면도를 도시한다.
도 2b는 메사를 형성하도록 에칭된 절연 영역의 원형 단면을 가지는 평면도를 도시한다.
도 3은 차단 영역으로 캡핑된 N타입 DBR 미러, QW를 가지는 활성 영역을 도시하는 첫 성장의 도면이다.
도 4는 차단 영역에서 에칭된 개구를 도시하는 도면이다.
도 5는 인덱스 유도 전도 채널을 형성하는 평탄화 재성장을 도시하는 도면이다.
도 5a는 차단 영역을 덮는 평면 날개 층이 얹어진 인덱스 유도 전도 채널을 형성하는 평탄화 재성장을 도시하는 도면이다.
도 6은 차단 영역을 덮는 평면 날개 층이 얹어진 인덱스 유도 전도 채널 및 평면 날개 층 위의 P타입 DBR 미러를 형성하는 평탄화 재성장을 도시하는 도면이다.
도 6a는 인덱스 유도 전도 채널(평면 날개 층 없이) 및 평면 날개 층 위의 P타입 DBR 미러를 형성하는 평탄화 재성장을 도시하는 도면이다.
도 7은 공통 차단 층의 복수의 전도 채널 코어를 도시하는 도면이다.
도 7a는 공통 차단 층의 복잡한 형상을 가지는 복수의 전도 채널 코어를 도시하는 도면이다.
도 8은 그 안에 복수의 전도 채널 코어와 함께 차단 영역을 가지는 절연 영역의 측 단면도이다.
도 8a는 그 안에 복수의 전도 채널 코어와 함께 차단 영역 및 복수의 전도 채널 코어와 차단 영역 위에 평탄화 날개 층을 가지는 절연 영역의 측 단면도이다.
도 9는 VCSEL을 제조하는 방법의 일실시예의 흐름도이다.
다음의 상세한 설명에서, 본 명세서의 일부를 구성하는 첨부된 도면을 참조한다. 도면에서, 유사한 기호는 문맥이 달리 지시하지 않는 한 일반적으로 유사한 컴포넌트를 식별한다. 상세한 설명에서 서술된 예시적인 실시예, 도면 및 청구항은 제한의 의미가 아니다. 본 명세서에서 제시된 요지의 정신 또는 범위를 벗어나지 않고 다른 실시예가 이용될 수 있고, 다른 변화가 이루어질 수 있다. 본 명세서의 양태가 일반적으로 본 명세서에 서술되고 도면에 도시된 바와 같이 다양한 다른 구성으로 배열, 대체, 조합, 분리 및 설계될 수 있고, 이들 모두는 본 명세서에서 명시적으로 고려된다.
일반적으로, VCSEL 기술의 본 발전은 차단 영역의 중앙 영역을 에칭하고 그 안에 전도 영역을 증착함으로써 형성되는 차단 영역 및 전도 영역에 관한 것이다. 전도 영역은 VCSEL의 동작 및 활성 영역에서 발광 동안 차단 영역의 물질보다 더 전기적으로 전도성인 물질을 포함할 수 있다. 따라서, 차단 영역 및 전도 영역은 선택적 전류 가이던스를 위해 헤테로 접합을 형성할 수 있다. 전도 영역은 차단 영역을 통해 전도 채널을 형성할 수 있다. 전도 영역은 차단 영역 위에 전도 영역의 일부를 형성함으로써 평탄화될 수 있다. 미러 층과 같은 평탄화 층은 전도 영역 위에 형성될 수 있다. 그렇지 않으면, VCSEL은 산업 표준으로 또는 통합된 참고 문헌이나 본 명세서에 서술되는 바와 같이 준비될 수 있다.
본 발명의 반도체 장치는 임의의 타입의 반도체로부터 제조될 수 있다. 적절한 물질의 예시는 III-V 반도체 물질(예컨대, 하나 이상의 III족 물질(붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl) 및 우눈트륨(Uut)) 및 V족 물질(질소(N), 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi) 및 우눈펜튬(Uup)(미확인))로부터 준비) 및 선택적으로 일부 타입의 IV 물질을 포함한다.
반도체 장치는 하나 이상의 양자 우물 및 하나 이상의 양자 우물 장벽을 가지는 활성 영역을 포함할 수 있다. 양자 우물과 양자 우물 장벽은 그 사이의 하나 이상의 전이 층에 의해 분리될 수 있다. 전이 층은 양자 우물 및 양자 우물 장벽 사이의 계면에 위치하기 때문에 계면 층으로 불릴 수도 있다. 하지만, 활성 영역은 VCSEL 분야에서 알려지거나 개발된 임의의 것으로 구성될 수 있다.
선택적으로, 전기 구속 층은 활성 역을 사이에 두고 활성 영역에 캐리어를 구속함으로써 광 게인 효율을 제공할 수 있다. 구속 층은 많은 III-V 화합물이 높은 알루미늄 함량(예컨대, III 타입 물질에 대해 70%-100% Al)으로 변환되는 고 에너지 밴드 갭 영역을 가질 수 있다. 알루미늄 함량은 물질에 활성 영역의 양자 우물 장벽의 밴드 갭과 비교할 때 상대적으로 넓은 밴드 갭을 주도록 선택될 수 있다. 넓은 밴드 갭 물질은 구속 층에 좋은 캐리어 구속을 줄 수 있고 활성 영역에서 효율을 높일 수 있다. 예시적인 실시예에서, 고 알루미늄 영역은 도핑의 증가도 포함할 수 있다. 구속 층은 구속 장벽이 활성 영역의 n측 또는 p측에 있는지에 따라 p타입 또는 n타입 도펀트로 도핑될 수 있다.
헤테로 접합 전도 채널 구성은 작은 개구(예컨대, 2-6μm) VCSEL 장치를 가능하게 함으로써 향상된 광섬유 송수신기 안정성, 전자 광학 대역폭 및 링크 거리를 제공할 수 있다. 고전력 VCSEL에서, 헤테로 접합 전도 채널 구성은 보다 높은 VCSEL당 최대 출력 및 밀도가 높은 어레이에서 단위 영역당 더 많은 발광기를 가능하게 한다.
이 헤테로 접합 전도 채널 구성은 제조시 하나 이상의 MOCVD(metal-organic chemical vapor deposition) 결정 성장 단계를 사용함으로써 가이드 모드 VCSEL의 더 효율적인 대량 생산을 가능하게 한다. 이와 같이, 프로세스는 측면 증기 산화 또는 임의의 산화물 구경의 형성을 생략할 수 있다.
도 1은 상부(124) 및 하부(116) 미러를 위한 주기적 층 쌍을 가지는 평면 전류 가이드 VCSEL(100)를 도시한다. 기판(114)은 하부 접점(112) 상에 형성되고 제1 타입의 불순물(즉, p타입 또는 n타입의 도펀트)로 도핑된다. 하부 미러 스택(116)은 기판(114) 상에 형성되고 선택적 하부 구속 층(118)은 하부 미러 스택(116) 상에 형성된다. 활성 영역(122)은 하부 미러 스택(116) 상에 또는 하부 구속 층(118) 상에(존재할 때) 형성된다. 선택적 상부 구속 층(120)은 활성 영역(122) 상에 형성된다. 한 선택적 양태에서, 하부 구속 층(118) 및 상부 구속 층(120)은 활성 영역(122)을 사이에 둔다. 절연 영역(128)은 활성 영역(122) 상에 또는 선택적 상부 구속 층(120) 상에 형성된다. 절연 영역은 측면 영역 차단 영역(127) 및 중앙 전도 채널 코어(129)를 포함한다. 하부 구속 층(118) 및/또는 상부 구속 층(120)은 활성 영역 및 절연 영역 사이의 스페이서 영역일 수 있다. 대안적으로, 하부 구속 층(118) 및/또는 상부 구속 층(120)은 전도 영역일 수 있다. 따라서, 활성 영역을 경계 짓는 임의의 스페이서 영역은 구속 영역, 전도 영역 또는 구속이나 전도가 아닌 반도체 스페이서일 수 있다.
상부 미러 스택(124)은 절연 영역(128) 상에 형성된다. 금속 층(126)은 스택(124)의 일부 상에 접점을 형성한다. 하지만, 다른 VCSEL 구성도 이용될 수 있고, 다양한 다른 VCSEL 층이나 유형의 층이 사용될 수 있다.
절연 영역(128)은 활성 영역(122)을 통한 전류 흐름의 영역(130)을 제한한다. 절연 영역(128)은 측면 영역 차단 영역(127)을 증착하고, 그 내부에 중앙 전도 채널 코어(129)로 채워지는 개구를 형성함으로써 측면 영역 차단 영역(127) 및 중앙 전도 채널 코어(129)를 포함하도록 형성될 수 있다. 절연 영역(128)은 단일 층 차단 영역(127) 또는 다층의 차단 층, 및/또는 단일 층 중앙 전도 채널 코어(129) 또는 다층의 중앙 전도 채널 코어 층을 포함할 수 있다.
미러 스택(116(하부) 및 124(상부))는 DBR(distributed Bragg reflector) 스택이고, 주기적 층(예컨대, 132 및 134, 하지만 도시된 것과 엇바뀔 수 있다)을 포함할 수 있다. 주기적 층(132 및 134)는 일반적으로 각각 AlGaAs 및 AlAs이지만, 다른 III-V 반도체 물질로 만들어질 수 있다. 미러 스택(116 및 124)은 도핑되거나 도핑되지 않을 수 있고 도핑은 특정 VCSEL 설계에 따라 n타입 또는 p타입일 수 있다. 하지만, 다른 타입의 VCSEL 미러가 사용될 수 있다.
금속 접점 층(112 및 126)은 VCSEL(100)의 적절한 전기적 바이어스를 가능하게 하는 옴 접점일 수 있다. VCSEL(100)가 접점(112)의 것과 다른 접점(126) 상의 전압으로 순방향 바이어스될 때, 활성 영역(122)은 광(136)을 방출하는데, 상부 미러 스택(124)를 통과한다. 통상의 기술자는 다른 구성의 접점이 사용되어 활성 영역(122)에 걸쳐 전압을 생성하고 광(136)을 생성할 수 있음을 이해할 것이다.
도 2는 차단 영역(127) 및 중앙 전도 채널 코어(129)를 가지는 절연 영역(128) 아래의 활성 영역(122) 및 구속 층(118 및 120)을 도시한다. 차단 영역(127)은 외부 전류 차단 영역(160)을 형성하고, 중앙 전도 채널 코어(129)는 중앙 모드 구속 영역(162)을 형성한다. 활성 영역(122)은 양자 우물 장벽(140)에 의해 분리되는 하나 이상의 양자 우물(138)로부터 형성되는데, 전이 층은 양자 우물(138) 및 장벽(140) 사이의 선일 수 있다. 구속 층(118 및 120)은 선택적으로 각각 고 알루미늄 함유 영역(142 및 144)을 포함할 수 있다. 고 알루미늄 함유 영역은 활성 영역(122)에 좋은 캐리어 구속을 제공한다.
구속 영역(120)은 활성 영역(122) 및 고 알루미늄 함유 영역(144) 사이에 위치한 램프 영역(146)을 포함할 수 있다. 후술하는 바와 같이, 고 알루미늄 함유 영역(144) 및 램프 영역(146)의 조합은 좋은 캐리어 구속 및 좋은 전자 주입을 가지는 주입 구조를 제공한다.
VCSEL 장치의 설계 및 고 알루미늄 함유 영역(142 및 144)의 두께에 따라, 구속 층(118 및 120)은 선택적으로 스페이서 층(148 및 150)을 각각 포함할 수 있다. 스페이서 영역(148 및 150)의 두께는 제조되는 VCSEL 장치의 종류에 따를 수 있다. VCSEL과 같은 수직 캐비티 공진 장치 또는 VCSEL에서 스페이서 층은 미러 사이의 공진 간격을 제공하고 활성 영역의 양자 우물이 바람직한 경우 광학 필드의 피크에 집중되도록 한다.
구속 층(118 및 120) 및 활성 영역(122)은 GaAs, AlAs, InP, AlGaAs, InGaAs, InAlAs, InGaP, AlGaAsP, AlGaInP, InGaAsP, InAlGaAs, SiGe 등과 같은 하나 이상의 타입의 반도체 물질로부터 형성될 수 있다.
일례로, 하부 전기적 구속 층은 AlInP이다. 다른 예시에서, 상부 전기적 구속 층은 AlInGaP일 수 있다.
도 2a는 절연 영역(128)의 정사각형 단면도를 가지는 평면도를 도시한다. 도 2b는 메사를 형성하도록 에칭된 절연 영역(128)의 원형 단면을 가지는 평면도를 도시한다. 단일 칩은 단일 칩 상에 도 2a와 같이 평면이거나 도 2b와 같이 복수의 메사를 가지도록 에칭된 복수의 절연 영역(128)을 가질 수 있다.
VCSEL 헤테로 접합 전도 채널 구성은 헤테로 접합 전류 차단 영역을 가지도록 형성될 수 있는데, 전도 채널은 차단 영역에 개구를 에칭함으로써 형성되고, 높은 굴절률의 전도 채널 코어는 에칭된 개구에 증착된다. 차단 영역은 더 낮은 굴절률 둘레일 수 있다. 차단 영역의 굴절률은 전도 채널 코어의 더 높은 굴절률과 비교될 수 있다. 이것은 가이드 광학 모드의 형성을 가능하게 한다. 이제 헤테로 접합 전도 채널 구성으로, VCSEL 또는 VCSEL 어레이는 표준 MOCVD 기술 및 고용량 VCSEL 제조에 현재 채용되는 다른 표준 제조 기술을 사용하여 더 쉽게 제조될 수 있다.
일실시예에서, 헤테로 접합 전도 채널 구성으로 VCSEL의 제조 방법은 도 3에 도시된 것과 같이 미러 영역(116) 형성, 미러 영역(116) 상에 활성 영역(122) 형성, 활성 영역(122) 상에 차단 영역(127) 형성을 포함할 수 있다. 형성은 MOCVD에 의할 수 있다. 일례로, 구조는 도핑되지 않은 차단 영역(127)(예컨대, In0 . 48Ga0 .52P와 같은 InGaP)을 포함할 수 있는데, 도 3에 도시된 바와 같이 GaAs 및 AlGaAs에 격자 매칭된다. 차단 영역(127)은 MOCVD 기반 재성장을 방해하는 대기 중에서의 적극적 산화를 받지 않는다. 따라서, MOCVD 사용은 헤테로 접합 전도 채널 구성을 형성하는데 유익할 수 있다.
차단 영역(127)은 도 3의 구조가 도 4의 구조로 전환되도록 중앙 영역이 습식 화학 에칭에 의해 선택적으로 제거되게 할 수 있다. 차단 영역의 개구(410)를 에칭한 후(개구(410)는 활성 영역(122)나 상부 구속 층(120)을 그 바닥으로 하고 차단 영역(127)을 바닥에서 연장하는 측벽으로 가지는 오목부임), 전도 채널 코어(129)가 Al0 . 15Ga0 . 85As와 같은 높은 굴절률 물질(차단 영역과 비교할 때)을 사용하는 등에 의해 도 5에 도시된 바와 같이 평탄화 재성장에 의해 에칭된 개구(410)에 형성된다. 평탄화 재성장은 에칭된 개구(410)를 전도 채널 코어(129)로 채우고, 그 후 도 5a에 도시된 바와 같은 임의의 선택적 영역(예컨대, 날개를 갖는 전도면(129a)) 및 도 6에 도시된 바와 같은 에칭된 영역 상에 미러 영역(124)을 형성하기 위해 수행된다. 평탄화 재성장은 개구(410) 내부에 보다 높은 달성 가능한 성장 속도를 획득하기 위해 MOCVD 성장 파라미터의 선택에 의해 구현된다. 선택적 영역 재성장, 이어서 상부 P도핑된 미러(예컨대, DBR, distributed Bragg reflector) 성장도 평탄화를 달성하기 위해 사용될 수 있다. 하부 미러가 P도핑될 때 상부 미러는 N도핑되고 VCSEL의 다른 층도 이에 따라 형성될 수 있다.
따라서, 도 3은 DBR 미러(116), 활성 영역(122) 및 차단 영역(127)의 첫 성장을 도시한다. 도 4는 차단 영역(127)에서 에칭된 개구(410)를 도시한다. 도 5는 인덱스 유도 전도 채널 코어(129)를 형성하는 평탄화 재성장을 도시한다. 도 5a는 전도 채널 코어(129) 상의 날개를 갖는 전도면(129a)으로 인덱스 유도 전도 채널을 형성하는 평탄화 재성장을 도시한다. 도 6은 상부 미러(124)의 평탄화 층을 도시한다. 도 6a는 전도 채널 코어(129) 상에 날개를 갖는 전도면(129a)이 없고 대신 전도 채널 코어(129) 및 측면 차단 영역(127) 바로 위에 상부 미러(124)가 있는 옵션을 도시한다.
일실시예에서, 본 VCSEL은 차단 영역을 에칭하고, 에칭된 영역이 전도 영역으로 채워지고 그 후 인덱스 가이드 광학 모드를 형성하기 위하여 후속 일련의 평탄화 층이 차단 영역 및 전도 영역의 상부에 증착되게 함으로써 형성되는 중앙 전도 채널을 포함한다.
일실시예에서, 실시예 및 프로세싱은 전도 층이 차단 층 대신 적용되고, 전도 층이 차단 코어를 형성하기 위해 차단 층으로 채워지는 캐비티를 형성하기 위해 에칭되도록 뒤바뀔 수 있다. 하지만, 차단 코어는 이 실시예에서 날개를 갖는 차단면을 가지지 않을 것이다.
일실시예에서, 단일 기판은 복수의 VCSEL 발광기를 포함할 수 있는데, 어레이로 형성될 수 있다. 매크로 차단 영역을 가지는 매크로 기판은 VCSEL의 어레이를 형성하기 위하여 다수의 위치에서 선택적으로 에칭되고 도전 채널 코어로 다시 채워질 수 있다. 각 전도 채널 코어는 헤테로 접합 전류 차단 영역 및 중앙 에칭된 전도 채널을 사용하는 개별 발광 장치일 수 있고 전도 채널 및 차단 영역 전체는 평탄화 층으로 그 후속 재성장을 받을 수 있다. 도 7은 단일 기판 상의 이러한 VCSEL의 레이저 어레이를 도시한다. 각 VCSEL 발광기는 전도 채널 코어(129)을 포함할 수 있는데, 모든 VCSEL 발광기 각각은 공통 차단 영역(127)으로 둘러싸인다. 도 7b는 전도 채널 코어(129)가 복잡한 형상을 가지도록 에칭이 된 것을 도시하는데, 복잡한 에칭 형상으로 에칭되는 보호되지 않는 복잡한 형상을 남기는 보호제의 선택적 증착에 의해 달성될 수 있다.
본 구성은 산화물 개구가 전혀 없는 VCSEL을 낳을 수 있는데 프로세싱이 반도체 층에 손상을 줄 수 있는 측면 산화를 사용하지 않기 때문이다. 전도 채널 코어와 함께 차단 층의 사용은 더 나은 열적 연결성을 가지는 반도체 물질을 사용한다. 열적 전도성은 더 나은데 상부 미러의 알루미늄 비산화물 층, 및 프로세싱이 그를 산화시키지 않기 때문이다. 하부 미러는 둘로 이루어진 물질을 사용할 수 있다. VCSEL의 신뢰성도 증가할 수 있는데 제조 방법은 활성 영역 근처에서 트렌치 절단 및 반도체로 산화하는 것을 포함하지 않기 때문이다.
장치가 저온에서 동작할 때 VCSEL의 신뢰도가 증가할 수 있다. 본 분야의 현재 상태에서, 산화물 구속 VCSEL은 더 가열되는데 산화물 층의 낮은 열적 연결성 때문이다. 트렌치가 장치에서 절단되어 산화물 층이 형성될 수 있게 한다. 이와 같이, 본 명세서에서 제공되는 VCSEL은 이러한 산화물 층 및/또는 산화물 층이 형성될 수 있게 하는 트렌치가 전혀 없을 수 있다.
레이저 장치의 신뢰도의 대부분의 문제는 그 산화 층의 선단에서 시행되는 어떤 종류의 화학 프로세스에 관련된다. 산화물 선단에서 일어나는 일부 신뢰도 문제는 산화물 층에 의해 유도된 응력 때문이다. 대부분의 신뢰도 문제는 고온에서 악화된다. 산화물 구속된 레이저는 산화 층에서의 응력이 반도체 층에 결함을 만드는, 산화 층과의 물리적 상호작용의 결과로 신뢰도 문제를 가진다. 이를 고려할 때, 본 명세서에 서술된 레이저는 산화물 층이 없기 때문에 고온에서조차 더 적은 결함과 더 적은 결함 형성을 가질 것이 기대된다. 현재의 VCSEL은 산화물 층이 없기 때문에 향상된 신뢰도를 가질 수 있다.
본 발명에 따르면, 아주 작은 개구가 차단 층에 형성되어 향상된 신뢰도로 하나 이상의 레이저 장치를 형성할 수 있다. 이제 아주 작은 개구 레이저 장치가 서로 매우 근접할 수 있다. 예를 들어, 개별 전도 채널 코어는 1 마이크론 내지 10 마이크론, 1.5 마이크론 내지 5 마이크론, 2 마이크론 내지 4 마이크론 또는 약 2.5-3 마이크론의 직경(또는 다른 단면 치수)을 가질 수 있다. 개별 전도 채널 코어는 1 마이크론 내지 10 마이크론, 1.5 마이크론 내지 5 마이크론, 2 마이크론 내지 4 마이크론 또는 약 2.5-3 마이크론의 거리(예컨대, 떨어져 있는 최소 거리)만큼 이격될 수 있다. 이것은 공통 칩 상의 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 또는 더 많은 레이저를 포함할 수 있는데, 하나 이상(예컨대, 4 또는 5)이 공통 광섬유에 연결될 수 있다.
화학적 에칭에 공통적으로, 마스크가 에칭 부분 및 비-에칭 부분을 정의하는데 사용될 수 있다. 마스크나 다른 화학적 차단 물질이 화학적 에칭이 일어날 개구를 정의하며 차단 층 상에 배치될 수 있다. 일례로, MOCVD 증착은 전도 채널 코어를 형성하는데 사용된다. 일례로, 비-에칭 영역은 개구인 하나 이상의 구멍(원형 또는 다른 형상)을 남기는 것을 제외하고 차단 층 상의 모든 곳에 SiO2 층을 배치함으로써 정의된다. 그 후 SiO2가 제거된다. SiO2를 제거한 후 MOCVD는 더 높은 굴절률 재료로 구멍을 채워 전도 채널 코어를 형성한다. 그 후 전도 채널 코어는 더 높은 굴절률 재료를 추가함으로써 평탄화되어 날개를 갖는 층을 형성한다. 그 후 미러가 절연 층 상에 형성될 수 있다.
일실시예에서, MOCVD 프로세스의 온도는 재성장 동안 개구를 채우며 변조될 수 있고 더 많은 물질이 구멍에서 성장하고 나중에 평탄화하게 야기할 수 있다. 재성장 프로세스의 온도는 얼마나 많은 평탄화가 일어나는지를 결정할 수 있다.
일 양태에서, 제조 프로세스는 에칭이나 다른 메사 형성을 생략한다. 따라서, 레이저 장치는 레이저가 될 중앙의 융기된 영역을 포함하지 않는다.
일실시예에서, 차단 영역은 InGaP이다. 그리고 그 물질의 48%는 I, 52%는 Ga, 그리고 P이다. 이 InGaP 물질은 GaAs에 격자 매칭된다.
선택적 에칭은 도 7a에 도시된 바와 같이 형상이 있는 전도 채널 코어(129)로 채워질 수 있는 다양한 형상의 개구의 형성을 가능하게 한다.
도 8은 전도 채널 코어(129)로 채워지는 복수의 개구를 가지는 차단 영역(127)을 가지는 반도체의 측 단면도를 도시한다.
도 8a는 전도 채널 코어(129)로 채워지는 복수의 개구를 가지는 차단 영역(127) 및 복수의 또는 모든 전도 채널 코어(129)에 상부와 통합되거나 위치하며 상부와 접촉하는 단일 전도 날개 층(129a)을 가지는 반도체의 측 단면도를 도시한다.
도 9는 본 명세서에 서술되는 VCSEL을 제조하는 방법의 일실시예의 다른 프로세스(900)의 흐름도이다. 프로세스는 하나 이상의 굴절률을 가지는 복수의 제1 미러 층을 가지는 제1 미러 영역을 성장시키는 단계(블록 910) 및 (선택적으로) 제1 미러 영역 상에 제1 스페이서 영역을 성장시키는 단계(블록 920)를 포함할 수 있다. 그 후 활성 영역이 제1 스페이서 영역 상에(또는 제1 스페이서 영역이 성장되지 않을 때 제1 미러 상에) 성장된다(블록 930). 그 후 선택적 제2 스페이서 영역이 활성 영역 상에 성장된다(블록 935). 그 후 차단 영역이 제2 스페이서 영역 상에(또는 제2 스페이서 영역이 성장되지 않을 때 활성 영역 상에) 성장된다(블록 940). 그 후 차단 영역에서 하나 이상의 개구를 에칭한다(차단 영역만이 에칭되고, 활성 영역은 에칭되지 않으며, 선택적으로 제2 차단 영역의 일부 또는 전부가 에칭될 수 있다)(블록 945). 그 후 전도 채널 코어를 형성하기 위하여 하나 이상의 개구가 높은 굴절률 재료(예컨대, 차단 영역보다 더 높은 RI)로 채워진다(블록 950). 프로세스(900)는 날개를 형성하는 등에 의하여 전도 채널 코어를 평탄화하는 단계(블록 960) 및 하나 이상의 굴절률을 가지는 복수의 제2 미러 층을 가지는 제2 미러 영역을 성장시키는 단계(블록 970)도 포함할 수 있다.
또한, 활성 영역 또는 VCSEL의 반도체 층 전체는 MBE(molecular beam epitaxy)로 생성될 수 있다. MBE 동안 더 낮은 성장 온도가 VCSEL 반도체 층을 준비하는데 사용될 수 있다. MBE에 의한 이들 구조의 성장은 <(미만) 500℃에서 수행될 수 있다. 비교해 보면, MOCVD를 위한 온도는 >(초과) 600℃일 수 있다. 나아가, VCSEL은 서술하는 바와 같이 영역을 생성할 수 있는 GSMBE(gas source MBE)와 MOMBE(metalorganic MBE) 등과 같은 MBE와 유사한 방법에 의해 준비될 수 있다.
화학적 에칭은 유용하고 이 분야에서 알려진 임의의 것일 수 있다.
일실시예에서, 차단 영역이 전도 영역에 둘러싸인 코어이도록 차단 영역과 전도 영역의 방향은 교체될 수 있다. 여기서, 전도 영역은 차단 코어를 가지는 개구를 포함한다.
일실시예에서, 트렌치와 산화가 없는 것은 종래의 장치보다 전도 코어(또는 중앙 차단 영역)이 함께 가까이 있도록 야기할 수 있다. 종래의 장치는 트렌치 및 산화 때문에 예컨대 약 21 내지 25 마이크론 떨어진 코어(전도 또는 차단)을 가질 수 있다. 하지만, 현 장치는 트렌치 및 산화를 생략하기 때문에, 코어(전도 또는 차단)는 4 마이크론 또는 2 내지 6 마이크론 또는 1 내지 8 마이크론(중앙에서 중앙까지)과 같이 더 가까이 있어야 할 수 있다.
이제, 예컨대 중앙에서 중앙까지 약 4 마이크론인 코어의 경우, 고밀도 어레이가 달성될 수 있다. 고밀도는 동일 위상의 코어를 가지는 간섭성 어레이를 가능하게 할 수 있다. 또한, 위상 배열에서 빔의 간섭성의 어떤 제어가 있을 수 있는데, 스캔에 사용하기 위해 작은 지점까지 초점을 맞출 수 있다. 나아가, 고밀도 어레이의 더 정밀한 제어는 레이저 무기가 본 기술로 달성된 고밀도 어레이를 사용할 수 있게 한다.
본 기술은 간섭성 어레이를 가능하게 할 수 있는데, 모든 코어가 동일 위상을 가지거나 코어 간의 위상을 제어할 수 있음을 의미하고, 물리적으로 레이저를 돌리지 않고 원하는 위치를 가리킬 수 있는 레이저 빔을 제공할 수 있다. 일례로, 전투기에는 다른 전투기를 조명하는 위상 배열이 기수에 있고, 이로써 위상 배열이 어디든 가리킬 수 있다. 위상 배열의 빔의 간섭성 제어는 빔이 작은 지점까지 초점을 맞출 수 있도록 할 수 있다. 이러한 제어는 본 발명이 스캔 응용에 사용되도록 한다. 제어는 레이저 무기에도 유용할 수 있는데 배치가 큰 영역에 걸쳐 많은 코어를 분산시킬 수 있고, 열 방출을 제어할 수 있고, 모든 코어의 위상 제어는 초점을 맞추는 등에 의해 초점을 맞추면 모든 코어가 전력을 조합하여 매우 많은 양의 단위 면적 당 전력을 얻도록 조합될 수 있게 할 수 있다.
일실시예에서, 에칭된 평탄화 VCSEL(vertical cavity surface emitting laser)은: 활성 영역; 활성 영역 상의 차단 영역; 및 차단 영역의 하나 이상의 개구 안의 하나 이상의 전도 채널 코어를 포함할 수 있고, 차단 영역은 그 안에 하나 이상의 개구를 정의하고, 하나 이상의 전도 채널 코어 및 차단 영역은 절연 영역을 형성한다. 일 양태에서, VCSEL은 활성 영역 아래의 하부 미러 영역; 및 절연 영역 위의 상부 미러 영역을 더 포함할 수 있다. 일 양태에서, VCSEL은 하부 미러 영역과 활성 영역 사이의 하부 스페이서 영역 및 활성 영역과 차단 영역 사이의 상부 스페이서 영역을 포함할 수 있다. 일 양태에서, 전도 채널 코어는 차단 영역을 통해 연장하고 활성 영역과 접촉한다. 일 양태에서, 전도 채널 코어는 차단 영역을 통해 연장하고 상부 스페이서 영역과 접촉한다. 일 양태에서, 차단 영역은 1nm 내지 500nm, 1nm 내지 30nm, 1nm 내지 10nm 또는 1nm 내지 3nm의 두께를 가진다. 일 양태에서, 전도 채널 코어는 차단 영역과 동일한 두께를 가진다. 일 양태에서, 전도 채널 코어는 약 1 마이크론 내지 약 10 마이크론의 직경을 가진다. 일 양태에서, 전도 채널 코어는 약 2 마이크론 내지 약 6 마이크론의 직경을 가진다. 일 양태에서, 차단 영역 또는 차단 층은 InGaP이다. 일 양태에서, 전도 채널 코어는 AlGaAs이다. 일 양태에서, 하나 이상의 전도 채널 코어는 평탄화된다. 일 양태에서, 하나 이상의 전도 채널 코어와 상부 미러는 평탄화된다.
일실시예에서, VCSEL은 공통 차단 영역 내의 복수의 전도 채널 코어를 포함할 수 있다. 일 양태에서, VCSEL은 공통 차단 영역 내의 5개까지의 전도 채널 코어 또는 5개 이상을 포함할 수 있다.
일 실시예에서, 전도 채널 코어는 차단 영역보다 높은 굴절률을 가진다. 일 양태에서, 차단 영역은 전도 채널 코어보다 낮은 굴절률을 가진다. 일 양태에서, 전도 채널 코어는 약 3.7 내지 3의 굴절률을 가진다. 일 양태에서, 차단 영역은 약 3.7 내지 3의 굴절률을 가진다.
일실시예에서, VCSEL의 어레이는 임의의 실시예에 따라 본 명세서에 서술된 복수의 개별 VCSEL을 포함할 수 있다.
일실시예에서, VCSEL은 VCSEL의 특정 공통된 특징을 제외할 수 있다. 일 양태에서, VCSEL은 산화물 개구가 없다. 일 양태에서, VCSEL은 산화가 없다. 일 양태에서, VCSEL은 메사가 없다.
일 양태에서, VCSEL은 전도 날개 층을 포함할 수 있다. 일 양태에서, 전도 날개 층은 하나 이상의 전도 채널 코어의 상부와 통합된다. 일 양태에서, 전도 날개 층은 하나 이상의 전도 채널 코어와 별개이고 상부와 접촉한다.
일실시예에서, VCSEL의 일실시예를 만드는 방법은: 활성 영역; 활성 영역 상의 차단 영역; 및 차단 영역의 하나 이상의 개구에 하나 이상의 전도 채널 코어를 가지는 VCSEL을 형성하는 단계를 포함할 수 있고, 차단 영역은 그 안에 하나 이상의 개구를 정의한다. 일 양태에서, 방법은 차단 영역을 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 차단 영역을 형성하는 단계, 및 차단 영역에 하나 이상의 개구를 에칭하는 단계를 포함할 수 있다. 일 양태에서, 방법은: 차단 영역을 형성하는 단계; 화학 작용제 없이 하나 이상의 영역을 남기며 에칭을 억제하는 화학 작용제로 차단 영역의 상부를 코팅하는 단계; 및 화학 작용제 없는 하나 이상의 영역 중 차단 영역에 하나 이상의 개구를 에칭하는 단계를 포함할 수 있다. 일 양태에서, 방법은 차단 영역을 형성하는 단계; 화학 작용제 없이 하나 이상의 영역을 남기며 에칭을 억제하는 화학 작용제로 차단 영역의 상부를 코팅하는 단계; 화학 작용제 없는 하나 이상의 영역 중 차단 영역에 하나 이상의 개구를 에칭하는 단계; 및 MOCVD에 의해 하나 이상의 전도 채널 코어로 차단 영역의 개구 중 하나 이상을 채우는 단계를 포함할 수 있다.
일 양태에서, 방법은 개구를 형성하기 위하여 에칭한 후 및 하나 이상의 전도 채널 코어로 개구를 채우기 전 에칭을 억제하는 화학 작용제를 제거하는 단계를 포함할 수 있다. 일 양태에서, 방법은 하나 이상의 전도 채널 코어로 개구를 채운 후 에칭을 억제하는 화학 작용제를 제거하는 단계를 포함할 수 있다.
일실시예에서, 방법은 하부 영역 아래의 하부 미러 영역을 형성하는 단계, 및 활성 영역, 차당 영역 및 전도 채널 코어 위의 상부 미러 영역을 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 하부 미러 영역과 활성 영역 사이의 하부 스페이서 영역을 형성하는 단계, 및 활성 영역 및 절연 영역 사이의 상부 스페이서 영역을 형성하는 단계를 포함할 수 있다.
일실시예에서, 방법은 차단 영역을 통해 연장하고 활성 영역과 접촉하도록 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 차단 영역을 통해 연장하고 상부 스페이서 영역과 접촉하도록 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 공통 차단 영역에 복수의 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 차단 영역보다 높은 굴절률을 가지도록 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 전도 채널 코어보다 낮은 굴절률을 가지도록 차단 영역을 형성하는 단계를 포함할 수 있다.
일실시예에서, 방법은 MOCVD를 사용하여 하나 이상의 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 MOCVD를 사용하여 하나 이상의 전도 채널 코어를 형성하는 단계, 및 하나 이상의 전도 채널 코어 상에 날개 층을 갖는 전도면을 형성하는 단계를 포함할 수 있다. 일실시예에서, 방법은 MOCVD를 사용하여 하나 이상의 전도 채널 코어를 형성하는 단계, 하나 이상의 전도 채널 코어 상에 날개 층을 갖는 전도면을 형성하는 단계, 및 하나 이상의 날개 층을 갖는 전도면 상에 상부 미러를 형성하는 단계를 포함할 수 있다.
일실시예에서, 다양한 층은 평탄화될 수 있다. 일 양태에서, 방법은 상부 미러를 평탄화하는 단계를 포함할 수 있다. 일 양태에서, 방법은 평탄화되는 하나 이상의 전도 채널 코어를 형성하는 단계를 포함할 수 있다. 일 양태에서, 방법은 평탄화되는 하나 이상의 전도 채널 코어 및 상부 미러를 형성하는 단계를 포함할 수 있다.
일실시예에서, 방법은 VCSEL의 어레이를 포함할 수 있다.
일실시예에서, 방법은 하나 이상의 전도 채널 코어의 상부와 통합되는 전도 날개 층을 형성하는 단계를 포함할 수 있다. 일양태에서, 방법은 하나 이상의 전도 채널 코어의 상부와 별개이고 접촉하는 전도 날개 층을 형성하는 단계를 포함할 수 있다.
일실시예에서, 에칭된 평탄화 VCSEL(vertical cavity surface emitting laser)은 활성 영역; 활성 영역 상의 전도 채널 영역; 및 전도 채널 영역의 하나 이상의 개구 안의 하나 이상의 차단 코어를 포함할 수 있고, 전도 채널 영역은 그 안에 하나 이상의 개구를 정의하고, 하나 이상의 차단 코어 및 전도 채널 영역은 절연 영역을 형성한다. 따라서, 본 명세서에 기재된 요소는 VCSEL이 전도 코어인 전도 부재 대신 차단 코어로 차단 부재를 가지도록 적용될 수 있다. 이 실시예에 따른 수정이 본 명세서에 포함된다. 제조 방법 또한 차단 코어로서의 차단 부재가 전도 코어인 전도 부재 대신이도록 변형될 수 있다.
통상의 기술자는 이것 및 다른 프로세스와 본 명세서에 개시된 방법에 대하여, 프로세스 및 방법에서 수행되는 기능이 다른 순서로 구현될 수 있음을 이해할 것이다. 나아가, 개략적인 단계 및 동작은 단지 예시로서 제공되고, 단계와 동작 중 일부는 개시된 실시예의 본질을 손상시키지 않으며 선택적이거나, 더 적은 단계와 동작으로 조합되거나, 추가적인 단계와 동작으로 확장될 수 있다.
본 명세서는 이 출원에 서술된 특정 실시예의 관점에서 제한되지 않으며, 다양한 양태의 예시로 의도된 것이다. 통상의 기술자에게 명백한 바와 같이, 많은 수정 및 변형이 그 사상 및 범위를 벗어나지 않고 이루어질 수 있다. 본 명세서에 열거된 것에 추가로, 본 명세서의 범위 내의 기능적으로 동등한 방법과 장치가 전술한 설명으로부터 통상의 기술자에게 명백할 것이다. 이러한 수정과 변형은 첨부된 청구항의 범위 내에 속한다. 본 명세서는 청구항에 부여되는 균등물의 전체 범위와 함께, 첨부된 청구항의 용어로만 제한된다. 또한 본 명세서에서 사용되는 용어는 특정한 실시예를 설명하기 위한 것이며 제한의 의도가 아니다.
통상의 기술자는 일반적으로 본 명세서, 특히 첨부된 청구항(예컨대, 첨부된 청구항의 본문)에서 사용된 용어가 일반적으로 “개방형” 용어(예컨대, 용어 “포함하는”은 “포함하지만 제한되지 않는”으로 해석되고, 용어 “가지는”은 “적어도 가지는”으로 해석되고, 용어 "포함한다”는 “포함하지만 제한되지 않는다” 등으로 해석되어야 하는 등)으로 의도된다는 것을 이해할 것이다. 통상의 기술자는 만약 도입된 청구항 기재의 특정 수가 의도된 것이라면, 이러한 의도는 청구항에 명시적으로 기재될 것이며, 이러한 기재가 없다면 이러한 의도가 없음을 더 이해할 것이다. 예를 들어, 이해를 돕기 위하여, 다음에 첨부되는 청구항은 “적어도 하나” 및 “하나 이상의”의 도입 어구를 사용하여 청구항 기재를 도입할 수 있다. 하지만, 동일 청구항이 도입 어구 “하나 이상의”나 “적어도 하나” 및 “a”나 “an”와 같은 부정 관사를 포함할 때조차 이러한 문구의 사용은 부정 관사 “a”나 “an”에 의한 청구항 기재의 도입이 이러한 도입된 청구항 기재를 포함하는 어떠한 특정 청구항을 오직 하나의 이러한 기재를 포함하는 실시예로 제한하는 것을 암시하기 위해 구성되지 않고(예컨대, “a” 및/또는 “an”은 “적어도 하나” 또는 “하나 이상의”를 의미하는 것으로 해석되어야 한다), 청구항 기재를 도입하는데 사용되는 정관사의 사용의 경우에도 동일하다. 나아가, 특정 수의 도입된 청구항 기재가 명시적으로 기재되었더라도, 통상의 기술자는 이러한 기재가 적어도 기재된 수를 의미하는 것으로 해석되어야 함을 이해할 것이다(예컨대, “두 기재”라는 다른 수정어 없는 맨 기재는 적어도 두 기재, 또는 둘 이상의 기재를 의미한다). 게다가, “A, B 및 C 등 중 적어도 하나”와 유사한 관습의 경우에 일반적으로 이러한 구성은 통상의 기술자가 관습을 이해하는 방식을 의도한다(예컨대, “A, B 및 C 중 적어도 하나를 가지는 시스템”은 A만, B만, C만, A와 B를 함께, A와 C를 함께, B와 C를 함께, 및/또는 A, B 및 C를 함께 등을 가지는 시스템을 포함하나 제한되지 않는다). “A, B 또는 C 등 중 적어도 하나”와 유사한 관습의 경우에 일반적으로 이러한 구성은 통상의 기술자가 관습을 이해하는 방식을 의도한다(예컨대, “A, B 또는 C 중 적어도 하나를 가지는 시스템”은 A만, B만, C만, A와 B를 함께, A와 C를 함께, B와 C를 함께, 및/또는 A, B 및 C를 함께 등을 가지는 시스템을 포함하나 제한되지 않는다). 통상의 기술자는 상세한 설명, 청구항 또는 도면에서든 둘 이상의 대안적 용어를 제시하는 사실상 임의의 택일적 단어 및/또는 구절은 용어 중 하나, 용어 중 둘 각각 또는 두 용어 모두를 포함하는 가능성을 고려하는 것으로 이해되어야 함을 더 이해할 것이다. 예를 들어, 문구 “A 또는 B”는 “A” 또는 “B” 또는 “A와 B”의 가능성을 포함하는 것으로 이해될 것이다.
또한, 본 명세서의 특징이나 양태가 마쿠쉬 그룹의 관점에서 기재되는 경우, 통상의 기술자는 본 명세서가 이로써 마쿠쉬 그룹의 임의의 개별 멤버 또는 멤버의 서브그룹의 관점에서 기재됨을 이해할 것이다.
통상의 기술자가 이해하는 바와 같이, 임의의 및 모든 목적에 대하여, 기록된 설명을 제공하는 관점과 같이, 본 명세서에 개시된 모든 범위도 임의의 및 모든 서브범위 및 그 서브범위의 조합도 포함한다. 임의의 열거된 범위는 충분히 기재되고 동일한 범위가 적어도 이등분, 삼등분, 사등분, 5등분, 10등분 등으로 세분화할 수 있음을 쉽게 이해할 것이다. 비제한적인 예시로서, 본 명세서에 서술된 각 범위는 낮은 1/3, 중간 1/3 및 위의 1/3 등으로 쉽게 세분화될 수 있다. 통상의 기술자가 이해하는 바와 같이, “까지”, “적어도” 등과 같은 모든 언어는 기재된 수를 포함하고 상술한 바와 같이 서브범위로 이어서 세분화될 수 있는 범위를 지칭한다. 마지막으로, 통상의 기술자가 이해하는 바와 같이, 범위는 각 개별 멤버를 포함한다. 따라서, 예를 들어, 1-3개의 셀을 가지는 그룹은 1, 2 또는 3개의 셀을 가지는 그룹을 지칭한다. 유사하게, 1-5개의 셀을 가지는 그룹은 1, 2, 3, 4 또는 5개의 셀 등을 가지는 그룹을 지칭한다.
상기로부터, 본 명세서의 다양한 실시예가 예시의 목적으로 본 명세서에 서술되었고, 본 명세서의 범위 및 사상을 벗어나지 않고 다양한 수정이 이루어질 수 있음을 이해할 것이다. 따라서, 본 명세서에 개시된 다양한 실시예는 제한을 의도한 것이 아니고, 진정한 범위 및 사상은 다음 청구항에 의해 표시된다.
본 명세서에 기재된 모든 참고 문헌은 전체로서 특정 참조로 본 명세서에 통합된다.

Claims (20)

  1. 에칭된 평탄화 VCSEL(vertical cavity surface emitting laser)로서:
    활성 영역;
    활성 영역 상의 차단 영역; 및
    차단 영역의 하나 이상의 개구 안의 하나 이상의 전도 채널 코어를 포함하고,
    차단 영역은 그 안에 하나 이상의 개구를 정의하고,
    하나 이상의 전도 채널 코어 및 차단 영역은 절연 영역을 형성하는 VCSEL.
  2. 청구항 1에 있어서,
    활성 영역 아래의 하부 미러 영역; 및
    절연 영역 위의 상부 미러 영역을 더 포함하는 VCSEL.
  3. 청구항 1에 있어서,
    차단 영역은 1nm 내지 500nm의 두께를 가지는 VCSEL.
  4. 청구항 1에 있어서,
    전도 채널 코어는 약 1 마이크론 내지 약 10 마이크론의 직경을 가지는 VCSEL.
  5. 청구항 1에 있어서,
    차단 영역 내의 복수의 전도 채널 코어를 더 포함하는 VCSEL.
  6. 청구항 1에 있어서,
    전도 채널 코어는 차단 영역보다 높은 굴절률을 가지는 VCSEL.
  7. 청구항 1에 있어서,
    VCSEL은: 산화물 개구; 산화; 메사 중 하나 이상이 없는 VCSEL.
  8. 청구항 1에 있어서,
    하나 이상의 전도 채널 코어의 상부와 통합되거나 접촉하는 전도 날개 층을 더 포함하는 VCSEL.
  9. 청구항 1에 있어서,
    하나 이상의 전도 채널 코어는 평탄화되는 VCSEL.
  10. 청구항 2에 있어서,
    하나 이상의 전도 채널 코어 및 상부 미러 영역의 미러 층은 평탄화되는 VCSEL.
  11. 청구항 1의 VCSEL을 만드는 방법으로서:
    기판 상에 활성 영역을 형성하는 단계;
    활성 영역 상에 차단 영역을 형성하는 단계;
    차단 영역에 하나 이상의 개구를 에칭하는 단계; 및
    차단 영역의 하나 이상의 개구에 하나 이상의 전도 채널 코어를 형성하는 단계를 포함하는 방법.
  12. 청구항 11에 있어서,
    화학 작용제 없이 하나 이상의 영역을 남기며 에칭을 억제하는 화학 작용제로 차단 영역의 상부를 코팅하는 단계; 및
    화학 작용제 없는 하나 이상의 영역 중 차단 영역에 하나 이상의 개구를 에칭하는 단계를 더 포함하는 방법.
  13. 청구항 12에 있어서,
    MOCVD에 의해 하나 이상의 전도 채널 코어로 차단 영역의 개구 중 하나 이상을 채우는 단계를 더 포함하는 방법.
  14. 청구항 12에 있어서,
    하나 이상의 개구를 형성하기 위하여 에칭한 후 및 하나 이상의 전도 채널 코어로 하나 이상의 개구를 채우기 전 에칭을 억제하는 화학 작용제를 제거하는 단계를 더 포함하는 방법.
  15. 청구항 11에 있어서,
    차단 영역을 통해 연장하고 활성 영역과 접촉하거나 활성 영역 위의 상부 스페이서 영역과 접촉하도록 전도 채널 코어를 형성하는 단계를 더 포함하는 방법.
  16. 청구항 11에 있어서,
    공통 차단 영역에 복수의 전도 채널 코어를 형성하는 단계를 더 포함하는 방법.
  17. 청구항 11에 있어서,
    하나 이상의 전도 채널 코어의 상부와 통합되거나 접촉하도록 전도 날개 층을 형성하는 단계를 더 포함하는 방법.
  18. 청구항 11에 있어서,
    하나 이상의 전도 채널 코어의 상부 표면을 평탄화하는 단계를 더 포함하는 방법.
  19. 에칭된 평탄화 VCSEL(vertical cavity surface emitting laser)로서:
    활성 영역;
    활성 영역 상의 전도 영역; 및
    전도 영역의 하나 이상의 개구 안의 하나 이상의 차단 코어를 포함하고,
    전도 영역은 그 안에 하나 이상의 개구를 정의하고,
    하나 이상의 차단 코어 및 전도 영역은 절연 영역을 형성하는 VCSEL.
  20. 청구항 19의 VCSEL을 만드는 방법으로서:
    기판 상에 활성 영역을 형성하는 단계;
    활성 영역 상에 전도 영역을 형성하는 단계;
    전도 영역에 하나 이상의 개구를 에칭하는 단계; 및
    전도 영역의 하나 이상의 개구에 하나 이상의 차단 코어를 형성하는 단계를 포함하는 방법.
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