KR20190030046A - 어레이기판 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은, 다수의 화소영역을 포함하는 기판과, 상기 기판 상부에 배치되고, 각각이 서로 이격되는 다수의 게이트패턴을 포함하는 다수의 게이트배선과, 상기 다수의 게이트배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터배선과, 상기 다수의 게이트배선과 상이한 층으로 이루어지고, 상기 다수의 게이트패턴을 연결하는 제1연결패턴을 포함하는 표시장치용 어레이기판을 제공한다.

Description

어레이기판 및 이를 포함하는 표시장치 {Array Substrate And Display Device Including The Same}
본 발명은 표시장치에 관한 것으로, 특히 게이트배선과 상이한 층의 연결패턴을 이용하여 게이트배선을 연결함으로써, 개구율 및 투과율이 향상되고 고해상도 영상을 표시하는 어레이기판 및 이를 포함하는 표시장치에 관한 것이다.
최근 정보화 사회로 시대가 급진전함에 따라, 대량의 정보를 처리하고 이를 표시하는 디스플레이(display)분야가 발전하고 있는데, 박형화, 경량화, 저 소비전력화 등의 시대상에 부응하기 위해 평판 표시 장치(flat panel display)의 필요성이 대두되었다.
이에 따라 색 재현성이 우수하고 박형인 박막트랜지스터 액정표시장치(Thin Film Transistor Liquid Crystal Display: TFT-LCD)가 개발되었는데, 액정표시장치는 액정분자의 광학적 이방성과 분극성질을 이용하여 영상을 표시한다.
이러한 액정표시장치는 서로 마주보며 이격되는 제1 및 제2기판과, 제1 및 제2기판 사이에 형성되는 액정층을 포함하는데, 2개의 유리기판을 사용하므로 무게 및 두께가 증가하고 플렉시블 표시장치에 적용하기 용이하지 않은 단점이 있다.
이를 개선하기 위하여, 기판 상부에 다수의 액정캡슐을 포함하는 액정층을 코팅방식으로 형성하는 액정캡슐을 포함하는 액정표시장치가 제안되었다.
액정캡슐을 포함하는 액정표시장치는 전기장에 따라 유효 굴절률 이방성(또는 평균 굴절률 이방성)을 변화시켜 계조를 표시한다.
이러한 액정캡슐을 포함하는 액정표시장치에서는, 액정층에 상대적으로 큰 전압을 인가하기 위하여, 하나의 화소영역에 2개의 화소전극을 배치하고, 2개의 화소전극에 반대극성의 화소전압을 인가하여 액정층을 구동하는데, 이를 도면을 참조하여 설명한다.
도 1은 종래의 액정표시장치용 어레이기판을 도시한 평면도이다.
도 1에 도시한 바와 같이, 종래의 액정표시장치용 어레이기판(20)은, 서로 교차하여 화소영역(P)을 정의하는 게이트배선 및 데이터배선, 게이트배선에 평행하게 배치되는 공통배선, 게이트배선 및 데이터배선에 연결되는 박막트랜지스터를 포함한다.
구체적으로, 수평으로 인접한 2개의 화소영역(P)의 측부에는 각각 제(n-1), 제n 및 제(n+1)데이터배선(DL(n-1), DLn, DL(n+1))이 배치되고, 2개의 화소영역(P) 하부에는 제(l-1)공통배선(CL(l-1)), 제(m-1)게이트배선(GL(m-1)), 제m게이트배선(GLm) 및 제l공통배선(CLl)이 배치되고, 제(m-1) 및 m게이트배선(GL(m-1), GLm) 상부에는 각각 제1 및 제2박막트랜지스터(T1, T2)가 배치된다.
제1 및 제2박막트랜지스터(T1, T2)는, 각각 게이트전극(22), 반도체층(미도시), 소스전극(30) 및 드레인전극(32)으로 구성된다.
2개의 화소영역(P) 중 좌측 화소영역(P) 하부의 제1박막트랜지스터(T1)는 제(m-1)게이트배선(GL(m-1))과 제(n-1)데이터배선(DL(n-1))에 연결되고, 2개의 화소영역(P) 중 좌측 화소영역(P) 하부의 제2박막트랜지스터(T2)는 제(m-1)게이트배선(GL(m-1))과 제n데이터배선(DLn)에 연결된다.
그리고, 2개의 화소영역 중 우측 화소영역(P) 하부의 제1박막트랜지스터(T1)는 제m게이트배선(GLm)과 제n데이터배선(DLn)에 연결되고, 2개의 화소영역(P) 중 우측 화소영역(P) 하부의 제2박막트랜지스터(T2)는 제m게이트배선(GLm))과 제(n+1)데이터배선(DL(n+1))에 연결된다.
2개의 화소영역(P)에는 각각 제1박막트랜지스터(T1)에 연결되는 제1화소전극(38)과 제2박막트랜지스터(T2)에 연결되는 제2화소전극(40)이 배치된다.
제1 및 제2화소전극(38, 40)은 서로 평행하게 이격되고 교대로 배치되고, 2-도메인구조를 위하여 제1 및 제2화소전극(38, 40)과 제(n-1), 제n 및 제(n+1)데이터배선(DL(n-1), DLn, DL(n+1))은 각각 구부러진 바(bar) 형상을 갖는다.
여기서, 제(m-1)게이트배선(GL(m-1))에 게이트신호의 하이전압(VGH)이 인가되면 제1 및 제2박막트랜지스터(T1, T2)가 턴-온(turn-on) 되고, 제(n-1)데이터배선(DL(n-1))의 정극성(+)의 제1데이터전압이 제1박막트랜지스터(T1)를 통하여 제1화소전극(38)에 인가되고, 제n데이터배선(DLn)의 부극성(-)의 제2데이터전압이 제2박막트랜지스터(T2)를 통하여 제2화소전극(40)에 인가된다.
이에 따라, 화소영역(P)의 제1 및 제2화소전극(38, 40) 사이에는 제1 및 제2데이터전압에 의하여 수평전기장이 생성되고, 액정층의 액정분자가 수평전기장에 따라 재배열 되어 계조가 표시되는데, 제1 및 제2데이터전압이 각각 정극성(+) 및 부극성(-)을 가지므로, 상대적으로 큰 차이를 갖는 제1 및 제2데이터전압에 의하여 액정층이 구동된다.
이러한 종래의 액정표시장치용 어레이기판(20)에서는, 좌우로 인접한 2개의 화소영역(P) 사이에는 하나의 데이터배선(DLn)이 배치되는 반면, 상하로 인접한 2개의 화소영역(P) 사이에는 2개의 게이트배선(GL(m-1), GLm)이 배치된다.
그런데, 상하로 인접한 화소영역(P) 사이의 제(l-1) 및 제l공통배선(CL(l-1), CLl)과 제(m-1) 및 제m게이트배선(GL(m-1), GLm)은 동일층으로 형성되므로, 제(l-1)공통배선(CL(l-1))과 제m게이트배선(GLm) 사이의 간격은, 제(l-1)공통배선(CL(l-1)과 제(m-1)게이트배선(GL(m-1)) 사이의 제1폭(w1), 제(m-1)게이트배선(GL(m-1))의 제2폭(w2), 제(m-1) 및 제m게이트배선(GL(m-1), GLm) 사이의 제3폭(w3)을 포함하여야 한다.
따라서, 제1 및 제2폭(w1, w2)에 공정상의 최소 이격마진을 적용하더라도 비표시영역인 상하로 인접한 화소영역(P) 사이의 간격이 증가하여, 액정캡슐을 포함하는 액정표시장치의 개구율 및 투과율이 감소하고 고해상도 구현이 불가능해지는 문제가 있다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 게이트배선과 상이한 층의 연결패턴으로 게이트배선을 연결함으로써, 상하로 인접한 화소영역 사이의 간격이 감소되어 개구율 및 투과율이 향상되고 고해상도 구현이 가능한 어레이기판 및 이를 포함하는 액정표시장치를 제공하는 것을 목적으로 한다.
그리고, 본 발명은, 게이트배선과 상이한 층의 적어도 2개의 연결패턴으로 게이트배선을 연결함으로써, 게이트배선의 신호지연이 방지되고 상하로 인접한 화소영역 사이의 간격이 감소되어 개구율 및 투과율이 향상되고 고해상도 구현이 가능한 어레이기판 및 이를 포함하는 액정표시장치를 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 다수의 화소영역을 포함하는 기판과, 상기 기판 상부에 배치되고, 각각이 서로 이격되는 다수의 게이트패턴을 포함하는 다수의 게이트배선과, 상기 다수의 게이트배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터배선과, 상기 다수의 게이트배선과 상이한 층으로 이루어지고, 상기 다수의 게이트패턴을 연결하는 제1연결패턴을 포함하는 표시장치용 어레이기판을 제공한다.
그리고, 상기 다수의 화소영역은 상하로 인접한 제1 및 제2화소영역을 포함하고, 상기 다수의 게이트배선은 상기 제1 및 제2화소영역 사이에 평행하게 이격되어 배치되는 제1 및 제2게이트배선을 포함하고, 상기 제1연결패턴은, 상기 제1화소영역과 상기 제2게이트배선 사이에 배치되어 상기 제1게이트배선의 상기 다수의 게이트패턴을 연결하고, 상기 제2화소영역과 상기 제1게이트배선 사이에 배치되어 상기 제2게이트배선의 상기 다수의 게이트패턴을 연결할 수 있다.
또한, 상기 표시장치용 어레이기판은, 상기 다수의 화소영역 각각에 대응되고, 상기 다수의 게이트배선 및 상기 다수의 데이터배선에 연결되는 제1 및 제2박막트랜지스터와, 상기 제1 및 제2박막트랜지스터 상부에 배치되는 평탄화층과, 상기 평탄화층 상부에 서로 교대로 배치되고, 상기 제1 및 제2박막트랜지스터에 각각 연결되는 제1 및 제2화소전극을 더 포함할 수 있다.
그리고, 상기 표시장치용 어레이기판은, 상기 평탄화층 하부 및 상부에 각각 배치되는 제1 및 제2보호층을 더 포함하고, 상기 제1연결패턴은 상기 제2보호층 상부에 배치될 수 있다.
또한, 상기 표시장치용 어레이기판은, 상기 평탄화층 하부에 배치되는 제1보호층을 더 포함하고, 상기 제1연결패턴은, 상기 평탄화층 상부에 배치되고, 상기 제1 및 제2화소전극과 동일층, 동일물질로 이루어질 수 있다.
그리고, 상기 표시장치용 어레이기판은, 상기 평탄화층 하부에 배치되는 제1보호층을 더 포함하고, 상기 제1연결패턴은, 상기 제1보호층 하부에 배치되고, 상기 제1 및 제2박막트랜지스터의 소스전극 및 드레인전극과 동일층, 동일물질로 이루어질 수 있다.
또한, 상기 표시장치용 어레이기판은, 상기 다수의 게이트패턴과 상기 제1연결패턴을 연결하는 제2연결패턴을 더 포함하고, 상기 제2연결패턴은, 상기 평탄화층 상부에 배치되고, 상기 제1 및 제2화소전극과 동일층, 동일물질로 이루어질 수 있다.
한편, 본 발명은, 다수의 화소영역을 포함하는 기판과, 상기 기판 상부에 배치되고, 각각이 서로 이격되는 다수의 게이트패턴을 포함하는 다수의 게이트배선과, 상기 다수의 게이트배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터배선과, 상기 다수의 게이트배선과 상이한 층으로 이루어지고, 상기 다수의 게이트패턴을 연결하는 제1연결패턴과, 상기 다수의 게이트배선 및 상기 다수의 데이터배선 상부에 배치되고, 다수의 액정캡슐을 포함하는 액정층을 포함하는 표시장치를 제공한다.
그리고, 상기 다수의 화소영역은 상하로 인접한 제1 및 제2화소영역을 포함하고, 상기 다수의 게이트배선은 상기 제1 및 제2화소영역 사이에 평행하게 이격되어 배치되는 제1 및 제2게이트배선을 포함하고, 상기 제1연결패턴은, 상기 제1화소영역과 상기 제2게이트배선 사이에 배치되어 상기 제1게이트배선의 상기 다수의 게이트패턴을 연결하고, 상기 제2화소영역과 상기 제1게이트배선 사이에 배치되어 상기 제2게이트배선의 상기 다수의 게이트패턴을 연결할 수 있다.
또한, 상기 표시장치는, 상기 다수의 화소영역 각각에 대응되고, 상기 다수의 게이트배선 및 상기 다수의 데이터배선에 연결되는 제1 및 제2박막트랜지스터와, 상기 제1 및 제2박막트랜지스터 상부에 배치되는 평탄화층과, 상기 평탄화층 상부에 서로 교대로 배치되고, 상기 제1 및 제2박막트랜지스터에 각각 연결되는 제1 및 제2화소전극을 더 포함할 수 있다.
본 발명은, 게이트배선과 상이한 층의 연결패턴으로 게이트배선을 연결함으로써, 상하로 인접한 화소영역 사이의 간격이 감소되어 개구율 및 투과율이 향상되고 고해상도 구현이 가능한 효과를 갖는다.
그리고, 본 발명은, 게이트배선과 상이한 층의 적어도 2개의 연결패턴으로 게이트배선을 연결함으로써, 게이트배선의 신호지연이 방지되고 상하로 인접한 화소영역 사이의 간격이 감소되어 개구율 및 투과율이 향상되고 고해상도 구현이 가능한 효과를 갖는다.
도 1은 종래의 액정표시장치용 어레이기판을 도시한 평면도.
도 2는 본 발명의 제1실시예에 따른 액정표시장치를 도시한 등가회로도.
도 3은 본 발명의 제1실시예에 따른 액정표시장치용 어레이기판을 도시한 평면도.
도 4는 본 발명의 제1실시예에 따른 액정표시장치를 도시한 단면도.
도 5는 본 발명의 제2실시예에 따른 액정표시장치를 도시한 단면도.
도 6은 본 발명의 제3실시예에 따른 액정표시장치용 어레이기판을 도시한 평면도.
도 7은 본 발명의 제3실시예에 따른 액정표시장치를 도시한 단면도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치를 설명한다.
도 2는 본 발명의 제1실시예에 따른 액정표시장치를 도시한 등가회로도이고, 도 3은 본 발명의 제1실시예에 따른 액정표시장치용 어레이기판을 도시한 평면도이고, 도 4는 본 발명의 제1실시예에 따른 액정표시장치를 도시한 단면도로서 도 3의 절단선 IV-IV에 대응된다.
도 2, 도 3 및 도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 액정표시장치(110)는, 다수의 화소영역(P)을 포함하는 기판(120)과, 기판(120) 상부에 배치되는 액정층(150)을 포함한다.
기판(120) 상부에는, 서로 교차하여 다수의 화소영역(P)을 정의하는 다수의 게이트배선(GL1 내지 GL(m+1)) 및 다수의 데이터배선(DL1 내지 DL(n+1)), 다수의 게이트배선(GL1 내지 GL(m+1))으로부터 평행하게 이격되는 다수의 공통배선(CL1 내지 CL(l+1)), 다수의 게이트배선(GL1 내지 GL(m+1)) 및 다수의 데이터배선(DL1 내지 DL(n+1))에 각각 연결되는 제1 및 제2박막트랜지스터(T1, T2)가 배치된다.
제1 및 제2박막트랜지스터(T1, T2)는 동일한 게이트배선 및 상이한 데이터배선에 연결된다.
예를 들어, 좌우로 인접한 2개의 화소영역(P) 중 하나에서는, 제1 및 제2박막트랜지스터(T1, T2)의 게이트전극(122)은 제(m-1)게이트배선(GL(m-1))에 연결되고 제1박막트랜지스터(T1)의 소스전극(130)은 제(n-1)데이터배선(DL(n-1))에 연결되고 제2박막트랜지스터(T2)의 소스전극(130)은 제n데이터배선(DLn)에 연결될 수 있다.
그리고, 좌우로 인접한 2개의 화소영역(P) 중 나머지 하나에서는, 제1 및 제2박막트랜지스터(T1, T2)의 게이트전극(122)는 제m게이트배선(GLm)에 연결되고 제1박막트랜지스터(T1)의 소스전극(130)은 제n데이터배선(DLn)에 연결되고 제2박막트랜지스터(T2)의 소스전극(130)은 제(n+1)데이터배선(DL(n+1))에 연결될 수 있다.
그리고, 각 화소영역(P)의 제1 및 제2박막트랜지스터(T1, T2)의 드레인전극은 액정커패시터(Clc) 및 스토리지 커패시터(Cst)에 연결된다.
구체적으로, 제1기판(120) 상부에는 게이트전극(122), 다수의 게이트배선(GL1 내지 GL(m+1)), 다수의 공통배선(CL1 내지 CL(l+1))이 배치되고, 게이트전극(122), 다수의 게이트배선(GL1 내지 GL(m+1)), 다수의 공통배선(CL1 내지 CL(l+1)) 상부에는 게이트절연층(124)이 배치된다.
게이트전극(122)은 다수의 게이트배선(GL1 내지 GL(m+1))의 일부일 수 있다.
게이트전극(122)에 대응되는 게이트절연층(124) 상부에는 반도체층(126)이 배치되고, 반도체층(126)의 양단 상부에는 소스전극(130) 및 드레인전극(132)이 배치된다.
그리고, 게이트절연층(124) 상부에는 소스전극(130) 및 드레인전극(132)과 동일층, 동일물질로 이루어지고 다수의 게이트배선(GL1 내지 GL(m+1))과 교차하는 다수의 데이터배선(DL1 내지 DL(n+1))이 배치된다.
게이트전극(122), 반도체층(126), 소스전극(130) 및 드레인전극(132)은 제1 및 제2박막트랜지스터(T1, T2) 각각을 구성하고, 드레인전극(132)은 다수의 공통배선(CL1 내지 CL(l+1))에 대응되는 게이트절연층(124) 상부까지 연장되어 스토리지 커패시터(Cst)를 구성한다.
제1 및 제2박막트랜지스터(T1, T2) 상부에는 제1보호층(134) 및 평탄화층(136)이 배치되는데, 제1보호층(134) 및 평탄화층(136)은 드레인전극(132)을 노출하는 드레인콘택홀을 포함한다.
평탄화층(136) 상부에는 제1 및 제2화소전극(138, 140)이 배치되는데, 제1 및 제2화소전극(138, 140)은 각각 드레인콘택홀을 통하여 제1 및 제2박막트랜지스터(T1, T2)의 드레인전극(132)에 연결된다.
제1 및 제2화소전극(138, 140)은 서로 평행하게 이격되고 교대로 배치되는데, 2-도메인구조를 위하여 제1 및 제2화소전극(138, 140)과 다수의 데이터배선(DL1 내지 DL(n+1))은 각각 구부러진 바(bar) 형상을 가질 수 있다.
제1 및 제2화소전극(138, 140) 상부에는 제2보호층(142)이 배치되는데, 게이트절연층(124), 제1보호층(134), 평탄화층(136) 및 제2보호층(142)은 다수의 게이트배선(GL1 내지 GL(m+1))을 노출하는 게이트콘택홀을 포함한다.
여기서, 게이트절연층(124), 제1 및 제2보호층(134, 142)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기절연물질로 이루어지고, 평탄화층(136)은 포토아크릴(photoacryl)과 같은 유기절연물질로 이루어질 수 있다.
제2보호층(142) 상부에는 연결패턴(144)이 배치되는데, 연결패턴(144)은 게이트콘택홀을 통하여 다수의 게이트배선(GL1 내지 GL(m+1))에 연결된다.
특히, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각은 서로 이격되는 다수의 게이트패턴을 포함하는데, 하나의 연결패턴(144)은 서로 이격되는 2개의 게이트패턴을 전기적으로 연결한다.
연결패턴(144) 상부에 배치되는 액정층(150)은, 다수의 액정캡슐(152)과, 다수의 액정캡슐(152)이 분산되는 바인더(154)를 포함하고, 다수의 액정캡슐(152)은 각각 다수의 액정분자(156)를 포함한다.
예를 들어, 액정층(150)의 두께는 약 1μm 내지 약 4μm의 범위일 수 있다.
다수의 액정캡슐(152)은, 각각 수 내지 수백 나노미터(nanometer)의 직경을 갖는 고분자 캡슐로서, 폴리비닐알콜(poly vinyl alcohol: PVA)과 같은 수용성 재료 또는 폴리메틸메타크릴레이트(poly methyl methacrylate: PMMA)과 같은 지용성 재료로 이루어질 수 있으며, 예를 들어 약 1nm 내지 약 320nm의 범위의 직경을 가질 수 있다.
바인더(154)는 투명 또는 반투명일 수 있고, 수용성, 지용성 또는 수용성 및 지용성의 혼합성질을 가질 수 있다.
다수의 액정분자(156)는 네마틱 액정(nematic liquid crystal), 강유전성 액정(ferroelectric liquid crystal) 또는 플렉소 액정(flexo electric liquid crystal) 일 수 있다.
액정층(150)은, 다수의 액정캡슐(152)을 포함하는 액정캡슐용액에 대한 도포(coating), 건조(drying), 경화(curing) 등을 포함하는 용액공정(soluble process)을 통하여 형성할 수 있다.
여기서, 다수의 액정캡슐(152)을 포함하는 액정층(150)은 별도의 배향막 없이 형성할 수 있으며, 그 결과 다수의 액정캡슐(152)을 포함하는 액정층(150)은 제1 및 제2화소전극(138, 140)에 직접 접촉할 수 있다.
이러한 액정표시장치(110)에서는, 좌우로 인접한 2개의 화소영역(P) 사이에 하나의 데이터배선((DL1 내지 DLn)이 배치되고, 상하로 인접한 2개의 화소영역(P) 사이에 2개의 게이트배선(GL1 내지 GLm) 및 2개의 공통배선(CL1 내지 CLl)이 배치된다.
여기서, 제(m-1)게이트배선(GL(m-1))에 게이트신호의 하이전압(VGH)이 인가되면 좌우로 인접한 화소영역(P) 중 하나의 제1 및 제2박막트랜지스터(T1, T2)가 턴-온(turn-on) 되고, 제(n-1)데이터배선(DL(n-1))의 정극성(+)의 제1데이터전압이 제1박막트랜지스터(T1)를 통하여 제1화소전극(138)에 인가되고, 제n데이터배선(DLn)의 부극성(-)의 제2데이터전압이 제2박막트랜지스터(T2)를 통하여 제2화소전극(140)에 인가된다.
이후, 제m게이트배선(GLm)에 게이트신호의 하이전압(VGH)이 인가되면 좌우로 인접한 화소영역(P) 중 나머지 하나의 제1 및 제2박막트랜지스터(T1, T2)가 턴-온(turn-on) 되고, 제n데이터배선(DLn)의 정극성(+)의 제1데이터전압이 제1박막트랜지스터(T1)를 통하여 제1화소전극(138)에 인가되고, 제(n+1)데이터배선(DL(n+1))의 부극성(-)의 제2데이터전압이 제2박막트랜지스터(T2)를 통하여 제2화소전극(140)에 인가된다.
이에 따라, 화소영역(P)의 제1 및 제2화소전극(138, 140) 사이에는 제1 및 제2데이터전압에 의하여 수평전기장이 생성되고, 액정층(150)의 액정캡슐(152) 내부의 액정분자(156)가 수평전기장에 따라 재배열 되어 계조가 표시되는데, 제1 및 제2데이터전압이 각각 정극성(+) 및 부극성(-)을 가지므로, 상대적으로 큰 차이를 갖는 제1 및 제2데이터전압에 의하여 액정층(150)이 구동된다.
특히, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각을 서로 이격되는 다수의 게이트패턴으로 형성하고, 다수의 게이트패턴을 상이한 층의 다수의 연결패턴(144)으로 연결하고, 각 연결패턴(144)을 공통배선(CL1 내지 CL(l+1))과 상이한 게이트배선(GL1 내지 GL(m+1)) 사이에 배치함으로써, 액정표시장치(110)의 개구율 및 투과율을 향상시키고, 고해상도의 영상을 구현할 수 있다.
구체적으로, 도 3에 도시한 바와 같이, 제(m-1) 및 제m게이트배선(GL(m-1), GLm)은 각각 게이트절연층(124) 하부에 배치되고 게이트전극(122)과 동일층, 동일물질(금속물질)로 이루어지는 다수의 게이트패턴을 포함하고, 다수의 게이트패턴은 상부에 배치되고 제2보호층(142) 금속물질로 이루어지는 다수의 연결패턴(144)에 의하여 전기적으로 연결된다.
여기서, 제(m-1)게이트배선(GL(m-1))의 다수의 게이트패턴을 연결하는 각 연결패턴(144)은 서로 이격되는 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에 배치되는데, 각 연결패턴(144)은 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm)과 상이한 층으로 이루어지므로, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm)에 부분적으로 중첩하거나 중첩하지 않을 수 있다.
이와 같이, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에는 제(m-1)게이트배선(GL(m-1))이 배치되는 대신에 제(l-1)공통배선(CL(l-1)) 및 제(m-1)게이트배선(GL(m-1))과 상이한 층의 다수의 연결패턴(144)이 배치되므로, 제(l-1)공통배선(CL(l-1))과 제m게이트배선(GLm) 사이의 제1폭(w1)에 공정상의 최소 이격마진을 적용할 수 있다.
즉, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에 제(m-1)게이트배선(GL(m-1))이 제거되고 제(m-1)게이트배선(GL(m-1))의 다수의 게이트패턴을 연결하는 상이한 층의 다수의 연결패턴(144)이 배치되므로, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이의 제1폭(w1)을 최소화 할 수 있으며, 그 결과 액정표시장치(110)의 개구율 및 투과율을 향상시키고, 고해상도의 영상을 구현할 수 있다.
제1실시예에서는 금속물질의 연결패턴(144)을 이용하여 다수의 게이트패턴을 연결하는 반면, 다른 실시예에서는 투명도전물질의 연결패턴을 이용하여 다수의 게이트패턴을 연결할 수도 있는데, 이를 도면을 참조하여 설명한다.
도 5는 본 발명의 제2실시예에 따른 액정표시장치를 도시한 단면도로서, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 5에 도시한 바와 같이, 제1기판(220) 상부에는 게이트전극(222), 다수의 게이트배선(GL1 내지 GL(m+1)), 다수의 공통배선(CL1 내지 CL(l+1))이 배치되고, 게이트전극(222), 다수의 게이트배선(GL1 내지 GL(m+1)), 다수의 공통배선(CL1 내지 CL(l+1)) 상부에는 게이트절연층(224)이 배치된다.
게이트전극(222)에 대응되는 게이트절연층(224) 상부에는 반도체층(226)이 배치되고, 반도체층(226)의 양단 상부에는 소스전극(230) 및 드레인전극(232)이 배치된다.
그리고, 게이트절연층(224) 상부에는 소스전극(230) 및 드레인전극(232)과 동일층, 동일물질로 이루어지고 다수의 게이트배선(GL1 내지 GL(m+1))과 교차하는 다수의 데이터배선(DL1 내지 DL(n+1))이 배치된다.
게이트전극(222), 반도체층(226), 소스전극(230) 및 드레인전극(232)은 제1 및 제2박막트랜지스터(T1, T2) 각각을 구성하고, 드레인전극(232)은 다수의 공통배선(CL1 내지 CL(l+1))에 대응되는 게이트절연층(224) 상부까지 연장되어 스토리지 커패시터(Cst)를 구성한다.
제1 및 제2박막트랜지스터(T1, T2) 상부에는 제1보호층(234) 및 평탄화층(236)이 배치되는데, 제1보호층(234) 및 평탄화층(236)은 드레인전극(232)을 노출하는 드레인콘택홀을 포함하고, 게이트절연층(224), 제1보호층(234) 및 평탄화층(236)은 다수의 게이트배선(GL1 내지 GL(m+1))을 노출하는 게이트콘택홀을 포함한다.
평탄화층(236) 상부에는 제1 및 제2화소전극(238, 240)과, 제1 및 제2화소전극(238, 240)과 동일층, 동일물질로 이루어지는 연결패턴(244)이 배치되는데, 제1 및 제2화소전극(238, 240)은 각각 드레인콘택홀을 통하여 제1 및 제2박막트랜지스터(T1, T2)의 드레인전극(232)에 연결되고, 연결패턴(244)은 게이트콘택홀을 통하여 다수의 게이트배선(GL1 내지 GL(m+1))에 연결된다.
제1 및 제2화소전극(238, 240)은 서로 평행하게 이격되고 교대로 배치되는데, 2-도메인구조를 위하여 제1 및 제2화소전극(238, 240)과 다수의 데이터배선(DL1 내지 DL(n+1))은 각각 구부러진 바(bar) 형상을 가질 수 있다.
여기서, 게이트절연층(224) 및 제1보호층(234)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기절연물질로 이루어지고, 평탄화층(236)은 포토아크릴(photoacryl)과 같은 유기절연물질로 이루어질 수 있다.
특히, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각은 서로 이격되는 다수의 게이트패턴을 포함하는데, 하나의 연결패턴(244)은 서로 이격되는 2개의 게이트패턴을 전기적으로 연결한다.
이러한 액정표시장치(210)에서는, 좌우로 인접한 2개의 화소영역(P) 사이에 하나의 데이터배선((DL1 내지 DLn)이 배치되고, 상하로 인접한 2개의 화소영역(P) 사이에 2개의 게이트배선(GL1 내지 GLm) 및 2개의 공통배선(CL1 내지 CLl)이 배치된다.
특히, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각을 서로 이격되는 다수의 게이트패턴으로 형성하고, 다수의 게이트패턴을 상이한 층의 다수의 연결패턴(244)으로 연결하고, 각 연결패턴(244)을 공통배선(CL1 내지 CL(l+1))과 상이한 게이트배선(GL1 내지 GL(m+1)) 사이에 배치함으로써, 액정표시장치(210)의 개구율 및 투과율을 향상시키고, 고해상도의 영상을 구현할 수 있다.
구체적으로, 제(m-1) 및 제m게이트배선(GL(m-1), GLm)은 각각 게이트절연층(224) 하부에 배치되고 게이트전극(222)과 동일층, 동일물질(금속물질)로 이루어지는 다수의 게이트패턴을 포함하고, 다수의 게이트패턴은 평탄화층(236) 상부에 배치되고 제1 및 제2화소전극(238, 240)과 동일층, 동일물질(투명도전물질)로 이루어지는 다수의 연결패턴(244)에 의하여 전기적으로 연결된다.
여기서, 제(m-1)게이트배선(GL(m-1))의 다수의 게이트패턴을 연결하는 각 연결패턴(244)은 서로 이격되는 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에 배치되는데, 각 연결패턴(244)은 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm)과 상이한 층으로 이루어지므로, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm)에 부분적으로 중첩하거나 중첩하지 않을 수 있다.
이와 같이, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에는 제(m-1)게이트배선(GL(m-1))이 배치되는 대신에 제(l-1)공통배선(CL(l-1)) 및 제(m-1)게이트배선(GL(m-1))과 상이한 층의 다수의 연결패턴(244)이 배치되므로, 제(l-1)공통배선(CL(l-1))과 제m게이트배선(GLm) 사이의 제1폭(w1)에 공정상의 최소 이격마진을 적용할 수 있다.
즉, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에 제(m-1)게이트배선(GL(m-1))이 제거되고 제(m-1)게이트배선(GL(m-1))의 다수의 게이트패턴을 연결하는 상이한 층의 다수의 연결패턴(244)이 배치되므로, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이의 제1폭(w1)을 최소화 할 수 있으며, 그 결과 액정표시장치(210)의 개구율 및 투과율을 향상시키고, 고해상도의 영상을 구현할 수 있다.
제2실시예에서는 투명도전물질의 연결패턴(244)을 이용하여 다수의 게이트패턴을 연결하는 반면, 다른 실시예에서는 금속물질의 제1연결패턴과 투명도전물질의 제2연결패턴을 이용하여 다수의 게이트패턴을 연결할 수도 있는데, 이를 도면을 참조하여 설명한다.
도 6은 본 발명의 제3실시예에 따른 액정표시장치용 어레이기판을 도시한 평면도이고, 도 7은 본 발명의 제3실시예에 따른 액정표시장치를 도시한 단면도로서 도 6의 절단선 VII-VII에 대응되며, 제1 및 제2실시예와 동일한 부분에 대한 설명은 생략한다.
도 6 및 도 7에 도시한 바와 같이, 제1기판(320) 상부에는 게이트전극(322), 다수의 게이트배선(GL1 내지 GL(m+1)), 다수의 공통배선(CL1 내지 CL(l+1))이 배치되고, 게이트전극(222), 다수의 게이트배선(GL1 내지 GL(m+1)), 다수의 공통배선(CL1 내지 CL(l+1)) 상부에는 게이트절연층(324)이 배치된다.
게이트전극(322)에 대응되는 게이트절연층(324) 상부에는 반도체층(326)이 배치되고, 반도체층(326)의 양단 상부에는 소스전극(330) 및 드레인전극(332)이 배치된다.
그리고, 게이트절연층(324) 상부에는 소스전극(330) 및 드레인전극(332)과 동일층, 동일물질로 이루어지고 다수의 게이트배선(GL1 내지 GL(m+1))과 교차하는 다수의 데이터배선(DL1 내지 DL(n+1))이 배치된다.
또한, 게이트절연층(324) 상부에는 공통배선(CL1 내지 CL(l+1))과 상이한 게이트배선(GL1 내지 GL(m+1)) 사이에 배치되고 소스전극(330) 및 드레인전극(332)과 동일층, 동일물질로 이루어지는 제1연결패턴(344)이 배치된다.
게이트전극(322), 반도체층(326), 소스전극(330) 및 드레인전극(332)은 제1 및 제2박막트랜지스터(T1, T2) 각각을 구성하고, 드레인전극(332)은 다수의 공통배선(CL1 내지 CL(l+1))에 대응되는 게이트절연층(324) 상부까지 연장되어 스토리지 커패시터(Cst)를 구성한다.
제1 및 제2박막트랜지스터(T1, T2) 상부에는 제1보호층(334) 및 평탄화층(336)이 배치되는데, 제1보호층(334) 및 평탄화층(336)은 드레인전극(332)을 노출하는 드레인콘택홀과 제1연결패턴(344)을 노출하는 연결패턴 콘택홀을 포함하고, 게이트절연층(324), 제1보호층(334) 및 평탄화층(336)은 다수의 게이트배선(GL1 내지 GL(m+1))을 노출하는 게이트콘택홀을 포함한다.
평탄화층(336) 상부에는 제1 및 제2화소전극(338, 340)과, 제1 및 제2화소전극(338, 340)과 동일층, 동일물질로 이루어지는 제2연결패턴(346)이 배치되는데, 제1 및 제2화소전극(338, 340)은 각각 드레인콘택홀을 통하여 제1 및 제2박막트랜지스터(T1, T2)의 드레인전극(332)에 연결되고, 제2연결패턴(346)은 게이트콘택홀을 통하여 다수의 게이트배선(GL1 내지 GL(m+1))에 연결되고 연결패턴 콘택홀을 통하여 제1연결패턴(344)에 연결된다.
제1 및 제2화소전극(338, 340)은 서로 평행하게 이격되고 교대로 배치되는데, 2-도메인구조를 위하여 제1 및 제2화소전극(338, 340)과 다수의 데이터배선(DL1 내지 DL(n+1))은 각각 구부러진 바(bar) 형상을 가질 수 있다.
여기서, 게이트절연층(324) 및 제1보호층(334)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기절연물질로 이루어지고, 평탄화층(336)은 포토아크릴(photoacryl)과 같은 유기절연물질로 이루어질 수 있다.
특히, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각은 서로 이격되는 다수의 게이트패턴을 포함하는데, 하나의 제1연결패턴(344)과 2개의 제2연결패턴(346)은 서로 이격되는 2개의 게이트패턴을 전기적으로 연결한다.
이러한 액정표시장치(310)에서는, 좌우로 인접한 2개의 화소영역(P) 사이에 하나의 데이터배선((DL1 내지 DLn)이 배치되고, 상하로 인접한 2개의 화소영역(P) 사이에 2개의 게이트배선(GL1 내지 GLm) 및 2개의 공통배선(CL1 내지 CLl)이 배치된다.
특히, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각을 서로 이격되는 다수의 게이트패턴으로 형성하고, 다수의 게이트패턴을 상이한 층의 다수의 제1 및 제2연결패턴(344, 346)으로 연결하고, 다수의 제1연결패턴(344) 각각을 공통배선(CL1 내지 CL(l+1))과 상이한 게이트배선(GL1 내지 GL(m+1)) 사이에 배치함으로써, 액정표시장치(310)의 개구율 및 투과율을 향상시키고, 고해상도의 영상을 구현할 수 있다.
구체적으로, 제(m-1) 및 제m게이트배선(GL(m-1), GLm)은 각각 게이트절연층(324) 하부에 배치되고 게이트전극(322)과 동일층, 동일물질(금속물질)로 이루어지는 다수의 게이트패턴을 포함하고, 다수의 게이트패턴은, 게이트절연층(324)과 제1보호층(334) 사이에 배치되고 소스전극(330) 및 드레인전극(332)과 동일층, 동일물질(금속물질)로 이루어지는 다수의 제1연결패턴(344)과, 평탄화층(336) 상부에 배치되고 제1 및 제2화소전극(338, 340)과 동일층, 동일물질(투명도전물질)로 이루어지는 다수의 제2연결패턴(346)에 의하여 전기적으로 연결된다.
여기서, 제(m-1)게이트배선(GL(m-1))의 다수의 게이트패턴에 연결되는 다수의 제2연결패턴(346) 사이에 연결되는 다수의 제1연결패턴(344)은 각각 서로 이격되는 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에 배치되는데, 다수의 제1연결패턴(344) 각각은 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm)과 상이한 층으로 이루어지므로, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm)에 부분적으로 중첩하거나 중첩하지 않을 수 있다.
이와 같이, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에는 제(m-1)게이트배선(GL(m-1))이 배치되는 대신에 제(l-1)공통배선(CL(l-1)) 및 제(m-1)게이트배선(GL(m-1))과 상이한 층의 다수의 제1연결패턴(344)이 배치되므로, 제(l-1)공통배선(CL(l-1))과 제m게이트배선(GLm) 사이의 제1폭(w1)에 공정상의 최소 이격마진을 적용할 수 있다.
즉, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이에 제(m-1)게이트배선(GL(m-1))이 제거되고 제(m-1)게이트배선(GL(m-1))의 다수의 게이트패턴을 연결하는 상이한 층의 다수의 제1연결패턴(344)이 배치되므로, 제(l-1)공통배선(CL(l-1)) 및 제m게이트배선(GLm) 사이의 제1폭(w1)을 최소화 할 수 있으며, 그 결과 액정표시장치(310)의 개구율 및 투과율을 향상시키고, 고해상도의 영상을 구현할 수 있다.
또한, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각의 다수의 게이트패턴을 투명도전물질의 다수의 제2연결패턴(346)만으로 연결하는 대신에 금속물질의 다수의 제1연결패턴(344)과 투명도전물질의 다수의 제2연결패턴(346)으로 연결함으로써, 다수의 게이트배선(GL1 내지 GL(m+1)) 각각의 신호지연을 방지할 수 있다.
제1 내지 제3실시예에서는, 게이트배선과 상이한 층의 다수의 연결배선을 이용하여 게이트배선의 다수의 게이트패턴을 연결하는 구성을 액정캡슐을 포함하는 액정표시장치용 어레이기판에 적용하는 것을 예로 들었으나, 이러한 구성은, 개구율 및 투과율을 향상시키기 위하여, 상하로 인접한 2개의 화소영역 사이에 2개의 게이트배선이 배치되고 좌우로 인접한 2개의 화소영역에 1개의 데이터배선이 대응되는 듀얼 레이트 드라이빙(dual rate driving: DRD) 타입의 표시장치용 어레이기판이나, 상하로 인접한 2개의 화소영역 사이에 3개의 게이트배선이 배치되고 좌우로 인접한 3개의 화소영역에 1개의 데이터배선이 대응되는 트리플 레이트 드라이빙(triple rate driving: TRD) 타입의 표시장치용 어레이기판에도 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 액정표시장치 120: 기판
GL1 내지 GL(m+1): 다수의 게이트배선
DL1 내지 DL(n+1): 다수의 데이터배선
CL1 내지 CL(l+1): 다수의 공통배선
T1, T2: 제1 및 제2박막트랜지스터
138, 140: 제1 및 제2화소전극 144: 연결패턴

Claims (10)

  1. 다수의 화소영역을 포함하는 기판과;
    상기 기판 상부에 배치되고, 각각이 서로 이격되는 다수의 게이트패턴을 포함하는 다수의 게이트배선과;
    상기 다수의 게이트배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터배선과;
    상기 다수의 게이트배선과 상이한 층으로 이루어지고, 상기 다수의 게이트패턴을 연결하는 제1연결패턴
    을 포함하는 표시장치용 어레이기판.
  2. 제 1 항에 있어서,
    상기 다수의 화소영역은 상하로 인접한 제1 및 제2화소영역을 포함하고,
    상기 다수의 게이트배선은 상기 제1 및 제2화소영역 사이에 평행하게 이격되어 배치되는 제1 및 제2게이트배선을 포함하고,
    상기 제1연결패턴은, 상기 제1화소영역과 상기 제2게이트배선 사이에 배치되어 상기 제1게이트배선의 상기 다수의 게이트패턴을 연결하고, 상기 제2화소영역과 상기 제1게이트배선 사이에 배치되어 상기 제2게이트배선의 상기 다수의 게이트패턴을 연결하는 표시장치용 어레이기판.
  3. 제 1 항에 있어서,
    상기 다수의 화소영역 각각에 대응되고, 상기 다수의 게이트배선 및 상기 다수의 데이터배선에 연결되는 제1 및 제2박막트랜지스터와;
    상기 제1 및 제2박막트랜지스터 상부에 배치되는 평탄화층과;
    상기 평탄화층 상부에 서로 교대로 배치되고, 상기 제1 및 제2박막트랜지스터에 각각 연결되는 제1 및 제2화소전극
    을 더 포함하는 표시장치용 어레이기판.
  4. 제 3 항에 있어서,
    상기 평탄화층 하부 및 상부에 각각 배치되는 제1 및 제2보호층을 더 포함하고,
    상기 제1연결패턴은 상기 제2보호층 상부에 배치되는 표시장치용 어레이기판.
  5. 제 3 항에 있어서,
    상기 평탄화층 하부에 배치되는 제1보호층을 더 포함하고,
    상기 제1연결패턴은, 상기 평탄화층 상부에 배치되고, 상기 제1 및 제2화소전극과 동일층, 동일물질로 이루어지는 표시장치용 어레이기판.
  6. 제 3 항에 있어서,
    상기 평탄화층 하부에 배치되는 제1보호층을 더 포함하고,
    상기 제1연결패턴은, 상기 제1보호층 하부에 배치되고, 상기 제1 및 제2박막트랜지스터의 소스전극 및 드레인전극과 동일층, 동일물질로 이루어지는 표시장치용 어레이기판.
  7. 제 6 항에 있어서,
    상기 다수의 게이트패턴과 상기 제1연결패턴을 연결하는 제2연결패턴을 더 포함하고,
    상기 제2연결패턴은, 상기 평탄화층 상부에 배치되고, 상기 제1 및 제2화소전극과 동일층, 동일물질로 이루어지는 표시장치용 어레이기판.
  8. 다수의 화소영역을 포함하는 기판과;
    상기 기판 상부에 배치되고, 각각이 서로 이격되는 다수의 게이트패턴을 포함하는 다수의 게이트배선과;
    상기 다수의 게이트배선과 교차하여 상기 다수의 화소영역을 정의하는 다수의 데이터배선과;
    상기 다수의 게이트배선과 상이한 층으로 이루어지고, 상기 다수의 게이트패턴을 연결하는 제1연결패턴과;
    상기 다수의 게이트배선 및 상기 다수의 데이터배선 상부에 배치되고, 다수의 액정캡슐을 포함하는 액정층
    을 포함하는 표시장치.
  9. 제 8 항에 있어서,
    상기 다수의 화소영역은 상하로 인접한 제1 및 제2화소영역을 포함하고,
    상기 다수의 게이트배선은 상기 제1 및 제2화소영역 사이에 평행하게 이격되어 배치되는 제1 및 제2게이트배선을 포함하고,
    상기 제1연결패턴은, 상기 제1화소영역과 상기 제2게이트배선 사이에 배치되어 상기 제1게이트배선의 상기 다수의 게이트패턴을 연결하고, 상기 제2화소영역과 상기 제1게이트배선 사이에 배치되어 상기 제2게이트배선의 상기 다수의 게이트패턴을 연결하는 표시장치.
  10. 제 8 항에 있어서,
    상기 다수의 화소영역 각각에 대응되고, 상기 다수의 게이트배선 및 상기 다수의 데이터배선에 연결되는 제1 및 제2박막트랜지스터와;
    상기 제1 및 제2박막트랜지스터 상부에 배치되는 평탄화층과;
    상기 평탄화층 상부에 서로 교대로 배치되고, 상기 제1 및 제2박막트랜지스터에 각각 연결되는 제1 및 제2화소전극
    을 더 포함하는 표시장치.
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