KR20160083215A - 액정표시장치용 어레이 기판 - Google Patents

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Abstract

본 발명은, 액정표시장치용 어레이 기판에 관한 것으로, 한 화소영역에 제1 및 제2 화소 전극을 형성하고, 제1 및 제2 박막 트랜지스터를 통해 제1 및 제2 화소 전극에 전압을 인가하여 액정분자를 구동한다. 이때, 제1 및 제2 화소 전극의 패턴들 사이 블록 개수를 조절하여 개구율을 증가시키면서, 공통 배선과 동일층에 형성되는 제1 및 제2 더미 전극을 공통 배선과 전기적으로 분리하고, 제2 화소 전극과 연결하여 동일 전압이 인가되도록 함으로써, 제1 및 제2 화소 전극 간 기생 용량 편차를 해소한다.

Description

액정표시장치용 어레이 기판{Array Substrate For Liquid Crystal Display Device}
본 발명은 액정표시장치에 관한 것으로, 특히, 응답속도를 높이고 개구율 및 휘도를 향상시킬 수 있는 액정표시장치용 어레이 기판에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 액정표시장치(liquid crystal display device: LCD device) 및 유기발광다이오드 표시장치(organic light emitting diode device: OLED device)와 같은 여러 가지 평판표시장치(flat panel display device: FPD device)가 널리 개발되어 다양한 분야에 적용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동 등의 장점을 가지고 있어 널리 사용되고 있다.
액정표시장치는 액정의 광학적 이방성과 분극 성질을 이용하는 것으로, 두 기판과 두 기판 사이의 액정층, 그리고 액정층의 액정분자를 구동하기 위한 화소 전극 및 공통 전극을 포함한다. 따라서, 액정표시장치는, 화소 전극 및 공통 전극에 전압을 인가하여 생성되는 전기장에 의해 액정분자의 배열을 조절하고, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현한다. 이러한 액정표시장치는 휴대폰이나 멀티미디어장치와 같은 휴대용 기기부터 노트북 또는 컴퓨터 모니터 및 대형 텔레비전에 이르기까지 다양하게 적용된다.
그런데, 이러한 액정표시장치에서는 액정분자의 응답속도에 따라 잔상이 발생할 수 있다. 따라서, 액정분자의 응답속도를 빠르게 하기 위한 다양한 연구가 이루어져 왔으며, 일례로 고전압으로 액정분자를 구동할 수 있는 액정표시장치용 어레이 기판이 제안되었다.
도 1은 종래의 액정표시장치용 어레이 기판의 한 화소영역을 개략적으로 도시한 도면이다.
도 1에 도시한 바와 같이, 종래의 액정표시장치용 어레이 기판은 게이트 배선(GL)과 제1 및 제2 데이터 배선(DL1, DL2)을 포함한다. 게이트 배선(GL)과 제1 및 제2 데이터 배선(DL1, DL2)은 교차하여 화소영역을 정의한다.
제1 박막 트랜지스터(T1)는 게이트 배선(GL) 및 제1 데이터 배선(DL1)에 연결되고, 제2 박막 트랜지스터(T2)는 게이트 배선(GL) 및 제2 데이터 배선(DL2)에 연결된다.
화소영역 내에는 제1 박막 트랜지스터(T1)에 연결되는 제1 화소 전극(PE1)과 제2 박막 트랜지스터(T2)에 연결되는 제2 화소 전극(PE2)이 위치한다. 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 각각은 다수의 패턴을 포함하며, 제1 화소 전극(PE1)의 패턴과 제2 화소 전극(PE2)의 패턴은 엇갈리게 교대로 배치된다.
인접한 제1 화소 전극(PE1)의 패턴과 제2 화소 전극(PE2)의 패턴 사이는 블록(block)으로 정의되며, 한 화소영역은 다수의 블록을 포함한다. 여기서, 한 화소영역은 5개의 블록을 포함할 수 있다.
한편, 최근에는 고해상도 액정표시장치가 요구되고 있다. 고해상도 액정표시장치에서는, 동일 면적 내에 화소영역의 수가 증가하므로, 각 화소영역의 할당면적이 감소하게 된다. 이에 따라, 각 화소영역의 개구율이 낮아지게 되며, 휘도가 저하된다.
도 1의 어레이 기판을 포함하는 액정표시장치에서는 블록의 개수에 따라 화소영역의 개구율이 달라지므로, 개구율 향상을 위해 화소영역의 블록의 개수를 조절해야 한다.
본 발명은, 상기한 문제점을 해결하기 위하여 제시된 것으로, 응답속도를 높이고 개구율 및 휘도를 향상시킬 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판 상부에 위치하고 제1방향을 따라 연장되는 게이트 배선과, 제2방향을 따라 연장되고, 상기 게이트 배선과 교차하여 화소영역을 정의하는 제1 및 제2 데이터 배선과, 상기 게이트 배선과 이격되고 상기 제1방향을 따라 연장되는 공통 배선과, 상기 제1 및 제2 데이터 배선에 각각 인접하고, 상기 공통 배선과 동일층에 위치하며 상기 공통 배선과 이격되어 있는 제1 및 제2 더미 전극과, 상기 게이트 배선 및 상기 제1 데이터 배선에 연결되는 제1 박막 트랜지스터와, 상기 게이트 배선 및 상기 제2 데이터 배선에 연결되는 제2 박막 트랜지스터와, 상기 화소영역에 위치하고 상기 제1 박막 트랜지스터에 연결되는 제1 화소 전극과, 상기 화소영역에 위치하고 상기 제2 박막 트랜지스터에 연결되는 제2 화소 전극을 포함하며, 상기 제1 및 제2 더미 전극은 상기 제2 화소 전극과 중첩하고 상기 제2 화소 전극과 동일한 전압을 인가 받는 액정표시장치용 어레이 기판을 제공한다.
상기 제1 화소 전극의 패턴들과 상기 제2 화소 전극의 패턴들은 엇갈리게 배치되고, 인접한 상기 제1 화소 전극의 패턴과 상기 제2 화소 전극의 패턴 사이에는 블록이 정의되며, 상기 화소영역은 짝수 개의 블록을 포함한다.
상기 제2 화소 전극의 패턴들 개수는 상기 제1 화소 전극의 패턴들 개수보다 많다.
본 발명의 액정표시장치용 어레이 기판은, 상기 제1 및 제2 더미 전극을 연결하는 제3 더미 전극을 더 포함하고, 상기 제1 및 제2 더미 전극 중 하나는 상기 제2 화소 전극과 접촉한다.
상기 제1 및 제2 화소 전극은 꺾어진 부분을 가지며, 상기 제3 더미 전극은 상기 제1 및 제2 화소 전극의 꺾어진 부분을 지난다.
본 발명의 액정표시장치용 어레이 기판은, 상기 제1 화소 전극의 패턴들 일단을 연결하는 제1 화소연결부와, 상기 제2 화소 전극의 패턴들 일단을 연결하는 제2 화소연결부를 더 포함하고, 상기 제3 더미 전극은 상기 제2 화소연결부와 중첩한다.
본 발명의 액정표시장치용 어레이 기판에서는, 제1 및 제2 화소 전극에 전압을 인가하여 액정분자를 구동하도록 함으로써, 고전압으로 액정분자를 구동할 수 있으며, 액정분자의 응답속도를 빠르게 할 수 있다.
또한, 한 화소영역이 짝수 개의 블록을 포함하도록 하여, 개구율 및 휘도를 높일 수 있다.
또한, 공통 배선과 동일층에 형성되는 제1 및 제2 더미 전극을 공통 배선과 전기적으로 분리하고 제2 화소 전극과 연결하여 동일 전압이 인가되도록 함으로써, 제1 및 제2 화소 전극 간 기생 용량 편차를 해소하고 화질 저하를 방지할 수 있다.
도 1은 종래의 액정표시장치용 어레이 기판의 한 화소영역을 개략적으로 도시한 도면이다.
도 2는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
도 3은 본 발명의 제1실시예에 따른 어레이 기판을 포함하는 액정표시장치의 투과율을 도시한 도면이다.
도 4는 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
도 5와 도 6은 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 단면도이다.
도 7은 본 발명의 제2실시예에 따른 액정표시장치의 회로도이다.
도 8은 본 발명의 제3실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
이하, 위와 같은 문제를 해결할 수 있는 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
-제1실시예-
도 2는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 평면도이다.
도 2에 도시한 바와 같이, 제1방향을 따라 게이트 배선(112)이 형성되고, 제2방향을 따라 제1 및 제2 데이터 배선(131, 132)이 형성되며, 게이트 배선(112)과 제1 및 제2 데이터 배선(131, 132)이 교차하여 화소영역을 정의한다.
또한, 게이트 배선(112)과 이격되어 제1방향을 따라 제1 및 제2 공통 배선(118)이 형성되고, 제1 및 제2 보조 공통 배선(118a, 118b)이 공통 배선(118)에서 연장되어 제1 및 제2 데이터 배선(131, 132)과 각각 인접하게 위치한다.
게이트 배선(112)과 제1 및 제2 데이터 배선(131, 132)의 교차 지점에는 이들과 연결된 제1 및 제2 박막 트랜지스터가 형성된다. 제1 박막 트랜지스터는 제1 게이트 전극(114)과, 제1 반도체층(도시하지 않음), 제1 소스 전극(133) 및 제1 드레인 전극(134)을 포함하고, 제2 박막 트랜지스터는 제2 게이트 전극(116)과, 제2 반도체층(도시하지 않음), 제2 소스 전극(135) 및 제1 드레인 전극(136)을 포함한다.
제1 게이트 전극(114)과 제2 게이트 전극(116)은 게이트 배선(112)과 연결된다. 제1 소스 전극(133)은 제1 데이터 배선(131)에 연결되고, 제2 소스 전극(135)은 제2 데이터 배선(132)에 연결된다. 제1 드레인 전극(134)은 제1 소스 전극(133)과 이격되어 위치하고, 제2 드레인 전극(136)은 제2 소스 전극(135)과 이격되어 위치한다. 제1 및 제2 드레인 전극(134, 136)은 공통 배선(118)과 중첩하여 각각 제1 및 제2 스토리지 커패시터를 형성한다.
화소영역에는 제1 화소 전극(162) 및 제2 화소 전극(164)이 위치한다. 제1 화소 전극(162)과 제2 화소 전극(164) 각각은 실질적으로 제2방향을 따라 연장되고, 제1방향을 따라 서로 이격되어 있는 다수의 패턴을 포함한다. 제2 화소 전극(164)의 패턴은 제1 화소 전극(162)의 패턴과 제1방향을 따라 이격되어 번갈아 배치된다. 제1 화소 전극(162)과 제2 화소 전극(164)의 각 패턴은 화소영역의 중앙을 기준으로 꺾어져 있어 제2방향에 대해 일정 각도를 가지며, 제1방향을 따라 화소영역의 중앙을 지나는 가상의 선에 대해 실질적으로 대칭인 구조를 가진다.
제2 화소 전극(164)의 패턴 개수가 제1 화소 전극(162)의 패턴 개수보다 많으며, 제1 및 제2 데이터 배선(131)과 인접하여 제2 화소 전극(164)의 패턴이 위치한다. 제1 및 제2 데이터 배선(131)에 인접한 제2 화소 전극(164)의 패턴은 제1 및 제2 보조 공통 배선(118a, 118b)과 각각 중첩한다.
제1 화소 전극(162)의 일단은 연장되어 제1 콘택홀(150a)을 통해 제1 드레인 전극(134)과 접촉하고, 제2 화소 전극(164)의 일단은 연장되어 제2 콘택홀(150b)을 통해 제2 드레인 전극(136)과 접촉한다.
이러한 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판에서, 인접한 제1 화소 전극(162)의 패턴과 제2 화소 전극(164)의 패턴 사이는 블록(block)으로 정의되며, 한 화소영역은 다수의 블록을 포함한다.
여기서, 한 화소영역은 짝수 개의 블록을 포함하는데, 일례로, 블록의 개수는 4일 수 있다. 이러한 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판은 종래에 비해 개구율을 증가시킬 수 있다.
도 3은 본 발명의 제1실시예에 따른 어레이 기판을 포함하는 액정표시장치의 투과율을 도시한 도면으로, 한 화소영역은 짝수 개의 블록을 포함한다.
도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 어레이 기판을 포함하는 액정표시장치의 한 화소영역은 짝수 개의 블록, 일례로, 4개의 블록을 포함한다. 반면, 도 1의 종래의 액정표시장치의 한 화소영역은 홀수 개의 블록, 일례로, 5개의 블록을 포함하는데, 4개의 블록을 포함하는 본 발명의 액정표시장치가 5개의 블록을 포함하는 종래의 액정표시장치보다 높은 투과율을 가지는 것을 알 수 있다. 이때, 본 발명의 액정표시장치의 투과 효율이 종래의 액정표시장치에 비해 약 7%이상 증가한다.
따라서, 종래의 홀수 개의 블록 개수를 짝수 개의 블록 개수로 줄여 개구율 및 휘도를 높일 수 있다.
그런데, 본 발명의 제1실시예에 따른 액정표시장치에서는 제2 화소 전극(164)이 제1 및 제2 보조 공통 배선(118a, 118b)과 중첩하여 측면 스토리지 커패시터를 형성하게 된다. 반면, 제1 화소 전극(162)은 제1 및 제2 보조 공통 배선(118a, 118b)과 중첩하지 않아 측면 스토리지 커패시터를 형성하지 않는다.
이에 따라, 제1 및 제2 화소 전극(162, 164) 사이에 스토리지 커패시터의 용량 차이가 발생하게 되고, 이는 제1 및 제2 화소 전극(262) 간 데이터 차징(charging) 및 홀딩(holding) 차이를 유발한다. 이에 따라, 휘도 차이가 발생하여 화질이 저하될 수 있다.
이러한 스토리지 커패시터의 편차를 해결할 수 있는 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
-제2실시예-
도 4는 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 평면도이고, 도 5와 도 6은 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 단면도이다. 도 4와 도 5 및 도 6은 한 화소영역을 도시하며, 도 5는 도 4의 V-V선에 대응하는 단면을 도시하고, 도 6은 도 4의 VI-VI선에 대응하는 단면을 도시한다.
도 4와 도 5 및 도 6에 도시한 바와 같이, 투명한 절연 기판(210) 위에 도전성 물질로 이루어진 게이트 배선(212)과 제1 게이트 전극(214), 제2 게이트 전극(216), 공통 배선(218), 그리고 제1, 제2 및 제3 더미 전극(219a, 219b, 219c)이 형성된다.
게이트 배선(212)은 제1방향을 따라 연장되고, 제1 및 제2 게이트 전극(214, 216)은 게이트 배선(212)에 연결된다. 제1 및 제2 게이트 전극(214, 216)은 게이트 배선(212)의 일부로 이루어지며, 게이트 배선(212)의 다른 부분보다 넓은 폭을 가질 수 있다. 이와 달리, 제1 및 제2 게이트 전극(214, 216)은 게이트 배선(212)으로부터 연장될 수 있다.
공통 배선(218)은 제1방향을 따라 연장되고, 게이트 배선(212)과 이격되어 위치한다.
제1, 제2 및 제3 더미 전극(219a, 219b, 219c)은 게이트 배선(212) 및 공통 배선(218)과 이격되어 위치한다. 제1 및 제2 더미 전극(219a, 219b)은 실질적으로 제1방향과 교차하는 제2방향을 따라 연장되고 서로 평행하다. 제1 및 제2 더미 전극(219a, 219b)은 중앙에 꺾어진 부분을 가질 수 있다. 제3 더미 전극(219c)은 제1방향을 따라 연장되어 제1 및 제2 더미 전극(219a, 219b)을 연결한다. 이때, 제3 더미 전극(219c)은 제1 및 제2 더미 전극(219a, 219b)의 꺾어진 부분과 연결된다.
기판(210)은 유리나 플라스틱으로 이루어질 수 있다. 또한, 게이트 배선(212)과 제1 및 제2 게이트 전극(214, 216), 공통 배선(218), 그리고 제1, 제2 및 제3 더미 전극(219a, 219b, 219c)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금으로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.
이어, 게이트 배선(212)과 제1 및 제2 게이트 전극(214, 218), 공통 배선(218), 그리고 제1, 제2 및 제3 더미 전극(219a, 219b, 219c) 상부에는 게이트 절연막(220)이 형성되어 이들을 덮는다. 게이트 절연막(220)은 질화 실리콘(SiNx)이나 산화 실리콘(SiO2)으로 이루어질 수 있다.
게이트 절연막(220) 위에는 제1 및 제2 반도체층(222, 224)이 형성된다. 제1 반도체층(222)은 제1 게이트 전극(214)과 대응하고, 제2 반도체층(224)은 제2 게이트 전극(216)과 대응한다.
제1 및 제2 반도체층(222, 224)의 각각은 진성 비정질 실리콘의 제1 및 제2 액티브층(222a, 224a)과 불순물 도핑된 비정질 실리콘의 제1 및 제2 오믹 콘택층(222b, 224b)을 포함한다. 이와 달리, 제1 및 제2 반도체층(222, 224)은 산화물 반도체로 이루어질 수 있다. 이 경우, 제1 및 제2 오믹 콘택층(222b, 224b)은 생략되고, 제1 및 제2 반도체층(222, 224)의 상부에는 제1 및 제2 게이트 전극(214, 216)에 대응하여 식각 방지막이 형성될 수 있다.
또한, 게이트 절연막(220) 위에는 제1 및 제2 더미 전극(219a, 219b)에 각각 인접하여 제1 및 제2 반도체 패턴(226, 228)이 형성된다. 제1 및 제2 반도체 패턴(226, 228) 각각은 진성 비정질 실리콘의 제1패턴(226a, 228a)과 불순물 도핑된 비정질 실리콘의 제2패턴(226b, 228b)을 포함한다.
다음, 제1 반도체층(222) 상부에는 제1 소스 및 드레인 전극(233, 234)이 형성되고, 제2 반도체층(224) 상부에는 제2 소스 및 드레인 전극(235, 236)이 형성된다. 제1 소스 및 드레인 전극(233, 234)은 제1 반도체층(222) 상부에서 제1 게이트 전극(214)을 중심으로 이격되어 위치하고, 제1 오믹 콘택층(222b)은 제1 소스 및 드레인 전극(233, 234)과 동일한 모양을 가진다. 또한, 제2 소스 및 드레인 전극(235, 236)은 제2 반도체층(224) 상부에서 제2 게이트 전극(216)을 중심으로 이격되어 위치하고, 제2 오믹 콘택층(224b)은 제2 소스 및 드레인 전극(235, 236)과 동일한 모양을 가진다. 제1 소스 및 드레인 전극(233, 234) 사이의 제1 액티브층(222a)과 제2 소스 및 드레인 전극(235, 236) 사이의 제2 액티브층(224a)은 노출된다.
제1 및 제2 드레인 전극(234, 236)은 공통 배선(218)과 중첩하여 각각 제1 및 제2 스토리지 커패시터를 형성한다. 공통 배선(218)의 중첩 부분은 제1 및 제2 스토리지 커패시터의 제1 커패시터 전극을 이루고, 제1 및 제2 드레인 전극(234, 236)의 중첩 부분은 각각 제1 및 제2 스토리지 커패시터의 제2 커패시터 전극을 이룬다. 이때, 공통 배선(218)의 중첩 부분은 다른 부분에 비해 넓은 폭을 가질 수 있다.
제1 게이트 전극(214)과 제1 반도체층(222), 제1 소스 전극(233), 그리고 제1 드레인 전극(234)은 제1 박막 트랜지스터를 이루고, 제2 게이트 전극(216)과 제2 반도체층(224), 제2 소스 전극(235), 그리고 제2 드레인 전극(236)은 제2 박막 트랜지스터를 이룬다. 제1 소스 및 드레인 전극(233, 234) 사이에 노출된 제1 액티브층(222a)은 제1 박막 트랜지스터의 채널이 되고, 제2 소스 및 드레인 전극(235, 236) 사이에 노출된 제2 액티브층(224a)은 제2 박막 트랜지스터의 채널이 된다.
여기서, 제1 및 제2 박막 트랜지스터의 채널은 곡선(curved line) 형태일 수 있다. 보다 상세하게, 제1 및 제2 소스 전극(233, 235)은 두 개 이상의 U자 형상이 연결된 모양을 갖고, 제1 및 제2 드레인 전극(234, 236)은 포크(fork) 형상을 가지며, 제1 소스 및 드레인 전극(233, 234)과 제2 소스 및 드레인 전극(235, 236)은 서로 엇갈리게 배치될 수 있다. 따라서, 제1 및 제2 박막 트랜지스터의 채널은 웨이브 형상일 수 있다. 이러한 형상을 갖는 제1 및 제2 박막 트랜지스터의 채널은 채널의 폭과 길이의 비(W/L)가 크므로 구동 전류를 증가시킬 수 있으며, 액정 커패시터의 충전을 빠르게 할 수 있다.
그러나, 제1 및 제2 박막 트랜지스터의 채널 형상은 이에 제한되지 않고 달라질 수 있다.
한편, 제1 및 제2 반도체 패턴(226) 상부에는 제1 및 제2 데이터 배선(231, 232)이 각각 형성된다. 제1 및 제2 데이터 배선(231, 232)은 실질적으로 제2방향을 따라 연장되고, 게이트 배선(212)과 교차하여 화소영역을 정의한다. 제1 및 제2 데이터 배선(231, 232)은 화소영역의 중앙에 대해 꺾어진 부분을 가진다.
제1 데이터 배선(231)은 제1 소스 전극(233)과 연결되고, 제2 데이터 배선(232)은 제2 소스 전극(235)과 연결되며, 제1 소스 전극(233)은 제1 데이터 배선(231)에서 연장되고, 제2 소스 전극(235)은 제2 데이터 배선(232)에서 연장된다. 이와 달리, 제1 및 제2 소스 전극(233, 235)은 각각 제1 및 제2 데이터 배선(232)의 일부로 이루어질 수도 있다.
제1 및 제2 데이터 배선(231, 232) 사이에는 제1, 제2 및 제3 더미 전극(219a, 219b, 219c)이 제1 및 제2 데이터 배선(231, 232)과 이격되어 위치하며, 제1 및 제2 더미 전극(219a, 219b)은 제1 및 제2 데이터 배선(231, 232)과 평행하다.
제1 및 제2 소스 전극(233, 235)과, 제1 및 제2 드레인 전극(234, 236), 그리고 제1 및 제2 데이터 배선(231, 232)은 알루미늄(aluminum)이나 몰리브덴(molybdenum), 니켈(nickel), 크롬(chromium), 구리(copper) 또는 이들의 합금으로 이루어질 수 있으며, 단일층 또는 다중층 구조일 수 있다.
여기서, 제1 및 제2 반도체층(222, 224)과 제1 및 제2 소스 전극(233, 235), 제1 및 제2 드레인 전극(234, 236), 그리고 제1 및 제2 데이터 배선(231, 232)은 하나의 마스크를 이용한 동일 사진식각공정을 통해 형성되며, 이에 따라, 제1 및 제2 데이터 배선(231, 232) 하부에 제1 및 제2 반도체층(222, 224)과 동일 물질로 제1 및 제2 반도체 패턴(226, 228)이 형성된다. 이때, 제1 소스 및 드레인 전극(233, 234)과 제1 데이터 배선(231)은 제1 반도체층(222)과 제1 반도체 패턴(226)보다 좁은 폭을 가져, 제1 반도체층(222)과 제1 반도체 패턴(226)의 가장자리 상면은 제1 소스 및 드레인 전극(233, 234)과 제1 데이터 배선(231)에 의해 노출될 수 있다. 또한, 제2 소스 및 드레인 전극(235, 236)과 제2 데이터 배선(232)은 제2 반도체층(224)과 제2 반도체 패턴(228)보다 좁은 폭을 가져, 제2 반도체층(224)과 제2 반도체 패턴(228)의 가장자리 상면은 제2 소스 및 드레인 전극(235, 236)과 제2 데이터 배선(232)에 의해 노출될 수 있다.
이와 달리, 제1 및 제2 반도체층(222, 224)은 제1 및 제2 소스 전극(233, 235)과, 제1 및 제2 드레인 전극(234, 236), 그리고 제1 및 제2 데이터 배선(231, 232)과 다른 마스크를 이용한 다른 사진식각공정을 통해 형성될 수도 있는데, 이 경우, 제1 반도체층(222)의 측면은 제1 소스 및 드레인 전극(233, 234)으로 덮이고, 제2 반도체층(224)의 측면은 제2 소스 및 드레인 전극(235, 236)으로 덮이며, 제1 및 제2 데이터 배선(231, 232) 하부의 제1 및 제2 반도체 패턴(226, 228)은 생략될 수 있다.
다음, 제1 및 제2 소스 전극(233, 235)과, 제1 및 제2 드레인 전극(234, 236), 그리고 제1 및 제2 데이터 배선(231, 232) 상부에는 제1 보호층(240)이 형성된다. 제1 보호층(240)은 산화 실리콘(SiO2)나 질화 실리콘(SiNx)의 무기절연물질로 형성될 수 있다.
제1 보호층(240) 상부에는 제2 보호층(250)이 형성된다. 제2 보호층(250)은 평탄한 표면을 가지며, 제1 보호층(240)과 함께 제1 드레인 전극(234)을 노출하는 제1 콘택홀(250a)과 제2 드레인 전극(236)을 노출하는 제2 콘택홀(250b)을 가진다. 제2 보호층(250)은 포토아크릴(photo acryl)로 이루어질 수 있다.
또한, 제2 보호층(250)은 제2 더미 전극(219b)을 노출하는 제3 콘택홀(250c)을 가진다. 도시하지 않았지만, 제3 콘택홀(250c)은 제1 보호층(240) 및 게이트 절연막(220)에도 형성된다.
여기서, 제1 및 제2 보호층(240, 250) 중 하나는 생략될 수 있다.
제2 보호층(250) 상부의 화소영역에는 제1 화소 전극(262)과 제2 화소 전극(264)이 형성된다. 제1 화소 전극(262)과 제2 화소 전극(264) 각각은 실질적으로 제2방향을 따라 연장되고, 제1방향을 따라 서로 이격되어 있는 다수의 패턴을 포함한다. 제2 화소 전극(264)의 패턴은 제1 화소 전극(262)의 패턴과 제1방향을 따라 이격되어 번갈아 배치된다. 제1 화소 전극(262)과 제2 화소 전극(264)의 각 패턴은 화소영역의 중앙을 기준으로 꺾어져 있어 제2방향에 대해 일정 각도를 가지며, 제1방향을 따라 화소영역의 중앙을 지나는 가상의 선에 대해 실질적으로 대칭인 구조를 가진다. 여기서, 제1 화소 전극(262)과 제2 화소 전극(264)은 제2방향에 대해 45도 또는 이보다 작은 각도를 가지고 꺾어질 수 있다.
제1 화소 전극(262)과 제2 화소 전극(264)은 인듐-틴-옥사이드(indium tin oxide)나 인듐-징크-옥사이드(indium zinc oxide)와 같은 투명도전물질로 형성될 수 있다.
한편, 제2 데이터 배선(232)과 인접한 제2 화소 전극(264)의 패턴은 연장부(264a)를 가진다. 연장부(264a)는 공통 배선(218) 및 제2 드레인 전극(236)과 중첩하고 제2 콘택홀(250b)을 통해 제2 드레인 전극(236)과 접촉한다.
또한, 제1 화소연결부(263)와 제2 화소연결부(265)가 제1 화소 전극(262) 및 제2 화소 전극(26)과 동일층에 동일 물질로 형성된다. 제1 화소연결부(263)와 제2 화소연결부(265)는 제1방향을 따라 연장되고, 화소영역의 마주대하는 양측에 각각 위치한다. 제1 화소연결부(263)는 제1 화소 전극(262)의 패턴들 일단과 연결되어 있으며, 공통 배선(218) 및 제1 드레인 전극(234)과 중첩하고, 제1 콘택홀(250a)을 통해 제1 드레인 전극(234)과 접촉한다.
또한, 제2 화소연결부(265)는 제2 화소 전극(264)의 패턴들 일단과 연결되어 있다. 제2 화소연결부(265) 또는 제2 화소 전극(264)은 제3 콘택홀(250c)을 통해 제2 더미 전극(219b)과 접촉하여, 제1, 제2 및 제3 더미 전극(219a, 219b, 219c)은 제2 화소 전극(264)과 동일한 전압을 인가 받는다.
이와 달리, 제3 콘택홀(250c)은 제1 더미 전극(219a)을 노출할 수도 있으며, 제2 화소연결부(265) 또는 제2 화소 전극(264)은 제3 콘택홀(250c)을 통해 제1 더미 전극(219a)과 접촉할 수 있다.
이러한 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판에서는, 한 화소영역에 제1 및 제2 화소 전극(262, 264)을 형성하고, 제1 및 제2 박막 트랜지스터를 통해 제1 및 제2 화소 전극(262, 264)에 각각 인가되는 전압에 의해 액정분자를 구동시킨다. 따라서, 고전압으로 액정분자를 구동할 수 있으며, 액정분자의 응답속도를 빠르게 할 수 있다. 그러나, 본 발명의 제2실시예는 고전압 구동에 제한되지 않으며, 저전압 구동에도 이용될 수 있으며, 이때, 제1 및 제2 화소 전극(262, 264)의 전압 차는 종래의 화소 전극과 공통 전극의 전압 차에 대응한다.
한편, 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판에서, 인접한 제1 화소 전극(262)의 패턴과 제2 화소 전극(264)의 패턴 사이는 블록(block)으로 정의되며, 한 화소영역은 다수의 블록을 포함한다.
여기서, 한 화소영역은 짝수 개의 블록을 포함하는데, 일례로, 블록의 개수는 4일 수 있다. 따라서, 종래의 5개의 블록에 비해 블록의 개수를 줄여 개구율 및 휘도를 높일 수 있다. 제2 화소 전극(264)의 패턴 개수는 제1 화소 전극(262)의 패턴 개수보다 많을 수 있으며, 일례로, 제2 화소 전극(264)의 패턴 개수는 3이고, 제1 화소 전극(262)의 패턴 개수는 2일 수 있다.
이때, 공통 배선(218)과 동일층에 제1 및 제2 더미 전극(219a, 219b)이 형성되는데, 제1 및 제2 더미 전극(219a, 219b)은 제1 및 제2 데이터 배선(231, 232)과 이격되고, 제2 화소 전극(264)과 중첩한다. 제1 및 제2 더미 전극(219a, 219b)은 제1 및 제2 데이터 배선(231, 232)과 제1 및 제2 화소 전극(264) 사이의 수직 크로스토크를 감소시키며, 블랙 매트릭스(도시하지 않음)의 마진을 줄일 수 있어 개구율을 높일 수 있다.
이러한 제1 및 제2 더미 전극(219a, 219b)은 공통 배선(218)과 이격되어 전기적으로 분리되고, 제2 화소 전극(264)과 전기적으로 연결되어 동일한 전압을 인가 받는다.
따라서, 제1 및 제2 더미 전극(219a, 219b)과 제1 화소 전극(262) 사이, 그리고 제1 및 제2 더미 전극(219a, 219b)과 제1 화소 전극(262) 사이에는 스토리지 커패시터가 생기지 않는다. 이에 따라, 제1 및 제2 화소 전극(262, 264)에 대한 스토리지 커패시터의 편차를 해소하여, 제1 및 제2 화소 전극(262, 264) 간 데이터 차징(charging) 및 홀딩(holding) 차이를 방지함으로써, 휘도 차이에 따른 화질 불량을 막을 수 있다.
여기서, 제3 더미 전극(219c)은 제1 및 제2 화소 전극(262, 264)의 꺾어진 부분을 지나도록 형성함으로써, 개구율 저하 없이 제1 및 제2 더미 전극(219a, 219b)을 연결하며, 또한, 제1 및 제2 화소 전극(262, 264)의 꺾어진 부분에서의 전경(disclination)에 의한 빛샘을 방지할 수 있다.
도 7은 본 발명의 제2실시예에 따른 액정표시장치의 회로도이다.
도 7에 도시한 바와 같이, 제1방향으로 다수의 게이트 배선(GL1, GL2, GL3, GL4)이 연장되고, 제2방향으로 다수의 데이터 배선(DL1, DL2, DL3)이 연장된다. 게이트 배선(GL1, GL2, GL3, GL4)과 데이터 배선(DL1, DL2, DL3)은 교차하여 화소영역을 정의한다. 이때, 두 게이트 배선(GL1, GL2, GL3, GL4)이 한 쌍을 이루고, 두 데이터 배선(DL1, DL2, DL3)과 교차하여 하나의 화소영역이 정의되어, 한 쌍의 게이트 배선(GL1, GL2, GL3, GL4)과 인접한 두 데이터 배선(DL1, DL2, DL3)에 의해 둘러싸이는 영역에는 하나의 화소영역이 위치한다.
따라서, 두 쌍의 게이트 배선(GL1, GL2, GL3, GL4)과 3개의 데이터 배선(DL1, DL2, DL3)에 의해 4개의 화소영역이 정의될 수 있다.
각 화소영역에는 제1 및 제2 박막 트랜지스터(T1, T2) 및 이에 연결된 액정 커패시터(Clc)가 위치한다. 또한, 제1 및 제2 박막 트랜지스터(T1, T2) 각각에는 제1 및 제2 스토리지 커패시터(Cst1, Cst2)가 연결된다.
액정 커패시터(Clc)는 제1 화소 전극(도시하지 않음)과 제2 화소 전극(도시하지 않음)을 포함하며, 제1 및 제2 화소 전극은 각각 제1 및 제2 박막 트랜지스터(T1, T2)에 연결된다. 제1 및 제2 스토리지 커패시터(Cst1, Cst2)의 일단은 액정 커패시터(Clc)의 제1 및 제2 화소 전극에 각각 연결되고, 타단은 공통 배선(Vcom)에 연결된다.
한 화소영역의 제1 및 제2 박막 트랜지스터(T1, T2)는 동일 게이트 배선(GL1, GL2, GL3, GL4)에 연결된다. 또한, 한 화소영역의 제1 및 제2 박막 트랜지스터(T1, T2)는 서로 다른 데이터 배선(DL1, DL2, DL3)에 연결된다.
이때, 제1방향을 따라 인접한 화소영역의 박막 트랜지스터들(T1, T2)은 서로 다른 게이트 배선(GL1, GL2, GL3, GL4)에 연결된다. 즉, 제1 및 제2 게이트 배선(GL1, GL2) 사이에 위치하는 화소영역들 중에서, 첫 번째 화소영역의 제1 및 제2 박막 트랜지스터(T1, T2)는 제2 게이트 배선(GL2)에 연결되고, 두 번째 화소영역의 제1 및 제2 박막 트랜지스터(T1, T2)는 제1 게이트 배선(GL1) 에 연결된다.
한편, 제3 및 제4 게이트 배선(GL3, GL4) 사이에 위치하는 화소영역들의 박막 트랜지스터들(T1, T2)도 화소영역별로 제3 및 제4 게이트 배선(GL3, GL4)과 번갈아 연결된다. 이때, 연결 순서는 제1 및 제2 게이트 배선(GL1, GL2) 사이에 위치하는 화소영역들의 박막 트랜지스터들(T1, T2)과 같을 수 있으며, 또는 반대일 수도 있다.
-제3실시예-
도 8은 본 발명의 제3실시예에 따른 액정표시장치용 어레이 기판의 평면도로, 더미 전극을 제외하고 제2실시예의 어레이 기판과 동일한 구조를 가지며, 동일한 부분에 대한 설명은 생략하거나 간략히 한다.
도 8에 도시한 바와 같이, 제1방향을 따라 게이트 배선(212)이 형성되고, 제2방향을 따라 제1 및 제2 데이터 배선(231, 232)이 형성되며, 게이트 배선(212)과 제1 및 제2 데이터 배선(231, 232)이 교차하여 화소영역을 정의한다.
또한, 제1방향을 따라 공통 배선(218)이 형성되고, 공통 배선(218)은 게이트 배선(212)과 이격되어 위치한다.
게이트 배선(212)과 제1 및 제2 데이터 배선(231, 232)의 교차 지점에는 이들과 연결된 제1 및 제2 박막 트랜지스터가 형성된다. 제1 박막 트랜지스터는 제1 게이트 전극(214)과, 제1 반도체층(도시하지 않음), 제1 소스 전극(233) 및 제1 드레인 전극(234)을 포함하고, 제2 박막 트랜지스터는 제2 게이트 전극(216)과, 제2 반도체층(도시하지 않음), 제2 소스 전극(235) 및 제1 드레인 전극(236)을 포함한다.
제1 게이트 전극(214)과 제2 게이트 전극(216)은 게이트 배선(212)과 연결된다. 제1 소스 전극(233)은 제1 데이터 배선(231)에 연결되고, 제2 소스 전극(235)은 제2 데이터 배선(232)에 연결된다. 제1 드레인 전극(234)은 제1 소스 전극(233)과 이격되어 위치하고, 제2 드레인 전극(236)은 제2 소스 전극(235)과 이격되어 위치한다. 제1 및 제2 드레인 전극(234, 236)은 공통 배선(218)과 중첩하여 각각 제1 및 제2 스토리지 커패시터를 형성한다.
제1 게이트 전극(214)과 제1 소스 및 드레인 전극(233, 234) 사이에는 제1 반도체층이 위치하고, 제2 게이트 전극(216)과 제2 소스 및 드레인 전극(235, 236) 사이에는 제2 반도체층이 위치한다.
화소영역에는 제1 화소 전극(262) 및 제2 화소 전극(264)이 위치한다. 제1 화소 전극(262)과 제2 화소 전극(264) 각각은 실질적으로 제2방향을 따라 연장되고, 제1방향을 따라 서로 이격되어 있는 다수의 패턴을 포함한다. 제2 화소 전극(264)의 패턴은 제1 화소 전극(262)의 패턴과 제1방향을 따라 이격되어 번갈아 배치된다. 제1 화소 전극(262)과 제2 화소 전극(264)의 각 패턴은 화소영역의 중앙을 기준으로 꺾어져 있어 제2방향에 대해 일정 각도를 가지며, 제1방향을 따라 화소영역의 중앙을 지나는 가상의 선에 대해 실질적으로 대칭인 구조를 가진다.
제1 화소연결부(264) 및 제2 화소연결부(265)가 제1방향을 연장되고, 화소영역의 마주대하는 양측에 각각 위치한다. 제1 화소연결부(264)는 제1 화소 전극(262)의 패턴들 일단과 연결되고, 제1 콘택홀(250a)을 통해 제1 드레인 전극(234)과 접촉한다. 제2 화소연결부(265)는 제2 화소 전극(264)의 패턴들 일단과 연결된다.
또한, 제2 데이터 배선(232)과 인접한 제2 화소 전극(264)의 패턴은 연장부(264a)를 가진다. 연장부(264a)는 공통 배선(218) 및 제2 드레인 전극(236)과 중첩하고 제2 콘택홀(250b)을 통해 제2 드레인 전극(236)과 접촉한다.
한편, 화소영역에는 제1, 제2 및 제3 더미 전극(319a, 319b, 319c)은 게이트 배선(212)과 공통 배선(218) 그리고 제1 및 제2 데이터 배선(231, 232)과 이격되어 위치한다. 제1, 제2 및 제3 더미 전극(319a, 319b, 319c)은 공통 배선(218)과 동일층에 동일 물질로 형성될 수 있다.
제1 및 제2 더미 전극(319a, 319b)은 실질적으로 제2방향을 따라 연장되고 제1 및 제2 데이터 배선(231, 232)과 평행하다. 제1 및 제2 데이터 배선(231, 232)과 제1 및 제2 더미 전극(319a, 319b)은 중앙에 꺾어진 부분을 가질 수 있다.
여기서, 제2 화소연결부(265) 또는 제2 화소 전극(264)은 제3 콘택홀(250c)을 통해 제2 더미 전극(319b)과 접촉하여, 제1, 제2 및 제3 더미 전극(219a, 219b, 219c)은 제2 화소 전극(264)과 동일한 전압을 인가 받는다.
한편, 제3 더미 전극(319c)은 제1방향을 따라 연장되어 제1 및 제2 더미 전극(319a, 319b)을 연결한다. 이때, 제3 더미 전극(319c)은 제2 화소연결부(265)와 중첩한다. 제2 화소연결부(265)가 위치하는 영역은 블랙 매트릭스(도시하지 않음)에 대응하는 영역으로, 제3 더미 전극(319c)을 제2 화소연결부(265)와 중첩시키더라도 개구율이 저하되지 않는다.
이와 같이, 본 발명의 제3실시예에서는 제3 더미 전극(319c)을 제2 화소연결부(265)와 중첩시켜, 개구율 저하 없이 제1 및 제2 더미 전극(318a, 319b)을 연결할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
210: 기판 212: 게이트 배선
214, 216: 제1 및 제2 게이트 전극 216: 공통 배선
219a, 219b, 219c: 제1, 제2 및 제3 더미 전극
220: 게이트 절연막 222, 224: 제1 및 제2 반도체층
226, 228: 제1 및 제2 반도체 패턴 231, 232: 제1 및 제2 데이터 배선
233, 235: 제1 및 제2 소스 전극 234, 236: 제1 및 제2 드레인 전극
240: 제1 보호층 250: 제2 보호층
250a, 250b, 250c: 제1, 제2 및 제3 콘택홀
262: 제1 화소 전극 263: 제1 화소연결부
264: 제2 화소 전극 264a: 연장부
265: 제2 화소연결부

Claims (6)

  1. 기판과;
    상기 기판 상부에 위치하고 제1방향을 따라 연장되는 게이트 배선과;
    제2방향을 따라 연장되고, 상기 게이트 배선과 교차하여 화소영역을 정의하는 제1 및 제2 데이터 배선과;
    상기 게이트 배선과 이격되고 상기 제1방향을 따라 연장되는 공통 배선과;
    상기 제1 및 제2 데이터 배선에 각각 인접하고, 상기 공통 배선과 동일층에 위치하며 상기 공통 배선과 이격되어 있는 제1 및 제2 더미 전극과;
    상기 게이트 배선 및 상기 제1 데이터 배선에 연결되는 제1 박막 트랜지스터와;
    상기 게이트 배선 및 상기 제2 데이터 배선에 연결되는 제2 박막 트랜지스터와;
    상기 화소영역에 위치하고 상기 제1 박막 트랜지스터에 연결되는 제1 화소 전극과;
    상기 화소영역에 위치하고 상기 제2 박막 트랜지스터에 연결되는 제2 화소 전극
    을 포함하며,
    상기 제1 및 제2 더미 전극은 상기 제2 화소 전극과 중첩하고 상기 제2 화소 전극과 동일한 전압을 인가 받는 액정표시장치용 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 화소 전극의 패턴들과 상기 제2 화소 전극의 패턴들은 엇갈리게 배치되고, 인접한 상기 제1 화소 전극의 패턴과 상기 제2 화소 전극의 패턴 사이에는 블록이 정의되며, 상기 화소영역은 짝수 개의 블록을 포함하는 액정표시장치용 어레이 기판.
  3. 제2항에 있어서,
    상기 제2 화소 전극의 패턴들 개수는 상기 제1 화소 전극의 패턴들 개수보다 많은 액정표시장치용 어레이 기판.
  4. 제1항에 있어서,
    상기 제1 및 제2 더미 전극을 연결하는 제3 더미 전극을 더 포함하고,
    상기 제1 및 제2 더미 전극 중 하나는 상기 제2 화소 전극과 접촉하는 액정표시장치용 어레이 기판.
  5. 제4항에 있어서,
    상기 제1 및 제2 화소 전극은 꺾어진 부분을 가지며,
    상기 제3 더미 전극은 상기 제1 및 제2 화소 전극의 꺾어진 부분을 지나는 액정표시장치용 어레이 기판.
  6. 제4항에 있어서,
    상기 제1 화소 전극의 패턴들 일단을 연결하는 제1 화소연결부와;
    상기 제2 화소 전극의 패턴들 일단을 연결하는 제2 화소연결부
    를 더 포함하고,
    상기 제3 더미 전극은 상기 제2 화소연결부와 중첩하는 액정표시장치용 어레이 기판.
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