KR20190026593A - 층 구조체 및 마이크로 전자 기계 컴포넌트를 처리하는 방법 - Google Patents

층 구조체 및 마이크로 전자 기계 컴포넌트를 처리하는 방법 Download PDF

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Abstract

다양한 실시예에 따라서, 층 구조체(100)를 처리하기 위한 방법(500)이 제공되며, 이 층 구조체(100)는 제 1 층(102), 제 1 층(102) 상에 배치된 희생층(104), 희생층(104) 상에 배치된 제 2 층(106)을 포함하고, 여기서 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장되며, 이 방법은, 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하는 단계와, 라이너 층(108) 상에, 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장되는 커버 층(110)을 형성하는 단계와, 커버 층(110), 라이너 층(108) 및 희생층(104)을 에칭액을 이용해서 습식 화학 에칭하는 단계를 포함하며, 여기서 에칭액은 커버 층(110)보다 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는다.

Description

층 구조체 및 마이크로 전자 기계 컴포넌트를 처리하는 방법{METHOD FOR PROCESSING A LAYER STRUCTURE AND MICROELECTROMECHANICAL COMPONENT}
다양한 예시적인 실시예는 층 구조체 및 마이크로 전자 기계 컴포넌트를 처리하는 방법에 관한 것이다.
일반적으로 반도체 기술이나 다른 기술을 사용해서 다양한 마이크로 구조 컴포넌트가 생산될 수 있다. 마이크로 구조 컴포넌트는 예컨대, 센서, 액츄에이터, 필터 등과 같이 다양하게 응용될 수 있다. 마이크로 구조(예컨대, 마이크로미터 범위 혹은 그 이하의 최소 배선폭(feature size)을 갖는)는 또한, 그와 적절하게 매칭되는 전기적 구조와 함께 제조될 수 있다. 예컨대, 진동, 팽창 등과 같은 마이크로 구조의 기계적 특성이 이용된다면, 이런 타입의 마이크로 구조를 마이크로 기계 구조이라고 칭할 수 있다. 마이크로 기계 구조는, 이 마이크로 기계 구조를 작동(예컨대, 공급, 판독 등)하기 위한 전기 구조와 함께, 이른바 마이크로 전자 기계 시스템(MEMS) 또는 마이크로 전자 기계 컴포넌트라고 칭할 수 있다. 이 경우, 종래의 방법 또는 방법 시퀀스에 의해서는, 예컨대 마이크로 구조용 캐비티를, 충분한 품질을 가짐과 동시에 경제적으로 유용한 방법으로 제조하는 것은 어려울 수 있다.
다양한 실시예에 따라, 층 구조체의 2개의 층 사이의 플레이스홀더로서 희생층을 사용함으로써 층 구조체에 캐비티가 생성될 수 있고, 희생층은 적어도 부분적으로 제거되어 캐비티 뒤에 남겨진다. 희생층을 제거하기 위해서, 예컨대, 층 중 적어도 하나에 액세스 구멍이 제공될 수 있으며, 이로써 희생층이 액세스 구멍을 통해서 에칭액에 의해 제거될 수 있다. 예시적으로, 희생층은 개공된(perforated) 층을 통해 적어도 부분적으로 습식 화학 에칭에 의해 제거될 수 있다.
다양한 실시예에 따르면, 2개의 층 사이에 배치된 희생층이 효율적으로 그리고 충분한 품질로 제거될 수 있는 방법이 제공된다. 이것은, 예컨대 공정 공학 상의 이유로, 액세스 구멍을 포함하는 층 상에 낮은 에칭 속도에서만 습식 화학적으로 제거될 수 있는 커버 층이 배치되는, 경우에도 달성된다. 이를 위해, 예시적으로, 추가의 라이너 층이 커버 층과 이 층 사이에 배치되며, 여기서 라이너 층은, 예컨대, 커버 층이 섹션에서 아직 완전히 제거되지 않은 경우에도 액세스 구멍을 통한 희생층에 대한 액세스를 신속하게 생성하기 위해서, 높은 에칭 속도로 제거될 수 있는 재료를 포함한다. 이 경우, 라이너 층 및 커버 층은 또한 예컨대, 층들 중 적어도 하나에 접촉하기 위한 접촉 영역 내에서 유전체 층 스택의 기능을 수행할 수 있다.
다양한 실시예에 따르면, 일례로서, (예컨대, 관통 구멍, 트렌치 등의) 컷아웃의 내벽은, (예컨대, 습식 화학 에칭되어서) 용이하게(예컨대, 높은 에칭 속도로) 제거될 수 있는 재료로 구성된 라이너 층으로 라이닝된다. 이후에, 컷아웃은 추가 재료로 부분적으로 또는 완전히 채워질 수도 있으며, 이는 (예컨대, 습식 화학 에칭되어서) 어렵게(예컨대, 낮은 에칭 속도로) 제거될 수 있다. 후속 습식 화학 에칭 동안, 컷아웃은 남아있는 재료가 컷아웃으로부터 완전히 제거되기 이전에도 라이너 층을 따라서 깊이로 신속하고 깨끗하게 에칭된다. 예컨대, 깊이로 습식 화학 에칭하는 동안, 이것은 시간적으로 유익할 수 있고, 또한 깨끗한 에칭 결과를 얻을 수 있다.
다양한 실시예에 따라서, 습식 화학 에칭에 의해 용이하게 제거될 수 있는 재료로 구성된 소위 에칭 촉진 층이 사용되고, 이 에칭 촉진 층의 범위에 의해 정의된 경로에 따른 고속의 깨끗한 습식 화학 에칭을 보장할 수 있다.
다양한 실시예에 따라, 층 구조체는 예컨대, 에칭 촉진 층에 의해 처리, 예컨대, 구조화될 수 있다. 그 예로서, 캐비티는 에칭 촉진 층에 의해 캐리어 내에 형성될 수 있다.
다양한 실시예에 따르면, 층 구조체는 제 1 층, 제 1 층 상에 배치된 희생층, 및 희생층 상에 배치된 제 2 층을 포함할 수 있으며, 제 2 층은 적어도 하나의 개구부를 포함할 수 있으며, 적어도 하나의 개구부는 제 2 층의 제 1 면으로부터 희생층까지 연장되고, 층 구조체를 처리하는 방법은, 적어도 하나의 개구부의 적어도 하나의 내벽을 덮는 라이너 층을 형성하는 단계와; 라이너 층 상에 커버 층을 형성하는 단계 - 커버 층은 적어도 하나의 개구부 내로 적어도 부분적으로 연장됨 - 와; 커버 층, 라이너 층 및 희생층을 에칭액을 이용해서 습식 화학 에칭하는 단계를 포함하고, 에칭액은 커버 층보다 라이너 층에 대해 더 큰 에칭 속도를 갖는다.
에칭 속도는, 예컨대 에칭의 속도라고도 하며, 시간당 구조체(예컨대, 층)의 재료 제거를 나타낸다. 따라서, 구조체를 에칭하는 처리 동안에, 에칭 속도는 또한 시간당 재료 제거로 인한 구조체의 범위(예컨대, 길이, 폭, 깊이 및/또는 높이)의 변화를 나타낸다. 따라서, 일면으로부터 층을 에칭하는 처리 동안에, 에칭 속도는 또한, 시간당 재료 제거로 인한 층의 층 두께의 변화를 나타낸다.
다양한 실시예에 따르면, 라이너 층 및 커버 층은 각각의 재료 특성 또는 재료 구성에 따라서 공통 에칭액에 대해서도 서로 다른 속도로 에칭되고 즉, 환언하면 에칭 속도는 서로 다르다.
본 명세서에 개시된 바와 같은 방식으로 층 구조체를 처리하는 것에 기초하여, 희생층 위에 배치된 제 2 층 상에 개선된 전기적 접촉을 생성할 수 있는 가능성도 동시에 제공된다. 이 경우에, 제 2 층이 접촉되는 영역(본 명세서에서 접촉 영역이라고 함)은 적어도 하나의 개구부가 형성되는 영역의 측방에 있고, 예컨대 희생층이 그 아래에서 제거된다. 예시적으로, 층 구조체는 캐비티가 형성되는 영역과 접촉 영역을 포함할 수 있으며, 여기서 접촉 영역 내의 라이너 층 및 커버 층은 유전 절연체의 역할을 한다.
다양한 실시예에 따르면, 마이크로 전자 기계 컴포넌트는, 제 1 층 및 제 1 층 상에 배치된 제 2 층 - 2개의 층 사이에는 캐비티가 마련되고, 제 2 층은 접촉 영역을 포함함 - , 제 2 층 상의 접촉 영역에 배치된 라이너 층 - 라이너 층은 비도핑된 산화물 재료를 포함하고, 라이너 층은 50nm 미만의 층 두께를 가짐 - , 라이너 층 상에서 접촉 영역 내에 배치되는 커버 층 - 커버 층은 도핑된 산화물 재료를 포함하고, 커버 층은 라이너 층보다 두꺼운 층 두께를 가지며, 접촉 구멍이 제 2 층의 표면 섹션과 접촉하도록 라이너 층 및 커버 층을 지나서 제 2 층까지 연장됨 - , 커버 층, 접촉 구멍의 측벽 및 제 2 층의 표면 섹션을 완전히 덮는 전기 전도성 확산 장벽 층, 접촉 영역에서 제 2 층과 접촉하도록 확산 장벽 층 상에 배치된 금속층을 포함할 수 있다.
다양한 실시예에 따라서, 층을 처리하는 방법은, 층에 컷아웃을 형성하는 단계와, 컷아웃의 내벽을 라이너 재료로 덮는 단계와, 이후 컷아웃의 나머지 영역을 추가 재료로 충진하는 단계와, 라이너 재료를 에칭액을 사용해서 습식 화학 에칭함으로써 적어도 하나의 컷아웃으로부터 라이너 재료 및 추가 재료를 완전히 제거하는 단계를 포함하며, 에칭액은 라이너 층에 대한 에칭 속도가 커버 층보다 크다.
예시적인 실시예가 도면에 도시되어 있으며, 이하에서 더 상세하게 설명된다.
도 1a 내지 도 1f는 다양한 실시예에 따른 층 구조체의 처리 동안 층 구조체의 각 경우를 개략도로 도시한다.
도 2a 내지 도 2c는 다양한 실시예에 따른 층 구조체의 처리 동안 층 구조체의 각 경우를 개략도로 도시한다.
도 3은 다양한 실시예에 따른 층 구조체의 처리 후의 층 구조체를 개략도로 도시한다.
도 4a 및 도 4b는 다양한 실시예에 따른 마이크로 전자 기계 컴포넌트를 상이한 개략도로 도시한다.
도 5는 다양한 실시예에 따른 층 구조체를 처리하기 위한 방법을 개략적인 흐름도로 도시한다.
도 6a 내지 도 6c는 다양한 실시예에 따른 마이크로 전자 기계 구조를 다양한 개략도로 도시한다.
도 7a 내지 도 7c는 다양한 실시예에 따른 마이크로 전자 기계 구조를 다양한 개략도로 도시한다.
이하의 상세한 설명에서, 첨부 도면을 참조하며, 첨부 도면은 본 설명의 일부를 형성하고 본 발명이 구현될 수 있는 특정 실시예를 예시의 목적으로 도시하고 있다. 이와 관련하여, 도시된 도면(들)의 방향에 대해서 예컨대, "상부에", "바닥에", "전방에", "후방에", "앞", "뒤" 등과 같은 방향 용어가 사용된다. 실시예의 구성 요소는 다수의 다양한 방향으로 배치될 수 있기 때문에, 이 방향 용어는 설명을 위한 것이고 어떠한 방식으로든 제한적이지 않다. 본 발명의 보호 범주를 벗어나지 않으면서 다른 실시예가 사용될 수도 있고 구조적 또는 논리적 변경이 이루어질 수도 있음은 물론이다. 본 명세서에서 설명된 다양한 예시적인 실시예의 특징은 별도로 언급하지 않는 한, 서로 조합될 수 있음은 말할 것도 없다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안 되고, 본 발명의 보호 범위는 첨부된 청구 범위에 의해 정의된다.
이 설명의 문맥에서, "접속되는" 및 "연결되는"이라는 용어는 직접 및 간접 접속과 직접 또는 간접 연결을 모두 설명하는 데 사용된다. 도면에서, 동일한 또는 유사한 요소들에는 편의상 동일한 참조 번호를 부여한다.
아래에서는, 예컨대 마이크로 기계 또는 마이크로 전자 기계 구조와 같은 컴포넌트 구조를 제조하는 동안, 유전체층 스택이 중간 재료 또는 평탄화 재료로 사용되는 다양한 실시예에 대해 설명한다. 이 경우, 층 스택은 층 스택이 빠르게 습식 화학 에칭될 수 있는 방식으로 구성된다. 이를 위해, 층 스택은 적어도, 라이너 층과 같은 제 1 층과, 커버 층과 같은 제 2 층을 포함할 수 있고, 여기서 이들 두 층의 재료는 제 2 층 또한 관여되는 제 1 층이 습식 화학 에칭을 촉진하도록 선택된다. 다양한 실시예에 따르면, 제 1 층은 얇은 산화물 라이너(예컨대, LP-CVD에 의해 증착된 TEOS(tetraethoxysilane) 라이너)일 수 있고, 제 2 층은 이른바 BPSG(borophosphosilicate glass) 층일 수 있다.
BPSG 층은, 예컨대 도핑 때문에 유동성(flow properties)을 가질 수 있으며, 따라서 열처리에 의해 평탄화될 수 있다. 이것은 일부 응용예에서 장점이 될 수 있는데, 예컨대, 본 명세서에 기술된 바와 같이, BPSG 층을 통해 층의 확실한 접촉을 보장할 수 있기 때문이다.
바람직한 BPSG 층 및 산화물 라이너(예컨대, USG 라이너 또는 LP-CVD TEOS 라이너)에 기초한 일부 구성을 본 명세서에서 설명하지만, 다른 재료들이나 또는 재료의 조합을 유사한 방식으로 사용할 수도 있다. 이 경우, 재료는 사용되는 에칭 용액에 대해 상이한 에칭 속도를 갖는 방식으로 선택될 수 있는데, 사용된 에칭 용액에 대해, 예컨대 라이너 층인 제 1 층이 예컨대 커버 층인 제 2 층보다 더 높은 에칭 속도를 갖는다.
다양한 실시예에 따르면, 라이너 층은 컨포멀 증착될 수 있는데, 즉, 예컨대 라이너 층은 실질적으로 균일한 두께의 층으로 구조화된 지지체를 완전히 덮는다.
아래에는 다양한 실시예에 따른 층 구조를 처리하는 방법에 대해 설명하는데, 이 층 구조는 처리 중에 다양한 시점에서의 개략적인 측면도 또는 단면도로 도 1a 내지 도 1f에 도시되어 있다.
도 1a는 다양한 실시예에 따른, 처리의 시작(100a) 또는 처리 전의 층 구조(100)를 나타낸다.
층 구조(100)는 예컨대 제 1 층(102)을 포함할 수 있다. 제 1 층(102)은, 예컨대 금속층, 폴리머층, 반도체층 등의 임의의 적절한 층일 수 있다. 또한, 제 1 층(102)은, 예컨대 하나 이상의 금속층, 하나 이상의 폴리머층, 하나 이상의 전기 절연층, 하나 이상의 반도체층 등을 포함하는 임의의 적절한 층 스택(102)일 수 있다. 다양한 실시예에 따르면, 제 1 층(102)은, 예컨대 단결정 또는 다결정 실리콘 층과 같은 단결정 또는 다결정 반도체층일 수 있다. 제 1 층(102)은, 예컨대 자기 지지형일 수도 있고, 예컨대 실리콘 웨이퍼와 같은 캐리어의 일부일 수도 있다. 제 1 층(102)은, 예컨대 약 0.1㎛ 내지 약 1mm 범위, 예컨대, 약 0.1㎛ 내지 약 2㎛의 범위, 예컨대 약 0.1㎛ 내지 약 0.5㎛의 범위의 층 두께(102d)를 가질 수 있다.
다양한 실시예에 따르면, 제 1 층(102)은 기판일 수도 있고 또는 기판 상에 형성될 수도 있다. 다양한 실시예에 따르면, 제 1 층(102)은 센서 구조의 센서 층일 수 있다. 다양한 실시예에 따르면, 제 1 층(102)은 마이크 구조의 멤브레인 층일 수 있다.
또한, 층 구조(100)는 희생층(104)을 포함할 수 있다. 희생층(104)은 제 1 층(102) 위에(예컨대, 바로 위에) 배치될 수 있다. 희생층(104)은, 예컨대 제 1 층(102) 상에 증착될 수 있다. 희생층(104)은, 예컨대 약 100nm 내지 약 10㎛ 범위의 층 두께(104d)를 가질 수 있다.
또한, 층 구조(100)는 제 2 층(106)을 포함할 수 있다. 제 2 층(106)은, 예컨대 금속층, 폴리머층, 반도체층 등의 임의의 적절한 층(106)일 수 있다. 또한, 제 2 층(106)은, 예컨대 하나 이상의 금속층, 하나 이상의 폴리머층, 하나 이상의 전기 절연층, 하나 이상의 반도체층 등을 포함하는 임의의 적절한 층 스택(106)일 수 있다. 다양한 실시예에 따르면, 제 2 층(106)은, 예컨대 단결정 또는 다결정 실리콘층과 같은 단결정 또는 다결정 반도체층일 수 있다. 제 2 층(106)은 희생층 상에 증착될 수 있다. 제 2 층(106)은, 예컨대 약 500nm 내지 약 50㎛ 범위의 층 두께(106d)를 가질 수 있다.
다양한 실시예에 따르면, 제 2 층(106)은 센서 구조의 전극층일 수 있다. 다양한 실시예에 따르면, 제 2 층(106)은 마이크 구조의 전극층일 수 있다.
다양한 실시예에 따르면, 희생층(104)은 2개의 층(102, 106) 사이에서 간단한 방식으로 제거될 수 있는 방식으로 구성될 수 있다. 예시적으로, 희생층은 간단한 방식으로 습식 화학 에칭에 의해 제거될 수 있는 재료를 포함하거나 또는 이들로 구성될 수 있는데, 예컨대, 희생층(104)은 실리콘 산화물, LPCVD-TEOS와 같은 산화물을 포함할 수 있거나 또는 산화물로 이루어질 수 있다.
두 층(102, 106) 사이에서 희생층(104)을 적어도 부분적으로 제거하기 위해, 제 2 층(106)은 적어도 하나의 개구(106h)(즉, 하나 이상의 개구(106h))를 포함할 수 있다. 적어도 하나의 개구(106h)는, 예컨대 제 2 층(106)의 제 1 면(106a)으로부터 제 2 층(106)의 제 2면(106b)으로 희생층(104)까지 연장될 수 있으며, 제 2면은 제 1 면(106a) 반대쪽에 위치한다. 예시적으로, 제 2 층(106)은, 희생층(104)을 제거함으로써 2개의 층(102, 106) 사이에 형성하고자 하는 캐비티의 치수에 대응하는 미리 결정된 수의 관통 구멍(106h)을 포함하거나 또는 개공될 수 있다.
다양한 실시예에 따르면, 희생층(104)을 적어도 부분적으로 제거한 후에, 2개의 층(102, 106)은 마이크로 기계식 또는 마이크로 전자 기계식 시스템(예컨대, 센서, 압력 센서, 마이크, 라우드 스피커 등)을 형성할 수도 있고, 또는 마이크로 기계식 또는 마이크로 전자 기계 시스템(예컨대, 센서, 압력 센서, 마이크, 라우드 스피커 등)의 일부일 수도 있다.
다양한 실시예에 따르면, 층 구조(100)는 다음과 같이 처리될 수 있는데, 즉, (예컨대, 도 1b의 개략적인 측면도 또는 단면도에 도시된 바와 같이) 100b에서, 적어도 하나의 개구(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하고; (예컨대, 도 1c의 개략적인 측면도 또는 단면도에 도시된 바와 같이) 100c에서, 라이너 층(108) 위에 적어도 하나의 개구(106h)로 연장되는 커버 층(110)을 형성하며; (예컨대, 도 1d, 도 1e 및 도 1f의 개략적인 측면도 또는 단면도로 각각 도시된 바와 같이) 110d-1 내지 110d-3에서, 커버 층(110), 라이너 층(108) 및 희생층(104)을 에칭 용액에 의해 습식 화학 에칭하되, 에칭 용액은 커버 층(110)보다 라이너 층에 대해 더 큰 에칭 속도를 갖는다.
라이너 층(108)은, 필요하다면, 예컨대 스페이서 에칭을 통해 생성될 수 있는 적어도 하나의 개구부(106h)의 내벽(106w)만을 덮을 수 있다. 다양한 실시예에 따라, 라이너 층(108)은 제 2 층(106)을 덮고 희생층(104)을 부분적으로 덮을 수 있다.
도 1b에 도시된 바와 같이, 예컨대, 라이너 층(108)은 적어도 하나의 개구부(106h)의 적어도 내벽(106w)을 덮을 수 있다. 라이너 층(108)은 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장될 수 있다. 이 경우, 라이너 층(108)은 희생층(104)과 직접 물리적 접촉을 하도록 형성될 수 있다. 라이너 층(108)은 예컨대 각각의 개구부(106h)와 완전히 일치할 수 있다. 각각의 개구부 또는 그 내벽(106w)은 임의의 적합한 형상을 가질 수 있다.
다양한 실시예에 따르면, 라이너 층(108)은 또한 개구부(106h)를 향해 노출되는 희생층(104)의 표면을 부분적으로 또는 완전히 덮을 수 있다. 또한, 라이너 층(108)은 예컨대 도 2a의 개략적인 측면도 또는 단면도에 도시된 바와 같이, 제 2 층(106)의 제 1 면(106a)(즉, 희생층(104)으로부터 멀어지는 쪽을 향하는 표면)을 부분적으로 또는 완전히 덮을 수 있다. 이 경우, 라이너 층(108)은 컨포멀 층으로서 층 구조체(100)의 노출된 표면을 덮을 수 있다.
다양한 실시예에 따르면, 라이너 층(108)은 예컨대 PE-CVD, SA-CVD, LP-CVD, ALD, RTO, 열 진공 증착(thermal evaporation), 레이저 증착, 캐소드 스퍼터링(스퍼터링 또는 스퍼터 증착이라고도 함) 등과 같은 화학적 또는 물리적 기상 증착에 의해 형성될 수 있다.
다양한 실시예에 따르면, 커버 층(110)은 라이너 층(108) 위에(예컨대, 바로 위에) 형성될 수 있다. 다양한 실시예에 따르면, 커버 층(110)은 예컨대 PE-CVD, LP-CVD, SA-CVD, ALD, RTO, 열 진공 증착, 레이저 증착, 캐소드 스퍼터링 등과 같은 화학적 또는 물리적 기상 증착에 의해 형성될 수 있다.
다양한 실시예에 따르면, 각각의 개구부(106h) 내의 나머지 공간은 커버 층(110)에 의해 채워질 수 있다. 또한, 예컨대 도 1c 및 도 2b의 개략적인 측면도 또는 단면도에 도시된 바와 같이, 커버 층(110)은 또한 제 2 층(106)의 제 1 면(106a)(즉, 희생층(104)으로부터 멀어지는 쪽을 향하는 표면) 위에 형성될 수 있고, 필요에 따라, 라이너 층(108)을 부분적으로 또는 완전히 덮을 수 있다.
다양한 실시예에 따라, 라이너 층(108)은 비도핑 산화물, 예컨대 비도핑 실리콘 산화물(USG, 즉 "비도핑 실리케이트 유리", "비도핑 실리카 유리" 또는 "비도핑 실리콘 유리"로도 지칭됨)을 포함할 수 있다. 다양한 실시예에 따라, 커버 층(110)은 도핑된 산화물, 예컨대 도핑된 실리콘 산화물을 포함할 수 있다. 커버 층(110)의 실리콘 산화물에 대한 도펀트로서, 예컨대, 인(PSG, 즉 "포스포실리케이트 유리(phosphosilicate glass)"라고도 함), 붕소(BSG, 즉 "보로실리케이트 유리(borosilicate glass)"라고도 함), 또는 이들 모두(BPSG, 즉 "보로포스포실리케이트 유리(borophosphosilicate glass)"라고도 함)를 사용할 수 있다.
다양한 실시예에 따라, 커버 층(110)은 BPSG를 포함하거나 이 BPSG로 구성될 수있다. 커버 층(110)은 증착된 후에, 예컨대 유동할 수 있고 따라서 평탄화될 수 있도록, 열처리를 거칠 수 있다. 다양한 실시예에 따르면, 라이너 층(108)은, 예컨대, 하나의 도펀트 또는 복수의 도펀트가 커버 층(110)으로부터 아래층으로, 예컨대, 제 2 층(106)으로 빠져나갈 수 없도록, 커버 층(110) 아래에서 확산 장벽으로서 구성될 수 있다.
라이너 층(108) 및 커버 층(110)을 위해 예컨대 실리콘 산화물 재료가 사용되는 경우, 에칭액은 플루오르화 수소산계 에칭액일 수 있다. 다른 재료가 적절한 에칭액과 함께 유사한 방식으로 사용될 수 있다. 또한, 희생층(104)은 실리콘 산화물 재료, 예컨대 비도핑 실리콘 산화물을 포함할 수 있어, 이 실리콘 산화물 재료는 플루오르화 수소산계 에칭액에 의해 제거될 수 있다. 또한, 층(102, 106)은 플루오르화 수소산계 에칭액에 의해 사실상 제거되지 않는 재료, 예컨대, 순수 실리콘을 포함할 수 있다.
BPSG의 사용은 반도체 제조에 알려져 있다. 유전체 재료는 예컨대 이동가능 이온을 게터링하거나, 기판을 보호하거나, 또는 표면 토포그래피를 평탄화하는 것과 같은 다수의 기능을 수행할 수 있다. PE-CVD 또는 SA-CVD BPSG 산화물은 열 비도핑 LP-CVD 산화물에 비해 상대적으로 불안정할 수 있으며, BPSG 층의 고밀도화 및 안정화는 800℃를 넘는 온도에서 어닐링 공정(열처리(heat treatment) 또는 열적 처리(thermal treatment)라도도 함)의 도움을 받아 수행될 수 있다. 본원에 기술된 라이너 층(108)으로 인해, 예컨대 도펀트의 외부 확산, BPSG 층 내의 결함 형성, 및/또는 붕소 또는 인 유도된 도핑 프로파일의 형성과 같은 원하지 않는 부작용이 방지될 수 있다.
BPSG 층과 기판 및/또는 인접한 층 간의 상호작용을 최소화하기 위해, 예컨대 층에 포함된 붕소 및 인 함유량을 정확하게 정의할 수 있다. 정의된 도펀트 한계가 BPSG 재료의 증착시에 부합하지 않는 경우, 이 재료는 신뢰성을 감소시키고 또한 MEMS 또는 그 밖의 다른, 예컨대 순수 전기적인, 부품의 수율을 줄이게 되는 각종 결함 형성의 원인이 될 수 있다.
예컨대, 붕소 및/또는 인 함유량의 프로세스 지정 변동(process-dictated variation)은 BPSG 재료의 에칭 속도의 제어되지 않은 변화를 초래할 수 있다. 그러나, 확산 장벽이 존재하지 않는 경우, 도입된 도펀트의 확산 경향의 증가는 또한 BPSG 아래에 놓인 층 또는 기판의 불순물 도핑에 기여할 수 있다. 이것은 부품의 전기적 특성 변수의 변화 및 증가된 변동(예컨대, 웨이퍼/웨이퍼 또는 배치(batch)/배치로부터의 풀인 전압(pull-in voltage)의 표준 편차 증가)을 초래할 수 있다.
개공된 구조체를 습식 화학적 자유 에칭하는 경우 고정된 시간의 에칭이 기본사항으로 취해졌다면, 본 명세서에서 설명된 바와 같이 예컨대, 유전체 BPSG 재료의 에칭 속도의 제어되지 않은 변동은, 이에 대응하여 구성된 라이너 층(108) 또는 이에 대응하여 수행된 방법이 없다면, 불완전한 자유 에칭을 야기하며 또한 대응하는 구조체 상에(예컨대, 2개의 층(102, 106) 사이)에 잔류할 수 있고 전체 부품의 무결성 및 신뢰성에 악영향을 미칠 수 있는 잔류물의 형성을 초래할 수 있다.
잔류물이 MEMS의 개공된 카운터 전극(예컨대, 개구부(106h)를 갖는 제 2 층(106)) 아래에 남아 있다면, 이들 잔유물은 MEMS의 무결성을 상당히 최소화하는 데 기여할 수 있는데, 그 이유는 이들 잔유물은 멤브레인의 균열 및 두 구조체 요소(예컨대, 2개의 층(102, 106))의 가능한 접착을 발생시킬 수 있는 소위 핫 스팟으로서 기능을 할 수 있기 때문이다.
그러나, 얇은 SiOx 층의 형성 또는 변색도 또한, 시스템 웨이퍼의 최종 광학 검사 동안의 결함의 형성 및 이에 따른 수율의 손실을 초래하는 부가적인 현상이다. 전술한 층의 형성은 일반적으로 제어되지 않는 방식으로 진행되거나 BPSG 층의 증착 조건, 예컨대, 도펀트의 공급 및 농도에 크게 의존한다. 이와 같이, 증착의 약간의 변화는 원하지 않는 결함의 형성을 초래할 수 있다.
다양한 실시예에 따라, 도핑된 커버 층(110)의 전술한 악영향은, 대응하는 구성의 라이너 층(108) 및 설명된 방법에 의해 방지되거나 또는 적어도 감소될 수 있다.
커버 층(110)은 또한 비도핑 산화물 재료로 형성될 수 있지만, 이는 (예컨대, 전기 접촉 동안) 추가 프로세스 시퀀스에서 구조체 생성에 바람직하지 않은 영향을 줄 수 있다. 다양한 실시예에 따르면, 작은 층 두께(108d), 예컨대 50nm 미만의 층 두께, 예컨대 5nm 내지 50nm의 층 두께, 또는 10nm 내지 40nm의 층 두께를 갖는 비도핑 산화물 재료로부터 라이너 층(108)을 형성하는 것이 유리할 수 있다(예컨대, 도 4b 참조). 다양한 실시예에 따라, 라이너 층(108)의 층 두께(108d)는, 라이너 층(108)이 배치되는 지지체의 각 표면(예컨대, 개구부(106h)의 벽 또는 제 2 층(106)의 상부면(106a))에 수직으로 측정될 수 있다.
다양한 실시예에 따라, 커버 층(110)은 라이너 층(108)보다 두꺼운 층 두께(110d)를 가질 수 있다. 커버 층(110)의 층 두께(110d)는 예컨대 지지체에 수직으로(예컨대, 아래에 있는 라이너 층(108)의 표면에 수직으로) 측정될 수 있다.
도 1d에 도시된 바와 같이, 예컨대, 커버 층(110)이 적어도 하나의 개구부(106h)로부터 완전히 제거되기 전에, 라이너 층(108)이 적어도 하나의 개구부(106h)로부터 완전히 제거되는 방식으로 습식 화학적 에칭(100d-1)이 수행될 수 있다. 예시적으로, 희생층(104)의 방향으로 커버 층(110)의 나머지 부분(110r)과 제 2 층(106) 사이에서 연장하는 채널(또는 갭 또는 캐비티)(108g)이 라이너 층(108)을 따라 형성된다.
전술한 채널(108g)을 통해, 희생층(104)은 습식 화학적 에칭(100d-2)에 의해 이미 부분적으로 제거되었을 수 있는데, 즉, 예컨대 도 1e에 도시된 바와 같이, 커버 층(110)이 개구부(106h)로부터 완전히 제거되기 전에 개구부(106h) 아래의 희생층(104) 내에 적어도 하나의 캐비티(104g)가 형성된다.
예시적으로, 희생층(104)은 커버 층(110)이 적어도 하나의 개구부(106h)로부터 완전히 제거되기 전에 적어도 부분적으로 제거될 수 있다. 이는 적어도 하나의 개구부(106h) 아래에서 희생층(104)의 잔류물 없는 제거(residue-free removal)를 지원하거나 보장한다.
예컨대 도 1f 및 또한 도 2c에 개략적 측면도 또는 단면도로 도시된 바와 같이, 습식 화학적 에칭(100d(100d-1 내지 100d3)) 동안 희생층(104)을 제거함으로써, 2개의 층(102, 106) 사이에 캐비티(104g)가 형성될 수 있다. 이 경우, 제 1 층(102)의 표면 섹션(102a) 및 제 2 층(106)의 표면 섹션(106b)은 개구부(106h) 아래의 영역 및 복수의 개구부(106h) 아래 및 이들 사이의 영역에서 각각 노출된다.
습식 화학적 에칭(100d-1 내지 100d-3) 후에, 라이너 층(108) 및 커버 층(110)은 적어도 하나의 개구부(106h)로부터 완전히 제거될 수 있다. 희생층(104) 역시 적어도 하나의 개구부(106h) 아래의 영역에서 완전히 제거될 수 있다.
동시에, 각각의 개구부(106h)의 내벽(106w)은 희생층(104)을 따라 깨끗하게 에칭된다.
위에서 예시되고 설명된 바와 같이, 층 구조체(100)를 처리하는 방법은, 100b에서 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하는 단계와, 100c에서 적어도 하나의 개구부(106h)로 적어도 부분적으로 연장하는 커버 층(110)을 라이너 층(108) 위에 형성하는 단계와, 100d(또는 100d-1, 100d-2, 100d-3)에서 커버 층(110), 라이너 층(108) 및 희생층(104)을 에칭액에 의해 습식 화학 에칭하는 단계를 포함할 수 있는데, 에칭액은 커버 층(110)보다 전술한 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는다.
다양한 실시예에 따라, 방법은 층 구조체(100)를 형성하는 단계(100a)를 더 포함할 수 있는데, 층 구조체(100)는 전술한 바와 같이 상응하게 구성된다.
층 구조체(100)를 형성하는 단계는, 예컨대, 제 1 층(102) 위에 희생층(104)을 증착한 다음, 희생층(104) 위에(예컨대, 바로 위에) 제 2 층(106)을 증착하는 단계를 포함할 수 있다. 또한, 층 구조체(100)를 형성하는 방법은, 제 2 층(106) 내에 하나의 개구부(106h) 또는 복수의 개구부(106h)를 형성하기 위한 구조화(structuring)를 포함할 수 있는데, 개구부(들)(106h)는 희생층(104)을 군데 군데 노출시킨다.
다양한 실시예에 따라, 층 구조체(100)는, 예컨대 제 2 층(106) 또는 양 층(102, 106)이 희생층(104)에서 생성된 캐비티(104g)와 측 방향으로 나란히 접촉될 수 있도록, 서로 측방향으로 나란한 구조체 영역(100s) 및 접촉 영역(100k)을 포함할 수 있다. 이 경우, 라이너 층(108) 및 커버 층(110)은 접촉 영역(100k)에서 제 2 층(106) 위에 배치된다.
도 2b 및 도 2c에 도시된 바와 같이, 층 구조체(100)는 마스크(212)에 의해 구조화될 수 있는데, 마스크(212)는 커버 층(110)을 부분적으로 덮고 구조체 영역(100s)은 전술한 것처럼 습식 화학적 에칭(100d)을 위해 노출된다. 다양한 실시예에 따라, 마스크는 리소그래피 패터닝된 레지스트 층일 수 있다.
도 3은 다양한 실시예에 따른, 처리 후의 층 구조체(100)를 개략적 측면도 또는 단면도로 도시한다.
다양한 실시예에 따라, 제 2 층(106)은 예컨대 복수의 플라이(ply), 예컨대 2개의 플라이를 갖는 다중 층으로 구성될 수 있다. 이 경우, 제 2 층(106)은 제 1 층 플라이(306a)와 제 1 층 플라이(306a) 위에 배치된 제 2 층 플라이(306b)를 포함할 수 있다. 다양한 실시예에 따라, 제 1 층 플라이(306a)는 질화물, 예컨대 실리콘 질화물을 포함할 수 있다. 다양한 실시예들에 따라, 제 2 층 플라이(306b)는 반도체 재료, 예컨대, 실리콘, GaAs, SiC 등을 포함할 수 있다. 이 경우, 제 2 층 플라이(306b)는 제 1 층 플라이(306a)보다 더 두꺼운 층 두께를 가질 수 있다.
또한, 마스크(212)와 커버 층(110) 사이에 보호 층(312)이 형성될 수 있다. 보호 층(312)은 질화물, 예컨대 실리콘 질화물을 포함할 수 있다.
도 4a는 다양한 실시예들에 따른, 층 구조체(100)의 접촉 영역(100k)을 개략적인 측면도 또는 단면도로 도시한다. 예로서, 접촉 영역(100k)은 마이크로 전자 기계 컴포넌트(400)의 일부일 수 있다.
다양한 실시예에 따라서, 마이크로 전자 기계 컴포넌트(400)는 제 1 층(102) 및 제 1 층 상에 배치된 제 2 층(106)을 포함할 수 있고, 여기서, 예컨대, 전술된 바와 같이 캐비티(104g)가 두 층(102, 106) 사이의 층 구조체(100)의 구조 영역(100s) 내에 제공된다. 이 경우, 제 2 층(106)은, 예컨대, 도 4a 및 도 4b에 도시된 바와 같이, 층 구조체(100)의 접촉 영역(100k)에 전기적으로 접촉될 수 있다.
다양한 실시예에 따르면, 마이크로 전자 기계 컴포넌트(400)는 접촉 영역(100k)에 제 2 층(106) 상에 배치된 라이너 층(108)을 포함할 수 있다. 또한, 마이크로 전자 기계 컴포넌트(400)는 접촉 영역(100k)에서 라이너 층(108) 상에 배치되는 커버 층(110)을 포함할 수 있다. 라이너 층(108) 및 커버 층(110)의 구성은, 예컨대, 전술한 바와 같이 구현될 수 있다.
다양한 실시예에 따라서, 라이너 층(108)은 50nm 미만의 층 두께를 갖는, 예컨대, 약 5nm 내지 약 50nm 범위의 층 두께, 예컨대, 약 5nm 내지 약 40nm 범위의 층 두께, 예컨대, 약 5nm 내지 약 30nm 범위의 층 두께를 갖는, 도핑되지 않은 산화물 재료를 포함할 수 있다. 커버 층(110)은, 예컨대, 도핑된 산화물 재료를 포함할 수 있다. 커버 층(110)은, 예컨대, 라이너 층(108)보다 두꺼운 층 두께를 가질 수 있다.
다양한 실시예에 따라서, 접촉 구멍(424)은 제 2 층(106)의 표면 섹션(406a)에 전기적으로 접촉하기 위해 라이너 층(108) 및 커버 층(110)을 거쳐 제 2 층(106)까지 연장될 수 있다. 다양한 실시예들에 따라, 접촉 구멍(424)은 경사진(beveled) 내벽(424w)(측벽 또는 내주 벽이라고도 함)을 가질 수 있다.
다양한 실시예들에 따라, 커버 층(110), 접촉 구멍(424)의 내벽(424w) 및 제 2 층(106)의 표면 섹션(406a)을 부분적으로 또는 완전히 덮는 전기 도전성 확장 장벽 층(414)이 형성될 수 있다. 다양한 실시예들에 따라, 확산 장벽 층(414) 상에 배치 된 금속 층(416)은 접촉 구멍(424)을 통해 제 2 층(106)에 접촉하는 데 사용될 수 있다.
도 4b는 다양한 실시예들에 따라 접촉 구멍(424)의 내벽(424w)의 영역에서의 마이크로 전자 기계 컴포넌트(400)의 개략적인 상세도를 도시한다.
다양한 실시예들에 따라, 커버 층(110)은 접촉 구멍(424)의 일부를 형성하는 경사진 측면(110w)을 가질 수 있다. 또한, 라이너 층(108)은 접촉 구멍(424)의 추가 부분을 형성하는 측면(108w)을 가질 수 있다. 라이너 층(108)이 매우 얇게 제조됨으로써, 접촉 구멍(424)에서 라이너 층(108)과 커버 층(110) 사이의 경계 영역(411)에서 확산 장벽 층(414)이 찢어지는 것을 방지할 수 있고, 이로써 확산 장벽 층(414) 상에 배치된 금속 층(416)의 재료가 제 2 층(106)으로 확산하거나 제 2 층(106)의 재료에 화학적으로 결합할 수 없도록 한다.
라이너 층(108)의 얇은 층 두께 때문에 커버 층(110)이 라이너 층(108) 내로 언더컷팅(undercutting)하는 것이 실질적으로 방지될 수 있거나 수용 가능한 범위 내에서 유지될 수 있기 때문에 확산 장벽 층(414)은 본질적으로 찢어지는 것이 방지될 수 있다.
다양한 실시예에 따라서, 제 2 층(106)은 실리콘을 포함할 수 있다. 제 2 층(106)과 접촉하기 위한 금속 층(416)은 제 2 층(106)의 실리콘과 반응하여 금속 규화물(예컨대, 금 규화물)을 형성하는 금속(예컨대, 금)을 포함할 수 있다. 이 경우, 확산 장벽 층(414)은 금속 층(416)의 금속이 제 2 층(106)으로 확산하는 것을 실질적으로 방지하고 제 2 층(106) 및 금속 층(416)과 비교하여 화학적으로 안정한 재료(예컨대, 티타늄 및/또는 백금)를 포함할 수 있다.
다양한 실시예에 따라서, 라이너 층(108)은 전술한 바와 같이 도핑되지 않은 실리콘 산화물을 포함할 수 있고, 커버 층은 전술한 바와 같이 도핑된 실리콘 산화물(예컨대, BPSG)을 포함할 수 있다.
다양한 실시예들에 따라, 본원에 설명된 방법은 MEMS 및 전기 컴포넌트 구조체 둘 모두를 생산하는 동안 다양한 신뢰성 및 결함 밀도 문제를 제거하기 위한 가능성을 설명한다.
이 경우, 산화물 라이너(108)가 BPSG 층(110) 아래에 증착되는 유전체 층 스택을 사용하는 것이 가능하며, 산화물 라이너는, 예컨대, 기본 기판/컴포넌트 내로(예컨대, 층(102, 106) 내로) 가능한 도펀트의 확산 멈춤부의 기능 및 자유 개공된 MEMS 구조체(106, 106h)를 에칭하는 과정에서 에칭 가속기(에칭 촉진제)의 기능 둘 모두를 수행한다.
다양한 실시예에 따라서, 광학적 결함(예컨대, 변색) 및 물리적 결함(예컨대, SiOx 층과 같은 잔류물)의 제거(또는 적어도 감소)는 산화물 라이너(108)의 구현에 의해 실현될 수 있고, 산화물 라이너(108)는 컴포넌트에 부정적인 영향을 거의 미치지 않도록 배치된다. 산화물 라이너(108)는 접촉 구멍 등에 특징적인 에칭 에지를 형성한다.
다양한 실시예들에 따라, 컴포넌트 구조체 내의 BPSG 커버 층(110)은 중간 산화물 또는 평탄화 재료로서 기능할 수 있다. 산화물 라이너(108)는 BPSG 증착 이전에 증착될 수 있다.
다양한 실시예에 따라서, 제 1 층(102)은, 예컨대, Si 기판, Ge 기판, GaAs 기판, Si/Ge 기판, SiC 기판, GaN 기판, 또는 일부 다른 III 또는 V 반도체 기판일 수 있다.
산화물 라이너(108)(예컨대, 도핑되지 않은 산화물을 포함하거나 도핑되지 않은 산화물로 구성됨)의 증착은, 예컨대, 약 10nm 내지 약 300nm의 범위, 또는 약 5nm 내지 약 50nm의 범위, 또는 약 5nm 내지 약 30nm 범위 내의 층 두께로 BPSG 증착 전에 수행된다.
라이너 상의 BPSG(boron (B) and phosphorus (P)-doped silicon oxide) 층의 증착(즉, 증착하는 것)은, 예컨대, 약 100nm 내지 약 20㎛ 범위 내의 층 두께로 수행될 수 있다. BPSG 층의 증착 후에, BPSG 층의 플로잉(flowing)/어닐링(anneal)이 수행될 수 있다.
다양한 실시예에 따라서, 라이너 층(108) 및 커버 층(110)의 증착은 CVD 방법(예컨대, PE-CVD, LP-CVD, SA-CVD, AP-CVD, 또는 HDP-CVD)에 의해 수행될 수 있다. 다양한 실시예에 따라서, 라이너 층(108)은 도핑되지 않은 산화물, 예컨대, SiOx(여기서, 0<x≤2)을 포함할 수 있다.
다양한 실시예에 따르면, 산화물 라이너(108)는 LP-CVD TEOS 라이너일 수 있다. 산화물 라이너(108)는 전형적인 도펀트 및 도펀트 농도에 대한 확산 장벽 및 개공된 자유 구조물을 에칭하는 과정에서의 에칭 촉진제 모두로서 기능한다. 대안 적으로, BPSG 대신에, 예컨대 약 100nm 내지 약 20㎛ 범위의 층 두께를 갖는 BSG 또는 PSG를 사용할 수도 있다.
다양한 실시예에 따르면, 산화물 라이너(108)의 구현예와, 신뢰성 및 결함 밀도에 대한 그 영향이 MEMS 구조물(예컨대, 마이크 구조물)의 예에 기초하여 설명된다. 언급된 예시적인 개략도는 단지 기본 원리를 설명하기 위한 것으로, 상기 기본 원리를 이해하는 데 필요한 구성 요소 구조물 또는 방법적 단계만을 도시한다. 도면에 나타낸 구조물은 반드시 실제 축척인 것은 아니다.
다양한 실시예에 따르면, 여기에 기술된 산화물 라이너(108)의 용도는 순수한 전기적 구성 요소의 생산에도 사용될 수 있다.
본 명세서에서 설명된 라이너 층(108)은 예컨대, 공정에서 BPSG의 유동 특성을 변경하지 않고, 구체적으로 BPSG 커버 층(110)의 어닐링/유동 동안, 커버 층(110)으로부터의 도펀트의 가능한 확산을 방지하는 기능을 갖는다.
따라서, 예컨대, 하부의 층들 또는 하부의 기판 상에 도펀트를 외부 확산시킬 수 있는 부정적인 영향이 제거되거나, 또는 적어도 감소될 수 있다(예컨대, 전기적 파라미터의 균질성이 결과적으로 개선된다). 또한, 라이너 층(108)은 커버 층(110)에 비해 높은 에칭 속도 때문에 에칭 촉진제로서 예시적으로 작용한다. 커버 층(110)(예컨대, BPSG 커버 층)을 습식 화학 에칭하는 과정(예컨대, HF-기반 에칭액을 사용함)에서, 라이너 층(108)은 보다 신속하게 제거된다. 이는 커버 층(110)의 이른 측 방향 에칭을 가능하게 하고 하부 층(예컨대, 희생층(104))의 이른 에칭을 보장한다.
도 1a 내지 도 3은 각각 유전체 층 스택 내의 산화물 라이너(108)의 위치를 나타내고, 또한 MEMS 구조물 내의 BPSG 및 다른 산화물을 습식 화학 에칭하는 경우의 에칭 촉진제로서의 이의 기능을 도시한다.
다양한 실시예에 따르면, 라이너 층(108)으로 인해, 습식 화학 에칭이 산화물 라이너(108)에 도달하자마자 개공된 구조물을 습식 화학 자유 에칭하는 과정에서 측면 및 수직 액세스가 생성된다. 이는 커버 층(110)에 대한 라이너 산화물(108)의 에칭 속도가 증가함으로 인한 것이다. 결과적으로, 개공된 구조물조차도 잔류물없이 자유 에칭될 수 있고, 예컨대, 희생층(104)의 재료가 제거될 수 있다.
다양한 실시예에 따르면, 제 2 층(106)은 MEMS 구조물의 일부를 형성한다. 제 2 층(106)의 섹션은 예컨대 제 2 층(106) 아래에 제조된 캐비티(104g)에 의해 제거되고, 제 2 층(106)의 제거된 부분은 측 방향으로 유지된다(다시 말하면 클램핑-인된다). 이 경우, 클램핑-인 영역에서의 노치 형성은 라이너 산화물의 더 높은 에칭 속도의 특징일 수 있고, 그 결과 (커버 층(110) 아래의) 측 방향 언더컷이 생성된다.
산화물 라이너(108)는 다양한 실시예에 따라, 도펀트의 외부 확산을 방지하고 따라서 하부 층 또는 기판 재료의 도핑을 방지하기에 충분한 두께로 형성될 수있다. 이 경우, 확산 장벽으로서 기능하기 위해 산화물 층(108)에 필요한 두께는 일반적으로 (예컨대, BPSG 재료의) 커버 층(110)의 도펀트 농도에 의존한다. 예컨대, 5% 인 및 4% 붕소의 전형적인 농도 값으로, 산화물 라이너(108)는 10nm의 최소 두께를 가질 수 있다. 동시에, 산화물 층(108)의 두께는 자유 개공 구조물을 에칭하는 과정에서 작용하는 모세관 힘을 지지한다.
다양한 실시예에 따르면, 라이너 층(108) 및 커버 층(110)은 인-시튜(in-situ) 증착을 사용하여, 즉 동일 코팅 장치 내에서 예시적으로 제조될 수 있으며, 비도핑 산화물 라이너(108)는 동일한 방법으로 커버 층(110)의 BPSG 증착 직전에 USG로서 증착된다.
다양한 실시예에 따르면, 산화물 라이너(108)는 이러한 목적에 필요한 공정 온도가 부품에 허용되는 경우, 열적 방법(예컨대, Si의 산화)을 사용하여 지지체(예컨대, 기판 또는 층) 상에 직접 생성될 수 있다. 대안으로서, BPSG 대신 BSG 또는 PSG가 사용될 수도 있다.
다양한 실시예에 따르면, 라이너 층(108)은 LP-CVD 증착에 의해 구현될 수 있으며, 이는 예컨대 PE-CVD 및 SA-CVD 증착과 같은 방법에 비해서, 매우 얇은 산화물 층(예컨대, 5nm 내지 50nm의 층 두께를 갖는 산화물 층)의 재생 가능한 증착도 가능하게 한다.
순수한 산화물의 대안으로서 또는 추가적으로, 예컨대 확산 멈춤부로서 Si3N4 또는 SiON과 같은 다른 라이너 재료를 사용할 수도 있다. 층 스택(예컨대, 소위 ONO 층 스택 -> 산화물/질화물/산화물)이 또한 고려될 수 있다. 그러나, 이러한 경우에, 일종의 에칭 촉진제로서 작용하는 라이너의 장점은 감소되거나 심지어 생략될 수 있는데, 이는 일반적으로 이러한 재료가 HF 기반 용액에서 보다 낮은 에칭 속도를 갖기 때문이다.
다양한 실시예에 따르면, 실리콘의 이산화물 및 수소화물(예, SiH4), 붕소의 이산화물 및 수소화물(B2H6) 및 인의 이산화물 및 수소화물(PH3)의 혼합물을 포함하는 BPSG가 CVD 증착에서 전구체로서 생성될 수 있다. 다양한 실시예에 따르면, POCl3, 산소(O2) 및 질소(N2)의 혼합물을 포함하는 PSG가 CVD 증착에서 전구체로서 생성될 수 있다. 다양한 실시예에 따르면, USG는 저온에서 CVD에 의해 증착될 수 있다.
다양한 실시예에 따르면, 에칭 특성을 일정하게 유지하기 위해 플루오르화 암모늄(NH4F)으로 버퍼된 HF 용액이 에칭액으로서 사용될 수 있다. 동시에, 레지스트 마스크 아래의 크리핑 등을 회피하거나 줄일 수 있다.
라이너 층(108) 및 커버 층(110)의 각각의 에칭 속도는, 예컨대 사용된 산화물의 불투과성 및 화학량론에 좌우될 수 있다. 도핑된 산화물의 경우, 불순물 원자의 유형은 에칭 속도에 결정적이다. 에칭 속도는 예컨대, 고 붕소 도핑의 경우에 감소하고 및 인 도핑의 경우에 증가한다. HF-기반 에칭액은 실온(예컨대, 25℃)에서 실질적으로 공격받지 않는 순수한 실리콘에 대해 선택적이다. 또한, 화학적으로 중성인 습윤제(예컨대, 불소-탄소 화합물을 포함함)가 예컨대 에칭액에 추가될 수 있다.
도 4b에 도시된 바와 같이, 라이너 층(108)의 에칭 속도가 증가되면 접촉 영역(100k)에서 측 방향 언더컷을 증가시키고, 이에 따라 접촉 구멍(424) 내에 네거티브 측벽(108w)을 형성시킨다. 이는, 라이너 층(108)이 너무 두꺼우면(예컨대, 50nm보다 두꺼운 층 두께를 가짐), (예컨대, Ti/Pt) 확산 장벽(414)이 방해받을 수 있다. 금속층(416)(예컨대, 본드 메탈)과 제 2 층(106)(예컨대, 실리콘 또는 폴리실리콘으로 이루어짐) 사이의 직접적인 접촉은 재료의 합금화 및 접촉 영역의 약화 위험을 수반한다.
도 5는 다양한 실시예에 따른, 층 구조체(예컨대, MEMS 구조체를 처리하기 위한)를 처리하기 위한 방법(500)을 개략적인 흐름도로 도시한다. 이 방법(500)은 예컨대, 510에서, 제 1 층(102), 제 1 층(102) 상에 배치된 희생층(104), 희생층(104) 상에 배치된 제 2 층(106)을 포함하는 층 구조체(100)를 형성하고(여기서 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장됨); 520에서, 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하며; 530에서, 라이너 층(108) 상에, 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장되는 커버 층(110)을 형성하고; 540에서, 제 1 층(102)과 제 2 층(106) 사이에 캐비티(104g)를 형성하기 위해서, 커버 층(110), 라이너 층(108) 및 희생층(104)을 에칭액을 이용해서 습식 화학 에칭하며, 에칭액은 커버 층(110)보다 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는다. 다양한 실시예에 따라서, 방법(500)은 층 구조체(100)의 예를 기초로 해서 위에서 설명된 방식으로 수행될 수 있다.
이어서, 도 6a 내지 도 6c 및 도 7a 내지 도 7c는 다양한 실시예에 따른 각각의 경우에 적어도 하나의 층 구조를 포함하는 MEMS 구조체를 도시한다. 각각의 MEMS 구조체의 적어도 하나의 층 구조는 예컨대 층 구조체(100)에 대해 전술한 것과 유사한 혹은 동일한 방식으로 구성 및/또는 형성될 수 있고, 혹은 그 반대로 될 수도 있다. 다양한 실시예에 따라서, MEMS 구조체는 예컨대, 도 4a 및 도 4b와 관련하여 설명된 것과 유사한 방식의, 마이크로 전자 기계적 구성 요소일 수도 있고 혹은 마이크로 전자 기계적 구성 요소의 적어도 일부일 수도 있다.
도 6a는 다양한 실시예에 따른 MEMS 구조체(600)를 개략 단면도로 나타내고 있다. MEMS 구조체(600)는 예컨대, 층 구조체(600s)를 포함할 수 있으며, 이는 층 구조(600s)를 운반하는 캐리어 기판(620) 상에 형성된다.
캐리어 기판(620)은 예컨대 반도체 웨이퍼(예컨대, 실리콘 웨이퍼), 반도체 칩(예컨대, 실리콘 칩), 또는 다른 적절한 캐리어일 수 있다. 캐리어 기판(620)은 예컨대 약 50㎛ 내지 약 1mm의 범위의 두께를 가질 수 있다.
캐리어 기판(620)은 예컨대 개구부(620d)를 포함할 수 있으며, 그 위에는, 층 구조체(600s)가 전술한 설명과 유사하게 배치 혹은 형성될 수 있다. 개구부(620d) 위에 층 구조체(600s)를 형성하기 위해서, 예컨대 보조 층(610)이 사용될 수 있으며, 이는 캐리어 기판(620)과 층 구조체(600s) 사이에 배치될 수 있다. 보조 층(610)의 층 두께는 예컨대, 100nm 내지 3㎛의 범위일 수 있다. 보조 층(610)은 예컨대, 희생층으로 구성될 수 있으며, 환언하면 희생층은 이후 시점에 층 구조체(600s)의 일부가 액세스할 수 있도록 적어도 부분적으로 제거될 수 있다(예컨대, 도 6b 참조). 보조 층(610)은 예컨대, LPCVD TEOS 층 등의 실리콘 산화물 층과 같은 산화물 층이 될 수 있다.
다양한 실시예에 따라, MEMS 구조체(600)의 층 구조체(600s)는 예컨대, 제 1 층(102)(예컨대, 멤브레인 층), 제 1 층(102) 상에 배치된 희생층(104), 및 희생층(104) 상에 배치된 제 2 층(106)(예컨대, 전극 층)을 포함할 수 있다. 제 2 층(106)은 예컨대, 전술한 바와 같이 적어도 하나의 개구부(106h)를 포함할 수 있으며, 여기서 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장된다. 또한 층 구조체(600s)는 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 포함할 수 있다. 또한, 층 구조체(600s)는 라이너 층(108) 상에 배치된 커버 층(110)을 포함할 수 있으며, 여기서 커버 층(110)은 적어도 하나의 개구부(106h)로 적어도 부분적으로 연장된다. 라이너 층(108)은, 다양한 실시예에 따라서, 적어도 하나의 개구부(106h)의 내벽(106w) 이외에 희생층(104) 중 개구부(106h)를 향해 노출되는 부분을 덮을 수도 있다(예컨대, 도 1c 및 도 2b 참조).
층 구조체(600s)의 제 1 층(102)은 예컨대, 멤브레인 층이 될 수 있다. 이 경우, MEMS 구조체(600)는 마이크 구조 또는 마이크 구조의 일부가 될 수 있다. 이 경우, 멤브레인 층은, 예컨대 희생층(104) 및 보조 층(610)이 부분적으로 제거됨으로써, 적어도 부분적으로 예컨대 양쪽 측면에서 노출될 수도 있다. 이 경우, 커버 층(110) 및 라이너 층(108)은 전술한 바와 같이 부분적으로 제거될 수도 있다.
도 6b는, 다양한 실시예에 따른, 제 1 층(102)(예컨대, 멤브레인 층)이 적어도 부분적으로 노출된 이후의 도 6a에 예시적으로 도시된 MEMS 구조체(600)를, 개략 단면도로 나타내고 있다. 이 경우, 전술한 것과 유사한 또는 동일한 방식으로 캐비티(104g)가 형성될 수 있다. 또한, 보조 층(610)이 예컨대, 에칭에 의해 적어도 부분적으로 제거되어서, 제 1 층(102)의 적어도 일부가 양 측면에서 노출되게 할 수도 있다.
멤브레인 층의 진동은 예컨대, 제 2 층(106)에 대한 그 위치 변화로부터 판별될 수 있다. 제 2 층(106)은 예컨대, 전극층(개공된 이면판이라고도 함)으로서 구성될 수 있으며, 예컨대 전기 전도성 재료를 포함할 수 있다. 다양한 실시예에 따라서, 제 1 층(102) 및 제 2 층(106)은 모두 전기적으로 접촉될 수 있다(도 4a 및 도 4b 참조). 예시적으로, 용량성 마이크 구조가 형성될 수 있으며, 여기서 제 1 층(102)은 마이크 구조의 멤브레인 층으로서 기능한다.
멤브레인 층(102)은 예컨대 약 0.1㎛ 내지 약 10㎛ 범위, 예컨대 약 0.1㎛ 내지 약 2㎛의 범위, 예컨대 약 0.1㎛ 내지 약 0.5㎛의 범위의 층 두께를 가질 수 있다.
다양한 실시예에 따라서, 제 2 층(106)은 다수층으로 구성될 수 있으며, 예컨대 이 다수층은 2개의 전기 절연층들 사이에 배치된 전기 전도층을 포함할 수 있다.
도 6c는 다양한 실시예에 따른 MEMS 구조체(600)를 개략 단면도로 나타내고 있다. 이 경우, MEMS 구조체(600)의 각 층(102, 106)은 금속화 구조체(600m)에 의해 전기적으로 접촉될 수 있다. 다양한 실시예에 따라서, 제 1 층(102)은 제 1 접촉 구조체(612)에 의해 접촉될 수 있다. 나아가, 제 2 층(106)은 제 2 접촉 구조체(616)에 의해 접촉될 수 있다.
다양한 실시예에 따라서, 캐리어 기판(620)은 또한 추가 접촉 구조체(636)에 의해 전기적으로 접촉될 수 있다.
도 7a는 다양한 실시예에 따른 MEMS 구조체(700)를 개략 단면도로 나타내고 있다. MEMS 구조체(700)는 예컨대, 층 구조체(700s)를 포함할 수 있으며, 이는 층 구조체(700s)를 운반하는 캐리어 기판(720) 상에 형성된다. 캐리어 기판(720)은 예컨대, 반도체 웨이퍼(예컨대, 실리콘 웨이퍼), 반도체 칩(예컨대, 실리콘 칩) 또는 일부 다른 적합한 캐리어가 될 수 있다. 캐리어 기판(720)은, 예컨대 약 50㎛ 내지 약 1mm의 범위의 두께를 가질 수 있다.
캐리어 기판(720)은 예컨대 개구부(720d)를 포함할 수 있으며, 그 위에는, 층 구조체(700s)가 배치 혹은 형성될 수 있다.
MEMS 구조체(700)의 층 구조체(700s)는 예컨대, 제 1 층(102), 제 1 층(102) 상에 배치된 제 1 희생층(104), 및 제 1 희생층(104) 상에 배치된 제 2 층(106)을 포함할 수 있으며, 여기서 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하고, 여기서 제 2 층(106)의 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 제 1 희생층(104)까지 연장된다. 또한 층 구조체(700s)는 제 2 층(106)의 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 제 1 라이너 층(108)을 포함할 수 있다. 또한, 층 구조체(700s)는 제 1 라이너 층(108) 상에 배치된 커버 층(110)을 포함할 수 있다. 이 경우 커버 층(110)은 제 2 층(106)의 적어도 하나의 개구부(106h)로 적어도 부분적으로 연장될 수 있다. 제 1 라이너 층(108)은, 다양한 실시예에 따라서, 제 2 층(106)의 적어도 하나의 개구부(106h)의 내벽(106w)에 더해서, 제 1 희생층(104) 중 개구부(106h)를 향해 노출되는 부분을 덮을 수도 있다(예컨대, 도 1c 및 도 2b 참조).
층 구조체(700s)는 그 층 순서(희생층(104)/제 2 층(106)/라이너 층(108)/커버 층(110))와 관련해서 제 1 층(102)에 대해 거울-대칭으로 구성될 수도 있다. 환언하면, 층 구조체(700s)는 제 1 층(702) 아래에 배치된 제 2 희생층(704), 제 2 희생층(704) 아래에 배치된 제 3 층(706)을 포함할 수 있고, 여기서 제 3 층(706)은 적어도 하나의 개구부(706h)를 포함하고, 적어도 하나의 개구부(706h)는 제 3 층(706)의 제 1 면(706a)으로부터 제 2 희생층(704)까지 연장된다. 나아가, 층 구조체(700s)는 제 2 라이너 층(708)을 더 포함할 수 있고, 이는 제 3 층(706)의 적어도 하나의 개구부(706h)의 적어도 하나의 내벽(706w)을 덮는다. 나아가, 층 구조체(700s)는 제 2 커버 층(710)을 더 포함할 수 있고, 이는 제 2 라이너 층(708)을 덮고, 캐리어 기판(720)과 제 2 희생층(704) 사이에 배치된다. 이 경우, 제 2 커버 층(710)은 제 3 층(706)의 적어도 하나의 개구부(706h) 내로 적어도 부분적으로 연장될 수 있다.
이 경우, 제 2 희생층(704)은 제 1 희생층(104)과 동일하거나 유사한 방식으로 구성될 수 있다. 또한, 제 3 층(706)은 제 2 층(106)과 동일하거나 유사한 방식으로 구성될 수 있다. 라이너 층(708)은 제 1 라이너 층(108)과 동일하거나 유사한 방식으로 구성될 수 있다. 나아가, 제 2 커버 층(710)은 제 1 커버 층(110)과 동일하거나 유사한 방식으로 구성될 수 있다.
층 구조체(700s)의 제 1 층(102)은 예컨대, 멤브레인 층일 수 있다. 이 경우, MEMS 구조체(700)는, 예컨대, 제 1 및 제 2 희생층(104, 704)이 부분적으로 제거됨으로써 멤브레인 층이 적어도 부분적으로 노출된 이후에, 마이크 구조 또는 마이크 구조의 일부가 될 수 있다. 이 경우, 제 1 및 제 2 커버 층(110, 720) 및 제 1 및 제 2 라이너 층(108, 708)도 적어도 부분적으로 제거될 수 있다.
도 7b는, 다양한 실시예에 따른, 제 1 층(102)(예컨대, 멤브레인 층)이 적어도 부분적으로 노출된 이후의 MEMS 구조체(700)를 개략 단면도로 나타내고 있다. 이 경우, 전술한 것과 유사한 또는 동일한 방식으로 제 1 캐비티(104g) 및 제 2 캐비티(704g)가 형성될 수 있다. 이 경우, 예컨대, 제 1 희생층(104) 및 제 2 희생층(704), 제 1 커버 층(110) 및 제 2 커버 층(720), 및 제 1 라이너 층(108) 및 제 2 라이너 층(708)은, 제 1 층(102)이 적어도 부분적으로 양측 면에서 노출되도록 예컨대, 에칭함으로써, 부분적으로 제거된다.
제 1 층(102)(예컨대, 멤브레인 층)의 진동은 예컨대, 제 2 층(106) 및/또는 제 3 층(706)에 대한 그 위치 변화로부터 판별될 수 있다. 제 2 층(106) 및/또는 제 3 층(706)은 전극층(개공된 이중 이면판이라고도 함)으로서 구성될 수 있다. 이를 위해서, 제 1 층(102), 제 2 층(106) 및 제 3 층(706)은 모두 전기적으로 접촉될 수 있다(도 4a 및 도 4b 참조). 예시적으로, 용량성 마이크 구조가 형성될 수 있으며, 여기서 제 1 층(102)은 마이크 구조의 멤브레인 층으로서 기능한다.
멤브레인 층(102)은 예컨대 약 0.1㎛ 내지 약 10㎛ 범위, 예컨대 약 0.1㎛ 내지 약 2㎛의 범위, 예컨대 약 0.1㎛ 내지 약 0.5㎛의 범위의 층 두께를 가질 수 있다.
다양한 실시예에 따라서, 제 2 층(106)은 다수층으로 구성될 수 있으며, 예컨대 이 다수층은 2개의 전기 절연층들 사이에 배치된 전기 전도층을 포함할 수 있다. 다양한 실시예에 따라서, 제 3 층(706)은 다수층으로 구성될 수 있으며, 예컨대 이 다수층은 2개의 전기 절연층들 사이에 배치된 전기 전도층을 포함할 수 있다.
다양한 실시예에 따라서, MEMS 구조체(600, 700)의 각각의 층 구조체(600s, 700s)는 서로 나란히 측방향으로 구조체 영역 및 접촉 영역을 포함할 수 있으며, 이로써 예컨대, 각각의 층(102, 106, 706)은 각각의 희생층(104, 704)에 생성된 캐비티(104g, 704g)를 따라서 측방향으로 접촉될 수 있다.
도 7c는 다양한 실시예에 따른 MEMS 구조체(700)를 개략 단면도로 나타내고 있다. 이 경우, MEMS 구조체(700)의 각 층(102, 106, 706)은 금속화 구조체(700m)에 의해 전기적으로 접촉될 수 있다. 다양한 실시예에 따라서, 제 1 층(102)은 제 1 접촉 구조체(712)에 의해 접촉될 수 있다. 나아가, 제 2 층(106)은 제 2 접촉 구조체(716)에 의해 접촉될 수 있다. 또한, 제 3 층(706)은 제 3 접촉 구조체(726)를 이용해서 접촉될 수 있다.
다양한 실시예에 따라, 캐리어 기판(720)은 또한 추가의 접촉 구조체(736)를 이용해서 전기적으로 접촉될 수도 있다.
전술한 설명 및 예시와 관련된 다양한 예의 설명을 아래에 제시한다.
예 1은 방법으로서, 이 방법은, 제 1 층(102), 제 1 층(102) 상에 배치된 희생층(104), 희생층 상에 배치된 제 2 층(106)을 포함하는 층 구조체(100)를 형성하는 단계 - 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장됨 - 와, 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하는 단계와, 라이너 층(108) 상에 커버 층(110)을 형성하는 단계 - 커버 층(110)은 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장됨 - 와, 제 1 층(102)과 제 2 층(106) 사이에 캐비티(104g)를 형성하는 목적의 에칭액을 이용해서, 커버 층(110), 라이너 층(108) 및 희생층(104)을 습식 화학 에칭하는 단계를 포함하고, 여기서 에칭액은 커버 층(110)보다 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는다.
이에 대한 대안으로서, 예 1은 캐리어를 처리하는 방법으로서, 이 방법은, 제 1 층(102), 제 1 층(102) 상에 배치된 희생층(104), 희생층 상에 배치된 제 2 층(106)을 포함하는 층 구조체(100)를 형성하는 단계 - 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장됨 - 와, 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 라이너 층(108)으로 덮는 단계와, 라이너 층(108) 상에 커버 층(110)을 형성하는 단계 - 커버 층(110)은 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장됨 - 와, 제 1 층(102)과 제 2 층(106) 사이에 캐비티(104g)를 형성하는 목적의 에칭액을 이용해서, 커버 층(110), 라이너 층(108) 및 희생층(104)을 습식 화학 에칭하는 단계를 포함하고, 여기서 에칭액은 커버 층(110)보다 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는다.
이에 대한 대안으로서, 예 1은 캐리어를 처리하는 방법으로서, 제 1 층(102), 제 1 층 상에 배치된 희생층(104), 희생층 상에 배치된 제 2 층(106)을 포함하는 층 구조체(100)를 형성하는 단계 - 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장됨 - 와, 제 1 재료를 포함하며 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 증착하는 단계와, 라이너 층(108) 상에 커버 층(110)을 증착하는 단계 - 커버 층(110)은 제 2 재료를 포함하고 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장됨 - 와, 제 1 층(102)과 제 2 층(106) 사이에 캐비티(104g)를 형성하는 목적의 에칭액을 이용해서, 커버 층(110), 라이너 층(108) 및 희생층(104)을 습식 화학 에칭하는 단계를 포함하고, 여기서 에칭액은 제 2 재료보다 제 1 재료에 대해 더 큰 에칭 속도를 갖는다.
층 구조체(100)의 전술한 제 1 층(102) 및 제 2 층(106)은 예컨대, 공통 캐리어의 제 1 층(102) 및 제 2 층(106)가 될 수 있다. 층 구조체(100)의 전술한 제 1 층(102) 및 제 2 층(106)은 예컨대, 마이크 구조체 혹은 다른 압력 센서 구조체의 공통 MEMS 구조의 제 1 층(102) 및 제 2 층(106)이 될 수 있다.
예 1은 층 구조체(100)를 처리하는 방법으로서, 층 구조체(100)는 제 1 층(102), 제 1 층(102) 상에 배치된 희생층(104), 희생층(104) 상에 배치된 제 2 층(106)을 포함하고, 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 적어도 하나의 개구부(106h)는 제 2 층(106)의 제 1 면(106a)으로부터 희생층(104)까지 연장되고, 이 방법은, 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하는 단계와, 라이너 층(108) 상에 커버 층(110)을 형성하는 단계 - 커버 층(110)은 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장됨 - 와, 커버 층(110), 라이너 층(108) 및 희생층(104)을 에칭액을 이용해서 습식 화학 에칭하는 단계를 포함하고, 에칭액은 커버 층(110)보다 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는 것이다.
예 2에서, 예 1에 따른 방법은 선택적으로, 습식 화학 에칭하는 단계는, 커버 층(110)이 적어도 하나의 개구부(106h)로부터 완전히 제거되기 전에, 적어도 하나의 개구부(106h)로부터 라이너 층(108)을 완전히 제거하고 희생층(104)을 적어도 부분적으로 제거하는 단계를 더 포함하는 점을 포함할 수 있다.
예 3에서, 예 1 또는 예 2에 따른 방법은 선택적으로, 습식 화학 에칭하는 단계는, 라이너 층(108) 및 커버 층(110)을 적어도 하나의 개구부(106h)로부터 완전히 제거하는 단계와, 적어도 하나의 개구부(106h) 아래의 영역에서 희생층(104)을 완전히 제거하는 단계를 포함하는 점을 포함할 수 있다.
예 4에서, 예 1 내지 예 3 중 어느 하나에 따른 방법은 선택적으로, 습식 화학 에칭하는 단계는, 제 1 층(102)과 제 2 층(106) 사이에 캐비티(104g)를 형성하는 단계를 포함하고, 제 1 층(102)의 표면 섹션(102a) 및 제 2 층(106)의 표면 섹션(106b)이 노출되는 점을 포함할 수 있다.
예 5에서, 예 1 내지 예 4 중 어느 하나에 따른 방법은 선택적으로, 라이너 층(108)을 형성하는 단계는, 라이너 층(108)이 적어도 하나의 개구부(106h) 밖의 영역에서 적어도 부분적으로 제 2 층(106) 상에 더 배치되는 방식으로 수행되고, 라이너 층(108) 상에 커버 층(110)을 형성하는 단계는, 커버 층(110)이 적어도 하나의 개구부(106h) 밖의 영역에서 라이너 층(108) 상에 배치되는 방식으로 수행되는 점을 포함할 수 있다.
예 6에서, 예 1 내지 예 5 중 어느 하나에 따른 방법은 선택적으로, 라이너 층(108)은 비도핑 산화물 재료, 바람직하게는 비도핑 실리콘 산화물을 포함하고, 커버 층(110)은 도핑된 산화물 재료, 바람직하게는 도핑된 실리콘 산화물을 포함하는 점을 포함할 수 있다.
예 7에서, 예 1 내지 예 6 중 어느 하나에 따른 방법은 선택적으로, 커버 층(110)은 인-도핑된 산화물 재료, 바람직하게는 인-도핑된 실리콘 산화물을 포함하거나, 혹은 커버 층(110)은 산화물 재료, 바람직하게는 붕소 및 인으로 도핑된 실리콘 산화물을 포함하는 점을 포함할 수 있다.
예 8에서, 예 1 내지 예 7 중 어느 하나에 따른 방법은 선택적으로, 에칭액은 플루오르화 수소산계 에칭액인 점을 포함할 수 있다.
예 9에서, 예 1 내지 예 8 중 어느 하나에 따른 방법은 선택적으로, 제 1 층(102)은 및/또는 제 2 층(106)은 반도체 재료, 바람직하게는 실리콘을 포함하는 점을 포함할 수 있다.
예 10에서, 예 1 내지 예 9 중 어느 하나에 따른 방법은 선택적으로, 커버 층(110)은 라이너 층(108)보다 두꺼운 두께를 갖는 점을 포함할 수 있다.
예 11에서, 예 1 내지 예 10 중 어느 하나에 따른 방법은 선택적으로, 제 1 층(102)은 단결정 실리콘을 포함하거나 단결정 실리콘으로 구성되고, 제 2 층(106)은 다결정 실리콘을 포함하거나 다결정 실리콘으로 구성되는 점을 포함할 수 있다.
예 12에서, 예 1 내지 예 11 중 어느 하나에 따른 방법은 선택적으로, 제 2 층(106)은 제 1 층 플라이(306a) 및 이 제 1 층 플라이(306a) 상에 배치된 제 2 층 플라이(306b)를 포함하고, 제 1 층 플라이(306a)는 실리콘 질화물을 포함하며, 제 2 층 플라이(306b)는 반도체 재료, 바람직하게는 실리콘 또는 폴리 실리콘을 포함하는 점을 포함할 수 있다.
예 13은 층 구조체(100)를 마이크로 전자 기계 컴포넌트(400)로서, 이는, 제 1 층(102) 및 제 1 층(102) 상에 배치된 제 2 층(106) - 2개의 층(102, 106) 사이에는 캐비티(104g)가 마련되고, 제 2 층(106)은 접촉 영역(100k)을 포함함 - 과, 제 2 층(106) 상의 접촉 영역(100k)에 배치된 라이너 층(108) - 라이너 층(108)은 비도핑 산화물 재료를 포함하고 라이너 층(108)은 50nm 미만(예컨대, 40nm 미만 혹은 30nm 미만)의 층 두께를 가짐 - 과, 라이너 층(108) 상에서 접촉 영역(100k)에 배치된 커버 층(110) - 커버 층(110)은 도핑된 산화물 재료를 포함하고, 커버 층(110)은 라이너 층(108)보다 두꺼운 층 두께를 가지며, 접촉 구멍(424)이 제 2 층(106)의 표면 섹션(406a)과 접촉하도록 라이너 층(108)과 커버 층(110)을 지나서 제 2 층(106)까지 연장됨 - 과, 커버 층(110), 접촉 구멍(424)의 측벽(110w, 108w) 및 제 2 층(106)의 표면 섹션(406a)을 덮는 전기 도전성 확장 장벽 층(414)과, 접촉 영역(100k)에서 제 2 층(106)과 접촉하도록 전기 도전성 확장 장벽 층(414) 상에 배치된 금속 층(416)을 포함한다.
예 14에서, 예 13에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 라이너 층(108)은 비도핑 실리콘 산화물을 포함하고, 커버 층(110)은 도핑된 실리콘 산화물을 포함하는 점을 포함할 수 있다.
예 15에서, 예 13 또는 예 14에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 커버 층(110)은 인으로 도핑되거나 혹은 붕소 및 인으로 도핑된 실리콘 산화물을 포함하는 점을 포함할 수 있다.
예 16에서, 예 13 내지 예 15 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 제 1 층(102) 및/또는 제 2 층(106)은 반도체 재료, 바람직하게는 실리콘을 포함하는 점을 포함할 수 있다.
예 17에서, 예 13 내지 예 16 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 제 1 층(102)은 단결정 실리콘을 포함하고, 제 2 층(106)은 다결정 실리콘을 포함하는 점을 포함할 수 있다.
예 18에서, 예 13 내지 예 17 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 제 2 층(106)은 제 1 층 플라이(306a) 및 이 제 1 층 플라이(306a) 상에 배치된 제 2 층 플라이(306b)를 포함하고, 제 1 층 플라이(306a)는 실리콘 질화물을 포함하며, 제 2 층 플라이(306b)는 반도체 재료, 바람직하게는 실리콘을 포함하는 점을 포함할 수 있다.
예 19에서, 예 13 내지 예 18 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 제 1 층(102)의 표면 섹션 및 제 2 층(106)의 표면 섹션은 접촉 영역(100k) 밖에서 노출되는 점을 포함할 수 있다. 예컨대, 각각의 노출되는 표면 섹션은 고체 재료로 덮여지지 않는다.
예 20에서, 예 13 내지 예 19 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 확산 장벽 층(414)은 티타늄 및/또는 백금을 포함하는 점을 포함할 수 있다.
예 21에서, 예 13 내지 예 20 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 금속 층(416)은 금을 포함하는 점을 포함할 수 있다.
예 22에서, 예 13 내지 예 21 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 라이너 층(108)은 5nm 이상, 예컨대 10nm 이상의 층 두께를 갖는 점을 포함할 수 있다.
예 23에서, 예 13 내지 예 22 중 어느 하나에 따른 마이크로 전자 기계 컴포넌트(400)는 선택적으로, 커버 층(110)은 100nm 내지 20㎛의 범위의 층 두께를 갖는 점을 포함할 수 있다.
예 24는 층(106)을 처리하는 방법으로서, 층(106)에 적어도 하나의 컷아웃(106h)(예컨대, 막힌 구멍 혹은 관통 구멍)을 형성하는 단계와, 적어도 하나의 컷아웃(106h)의 내벽(106w)을 라이너 재료로 덮는 단계와, 적어도 하나의 컷아웃(106h)의 나머지 영역을 추가 재료로 충진하는 단계와, 라이너 재료를 에칭액을 사용해서 습식 화학 에칭함으로써 적어도 하나의 컷아웃(106h)으로부터 라이너 재료 및 추가 재료를 완전히 제거하는 단계를 포함하고, 에칭액은 추가 재료보다 라이너 재료에 대해서 더 큰 에칭 속도를 갖는다.
예 25에서, 예 24에 따른 방법은 선택적으로, 습식 화학 에칭하는 것은, 추가 재료가 적어도 하나의 컷아웃(106h)으로부터 완전히 제거되기 전에, 적어도 하나의 컷아웃(106h)으로부터 라이너 재료를 완전히 제거하는 것을 포함하는 점을 포함할 수 있다.
예 26에서, 예 24 또는 예 25에 따른 방법은 선택적으로, 층(106) 중 적어도 하나의 컷아웃(106h) 밖의 영역을 라이너 재료로 적어도 부분적으로 덮고, 층(106) 중 적어도 하나의 컷아웃(106h) 밖의 영역의 라이너 재료를 추가 재료로 덮는 점을 포함할 수 있다.
예 27에서, 예 24 내지 예 26 중 하나에 따른 방법은 선택적으로,
라이너 재료는 비도핑 산화물 재료, 바람직하게는 비도핑 실리콘 산화물을 포함하거나 혹은 비도핑 산화물 재료, 바람직하게는 비도핑 실리콘 산화물이고, 추가 재료는 도핑된 산화물 재료, 바람직하게는 도핑된 실리콘 산화물을 포함하거나 혹은 도핑된 산화물 재료, 바람직하게는 도핑된 실리콘 산화물인 점을 포함할 수 있다.
예 28에서, 예 24 내지 예 27 중 하나에 따른 방법은 선택적으로, 추가 재료는 인-도핑된 산화물 재료, 바람직하게는 인-도핑된 실리콘 산화물을 포함하거나 인-도핑된 산화물 재료, 바람직하게는 인-도핑된 실리콘 산화물이고, 혹은 추가 재료는 산화물 재료, 바람직하게는 붕소 및 인으로 도핑된 실리콘 산화물을 포함하거나 산화물 재료, 바람직하게는 붕소 및 인으로 도핑된 실리콘 산화물인 점을 포함할 수 있다.
예 29에서, 예 24 내지 예 28 중 하나에 따른 방법은 선택적으로, 에칭액은 플루오르화 수소산계 에칭액인 점을 포함할 수 있다.
예 30에서, 예 24 내지 예 29 중 하나에 따른 방법은 선택적으로, 층(106)은 반도체 재료, 바람직하게는 실리콘 혹은 폴리실리콘을 포함하거나 혹은 반도체 재료, 바람직하게는 실리콘 혹은 폴리실리콘으로 이루어지는 점을 포함할 수 있다.
예 31에서, 예 24 내지 예 30 중 하나에 따른 방법은 선택적으로, 라이너 재료는 라이너 층(108)으로 형성되고, 추가 재료는 커버 층(110)으로 형성되며, 커버 층(110)은 라이너 층(108)보다 두꺼운 층 두께를 갖는 점을 포함할 수 있다.
예 32에서, 예 24 내지 예 31 중 하나에 따른 방법은 선택적으로, 층(106)은 제 1 층 플라이(306a) 및 이 제 1 층 플라이(306a) 상에 배치된 제 2 층 플라이(306b)를 포함하고, 제 1 층 플라이(306a)는 실리콘 질화물을 포함하며, 제 2 층 플라이(306b)는 반도체 재료, 바람직하게는 실리콘을 포함하는 점을 포함할 수 있다.

Claims (20)

  1. 층 구조체(100)를 처리하는 방법으로서,
    상기 층 구조체(100)는 제 1 층(102), 상기 제 1 층(102) 상에 배치된 희생층(104), 상기 희생층(104) 상에 배치된 제 2 층(106)을 포함하고, 상기 제 2 층(106)은 적어도 하나의 개구부(106h)를 포함하며, 상기 적어도 하나의 개구부(106h)는 상기 제 2 층(106)의 제 1 면(106a)으로부터 상기 희생층(104)까지 연장되고, 상기 방법은,
    상기 적어도 하나의 개구부(106h)의 적어도 하나의 내벽(106w)을 덮는 라이너 층(108)을 형성하는 단계와,
    상기 라이너 층(108) 상에 커버 층(110)을 형성하는 단계 - 상기 커버 층(110)은 상기 적어도 하나의 개구부(106h) 내로 적어도 부분적으로 연장됨 - 와,
    상기 커버 층(110), 상기 라이너 층(108) 및 상기 희생층(104)을 에칭액을 이용해서 습식 화학 에칭하는 단계
    를 포함하고,
    상기 에칭액은 상기 커버 층(110)보다 상기 라이너 층(108)에 대해 더 큰 에칭 속도를 갖는 것인,
    방법.

  2. 제 1 항에 있어서,
    상기 습식 화학 에칭하는 단계는, 상기 커버 층(110)이 상기 적어도 하나의 개구부(106h)로부터 완전히 제거되기 전에 상기 적어도 하나의 개구부(106h)로부터 상기 라이너 층(108)을 완전히 제거하고 상기 희생층(104)을 적어도 부분적으로 제거하는 단계를 더 포함하는
    방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 습식 화학 에칭하는 단계는,
    상기 라이너 층(108) 및 상기 커버 층(110)을 상기 적어도 하나의 개구부(106h)으로부터 완전히 제거하는 단계와,
    상기 적어도 하나의 개구부(106h) 아래의 영역에서 상기 희생층(104)을 완전히 제거하는 단계
    를 포함하는
    방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 습식 화학 에칭하는 단계는, 상기 제 1 층(102)과 상기 제 2 층(106) 사이에 캐비티(104g)를 형성하는 단계를 포함하고,
    상기 제 1 층(102)의 표면 섹션(102a) 및 상기 제 2 층(106)의 표면 섹션(106b)은 노출되는
    방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 라이너 층(108)을 형성하는 단계는, 상기 라이너 층(108)이 상기 적어도 하나의 개구부(106h) 밖의 영역에서 적어도 부분적으로 상기 제 2 층(106) 상에 더 배치되는 방식으로 수행되고,
    상기 라이너 층(108) 상에 커버 층(110)을 형성하는 단계는, 상기 커버 층(110)이 상기 적어도 하나의 개구부(106h) 밖의 영역에서 상기 라이너 층(108) 상에 배치되는 방식으로 수행되는
    방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 라이너 층(108)은 비도핑 산화물 재료, 바람직하게는 비도핑 실리콘 산화물을 포함하고,
    상기 커버 층(110)은 도핑 산화물 재료, 바람직하게는 도핑된 실리콘 산화물을 포함하는
    방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 커버 층(110)은 인-도핑된 산화물 재료, 바람직하게는 인-도핑된 실리콘 산화물을 포함하거나, 혹은
    상기 커버 층(110)은 산화물 재료, 바람직하게는 붕소 및 인으로 도핑된 실리콘 산화물을 포함하는
    방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 에칭액은 플루오르화 수소산계 에칭액인
    방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 층(102)은 반도체 재료, 바람직하게는 실리콘을 포함하고,
    및/또는
    상기 제 2 층(106)은 반도체 재료, 바람직하게는 실리콘을 포함하는
    방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 커버 층(110)은 상기 라이너 층(108)보다 두꺼운 층 두께를 갖는
    방법.
  11. 마이크로 전자 기계 컴포넌트(400)로서,
    제 1 층(102) 및 상기 제 1 층(102) 상에 배치된 제 2 층(106) - 상기 제 1 층(102)과 상기 제 2 층(106) 사이에는 캐비티(104g)가 마련되고, 상기 제 2 층(106)은 접촉 영역(100k)을 포함함 - 과,
    상기 제 2 층(106) 상의 상기 접촉 영역(100k)에 배치된 라이너 층(108) - 상기 라이너 층(108)은 비도핑 산화물 재료를 포함하고 상기 라이너 층(108)은 50nm 미만의 층 두께를 가짐 - 과,
    상기 라이너 층(108) 상에서 상기 접촉 영역(100k)에 배치된 커버 층(110) - 상기 커버 층(110)은 도핑된 산화물 재료를 포함하고, 상기 커버 층(110)은 상기 라이너 층(108)보다 두꺼운 층 두께를 가지며, 접촉 구멍(424)이 상기 제 2 층(106)의 표면 섹션(406a)과 접촉하도록 상기 라이너 층(108)과 상기 커버 층(110)을 지나서 상기 제 2 층(106)까지 연장됨 - 과,
    상기 커버 층(110), 상기 접촉 구멍(424)의 측벽(110w, 108w) 및 제 2 층(106)의 상기 표면 섹션(406a)을 덮는 전기 도전성 확장 장벽 층(414)과,
    상기 접촉 영역(100k)에서 상기 제 2 층(106)과 접촉하도록 상기 전기 도전성 확장 장벽 층(414) 상에 배치된 금속 층(416)
    을 포함하는
    마이크로 전자 기계 컴포넌트.
  12. 제 11 항에 있어서,
    상기 라이너 층(108)은 비도핑 실리콘 산화물을 포함하고,
    상기 커버 층(110)은 도핑된 실리콘 산화물을 포함하는
    마이크로 전자 기계 컴포넌트.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 커버 층(110)은 인으로 도핑되거나 혹은 붕소 및 인으로 도핑된 실리콘 산화물을 포함하는,
    마이크로 전자 기계 컴포넌트.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 층(102)은 반도체 재료, 바람직하게는 실리콘을 포함하고,
    및/또는
    상기 제 2 층(106)은 반도체 재료, 바람직하게는 실리콘을 포함하는
    마이크로 전자 기계 컴포넌트.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 층(102)의 표면 섹션 및 상기 제 2 층(106)의 표면 섹션은 상기 접촉 영역(100k) 밖에서 노출되는
    마이크로 전자 기계 컴포넌트.
  16. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 라이너 층(108)은 5nm 이상의 층 두께를 갖고,
    상기 커버 층(110)은 100nm 내지 20㎛의 범위의 층 두께를 갖는
    마이크로 전자 기계 컴포넌트.

  17. 층(106)을 처리하는 방법으로서,
    상기 층(106)에 적어도 하나의 컷아웃(106h)을 형성하는 단계와,
    상기 적어도 하나의 컷아웃(106h)의 내벽(106w)을 라이너 재료로 덮는 단계와,
    상기 적어도 하나의 컷아웃(106h)의 나머지 영역을 추가 재료로 충진하는 단계와,
    상기 라이너 재료를 에칭액을 사용해서 습식 화학 에칭함으로써 상기 적어도 하나의 컷아웃(106h)으로부터 상기 라이너 재료 및 상기 추가 재료를 완전히 제거하는 단계
    를 포함하고,
    상기 에칭액은 상기 추가 재료보다 상기 라이너 재료에 대해서 더 큰 에칭 속도를 갖는
    방법.
  18. 제 17 항에 있어서,
    상기 습식 화학 에칭하는 것은, 상기 추가 재료가 상기 적어도 하나의 컷아웃(106h)으로부터 완전히 제거되기 전에, 상기 적어도 하나의 컷아웃(106h)으로부터 상기 라이너 재료를 완전히 제거하는 것을 포함하는
    방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 라이너 재료는 비도핑 산화물 재료, 바람직하게는 비도핑 실리콘 산화물을 포함하거나 혹은 비도핑 산화물 재료, 바람직하게는 비도핑 실리콘 산화물이고,
    상기 추가 재료는 도핑된 산화물 재료, 바람직하게는 도핑된 실리콘 산화물을 포함하거나 혹은 도핑된 산화물 재료, 바람직하게는 도핑된 실리콘 산화물인
    방법.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 에칭액은 플루오르화 수소산계 에칭액인
    방법.
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