KR20190008178A - 메모리없는 공통 모드 둔감형 및 로우 풀링 vco - Google Patents

메모리없는 공통 모드 둔감형 및 로우 풀링 vco Download PDF

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KR20190008178A
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Abstract

전압 제어 발진기(VCO)가 개시된다. VCO는 액티브 디바이스를 포함한다. VCO는 액티브 디바이스를 포함하며, 상기 액티브 디바이스는 드레인, 게이트 및 벌크를 갖는 n형 트랜지스터; 드레인, 게이트 및 벌크를 갖는 p형 트랜지스터; 상기 n형 트랜지스터의 게이트와 상기 p형 트랜지스터의 게이트 사이에 결합된 제 1 캐패시터; 상기 n형 트랜지스터의 드레인과 상기 p형 트랜지스터의 드레인 사이에 결합된 제 2 캐패시터; 및 상기 n형 트랜지스터의 벌크와 상기 p형 트랜지스터의 벌크 사이에 결합된 제 3 캐패시터를 포함하고, 상기 n형 트랜지스터와 상기 p형 트랜지스터는 공통 소스를 공유한다. VCO는 공통 게이트 증폭기를 형성하도록 상기 공통 소스에 결합된 튜닝 블록을 포함하고 그리고 상기 VCO의 전체 캐패시턴스를 변경하기 위해 상기 액티브 디바이스에 결합 된 적어도 하나의 튜닝 소자를 포함한다.

Description

메모리없는 공통 모드 둔감형 및 로우 풀링 VCO
관련 출원들에 대한 상호 참조
본 출원은 "ACTIVE DEVICE WHICH HAS A HIGH BREAKDOWN VOLTAGE, IS MEMORY-LESS, TRAPS EVEN HARMONIC SIGNALS AND CIRCUITS USED THEREWITH" 라는 명칭으로 2015년 6월 19일자로 출원된 미국 특허출원(14/745,261)의 일부 계속 출원이며, "VERY LOW PHASE NOISE, MEMORYLESS COMMON-MODE INSENSITIVE, AND LOW PULLING VCO WITH CAPACITOR BANKS AS TUNING" 라는 명칭으로 2015년 1월 6일자로 출원된 미국 가출원(62/100,397)의 이익을 35 USC 119(e) 규정에 따라 주장하는바, 상기 2개의 미국 출원들 모두는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
일반적으로, 본 발명은 무선 디바이스들에 관한 것이며 보다 상세하게는 이러한 디바이스들에서 이용되는 전압 제어 발진기에 관한 발명이다.
모바일(예컨대, 셀룰러 및 Wi-Fi 핸드셋) 또는 비-모바일(예컨대, Wi-Fi를 위한 액세스 포인트 및 라우터)과 같은 다양한 환경들에서 무선 제품들이 이용되고 있다. 전압 제어 발진기(voltage-controlled oscillator) 또는 VCO는 발진 주파수가 전압 입력에 의해 제어되는 전자 발진기이다. 인가되는 입력 전압이 순시 발진 주파수를 결정한다. 결과적으로, 제어 입력에 인가되는 신호들을 변조하는 것은 주파수 변조(FM) 또는 위상 변조(PM)를 야기할 수 있다. 또한, VCO는 위상 고정 루프(phase-locked loop)의 일부분이 될 수도 있다. VCO는 이러한 제품들에서 증폭기로서 사용되어, 수신된 신호들 또는 전송 신호들을 증폭할 수 있다. 무선 제품 시장이 발전함에 따라 모바일 및 비-모바일 네트워크 전반에 걸쳐 더 많은 대역폭과 더 많은 데이터에 대한 필요성이 날로 증가하여 고효율 및 선형성에 대한 요구가 커지고 있다. 따라서, 이러한 네트워크들을 통해 이러한 데이터를 통신하는 것은 점점 더 어려워지고 있다. 예를 들어, 네트워크가 발전함에 따라 대역폭이 증가하고 그리고 이와 동시에 Wi-Fi 어플리케이션용 802.11ax 표준과 같이 신호 통합은 더욱 치밀해진다. 결과적으로 VCO의 대역 내(in-band) 및 대역 외(out of band) 잡음이 매우 중요해진다. 또한, VCO 풀링(VCO pulling)이 매우 중요한 문제이다. 이 경우는 통합을 위해 고전력 증폭기가 있는 경우 더욱 중요하다. 또한, 기존의 VCO 아키텍처는 코어에 후속하는 인버터 체인을 구동하기 전에 코어 VCO의 출력을 센터링하기 위해 버퍼에 의존하고 있다. 이러한 버퍼는 대부분의 전력을 소모하며 잡음 및 장애 문제의 또 다른 원인이다.
VCO 튜닝 범위는 또 다른 문제점이다. VCO 튜닝 범위는 캐패시터 뱅크들의 잡음과 기생 성분으로 인해 제한된다.
본 발명에 따른 디바이스 및 회로는 이러한 문제점들을 해결한다.
전압 제어 발진기(VCO) 및 이와 함께 이용되는 회로가 개시된다. 제 1 양상에서, VCO는 액티브 디바이스를 포함한다. VCO는 액티브 디바이스를 포함하며, 상기 액티브 디바이스는 드레인, 게이트 및 벌크를 갖는 n형 트랜지스터 및 드레인, 게이트 및 벌크를 갖는 p형 트랜지스터를 포함한다. 상기 n형 트랜지스터와 p형 트랜지스터는 공통 소스를 공유한다.
상기 액티브 디바이스는 또한, 상기 n형 트랜지스터의 게이트와 상기 p형 트랜지스터의 게이트 사이에 결합된 제 1 캐패시터; 상기 n형 트랜지스터의 드레인과 상기 p형 트랜지스터의 드레인 사이에 결합된 제 2 캐패시터; 및 상기 n형 트랜지스터의 벌크와 상기 p형 트랜지스터의 벌크 사이에 결합된 제 3 캐패시터를 포함한다.
차동형 전압 제어 발진기(VCO)가 또한 개시된다. 차동형 VCO는 제 1 및 제 2 액티브 디바이스들을 포함한다. 제 1 및 제 2 액티브 디바이스들 각각은 또한, 드레인, 게이트 및 벌크를 갖는 n형 트랜지스터를 포함한다. 제 1 및 제 2 액티브 디바이스들 각각은 또한, 드레인, 게이트 및 벌크를 갖는 9형 트랜지스터를 포함한다. 상기 n형 트랜지스터와 상기 p형 트랜지스터는 공통 소스를 공유한다. 제 1 및 제 2 액티브 디바이스들 각각은 또한, 상기 n형 트랜지스터의 게이트와 상기 p형 트랜지스터의 게이트 사이에 결합된 제 1 캐패시터를 포함한다. 제 1 및 제 2 액티브 디바이스들 각각은 또한, 상기 n형 트랜지스터의 드레인과 상기 p형 트랜지스터의 드레인 사이에 결합된 제 2 캐패시터를 포함한다. 제 1 및 제 2 액티브 디바이스들 각각은 또한, 상기 n형 트랜지스터의 벌크와 상기 p형 트랜지스터의 벌크 사이에 결합된 제 3 캐패시터를 포함한다. 상기 차동형 VCO는 또한, 상기 제 1 액티브 디바이스의 n형 트랜지스터의 벌크와 상기 제 2 액티브 디바이스의 공유된 소스 사이에 연결된 제 4 캐패시터를 포함한다. 상기 차동형 VCO는 또한, 상기 제 1 액티브 디바이스의 p형 트랜지스터의 벌크와 상기 제 2 액티브 디바이스의 공유된 소스 사이에 연결된 제 5 캐패시터를 포함한다. 상기 차동형 VCO는 또한, 상기 제 2 액티브 디바이스의 n형 트랜지스터의 벌크와 상기 제 1 액티브 디바이스의 공유된 소스 사이에 연결된 제 6 캐패시터를 포함한다. 상기 차동형 VCO는 또한, 상기 제 2 액티브 디바이스의 p형 트랜지스터의 벌크와 상기 제 1 액티브 디바이스의 공유된 소스 사이에 연결된 제 7 캐패시터를 포함한다. 상기 차동형 VCO는 또한, 공통 게이트 증폭기를 형성하도록 상기 공통 소스에 연결된 튜닝 블록을 포함한다. 상기 차동형 VCO는 또한, 상기 제 1 액티브 디바이스의 n형 트랜지스터의 드레인과 상기 제 2 액티브 디바이스의 n형 트랜지스터의 드레인 사이에 연결된 적어도 하나의 제 1 튜닝 소자를 포함한다. 상기 차동형 VCO는 또한, 상기 제 1 액티브 디바이스의 n형 및 p형 트랜지스터들의 소스들과 상기 제 2 액티브 디바이스의 n형 및 p형 트랜지스터의 소스들 사이에 연결된 적어도 하나의 제 2 튜닝 소자를 포함한다. 마지막으로, 상기 차동형 VCO는 또한, 상기 제 1 액티브 디바이스의 p형 트랜지스터의 드레인과 상기 제 2 액티브 디바이스의 p형 트랜지스터의 드레인 사이에 연결된 적어도 하나의 제 3 튜닝 소자를 포함한다. 여기서, 상기 차동형 VCO는 높은 항복 전압을 가지며, 메모리-리스(memory-less)이고, 매우 낮은 클로즈 인 앤 파 위상 잡음(close in and far phase noise)을 가지며, 전원 및 접지 교란(supply and ground disturbance)에 대해 매우 낮은 민감도를 가지므로, 로우 풀링(low pulling)이며 그리고 짝수 고조파 신호들(even harmonic signals)을 포획한다.
VCO는 공통 게이트 증폭기를 형성하도록 공통 소스에 결합되는 튜닝 블록을 포함하며 그리고 VCO의 전체 캐패시턴스를 변경하기 위해 액티브 디바이스에 결합된 적어도 하나의 튜닝 소자를 포함한다. VCO는 높은 항복 전압을 가지며, 메모리-리스이고, 매우 낮은 클로즈 인 앤 파 위상 잡음을 가지며, 전원 및 접지 교란에 대해 매우 낮은 민감도를 가지므로, 로우 풀링이며 그리고 짝수 고조파 신호들을 포획한다.
VCO는 n형 및 p형 디바이스 각각이 전체 전원 전압의 일부를 보게되므로(see) 높은 항복 전압을 가지며, 그리고 메모리-리스인데 왜냐하면 n형 및 p형 게이트들 사이에 결합된 게이트 캐패시턴스 및 n형 및 p형 벌크를 결합하는 벌크 캐패시터들이 디바이스들의 크리티컬 노드에 결합된 공통 모드 신호들을 포획하며 그리고 짝수 고조파 신호들을 포획하기 때문이다. n형 및 p형의 이러한 조합은 또한, 클래스 AB 또는 B 또는 C 동작 동안 발생된 짝수 및 홀수 신호들을 구분한다.
본 발명에 따른 시스템 및 방법은 증폭기 회로를 제공하며, 상기 증폭기 회로는 전압 제어 발진기(VCO) 어플리케이션들을 위한 증가된 이득 및 포지티브 피드백을 획득하도록 트랜스포머와 결합될 수 있다. 결과적인 디바이스는 버퍼 및 메모리를 요구하지 않는데 왜냐하면, 출력 신호가 전원(supply)과 관련하여 중심에 있는 각각의 공통 소스에서 제거될 수 있기 때문이며, 따라서 기존 VCO보다 크기가 더 작으며, 더 적은 전력을 사용할 수 있다.
도 1a는 본 발명에 따른 전압 제어 발진기 내에서 사용되는 액티브 디바이스의 개략도이다.
도 1b는 도 1a에 도시된 액티브 디바이스의 블록도이다.
도 1c는 본 발명에 따른 전압 제어 발진기 내에서 사용되는 차동형 액티브 디바이스의 개략도이다.
도 1d는 본 발명에 따른 전압 제어 발진기 내에서 사용되는 용량성 튜닝 소자를 포함하는 차동형 액티브 디바이스의 개략도이다.
도 1e는 도 1d에 도시된 차동형 액티브 디바이스의 블록도이다.
도 2a는 본 발명에 따른 튜닝 블록의 제 1 실시예이다.
도 2b는 본 발명에 따른 튜닝 블록의 제 2 실시예이다.
도 3a는 본 발명에 따른 공통 게이트 증폭기의 블록도이다.
도 3b는 본 발명에 따른 결합된 공통 게이트 및 공통 소스 증폭기의 블록도이다.
도 4a는 본 발명에 따른 차동형 공통 게이트 증폭기에 대한 제 1 실시예의 블록도이다.
도 4b는 본 발명에 따른 차동형 공통 게이트 증폭기에 대한 제 2 실시예의 블록도이다.
도 4c는 본 발명에 따른 차동 결합된 공통 게이트 및 공통 소스 증폭기의 블록도이다.
도 4d는 본 발명에 따른 단일 종단(single ended) 전압 제어 발진기(VCO)의 일실시예에 대한 블록도이다.
도 4e는 본 발명에 따른 공통-게이트, 공통-소스 형태로 배치된 차동형 VCO의 일실시예에 대한 블록도이다.
도 4f는 본 발명에 따른 CG-CS의 캐스케이드된 VCO의 일실시예에 대한 블록도이다.
도 4g는 본 발명에 따른 공통-게이트 형태로 배치된 차동형 VCO의 일실시예에 대한 블록도이다.
도 4h는 본 발명에 따른 CG의 캐스케이드된 VCO의 일실시예에 대한 블록도이다.
도 4i는 본 발명에 따른 CG 및 CG-CS 조합의 캐스케이드된 VCO의 일실시예에 대한 블록도이다.
도 5는 본 발명에 따른 유도성 차동형 튜닝 블록들에 연결된 2개의 차동형 공통 게이트 액티브 디바이스들에 대한 도면이다.
도 6은 본 발명에 따른 유도성 차동형 튜닝 블록들에 연결된 3개의 공통 게이트 차동형 액티브 디바이스들에 대한 도면이다.
도 7은 본 발명에 따른 유도성 차동형 튜닝 블록들에 연결된 4개의 차동형 공통 게이트 액티브 디바이스들에 대한 도면이다.
도 8은 본 발명에 따라 VCO에서 루프 이전에 드레인 전류가 부가되는 경우를 도시한 도면이다.
도 9는 본 발명에 따라 VCO에서 루프 이후에 드레인 전류가 부가되는 경우를 도시한 도면이다.
일반적으로, 본 발명은 무선 디바이스들에 관한 것으로 좀더 상세하게는 이러한 디바이스들에서 이용되는 전압 제어 발진기에 관한 발명이다. 다음의 설명은 해당 기술분야의 당업자가 본 발명을 실행 및 활용할 수 있도록 제시되었으며 그리고 본 출원 및 그 요건들의 맥락에서 제공되었다. 본 명세서에 기재된 바람직한 실시예들 및 일반적인 원리들 및 특징들에 대한 다양한 변경들은 당업자에게 자명할 것이다. 따라서, 본 발명은 도시된 실시예들만으로 한정되는 것이 아니라, 본 명세서에서 설명된 원리들 및 특징들과 일치하는 가장 넓은 범위에 따른다.
도 1a는 본 발명에 따른 전압 제어 발진기 내에서 이용되는 액티브 디바이스(100)의 개략도이다. 상기 액티브 디바이스 및 증폭기 회로 내에서의 사용예는, 현재 계류 중인 미국 특허 출원이며 본 출원의 양수인이 소유하고 있는 "ACTIVE DEVICE WHICH HAS A HIGH BREAKDOWN VOLTAGE, IS MEMORY-LESS, TRAPS EVEN HARMONIC SIGNALS AND CIRCUITS USED THEREWITH" 라는 명칭의 미국 출원(출원일: 2015년 6월 19일)에 서술되어 있다. 액티브 디바이스(100)는 게이트(gn), 드레인(dn) 및 벌크(bn)를 포함하는 n형 트랜지스터(102)와 게이트(gp), 드레인(dp) 및 벌크(bp)를 포함하는 p형 트랜지스터(104)를 포함한다. n형 트랜지스터(102)와 p형 트랜지스터(104)는 공통 소스를 공유한다. 액티브 디바이스는(100)는 gn과 gp 사이에 연결된 제 1 캐패시터(106), dn과 dp 사이에 연결된 제 2 캐패시터(108) bn과 bp 사이에 연결된 제 3 캐패시터(110)를 포함한다. 액티브 디바이스(100)는 네 개의 단자들(게이트, 드레인 벌크 및 소스)로 인해 높은 항복 전압을 가지며, 클래스 AB 증폭기와 같은 소정 증폭기와 함께 사용될 때 메모리-리스(memory-less)이며 짝수 고조파 신호들(even harmonic signals)을 포획한다.
도 1b는 도 1a에 도시된 액티브 디바이스(100)의 블록도이다. n형 트랜지스터(102)는 NPN 바이폴라이거나 또는 갈륨비소(GaAs)를 이용한 임의의 다른 액티브 소자일 수 있다. p형 트랜지스터(104)는 PNP 바이폴라 또는 갈륨비소(GaAs)를 이용한 임의의 다른 액티브 상보형 소자일 수 있다. n형 트랜지스터(102)는 캐스케이드 NMOS 회로에 의해 더 보호될 수 있다. p형 트랜지스터(104)는 캐스케이드 PMOS 회로에 의해 더 보호될 수 있다. 캐패시터(106)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는데 이들 모두는 가변적일 수 있다. 캐패시터(106)는 임의의 직렬 소자들을 갖는 N개의 캐패시터들로 더 분할될 수 있다. 캐패시터(108)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는데 이들 모두는 가변적일 수 있다. 캐패시터(108)는 임의의 직렬 소자들을 갖는 N개의 캐패시터들로 더 분할될 수 있다. 캐패시터(110)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는데 이들 모두는 가변적일 수 있다. 캐패시터(110)는 임의의 직렬 소자들을 갖는 N개의 캐패시터들로 더 분할될 수 있다.
더 많은 캐패시터들이 dn과 gn 사이, dn과 gp 사이, dp과 gp 사이, dp과 gn 사이에 결합될 수 있다(기생 또는 비-기생). 이러한 캐패시터들은 가변적일 수 있으며 또는 인덕터, 저항기, 트랜스포머 등과 같은 직렬인 수동 또는 액티브 소자들을 가질 수 있다. 노드 gp는 바이어스 네트워크에 연결될 수 있다. 이러한 바이어스 네트워크에는 저항, 캐패시터, 인덕터, 트랜스포머 및 이들의 조합과 같은 수동형을 포함할 수 있다. 바이어스는 임의의 액티브 소자들도 포함할 수 있다.
n형 및 p형 둘다에 또는 이들 중 어느 하나에 캐스케이드 트랜지스터를 사용하는 경우, 캐패시터(110)와 유사하게, 캐스케이드 n형 드레인을 캐스케이드 p형 드레인에 접속하기 위한 추가의 캐패시터들이 필요할 수 있다. 또한, 캐스케이드 n형 벌크를 캐스케이드 p형 벌크에 연결하는 캐패시터는 캐패시터(108)와 유사할 수 있다. 또한, 캐패시터(106)와 유사하게, 캐스케이드 n형 게이트로부터 캐스케이드 p형 게이트로 캐패시터가 연결될 수 있다.
도 1c는 본 발명에 따른 전압 제어 발진기 내에서 이용되는 차동형 액티브 디바이스(differential active device)(150)의 개략도이다. 차동형 액티브 디바이스(150)는 차동 방식으로 연결된 제 1 및 제 2 액티브 디바이스들(100)을 포함한다. 차동형 액티브 디바이스는 액티브 디바이스들(100) 둘다에 있는 캐패시터들(190 및 192)을 포함하며, 이들 캐패시터들은 각각의 트랜지스터(102 및 104)의 벌크로부터 소스에 연결된다. 캐패시터(190 및 192)는 공통 게이트 액티브 디바이스(150)의 고주파에서 선형성, 안정성 및 자기 이득을 향상시킨다. n형 디바이스들의 공통 게이트들과 p형 디바이스들의 공통 게이트들을 연결하는 캐패시터(106)는 전원, 접지 및 자체 생성 짝수 고조파(VCO 또는 클래스 AB, B, C에 속하는 증폭기에 의한)로부터의 임의의 공통 모드 신호를 포획할 수 있으며, 따라서 VCO 풀링 및 메모리 효과와 관련된 문제점을 개선할 수 있다.
n형 디바이스의 벌크를 p형 디바이스의 벌크에 연결하는 캐패시터(108)는 VCO 또는 증폭기의 AB, B, C, ... 클래스 동작에 의해 생성된 임의의 짝수 고조파에 대한 경로를 제공한다. 또한, 전원 또는 접지 노이즈로부터 임의의 벌크 노드로의 필터링을 제공함으로써, VCO 풀링 또는 메모리 효과와 관련된 문제점을 개선한다.
도 1d는 본 발명에 따른 전압 제어 발진기 내에서 이용되는 용량성 튜닝 소자들(194a, 194b, 196)을 포함하는 차동형 액티브 디바이스(151)의 개략도이다. 차동형 액티브 디바이스(151)는 도 1c와 유사한 것들을 포함한다. 튜닝 소자들(194a 및 194b)는 액티브 디바이스들(100)의 드레인들 사이에 결합되어, 디바이스(151)에 대한 비정밀 튜닝 조정(coarse tuning adjustment)을 제공한다. 튜닝 소자(196)는 액티브 디바이스들(100)의 소스들 사이에 결합되어, 디바이스(151)에 대한 정밀 튜닝 조정(fine tuning adjustment)을 제공한다. 튜닝 소자들(194a, 194b 및 196)이 이용되어 디바이스(151)의 실효 캐패시턴스(도시되지는 않았지만 명백한 임의의 기생 캐패시턴스를 포함)를 변경시킨다. 이것은 또한 전체 VCO 스트럭처의 중심 주파수를 변경할 수 있다. 튜닝 소자(194a)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는바, 이들 모두는 가변적일 수 있다. 튜닝 소자(194a)는 임의의 직렬 소자들을 갖는 N 개의 캐패시터들로 더 분할될 수 있다. 튜닝 소자(194b)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는바, 이들 모두는 가변적일 수 있다. 튜닝 소자(194b)는 임의의 직렬 소자들을 갖는 N 개의 캐패시터들로 더 분할될 수 있다. 튜닝 소자(110)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는바, 이들 모두는 가변적일 수 있다. 튜닝 소자(110)는 임의의 직렬 소자들을 갖는 N 개의 캐패시터들로 더 분할될 수 있다.
도 1e는 도 1d에 도시된 차동형 액티브 디바이스의 블록도이다. 도 1a와 유사하게, 액티브 디바이스들 각각에서, n형 트랜지스터(102)는 NPN 바이폴라이거나 또는 갈륨비소(GaAs)를 이용한 임의의 다른 액티브 소자일 수 있다. p형 트랜지스터(104)는 PNP 바이폴라 또는 갈륨비소(GaAs)를 이용한 임의의 다른 액티브 상보형 소자일 수 있다. n형 트랜지스터(102)는 캐스케이드 NMOS 또는 NPN 회로에 의해 더 보호될 수 있다. p형 트랜지스터(104)는 캐스케이드 PMOS 또는 PNP 회로에 의해 더 보호될 수 있다. 캐패시터(106)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는데 이들 모두는 가변적일 수 있다. 캐패시터(106)는 임의의 직렬 소자들을 갖는 N개의 캐패시터들로 더 분할될 수 있다. 캐패시터(108)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는데 이들 모두는 가변적일 수 있다. 캐패시터(108)는 임의의 직렬 소자들을 갖는 N개의 캐패시터들로 더 분할될 수 있다. 캐패시터(110)는 가변 캐패시터일 수 있고, 직렬 저항 및/또는 직렬 인덕터를 가질 수 있는데 이들 모두는 가변적일 수 있다. 캐패시터(110)는 임의의 직렬 소자들을 갖는 N개의 캐패시터들로 더 분할될 수 있다.
더 많은 캐패시터들이 dn과 gn 사이, dn과 gp 사이, dp과 gp 사이, dp과 gn 사이에 결합될 수 있다(기생 또는 비-기생). 이러한 캐패시터들은 가변적일 수 있으며 또는 인덕터, 저항기, 트랜스포머 등과 같은 직렬인 수동 또는 액티브 소자들을 가질 수 있다. 노드 gp는 바이어스 네트워크에 연결될 수 있다. 이러한 바이어스 네트워크에는 저항, 캐패시터, 인덕터, 트랜스포머 및 이들의 조합과 같은 수동형을 포함할 수 있다. 바이어스는 임의의 액티브 소자들도 포함할 수 있다.
n형 및 p형 둘다에 또는 이들 중 어느 하나에 캐스케이드 트랜지스터를 사용하는 경우, 캐패시터(110)와 유사하게, 캐스케이드 n형 드레인을 캐스케이드 p형 드레인에 접속하기 위한 추가의 캐패시터들이 필요할 수 있다. 또한, 캐스케이드 n형 벌크를 캐스케이드 p형 벌크에 연결하는 캐패시터는 캐패시터(108)와 유사할 수 있다. 또한, 캐패시터(106)와 유사하게, 캐스케이드 n형 게이트로부터 캐스케이드 p형 게이트로 캐패시터가 연결될 수 있다.
만일, 도 1a의 액티브 디바이스(100) 또는 도 1c 및 도 1d의 차동형 액티브 디바이스(150 또는 151)가 각각 클래스 A를 제외한 클래스 AB 또는 B 또는 C 또는 D 또는 임의의 다른 클래스에서 구동되는 경우, 액티브 디바이스(151) dn 및 dp 노드를 통해 흐르는 짝수 및 홀수 고조파 출력 전류를 생성한다. 액티브 디바이스(151)는 메인 신호 또는 3차 고조파와 같은 홀수 고조파의 경우에 노드(dn 및 dp)에서 유사한 방향의 전류 흐름을 생성함으로써 짝수 및 홀수 고조파를 구별할 수 있다. 그러나, 액티브 디바이스(100)는 2차, 4차, 5차 등등과 같은 짝수 고조파에 대해서 노드(dn 및 dp)에서 반대 방향의 전류를 생성할 것이다. 또한, 캐패시터들(110, 108 및 106)에 의해 야기되는 필터링 동작은 dn 및 dp 노드들을 통해 흐르는 짝수 고조파의 크기에 영향을 미칠 것이다.
도 2a는 본 발명에 따른 튜닝 블록(200)의 제 1 실시예이다. 단일 종단(single ended) 튜닝 블록(200)은 2개의 입력인 dn 및 dp, 하나의 출력인 s, 전압 공급(vdd) 및 접지(gnd)를 포함한다. 전류 형태인 입력 신호는 각각 l_in_n 및 l_in_p로서 노드(dn 및 dp)에 제공될 수 있다. 수동소자, 인덕터, 캐패시터, 저항 및 트랜스포머의 전부 또는 일부의 조합을 포함할 수 있지만 이에 국한되지 않는 튜닝 블록(200)은 다음과 같은 조건 l_s > l_in_n + l_in_p 에서, l_in_n 및 l_in_p를 수신하고 그리고 노드 S에서 출력 전류 l_s를 제공하는 기능을 갖는다. 튜닝 블록(200)은 전력(power)에 관계없이 선형 출력 신호를 제공하기 위해 이용된다. 튜닝 블록(200)과 액티브 디바이스(100)의 조합은 공통 게이트 증폭기를 형성한다.
도 3a는 본 발명에 따른 단일 종단 공통 게이트 증폭기의 블록도이다. 공통 게이트 증폭기는 튜닝 블록(200)에 결합된 액티브 디바이스(100)를 포함한다. 이러한 실시예에서, 튜닝 블록(200)으로부터의 전류(l_s)는 액티브 디바이스(100)의 소스 연결 S에 제공된다. 디바이스(100)의 공통 게이트 동작으로 인하여, 전류 l_s가 분할될 것이며 그리고 그 일부는 출력 전류 l_out_n으로서 dn으로 지향되고 다른 부분은 출력 전류 l_out_p로서 dp로 지향된다. 액티브 디바이스(100)의 게이트들(gn 및 gp)은 바이어스 라인들에 결합된다.(gn 및 gp에 신호가 인가되지 않음). 벌크 노드들, bn 및 bp는 또한 각각의 바이어스 라인들에 결합된다.
액티브 디바이스(100)가 클래스 AB, B, C, D 및 F 모드로 동작하는 경우, 다른 짝수 및 홀수 고조파 전류가 액티브 디바이스(100) 내부에 생성된다. 이들 전류는 dn 및 dp 쪽으로 향한다. AM(진폭 변조) 전류 및 2차 고조파와 같은 짝수 고조파의 경우, dn 및 dp를 통하는 전류 흐름의 방향은 반대이다. 하지만, 메인 신호 전류 및 3차 고조파와 같은 홀수 고조파의 경우, dn 및 dp를 통한 출력 전류들의 방향은 동일하다.
도 2b는 본 발명에 따른 튜닝 블록(200')의 제 2 실시예이다. 단일 종단 튜닝 블록(200')은 2개의 입력 dn 및 dp, 3개의 출력 s, gn 및 gp를 포함한다. 단일 종단 튜닝 블록(200')은 전원(vdd) 및 접지(gnd)를 갖는다. 전류 형태의 입력 신호는 각각 l_in_n 및 l_in_p로서 노드 dn 및 dp로 들어간다. 수동소자, 인덕터, 캐패시터, 저항기 및 트랜스포머의 전부 또는 일부의 조합을 포함할 수 있지만 이에 국한되지는 않는 튜닝 블록(200')은 l_s > l_in_n + l_in_p 라는 조건하에서, l_in_n 및 l_in_p를 수신하고 이어서 노드 S에서 출력 전류 l_s를 제공하는 기능을 갖는다. 출력 gp와 gn은 전압들이며, 이들은 액티브 디바이스(100)의 노드들(gn과 gp)을 구동할 것이다. 도 3b에 도시된 바와 같이, 튜닝 블록(200')을 액티브 디바이스(100)와 결합시킴으로써 공통-게이트/공통 소스 증폭기 동작이 얻어진다.
또한, 튜닝 블록(200')은 게이트 정보(gn 및 gp)만을 전송할 수 있고 S 노드에서 정보를 전송하지 않을 수 있다. 이 경우 S 노드는 접지되거나 또는 저항, 캐패시터, 인덕터, 트랜스포머 등의 임의의 수동형 디바이스 혹은 액티브 디바이스 또는 모두에 연결될 수 있다. 이러한 특정 일례에서, 튜닝 블록(200')과 액티브 디바이스(100)의 결합은 공통-소스 증폭기를 형성한다.
도 3b는 본 발명에 따른 단일 종단 형태의 결합된 공통 게이트 및 공통 소스 증폭기의 블록도이다. 공통 게이트 및 공통 소스 증폭기는 튜닝 블록(200')에 연결된 액티브 디바이스(100)를 포함한다. 이 실시예에서, 튜닝 블록(200')으로부터의 전류 l_s는 액티브 디바이스(100)의 소스 연결부 S에 제공된다. 노드 s로 입력되는 임의의 전류에 대한 디바이스의 공통 게이트 동작으로 인하여, 전류 l_s는 분할될 것이며 그리고 그 일부는 출력 전류 l_out_n 으로서 dn으로 지향되고 그리고 다른 일부는 출력 전류 l_out_p 으로서 dp로 지향된다. 액티브 디바이스(100)의 게이트들 gn 및 gp는 바이어스 라인에 연결되며, 튜닝 블록의 출력 노드들(gn 및 gp)에 의해 구동된다. 또한, 벌크 노드들, bn 및 bp는 각각의 바이어스 라인들에 연결된다. 노드들 gn과 gp는 메인 신호로부터 분리된 각각의 바이어스에 추가로 연결될 수 있다.
도 4a는 본 발명에 따른 차동형 공통 게이트 증폭기(400)의 제 1 실시예의 블록도이다. 증폭기(400)는 제 1 및 제 2 액티브 디바이스(151)에 결합된 차동형 튜닝 블록(200)을 포함한다. 차동형 튜닝 블록(200)은 4개의 입력들(dn_in+, dp_in+, dn_in-, dp_in-) 및 2개의 출력들(S+ 및 S-)을 포함한다. 전원(vdd)과 접지(gnd)가 제공된다. 전류 형태인 입력 신호들은, l_in_n+, l_in_p+ 및 l_in_n- 및 l_in_p- 로서 노드들 dn_in+, dp_in+, dn_in-, dp_in- 로 각각 입력된다. 수동소자, 인덕터, 캐패시터, 저항 및 트랜스포머의 전부 또는 일부의 조합을 포함할 수 있지만 이에 국한되지 않는 튜닝 블록(200)은 l_s+ > (l_in_n+) + (l_in_p+) 및 l_s- > (l_in_n-) + (l_in_p-)라는 조건하에서, l_in_n+, l_in_p+ 및 l_in_n-, l_in_p- 를 수신하고 그리고 이들을 프로세싱하여 노드 S+ 및 S- 에서 전류 l_s+ 및 l_s- 로 각각 출력하는 기능을 갖는다.
이러한 실시예에서, 튜닝 블록(200)으로부터의 전류 l_s는 액티브 디바이스( 151+)의 소스 연결부 S에 제공된다. 디바이스(151+)의 공통 게이트 동작으로 인하여, 전류 l_s는 분할될 것이고, 그 일부는 출력 전류(l_out_n)로서 dn으로 지향되고, 다른 일부는 출력 전류(l_out_p)로서 dp로 지향된다. 액티브 디바이스의 게이트들 gn과 gp는 바이어스 라인들에 연결된다(gn 및 gp에는 신호가 인가되지 않음). 또한, 벌크 노드들 bn 및 bp는 각각의 바이어스 라인들에 연결된다.
이와 유사하게, 상기 실시예에서, 튜닝 블록(200)으로부터의 전류 l_s는 액티브 디바이스(151-)의 소스 연결부 S에 제공된다. 디바이스(151-)의 공통 게이트 동작으로 인하여, 전류 l_s는 분할될 것이고, 그 일부는 출력 전류(l_out_n)로서 dn으로 지향되고, 다른 일부는 출력 전류(l_out_p)로서 dp로 지향된다. 액티브 디바이스의 게이트들 gn과 gp는 바이어스 라인들에 연결된다(gn 및 gp에는 신호가 인가되지 않음). 또한, 벌크 노드들 bn 및 bp는 각각의 바이어스 라인들에 연결된다.
임의의 수의 캐패시터들 또는 가변 캐패시터들이 입력들의 + 및 - 노드들과 튜닝 블록(200) 사이에 연결될 수 있다. 또한, 임의의 수의 캐패시터들 또는 가변 캐패시터들이 입력들, 출력들, 게이트들, 벌크들의 + 및 - 노드들 사이를 연결할 수 있으며, 액티브 디바이스 151+ 및 액티브 디바이스 151-의 입력 및 출력에 연결될 수 있다. 예를 들어, 크로스 캐패시터들 또는 가변 캐패시터들이, dn+ 와 dn-; dp+ 와 dp-; dn- 와 dp+; dn+ 와 dp- 사이 및/또는 이들의 임의의 조합 사이에 연결될 수 있다. 또한, 이들 캐패시터들 또는 가변 캐패시터들은 본 발명에 영향을 미치지 않거나 변경하지 않는 직렬 저항들 또는 직렬 인덕턴스 또는 병렬 저항들 또는 병렬 인덕터들을 포함할 수 있다.
도 4b는 본 발명에 따른 차동형 공통 게이트 증폭기의 제 2 실시예의 블록도이다. 증폭기(400)는 제 1 및 제 2 액티브 디바이스(151)에 결합된 차동형 튜닝 블록(200)을 포함한다. 차동형 튜닝 블록(200)은 4개의 입력들(dn_in+, dp_in+, dn_in-, dp_in-) 및 2개의 출력들(S+ 및 S-)을 포함한다. 전원(vdd)과 접지(gnd)가 제공된다. 전류 형태인 입력 신호들은, l_in_n+, l_in_p+ 및 l_in_n- 및 l_in_p- 로서 노드들 dn_in+, dp_in+, dn_in-, dp_in- 로 각각 입력된다. 전원(vdd)은 좌측이며 접지(gnd)는 우측이다. 수동소자, 인덕터, 캐패시터, 저항 및 트랜스포머의 전부 또는 일부의 조합을 포함할 수 있지만 이에 국한되지 않는 튜닝 블록(200)은 l_s+ > (l_in_n+) + (l_in_p+) 및 l_s- > (l_in_n-) + (l_in_p-)라는 조건하에서, l_in_n+, l_in_p+ 및 l_in_n-, l_in_p- 를 수신하고 그리고 이들을 프로세싱하여 노드 S+ 및 S- 에서 전류 l_s+ 및 l_s- 로 각각 출력하는 기능을 갖는다.
이러한 실시예에서, 튜닝 블록(200)으로부터의 전류 l_s는 액티브 디바이스 151+의 소스 연결부 S에 제공된다. 디바이스(151+)의 공통 게이트 동작으로 인해, 전류 l_s는 분할될 것이고, 그 일부는 출력 전류 l_out_n 으로서 dn으로 지향되고, 다른 일부는 출력 전류 l_out_p 로서 dp로 지향된다. 액티브 디바이스의 게이트들 gn과 gp는 +와 - 사이에서 가상 접지를 형성하는 바이어스 라인들에 연결된다(gn과 gp에는 차동 신호가 인가되지 않는다). 벌크 노드들, bn 및 bp는 또한 각각의 바이어스 라인들에 연결된다.
이와 유사하게, 상기 실시예에서, 튜닝 블록(200)으로부터의 전류(l_s)는 액티브 디바이스(151-)의 소스 연결부(S)에 제공된다. 디바이스(151-)의 공통 게이트 동작으로 인해, 전류 l_s는 분할될 것이고, 그 일부는 출력 전류 l_out_n 으로서 dn으로 지향되고, 다른 일부는 출력 전류 l_out_p 로서 dp로 지향된다. 게이트 gn-는 게이트 gn+에 연결되어 가상 접지를 형성하며 이들은 공통 바이어스 전압 vbias_n을 공유한다. 마찬가지로, gp-와 gp+는 함께 연결되어 가상 접지를 형성하며 공통 바이어스 전압 bias_p를 공유한다. 벌크 노드들(bn- 및 bp-)는 또한 각각의 바이어스 라인에 연결된다.
임의의 수의 캐패시터들 또는 가변 캐패시터들이 튜닝 블록(200)의 입력들 및 출력들의 + 및 - 노드들 사이에 연결될 수 있다. 마찬가지로, 임의의 수의 캐패시터들 또는 가변 캐패시터들이 액티브 디바이스(151+) 및 액티브 디바이스(151-)의 입력 및 출력들, 게이트들, 벌크들 및 소스들의 + 및 - 노드들 사이에 연결될 수 있다. 예를 들어, 크로스 캐패시터들 또는 가변 캐패시터들이, dn+ 와 dn-; dp+ 와 dp-; dn- 와 dp+; dn+ 와 dp- 사이 및/또는 이들의 임의의 조합 사이에 연결될 수 있다. 또한, 이들 캐패시터들 또는 가변 캐패시터들은 본 발명에 영향을 미치지 않거나 변경하지 않는 직렬 저항들 또는 직렬 인덕턴스 또는 병렬 저항들 또는 병렬 인덕터들을 포함할 수 있다.
도 4c는 본 발명에 따른 차동형 결합 공통 게이트 및 공통 소스 증폭기의 실시예의 블록도이다. 증폭기(400)는 제 1 및 제 2 액티브 디바이스(151)에 연결된 차동형 튜닝 블록(200)을 포함한다. 차동형 튜닝 블럭(200)은 4개의 입력들 n+, p+, n-, p- 및 6개의 출력들 S+, S-, gn+, gn-, gp+ 및 gp-을 포함한다. 또한 전원 vdd 및 gnd는 노드 dn+, dn-, dp+ 및 dp-를 공급하는 모든 액티브 디바이스의 필요한 바이어싱을 위해 제공된다.
입력 신호들은 전류의 형태이며, l_in_n +, l_in_p+ 및 l_in_n- 및 l_in_p- 로서 노드 n+, p+ 및 n-, p-에 각각 제공된다. 인덕터, 캐패시터, 저항기 및 트랜스포머와 같은 수동소자들의 전부 또는 일부의 조합을 포함할 수 있지만 이에 국한되지 않는 튜닝 블럭(200)은 l_s+ > (l_in_n+) + (l_in_p+) 및 l_s- > (l_in_n-) + (l_in_p-)의 조건하에서, l_in_n+, l_in_p+, l_in_n- 및 l_in_p-를 수신하고 그리고 이들을 프로세싱하여 노드 S+ 및 S-에서 각각 l_s+ 및 l_s- 로 출력하는 기능을 갖는다.
튜닝 블록(200)의 다른 4개의 출력 노드들은 액티브 디바이스(151+) 및 액티브 디바이스(151-)의 포지티브 및 네가티브 n형 및 p형 게이트들에 각각 연결되어 차동형 공통 게이트-공통 소스 증폭기를 형성한다.
전류 l_s+는 액티브 디바이스(151+) 소스 연결부 S에 제공된다. 상기 디바이스의 공통 게이트 동작으로 인해, 전류 l_s+는 분할될 것이고, 일부는 출력 전류 l_out_n+으로서 dn+로 지향되며, 다른 일부는 출력 전류 l_out_p+ 로서 dp+ 로 지향된다. 액티브 디바이스(151+)의 게이트들 gn+ 및 gp+ 은 바이어스 라인들에 결합된다(gn+ 및 gp+에는 신호가 인가되지 않음). 벌크 노드들, bn+ 및 bp+는 또한 각각의 바이어스 라인에 연결된다.
유사하게, 전류 l_s-는 액티브 디바이스(151-) 소스 연결부 S로 입력된다. 액티브 디바이스(151-)의 공통 게이트 동작으로 인해, 전류 l_s-는 분할될 것이고, 그 일부는 출력 전류 l_out_n 로서 dn-로 지향되며, 다른 일부는 출력 전류 l_out_p-로서 dp-로 지향된다.
임의의 수의 캐패시터들 또는 가변 캐패시터들이 튜닝 블록(200)의 입력들 및 출력들, 게이트들 및 벌크들 및 소스들의 + 및 - 노드들 사이에 연결될 수 있다. 마찬가지로, 임의의 수의 캐패시터들 또는 가변 캐패시터들이 액티브 디바이스(151+) 및 액티브 디바이스(151-)의 입력 및 출력들의 + 및 - 노드들 사이에 연결될 수 있다. 예를 들어, 크로스 캐패시터들 또는 가변 캐패시터들이, dn+ 와 dn-; dp+ 와 dp-; dn- 와 dp+; dn+ 와 dp- 사이 및/또는 이들의 임의의 조합 사이에 연결될 수 있다. 또한, 이들 캐패시터들 또는 가변 캐패시터들은 본 발명에 영향을 미치지 않거나 변경하지 않는 직렬 저항들 또는 직렬 인덕턴스 또는 병렬 저항들 또는 병렬 인덕터들을 포함할 수 있다.
도 4d는 본 발명에 따른 단일 종단 전압 제어 발진기(VCO)(400)의 일 실시예에 대한 블록도이다. 도시된 바와 같이, 액티브 디바이스(100)는 소스를 통해 튜닝 블록(200)에 직접 연결되며 그리고 드레인을 통해 피드백 관계로 연결된다.
도 4e는 본 발명에 따른 차동형 VCO(400')의 실시예의 블록도이다. 도시된 바와 같이, 액티브 디바이스(151)는 소스 및 게이트를 통해 튜닝 블록(200)에 직접 연결되며 그리고 드레인을 통해 피드백 관계로 연결된다.
도 4f는 본 발명에 따른 캐스케이드된 VCO(400")의 실시예의 블록도이다. 도 4f는 공통 소스 튜닝 및 액티브 디바이스의 캐스케이드를 도시한다. 하지만, 공통 게이트 또는 공통 게이트, 공통 소스 또는 심지어 공통 소스의 믹스 앤 매치(mix and match)가 본 발명에 따라 구현될 수 있다.
도 4g는 본 발명에 따른 차동형 VCO(410)의 실시예의 블록도이다. 도시된 바와 같이, 액티브 디바이스(151)는 소스를 통해 직접적으로 그리고 드레인을 통해 피드백 관계로 튜닝 블록(200)에 직접 연결된다. 유효 루프 피드백은 발진을 보장하는 포지티브 신호를 갖는다.
도 4h는 본 발명에 따른 캐스케이드된 VCO(410')의 실시예의 블록도이다. 도 4h는 공통 게이트 튜닝과 액티브 디바이스들의 캐스케이드를 보여준다. 그러나 공통 게이트 또는 공통 게이트, 공통 소스 또는 심지어 공통 소스의 믹스 앤 매치도 본 발명에 따라 구현될 수 있다. 점선은 이러한 블록들이 많이 존재할 수 있음을 의미한다.
도 4i는 본 발명에 따른 캐스케이드된 VCO(420)의 일실시예에 대한 블록도이다. 도 4i는 공통 게이트 튜닝 및 액티브 디바이스들과 공통 게이트 튜닝 및 액티브 디바이스들과의 캐스케이드를 보여준다. 점선은 공통 게이트 액티브 및 튜닝 디바이스들 또는 공통 게이트, 공통 소스 액티브 및 튜닝 디바이스들의 많은 조합들이 존재할 수 있음을 의미한다.
도 5는 본 발명에 따른 VCO(500)를 형성하기 위해 유도성 튜닝 블록들에 결합된 2개의 차동형 액티브 디바이스들의 도면이다. 도 5는 공통 게이트 증폭기와 함께 수동 인덕턴스를 사용하여 이득이 1 보다 크고 이득이 2에 가까워지는 포지티브 피드백 루프를 어떻게 획득하는지를 도시한다. 인덕터들의 클러스터들(200)이 서로 결합되어 있다. 이것은 소스 전류가 튜닝 블록 기능으로 지정된 각 드레인 전류 이상이라는 조건을 충족시킨다. 도 5에 도시되지는 않았지만, 동일 극성 소스들이 함께 연결될 수 있을 뿐만 아니라, 동일 극성 dn 또는 dp는 기능을 변경함이 없이 서로 연결할 수 있다. 예를 들어, 각 액티브 디바이스의 S +, 151은 함께 연결할 수 있다. 또는 각 액티브 디바이스의 S-가 함께 연결할 수 있다.
도 6은 본 발명에 따라 VCO(600)를 형성하기 위해 유도성 튜닝 블록에 결합된 3개의 차동형 액티브 디바이스의 도면이다. 도 6은 공통 게이트 증폭기와 함께 수동 인덕턴스를 사용하여 이득이 1보다 크고 이득이 3에 가까워지는 포지티브 피드백 루프를 어떻게 획득하는지를 보여준다. 인덕터들의 클러스터(200)들이 서로 결합되어 있다. 이것은 소스 전류가 튜닝 블록 기능으로 지정된 각 드레인 전류 이상이라는 조건을 충족시킨다. 도 6에 도시되지는 않았지만, 동일 극성 소스들이 함께 연결될 수 있을 뿐만 아니라, 동일 극성 dn 또는 dp는 기능을 변경함이 없이 서로 연결할 수 있다. 예를 들어, 각 액티브 디바이스의 S +, 151은 함께 연결할 수 있다. 또는 각 액티브 디바이스의 S-가 함께 연결할 수 있다.
도 7은 본 발명에 따라 유도성 튜닝 블록에 결합된 4개의 차동형 액티브 디바이스들의 도면이다. 도 7은 이러한 포지티브 피드백에 의해서 이득이 1 이상이 될 수 있고 4에 근접할 수 있음을 보여준다. 점선 타원 내에 그룹화된 모든 인덕터들은 서로 연결된다. 각 액티브 디바이스의 동일 극성 소스 노드들은 본 발명을 변경하지 않고 함께 연결될 수 있다. 또한, 각 액티브 디바이스의 동일 극성 dn 및 dp 노드들은 본 발명을 변경하지 않고 함께 연결될 수 있다.
도 8은 본 발명에 따른 VCO(800)에서 2개의 액티브 디바이스들의 드레인 전류들이 루프 전에 합산되는 것을 도시한 도면이다. 이렇게 하면, 2개의 디바이스들의 드레인 전류들이 먼저 더해지며 그리고 드레인들은 포지티브 피드백 방식으로 소스에 결합된다. 이와 유사하게, 각각의 차동형 액티브 디바이스로부터 다른 차동형 액티브 디바이스들로의 동일 극성 소스 노들의 전부 또는 일부는 본 발명을 변경하지 않고 서로 연결될 수 있다.
도 9은 본 발명에 따른 VCO(900)에서 드레인 전류들이 루프 전에 합산되는 것을 도시한 도면이다. 이렇게 하면, 드레인 전류들이 먼저 더해지며 그리고 3개의 드레인들은 포지티브 피드백 방식으로 소스에 결합된다. 이와 유사하게, 각각의 차동형 액티브 디바이스로부터 다른 차동형 액티브 디바이스들로의 동일 극성 소스 노들의 전부 또는 일부는 본 발명을 변경하지 않고 서로 연결될 수 있다.
본 발명에 따른 시스템 및 방법은 전압 제어 발진기(VCO) 어플리케이션에 대해 증가된 이득 및 포지티브 피드백을 획득하기 위해 트랜스포머와 결합될 수 있는 증폭기 회로를 제공한다. 결과적인 디바이스는 버퍼 또는 메모리를 필요로 하지 않으며, 따라서 기존의 VCO 보다 크기가 더 작고 더 적은 전력을 사용한다.
비록, 도시된 실시예들에 따라 본 발명이 서술되었지만, 당업자라면 상기 실시예들에 대한 변형예들이 존재할 수 있음을 쉽게 인식할 수 있을 것이며, 이들 변형예들은 본 발명의 사상 및 범위 내에 속할 것이다. 따라서, 본 발명의 사상 및 범위를 벗어나지 않으면도 당업자에 의해서 많은 변형들이 이루어질 수 있다.

Claims (7)

  1. 전압 제어 발진기(VCO)로서,
    액티브 디바이스, 상기 액티브 디바이스는 드레인, 게이트 및 벌크를 갖는 n형 트랜지스터; 드레인, 게이트 및 벌크를 갖는 p형 트랜지스터; 상기 n형 트랜지스터의 게이트와 상기 p형 트랜지스터의 게이트 사이에 결합된 제 1 캐패시터; 상기 n형 트랜지스터의 드레인과 상기 p형 트랜지스터의 드레인 사이에 결합된 제 2 캐패시터; 및 상기 n형 트랜지스터의 벌크와 상기 p형 트랜지스터의 벌크 사이에 결합된 제 3 캐패시터를 포함하고, 상기 n형 트랜지스터와 상기 p형 트랜지스터는 공통 소스를 공유하며;
    공통 게이트 증폭기를 형성하도록 상기 공통 소스에 결합된 튜닝 블록; 및
    상기 VCO의 전체 캐패시턴스를 변경하기 위해 상기 액티브 디바이스에 결합 된 적어도 하나의 튜닝 소자
    를 포함하고,
    상기 VCO는 높은 항복 전압을 가지며, 메모리-리스(memory-less)이며 짝수 고조파 신호들(even harmonic signals)을 포획하는 것을 특징으로 하는 전압 제어 발진기.
  2. 제1항에 있어서,
    상기 제 1, 제 2, 및 제 3 캐패시터 각각은 가변 캐패시터, 저항과 직렬로 연결된 캐패시터, 저항과 병렬로 연결된 캐패시터, 인덕터와 직렬로 연결된 캐패시터, 인덕터와 병렬로 연결된 캐패시터 중 임의의 것을 포함하는 것을 특징으로 하는 전압 제어 발진기.
  3. 제1항에 있어서,
    상기 적어도 하나의 튜닝 소자는, 2개의 입력들과 하나의 출력을 포함하는 인덕터들, 캐패시터들, 저항들 및 트랜스포머들 중 임의의 것을 포함하는 것을 특징으로 하는 전압 제어 발진기.
  4. 차동형(differential) 전압 제어 발진기(VCO)로서,
    제 1 및 제 2 액티브 디바이스들, 상기 제 1 및 제 2 액티브 디바이스들 각각은 드레인, 게이트 및 벌크를 갖는 n형 트랜지스터; 드레인, 게이트 및 벌크를 갖는 p형 트랜지스터; 상기 n형 트랜지스터의 게이트와 상기 p형 트랜지스터의 게이트 사이에 결합된 제 1 캐패시터; 상기 n형 트랜지스터의 드레인과 상기 p형 트랜지스터의 드레인 사이에 결합된 제 2 캐패시터; 및 상기 n형 트랜지스터의 벌크와 상기 p형 트랜지스터의 벌크 사이에 결합된 제 3 캐패시터를 포함하고, 상기 n형 트랜지스터와 상기 p형 트랜지스터는 공통 소스를 공유하며;
    상기 제 1 액티브 디바이스의 n형 트랜지스터의 벌크와 상기 제 2 액티브 디바이스의 공유된 소스 사이에 연결된 제 4 캐패시터;
    상기 제 1 액티브 디바이스의 p형 트랜지스터의 벌크와 상기 제 2 액티브 디바이스의 공유된 소스 사이에 연결된 제 5 캐패시터;
    상기 제 2 액티브 디바이스의 n형 트랜지스터의 벌크와 상기 제 1 액티브 디바이스의 공유된 소스 사이에 연결된 제 6 캐패시터;
    상기 제 2 액티브 디바이스의 p형 트랜지스터의 벌크와 상기 제 1 액티브 디바이스의 공유된 소스 사이에 연결된 제 7 캐패시터;
    공통 게이트 증폭기를 형성하도록 상기 공통 소스에 연결된 튜닝 블록
    상기 제 1 액티브 디바이스의 n형 트랜지스터의 드레인과 상기 제 2 액티브 디바이스의 n형 트랜지스터의 드레인 사이에 연결된 적어도 하나의 제 1 튜닝 소자;
    상기 제 1 액티브 디바이스의 n형 및 p형 트랜지스터들의 소스들과 상기 제 2 액티브 디바이스의 n형 및 p형 트랜지스터의 소스들 사이에 연결된 적어도 하나의 제 2 튜닝 소자; 및
    상기 제 1 액티브 디바이스의 p형 트랜지스터의 드레인과 상기 제 2 액티브 디바이스의 p형 트랜지스터의 드레인 사이에 연결된 적어도 하나의 제 3 튜닝 소자
    를 포함하고,
    상기 차동형 VCO는 높은 항복 전압을 가지며, 메모리-리스(memory-less)이며 짝수 고조파 신호들(even harmonic signals)을 포획하는 것을 특징으로 하는 차동형 전압 제어 발진기.
  5. 제4항에 있어서,
    상기 제 1, 제 2, 및 제 3 캐패시터 각각은 가변 캐패시터, 저항과 직렬로 연결된 캐패시터, 저항과 병렬로 연결된 캐패시터, 인덕터와 직렬로 연결된 캐패시터, 인덕터와 병렬로 연결된 캐패시터 중 임의의 것을 포함하는 것을 특징으로 하는 차동형 전압 제어 발진기.
  6. 제4항에 있어서,
    상기 제 1, 제 2, 및 제 3 튜닝 소자 각각은, 2개의 입력들과 하나의 출력을 포함하는 인덕터들, 캐패시터들, 저항들 및 트랜스포머들 중 임의의 것을 포함하는 것을 특징으로 하는 차동형 전압 제어 발진기.
  7. 제4항에 있어서,
    상기 제 1 및 제 3 튜닝 소자는 상기 차동형 VCO의 비정밀(coarse) 튜닝에 이용되고, 상기 제 2 튜닝 소자는 상기 차동형 VCO의 정밀(fine) 튜닝에 이용되는 것을 특징으로 하는 차동형 전압 제어 발진기.
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