JP2019503144A - メモリレス、コモンモード、低感度および低プリングｖｃｏ - Google Patents

Abstract

電圧制御発振器（ＶＣＯ）が開示される。ＶＣＯは能動デバイスを含む。ＶＣＯは能動デバイスを備え、能動デバイスは、ドレインとゲートとバルクとを有するｎ形トランジスタおよびドレインとゲートとバルクとを有するｐ形トランジスタをさらに含む。ｎ形トランジスタとｐ形トランジスタとは共通ソースを共有する。能動デバイスは、ｎ形トランジスタのゲートとｐ形トランジスタのゲートとの間に結合された第１のキャパシタと、ｎ形トランジスタのドレインとｐ形トランジスタのドレインとの間に結合された第２のキャパシタと、ｎ形トランジスタのバルクとｐ形トランジスタのバルクとの間に結合された第３のキャパシタとをさらに含む。ＶＣＯは、共通ゲート増幅器を形成するために共通ソースに結合された同調ブロックと、ＶＣＯの全体的な容量を変更するために能動デバイスに結合された少なくとも１つの同調要素とを含む。

Description

関連出願の相互参照
[0001]本出願は、２０１５年６月１９日出願の「ＡＣＴＩＶＥ ＤＥＶＩＣＥ ＷＨＩＣＨ ＨＡＳ Ａ ＨＩＧＨ ＢＲＥＡＫＤＯＷＮ ＶＯＬＴＡＧＥ，ＩＳ ＭＥＭＯＲＹ−ＬＥＳＳ，ＴＲＡＰＳ ＥＶＥＮ ＨＡＲＭＯＮＩＣ ＳＩＧＮＡＬＳ ＡＮＤ ＣＩＲＣＵＩＴＳ ＵＳＥＤ ＴＨＥＲＥＷＩＴＨ（高い破壊電圧を有し、メモリレスであり、偶数高調波信号を捕捉する能動デバイスと、それとともに使用される回路）」という名称の米国特許出願第１４／７４５，２６１号の一部継続出願であり、２０１５年１月６日出願の「ＶＥＲＹ ＬＯＷ ＰＨＡＳＥ ＮＯＩＳＥ，ＭＥＭＯＲＹＬＥＳＳ ＣＯＭＭＯＮ−ＭＯＤＥ ＩＮＳＥＮＳＩＴＩＶＥ，ＡＮＤ ＬＯＷ ＰＵＬＬＩＮＧ ＶＣＯ ＷＩＴＨ ＣＡＰＡＣＩＴＯＲ ＢＡＮＫＳ ＡＳ ＴＵＮＩＮＧ（同調としてキャパシタバンクを用いた、超低位相雑音、メモリレス、コモンモード、低感度および低プリングＶＣＯ）」という名称の米国仮特許出願第６２／１００，３９７号の米国特許法第１１９条（ｅ）項に基づく利益を主張し、これらの両方は、それらの全体が参照により本明細書に組み込まれる。

[0002]本発明は、一般にワイヤレスデバイスに関し、より詳細には、そのようなデバイスにおいて利用される電圧制御発振器に関する。

[0003]ワイヤレス製品が、モバイル（たとえば、ハンドセットのためのセルラーおよびＷｉ−Ｆｉ）または非モバイル（たとえば、アクセスポイントおよびルータのためのＷｉ−Ｆｉ）などの様々な環境において利用される。電圧制御発振器またはＶＣＯは、それの発振周波数が電圧入力によって制御される電子発振器である。印加された入力電圧が、瞬時発振周波数を決定する。したがって、入力を制御するために印加される信号を変調することが、周波数変調（ＦＭ）または位相変調（ＰＭ）を生じ得る。ＶＣＯはまた、位相ロックループの一部であり得る。ＶＣＯは、そのような製品中の増幅器において、そこから受信または送信される信号を増幅するために、利用され得る。ワイヤレス製品の市場が発展するにつれて、より高い効率および線形性に対するより多くの需要とともに、モバイルおよび非モバイルネットワークにわたるより多くの帯域幅およびより多くのデータのニーズが一層増加している。したがって、これらのネットワークを介したそのようなデータの通信は、ますます困難になっている。たとえば、ネットワークが発展するにつれて帯域幅が上がるにつれて、同時に、信号コンスタレーションは、ＷｉＦｉ適用のための８０２．１１ａｘ規格のようにより高密度になる。その結果、ＶＣＯの帯域内および帯域外雑音が極めて重要になる。ＶＣＯプリングも主要な問題である。この事例は、組込みのための高出力増幅器の存在において、より重要である。さらに、従来のＶＣＯアーキテクチャは、コアＶＣＯの出力をセンタリングしてからコアに続くインバータチェーンを駆動するために、バッファに依存する。このバッファは、大きい電力を消費し、雑音および妨害問題の別の発生源である。

[0004]ＶＣＯ同調範囲が、別の問題である。ＶＣＯ同調範囲は、キャパシタバンクおよびそれの寄生要素の雑音により制限される。
[0005]本発明によるデバイスおよび回路が、そのようなニーズに対処する。

本願発明の一実施例は、例えば、メモリレス、コモンモード、低感度および低プリングＶＣＯに関する。

[0006]電圧制御発振器（ＶＣＯ）とそれとともに利用される回路とが、開示される。第１の態様では、ＶＣＯは能動デバイスを含む。ＶＣＯは能動デバイスを備え、能動デバイスは、ドレインとゲートとバルクとを有するｎ形トランジスタおよびドレインとゲートとバルクとを有するｐ形トランジスタをさらに含む。ｎ形トランジスタとｐ形トランジスタとは共通ソースを共有する。

[0007]能動デバイスは、ｎ形トランジスタのゲートとｐ形トランジスタのゲートとの間に結合された第１のキャパシタと、ｎ形トランジスタのドレインとｐ形トランジスタのドレインとの間に結合された第２のキャパシタと、ｎ形トランジスタのバルクとｐ形トランジスタのバルクとの間に結合された第３のキャパシタとをさらに含む。

[0008]差動電圧制御発振器（ＶＣＯ）も開示される。差動ＶＣＯは、第１の能動デバイスおよび第２の能動デバイスを含む。第１の能動デバイスおよび第２の能動デバイスの各々は、ドレインとゲートとバルクとを有するｎ形トランジスタをさらに含む。第１の能動デバイスおよび第２の能動デバイスの各々は、ドレインとゲートとバルクとを有するｐ形トランジスタをも含む。ｎ形トランジスタとｐ形トランジスタとは共通ソースを共有する。第１の能動デバイスおよび第２の能動デバイスの各々は、ｎ形トランジスタのゲートとｐ形トランジスタのゲートとの間に結合された第１のキャパシタをも含む。第１の能動デバイスおよび第２の能動デバイスの各々は、ｎ形トランジスタのドレインとｐ形トランジスタのドレインとの間に結合された第２のキャパシタをも含む。第１の能動デバイスおよび第２の能動デバイスの各々は、ｎ形トランジスタのバルクとｐ形トランジスタのバルクとの間に結合された第３のキャパシタをさらに含む。差動ＶＣＯは、第１の能動デバイスのｎ形トランジスタのバルクから第２の能動デバイスの共有ソースまでの間に結合された、第４のキャパシタをも含む。差動ＶＣＯは、第１の能動デバイスのｐ形トランジスタのバルクから第２の能動デバイスのシャードソースまでの間に結合された、第５のキャパシタをも含む。タイル差動ＶＣＯは、第２の能動デバイスのバルクｎ形トランジスタから第１の能動デバイスの共有ソースまでの間に結合された、第６のキャパシタをも含む。差動ＶＣＯは、第２の能動デバイスのｐ形トランジスタのバルクから第１の能動デバイスの共有ソースまでの間に結合された、第７のキャパシタをも含む。差動ＶＣＯは、共通ゲート増幅器を形成するために共通ソースに結合された同調ブロックをも含む。差動ＶＣＯは、第１の能動デバイスのｎ形トランジスタのドレインと第２の能動デバイスのｎ形トランジスタのドレインとの間に結合された、少なくとも１つの第１の同調デバイスをも含む。差動ＶＣＯは、第１の能動デバイスのｎ形トランジスタおよびｐ形トランジスタのソースと第２の能動デバイスのｎ形トランジスタおよびｐ形トランジスタのソースとの間に結合された、少なくとも１つの第２の同調デバイスをも含む。最後に、差動ＶＣＯは、第１の能動デバイスのｐ形トランジスタのドレインと第２の第１の能動デバイスのｐ形トランジスタのドレインとの間に結合された、少なくとも１つの第３の同調デバイスを含み、差動ＶＣＯは、高い破壊電圧を有し、メモリレスであり、超低近遠位相雑音（ｃｌｏｓｅ ｉｎ ａｎｄ ｆａｒ ｐｈａｓｅ ｎｏｉｓｅ）であり、電源および接地妨害に対して超低感度、したがって低プリングであり、偶数高調波信号を捕捉する。

[0009]ＶＣＯは、共通ゲート増幅器を形成するために共通ソースに結合された同調ブロックと、ＶＣＯの全体的な容量を変更するために能動デバイスに結合された少なくとも１つの同調要素とを含む。ＶＣＯは、高い破壊電圧を有し、メモリレスであり、超低近遠位相雑音であり、電源および接地妨害に対して超低感度、したがって低プリングであり、偶数高調波信号を捕捉する。

[0010]ＶＣＯは、ｎ形デバイスおよびｐ形デバイスがそれぞれ、総電源電圧の一部分を受けるので、高い破壊電圧を有し、ｎ形ゲートとｐ形ゲートとの間に結合されたゲート容量およびｎ形のバルクとｐ形のバルクとを結合するバルクキャパシタが、デバイスの重要なノードに結合されたコモンモード信号を捕捉するので、メモリレスであり、偶数高調波信号を捕捉する。また、ｎ形とｐ形とのこの組合せは、ＡＢ級またはＢ級またはＣ級動作中に生成された偶数信号と奇数信号とを区別する。

[0011]本発明によるシステムおよび方法が、電圧制御発振器（ＶＣＯ）適用例について、増加された利得および正のフィードバックを取得するためにトランスフォーマと組み合わせられ得る増幅器回路を与える。得られたデバイスは、電源に関してセンタリングされた各共通ソースから出力信号がとられ得るので、バッファまたはメモリを必要とせず、したがって、従来のＶＣＯよりも、サイズが小さく、少ない電力を使用する。

[0012]本発明による、電圧制御発振器内で利用される能動デバイスの概略図である。 [0013]図１Ａに示された能動デバイスのブロック図である。 [0014]本発明による、電圧制御発振器内で利用される差動能動デバイスの概略図である。 [0015]本発明による、電圧制御発振器内で利用される容量性同調要素を含む差動能動デバイスの概略図である。 [0016]図１Ｄに示された差動能動デバイスのブロック図である。 [0017]図２Ａは、本発明による、同調ブロックの第１の実施形態である。[0018]図２８は、本発明による、同調ブロックの第２の実施形態である。[0019]図２Ｃは、本発明による、同調ブロックの第３の実施形態である。 [0020]図３Ａは、本発明による、共通ゲート増幅器のブロック図である。[0021]図３８は、本発明による、組合せ共通ゲートおよび共通ソース増幅器のブロック図である。 [0022]本発明による、差動共通ゲート増幅器の第１の実施形態のブロック図である。 [0023]本発明による、差動共通ゲート増幅器の第２の実施形態のブロック図である。 [0024]本発明による、差動組合せ共通ゲートおよび共通ソース増幅器の実施形態のブロック図である。 [0025]本発明による、シングルエンド電圧制御発振器（ＶＣＯ）の実施形態のブロック図である。 [0026]本発明による、共通ゲート、共通ソースの形態で配置された差動ＶＣＯの実施形態のブロック図である。 [0027]本発明による、ＣＧ−ＣＳのカスケードＶＣＯの実施形態のブロック図である。 [0028]本発明による、共通ゲートの形態で配置された差動ＶＣＯの実施形態のブロック図である。 [0029]本発明による、ＣＧのカスケードＶＣＯの実施形態のブロック図である。 [0030]ＣＧおよびＣＧ−ＣＳ組合せのカスケードＶＣＯの実施形態のブロック図である。 [0031]本発明による、結合された誘導性差動同調ブロックに結合された２つの差動共通ゲート能動デバイスの図である。 [0032]本発明による、結合された誘導性差動同調ブロックに結合された３つの共通ゲート差動能動デバイスの図である。 [0033]本発明による、誘導性差動同調ブロックに結合された４つの差動共通ゲート能動デバイスの図である。 [0034]本発明による、ＶＣＯにおけるループの前にドレイン電流が追加されるところを示す図である。 [0035]本発明による、ＶＣＯにおけるループの後にドレイン電流が追加されるところを示す図である。

[0036]本発明は、一般にワイヤレスデバイスに関し、より詳細には、そのようなデバイスにおいて利用される電圧制御発振器に関する。以下の説明は、当業者が本発明を製作および使用することを可能にするために提示され、特許出願およびそれの要件のコンテキストにおいて与えられる。好ましい実施形態への様々な変更および本明細書で説明される一般原理および特徴は、当業者には容易に明らかであろう。したがって、本発明は、示される実施形態に限定されるものではなく、本明細書で説明される原理および特徴に合致する最も広い範囲を与えられるべきである。

[0037]図１Ａは、本発明による、電圧制御発振器内で利用される能動デバイス１００の概略図である。能動デバイスおよび増幅器回路内での能動デバイスの使用は、本出願の譲受人によって所有される、２０１５年６月１９日出願のＡＣＴＩＶＥ ＤＥＶＩＣＥ ＷＨＩＣＨ ＨＡＳ Ａ ＨＩＧＨ ＢＲＥＡＫＤＯＷＮ ＶＯＬＴＡＧＥ，ＩＳ ＭＥＭＯＲＹ−ＬＥＳＳ，ＴＲＡＰＳ ＥＶＥＮ ＨＡＲＭＯＮＩＣ ＳＩＧＮＡＬＳ ＡＮＤ ＣＩＲＣＵＩＴＳ ＵＳＥＤ ＴＨＥＲＥＷＩＴＨ（高い破壊電圧を有し、メモリレスであり、偶数高調波信号を捕捉する能動デバイスと、それとともに使用される回路）という名称の同時係属中の米国出願において詳細に説明されている。能動デバイス１００は、ゲート（ｇｎ）とドレイン（ｄｎ）とバルク（ｂｎ）とを含むｎ形トランジスタ１０２およびゲート（ｇｐ）とドレイン（ｄｐ）とバルク（ｂｐ）とを含むｐ形トランジスタ１０４を含む。ｎ形トランジスタ１０２とｐ形トランジスタ１０４とは（１つまたは複数の）共通ソースを共有する。能動デバイス１００は、ｇｎとｇｐとの間に結合された第１のキャパシタ１０６と、ｄｎとｄｐとの間に結合された第２のキャパシタ１０８と、ｂｎとｂｐとの間に結合された第３のキャパシタ１１０とを含む。能動デバイス１００は、ＡＢ級増幅器などのいくつかの増幅器とともに利用されるとき、４つの端末（ゲート、ドレイン、バルクおよびソース）による高い破壊電圧を有し、メモリレスであり、偶数高調波信号を捕捉する。

[0038]図１Ｂは、図１Ａに示された能動デバイス１００のブロック図である。ｎ形トランジスタ１０２は、ＮＰＮバイポーラ、またはＧａＡｓからの任意の他の能動要素であり得る。ｐ形トランジスタ１０４は、ＰＮＰバイポーラ、またはＧａＡｓからの任意の他の能動相補であり得る。ｎ形トランジスタ１０２は、カスケードＮＭＯＳ回路によってさらに保護され得る。ｐ形トランジスタ１０４は、カスケードＰＭＯＳ回路によってさらに保護され得るキャパシタ１０６は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１０６はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。キャパシタ１０８は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１０８はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。キャパシタ１１０は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１１０はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。

[0039]より多くのキャパシタが、ｄｎからｇｎまでに、ｄｎからｇｐまでに、ｄｐからｇｐまでに、ｄｐからｇｎまでに結合され得る（寄生または非寄生）。これらのキャパシタは可変であり、およびあるいは、インダクタ、抵抗器、トランスフォーマなどの直列受動または能動要素を有することがある。ノードｇｐは、バイアスネットワークに接続することができる。このバイアスネットワークは、抵抗器、キャパシタ、インダクタ、トランスフォーマ、およびそれらの任意の組合せなど、任意の受動を含むことができる。バイアスは、任意の能動要素をも含むことができる。

[0040]ｎ形およびｐ形の両方またはいずれか一方のためにカスケードトランジスタを使用する場合、キャパシタ１１０と同様にカスケードｎ形のドレインをカスケードｐ形のドレインに接続するために、追加のキャパシタが必要とされ得る。また、カスケードｎ形のバルクをカスケードｐ形のバルクに結合するキャパシタは、キャパシタ１０８と同様であり得る。さらに、キャパシタが、キャパシタ１０６と同様に、カスケードｎ形のゲートからカスケードｐ形のゲートまでに接続され得る。

[0041]図１Ｃは、本発明による、電圧制御発振器内で利用される差動能動デバイス１５０の概略図である。差動能動デバイス１５０は、差動様式で結合された第１の能動デバイス１００および第２の能動デバイス１００を含む。差動能動デバイスは、それぞれのトランジスタ１０２およびトランジスタ１０４のバルクからソースまでに結合された、両方の能動デバイス１００中のキャパシタ１９０およびキャパシタ１９２を含む。キャパシタ１９０および１９２は、共通ゲート能動デバイス１５０の高い周波数における線形性、安定性および自己利得を改善する。ｎ形デバイスの共通ゲートをｐ形デバイスの共通ゲートに接続するキャパシタ１０６は、ＶＣＯプリングおよびメモリ効果に関係する問題を改善するためであるように、電源、接地および（ＡＢ級、Ｂ級、Ｃ級．．．モードを入力するＶＣＯまたは増幅器によって）自己生成された偶数高調波からコモンモード信号を捕捉することができる。

[0042]ｎ形デバイスのバルクをｐ形デバイスのバルクに接続するキャパシタ１０８は、ＶＣＯまたは増幅器のＡＢ級、Ｂ級、Ｃ級．．．アクションによって生成された偶数高調波のための経路を与える。また、バルクノードに対して電源または接地雑音からのフィルタ処理を行い、ＶＣＯプリングまたはメモリ効果に関係する問題を改善する。

[0043]図１Ｄは、本発明による、電圧制御発振器内で利用される容量性同調要素１９４ａ、１９４ｂおよび１９６を含む差動能動デバイス１５１の概略図である。差動能動デバイス１５１は、図１Ｃの差動能動デバイスと同様に含む。同調要素１９４ａおよび１９４ｂは、能動デバイス１００のドレイン間に結合され、デバイス１５１の粗同調調整を行う。同調要素１９６は、能動デバイス１００のソース間に結合され、デバイス１５１の微同調調整を行う。同調要素１９４ａ、１９４ｂおよび１９６は、デバイス１５１の（図示されないが、場合によっては明らかである、寄生キャパシタンスを含む）実効キャパシタンスを変化させるために利用される。これは、ＶＣＯ構造全体の中心周波数を変更することができる。同調要素１９４ａは可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。同調要素１９４ａはさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。同調要素１９４ｂは可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。同調要素１９４ｂはさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。キャパシタ１１０は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１１０はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。

[0044]図１Ｅは、図１Ｄに示された差動能動デバイスのブロック図である。図１Ａと同様に、能動デバイスの各々では、ｎ形トランジスタ１０２は、ＮＰＮバイポーラ、またはＧａＡｓからの任意の他の能動要素であり得る。ｐ形トランジスタ１０４は、ＰＮＰバイポーラ、またはＧａＡｓからの任意の他の能動相補であり得る。ｎ形トランジスタ１０２は、カスケードＮＭＯＳまたはＮＰＮ回路によってさらに保護され得る。ｐ形トランジスタ１０４は、カスケードＰＭＯＳまたはＰＮＰ回路によってさらに保護され得る。キャパシタ１０６は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１０６はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。キャパシタ１０８は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１０８はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。キャパシタ１１０は可変キャパシタであり得、それは、直列抵抗器およびまたは直列インダクタを有することができ、すべてが可変である。キャパシタ１１０はさらに、任意の直列要素をもつＮ個のキャパシタに分割され得る。

[0045]より多くのキャパシタが、ｄｎからｇｎまでに、ｄｎからｇｐまでに、ｄｐからｇｐまでに、ｄｐからｇｎまでに結合され得る（寄生または非寄生）。これらのキャパシタは可変であり、およびあるいは、インダクタ、抵抗器、トランスフォーマなどの直列受動または能動要素を有することがある。ノードｇｐは、バイアスネットワークに接続することができる。このバイアスネットワークは、抵抗器、キャパシタ、インダクタ、トランスフォーマ、およびそれらの任意の組合せなど、任意の受動を含むことができる。バイアスは、任意の能動要素をも含むことができる。

[0046]ｎ形およびｐ形の両方またはいずれか一方のためにカスケードトランジスタを使用する場合、キャパシタ１１０と同様にカスケードｎ形のドレインをカスケードｐ形のドレインに接続するために、追加のキャパシタが必要とされ得る。また、カスケードｎ形のバルクをカスケードｐ形のバルクに結合するキャパシタは、キャパシタ１０８と同様であり得る。さらに、キャパシタが、キャパシタ１０６と同様に、カスケードｎ形のゲートからカスケードｐ形のゲートまでに接続され得る。

[0047]図１Ａ中の能動デバイス１００あるいは図１Ｃおよび図１Ｄの差動能動デバイス１５０または差動能動デバイス１５１がそれぞれ、ＡＢ級またはＢ級またはＣ級またはＤ級あるいはＡ級を除く任意の他の級で駆動される場合、能動デバイス１５１は、ｄｎノードおよびｄｐノードを通って流れる偶数および奇数高調波出力電流を生成する。能動デバイス１５１は、主要な信号または第３高調波などの奇数高調波の場合、ノードｄｎおよびノードｄｐにおいて同様の方向の電流フローを生成することによって、偶数高調波と奇数高調波とを区別することができる。しかしながら、能動デバイス１００は、第２、第４、第５などの偶数高調波の場合、ノードｄｎおよびノードｄｐにおいて反対方向の電流を生成することになる。また、キャパシタ１１０、１０８および１０６によって生じるフィルタ処理アクションが、ｄｎノードおよびｄｐノードを通って流れる偶数高調波の大きさに影響を及ぼすことになる。

[0048]図２Ａは、本発明による、同調ブロック２００の第１の実施形態である。シングルエンド同調ブロック２００は、２つの入力、ｄｎおよびｄｐと、１つの出力、ｓと、電圧供給（ｖｄｄ）と、接地（ｇｎｄ）とを含む。電流の形態での入力信号が、それぞれｌ＿ｉｎ＿ｎおよびｌ＿ｉｎ＿ｐとして、ノードｄｎおよびノードｄｐに与えられ得る。いずれかに限定されないが、受動的な、インダクタ、キャパシタ、抵抗器およびトランスフォーマのすべてまたは数個の組合せを含むことができる同調ブロック２００は、以下の条件、すなわちｌ＿ｓ＞ｌ＿ｉｎ＿ｎ＋ｌ＿ｉｎ＿ｐである場合、ｌ＿ｉｎ＿ｎおよびｌ＿ｉｎ＿ｐを受信し、ノードＳにおける出力電流、ｌ＿ｓを与える機能を有する。同調ブロック２００は、電力にかかわらず線形出力信号を与えるために利用される。同調ブロック２００と能動デバイス１００の組合せが、共通ゲート増幅器を形成する。

[0049]図３Ａは、本発明による、シングルエンド共通ゲート増幅器のブロック図である。共通ゲート増幅器は、同調ブロック２００に結合された能動デバイス１００を備える。この実施形態では、同調ブロック２００からの電流ｌ＿ｓが、能動デバイス１００のソース接続、Ｓに与えられる。デバイス１００の共通ゲートアクションにより、電流ｌ＿ｓは、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎとしてｄｎに向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐとしてｄｐに向けられる。能動デバイス１００のゲートｇｎおよびゲートｇｐは、バイアスラインに結合される。（信号が、ｇｎおよびｇｐに印加されない）。バルクノードｂｎおよびバルクノードｂｐも、それらのそれぞれのバイアスラインに結合される。

[0050]能動デバイス１００がＡＢ級、Ｂ級、Ｃ級、Ｄ級およびＦ級モード下で動作している場合、他の偶数および奇数高調波電流が、能動デバイス１００の内部に生じる。これらの電流は、ｄｎおよびｄｐのほうへ向けられる。ＡＭ（振幅変調された）電流および第２高調波などの偶数高調波の場合、ｄｎを通る電流フローの方向とｄｐを通る電流フローの方向は、反対である。しかしながら、主要な信号電流および第３高調波など、奇数高調波の場合、ｄｎを通る出力電流の方向とｄｐを通る出力電流の方向は、同じである。

[0051]図２８は、本発明による、同調ブロック２００’の第２の実施形態である。シングルエンド同調ブロック２００’は、２つの入力、ｄｎおよびｄｐと、３つの出力、ｓ、ｇｎおよびｇｐとを含む。シングルエンド同調ブロック２００’は、電源（ｖｄｄ）と、接地（ｇｎｄ）とを有する。電流の形態での入力信号が、ｌ＿ｉｎ＿ｎとｌ＿ｉｎ＿ｐとをそれぞれ用いてノードｄｎとノードｄｐとに挿入される。いずれかに限定されないが、受動的な、インダクタ、キャパシタ、抵抗器およびトランスフォーマのすべてまたは数個の組合せを含むことができる同調ブロック２００’は、以下の条件、すなわち、ｌ＿ｓ＞ｌ＿ｉｎ＿ｎ＋ｌ＿ｉｎ＿ｐである場合、ｌ＿ｉｎ＿ｎおよびｌ＿ｉｎ＿ｐを受信し、ノードＳにおける出力電流、ｌ＿ｓを与える機能を有する。出力ｇｐおよびｇｎは、能動デバイス１００のｇｎノードおよびｇｐノードを駆動することになる電圧である。図３８に示されているように、同調ブロック２００’を能動デバイス１００と組み合わせることが、共通ゲート／共通ソース増幅器アクションを形成する。

[0052]さらに、同調ブロック２００’は、ゲート情報ｇｎおよびｇｐのみを送り、Ｓノードにおける情報を送らないことがある。この場合、Ｓノードは、接地されるか、あるいは抵抗器、キャパシタ、インダクタ、トランスフォーマなどの受動デバイス、または能動デバイス、またはすべてに結合され得る。同調ブロック２００’と能動デバイス１００との組合せは、この特定の場合に、共通ソース増幅器を形成する。

[0053]図３８は、本発明による、シングルエンド形式での組合せ共通ゲートおよび共通ソース増幅器のブロック図である。共通ゲートおよび共通ソース増幅器は、同調ブロック２００’に結合された能動デバイス１００を備える。この実施形態では、同調ブロック２００’からの電流ｌ＿ｓは、能動デバイス１００のソース接続、Ｓに与えられる。ノードｓに入る電流のためのデバイスの共通ゲートアクションにより、電流ｌ＿ｓは、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎとしてｄｎに向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐとしてｄｐに向けられる。能動デバイス１００のゲートｇｎおよびゲートｇｐは、バイアスラインに結合され、ならびに同調ブロックの出力ノードｇｎおよびｇｐによって駆動される。バルクノードｂｎおよびバルクノードｂｐも、それらのそれぞれのバイアスラインに結合される。ノードｇｎおよびノードｇｐはさらに、主要な信号から絶縁されるそれらのそれぞれのバイアスに接続され得る。

[0054]図４Ａは、本発明による、差動共通ゲート増幅器４００の第１の実施形態のブロック図である。増幅器４００は、第１の能動デバイス１５１および第２の能動デバイス１５１に結合された差動同調ブロック２００を備える。差動同調ブロック２００は、４つの入力、ｄｎ＿ｉｎ＋、ｄｐ＿ｉｎ＋およびｄｎ＿ｉｎ−、ｄｐ＿ｉｎ−と、２つの出力、ｓ Ｓ＋およびｓ−とを備える。電源（ｖｄｄ）および接地（ｇｎｄ）が与えられる。電流の形態での入力信号が、ｌ＿ｉｎ＿ｎ＋、ｌ＿ｉｎ＿ｐ−およびｌ＿ｉｎ＿ｎ−およびｌ＿ｉｎ＿ｐ−として、それぞれノードｄｎ＿ｉｎ＋、ノードｄｐ＿ｉｎ＋およびノードｄｎ＿ｉｎ−、ノードｄｐ＿ｉｎ−に挿入される。いずれかに限定されないが、受動的な、インダクタ、キャパシタ、抵抗器およびトランスフォーマのすべてまたは数個の組合せを含むことができる同調ブロック２００は、以下の条件、すなわちｌ＿ｓ＋＞（ｌ＿ｉｎ＿ｎ＋）＋（ｌ＿ｉｎ＿ｐ＋）およびｌ＿ｓ−＞（ｌ＿ｉｎ＿ｎ−）＋（ｌ＿ｉｎ＿ｐ−）である場合、ｌ＿ｉｎ＿ｎ＋、ｌ＿ｉｎ＿ｐ＋およびｌ＿ｉｎ＿ｎ−、ｌ＿ｉｎ＿ｐ−を受信し、それらをそれぞれ、ノードＳ＋およびノードＳ−における出力電流ｌ＿ｓ＋およびｌ＿ｓ−として処理する機能を有する。

[0055]この実施形態では、同調ブロック２００からの電流ｌ＿ｓが、能動デバイス＋１５１のソース接続、Ｓに与えられる。デバイス１５１＋の共通ゲートアクションにより、電流ｌ＿ｓは、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎとしてｄｎに向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐとしてｄｐに向けられる。能動デバイスのゲートｇｎおよびゲートｇｐは、バイアスラインに結合される。（信号が、ｇｎおよびｇｐに印加されない）。バルクノードｂｎおよびバルクノードｂｐも、それらのそれぞれのバイアスラインに結合される。

[0056]同様に、この実施形態では、同調ブロック２００からの電流ｌ＿ｓが、能動デバイス１５１−のソース接続、Ｓに与えられる。デバイス１５１−の共通ゲートアクションにより、電流ｌ＿ｓは、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎとしてｄｎに向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐとしてｄｐに向けられる。能動デバイスのゲートｇｎおよびゲートｇｐは、バイアスラインに結合される。（信号が、ｇｎおよびｇｐに印加されない）。バルクノードｂｎおよびバルクノードｂｐも、それらのそれぞれのバイアスラインに結合される。

[0057]任意の数のキャパシタまたは可変キャパシタが、同調ブロック２００の入力の＋ノードと−ノードとの間に結合され得る。同様に、任意の数のキャパシタまたは可変キャパシタが、能動デバイス＋１５１および能動デバイス−１５１の入力および出力までの入力、出力、ゲート、バルクの＋ノードと−ノードとの間に接続することができる。たとえば、相互キャパシタまたは可変キャパシタが、ｄｎ＋とｄｎ−との間、ｄｐ＋とｄｐ−との間、ｄｎ−とｄｐ＋との間、ｄｎ＋とｄｐ−との間、およびまたはそれらの任意の組合せに結合され得る。また、これらのキャパシタまたは可変キャパシタは、本発明に影響を及ぼさずまたは本発明を改変しない、直列抵抗器または直列インダクタンスまたは並列抵抗器または並列インダクタを含むことができる。

[0058]図４８は、本発明による、差動共通ゲート増幅器の第２の実施形態のブロック図である。増幅器４００は、第１の能動デバイス１５１および第２の能動デバイス１５１に結合された差動同調ブロック２００を備える。差動同調ブロック２００は、４つの入力、ｄｎ＿ｉｎ＋、ｄｐ＿ｉｎ＋およびｄｎ＿ｉｎ−、ｄｐ＿ｉｎ−と、２つの出力、ｓ Ｓ＋およびｓ−とを備える。電源（ｖｄｄ）および接地（ｇｎｄ）が与えられる。電流の形態での入力信号が、ｌ＿ｉｎ＿ｎ＋、ｌ＿ｉｎ＿ｐ−およびｌ＿ｉｎ＿ｎ−およびｌ＿ｉｎ＿ｐ−として、それぞれノードｄｎ＿ｉｎ＋、ノードｄｐ＿ｉｎ＋およびノードｄｎ＿ｉｎ−、ノードｄｐ＿ｉｎ−に挿入される。左側にある電源ｖｄｄ、および右側にｇｎｄ。いずれかに限定されないが、受動的な、インダクタ、キャパシタ、抵抗器およびトランスフォーマのすべてまたは数個の組合せを含むことができる同調ブロック２００は、以下の条件、すなわちｌ＿ｓ＋＞（ｌ＿ｉｎ＿ｎ＋）＋（ｌ＿ｉｎ＿ｐ＋）およびｌ＿ｓ−＞（ｌ＿ｉｎ＿ｎ−）＋（ｌ＿ｉｎ＿ｐ−）である場合、ｌ＿ｉｎ＿ｎ＋、ｌ＿ｉｎ＿ｐ＋およびｌ＿ｉｎ＿ｎ−、ｌ＿ｉｎ＿ｐ−を受信し、それらをそれぞれ、ノードＳ＋およびノードＳ−における出力電流ｌ＿ｓ＋およびｌ＿ｓ−として処理する機能を有する。

[0059]この実施形態では、同調ブロック２００からの電流ｌ＿ｓが、能動デバイス＋１５１のソース接続、Ｓに与えられる。デバイス１５１＋の共通ゲートアクションにより、電流ｌ＿ｓは、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎとしてｄｎに向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐとしてｄｐに向けられる。能動デバイスのゲートｇｎおよびゲートｇｐは、＋側と−側との間に仮想接地を形成するバイアスラインに結合される（信号差動信号が、ｇｎおよびｇｐに印加されない）。バルクノードｂｎおよびバルクノードｂｐも、それらのそれぞれのバイアスラインに結合される。

[0060]同様に、この実施形態では、同調ブロック２００からの電流ｌ＿ｓが、能動デバイス１５１−のソース接続、Ｓに与えられる。デバイス１５１−の共通ゲートアクションにより、電流ｌ＿ｓは、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎとしてｄｎに向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐとしてｄｐに向けられるゲートｇｎ−は、仮想接地を形成するためにゲートｇｎ＋に結合され、それらは共通バイアス電圧、ｖｂｉａｓ＿ｎを共有する。同様に、ｇｐ−とｇｐ＋とは、仮想接地を形成するために互いに結合され、それらは共通バイアス電圧、ｂｉａｓ＿ｐを共有する。バルクノードｂｎ−およびバルクノードｂｐ−も、それらのそれぞれのバイアスラインに結合される。

[0061]任意の数のキャパシタまたは可変キャパシタが、同調ブロック２００の入力および出力の＋ノードと−ノードとの間に結合され得る。同様に、任意の数のキャパシタまたは可変キャパシタが、能動デバイス＋１５１および能動デバイス−１５１の入力および出力、ゲート、バルクおよびソースの＋ノードと−ノードとの間に接続することができる。たとえば、相互キャパシタまたは可変キャパシタが、ｄｎ＋とｄｎ−との間、ｄｐ＋とｄｐ−との間、ｄｎ−とｄｐ＋との間、ｄｎ＋とｄｐ−との間、またはそれらの任意の組合せに結合され得る。また、これらのキャパシタまたは可変キャパシタは、本発明に影響を及ぼさずまたは本発明を改変しない、直列抵抗器または直列インダクタンスまたは並列抵抗器または並列インダクタを含むことができる。

[0062]図４Ｃは、本発明による、差動組合せ共通ゲートおよび共通ソース増幅器の実施形態のブロック図である。増幅器４００は、第１の能動デバイス１５１および第２の能動デバイス１５１に結合された差動同調ブロック２００を備える。差動同調ブロック２００は、４つの入力、ｎ＋、ｐ＋およびｎ−、ｄ−と、６つの出力、Ｓ＋、ｓ−、ｇｎ＋、ｇｎ−、ｇｐ＋、ｇｐ−とを備える。また、ノードｄｎ＋、ｄｎ−、ｄｐ＋およびｄｐ−に給電している能動デバイスの必要とされるバイアシングのために、電源ｖｄｄおよびｇｎｄが与えられる。

[0063]入力信号が電流の形態であり、ｌ＿ｉｎ＿ｎ＋、ｌ＿ｉｎ＿ｐ−およびｌ＿ｉｎ＿ｎ−およびｌ＿ｉｎ＿ｐ−として、それぞれノードｎ＋、ノードｐ＋およびノードｎ−、ノードｐ−に与えられる。いずれかに限定されないが、インダクタ、キャパシタ、抵抗器およびトランスフォーマなどの受動デバイスのすべてまたはいくつかの組合せを含むことができる同調ブロック２００は、以下の条件、すなわちｌ＿ｓ＋＞（ｌ＿ｉｎ＿ｎ＋）＋（ｌ＿ｉｎ＿ｐ＋）およびｌ＿ｓ−＞（ｌ＿ｉｎ＿ｎ−）＋（ｌ＿ｉｎ＿ｐ−）である場合、ｌ＿ｉｎ＿ｎ＋、ｌ＿ｉｎ＿ｐ＋およびｌ＿ｉｎ＿ｎ−、ｌ＿ｉｎ＿ｐ−を受信し、それらをそれぞれ、ノードＳ＋およびノードＳ−における出力電流ｌ＿ｓ＋およびｌ＿ｓ−として処理する機能を有する。

[0064]同調ブロック２００の他の４つの出力ノードは、差動共通ゲート−共通ソース増幅器を形成するために、それぞれ、能動デバイス＋１５１および能動デバイス−１５１の正のｎ形およびｐ形ゲートおよび負のｎ形およびｐ形ゲートに接続する。

[0065]電流ｌ＿ｓ＋が、能動デバイス＋１５１ソース接続、Ｓに与えられる。このデバイスの共通ゲートアクションにより、電流ｌ＿ｓ＋は、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎ＋としてｄｎ＋に向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐ＋としてｄｐ＋に向けられる。能動デバイス１５１のゲートｇｎ＋およびゲートｇｐ−は、バイアスラインに結合される。（信号が、ｇｎ＋およびｇｐ＋に印加されない）。バルクノードｂｎ＋およびバルクノードｂｐ＋も、それらのそれぞれのバイアスラインに結合される。

[0066]同様に、電流ｌ＿ｓ−が、能動デバイス−１５１のソース接続、Ｓに入っている。能動デバイス−１５１の共通ゲートアクションにより、電流ｌ＿ｓ−は、分かれることになり、それの部分は出力電流ｌ＿ｏｕｔ＿ｎ−としてｄｎ−に向けられ、他の部分は出力電流ｌ＿ｏｕｔ＿ｐ−としてｄｐ−に向けられる。

[0067]任意の数のキャパシタまたは可変キャパシタが、同調ブロック２００の入力および出力、ゲートおよびバルクおよびソースの＋ノードと−ノードとの間に結合され得る。同様に、任意の数のキャパシタまたは可変キャパシタは、能動デバイス＋１５１および能動デバイス−１５１の入力および出力の＋ノードと−ノードとの間に接続することができる。たとえば、相互キャパシタまたは可変キャパシタは、ｄｎ＋とｄｎ−との間、ｄｐ＋とｄｐ−との間、ｄｎ−とｄｐ＋との間、ｄｎ＋とｄｐ−との間およびそれらの任意の組合せで接続することができる。また、これらのキャパシタまたは可変キャパシタは、本発明に影響を及ぼさずまたは本発明を改変しない、直列抵抗器または直列インダクタンスまたは並列抵抗器または並列インダクタを含むことができる。

[0068]図４０は、本発明による、シングルエンド電圧制御発振器（ＶＣＯ）４００の実施形態のブロック図である。図示のように、能動デバイス１００は、ソースを介して直接、およびドレインを介してフィードバック関係で同調ブロック２００に結合される。

[0069]図４Ｅは、本発明による、差動ＶＣＯ４００’の実施形態のブロック図である。図示のように、能動デバイス１５１は、ソースおよびゲートを介して直接、およびドレインを介してフィードバック関係で同調ブロック２００に結合される。

[0070]図４Ｆは、本発明による、カスケードＶＣＯ４００”の実施形態のブロック図である。図４Ｆは、共通ソース同調および能動デバイスのカスケードを示す。しかしながら、本発明による、共通ゲートまたは共通ゲート、共通ソースまたはさらに共通ソースの混合および整合が、実装され得る。

[0071]図４Ｇは、本発明による、差動ＶＣＯ４１０の実施形態のブロック図である。図示のように、能動デバイス１５１は、ソースを介して直接、およびドレインを介してフィードバック関係で同調ブロック２００に結合される。有効なループフィードバックは、発振を保証するために正符号を有する。

[0072]図４Ｈは、本発明による、カスケードＶＣＯ４１０’の実施形態のブロック図である。図４Ｈは、共通ゲート同調および能動デバイスのカスケードを示す。しかしながら、本発明による、共通ゲートまたは共通ゲート、共通ソースまたはさらに共通ソースの混合および整合が、実装され得る。点線は、これらのブロックのうちの多くが存在し得ることを意味する。

[0073]図４Ｉは、本発明による、カスケードＶＣＯ４２０の実施形態のブロック図である。図４Ｉは、共通ゲート同調および能動デバイスを用いた、共通ゲート同調および能動デバイスのカスケードを示す。点線は、共通ゲート能動および同調デバイス、または共通ゲート、共通ソース能動および同調デバイスの多くの組合せがあり得ることを意味する。

[0074]図５は、本発明による、ＶＣＯ５００を形成するために誘導性同調ブロックに結合された２つの差動能動デバイスの図である。図５は、共通ゲート増幅器と組み合わせて受動インダクタンスを使用して、１よりも大きく、２の利得に近づく利得をもつ正のフィードバックループをどのように達成すべきかを示す。インダクタのクラスタ２００が互いに結合される。これは、ソース電流が、同調ブロック機能を用いて指定された各ドレイン電流よりも多いという条件を満たす。図示されていないが、図５の場合、同極性ソースは一緒に接続することができ、ならびに同極性ｄｎまたはｄｐは、機能を改変することなしに、互いに接続することができる。たとえば、各能動デバイス１５１のＳ＋は一緒に接続することができる。または、各能動デバイスのＳ−は一緒に接続することができる。

[0075]図６は、本発明による、ＶＣＯ６００を形成するために誘導性同調ブロックに結合された３つの差動能動デバイスの図である。図６は、共通ゲート増幅器と組み合わせて受動インダクタンスを使用して、１よりも大きく、３の利得に近づく利得をもつ正のフィードバックループをどのように達成すべきかを示す。インダクタのクラスタ２００が互いに結合される。これは、ソース電流が、同調ブロック機能を用いて指定された各ドレイン電流よりも多いという条件を満たす。図示されていないが、図６の場合、同極性ソースは一緒に接続することができ、ならびに同極性ｄｎまたはｄｐは、機能を改変することなしに、互いに接続することができる。たとえば、各能動デバイス１５１のＳ＋は、一緒に接続することができる。または、各能動デバイスのＳ−は一緒に接続することができる。

[0076]図７は、本発明による、誘導性同調ブロックに結合された４つの差動能動デバイスの図である。図７は、利得は、この正のフィードバックによって、１よりも多く、４の利得に近づく利得であり得ることを示す。点線楕円内のグループ化されたすべてのインダクタが、互いに結合される。各能動デバイスの同極性ソースノードは、本発明を改変することなしに、一緒に接続され得る。また、各能動デバイスの同極性ｄｎノードとｄｐノードとは、本発明を改変することなしに、一緒に接続され得る。

[0077]図８は、本発明による、ＶＣＯ８００におけるループの前に２つの能動デバイスのドレイン電流が追加されるところを示す図である。そのように行う際に、２つデバイスのドレイン電流が最初に追加され、ドレインは、正のフィードバック様式でソースに結合される。同様に、各差動能動デバイスから他の差動能動デバイスへのすべてのまたは数個の同様の極性ソースノードが、本発明を改変することなしに、一緒に接続することができる。

[0078]図９は、本発明による、ＶＣＯ９００におけるループの前にドレイン電流が追加されるところを示す図である。そのように行う際に、ドレイン電流が最初に追加され、３つのドレインは、正のフィードバック様式でソースに結合される。同様に、各差動能動デバイスから他の差動能動デバイスまでのすべてのまたは数個の同様の極性ソースノードが、本発明を改変することなしに、一緒に接続することができる。

[0079]本発明によるシステムおよび方法が、電圧制御発振器（ＶＣＯ）適用例について、増加された利得と正のフィードバックとを取得するためにトランスフォーマと組み合わせられ得る増幅器回路を与える。得られたデバイスは、バッファまたはメモリを必要とせず、したがって、従来のＶＣＯよりもサイズが小さく、より少ない電力を使用する。

[0080]本発明は、図示された実施形態に従って説明されたが、当業者は、実施形態に対する変形態があり得、それらの変形態は本発明の趣旨および範囲内にあることを容易に認識されよう。したがって、本発明の趣旨および範囲から逸脱することなく、多くの変更が当業者によって行われ得る。

Claims (7)

1. 電圧制御発振器（ＶＣＯ）であって、
   能動デバイスであって、前記能動デバイスは、ドレインとゲートとバルクとを有するｎ形トランジスタおよびドレインとゲートとバルクとを有するｐ形トランジスタをさらに含み、前記ｎ形トランジスタと前記ｐ形トランジスタとが共通ソースを共有し、
   前記能動デバイスは、ｎ形トランジスタの前記ゲートとｐ形トランジスタの前記ゲートとの間に結合された第１のキャパシタと、前記ｎ形トランジスタの前記ドレインとｐ形トランジスタの前記ドレインとの間に結合された第２のキャパシタと、ｎ形トランジスタのタイルバルクとｐ形トランジスタの前記バルクとの間に結合された第３のキャパシタとをさらに含む、能動デバイスと、
   共通ゲート増幅器を形成するために前記共通ソースに結合された同調ブロックと、
   前記ＶＣＯの全体的な容量を変更するためにタイル(tile)能動デバイスに結合された少なくとも１つの同調要素であって、前記ＶＣＯが、高い破壊(breakdown)電圧を有し、メモリレス(memory less)であり、偶数高調波信号を捕捉する、少なくとも１つの同調要素と
   を備える、電圧制御発振器（ＶＣＯ）。
2. 前記第１のキャパシタ、前記第２のキャパシタおよび前記第３のキャパシタの各々が、可変キャパシタ、抵抗器と直列に結合されたキャパシタ、抵抗器と並列に結合されたキャパシタ、インダクタと直列に結合されたキャパシタ、インダクタと並列に結合されたキャパシタのいずれかを備える、請求項１に記載のＶＣＯ。
3. 前記少なくとも同調要素が、２つの入力と１つの出力とを備える、インダクタ、キャパシタ、抵抗器、およびトランスフォーマのいずれかを含む、請求項１に記載のＶＣＯ。
4. 差動電圧制御発振器（ＶＣＯ）であって、
   第１の能動デバイスおよび第２の能動デバイスであって、前記第１の能動デバイスおよび前記第２の能動デバイスの各々は、ドレインとゲートとバルクとを有するｎ形トランジスタおよびドレインとゲートとバルクとを有するｐ形トランジスタをさらに含み、前記ｎ形トランジスタと前記ｐ形トランジスタとが共通ソースを共有し、前記第１の能動デバイスおよび前記第２の能動デバイスの各々は、ｎ形トランジスタの前記ゲートとｐ形トランジスタの前記ゲートとの間に結合された第１のキャパシタと、前記ｎ形トランジスタの前記ドレインとｐ形トランジスタの前記ドレインとの間に結合された第２のキャパシタと、ｎ形トランジスタの前記バルクと前記バルクｐ形トランジスタとの間に結合された第３のキャパシタとをさらに含む、第１の能動デバイスおよび第２の能動デバイスと
   第１の能動デバイスの前記ｎ形トランジスタの前記バルクから第２の能動デバイスの共有ソースまでの間に結合された、第４のキャパシタと、
   第１の能動デバイスのｐ形トランジスタのバルクから第２の能動デバイスのシャードソースまでの間に結合された、第５のキャパシタと、
   
   第２の能動デバイスの前記バルクｎ形トランジスタから第１の能動デバイスの共有ソースまでの間に結合された、第６のキャパシタと、
   第２の能動デバイスのｐ形トランジスタの前記バルクから第１の能動デバイスの共有ソースまでの間に結合された、第７のキャパシタと、
   共通ゲート増幅器を形成するために前記共通ソースに結合された同調ブロックと、
   前記第１の能動デバイスの前記ｎ形トランジスタの前記ドレインと前記第２の能動デバイスの前記ｎ形トランジスタの前記ドレインとの間に結合された、少なくとも１つの第１の同調デバイスと、
   前記第１の能動デバイスの前記ｎ形トランジスタおよび前記ｐ形トランジスタの前記ソースと前記第２の能動デバイスの前記ｎ形トランジスタおよび前記ｐ形トランジスタの前記ソースとの間に結合された、少なくとも１つの第２の同調デバイスと、
   前記第１の能動デバイスの前記ｐ形トランジスタの前記ドレインと前記第２の第１の能動デバイスの前記ｐ形トランジスタの前記ドレインとの間に結合された、少なくとも１つの第３の同調デバイスであって、前記差動ＶＣＯが、高い破壊電圧を有し、メモリレスであり、偶数高調波信号を捕捉する、少なくとも１つの第３の同調デバイスと
   を備える、差動電圧制御発振器（ＶＣＯ）。
5. 前記第１のキャパシタ、前記第２のキャパシタおよび前記第３のキャパシタの各々が、可変キャパシタ、抵抗器と直列に結合されたキャパシタ、抵抗器と並列に結合されたキャパシタ、インダクタと直列に結合されたキャパシタ、インダクタと並列に結合されたキャパシタのいずれかを備える、請求項４に記載の差動ＶＣＯ。
6. 第１の同調要素、第２の同調要素および第３の同調要素の各々が、２つの入力と１つ出力とを備える、インダクタ、キャパシタ、抵抗器、およびトランスフォーマのいずれかを含む、請求項４に記載の差動ＶＣＯ。
7. 前記第１の同調要素および前記第２の同調要素が、前記ＶＣＯの粗同調のために利用され、前記第２の同調要素が、前記ＶＣＯの微同調のために利用される、請求項４に記載の差動ＶＣＯ。

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