KR20190005148A - 디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법 - Google Patents

디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법 Download PDF

Info

Publication number
KR20190005148A
KR20190005148A KR1020187022385A KR20187022385A KR20190005148A KR 20190005148 A KR20190005148 A KR 20190005148A KR 1020187022385 A KR1020187022385 A KR 1020187022385A KR 20187022385 A KR20187022385 A KR 20187022385A KR 20190005148 A KR20190005148 A KR 20190005148A
Authority
KR
South Korea
Prior art keywords
electrode
insulating layer
base substrate
layer
block region
Prior art date
Application number
KR1020187022385A
Other languages
English (en)
Inventor
펑 장
즈쥔 뤼
원취 류
리원 둥
스정 장
닝 당
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20190005148A publication Critical patent/KR20190005148A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133302—Rigid substrates, e.g. inorganic substrates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G02F1/13394—Gaskets; Spacers; Sealing of cells spacers regularly patterned on the cell subtrate, e.g. walls, pillars
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L51/0096—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • G02F2001/133302—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Inorganic Chemistry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 출원은 베이스 기판; 베이스 기판 상의 절연층; 및 베이스 기판으로부터 멀리 있는 절연층의 한 측면 상의 그리고 복수의 전극 블록을 갖는 전극층을 갖는 디스플레이 기판을 개시한다. 절연층은 베이스 기판으로부터 멀리 있는 제1 측면 및 제1 측면과 대향하고 베이스 기판에 인접한 제2 측면을 갖는다. 복수의 전극 블록 각각은 베이스 기판으로부터 멀리 있는 제3 측면 및 제3 측면과 대향하고 베이스 기판에 인접한 제4 측면을 갖는다. 전극 간 블록 영역에서의 절연층의 제1 측면은 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰 베이스 기판의 표면에 대한 제1 높이를 갖는다.

Description

디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법
관련 출원에 대한 상호 참조
본 출원은 2017년 6월 2일자로 출원된 중국 특허 출원 제201710417593.5호의 우선권을 주장하고, 이 출원의 내용은 그 전체가 참조에 의해 통합된다.
기술분야
본 발명은 디스플레이 기술에 관한 것으로서, 보다 상세하게는 디스플레이 기판, 디스플레이 기판을 구비한 디스플레이 장치, 및 디스플레이 기판 제조 방법에 관한 것이다.
액정 디스플레이(LCD) 장치, 유기 발광 다이오드 디스플레이(OLED) 장치, 및 전기 영동 디스플레이(EPD) 장치와 같은 디스플레이 장치가 널리 사용되어 왔다. 통상적으로, 디스플레이 장치는 함께 조립된 어레이 기판 및 카운터 기판을 포함한다. 어레이 기판은 통상적으로 그 디스플레이 영역에 복수의 서브 픽셀 영역을 포함하고, 복수의 서브 픽셀 영역 각각은 이미지 디스플레이용 박막 트랜지스터에 의해 제어된다.
일 양태에서, 본 발명은 디스플레이 기판을 제공하고, 디스플레이 기판은 베이스 기판; 베이스 기판 상의 절연층; 및 베이스 기판으로부터 멀리 있는 절연층의 측면 상에 있고 복수의 전극 블록을 포함하는 전극층을 포함하고; 디스플레이 기판은 상기 복수의 전극 블록에 대응하는 전극 블록 영역과 전극 블록 영역 외부의 전극 간 블록 영역을 가지고; 절연층은 베이스 기판으로부터 멀리 있는 제1 측면 및 제1 측면과 대향하고 베이스 기판에 인접한 제2 측면을 가지며; 복수의 전극 블록 각각은 베이스 기판으로부터 멀리 있는 제3 측면 및 제3 측면과 대향하고 베이스 기판에 인접한 제4 측면을 가지고; 그리고 전극 간 블록 영역에서의 절연층의 제1 측면은 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰, 베이스 기판의 표면에 대한 제1 높이를 가진다.
선택적으로, 전극 블록 영역에서의 절연층의 제1 측면은 베이스 기판의 표면에 대한 복수의 전극 블록의 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한, 베이스 기판의 표면에 대한 제3 높이를 가진다.
선택적으로, 절연층은 전극 간 블록 영역에서의 돌출부 및 전극 블록 영역에서의 리세스를 포함하고; 및 베이스 기판상의 복수의 전극 블록의 정사 투영은 돌출부의 정사 투영과 실질적으로 중첩되지 않는다.
선택적으로, 전극 블록 영역에서의 절연층의 제1 측면은 복수의 전극 블록 중 인접한 전극의 제4 측면과 직접 접촉한다.
선택적으로, 제1 높이는 제2 높이보다 약 1㎛ 내지 약 3㎛만큼 크다.
선택적으로, 제1 높이는 제3 높이보다 약 1 ㎛ 내지 약 3 ㎛만큼 크다.
선택적으로, 디스플레이 기판은 복수의 서브 픽셀 영역을 가지며; 복수의 전극 블록 각각은 복수의 서브 픽셀 영역 중 하나에 있고; 전극 간 블록 영역은 서브 픽셀 간 영역이다.
선택적으로, 디스플레이 기판은 복수의 발광 다이오드를 포함하는 발광 다이오드 디스플레이 기판이고; 복수의 전극 블록은 복수의 발광 다이오드에서 광 방출을 구동하기 위한 복수의 애노드이고, 및 절연층은 평탄화층이다.
선택적으로, 디스플레이 기판은 베이스 기판으로부터 멀리 있는 평탄화 층의 한 측면 상의 픽셀 정의 층을 추가로 포함한다.
선택적으로, 디스플레이 기판은 평탄화 층으로부터 멀리 있는 픽셀 정의 층의 한 측면 상의 스페이서 층을 추가로 포함한다.
선택적으로, 디스플레이 기판은 액정 디스플레이 기판이고; 복수의 전극 블록은 복수의 서브 픽셀 영역에서 광 방출을 구동하는 복수의 픽셀 전극이고, 및 절연층은 패시베이션층이다.
선택적으로, 디스플레이 기판은 액정 디스플레이 기판이고; 복수의 전극 블록은 복수의 공통 전극이다.
선택적으로, 전극 간 블록 영역 및 전극 블록 영역에서의 절연층은 실질적으로 디스플레이 기판 전체에 걸쳐 연장되는 일체형 절연층이다.
선택적으로, 베이스 기판의 표면에 대한 전극 간 블록 영역에서의 절연층의 제1 측면의 제1 높이는 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제3 측면의 제4 높이보다 크다.
선택적으로, 전극 간 블록 영역 및 전극 블록 영역에서의 절연층은 실질적으로 디스플레이 기판 전체에 걸쳐 연장되는 일체형 절연층이고; 베이스 기판의 표면에 대한 전극 간 블록 영역에서의 절연층의 제1 측면의 제1 높이는 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제3 측면의 제4 높이보다 크고; 및 전극 블록 영역에서의 절연층의 제1 측면은 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한 베이스 기판의 표면에 대한 제3 높이를 가진다.
또 다른 양태에서, 본 발명은 본 명세서에 설명되거나 또는 본 명세서에 설명된 방법에 의해 제조된 디스플레이 기판을 포함하는 디스플레이 장치를 제공한다.
또 다른 양태에서, 본 발명은 디스플레이 기판을 제조하는 방법을 제공하는데, 이 방법은 베이스 기판 상에 절연층을 형성하는 단계; 및 절연층을 형성한 것에 후속하여, 베이스 기판으로부터 멀리 있는 절연층의 한 측면 상에 전극층을 형성하는 단계 - 전극층은 복수의 전극 블록을 포함하도록 형성됨 -를 포함하고; 디스플레이 기판은 복수의 전극 블록에 대응하는 전극 블록 영역 및 전극 블록 영역 외부의 전극 간 블록 영역을 갖도록 형성되고, 절연층은 베이스 기판으로부터 멀리 있는 제1 측면 및 제1 측면과 대향하고 베이스 기판에 인접한 제2 측면을 갖도록 형성되며; 복수의 전극 블록 각각은 베이스 기판으로부터 멀리 있는 제3 측면 및 제3 측면과 대향하고 베이스 기판에 인접한 제4 측면을 갖도록 형성되고, 및 절연층과 전극층은, 전극 간 블록 영역에서의 절연층의 제1 측면이 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰 베이스 기판의 표면에 대한 제1 높이를 갖도록 형성된다.
선택적으로, 절연층 및 전극층은, 전극 블록 영역에서의 절연층의 제1 측면이 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한 베이스 기판의 표면에 대한 제3 높이를 갖도록 형성된다.
선택적으로, 절연층은 베이스 기판 상의 절연층의 정사 투영이 베이스 기판 상의 복수의 전극 블록의 정사 투영과 실질적으로 중첩되지 않도록 형성된다.
선택적으로, 절연층을 형성하는 단계는 베이스 기판 상에 절연 재료층을 형성하는 단계; 및 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트를 사용하여 절연 재료층을 패터닝하고 그에 의해 절연층 및 절연층을 통해 연장되는 복수의 비아를 형성하는 단계를 포함하고; 절연층은 전극 간 블록 영역에서의 제1 부분 및 전극 블록 영역에서의 제2 부분을 갖도록 형성된다.
선택적으로, 디스플레이 기판은 복수의 발광 다이오드를 포함하는 발광 다이오드 디스플레이 기판이고; 복수의 전극 블록은 복수의 발광 다이오드에서 광 방출을 구동하기 위한 복수의 애노드이고, 및 절연층은 평탄화층이고; 방법은 베이스 기판으로부터 멀리 있는 평탄화 층의 한 측면 상에 픽셀 정의층을 형성하는 단계를 추가로 포함한다.
다음 도면은 다양하게 개시된 실시예에 따라 예시적 목적을 위한 예일 뿐이고, 본 발명의 범위를 제한하고자 하는 것은 아니다.
도 1은 에칭된 영역에 남아 있는 애노드 재료의 잔류물을 갖는 종래의 디스플레이 기판을 예시한다.
도 2는 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시하는 개략도이다.
도 3은 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시하는 개략도이다.
도 4는 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다.
도 5는 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다.
도 6은 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다.
도 7은 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다.
도 8은 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하는 공정을 예시한다.
도 9는 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하기 위한 마스크 플레이트 구조를 예시한 개략도이다.
도 10은 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하는 공정을 예시한다.
도 11은 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하는 공정을 예시한다.
본 개시는 하기 실시예를 참조하여 보다 구체적으로 이제 설명될 것이다. 일부 실시예에 대한 하기 설명은 단지 예시 및 설명 목적을 위해 본 명세서에 제시된 것임을 유의해야 한다. 이것은 하나도 빠짐없이 제시하려고 하거나 또는 개시된 정확한 형태로만 제한하려는 것이 아니다.
종래의 디스플레이 기판에서는, 도전성 재료층의 언더 에칭으로 인해 결함이 자주 발생한다. 특히, 좁은 또는 작은 영역에 둘러싸인 도전성 재료층의 일부를 습식 에천트를 사용하여 에칭할 때, 좁은 또는 작은 영역으로의 에천트 용액의 침투가 종종 불충분하여, 에칭 공정 후에 도전성 재료의 잔류물이 남아 있게 된다. 도 1은 에칭된 영역에 남아 있는 애노드 재료의 잔류물을 갖는 종래의 디스플레이 기판을 예시한다. 도 1을 참조하면, 베이스 기판(1) 상에 실질적으로 균일한 두께를 갖는 평탄화층(2)이 형성되고, 평탄화층(2) 상에 애노드 재료층(3')(예를 들어, 인듐 주석 산화물/은/인듐 주석 산화물 재료층)이 형성되고, 애노드 재료층(3') 상에 포토레지스트 층(4)이 형성된다. 포토레지스트 층(4)은 애노드 재료층(3')의 특정 영역들을 노출시키는 패턴을 갖는다. 이어서, 애노드 재료층(3')의 노출된 영역들이 에칭되어 애노드 층(3)을 형성한다. 에천트 용액의 불충분한 침투 및 전술한 애노드 재료의 언더 에칭으로 인해, 애노드 재료의 잔류물이 에칭 공정 후에 디스플레이 기판에 남아 있어서, 디스플레이 기판에 결함을 초래한다.
그에 따라서, 본 개시는, 특히, 관련 분야의 한계 및 단점으로 인한 하나 이상의 문제점을 실질적으로 제거하는 디스플레이 기판, 이를 구비한 디스플레이 장치, 및 그 제조 방법을 제공한다. 일 양태에서, 본 발명은 디스플레이 기판을 제공한다. 일부 실시예에서, 디스플레이 기판은 베이스 기판; 베이스 기판 상의 절연층; 및 베이스 기판으로부터 멀리 있는 절연층의 한 측면 상의 그리고 복수의 전극 블록을 포함하는 전극층을 포함한다. 디스플레이 기판은 복수의 전극 블록에 대응하는 전극 블록 영역 및 전극 블록 영역 외부의 전극 간 블록 영역을 갖는다. 절연층은 베이스 기판으로부터 멀리 있는 제1 측면 및 제1 측면과 대향하고 베이스 기판에 인접한 제2 측면을 갖는다. 복수의 전극 블록 각각은 베이스 기판으로부터 멀리 있는 제3 측면 및 제3 측면과 대향하고 베이스 기판에 인접한 제4 측면을 갖는다. 선택적으로, 전극 간 블록 영역에서의 절연층의 제1 측면은 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰, 베이스 기판의 표면에 대한 제1 높이를 가진다. 선택적으로, 절연층은 전극층에 바로 인접한 층이다. 선택적으로, 디스플레이 기판은 전극층과 절연층 사이의 추가적인 층들을 포함한다.
도 2는 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시하는 개략도이다. 도 2를 참조하면, 일부 실시예에서의 디스플레이 기판은 베이스 기판(1); 베이스 기판 상의 절연층(2); 및 베이스 기판(1)으로부터 멀리 있는 절연층(2)의 한 측면 상의 전극층(3)을 포함한다. 전극층(3)은 복수의 전극 블록(33)을 포함한다. 디스플레이 기판은 복수의 전극 블록(33)에 대응하는 전극 블록 영역(32), 및 전극 블록 영역(32)의 외부의 전극 간 블록 영역(31)을 갖는다. 일부 실시예에서, 절연층(2)은 일부 영역에서 (예를 들어, 전극 간 블록 영역(31)에서) 더 두꺼우며, 다른 일부 영역에서는 (예를 들어, 전극 블록 영역 (32)에서) 더 얇은 불균일한 두께를 갖는다. 절연층(2)은 베이스 기판(1)으로부터 멀리 있는 제1 측면(S1) 및 제1 측면(S1)과 대향하고 베이스 기판(1)에 인접한 제2 측면(S2)을 갖는다. 복수의 전극 블록(33) 각각은 베이스 기판(1)으로부터 멀리 있는 제3 측면(S3) 및 제3 측면(S3)과 대향하고 베이스 기판(1)에 인접한 제4 측면(S4)을 갖는다. 도 2에 도시된 바와 같이, 전극 간 블록 영역(31)에서, 절연층(2)의 제1 측면(S1)은, 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰, 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 전극 블록 영역(32)에서, 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 작거나 실질적으로 동일한, 베이스 기판(1)의 표면에 대한 제3 높이(L3)를 갖는다. 선택적으로, 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)은 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)과 직접 접촉하는데, 예를 들어 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)은 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)과 임의의 중간 구조로 연결된다.
도 2를 참조하면, 절연층(2)은 전극 간 블록 영역(31)에서의 돌출부(P) 및 전극 블록 영역(32)에서의 리세스(R)를 포함한다. 선택적으로, 베이스 기판(1) 상의 복수의 전극 블록(33)의 정사 투영은 베이스 기판(1) 상의 돌출부(P)의 정사 투영과 실질적으로 중첩되지 않는다. 선택적으로, 베이스 기판(1) 상의 복수의 전극 블록(33)의 정사 투영은 베이스 기판(1) 상의 리세스(R)의 정사 투영과 실질적으로 중첩된다. 선택적으로, 베이스 기판(1) 상의 리세스(R)의 정사 투영은 베이스 기판(1) 상의 복수의 전극 블록(33)의 정사 투영을 실질적으로 커버한다. 선택적으로, 복수의 전극 블록(33)은 실질적으로 리세스(R)에 제한되고, 디스플레이 기판은 돌출부(P) 상에서 복수의 전극 블록(33)이 실질적으로 없다.
선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다.
선택적으로, 제1 높이(L1)는 제3 높이(L3)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다.
선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 작다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)와 실질적으로 동일하다. 선택적으로, 복수의 전극 블록(33) 각각은 약 0.1㎛ 내지 약 5㎛ 범위의 두께를 갖는다.
도 3은 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시하는 개략도이다. 도 3에 도시된 바와 같이, 일부 실시예에서 절연층(2)은 전극 간 블록 영역(31)에 제한된다. 도 3을 참조하면, 일부 실시예의 디스플레이 기판은 베이스 기판(1); 베이스 기판 상의 절연층(2); 및 베이스 기판(1)으로부터 멀리 있는 절연층(2)의 한 측면 상의 전극층(3)을 포함한다. 절연층(2)은 전극 간 블록 영역(31)에 한정되고, 베이스 기판(1)으로부터 멀리 있는 제1 측면(S1) 및 제1 측면(S1)과 대향하고 베이스 기판(1)에 인접한 제2 측면(S2)을 갖는다. 도 3에 도시된 바와 같이, 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰, 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다.
선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 작다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)와 실질적으로 동일하다. 선택적으로, 복수의 전극 블록(33) 각각은 약 0.1㎛ 내지 약 5㎛ 범위의 두께를 갖는다.
선택적으로, (전극 간 블록 영역 (31) 또는 전극 블록 영역 (32) 중 어느 하나에서의) 절연층(2)은 실질적으로 투명한 절연층이다.
일부 실시예에서, 도 2에 도시된 바와 같이, 전극 간 블록 영역(31) 및 전극 블록 영역(32)에서의 절연층(2)은 디스플레이 기판 전체에 걸쳐 연장되는 일체형 절연층이다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 일체형 절연층의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크고; 전극 블록 영역(32)에서의 일체형 절연층의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 작거나 실질적으로 동일한, 베이스 기판(1)의 표면에 대한 제3 높이(L3)를 갖는다.
도 4는 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다. 도 4를 참조하면, 일부 실시예에서의 디스플레이 기판은 베이스 기판 상의 제2 절연층(8), 및 베이스 기판(1)으로부터 멀리 있는 제2 절연층(8)의 측면 상의 절연층(2)을 포함한다. 선택적으로, 절연층(2)은 실질적으로 균일한 두께를 갖는 층이고, 절연층(2)은 전극층(3)과 직접 접촉하는 층인데, 예를 들어 절연층(2)과 전극층(3)은 어떠한 중간 연결 구조 없이 서로 연결된다. 선택적으로, 제 2 절연층(8)은 일부 영역에서(예를 들어, 전극 간 블록 영역 (31)에서) 두껍고 일부 다른 영역에서는(예를 들어, 전극 블록 영역(32)에서) 얇은 불균일한 두께를 갖는 층이다. 선택적으로, 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰, 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 선택적으로, 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 작거나 실질적으로 동일한 베이스 기판(1)의 표면에 대한 제3 높이(L3)를 갖는다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크다. 선택적으로, 절연층(2)은 패시베이션층이고 제2 절연층(8)은 게이트 절연층이다. 선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다.
도 5는 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다. 도 5를 참조하면, 일부 실시예에서의 디스플레이 기판은 베이스 기판상의 중간층(8') 및 베이스 기판(1)으로부터 멀리 있는 중간층(8')의 한 측면 상의 절연층(2)을 포함한다. 선택적으로, 절연층(2)은 전극층(3)과 직접 접촉하는 층이고, 예를 들어, 절연층(2)과 전극층(3)은 어떠한 중간 연결 구조 없이 서로 연결된다. 선택적으로, 절연층(2)은 일부 영역에서 (예를 들어, 전극 간 블록 영역 (31)에서) 두껍고 그리고 일부 다른 영역에서 (예를 들어, 전극 블록 영역(32)에서) 얇은 불균일한 두께를 갖는 층이고, 중간층 (8')도 일부 영역에서 (예를 들면, 전극 간 블록 영역 (31)에서) 두껍고 그리고 일부 다른 영역에서 (예를 들어, 전극 블록 영역(32)에서) 얇은 불균일한 두께를 갖는 층이다. 선택적으로, 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰, 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 선택적으로, 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 작거나 실질적으로 동일한 베이스 기판(1)의 표면에 대한 제3 높이(L3)를 갖는다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크다. 선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다. 선택적으로, 절연층(2)은 패시베이션층이고, 중간층(8)은 게이트 절연층이다.
도 6은 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다. 도 6을 참조하면, 일부 실시예에서 디스플레이 기판은 베이스 기판 상의 중간층(8') 및 베이스 기판(1)으로부터 멀리 있는 중간층(8')의 한 측면 상의 절연층(2)을 포함한다. 선택적으로, 절연층(2)은 실질적으로 균일한 두께를 갖는 층이고, 절연층(2)은 전극층(3)과 직접 접촉하는 층인데, 예를 들어 절연층(2)과 전극층(3)은 어떠한 중간 연결 구조 없이 서로 연결된다. 선택적으로, 중간층(8')은 전극 간 블록 영역(31)에 제한된다. 전극 간 블록 영역(31)에서의 중간층(8')을 가짐으로써, 선택적으로, 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 선택적으로, 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 작거나 실질적으로 동일한 베이스 기판(1)의 표면에 대한 제3 높이(L3)를 갖는다. 선택적으로, 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)의 제1 높이(L1)는 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크다. 선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다. 선택적으로, 절연층(2)은 패시베이션층이고, 중간층(8)은 게이트 절연층이다.
도 6에서의 중간층(8')은 임의의 적절한 중간층일 수 있다. 선택적으로, 중간층(8')은 절연층이다. 선택적으로, 중간층(8')은 반도체 층이다. 선택적으로, 중간층(8')은 전극층과 같은 도전성 층이다.
일부 실시예에서, 중간층(8')은 전극층과 같은 도전성 층이다. 일 예에서, 디스플레이 기판은 액정 디스플레이 기판이고, 복수의 전극 블록(33)은 복수의 서브 픽셀 영역에서 광 방출을 구동하는 복수의 픽셀 전극이고, 절연층(2)은 패시베이션층이다. 중간층(8')은 디스플레이 기판의 드레인 전극이다. 또 다른 예에서, 도 6을 참조하면, 액정 디스플레이 기판은 어드밴스드 슈퍼 디멘젼 스위치형(Advanced Super Dimension Switch-type) 디스플레이 기판이고, 여기서 픽셀 전극은 복수의 슬릿에 의해 이격된 복수의 브랜치를 포함한다. 전극 블록 영역(32)은 복수의 브랜치에 대응하고, 전극 간 블록 영역(31)은 복수의 슬릿에 대응한다. 디스플레이 기판의 드레인 전극은 전극 간 블록 영역(31) 내로 연장되도록 만들어질 수 있다. 드레인 전극이 전극 간 블록 영역 (31) 내로 연장되게 함으로써, 전극 간 블록 영역(31)에서의 절연층(2)의 제 1 측면(S1)이 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33)(픽셀 전극의 복수의 브랜치) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰, 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖도록 절연층(2)이 형성된다. 픽셀 전극은 디스플레이 기판 상에 도전성 재료층을 퇴적하는 것에 의해 형성된다. 픽셀 전극을 형성하기 위해 도전성 재료층의 일부(예를 들어, 전극 간 블록 영역(31)에 대응하는 픽셀 전극의 복수의 슬릿에 대응하는 부분)를 에칭할 때, 에천트 용액은 그 영역 전체에 걸쳐 쉽게 침투할 수 있고, 에칭 공정 후에 남아있는 도전성 재료의 잔류물의 문제를 회피할 수 있다.
일부 실시예에서, 도 2 내지 도 6을 참조하면, 디스플레이 기판은 복수의 서브 픽셀 영역 A에서의 복수의 서브 픽셀 영역, 및 서브 픽셀 간 영역 B를 포함한다. 예를 들어, 복수의 전극 블록 각각은 복수의 서브 픽셀 영역 A 중 하나에 있다. 전극 블록 영역은 서브 픽셀 영역 A이고, 전극 간 블록 영역은 서브 픽셀 간 영역 B이다. 본 명세서에서 사용하는 바로는, 서브 픽셀 영역은 액정 디스플레이에서의 픽셀 전극에 대응하는 영역 및 유기 발광 다이오드 디스플레이 패널에서의 발광층에 대응하는 영역과 같은 서브 픽셀 또는 서브 픽셀 영역의 발광 영역을 지칭한다. 선택적으로, 픽셀 또는 픽셀 영역은 픽셀 내의 다수의 서브 픽셀 또는 픽셀 영역 내의 다수의 서브 픽셀 영역에 대응하는 다수의 개별 발광 영역을 포함할 수 있다. 선택적으로, 서브 픽셀 영역은 적색 서브 픽셀 또는 적색 서브 픽셀 영역의 발광 영역이다. 선택적으로, 서브 픽셀 영역은 녹색 서브 픽셀 또는 녹색 서브 픽셀 영역의 발광 영역이다. 선택적으로, 서브 픽셀 영역은 청색 서브 픽셀 또는 청색 서브 픽셀 영역의 발광 영역이다. 선택적으로, 서브 픽셀 영역은 백색 서브 픽셀 또는 백색 서브 픽셀 영역의 발광 영역이다. 본 명세서에서 사용하는 바로는, 서브 픽셀 간 영역은 액정 디스플레이의 블랙 매트릭스에 대응하는 영역 및 유기 발광 다이오드 디스플레이 패널의 픽셀 정의 층에 대응하는 영역과 같은, 인접한 서브 픽셀 영역들 사이의 영역을 지칭한다. 선택적으로, 서브 픽셀 간 영역은 동일한 픽셀 또는 픽셀 영역에서의 인접한 서브 픽셀 영역들 사이의 영역이다. 선택적으로, 서브 픽셀 간 영역은 2개의 인접한 픽셀 또는 픽셀 영역으로부터의 2개의 인접한 서브 픽셀 영역 사이의 영역이다. 선택적으로, 서브 픽셀 간 영역은 적색 서브 픽셀의 서브 픽셀 영역과 인접한 녹색 서브 픽셀의 서브 픽셀 영역 사이의 영역이다. 선택적으로, 서브 픽셀 간 영역은 적색 서브 픽셀의 서브 픽셀 영역과 인접한 청색 서브 픽셀의 서브 픽셀 영역 사이의 영역이다. 선택적으로, 서브 픽셀 간 영역은 녹색 서브 픽셀의 서브 픽셀 영역과 인접한 청색 서브 픽셀의 서브 픽셀 영역 사이의 영역이다.
전극층(3)은 디스플레이 기판에서의 임의의 적절한 전극 구조일 수 있다. 일부 실시예에서, 디스플레이 기판은 복수의 발광 다이오드(예를 들어, 복수의 유기 발광 다이오드)를 갖는 발광 다이오드 디스플레이 기판(예를 들어, 유기 발광 다이오드 디스플레이 기판)이다. 복수의 유기 발광 다이오드 각각은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 유기 발광층을 포함한다. 선택적으로, 제1 전극은 애노드이고 제2 전극은 캐소드이다. 선택적으로, 제1 전극은 캐소드이고 제2 전극은 애노드이다. 선택적으로, 복수의 전극 블록(33)은 복수의 유기 발광 다이오드에서 광 방출을 구동하기 위한 복수의 애노드이다. 선택적으로, 복수의 전극 블록(33)은 복수의 유기 발광 다이오드에서 광 방출을 구동하기 위한 복수의 캐소드이다. 선택적으로, 절연층(2)은 베이스 기판(1)에 인접한 전극층(3)의 측면 상의 평탄화 층이다.
도 7은 본 개시에 따른 일부 실시예에서의 디스플레이 기판의 구조를 예시한 개략도이다. 도 7을 참조하면, 일부 실시예에서의 디스플레이 기판은 발광 다이오드 디스플레이 기판(예컨대, 유기 발광 다이오드 디스플레이 기판)이고, 복수의 전극 블록 (33)은 복수의 발광 다이오드(예를 들어, 복수의 유기 발광 다이오드)에서의 광 방출을 구동하기 위한 복수의 애노드이다. 도 7에 도시된 바와 같이, 복수의 전극 블록(33) 각각은 절연층(2)을 통해 연장되는 비아를 통해 박막 트랜지스터(TFT)의 드레인 전극(D)과 전기적으로 연결된다. 일부 실시예에서, 디스플레이 기판은 베이스 기판(1)으로부터 멀리 있는 평탄화 층(예를 들어, 도 7의 절연층 (2))의 한 측면 상의 픽셀 정의 층(6)을 추가로 포함한다. 선택적으로, 디스플레이 기판은 평탄화 층(예를 들어, 도 7의 절연층(2))으로부터 멀리 있는 픽셀 정의 층(6)의 측면 상의 스페이서 층(7)을 추가로 포함한다. 픽셀 정의 층(6) 및 스페이서 층(7)은 서브 픽셀 간 영역 B(도 7에서는 전극 간 블록 영역 (31))에 있다.
일부 실시예에서, 디스플레이 기판은 액정 디스플레이 기판이다. 선택적으로, 복수의 전극 블록(33)은 복수의 서브 픽셀 영역에서 광 방출을 구동하기 위한 복수의 픽셀 전극이다. 선택적으로, 절연층(2)은 패시베이션층이다. 선택적으로, 복수의 전극 블록 (33)(복수의 픽셀 전극) 각각은 절연층(2)(패시베이션층)을 통해 연장되는 비아를 통해 박막 트랜지스터(TFT)의 드레인 전극(D)에 전기적으로 연결된다. 일부 실시예에서, 디스플레이 기판은 베이스 기판(1)으로부터 멀리 있는 패시베이션층의 측면 상의 스페이서 층(7)을 추가로 포함한다.
일부 실시예에서, 디스플레이 기판은 액정 디스플레이 기판이다. 선택적으로, 복수의 전극 블록(33)은 공통 전압을 제공받도록 구성되는 복수의 공통 전극이다. 선택적으로, 복수의 전극 블록(33)(복수의 픽셀 전극) 각각은 절연층(2)(패시베이션층)을 통해 연장되는 비아를 통해 공통 전극 신호 라인에 전기적으로 연결된다. 선택적으로, 디스플레이 기판은 어드밴스드 슈퍼 디멘젼 스위치형(Advanced Super Dimension Switch-type) 디스플레이 패널의 디스플레이 기판이다. 선택적으로, 공통 전극 신호 라인은 게이트 라인 및 게이트 전극과 동일한 층에 있다. 선택적으로, 절연층(2)은 패시베이션층이다. 선택적으로, 절연층(2)은 게이트 절연층이다.
일부 실시예에서, 복수의 전극 블록(33)은 복수의 게이트 전극이다. 선택적으로, 복수의 게이트 전극은 복수의 톱 게이트형 박막 트랜지스터의 복수의 게이트 전극이고, 절연층(2)은 디스플레이 기판의 버퍼층이다. 선택적으로, 복수의 게이트 전극은 복수의 보텀 게이트형 박막 트랜지스터의 복수의 게이트 전극이고, 절연층(2)은 디스플레이 기판의 패시베이션층이다.
일부 실시예에서, 복수의 전극 블록(33)은 복수의 소스 전극 및 복수의 드레인 전극이다. 선택적으로, 절연층(2)은 디스플레이 기판에서의 게이트 절연층이다.
선택적으로, 디스플레이 기판은 어레이 기판이다. 선택적으로, 디스플레이 기판은 컬러 필터 기판 또는 캡슐화 기판과 같은 카운터 기판이다.
또 다른 양태에서, 본 개시는 디스플레이 기판을 제조하는 방법을 제공한다. 일부 실시예에서, 방법은 베이스 기판 상에 절연층을 형성하는 단계; 및 절연층을 형성한 것에 후속하여, 베이스 기판으로부터 멀리 있는 절연층의 한 측면 상에 전극층을 형성하는 단계 - 전극층은 복수의 전극 블록을 포함하도록 형성됨 -를 포함한다. 선택적으로, 디스플레이 기판은 복수의 전극 블록에 대응하는 전극 블록 영역 및 전극 블록 영역 외부의 전극 간 블록 영역을 갖도록 형성된다. 절연층은 베이스 기판으로부터 멀리 있는 제1 측면 및 제1 측면과 대향하고 베이스 기판에 인접한 제2 측면을 갖도록 형성된다. 복수의 전극 블록 각각은 베이스 기판으로부터 멀리 있는 제3 측면 및 제3 측면과 대향하고 베이스 기판에 인접한 제4 측면을 갖도록 형성된다. 선택적으로, 절연층 및 전극층은 전극 간 블록 영역에서의 절연층의 제1 측면이 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰 베이스 기판의 표면에 대한 제1 높이를 갖도록 형성된다. 선택적으로, 절연층은 전극층에 바로 인접하여 형성된 층이다. 선택적으로, 방법은 전극층과 절연층 사이에 추가 층들을 형성하는 단계를 추가로 포함한다. 선택적으로, 절연층 및 전극층은, 전극 블록 영역에서의 절연층의 제1 측면이 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한 베이스 기판의 표면에 대한 제3 높이를 갖도록 형성된다. 선택적으로, 절연층 및 전극층은 베이스 기판의 표면에 대한 전극 간 블록 영역에서 절연층의 제1 측면의 제1 높이가 베이스 기판의 표면에 대한 복수의 전극 블록 중 인접한 전극의 제3 측면의 제4 높이보다 크도록 형성된다. 선택적으로, 전극 간 블록 영역 및 전극 블록 영역 내의 절연층은 실질적으로 디스플레이 기판 전체에 걸쳐 연장되는 일체형 절연층으로서 형성된다. 선택적으로, 절연층은 베이스 기판 상의 절연층의 정사 투영이 베이스 기판 상의 복수의 전극 블록의 정사 투영과 실질적으로 중첩되지 않도록 형성된다. 선택적으로, 절연층 및 전극층은 전극 블록 영역에서의 절연층의 제1 측면이 복수의 전극 블록 중 인접한 전극의 제4 측면과 직접 접촉하도록 형성된다. 선택적으로, 제1 높이는 제2 높이보다 약 1㎛ 내지 대략 3㎛만큼 크다. 선택적으로, 제1 높이는 제3 높이보다 약 1 ㎛ 내지 약 3 ㎛만큼 크다.
도 8은 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하는 공정을 예시한다. 도 8을 참조하면, 일부 실시예에서 절연층을 형성하는 단계는 베이스 기판(1) 상에 절연 재료층(20)을 형성하는 단계; 및 하프 톤 또는 그레이 톤 마스크 플레이트(5)를 사용하여 절연 재료층(20)을 패터닝하여 절연층(2)을 형성하는 단계를 포함한다. 선택적으로, 절연층(2)은 전극 간 블록 영역(31)에서 제1 부분 및 전극 블록 영역(32)에서 제2 부분을 갖도록 형성된다. 선택적으로, 절연 재료층(20)을 패터닝하는 단계는 절연층을 통해 연장되는 복수의 비아(V)를 추가로 형성한다. 선택적으로, 절연층(2)은 디스플레이 기판에 후속하여 형성될 전극층과 직접 접촉하는 층이고, 예를 들어, 절연층(2) 및 후속 형성된 전극층은 어떠한 중간 연결 구조 없이 서로 접속된다. 선택적으로, 디스플레이 기판은 절연층(2)과 후속 형성되는 전극층 사이에 추가 층들을 추가로 포함한다.
도 9는 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하기 위한 마스크 플레이트 구조를 예시한 개략도이다. 도 8 및 도 9를 참조하면, 일부 실시예에서의 마스크 플레이트는 투과부(51), 반차광부(52), 및 차광부(53)를 포함한다. 포지티브 포토레지스트가 (예를 들어, 도 8 및 도 9에 도시된 바와 같이) 사용될 때, 투과부는 복수의 비아(V)에 대응하고, 반차광부는 전극 블록 영역(32)에 대응하고, 차광부는 전극 간 블록 영역 (31)에 대응한다. 네거티브 포토레지스트가 사용될 때, 차광부는 복수의 비아(V)에 대응하고, 반차광부는 전극 블록 영역(32)에 대응하고, 투과부는 전극 간 블록 영역(31)에 대응한다.
일부 실시예에서, 방법은 절연 재료층(20)을 형성하기 위해 베이스 기판(1) 상에 절연 재료를 퇴적하는 단계; 베이스 기판(1)으로부터 멀리 있는 절연 재료층(20)의 한 측면 상에 포토레지스트 층을 형성하는 단계; 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트로 포토레지스트 층을 노광하고 노출된 포토레지스트 층을 현상하여 복수의 비아(V)에 대응하는 제1 부분, 전극 블록 영역(32)에 대응하는 제2 부분, 및 전극 간 블록 영역(31)에 대응하는 제3 부분을 갖는 포토레지스트 패턴을 획득하는 단계 - 제1 부분은 완전히 노광되고, 제2 부분은 부분적으로 노광되고, 제3 부분은 실질적으로 노광되지 않고, 포토레지스트 재료는 제1 부분에서 제거됨 -; 제1 부분에서 반도체 재료층 및 비정질 탄소 재료층을 제거하여 복수의 비아를 형성하는 단계; 제3 부분에서의 포토레지스트 층을 유지하면서 제2 부분에서의 포토레지스트 층을 제거하여 절연층(2)을 형성하는 단계를 포함한다. 선택적으로, 제2 부분에서의 포토레지스트 층은 애싱(ashing)에 의해 제거된다.
일부 실시예에서, 디스플레이 기판은 복수의 서브 픽셀 영역(A)에 복수의 서브 픽셀 영역을 포함하도록 형성된다. 예를 들어, 복수의 전극 블록 각각은 복수의 서브 픽셀 영역 A 중 하나에 형성된다. 전극 블록 영역(32)은 서브 픽셀 영역(A)이고, 전극 간 블록 영역(31)은 서브 픽셀 간 영역(B)이다.
일부 실시예에서, 형성될 디스플레이 기판은 복수의 발광 다이오드(예컨대, 복수의 유기 발광 다이오드)를 갖는 발광 다이오드 디스플레이 기판(예를 들어, 유기 발광 다이오드 디스플레이 기판)이다. 복수의 유기 발광 다이오드 각각은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 유기 발광층을 포함하도록 형성된다. 선택적으로, 제1 전극은 애노드이고 제2 전극은 캐소드이다. 선택적으로, 제1 전극은 캐소드이고 제2 전극은 애노드이다. 선택적으로, 복수의 전극 블록은 복수의 유기 발광 다이오드에서 광 방출을 구동하기 위한 복수의 애노드이다. 선택적으로, 복수의 전극 블록은 복수의 유기 발광 다이오드에서 광 방출을 구동하기 위한 복수의 캐소드이다. 선택적으로, 절연층(2)은 베이스 기판(1)에 인접한 전극층의 한 측면 상의 평탄화 층이다.
도 10은 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하는 공정을 예시한다. 도 10을 참조하면, 일부 실시예에서의 디스플레이 기판은 발광 다이오드 디스플레이 기판(예컨대, 유기 발광 다이오드 디스플레이 기판)이고, 복수의 전극 블록(33)은 복수의 발광 다이오드(예를 들어, 복수의 유기 발광 다이오드)에서 광 방출을 구동하기 위한 복수의 애노드이다. 도 10에 도시된 바와 같이, 방법은 베이스 기판(1) 상에 (예를 들어, 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트를 사용하여) 절연층(2)을 형성하는 단계; 절연층(2)의 한 측면에 전극 재료층(3')을 형성하는 단계; 절연층(2)으로부터 멀리 있는 전극 재료층(3')의 한 측면 상에 포토레지스트 층(4)을 형성하는 단계; 포토레지스트 층(4)에 의해 노출된 전극 재료층(3')의 일부를 에칭하여 복수의 전극 블록(33)을 형성하는 단계; 베이스 기판(1)으로부터 멀리 있는 절연층(2)의 한 측면 상에 픽셀 정의층(6)을 형성하는 단계; 및 베이스 기판(1)으로부터 멀리 있는 픽셀 정의층(6)의 한 측면 상에 스페이서 층(7)을 형성하는 단계를 포함한다. 디스플레이 기판은 복수의 전극 블록(33)에 대응하는 전극 블록 영역(32)과 전극 블록 영역(32) 외부의 전극 간 블록 영역(31)을 갖도록 형성된다. 절연층(2)은 일부 영역에서(예를 들어, 전극 간 블록 영역(31)에서) 두껍고 일부 다른 영역에서는(예를 들어, 전극 블록 영역(32)에서) 얇은 불균일한 두께를 갖도록 형성된다. 절연층(2)은 베이스 기판(1)으로부터 멀리 있는 제1 측면(S1) 및 제1 측면(S1)과 대향하고 베이스 기판(1)에 인접한 제2 측면(S2)을 갖도록 형성된다. 복수의 전극 블록(33)은 각각은 베이스 기판(1)으로부터 멀리 있는 제3 측면(S3) 및 제3 측면(S3)과 대향하고 베이스 기판(1)에 인접한 제4 측면(S4)을 갖도록 형성된다. 도 10에 도시된 바와 같이, 전극 간 블록 영역(31)에서, 절연층(2)의 제1 측면(S1)은, 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰, 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 전극 블록 영역(32)에서, 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 작거나 실질적으로 동일한, 베이스 기판(1)의 표면에 대한 제3 높이(L3)를 갖는다. 선택적으로, 절연층(2) 및 전극층(3)은 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서 절연층(2)의 제1 측면(S1)의 제1 높이(L1)가 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크도록 형성된다. 선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다. 선택적으로, 제1 높이(L1)는 제3 높이(L3)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다. 선택적으로, 절연층(2) 및 전극층(3)은 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)이 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)과 직접 접촉하도록 형성되는데, 예를 들어, 전극 블록 영역(32)에서의 절연층(2)의 제1 측면(S1)은 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)과 임의의 중간 구조로 연결된다.
선택적으로, 픽셀 정의층(6) 및 스페이서 층(7)은 서브 픽셀 간 영역 B(도 7에서는 전극 간 블록 영역(31))에 형성된다.
선택적으로, 도 10 및 도 7을 참조하면, 일부 실시예에서의 방법은 복수의 비아(V)를 형성하는 단계를 추가로 포함한다. 복수의 전극 블록(33) 각각은 절연층(2)을 통해 연장되는 복수의 비아(V) 중 하나를 통해 박막 트랜지스터(TFT)의 드레인 전극(D)과 전기적으로 연결되도록 형성된다.
일부 실시예에서, 디스플레이 기판은 액정 디스플레이 기판이다. 선택적으로, 복수의 전극 블록(33)은 복수의 서브 픽셀 영역에서 광 방출을 구동하기 위한 복수의 픽셀 전극이다. 선택적으로, 절연층(2)은 패시베이션층이다. 선택적으로, 복수의 전극 블록(33)(복수의 픽셀 전극) 각각은 절연층(2)(패시베이션층)을 통해 연장되는 복수의 비아(V) 중 하나를 통해 박막 트랜지스터(TFT)의 드레인 전극 (D)에 전기적으로 연결되도록 형성된다. 일부 실시예에서, 방법은 베이스 기판(1)으로부터 멀리 있는 패시베이션층의 한 측면 상에 스페이서 층(7)을 형성하는 단계를 추가로 포함한다.
일부 실시예에서, 디스플레이 기판은 액정 디스플레이 기판이다. 선택적으로, 복수의 전극 블록(33)은 공통 전압을 제공받도록 구성되는 복수의 공통 전극이다. 선택적으로, 복수의 전극 블록(33)(복수의 픽셀 전극) 각각은 절연층(2)(패시베이션층)을 통해 연장되는 비아를 통해 공통 전극 신호 라인에 전기적으로 연결되도록 형성된다. 선택적으로, 디스플레이 기판은 어드밴스드 슈퍼 디멘젼 스위치형(Advanced Super Dimension Switch-type) 디스플레이 패널의 디스플레이 기판이다. 선택적으로, 공통 전극 신호 라인은 게이트 라인 및 게이트 전극과 동일한 층에 형성된다. 선택적으로, 절연층(2)은 패시베이션층이다. 선택적으로, 절연층(2)은 게이트 절연층이다.
일부 실시예에서, 복수의 전극 블록(33)은 복수의 게이트 전극이다. 선택적으로, 복수의 게이트 전극은 복수의 톱 게이트형 박막 트랜지스터의 복수의 게이트 전극이고, 절연층(2)은 디스플레이 기판의 버퍼층이다. 선택적으로, 복수의 게이트 전극은 복수의 보텀 게이트형 박막 트랜지스터의 복수의 게이트 전극이고, 절연층(2)은 디스플레이 기판의 패시베이션층이다.
일부 실시예에서, 복수의 전극 블록(33)은 복수의 소스 전극 및 복수의 드레인 전극이다. 선택적으로, 절연층(2)은 디스플레이 기판에서의 게이트 절연층이다.
일부 실시예에서, 도 6을 참조하면, 일부 실시예에서의 방법은 절연 재료층을 형성하는 단계 이전에 디스플레이 기판에 중간층(8')을 형성하는 단계를 추가로 포함한다. 중간층(8')은, 전극 간 블록 영역(31)에서의 절연층(2)의 제1 측면(S1)이 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰 베이스 기판의 표면에 대한 제1 높이(L1)를 갖도록 형성된다.
일 예에서, 도 6을 참조하면, 방법은 픽셀 전극이 다수의 슬릿에 의해 이격된 복수의 브랜치를 포함하는 어드밴스드 슈퍼 디멘젼 스위치형 디스플레이 기판을 제조하는 방법이다. 전극 블록 영역(32)은 복수의 브랜치에 대응하고, 전극 간 블록 영역(31)은 복수의 슬릿에 대응한다. 선택적으로, 방법은 베이스 기판 상에 드레인 전극(중간층 (8'))을 형성하는 단계를 포함한다. 드레인 전극은 전극 간 블록 영역(31) 내로 연장되도록 형성된다. 방법은 베이스 기판(1)으로부터 멀리 있는 드레인 전극의 한 측면 상에 절연층(2)을 형성하는 단계, 및 베이스 기판(1)으로부터 멀리 있는 절연층(2)의 한 측면 상에 전극층(3)을 형성하는 단계를 추가로 포함한다. 전극 간 블록 영역(31)에서의 드레인 전극의 형성에 의해(적어도 부분적으로), 절연층(2)은, 전극 간 블록 영역 (31)에서의 절연층(2)의 제1 측면(S1)이 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33)(픽셀 전극의 복수의 브랜치) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큰 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖도록 형성된다. 픽셀 전극(예컨대, 전극층(3))은 베이스 기판(1)으로부터 멀리 있는 절연층(2)의 한 측면 상에 전극 재료층을 퇴적함으로써 형성된다. 픽셀 전극을 형성하기 위해 도전성 재료층의 일부(예를 들어, 전극 간 블록 영역(31)에 대응하는 픽셀 전극의 복수의 슬릿에 대응하는 부분)를 에칭할 때, 에천트 용액은 그 영역 전체에 걸쳐 쉽게 침투할 수 있고, 에칭 공정 후에 남아있는 도전성 재료의 잔류물의 문제를 회피할 수 있다.
선택적으로, 전극 간 블록 영역(31)에서의 드레인 전극은 실질적으로 투명한 도전성 재료, 예컨대 실질적으로 투명한 금속 재료로 제조된다.
도 11은 본 개시에 따른 일부 실시예에서 디스플레이 기판을 제조하는 공정을 예시한다. 도 11을 참조하면, 일부 실시예에서의 방법은 베이스 기판(1) 상에 절연 재료층(20)을 형성하는 단계; 마스크 플레이트(5)를 사용하여 절연 재료층(20)을 패터닝하여 절연층(2)을 형성하는 단계; 및 베이스 기판(1)으로부터 멀리 있는 절연층(2)의 한 측면 상에 복수의 전극 블록을 포함하는 전극층(3)을 형성하는 단계를 포함한다. 디스플레이 기판은 복수의 전극 블록(33)에 대응하는 전극 블록 영역(32)과 전극 블록 영역(32) 외부의 전극 간 블록 영역(31)을 갖도록 형성된다. 절연층(2)은 전극 간 블록 영역(31)에 한정되도록 형성된다. 절연층(2)은 베이스 기판(1)으로부터 멀리 있는 제1 측면(S1) 및 제1 측면(S1)과 대향하고 베이스 기판(1)에 인접한 제2 측면(S2)을 갖도록 형성된다. 복수의 전극 블록(33)은 각각은 베이스 기판(1)으로부터 멀리 있는 제3 측면(S3) 및 제3 측면(S3)과 대향하고 베이스 기판(1)에 인접한 제4 측면(S4)을 갖도록 형성된다. 도 11에 도시된 바와 같이, 전극 간 블록 영역(31)에서, 절연층(2)의 제1 측면(S1)은 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제4 측면(S4)의 제2 높이(L2)보다 큼 베이스 기판(1)의 표면에 대한 제1 높이(L1)를 갖는다. 선택적으로, 절연층(2) 및 전극층(3)은 베이스 기판(1)의 표면에 대한 전극 간 블록 영역(31)에서 절연층(2)의 제1 측면(S1)의 제1 높이(L1)가 베이스 기판(1)의 표면에 대한 복수의 전극 블록(33) 중 인접한 전극의 제3 측면(S3)의 제4 높이(L4)보다 크도록 형성된다. 선택적으로, 제1 높이(L1)는 제2 높이(L2)보다 약 1㎛ 내지 약 3㎛, 예를 들어 약 1.0㎛ 내지 약 1.5㎛, 약 1.5㎛ 내지 약 2.0㎛, 약 2.0㎛ 내지 약 2.5㎛, 및 약 2.5 ㎛ 내지 약 3.0 ㎛만큼 크다.
일 실시예에서, 전극층(3)은 복수의 게이트 전극을 포함한다. 선택적으로, 복수의 게이트 전극은 보텀 게이트형 박막 트랜지스터들의 복수의 게이트 전극이고, 절연층(2)은 버퍼층이다. 선택적으로, 복수의 게이트 전극은 톱 게이트 형 박막 트랜지스터들의 복수의 게이트 전극이고, 절연층(2)은 패시베이션층이다. 또 다른 예에서, 전극층(3)은 복수의 소스 전극 및 복수의 드레인 전극을 포함하고, 절연층(2)은 게이트 절연층이다.
또 다른 양태에서, 본 개시는 본 명세서에 설명되거나 본 명세서에 설명된 방법에 의해 제조된 디스플레이 기판을 갖는 디스플레이 장치를 제공한다. 선택적으로, 디스플레이 기판은 어레이 기판이다. 선택적으로, 디스플레이 기판은 컬러 필터 기판 또는 캡슐화 기판과 같은 카운터 기판이다. 선택적으로, 디스플레이 장치는 액정 디스플레이 디바이스이다. 선택적으로, 디스플레이 장치는 유기 발광 다이오드 디스플레이 장치이다. 선택적으로, 디스플레이 장치는 전기 영동 디스플레이 장치이다. 적절한 디스플레이 장치의 예는 전자 종이, 이동 전화, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 앨범, GPS 등을 포함하지만 이것에만 제한되지는 않는다.
본 발명의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제공되었다. 이 설명은 총망라하려는 것으로도 본 발명을 개시된 정확한 형태 또는 예시적인 실시예들로 제한하려는 것으로도 의도되지 않는다. 따라서, 전술한 설명은 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다. 명백하게, 많은 수정 및 변형이 본 기술분야의 통상의 기술자에게 명백할 것이다. 실시예들은 본 발명의 원리들 및 그것의 최상 모드의 실제 적용을 설명하기 위해 선택 및 설명되고, 이로써 본 기술분야의 통상의 기술자들이, 고려되는 특정 용도 또는 구현에 적합한 바와 같은 다양한 변경들과 함께 그리고 다양한 실시예들에 대해 본 발명을 이해할 수 있게 한다. 본 발명의 범위는 여기 첨부된 청구 범위 및 이들의 등가물에 의해 정의되고, 여기서 모든 용어는 달리 명시하지 않는 한 가장 넓은 합리적 의미를 의미하는 것으로 의도된다. 따라서, 용어 "발명", "본 발명" 등이 청구항 범위를 꼭 특정 실시예로 제한하지는 않으며, 본 발명의 예시적인 실시예들에 대한 언급이 본 발명에 대한 제한을 암시하지 않으며, 어떤 이러한 제한도 추론되어서는 안 된다. 본 발명은 첨부된 청구 범위의 사상 및 범위에 의해서만 제한된다. 더욱이, 이 청구항들은 명사 또는 요소 이전에 "제1", "제2" 등을 사용하여 언급할 수 있다. 이러한 용어들은 명명법으로서 이해해야 하고, 특정 번호가 주어지지 않는 한, 이러한 명명법에 의해 수정된 요소들의 수에 대한 제한을 부여하는 것으로서 해석해서는 안 된다. 설명된 임의의 장점들 및 이점들은 본 발명의 모든 실시예에 적용되지 않을 수도 있다. 다음 청구 범위에 의해 정의된 본 발명의 범위를 벗어나지 않으면서 본 기술분야의 통상의 기술자들에 의해 설명된 실시예들에서 변형들이 이루어질 수 있다는 것을 인식해야 한다. 더욱이, 본 개시내용의 어떠한 요소 또는 컴포넌트도, 이 요소 또는 컴포넌트가 다음 청구 범위에 명시적으로 기재되는지에 관계없이, 일반 공중에게 공여되지 않도록 의도된다.

Claims (21)

  1. 디스플레이 기판으로서,
    베이스 기판;
    상기 베이스 기판 상의 절연층; 및
    상기 베이스 기판으로부터 멀리 있는 상기 절연층의 한 측면 상에 있고 복수의 전극 블록을 포함하는 전극층
    을 포함하고;
    상기 디스플레이 기판은 상기 복수의 전극 블록에 대응하는 전극 블록 영역 및 상기 전극 블록 영역 외부의 전극 간 블록 영역을 가지고;
    상기 절연층은 상기 베이스 기판으로부터 멀리 있는 제1 측면 및 상기 제1 측면과 대향하고 상기 베이스 기판에 인접한 제2 측면을 가지고;
    상기 복수의 전극 블록 각각은 상기 베이스 기판으로부터 멀리 있는 제3 측면 및 상기 제3 측면과 대향하고 상기 베이스 기판에 인접한 제4 측면을 가지고;
    상기 전극 간 블록 영역에서의 상기 절연층의 상기 제1 측면은 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰 상기 베이스 기판의 표면에 대한 제1 높이를 갖는 디스플레이 기판.
  2. 제1항에 있어서,
    상기 전극 블록 영역에서의 상기 절연층의 상기 제1 측면은 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한 상기 베이스 기판의 표면에 대한 제3 높이를 갖는 디스플레이 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 절연층은 상기 전극 간 블록 영역에서의 돌출부 및 상기 전극 블록 영역에서의 리세스를 포함하고;
    상기 베이스 기판 상의 상기 복수의 전극 블록의 정사 투영들은 상기 돌출부의 정사 투영과 실질적으로 중첩되지 않는 디스플레이 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전극 블록 영역에서의 상기 절연층의 제1 측면은 상기 복수의 전극 블록 중 인접한 전극의 제4 측면과 직접 접촉하는 디스플레이 기판.
  5. 제1항에 있어서,
    상기 제1 높이는 상기 제2 높이보다 약 1㎛ 내지 약 3㎛만큼 큰 디스플레이 기판.
  6. 제2항에 있어서,
    상기 제1 높이는 상기 제3 높이보다 약 1㎛ 내지 약 3㎛만큼 큰 디스플레이 기판.
  7. 제1항에 있어서,
    상기 디스플레이 기판은 복수의 서브 픽셀 영역을 갖고;
    상기 복수의 전극 블록 각각은 상기 복수의 서브 픽셀 영역 중 하나에 있고;
    상기 전극 간 블록 영역은 서브 픽셀 간 영역인 디스플레이 기판.
  8. 제1항에 있어서,
    상기 디스플레이 기판은 복수의 발광 다이오드를 포함하는 발광 다이오드 디스플레이 기판이고;
    상기 복수의 전극 블록은 상기 복수의 발광 다이오드에서 광 방출을 구동하기 위한 복수의 애노드이고;
    상기 절연층은 평탄화 층인 디스플레이 기판.
  9. 제8항에 있어서,
    상기 베이스 기판으로부터 멀리 있는 상기 평탄화 층의 한 측면 상의 픽셀 정의층을 추가로 포함하는 디스플레이 기판.
  10. 제9항에 있어서,
    상기 평탄화 층으로부터 멀리 있는 상기 픽셀 정의층의 한 측면 상의 스페이서 층을 추가로 포함하는 디스플레이 기판.
  11. 제1항에 있어서,
    상기 디스플레이 기판은 액정 디스플레이 기판이고;
    상기 복수의 전극 블록은 복수의 서브 픽셀 영역에서 광 방출을 구동하기 위한 복수의 픽셀 전극이고;
    상기 절연층은 패시베이션층인 디스플레이 기판.
  12. 제1항에 있어서,
    상기 디스플레이 기판은 액정 디스플레이 기판이고;
    상기 복수의 전극 블록은 복수의 공통 전극인 디스플레이 기판.
  13. 제1항에 있어서,
    상기 전극 간 블록 영역 및 상기 전극 블록 영역에서의 상기 절연층은 실질적으로 상기 디스플레이 기판 전체에 걸쳐 연장되는 일체형 절연층인 디스플레이 기판.
  14. 제1항에 있어서,
    상기 베이스 기판의 표면에 대한 상기 전극 간 블록 영역에서의 상기 절연층의 제1 측면의 제1 높이는 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제3 측면의 제4 높이보다 큰 디스플레이 기판.
  15. 제1항에 있어서,
    상기 전극 간 블록 영역 및 상기 전극 블록 영역에서의 상기 절연층은 실질적으로 상기 디스플레이 기판 전체에 걸쳐 연장되는 일체형 절연층이고;
    상기 베이스 기판의 표면에 대한 상기 전극 간 블록 영역에서의 상기 절연층의 제1 측면의 제1 높이는 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제3 측면의 제4 높이보다 크고;
    상기 전극 블록 영역에서의 상기 절연층의 제1 측면은 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한 상기 베이스 기판의 표면에 대한 제3 높이를 갖는 디스플레이 기판.
  16. 제1항 내지 제15항 중 어느 한 항의 디스플레이 기판을 포함하는 디스플레이 장치.
  17. 디스플레이 기판을 제조하는 방법으로서,
    베이스 기판 상에 절연층을 형성하는 단계; 및
    상기 절연층을 형성한 것에 후속하여, 상기 베이스 기판으로부터 멀리 있는 상기 절연층의 한 측면 상에 전극층을 형성하는 단계 - 상기 전극층은 복수의 전극 블록을 포함하도록 형성됨 -
    를 포함하고;
    상기 디스플레이 기판은 상기 복수의 전극 블록에 대응하는 전극 블록 영역 및 상기 전극 블록 영역 외부의 전극 간 블록 영역을 갖도록 형성되고;
    상기 절연층은 상기 베이스 기판으로부터 멀리 있는 제1 측면 및 상기 제1 측면과 대향하고 상기 베이스 기판에 인접한 제2 측면을 갖도록 형성되고;
    상기 복수의 전극 블록 각각은 상기 베이스 기판으로부터 멀리 있는 제3 측면 및 상기 제3 측면과 대향하고 상기 베이스 기판에 인접한 제4 측면을 갖도록 형성되고;
    상기 절연층과 상기 전극층은, 상기 전극 간 블록 영역에서의 상기 절연층의 제1 측면이 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 큰 상기 베이스 기판의 표면에 대한 제1 높이를 갖도록 형성되는 방법.
  18. 제17항에 있어서,
    상기 절연층과 상기 전극층은, 상기 전극 블록 영역에서의 상기 절연층의 제1 측면이 상기 베이스 기판의 표면에 대한 상기 복수의 전극 블록 중 인접한 전극의 제4 측면의 제2 높이보다 작거나 실질적으로 동일한 상기 베이스 기판의 표면에 대한 제3 높이를 갖도록 형성되는 방법.
  19. 제17항에 있어서,
    상기 절연층은 상기 베이스 기판 상의 상기 절연층의 정사 투영이 상기 베이스 기판 상의 상기 복수의 전극 블록의 정사 투영들과 실질적으로 중첩되지 않도록 형성되는 방법.
  20. 제18항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 베이스 기판 상에 절연 재료층을 형성하는 단계; 및
    하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트를 사용하여 상기 절연 재료층을 패터닝하고 그에 의해 상기 절연층 및 상기 절연층을 통해 연장되는 복수의 비아를 형성하는 단계
    를 포함하고;
    상기 절연층은 상기 전극 간 블록 영역에서의 제1 부분 및 상기 전극 블록 영역에서의 제2 부분을 갖도록 형성되는 방법.
  21. 제17항에 있어서,
    상기 디스플레이 기판은 복수의 발광 다이오드를 포함하는 발광 다이오드 디스플레이 기판이고;
    상기 복수의 전극 블록은 상기 복수의 발광 다이오드에서 광 방출을 구동하기 위한 복수의 애노드이고;
    상기 절연층은 평탄화 층이고;
    상기 방법은 상기 베이스 기판으로부터 멀리 있는 상기 평탄화 층의 한 측면 상에 픽셀 정의층을 형성하는 단계를 추가로 포함하는 방법.
KR1020187022385A 2017-06-02 2018-02-02 디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법 KR20190005148A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710417593.5 2017-06-02
CN201710417593.5A CN108987411A (zh) 2017-06-02 2017-06-02 阵列基板及其制备方法和显示装置
PCT/CN2018/075081 WO2018218987A1 (en) 2017-06-02 2018-02-02 Display substrate, display apparatus, and method of fabricating display substrate

Publications (1)

Publication Number Publication Date
KR20190005148A true KR20190005148A (ko) 2019-01-15

Family

ID=64454434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187022385A KR20190005148A (ko) 2017-06-02 2018-02-02 디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법

Country Status (6)

Country Link
US (1) US11442319B2 (ko)
EP (1) EP3427299A4 (ko)
JP (1) JP2020521989A (ko)
KR (1) KR20190005148A (ko)
CN (1) CN108987411A (ko)
WO (1) WO2018218987A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111063708A (zh) * 2019-11-15 2020-04-24 深圳市华星光电半导体显示技术有限公司 彩膜基板及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101108004B1 (ko) * 2005-04-08 2012-01-25 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR101460652B1 (ko) * 2008-05-14 2014-11-13 삼성디스플레이 주식회사 액정표시장치 및 이의 제조 방법
JP2010240503A (ja) * 2009-04-01 2010-10-28 Seiko Epson Corp 液滴吐出量測定方法および有機エレクトロルミネッセンス装置の製造方法
KR101893128B1 (ko) * 2009-10-21 2018-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
JP2011191434A (ja) 2010-03-12 2011-09-29 Casio Computer Co Ltd 発光装置及びその製造方法並びに電子機器
KR101734911B1 (ko) * 2010-08-10 2017-05-15 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR20140014682A (ko) * 2012-07-25 2014-02-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조방법
CN103700670B (zh) * 2013-12-20 2016-08-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104007571B (zh) * 2014-06-04 2017-01-18 南京中电熊猫液晶显示科技有限公司 一种阵列基板及其制造方法
KR102528294B1 (ko) * 2015-11-12 2023-05-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102516054B1 (ko) * 2015-11-13 2023-03-31 삼성디스플레이 주식회사 유기발광표시장치 및 유기발광표시장치의 제조 방법
JP6577344B2 (ja) 2015-11-18 2019-09-18 株式会社ジャパンディスプレイ 表示装置及びその製造方法
CN105702623B (zh) * 2016-02-02 2019-03-12 武汉华星光电技术有限公司 Tft阵列基板的制作方法
CN205881903U (zh) * 2016-07-21 2017-01-11 京东方科技集团股份有限公司 一种走线结构、阵列基板及显示装置
CN106252526B (zh) * 2016-09-22 2018-03-16 上海天马微电子有限公司 一种有机发光显示面板以及制作方法

Also Published As

Publication number Publication date
EP3427299A1 (en) 2019-01-16
US11442319B2 (en) 2022-09-13
CN108987411A (zh) 2018-12-11
US20210200011A1 (en) 2021-07-01
EP3427299A4 (en) 2020-01-08
WO2018218987A1 (en) 2018-12-06
JP2020521989A (ja) 2020-07-27

Similar Documents

Publication Publication Date Title
WO2021139660A1 (zh) 显示基板、其制作方法及显示面板、显示装置
JP4139346B2 (ja) 平板表示装置及びその製造方法
US7787168B2 (en) Display device and method for fabricating the same
US10658612B2 (en) Display panel having passivation layer with protruding portions in peripheral area for sealant
US20090303423A1 (en) Liquid crystal display and a method for manufacturing the same
JP2003179069A (ja) 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
US8045077B2 (en) Liquid crystal display device and fabrication method thereof
JP6521534B2 (ja) 薄膜トランジスタとその作製方法、アレイ基板及び表示装置
KR102035708B1 (ko) 유기 발광 다이오드 디스플레이 기판, 유기 발광 다이오드 디스플레이 장치, 및 유기 발광 다이오드 디스플레이 기판을 제조하는 방법
CN109952532B (zh) 阵列基板、显示装置和制造阵列基板的方法
KR20180128387A (ko) 디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법
KR20130048626A (ko) 액정표시장치 및 이의 제조 방법
CN108231846B (zh) 一种显示基板及其制备方法、显示装置
KR101835525B1 (ko) 표시 장치 및 그 제조 방법
KR20080002202A (ko) 액정표시장치용 어레이 기판 및 그 제조방법
CN110148618B (zh) 一种显示基板及其制作方法、显示装置
KR20190005148A (ko) 디스플레이 기판, 디스플레이 장치, 및 디스플레이 기판을 제조하는 방법
US10126610B2 (en) Array substrate, manufacturing method thereof and display device
JP4722538B2 (ja) 表示装置
KR101256910B1 (ko) 표시기판 제조 방법 및 이를 이용한 표시패널 제조 방법
US11347092B2 (en) Liquid crystal display device and method of manufacturing the same
CN112119498B (zh) 制造阵列基板的方法、阵列基板、显示设备
KR100599469B1 (ko) 유기 ｅｌ 소자 및 그 제조 방법
CN109073944B (zh) 阵列基板及其制造方法、显示面板和显示设备
KR20080058036A (ko) 액정표시장치용 어레이 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application