KR20190004183A - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 스케일 패키지(Chip Scale Package)에서 기존에 비해 더 낮은 클램핑 전압과 높은 피크 펄스 전류를 갖는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
일 예로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층; 상기 에피택셜층에 형성된 제 2 도전형의 제 1 매립층; 상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층; 상기 에피택셜층에 한쌍으로 형성된 제 2 도전형의 제 3 매립층; 상기 에피택셜층에 형성되고 상기 제 1 매립층과 제 3 매립층의 사이에 형성된 적어도 하나의 제 1 도전형의 고농도 영역; 상기 에피택셜층에서 상기 제 3 매립층에 대응되는 위치에 각각 형성되는 한쌍과, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 1 도전형의 제 1 도전형 영역; 및 상기 에피택셜층에서 상기 제 3 매립층에 대응되는 위치에 각각 형성되는 한쌍과, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형의 제 2 도전형 영역을 포함하는 과도 전압 억제 소자가 개시된다.

Description

과도 전압 억제 소자 및 그 제조 방법 {Transient voltage suppressor and manufacturing method thereof}
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 칩 스케일 패키지(Chip Scale Package)에서 기존에 비해 더 낮은 클램핑 전압과 높은 피크 펄스 전류를 갖는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층; 상기 에피택셜층에 형성된 제 2 도전형의 제 1 매립층; 상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층; 상기 에피택셜층에 한쌍으로 형성된 제 2 도전형의 제 3 매립층; 상기 에피택셜층에 형성되고 상기 제 1 매립층과 제 3 매립층의 사이에 형성된 적어도 하나의 제 1 도전형의 고농도 영역; 상기 에피택셜층에서 상기 제 3 매립층에 대응되는 위치에 각각 형성되는 한쌍과, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 1 도전형의 제 1 도전형 영역; 및 상기 에피택셜층에서 상기 제 3 매립층에 대응되는 위치에 각각 형성되는 한쌍과, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형의 제 2 도전형 영역을 포함할 수 있다.
여기서, 상기 에피택셜층의 상부로부터 형성되고, 상기 서브스트레이트에까지 이르도록 형성되어, 상기 제 1 매립층, 제 3 매립층 및 제 1 고농도 영역에 해당되는 영역을 수평 방향에서 격리시키는 트렌치를 더 포함할 수 있다.
그리고 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형 영역은 이격된 각각 다수개로 구비되어, 상기 제 1 매립층에 대응되는 위치에 형성된 상기 제 1 도전형 영역과 교대로 위치할 수 있다.
또한, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형 영역은 상부에 형성되는 전극을 통해 상기 한쌍의 제 1 도전형 영역 중 하나와 연결될 수 있다.
또한, 상기 제 3 매립층에 대응되는 위치에 각각 형성된 상기 제 1 도전형 영역 및 제 2 도전형 영역은 다이오드 구조를 형성할 수 있다.
또한, 상기 제 1 매립층은 상기 서브스트레이트를 통해 상기 고농도 영역과 연결될 수 있다.
또한, 상기 제 1 매립층에 대응되는 위치에 형성된 제 2 도전형 영역, 에피택셜층, 제 2 매립층, 제 1 매립층 및 서브스트레이트는 쇼클리 다이오드 구조를 형성할 수 있다.
또한, 상기 에피택셜층의 상부로부터 형성되어 고농도 영역, 제 1 도전형 영역 및 제 2 도전형 영역의 각 일부를 노출시키는 절연막을 더 포함할 수 있다.
또한, 상기 에피택셜층은 상기 제 1 매립층 및 제 3 매립층이 형성되는 제 1 에피택셜층, 상기 제 1 에피택셜층의 상부에 형성되고 상기 제 2 매립층이 형성되는 제 2 에피택셜층, 상기 제 2 에피택셜층의 상부에 형성되고 상기 제 1 도전형 영역 및 제 2 도전형 영역이 형성되는 제 3 에피택셜층을 포함할 수 있다.
더불어, 본 발명에 따른 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트를 준비하는 단계; 상기 서브스트레이트에 제 1 도전형의 에피텍셜층을 형성하는 단계; 상기 에피택셜층에 대해 제 2 도전형의 제 1 매립층을 형성하는 단계; 상기 에피택셜층에 대해 상기 제 1 매립층의 측부 영역에서 제 1 도전형의 고농도 영역을 형성하는 단계; 상기 에피택셜층에 대해 상기 제 1 매립층의 상부에 제 1 도전형의 제 2 매립층을 형성하는 단계; 상기 에피택셜층에 대해 상기 제 1 매립층과 고농도 영역의 측부에 각각 상기 제 2 도전형의 한쌍의 제 3 매립층을 각각 형성하는 단계; 상기 에피택셜층에 대해 한쌍의 상기 제 1 매립층과 제 3 매립층에 각각 해당하는 상측 영역에서 제 1 도전형의 제 1 도전형 영역과 제 2 도전형의 제 2 도전형 영역을 형성하는 단계를 포함할 수 있다.
여기서, 상기 에피택셜층에 대해 상기 제 1 매립층에 대응되어 형성되는 제 1 도전형 영역과 제 2 도전형 영역은 각각 다수개로 구비되어, 서로 교대로 위치하도록 형성될 수 있다.
그리고 상기 에피택셜층의 상부로부터 상기 서브스트레이트에까지 이르도록, 상기 제 1 매립층, 제 3 매립층 및 고농도 영역에 해당되는 영역을 각각 격리하도록 트렌치를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 4 매립층의 상부에 전극을 형성하여 한쌍의 상기 제 1 도전형 영역 중 하나와 상기 제 4 매립층을 연결하는 단계를 더 포함할 수 있다.
본 발명은 PNPN 구조의 쇼클리 다이오드(Shockley Diode)를 구비하고, PN 순방향 다이오드를 연결한 구조를 통해 기존에 비해 더 낮은 클램핑 전압과 높은 피크 펄스 전류를 갖는 과도 전압 억제 소자를 제공할 수 있다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3n은 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3n은 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계(S1), 제 1 에피택셜층 형성 단계(S2), 제 1 매립층 형성 단계(S3), 제 1 고농도 영역 형성 단계(S4), 제2 매립층 형성 단계(S5), 제 2 에피택셜층 형성 단계(S6), 제 3 매립층 형성 단계(S7), 제 3 에피택셜층 형성 단계(S8), 제 4 매립층 형성 단계(S9), 제 2 고농도 영역 형성 단계(S10), 트렌치 형성 단계(S11), 제 1 도전형 영역 형성 단계(S12), 제 2 도전형 영역 형성 단계(S13), 컨택 형성 단계(S14), 금속 전극 형성 단계(S15) 를 포함한다. 이하에서는 도 2의 각 단계들에 대해 도 3a 내지 도 3o를 함께 참조하여 설명하도록 한다.
도 3a에 도시된 바와 같이, 상기 서브스트레이트 준비 단계(S1)에서 제 1 도전형의 서브스트레이트(110)가 준비된다. 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 제 1 도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명하도록 한다.
도 3b에 도시된 바와 같이, 제 1 에피택셜층 형성 단계(S2)에서 제 1 에피택셜층(120)이 더 형성될 수 있다. 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 제1에피텍셜층(120)이 증착되도록 할 수 있다.
도 3c에 도시된 바와 같이, 제 1 매립층 형성 단계(S3)에서 서브스트레이트(110)의 상부에 수평 방향으로 이격된 제 2 도전형의 제 1 매립층(130)이 형성된다. 여기서, 제 1 매립층(130)은 제 1 에피텍셜층(120)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 또한, 제 1 매립층(130)은 PNPN 구조의 쇼클리 다이오드(Shockley Diode)가 형성될 위치, 예를 들어 상기 서브스트레이트(110)의 대략 중앙에 위치할 수 있다. 이에 따라, 상기 제 1 매립층(130)은 상기 쇼클리 다이오드(Shockley Diode)의 구조에서 P+형 영역을 형성할 수 있다.
이러한 제 1 매립층(130)은 제 1 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1 매립층(130)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 진행하여, P+형을 갖도록 형성할 수 있다.
한편, 서브스트레이트(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제 1 도전형 서브스트레이트(110)의 오토도핑을 방지한다.
또한, 도 3d에 도시된 것과 같이, 상기 제 2 에피택셜층 형성 단계(S4)에서 상기 제 1 에피택셜층(120)의 상부에 제 2 에피택셜층(140)이 형성될 수 있다. 상기 제 2 에피택셜층(140)은 상기 제 1 에피택셜층(160)은 상기 제 1 에피택셜층(120)과 동일하게 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 제 1 에피택셜층(120)의 표면에 N형의 제 2 에피텍셜층(160)이 증착되도록 할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 상기 제 1 고농도 영역 형성 단계(S5)에서 상기 제 1 매립층(130)의 측부에 제 1 도전형의 제 1 고농도 영역(150)이 형성될 수 있다. 이러한 고농도 영역(140)은 제 2 에피텍셜층(140)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1 고농도 영역(150)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 고농도 불순물을 직접 이온주입 하거나 또는 열확산 공정을 진행하여, N++형으로 형성되도록 할 수 있다.
도 3f에 도시된 것과 같이, 상기 제 2 매립층 형성 단계(S6)에서 상기 제 1 매립층(130)의 상부에 N+형의 제 2 매립층(160)이 형성된다. 상기 제 2 매립층(160)은 상기 제 2 에피택셜층(140)에 대해 5족 불순물을 직접 이온주입하거나 열확산되어 형성될 수 있다. 또한, 상기 제 2 매립층(160)은 쇼클리 다이오드의 구조에서 N층을 형성할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 상기 제 3 매립층 형성 단계(S7)에서 상기 제 1 매립층(130)과 제 1 고농도 영역(150)의 외측에 대해 P형의 제 3 매립층(170)이 형성될 수 있다. 상기 제 3 매립층(170)은 상기 제 1 매립층(130)과 동일하게 3족 원소를 직접 이온 주입하거나 열확산 공정을 진행하여 형성될 수 있다. 또한, 상기 제 3 매립층(170)은 상기 제 1 매립층(130)에 비해서는 상대적인 저농도인 P형으로 형성될 수 있다.
도 3h에 도시된 것과 같이, 상기 제 3 에피택셜층 형성 단계(S8)에서 상기 제 2 에피택셜층(140)의 상부에 제 3 에피택셜층(180)이 형성된다. 상기 제 3 에피택셜층(180)은 상기 제 2 에피택셜층(140)과 마찬가지로 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, N+형으로 형성될 수 있다.
이후, 도 3i에 도시된 바와 같이, 상기 제 2 고농도 영역 형성 단계(S9)에서, 상기 제 2 에피택셜층(180)에 대해 N+형의 제 2 고농도 영역(190)이 형성된다. 상기 제 2 고농도 영역(190)은 상기 제 1 고농도 영역(150)의 상부에 정렬되도록 형성될 수 있다. 또한, 상기 제 2 고농도 영역(190) 역시 상기 제 1 고농도 영역(150)과 마찬가지로 제 2 에피텍셜층(180)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 2 고농도 영역(190)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 고농도 불순물을 직접 이온주입 하거나 또는 열확산 공정을 진행하여, N++형으로 형성되도록 할 수 있다.
이러한 제 1 고농도 영역(150)과 제 2 고농도 영역(190)은 상기 서브스트레이트(110)에 접촉되어 있으며, 이에 따라 서브스트레이트(110)로부터 전류 경로를 형성할 수 있다. 따라서, 상기 서브스트레이트(110)를 포함한 쇼클리 다이오드 구조가 상술한 것처럼 후단에 위치한 순방향 다이오드로 연결되도록 할 수 있다.
도 3j에 도시된 바와 같이, 상기 트렌치 형성 단계(S10)에서 상기 제 3 에피택셜층(180)의 상면으로부터 트렌치(200)가 형성될 수 있다. 이러한 트렌치(200)는 상기 제 3 에피택셜층(180)의 상면으로부터 이격된 다수의 트렌치(201 내지 218)의 구조로서 형성되고, 그 내부에 각각 절연재가 충진되어 형성될 수 있다.
구체적으로, 제 1 트렌치(201) 및 제 2 트렌치(202)는 상부로부터 순차적으로 제 3 에피택셜층(180), 제 2 에피택셜층(140), 제 1 에피택셜층(120), 제 3 매립층(170)을 통과하여 상기 서브스트레이트(110)에까지 이르도록 형성되어, 격리되도록 할 수 있다. 또한, 이를 통해 상부에 있는 제 3 에피택셜층(180)에 형성되는 다이오드 구조가 독립되도록 할 수 있다.
또한, 제 3 트렌치(203) 및 제 4 트렌치(204)는 역시 상부로부터 순차적으로 제 4 매립층(190), 제 2 매립층(160), 제 1 매립층(130)을 통과하여, 상기 서브스트레이트(110)에까지 이르도록 형성되어, 이들 구조가 상술한 쇼클리 다이오드 구조의 일부를 형성하면서, 다른 구조들과 독립되도록 할 수 있다.
또한, 상기 제 5 트렌치(205) 및 제 6 트렌치(216)는 역시 상부로부터 순차적으로 제 2 고농도 영역(190) 및 제 1 고농도 영역(150)을 통과하여 상기 서브스트레이트(110)에까지 이르도록 형성되어, 이들 구조가 서브스트레이트(110)에 연결된 전기 경로를 형성할 수 있도록 한다.
또한, 상기 제 7 트렌치(207) 및 제 8 트렌치(208)는 역시 상부로부터 순차적으로 제 3 에피택셜층(180), 제 2 에피택셜층(140), 제 1 에피택셜층(120), 제 3 매립층(170)을 통과하여 상기 서브스트레이트(110)에까지 이르도록 형성되어, 격리되도록 할 수 있다. 또한, 이를 통해 상부에 있는 제 3 에피택셜층(180)에 형성되는 다이오드 구조가 독립되도록 할 수 있다.
이후, 도 3k에 도시된 바와 같이, 상기 제 1 도전형 영역 형성 단계(S11)에는 상기 제 1 트렌치(201) 및 제 2 트렌치(202)의 사이에 형성된 웰 영역과, 상기 제 3 트렌치(203) 및 제 4 트렌치(204)의 사이에 형성된 웰 영역과, 상기 제 7 트렌치(207) 및 제 8 트렌치(208)의 사이에 형성된 웰 영역에 대해 각각 N+형의 제 1 도전형 영역(210, 211)이 형성된다.
여기서, 상기 제 1 트렌치(201) 및 제 2 트렌치(202)의 사이에 형성된 웰 영역과 상기 제 7 트렌치(207) 및 제 8 트렌치(208)의 사이에 형성된 웰 영역에 대해 형성된 제 1 도전형 영역(210)은 하나씩 형성되며, 이후 각각 순방향의 다이오드 구조의 일부를 구성하게 된다.
한편, 상기 제 3 트렌치(203) 및 제 4 트렌치(204)의 사이에 형성된 웰 영역에 형성된 제 1 도전형 영역(211)은 각각 이격된 다수개로 구비되며, 도 3k에서는 4개로 도시되어 있으나, 갯수로서 본 발명의 내용을 한정하는 것은 아니다.
이후, 도 3l에 도시된 바와 같이, 상기 제 2 도전형 영역 형성 단계(S12)에서 상기 제 1 트렌치(201) 및 제 2 트렌치(202)의 사이에 형성된 웰 영역과, 상기 제 3 트렌치(203) 및 제 4 트렌치(204)의 사이에 형성된 웰 영역과, 상기 제 7 트렌치(207) 및 제 8 트렌치(208)의 사이에 형성된 웰 영역에 대해 각각 P+형의 제 2 도전형 영역(220, 221)이 형성된다. 이러한 도전형 영역(220, 221)은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 진행하여, P+형을 갖도록 형성할 수 있다.
이 중, 상기 제 1 트렌치(201) 및 제 2 트렌치(202)의 사이에 형성된 웰 영역과, 상기 제 7 트렌치(207) 및 제 8 트렌치(208)의 사이에 형성된 웰 영역에 형성된 상기 제 2 도전형 영역(220)은 상기 제 1 도전형 영역(210)와 대응되도록 위치하고, 이들 도전형 영역(220, 230)의 구조를 통해 다이오드의 구조가 완성될 수 있다.
또한, 상기 제 3 트렌치(203) 및 제 4 트렌치(204)의 사이에 형성된 웰 영역과에 형성된 제 2 도전형 영역(221)은 상기 제 1 도전형 영역(211)에 대응되어 교대하도록 이격된 다수개로 형성되며, 도 3l에서는 5개로 도시되어 있으나, 갯수로서 본 발명의 내용을 한정하는 것은 아니다.
또한, 상기 제 2 도전형 영역(221)은 그 하부에 위치한 상기 제 3 에피택셜층(190), 제 2 매립층(160), 제 1 매립층(130) 및 서브스트레이트(110)와 함께 순차적으로 PNPN 구조를 형성할 수 있으며, 이에 따라 쇼클리 다이오드(Shockley Diode)의 구조를 형성할 수 있다. 이러한 쇼클리 다이오드 구조는 전후의 순방향 다이오드와 함께 직렬로 연결될 수 있다. 따라서, 낮은 캐패시턴스를 갖는 양방향성의 과도 전압 억제 소자(TVS) 구조를 형성할 수 있다. 또한, 기존에 비해 낮은 클램핑 전압(Vc)과 높은 피크 펄스 전류(Ipp)를 갖는 과도 전압 억제 소자를 형성할 수 있다. 예를 들어, 클램핑 전압(Vc)은 5A의 전류를 기준으로 측정한 결과, 기존 12V에 비해 낮아진 5V로 측정되었기 때문에 기존에 비해 낮은 전압으로부터도 보호가 가능하게 된다. 또한, 본 실시예에 따른 과도 전압 억제 소자에서 피크 펄스 전류(Ipp)는 기존 5A에서 8A로 증가였음을 확인하였다.
한편, 상기 제 1 도전형 영역 형성(S11)에서 상기 제 1 도전형 영역(210, 211)들, 그리고 상기 제 2 도전형 영역 형성 단계(S12)에서 제 2 도전형 영역(220, 221)들은 각각 단일한 공정을 통해 형성될 수 있기 때문에, 상기 쇼클리 다이오드와 전후단의 다이오드의 구조를 형성함에 있어서 공수를 줄일 수 있다.
이후, 도 3m에 도시된 바와 같이, 상기 컨택 형성 단계(S13)에서 상기 구조의 상면에 대해 절연막(230)을 형성하고, 각 절연막(230)에 비아를 형성하여 각 다이오드 또는 쇼클리 다이오드 구조에 컨택이 형성될 수 있다. 이러한 절연막(230)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
또한, 도 3n에 도시된 바와 같이, 상기 금속 전극 형성 단계(S14)에서 상기 상기 절연막(230)을 통해 노출된 제 1 도전형 영역(210), 제 2 도전형 영역(220) 및 제 4 매립층(190) 및 제 2 고농도 영역(190)의 상면에 전극(240)이 형성된다.
상기 전극(240)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
상기와 같이 하여, 도면의 좌우측 영역에 형성된 순방향 다이오드의 사이에 쇼클리 다이오드의 구조가 형성될 수 있다. 특히, 상기 제 2 도전형 영역(221), 제 2 에피택셜층(180), 제 2 매립층(160), 제 1 매립층(130) 및 서브스트레이트(110)는 순차적으로 PNPN 구조를 형성할 수 있으며, 이에 따라 쇼클리 다이오드(Shockley Diode)의 구조를 형성할 수 있다. 또한, 쇼클리 다이오드 구조는 좌우측의 순방향 다이오드와 함께 직렬로 연결될 수 있다. 따라서, 낮은 캐패시턴스를 갖는 양방향성의 과도 전압 억제 소자(TVS) 구조를 형성할 수 있다. 또한, 기존에 비해 낮은 클램핑 전압(Vc)과 높은 피크 펄스 전류(Ipp)를 갖는 과도 전압 억제 소자를 형성할 수 있다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 회로 구성을 보다 상세히 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다. 도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자는 상기 제 2 도전형 영역(221), 제 2 에피택셜층(180), 제 2 매립층(160), 제 1 매립층(130) 및 서브스트레이트(110)로 구성된 PNPN 구조의 쇼클리 다이오드(Shockley Diode)가 전단의 순방향 다이오드 및 후단의 순방향 다이오드와 직렬로 연결된 구조를 가질 수 있다. 한편, 도 5의 순방향 다이오드에 병렬로 도시된 다이오드는 별도로 설명하지 않았지만 기생 다이오드를 의미한다.
따라서, 상술한 것처럼, 본 발명의 실시예에 따른 과도 전압 억제 소자는 낮은 캐패시턴스를 갖는 양방향성의 과도 전압 억제 소자(TVS) 구조를 형성할 수 있고, 기존에 비해 낮은 클램핑 전압(Vc)과 높은 피크 펄스 전류(Ipp)를 갖는 과도 전압 억제 소자를 형성할 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110; 서브스트레이트 120; 제 1 에피택셜층
130; 제 1 매립층 140; 제 2 에피택셜층
150; 제 1 고농도 영역 160; 제 2 매립층
170; 제 3 매립층 180; 제 3 에피택셜층
190; 제 2 고농도 영역 200; 트렌치
210, 211; 제 1 도전형 영역 220, 221; 제 2 도전형 영역
230; 절연막 240; 전극

Claims (13)

  1. 제 1 도전형의 서브스트레이트;
    상기 서브스트레이트의 상부에 형성된 제 1 도전형의 에피텍셜층;
    상기 에피택셜층에 형성된 제 2 도전형의 제 1 매립층;
    상기 제 1 매립층의 상부에 형성된 제 1 도전형의 제 2 매립층;
    상기 에피택셜층에 한쌍으로 형성된 제 2 도전형의 제 3 매립층;
    상기 에피택셜층에 형성되고 상기 제 1 매립층과 제 3 매립층의 사이에 형성된 적어도 하나의 제 1 도전형의 고농도 영역;
    상기 에피택셜층에서 상기 제 3 매립층에 대응되는 위치에 각각 형성되는 한쌍과, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 1 도전형의 제 1 도전형 영역; 및
    상기 에피택셜층에서 상기 제 3 매립층에 대응되는 위치에 각각 형성되는 한쌍과, 상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형의 제 2 도전형 영역을 포함하는 과도 전압 억제 소자.
  2. 제 1 항에 있어서,
    상기 에피택셜층의 상부로부터 형성되고, 상기 서브스트레이트에까지 이르도록 형성되어, 상기 제 1 매립층, 제 3 매립층 및 제 1 고농도 영역에 해당되는 영역을 수평 방향에서 격리시키는 트렌치를 더 포함하는 과도 전압 억제 소자.
  3. 제 1 항에 있어서,
    상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형 영역은 이격된 각각 다수개로 구비되어, 상기 제 1 매립층에 대응되는 위치에 형성된 상기 제 1 도전형 영역과 교대로 위치하는 과도 전압 억제 소자.
  4. 제 1 항에 있어서,
    상기 제 1 매립층에 대응되는 위치에 형성된 다수개로 형성되는 제 2 도전형 영역은 상부에 형성되는 전극을 통해 상기 한쌍의 제 1 도전형 영역 중 하나와 연결되는 과도 전압 억제 소자.
  5. 제 1 항에 있어서,
    상기 제 3 매립층에 대응되는 위치에 각각 형성된 상기 제 1 도전형 영역 및 제 2 도전형 영역은 다이오드 구조를 형성하는 과도 전압 억제 소자.
  6. 제 1 항에 있어서,
    상기 제 1 매립층은 상기 서브스트레이트를 통해 상기 고농도 영역과 연결되는 과도 전압 억제 소자.
  7. 제 1 항에 있어서,
    상기 제 1 매립층에 대응되는 위치에 형성된 제 2 도전형 영역, 에피택셜층, 제 2 매립층, 제 1 매립층 및 서브스트레이트는 쇼클리 다이오드 구조를 형성하는 과도 전압 억제 소자.
  8. 제 1 항에 있어서,
    상기 에피택셜층의 상부로부터 형성되어 고농도 영역, 제 1 도전형 영역 및 제 2 도전형 영역의 각 일부를 노출시키는 절연막을 더 포함하는 과도 전압 억제 소자.
  9. 제 1 항에 있어서,
    상기 에피택셜층은 상기 제 1 매립층 및 제 3 매립층이 형성되는 제 1 에피택셜층, 상기 제 1 에피택셜층의 상부에 형성되고 상기 제 2 매립층이 형성되는 제 2 에피택셜층, 상기 제 2 에피택셜층의 상부에 형성되고 상기 제 1 도전형 영역 및 제 2 도전형 영역이 형성되는 제 3 에피택셜층을 포함하는 과도 전압 억제 소자.
  10. 제 1 도전형의 서브스트레이트를 준비하는 단계;
    상기 서브스트레이트에 제 1 도전형의 에피텍셜층을 형성하는 단계;
    상기 에피택셜층에 대해 제 2 도전형의 제 1 매립층을 형성하는 단계;
    상기 에피택셜층에 대해 상기 제 1 매립층의 측부 영역에서 제 1 도전형의 고농도 영역을 형성하는 단계;
    상기 에피택셜층에 대해 상기 제 1 매립층의 상부에 제 1 도전형의 제 2 매립층을 형성하는 단계;
    상기 에피택셜층에 대해 상기 제 1 매립층과 고농도 영역의 측부에 각각 상기 제 2 도전형의 한쌍의 제 3 매립층을 각각 형성하는 단계;
    상기 에피택셜층에 대해 한쌍의 상기 제 1 매립층과 제 3 매립층에 각각 해당하는 상측 영역에서 제 1 도전형의 제 1 도전형 영역과 제 2 도전형의 제 2 도전형 영역을 형성하는 단계를 포함하는 과도 전압 억제 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 에피택셜층에 대해 상기 제 1 매립층에 대응되어 형성되는 제 1 도전형 영역과 제 2 도전형 영역은 각각 다수개로 구비되어, 서로 교대로 위치하도록 형성되는 과도 전압 억제 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 에피택셜층의 상부로부터 상기 서브스트레이트에까지 이르도록, 상기 제 1 매립층, 제 3 매립층 및 고농도 영역에 해당되는 영역을 각각 격리하도록 트렌치를 형성하는 단계를 더 포함하는 과도 전압 억제 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 4 매립층의 상부에 전극을 형성하여 한쌍의 상기 제 1 도전형 영역 중 하나와 상기 제 4 매립층을 연결하는 단계를 더 포함하는 과도 전압 억제 소자의 제조 방법.
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