KR20180133978A - 디지털-아날로그 변환기 및 이를 포함하는 표시 장치의 구동 회로 - Google Patents

디지털-아날로그 변환기 및 이를 포함하는 표시 장치의 구동 회로 Download PDF

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Abstract

디지털-아날로그 변환기는 입력 비트에 대응하여 제 1 전압 또는 제 2 전압을 입력 전압으로 출력하는 멀티플렉서 및 상기 입력 전압 및 기준 전압을 교번하여 반복적으로 공급받고, 상기 입력 전압과 상기 기준 전압의 평균값을 출력 전압으로 출력하는 재귀 반복 스위치드 회로를 포함한다.

Description

디지털-아날로그 변환기 및 이를 포함하는 표시 장치의 구동 회로 {DIGITAL-ANALOG CONVERTER AND DRIVING CIRCUIT OF DISPLAY DEVICE HAVING THE SAME}
본 발명은 디지털-아날로그 변환기 및 이를 포함하는 표시 장치의 구동 회로에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등이 있다. 특히, 유기 발광 표시 장치는 넓은 시야각, 빠른 응답 속도, 얇은 두께, 낮은 소비 전력 등의 여러 가지 장점들을 가지기 때문에 유망한 차세대 표시 장치로 각광받고 있다.
표시 장치는 디지털-아날로그 변환기(digital-analog converter; DAC)를 이용하여 외부에서 입력된 디지털 영상 신호를 아날로그 신호로 변환하여 표시 패널에 제공한다. 표시 장치의 해상도가 증가함에 따라 디지털 영상 신호의 비트 수가 증가하고 있다. 이에 따라, 디지털-아날로그 변환기를 구현하기 위한 소자의 용량 및 개수가 증가하는 문제점이 있다.
본 발명의 일 목적은 소자 간 부정합(mismatch)에 의한 영향을 감소시키면서, 소자의 개수를 감소시키는 디지털-아날로그 변환기를 제공하는 것이다.
본 발명의 다른 목적은 소자 간 부정합(mismatch)에 의한 영향을 감소시키면서, 소자의 개수를 감소시키는 디지털-아날로그 변환기를 포함하는 표시 장치의 구동 회로를 제공하는 것이다.
그러나, 본 발명이 목적은 상술한 목적으로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 디지털-아날로그 변환기는 입력 비트에 대응하여 제 1 전압 또는 제 2 전압을 입력 전압으로 출력하는 멀티플렉서 및 상기 입력 전압 및 기준 전압을 교번하여 반복적으로 공급받고, 상기 입력 전압과 상기 기준 전압의 평균값을 출력 전압으로 출력하는 재귀 반복 스위치드 회로를 포함할 수 있다.
일 실시예에 의하면, 상기 재귀 반복 스위치드 회로는 상기 입력 전압 및 상기 기준 전압을 분배하는 제 1 커패시터 및 제 2 커패시터, 상기 입력 전압을 공급하는 상기 멀티플렉서와 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 1 스위치부 및 상기 기준 전압을 공급하는 기준 전압원과 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 2 스위치부를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 스위치부 및 상기 제 2 스위치부는 제어 신호의 위상에 따라 턴온 또는 턴오프될 수 있다.
일 실시예에 의하면, 상기 제어 신호는 일정한 주기를 갖는 구형파일 수 있다.
일 실시예에 의하면, 상기 제어 신호를 생성하는 제어부를 더 포함할 수 있다.
일 실시예에 의하면, 제 1 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 1 스위치부가 턴온되고, 제 2 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 2 스위부가 턴온 될 수 있다.
일 실시예에 의하면, 상기 제 1 위상 및 상기 제 2 위상에서 상기 제 1 커패시터와 상기 제 2 커패시터는 직렬로 연결될 수 있다.
일 실시예에 의하면, 최상위 비트에 대응하는 상기 재귀 반복 스위치드 회로는 기 설정된 상기 기준 전압을 공급받을 수 있다.
일 실시예에 의하면, 최상위 비트를 제외한 상기 입력 비트에 대응하는 상기 재귀 반복 스위치드 회로는 상위 비트에 대응하는 상기 재귀 반복 스위치드 회로의 상기 출력 전압을 상기 기준 전압으로 공급받을 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 구동 회로는 디지털 영상 신호들을 아날로그 영상 신호들로 변환하는 디지털-아날로그 변환기 및 상기 복수의 아날로그 영상 신호들을 복수의 데이터 라인들로 출력하는 출력 버퍼를 포함할 수 있다. 상기 디지털-아날로그 변환기는 상기 디지털 영상 신호의 입력 비트에 대응하여 제 1 전압 또는 제 2 전압을 입력 전압으로 출력하는 멀티플렉서 및 상기 입력 전압 및 기준 전압을 교번하여 반복적으로 공급받고, 상기 입력 전압과 상기 기준 전압의 평균값을 출력 전압으로 출력하는 재귀 반복 스위치드 회로를 포함할 수 있다.
일 실시예에 의하면, 상기 재귀 반복 스위치드 회로는 상기 입력 전압 및 상기 기준 전압을 분배하는 제 1 커패시터 및 제 2 커패시터, 상기 입력 전압을 공급하는 상기 멀티플렉서와 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 1 스위치부 및 상기 기준 전압을 공급하는 기준 전압원과 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 2 스위치부를 포함할 수 있다.
일 실시예에 의하면, 상기 제 1 스위치부 및 상기 제 2 스위치부는 제어 신호의 위상에 따라 턴온 또는 턴오프될 수 있다.
일 실시예에 의하면, 상기 제어 신호는 일정한 주기를 갖는 구형파일 수 있다.
일 실시예에 의하면, 상기 제어 신호를 생성하는 제어부를 더 포함할 수 있다.
일 실시예에 의하면, 제 1 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 1 스위치부가 턴온되고, 제 2 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 2 스위부가 턴온 될 수 있다.
일 실시예에 의하면, 상기 제 1 위상 및 상기 제 2 위상에서 상기 제 1 커패시터와 상기 제 2 커패시터는 직렬로 연결될 수 있다.
일 실시예에 의하면, 최상위 비트에 대응하는 상기 재귀 반복 스위치드 회로는 기 설정된 상기 기준 전압을 공급받을 수 있다.
일 실시예에 의하면, 최상위 비트를 제외한 상기 입력 비트에 대응하는 상기 재귀 반복 스위치드 회로는 상위 비트에 대응하는 상기 재귀 반복 스위치드 회로의 상기 출력 전압을 상기 기준 전압으로 공급받을 수 있다.
본 발명의 실시예들에 따른 디지털-아날로그 변환기 및 이를 포함하는 표시 장치의 구동 회로는 입력 비트에 따른 입력 전압을 출력하는 멀티플렉서 및 입력 전압과 기준 전압의 평균값을 출력하는 재귀 반복 스위치드 회로를 포함함으로써, 디지털-아날로그 변환기에 포함되는 커패시터의 부정합에 의한 영향이 감소된 아날로그 신호를 생성할 수 있다. 또한, 디지털-아날로그 변환기 및 이를 포함하는 표시 장치의 구동 회로는 멀티플렉서 및 재귀 반복 스위치드 회로를 포함함으로써, 입력 비트의 크기가 함에 따라 소자의 개수가 2배로 증가하는 것을 방지할 수 있다. 다만, 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 디지털-아날로그 변환기를 나타내는 도면이다.
도 2는 도 1의 디지털-아날로그 변환기에 포함되는 재귀 반복 스위치드 회로를 나타내는 회로도이다.
도 3a 및 도 3b는 도 2의 재귀 반복 스위치드 회로의 동작을 설명하기 위한 회로도들이다.
도 4는 도 1의 디지털-아날로그 변환기의 일 예를 나타내는 도면이다.
도 5는 도 4의 디지털-아날로그 변환기의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 표시 장치의 구동 회로를 나타내는 블록도이다.
도 7은 도 6의 구동 회로를 포함하는 표시 장치를 나타내는 블록도이다.
도 8은 도 7의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 9는 도 8의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디지털-아날로그 변환기를 나타내는 도면이고, 도 2는 도 1의 디지털-아날로그 변환기에 포함되는 재귀 반복 스위치드 회로를 나타내는 회로도이다.
도 1을 참조하면, 디지털-아날로그 변환기(100)는 멀티플렉서(120) 및 재귀 반복 스위치드 회로(140)를 포함할 수 있다.
멀티플렉서(120)는 입력 비트(D)에 대응하여 제 1 전압(V1) 또는 제 2 전압(V2)을 입력 전압(VIN)으로 출력할 수 있다. 예를 들어, 입력 비트(D)가 0인 경우, 멀티플렉서(120)는 제 1 전압(V1)을 입력 전압(VIN)으로 출력하고, 입력 비트(D)가 1인 경우 멀티플렉서(120)는 제 2 전압(V2)을 입력 전압(VIN)으로 출력할 수 있다. 이 때, 제 1 전압(V1)과 제 2 전압(V2)은 서로 다른 전압 레벨을 가질 수 있다. 예를 들어, 제 1 전압(V1)은 제 2 전압(V2)보다 낮은 전압 레벨을 가질 수 있다. 멀티플렉서(120)는 입력 전압(VIN)을 상기 멀티플렉서(120)와 연결된 재귀 반복 스위치드 회로(140)에 제공할 수 있다.
재귀 반복 스위치드 회로(140)는 입력 전압(VIN) 및 기준 전압(VR)으로 교번하여 반복적으로 공급받고, 입력 전압(VIN)과 기준 전압(VR)의 평균값을 출력 전압(VOUT)으로 출력할 수 있다.
도 2를 참조하면, 재귀 반복 스위치드 회로(140)는 제 1 커패시터(C1), 제 2 커패시터(C2), 제 1 스위치부(SW1) 및 제 2 스위치부(SW2)를 포함할 수 있다. 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 입력 전압(VIN) 및 기준 전압(VR)을 분배할 수 있다. 제 1 스위치부(SW1)는 입력 전압(VIN)을 공급하는 멀티플렉서(120)와 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 직렬로 연결할 수 있다. 이 때, 제 1 커패시터(C1)의 제 1 단자에 입력 전압(VIN)이 공급되고, 제 1 커패시터(C1)의 제 2 단자는 제 2 커패시터(C2)와 연결될 수 있다. 제 1 커패시터(C1)와 제 2 커패시터(C2)는 제 1 커패시터(C1)의 제 1 단자를 통해 공급되는 입력 전압(VIN)의 전하를 공유할 수 있다. 제 2 스위치부(SW2)는 기준 전압(VR)을 공급하는 기준 전압원과 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 직렬로 연결할 수 있다. 이 때, 제 1 커패시터(C1)의 제 2 단자에 기준 전압(VR)이 공급되고, 제 1 커패시터(C1)의 제 1 단자는 제 2 커패시터(C2)와 연결될 수 있다. 제 1 커패시터(C1)와 제 2 커패시터(C2)는 제 1 커패시터(C1)의 제 2 단자를 통해 공급되는 기준 전압(VR)의 전하를 공유할 수 있다. 제 1 커패시터(C1)와 제 2 커패시터(C2)가 연결되는 출력 노드(NOUT)의 전압이 출력 전압(VOUT)으로 출력될 수 있다.
제 1 스위치부(SW1) 및 제 2 스위치부(SW2)는 제어 신호(Sc)의 위상에 따라 턴온 또는 턴오프될 수 있다. 이 때, 제어 신호(Sc)는 일정한 주기를 갖는 구형파일 수 있다. 디지털-아날로그 변환기(100)는 제어 신호(Sc)를 생성하는 제어부를 더 포함할 수 있다. 제 1 스위치부(SW1)가 턴온되는 경우, 제 1 커패시터(C1) 및 제 2 커패시터(C2)에 입력 전압(VIN)이 공급되고, 제 2 스위치부(SW2)가 턴온되는 경우, 제 1 커패시터(C1) 및 제 2 커패시터(C2)에 기준 전압(VR)이 공급될 수 있다. 제어 신호(Sc)에 따라 제 1 스위치부(SW1) 및 제 2 스위치부(SW2)가 교번하여 반복적으로 턴온되므로, 제 1 커패시터(C1) 및 제 2 커패시터(C2)에 입력 전압(VIN) 및 기준 전압(VR)이 교번하여 반복적으로 제공될 수 있다. 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 입력 전압(VIN) 및 기준 전압(VR)을 분할하여 평균값을 출력 전압(VOUT)으로 출력할 수 있다. 재귀 반복 스위치드 회로(140)의 동작 방법에 대해서는 도 3a 및 도 3b를 참조하여 자세히 설명하도록 한다.
디지털-아날로그 변환기(100)는 입력 데이터의 비트 수에 따라 복수의 멀티플렉서(120) 및 복수의 재귀 반복 스위치드 회로(140)를 포함할 수 있다. 예를 들어, n비트의 입력 데이터가 입력되는 경우, 디지털-아날로그 변환기(100)는 n개의 멀티플렉서(120) 및 n개의 재귀 반복 스위치드 회로(140)를 포함하고, 각 비트에 대응하는 멀티플렉서(120)와 재귀 반복 스위치드 회로(140)는 전기적으로 연결될 수 있다. 또한, 각각의 재귀 반복 스위치드 회로(140)는 하위 비트의 재귀 반복 스위치드 회로(140)와 연결될 수 있다. 최상위 비트에 대응하는 재귀 반복 스위치드 회로(140)는 기 설정된 기준 전압(VR)을 공급받을 수 있다. 최상위 비트를 제외한 입력 비트(D)에 대응하는 재귀 반복 스위치드 회로(140)는 상위 비트에 대응하는 재귀 반복 스위치드 회로(140)에서 출력되는 출력 전압(VOUT)을 기준 전압(VR)으로 공급받을 수 있다. 최하위 비트에 대응하는 재귀 반복 스위치드 회로(140)에서 출력되는 출력 전압(VOUT)은 디지털-아날로그 변환기(100)에 입력된 입력 데이터가 변환된 아날로그 신호로서 출력될 수 있다.
상술한 바와 같이, 도 1의 디지털-아날로그 변환기(100)는 멀티플렉서(120) 및 재귀 반복 스위치드 회로(140)를 포함할 수 있다. 멀티플렉서(120)는 입력 비트(D)에 대응하는 입력 전압(VIN)을 출력하고, 재귀 반복 스위치드 회로(140)는 입력 전압(VIN) 및 기준 전압(VR)을 분배하여 출력 전압(VOUT)을 생성할 수 있다. 이 때, 재귀 반복 스위치드 회로(140)는 입력 전압(VIN) 및 기준 전압(VR)을 교번하여 반복적으로 입력받고, 제 1 및 제 2 커패시터(C2)의 직렬 연결을 이용하여 입력 전압(VIN)과 기준 전압(VR)을 분할함으로써, 제 1 및 제 2 커패시터(C2)의 부정합에 의한 영향을 감소시킬 수 있다. 또한, 도 1의 디지털-아날로그 변환기(100)는 하나의 입력 비트(D)의 수가 증가할 때마다 하나의 멀티플렉서(120)와 하나의 재귀 반복 스위치드 회로(140)가 추가될 수 있다. 따라서, 입력 비트(D)의 수가 증가하여 소자의 개수가 급격히 증가하는 것을 방지할 수 있다.
도 3a 및 도 3b는 도 2의 재귀 반복 스위치드 회로의 동작을 설명하기 위한 회로도들이다.
도 3a및 도 3b를 참조하면, 재귀 반복 스위치드 회로(140)는 제 1 스위치부(SW1), 제 2 스위치부(SW2), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함할 수 있다. 제 1 스위치부(SW1) 및 제 2 스위치부(SW2)는 제어 신호(Sc)에 따라 턴온 또는 턴오프되어 제 1 커패시터(C1)와 제 2 커패시터(C2)를 연결할 수 있다. 이 때, 제어 신호(Sc)는 일정한 주기를 갖는 구형파일 수 있다. 예를 들어, 구형파는 제 1 위상(Ø1)과 제 2 위상(Ø2)을 갖는 구형파일 수 있다.
도 3a에 도시된 바와 같이, 제 1 위상(Ø1)을 갖는 제어 신호(Sc)가 공급되는 경우, 제 1 스위치부(SW1)가 턴온될 수 있다. 제 1 스위치부(SW1)가 턴온되면, 제 1 커패시터(C1)의 제 1 단자가 멀티플렉서(120)와 연결되어 입력 전압(VIN)을 제공받을 수 있다. 제 1 커패시터(C1)의 제 2 단자는 제 2 커패시터(C2)의 제 1 단자와 연결되고, 제 2 커패시터(C2)의 제 2 단자는 접지 레벨(0)을 가질 수 있다. 이 때, 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 직렬로 연결되어 입력 전압(VIN)의 전하를 공유할 수 있다. 제 1 커패시터(C1)의 제 2 단자와 제 2 커패시터(C2)의 제 1 단자가 연결되는 출력 노드(NOUT)의 전압이 재귀 반복 스위치드 회로(140)의 출력 전압(VOUT)으로써 출력될 수 있다.
도 3b에 도시된 바와 같이 제 2 위상(Ø2)을 갖는 제어 신호(Sc)가 공급되는 경우, 제 2 스위치부(SW2)가 턴온될 수 있다. 제 2 스위치부(SW2)가 턴온되면, 제 1 커패시터(C1)의 제 2 단자가 기준 전압원과 연결되어 기준 전압(VR)을 제공받을 수 있다. 제 1 커패시터(C1)의 제 1 단자는 제 2 커패시터(C2)의 제 1 단자와 연결되고, 제 2 커패시터(C2)의 제 2 단자는 접지 레벨(0)을 가질 수 있다. 이 때, 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 직렬로 연결되어 입력 전압(VIN)의 전하를 공유할 수 있다. 제 1 커패시터(C1)의 2 단자와 제 2 커패시터(C2)의 제 1 단자가 연결되는 출력 노드(NOUT)의 전압이 재귀 반복 스위치드 회로(140)의 출력 전압(VOUT)으로써 출력될 수 있다.
도3a 및 도 3b의 재귀 반복 스위치드 회로(140)에 있어서, 제 1 커패시터(C1)와 제 2 커패시터(C2)의 크기는 동일하거나 상이할 수 있다. 제 1 커패시터(C1)의 크기를 기준으로 제 2 커패시터(C2)의 크기를 수학식 1과 같이 표현할 수 있다.
[수학식 1]
Figure pat00001
이 때, C는 제 1 커패시터(C1)의 크기이고, ΔC는 제 1 커패시터(C1)와 제 2 커패시터(C2)의 크기의 차이일 수 있다.
재귀 반복 스위치드 회로(140)의 제 1 스위치부(SW1) 및 제 2 스위치부(SW2)가 교번하여 (K+1)번 스위칭하는 경우, 출력 전압(VOUT)은 수학식 2와 같이 표현될 수 있다.
[수학식 2]
Figure pat00002
이 때, VOUT[K+1]은 출력 전압(VOUT), C는 제 1 커패시터(C1)의 크기, △C는 제 1 커패시터(C1)와 제 2 커패시터(C2) 크기의 차이, VOUT[K]는 이전 위상에서의 출력 전압(VOUT), VIN은 입력 전압(VIN), VR은 기준 전압(VR)일 수 있다.
재귀 반복 스위치드 회로(140)의 제 1 스위치부(SW1) 및 제 2 스위치부(SW2)가 교번하여 일정 횟수 이상 스위칭하는 경우, 재귀 반복 스위치드 회로(140)의 출력 전압(VOUT)은 수학식 3과 같이 나타날 수 있다.
[수학식 3]
Figure pat00003
수학식 3에 나타난 바와 같이, 재귀 반복 스위치드 회로(140)는 제 1 커패시터(C1)와 제 2 커패시터(C2)의 크기의 차이에 상관없이 입력 전압(VIN)과 기준 전압(VR)의 평균값을 출력 전압(VOUT)으로 출력하는 것을 볼 수 있다. 즉, 재귀 반복 스위치드 회로(140)는 제 1 커패시터(C1)와 제 2 커패시터(C2)의 크기에 상관없이 입력 전압(VIN)과 기준 전압(VR)의 평균값을 출력 전압(VOUT)으로 출력할 수 있다. 따라서, 재귀 반복 스위치드 회로(140)는 제 1 커패시터(C1)와 제 2 커패시터(C2)의 크기 차이에 의해 발생하는 부정합에 둔감한 출력 전압(VOUT)을 출력할 수 있다.
도 4는 도 1의 디지털-아날로그 변환기의 일 예를 나타내는 도면이고, 도 5는 도 4의 디지털-아날로그 변환기의 동작을 설명하기 위한 도면이다.
도 4는 5비트의 입력 데이터를 아날로그 신호로 출력하는 디지털-아날로그 변환기(200)를 나타내고, 도 5는 도 4의 디지털-아날로그 변환기(200)의 동작을 설명하기 위한 도면이다. 도 4 및 도 5를 참조하여, 디지털-아날로그 변환기(200)에 11010의 5비트 입력 데이터가 제공되는 예를 설명하도록 한다.
도 4를 참조하면, 디지털-아날로그 변환기(200)는 입력 비트(D<4>, D<3>, D<2>, D<1>, D<0>)를 공급받는 제 1 내지 제 5 멀티플렉서들(220, 222, 224, 226, 228) 및 각각의 멀티플렉서와 연결되는 제 1 내지 제 5 재귀 반복 스위치드 회로들(240, 242, 244, 246, 248)을 포함할 수 있다. 제 1 내지 제 5 멀티플렉서들(220, 222, 224, 226, 228)은 입력 비트(D<4>, D<3>, D<2>, D<1>, D<0>)에 따라 제 1 전압(V1) 또는 제 2 전압(V2)을 입력 전압(VIN1, VIN2, VIN3, VIN4, VIN5)으로 출력할 수 있다. 예를 들어, 입력 비트가 0인 경우, 멀티플렉서는 제 1 전압(V1)을 입력 전압으로 출력하고, 입력 비트가 1인 경우 멀티플렉서는 제 2 전압(V2)을 입력 전압으로 출력할 수 있다. 이 때, 제 1 전압(V1)은 로우 레벨(VL)이고, 제 2 전압(V2)은 하이 레벨(VH)일 수 있다.
제 1 멀티플렉서(220)는 최상위 비트(D<4>)인 1에 대응하는 제 2 전압(V2)을 제 1 입력 전압(VIN1)으로 출력할 수 있다. 제 1 멀티플렉서(220)와 연결된 제 1 재귀 반복 스위치드 회로(240)는 기 설정된 제 1 기준 전압(VR1)과 제 1 멀티플렉서(220)에서 공급되는 제 1 입력 전압(VIN1)을 교번하여 반복적으로 제공받고, 제 1 기준 전압(VR1)과 제 1입력 전압(VIN1)의 평균값을 제 1 출력 전압(VOUT1)으로 출력할 수 있다. 예를 들어, 제 1 기준 전압(VR1)은 로우 레벨(VL)일 수 있다. 제 1 재귀 반복 스위치드 회로(240)는 하이 레벨(VH)을 갖는 제 1입력 전압(VIN1)과 로우 레벨(VL)을 갖는 제 1 기준 전압(VR1)의 평균값을 제 1 출력 전압(VOUT1)으로 출력할 수 있다. 제 1 재귀 반복 스위치드 회로(240)는 제 2 재귀 반복 스위치드 회로(242)와 연결되고, 제 1 재귀 반복 스위치드 회로(240)에서 출력되는 제 1 출력 전압(VOUT1)은 제 2 재귀 반복 스위치드 회로(242)에 제 2 기준 전압(VR2)으로써 공급될 수 있다.
제 2 멀티플렉서(222)는 다음 입력 비트(D<3>)인 1에 대응하는 제 2 전압(V2)을 제 2 입력 전압(VIN2)으로 출력할 수 있다. 제 2 멀티플렉서(222)와 연결된 제 2 재귀 반복 스위치드 회로(242)는 제 1 재귀 반복 스위치드 회로(240)에서 공급되는 제 2 기준 전압(VR2)(즉, 제 1 출력 전압(VOUT1)) 및 제 2 멀티플렉서(222)에서 공급되는 제 2 입력 전압(VIN2)을 교번하여 반복적으로 제공받을 수 있다. 제 2 재귀 반복 스위치드 회로(242)는 제 2 기준 전압(VR2)과 하이 레벨(VH)을 갖는 제 2 입력 전압(VIN2)의 평균값을 제 2 출력 전압(VOUT2)으로 출력할 수 있다. 제 2 재귀 반복 스위치드 회로(242)는 제 3 재귀 반복 스위치드 회로(244)와 연결되고, 제 2 재귀 반복 스위치드 회로(242)에서 출력되는 제 2 출력 전압(VOUT2)은 제 3 재귀 반복 스위치드 회로(244)에 제 3기준 전압(VR3)으로써 공급될 수 있다.
제 3 멀티플렉서(224)는 다음 입력 비트(D<2>)인 0에 대응하는 제 1 전압(V1)을 제 3 입력 전압(VIN3)으로 출력할 수 있다. 제 3 멀티플렉서(224)와 연결된 제 3 재귀 반복 스위치드 회로(244)는 제 2 재귀 반복 스위치드 회로(242)에서 공급되는 제 3 기준 전압(VR3)(즉, 제 2 출력 전압(VOUT2)) 및 제 3 멀티플렉서(224)에서 공급되는 제 3 입력 전압(VIN3)을 교번하여 반복적으로 제공받을 수 있다. 제 3 재귀 반복 스위치드 회로(244)는 제 3 기준 전압(VR3)과 로우 레벨(VL)을 갖는 제 3 입력 전압(VIN3)의 평균값을 제 3 출력 전압(VOUT3)으로 출력할 수 있다. 제 3 재귀 반복 스위치드 회로(244)는 제 4 재귀 반복 스위치드 회로(246)와 연결되고, 제 3 재귀 반복 스위치드 회로(244)에서 출력되는 제 3 출력 전압(VOUT3)은 제 4 재귀 반복 스위치드 회로(246)에 제 4 기준 전압(VR4)으로써 공급될 수 있다.
제 4 멀티플렉서(226)는 다음 입력 비트(D<1>)인 1에 대응하는 제 2 전압(V2)을 제 4 입력 전압(VIN4)으로 출력할 수 있다. 제 4 멀티플렉서(226)와 연결된 제 4 재귀 반복 스위치드 회로(246)는 제 3 재귀 반복 스위치드 회로(244)에서 공급되는 제 4 기준 전압(VR4)(즉, 제 3 출력 전압(VOUT3)) 및 제 4 멀티플렉서(226)에서 공급되는 제 4 입력 전압(VIN4)을 교번하여 반복적으로 제공받을 수 있다. 제 4 재귀 반복 스위치드 회로(246)는 제 4 기준 전압(VR4)과 하이 레벨(VH)을 갖는 제 4 입력 전압(VIN4)의 평균값을 제 4 출력 전압(VOUT4)으로 출력할 수 있다. 제 4 재귀 반복 스위치드 회로(246)는 제 5 재귀 반복 스위치드 회로(248)와 연결되고, 제 4 재귀 반복 스위치드 회로(246)에서 출력되는 제 4 출력 전압(VOUT4)은 제 5 재귀 반복 스위치드 회로(248)에 제 5 기준 전압(VR5)으로써 공급될 수 있다.
제 5 멀티플렉서(228)는 다음 입력 비트(D<0>)인 0에 대응하는 제 2 전압(V2)을 제 5 입력 전압(VIN5)으로 출력할 수 있다. 제 5 멀티플렉서(228)와 연결된 제 5 재귀 반복 스위치드 회로(248)는 제 4 재귀 반복 스위치드 회로(246)에서 공급되는 제 4 기준 전압(VR4)(즉, 제 4 출력 전압(VOUT4)) 및 제 5 멀티플렉서(228)에서 공급되는 제 5 입력 전압(VIN5)을 교번하여 반복적으로 제공받을 수 있다. 제 5 재귀 반복 스위치드 회로(248)는 제 5 기준 전압(VR5)과 로우 레벨(VL)을 갖는 제 5 입력 전압(VIN5)의 평균값을 제 5 출력 전압(VOUT5)으로 출력할 수 있다. 제 5 재귀 반복 스위치드 회로(248)의 제 5 출력 전압(VOUT5)은 디지털-아날로그 변환기(200)에 입력된 5 비트 입력 데이터(11010)가 변환된 아날로그 신호(AS)로써 출력될 수 있다.
도 6은 본 발명의 실시예들에 따른 표시 장치의 구동 회로를 나타내는 블록도이다.
도 6을 참조하면, 표시 장치의 구동 회로(300)는 쉬프트 레지스터(310), 래치부(320), 디지털-아날로그 변환기(330) 및 출력 버퍼(340)를 포함할 수 있다. 이 때, 도 6의 디지털-아날로그 변환기(330)는 도 1의 디지털-아날로그 변환기(330)에 대응할 수 있다.
쉬프트 레지스터(310)는 클럭 신호(CLK)에 동기해서 래치 클럭 신호(CK1, CK2, ..., CKm)들을 순차적으로 활성화할 수 있다. 래치부(320)는 쉬프트 레지스터(310)로부터 래치 클럭 신호(CK1, CK2, ..., CKm)들에 동기해서 영상 신호(DATA)를 래치하고, 라인 래치 신호에 응답해서 래치된 디지털 영상 신호들(DA1, DA2, ..., DAm)을 동시에 디지털-아날로그 변환기(330)로 제공할 수 있다.
디지털-아날로그 변환기(330)는 디지털 영상 신호들(DA1, DA2, ..., DAm)을 아날로그 영상 신호들(Y1, Y2, ..., Ym)로 변환할 수 있다. 디지털-아날로그 변환기(330)는 감마 전압 생성부에서 공급되는 감마 전압(VGA)을 입력받고, 디지털 영상 신호들(DA1, DA2, ..., DAm)을 아날로그 영상 신호들(Y1, Y2, ..., Ym)로 변환하여 출력 버퍼(340)로 출력할 수 있다.
디지털-아날로그 변환기(330)는 멀티플렉서 및 재귀 반복 스위치드 회로를 포함할 수 있다. 멀티플렉서는 디지털 영상 신호의 입력 비트에 대응하여 제 1 전압 또는 제 2 전압을 입력 전압으로 출력할 수 있다. 재귀 반복 스위치드 회로는 입력 전압 및 기준 전압으로 교번하여 반복적으로 공급받고, 입력 전압과 기준 전압의 평균값을 출력 전압으로 출력할 수 있다. 구체적으로, 재귀 반복 스위치드 회로는 입력 전압 및 기준 전압을 교번하여 반복적으로 입력받고, 제 1 및 제 2 커패시터의 직렬 연결을 이용하여 입력 전압과 기준 전압을 분배함으로써, 제 1 및 제 2 커패시터의 부정합에 의한 영향을 감소시킬 수 있다. 디지털-아날로그 변환기(330)는 디지털 영상 신호(DA1, DA2, ..., DAm)의 비트 수에 따라 도 1의 멀티플렉서(120) 및 재귀 반복 스위치드 회로(140)를 더 포함할 수 있다.
출력 버퍼(340)는 복수의 아날로그 영상 신호들(Y1, Y2, ..., Ym)을 복수의 데이터 배선들(D1, D2, ..., Dm)로 출력할 수 있다.
상술한 바와 같이, 도 6의 표시 장치의 구동 회로(300)는 멀티플렉서 및 재귀 반복 스위치드 회로를 포함하는 디지털-아날로그 변환기(330)를 포함할 수 있다. 멀티플렉서는 입력 비트에 대응하는 입력 전압을 출력하고, 재귀 반복 스위치드 회로는 입력 전압 및 기준 전압을 분배하여 출력 전압을 생성할 수 있다. 이 때, 재귀 반복 스위치드 회로는 입력 전압 및 기준 전압을 교번하여 반복적으로 입력받고, 제 1 및 제 2 커패시터의 직렬 연결을 이용하여 입력 전압과 기준 전압을 분할함으로써, 제 1 및 제 2 커패시터의 부정합에 의한 영향을 감소시킬 수 있다.
도 7은 도 6의 구동 회로를 포함하는 표시 장치를 나타내는 블록도이다.
도 7을 참조하면, 표시 장치(400)는 표시 패널(420), 데이터 구동부(440), 스캔 구동부(460) 및 타이밍 제어부(480)를 포함할 수 있다. 도 7의 데이터 구동부(440)는 도 6의 표시 장치의 구동 회로(300)에 대응할 수 있다.
표시 패널(420)은 복수의 화소들을 포함할 수 있다. 표시 패널(420)에는 복수의 데이터 배선들(D1, D2, ..., Dm) 및 복수의 스캔 배선들(S1, S2, ..., Sn)이 형성될 수 있다. 데이터 배선들(D1, D2, ..., Dm)과 스캔 배선들(S1, S2, ..., Sn)이 교차하는 영역에 복수의 화소들이 형성될 수 있다.
데이터 구동부(440)는 스캔 신호에 따라 데이터 배선들(Dm)을 통해 화소들에 데이터 신호(아날로그 영상 신호)를 공급할 수 있다. 구체적으로, 데이터 구동부(440)는 쉬프트 레지스터, 래치부, 디지털-아날로그 변환기 및 출력 버퍼를 포함할 수 있다. 쉬프트 레지스터는 타이밍 제어부(480)에서 공급되는 클럭 신호에 동기해서 래치 클럭 신호를 활성화하고, 래치부는 래치 클럭 신호에 동기해서 디지털 영상 신호를 래치할 수 있다. 디지털-아날로그 변환기는 디지털 영상 신호를 아날로그 영상 신호로 변환할 수 있다. 이 때, 디지털-아날로그 변환기는 멀티플렉서 및 재귀 반복 스위치드 회로를 이용하여 커패시터의 부정합에 의한 영향이 최소화된 아날로그 영상 신호를 출력할 수 있다. 출력 버퍼는 복수의 아날로그 영상 신호들을 복수의 데이터 배선들(D1, D2, ..., Dm)로 출력할 수 있다.
스캔 구동부(460)는 스캔 배선(S1, S2, ..., Sn)을 통해 화소들에 스캔 신호를 공급할 수 있다. 타이밍 제어부(480)는 데이터 구동부(440)를 제어하는 데이터 제어 신호(CTL1) 및 스캔 구동부(460)를 제어하는 스캔 제어 신호(CTL2)를 생성할 수 있다. 이 때, 데이터 제어 신호(CTL1)는 데이터 구동부(440)의 쉬프트 레지스터에 공급되는 클럭 신호 및 래치부에 공급되는 라인 래치 신호를 포함할 수 있다.
도 8은 도 7의 유기 발광 표시 장치를 포함하는 전자 기기를 나타내는 블록도이고, 도 9는 도 8의 전자 기기가 스마트폰으로 구현되는 일 예를 나타내는 도면이다.
도 8 및 도 9를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 저장 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 표시장치(560)는 도 7의 표시 장치(400)에 상응할 수 있다. 나아가, 전자기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치등과 통신하거나, 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 한편, 도 9에 도시된 바와 같이, 전자기기(500)는 스마트폰(600)으로 구현될 수 있으나, 전자기기(500)가 그에 한정되는 것은 아니다.
프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 일 실시예에서, 프로세서(510)는 마이크로프로세서(micro processor), 중앙처리 장치(CPU) 등일 수 있다. 프로세서(510)는 어드레스 버스(address bus), 제어버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 또한, 프로세서(510)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(520)는 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(520)는 EPROM, EEPROM, 플래시 메모리, PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 저장장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Dist Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 표시장치(560)는 입출력 장치(540) 내에 구비될 수도 있다. 파워 서플라이(550)는 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다. 표시장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 상술한 바와 같이, 표시 장치(560)는 표시 패널, 데이터 구동부, 스캔 구동부 및 타이밍 제어부를 포함할 수 있다. 표시 패널은 복수의 화소들을 포함할 수 있다. 데이터 구동부는 스캔 신호에 따라 데이터 배선을 통해 화소들에 데이터 신호를 공급할 수 있다. 이 때, 데이터 구동부는 멀티플렉서 및 재귀 반복 스위치드 회로를 이용하여 커패시터의 부정합에 의한 영향이 최소화된 아날로그 영상 신호를 출력하는 디지털-아날로그 변환기를 포함할 수 있다. 스캔 구동부는 스캔 배선을 통해 화소들에 스캔 신호를 공급할 수 있다. 타이밍 제어부는 데이터 구동부 및 스캔 구동부를 제어하는 제어 신호들을 생성할 수 있다.
본 발명은 디지털-아날로그 변환기를 구비한 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 스마트패드, 타블렛 PC, 피디에이(PDA), 피엠피(PMP), MP3 플레이어, 네비게이션, 비디오폰 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 330: 디지털-아날로그 변환기
120, 220, 222, 224, 226, 228: 멀티플렉서
140, 240, 242, 244, 246, 248: 재귀 반복 스위치드 회로
300: 표시 장치의 구동 회로
310: 쉬프트 레지스터 320: 래치부
340: 출력 버퍼 400: 표시 장치
500: 전자 기기 600: 스마트폰

Claims (18)

  1. 입력 비트에 대응하여 제 1 전압 또는 제 2 전압을 입력 전압으로 출력하는 멀티플렉서; 및
    상기 입력 전압 및 기준 전압을 교번하여 반복적으로 공급받고, 상기 입력 전압과 상기 기준 전압의 평균값을 출력 전압으로 출력하는 재귀 반복 스위치드 회로를 포함하는 디지털-아날로그 변환기.
  2. 제 1 항에 있어서, 상기 재귀 반복 스위치드 회로는
    상기 입력 전압 및 상기 기준 전압을 분배하는 제 1 커패시터 및 제 2 커패시터;
    상기 입력 전압을 공급하는 상기 멀티플렉서와 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 1 스위치부; 및
    상기 기준 전압을 공급하는 기준 전압원과 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 2 스위치부를 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  3. 제 2 항에 있어서, 상기 제 1 스위치부 및 상기 제 2 스위치부는 제어 신호의 위상에 따라 턴온 또는 턴오프되는 것을 특징으로 하는 디지털-아날로그 변환기.
  4. 제 3 항에 있어서, 상기 제어 신호는 일정한 주기를 갖는 구형파인 것을 특징으로 하는 디지털-아날로그 변환기.
  5. 제 3 항에 있어서,
    상기 제어 신호를 생성하는 제어부를 더 포함하는 것을 특징으로 하는 디지털-아날로그 변환기.
  6. 제 3 항에 있어서, 제 1 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 1 스위치부가 턴온되고,
    제 2 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 2 스위부가 턴온되는 것을 특징으로 하는 디지털-아날로그 변환기.
  7. 제 6 항에 있어서, 상기 제 1 위상 및 상기 제 2 위상에서 상기 제 1 커패시터와 상기 제 2 커패시터는 직렬로 연결되는 것을 특징으로 하는 디지털-아날로그 변환기.
  8. 제 1 항에 있어서, 최상위 비트에 대응하는 상기 재귀 반복 스위치드 회로는 기 설정된 상기 기준 전압을 공급받는 것을 특징으로 하는 디지털-아날로그 변환기.
  9. 제 1 항에 있어서, 최상위 비트를 제외한 상기 입력 비트에 대응하는 상기 재귀 반복 스위치드 회로는 상위 비트에 대응하는 상기 재귀 반복 스위치드 회로의 상기 출력 전압을 상기 기준 전압으로 공급받는 것을 특징으로 하는 디지털-아날로그 변환기.
  10. 디지털 영상 신호들을 아날로그 영상 신호들로 변환하는 디지털-아날로그 변환기; 및
    상기 복수의 아날로그 영상 신호들을 복수의 데이터 라인들로 출력하는 출력 버퍼를 포함하고,
    상기 디지털-아날로그 변환기는
    상기 디지털 영상 신호의 입력 비트에 대응하여 제 1 전압 또는 제 2 전압을 입력 전압으로 출력하는 멀티플렉서; 및
    상기 입력 전압 및 기준 전압을 교번하여 반복적으로 공급받고, 상기 입력 전압과 상기 기준 전압의 평균값을 출력 전압으로 출력하는 재귀 반복 스위치드 회로를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  11. 제 10 항에 있어서, 상기 재귀 반복 스위치드 회로는
    상기 입력 전압 및 상기 기준 전압을 분배하는 제 1 커패시터 및 제 2 커패시터;
    상기 입력 전압을 공급하는 상기 멀티플렉서와 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 1 스위치부; 및
    상기 기준 전압을 공급하는 기준 전압원과 상기 제 1 커패시터 및 상기 제 2 커패시터를 연결하는 제 2 스위치부를 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  12. 제 11 항에 있어서, 상기 제 1 스위치부 및 상기 제 2 스위치부는 제어 신호의 위상에 따라 턴온 또는 턴오프되는 것을 특징으로 하는 표시 장치의 구동 회로.
  13. 제 12 항에 있어서, 상기 제어 신호는 일정한 주기를 갖는 구형파인 것을 특징으로 하는 표시 장치의 구동 회로.
  14. 제 12 항에 있어서,
    상기 제어 신호를 생성하는 제어부를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 회로.
  15. 제 12 항에 있어서, 제 1 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 1 스위치부가 턴온되고,
    제 2 위상을 갖는 상기 제어 신호가 공급되는 경우 상기 제 2 스위부가 턴온되는 것을 특징으로 하는 표시 장치의 구동 회로.
  16. 제 15 항에 있어서, 상기 제 1 위상 및 상기 제 2 위상에서 상기 제 1 커패시터와 상기 제 2 커패시터는 직렬로 연결되는 것을 특징으로 하는 표시 장치의 구동 회로.
  17. 제 10 항에 있어서, 최상위 비트에 대응하는 상기 재귀 반복 스위치드 회로는 기 설정된 상기 기준 전압을 공급받는 것을 특징으로 표시 장치의 구동 회로.
  18. 제 10 항에 있어서, 최상위 비트를 제외한 상기 입력 비트에 대응하는 상기 재귀 반복 스위치드 회로는 상위 비트에 대응하는 상기 재귀 반복 스위치드 회로의 상기 출력 전압을 상기 기준 전압으로 공급받는 것을 특징으로 하는 디지털-아날로그 변환기.
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