KR20180131815A - 터치표시장치 및 터치패널 - Google Patents

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Abstract

실시예들은 터치표시장치 및 터치패널에 관한 것으로서, 더욱 상세하게는, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널에 관한 것이다. 이러한 실시예들에 의하면, 기생 캐패시턴스 편차 저감을 통해 터치 감도를 향상시켜줄 수 있다.

Description

터치표시장치 및 터치패널{TOUCH DISPLAY DEVICE AND PANEL}
실시예들은 터치표시장치 및 터치패널에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치, 플라즈마 표시장치, 유기발광표시장치 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치 중에는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공하는 터치표시장치가 있다.
이러한 터치표시장치가 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.
이를 위해, 여러 가지의 터치 센싱 방식 중, 터치패널에 형성된 다수의 터치전극을 통해 터치전극에 형성되는 캐패시턴스의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 캐패시턴스 기반의 터치 센싱 방식이 많이 이용되고 있다.
종래의 터치표시장치의 터치패널에는 여러 개의 터치전극들이 복잡한 형태로 배치되기 때문에, 터치패널 또는 터치패널을 내장하는 표시패널 등의 전극 패턴 구조에 따라 불필요한 기생 캐패시턴스가 발생하는 문제점이 발생하고 있다.
또한, 터치패널에서 터치전극들이나 터치라인들의 배치 형태에 따라, 터치전극들, 터치라인들 등의 터치센서메탈에서 발생하는 기생 캐패시턴스의 편차도 크게 발생하고, 이로 인해, 터치 감도가 크게 떨어지는 문제점이 발생하고 있다.
이러한 배경에서, 실시예들의 목적은, 터치패널에서 터치전극들, 터치라인들 등의 터치 센서 메탈의 배치 형태와 관계 없이, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널을 제공하는 데 있다.
실시예들의 다른 목적은, 터치라인들의 길이 차이가 있더라도, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널을 제공하는 데 있다.
실시예들의 또 다른 목적은, 영상 비 표시 영역에 해당하는 넌-액티브 영역에서 기생 캐패시턴스 편차 저감 구조를 갖는 터치표시장치 및 터치패널을 제공하는 데 있다.
실시예들의 또 다른 목적은, 영상 표시 영역에 해당하는 액티브 영역에서 기생 캐패시턴스 편차 저감 구조를 갖는 터치표시장치 및 터치패널을 제공하는 데 있다.
실시예들은, 다수의 터치전극들과, 다수의 터치전극들의 전체 또는 일부와 전기적으로 연결되는 다수의 터치라인들이 배치된 터치패널과, 터치패널을 구동하여 터치 유무 또는 터치 위치를 센싱하는 터치 회로를 포함하는 터치표시장치를 제공할 수 있다.
다수의 터치전극들 각각은 그물망 타입으로 패터닝 되어 구멍들이 존재하는 전극 메탈일 수 있다.
다수의 터치전극들의 전체 또는 일부의 영역 내에는 전극 메탈과 끊어진 하나 이상의 더미 메탈이 존재할 수 있다.
다수의 터치라인들은 길이가 다른 제1 터치라인과 제2 터치라인을 포함할 수 있다.
제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈의 존재 유무와, 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈의 존재 유무가 서로 다를 수 있다.
또는, 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율과, 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율이 서로 다를 수 있다.
터치패널은 영상이 표시되는 액티브 영역과, 액티브 영역의 바깥 영역인 넌-액티브 영역을 포함하는 표시패널에 내장 또는 외장될 수 있다.
다수의 터치전극들은 액티브 영역에 대응되어 존재하고, 다수의 터치라인들은 넌-액티브 영역에 대응되어 존재할 수 있다.
제1 터치라인은 제2 터치라인보다 길고, 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 존재하고, 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 미 존재할 수 있다.
제1 터치라인은 제2 터치라인보다 길고, 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율은, 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율보다 높을 수 있다.
다수의 터치전극들 각각의 영역 내에 존재하는 구멍들 각각은 하나 이상의 서브픽셀의 발광부와 대응될 수 있다.
실시예들은, 다수의 터치전극들과, 다수의 터치전극들의 전체 또는 일부와 전기적으로 연결되는 다수의 터치라인들을 포함하는 터치패널을 제공할 수 있다.
다수의 터치전극들 각각은 그물망 타입으로 패터닝 되어 구멍들이 존재하는 전극 메탈일 수 있다.
다수의 터치전극들의 전체 또는 일부의 영역 내에는 전극 메탈과 끊어진 하나 이상의 더미 메탈이 존재할 수 있다.
다수의 터치라인들은 길이가 다른 제1 터치라인과 제2 터치라인을 포함할 수 있다.
제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈의 존재 유무와, 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈의 존재 유무가 서로 다를 수 있다.
또는, 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율과, 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율이 서로 다를 수 있다.
전극 메탈과 더미 메탈은 동일한 층에 위치할 수 있다.
이상에서 설명한 실시예들에 의하면, 터치패널에서 터치전극들, 터치라인들 등의 터치 센서 메탈의 배치 형태와 관계 없이, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
또한, 실시예들에 의하면, 터치라인들의 길이 차이가 있더라도, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
또한, 실시예들에 의하면, 영상 비 표시 영역에 해당하는 넌-액티브 영역에서 기생 캐패시턴스 편차 저감 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
또한, 실시예들에 의하면, 영상 표시 영역에 해당하는 액티브 영역에서 기생 캐패시턴스 편차 저감 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
도 1은 실시예들에 따른 터치표시장치의 시스템 구성도이다.
도 2는 실시예들에 따른 터치패널을 나타낸 도면이다.
도 3은 실시예들에 따른 표시패널 및 터치패널의 영역 관계를 나타낸 도면이다.
도 4 및 도 5는 실시예들에 따른 터치표시장치의 서브픽셀 구조의 예시들이다.
도 6은 실시예들에 따른 터치표시장치에서, 터치센서메탈들이 봉지층 상에 위치하는 구조 하에서 발생하는 기생 캐패시턴스를 나타낸 도면이다.
도 7 및 도 8은 실시예들에 따른 터치표시장치에서, 최외곽 터치전극과 그 주변 영역을 나타낸 평면도와 단면도이다.
도 9 및 도 10은 실시예들에 따른 터치표시장치에서, 넌-액티브 영역에서의 기생 캐패시턴스 편차 저감 구조를 설명하기 위한 평면도와 단면도이다.
도 11은 실시예들에 따른 터치표시장치에서, 기생 캐패시턴스 편차를 저감하기 위하여, 넌-액티브 영역에서의 구조 변경 시, 최외곽 터치전극이 확장된 부분의 변형을 나타낸 도면이다.
도 12는 실시예들에 따른 터치표시장치에서, 기생 캐패시턴스 편차를 저감하기 위한 넌-액티브 영역에서의 변경 구조에 따라, 최외곽 터치전극의 확장 부분과 중첩되는 용량 보상 패턴이 그라운드 패턴인 경우를 나타낸 도면이다.
도 13 및 도 14는 실시예들에 따른 터치표시장치에서, 기생 캐패시턴스 편차를 저감하기 위하여, 최외곽 터치전극의 확장 부분의 크기 제어를 통한 넌-액티브 영역에서의 구조 변경 방식을 나타낸 평면도와 단면도이다.
도 15 및 도 16은 실시예들에 따른 터치표시장치에서, 기생 캐패시턴스 편차를 저감하기 위하여, 용량 보상 패턴의 크기 제어를 통한 넌-액티브 영역에서의 구조 변경 방식을 나타낸 평면도와 단면도이다.
도 17은 실시예들에 따른 터치표시장치에서, 기생 캐패시턴스 편차를 저감하기 위하여, 넌-액티브 영역에서의 구조 변경이 이루어질 수 있는 영역을 나타낸 도면이다.
도 18은 실시예들에 따른 터치표시장치에서, 메쉬 타입의 터치전극을 나타낸 도면이다.
도 19는 실시예들에 따른 터치표시장치에서, 메쉬 타입의 터치전극의 영역 내 더미 메탈이 존재하는 경우를 나타낸 도면이다.
도 20 및 도 21은 실시예들에 따른 터치표시장치에서, 메쉬 타입의 터치전극의 영역 내 더미 메탈이 존재하는 경우, 더미 메탈을 생략한 터치전극을 나타낸 도면이다.
도 22는 실시예들에 따른 터치표시장치에서, 액티브 영역에서의 기생 캐패시턴스 편차 저감 구조를 설명하기 위한 도면이다.
도 23 및 도 24는 실시예들에 따른 터치표시장치(100)에서, 액티브 영역(A/A)에서의 기생 캐패시턴스 편차 저감 구조의 예시도이다.
도 25는 실시예들에 따른 터치표시장치에서, 메쉬 타입의 터치전극의 영역과 서브픽셀 영역의 대응 관계를 나타낸 도면이다.
도 26 및 도 27은 실시예들에 따른 터치표시장치에서, 컬러필터 및 블랙매트릭스의 위치를 예시적으로 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 실시예들에 따른 터치표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 실시예들에 따른 터치표시장치(100)는 영상을 표시하기 위한 영상 표시 기능과, 사용자의 터치를 센싱하는 터치 센싱 기능을 제공할 수 있다.
실시예들에 따른 터치표시장치(100)는, 영상 표시를 위해, 데이터 라인들과 게이트 라인들이 배치되는 표시패널(110)과, 표시패널(110)을 구동하기 위한 디스플레이 구동 회로(120) 등을 포함할 수 있다.
디스플레이 구동 회로(120)는, 기능적으로 볼 때, 데이터 라인들을 구동하기 위한 데이터 구동 회로와, 게이트 라인들을 구동하기 위한 게이트 구동 회로와, 데이터 구동 회로 및 게이트 구동 회로를 제어하기 위한 컨트롤러 등을 포함할 수 있다.
디스플레이 구동 회로(120)는, 하나 이상의 집적회로로 구현될 수 있다.
실시예들에 따른 터치표시장치(100)는, 터치 센싱을 위해, 터치 센서(Touch Sensor)로서 다수의 터치전극들(TE)이 배치되고, 다수의 터치전극들(TE)의 전체 또는 일부와 전기적으로 연결되는 다수의 터치라인들(TL)이 배치된 터치패널(TSP)과, 터치패널(TSP)을 구동하여 터치 유무 또는 터치 위치를 센싱하는 터치회로(130) 등을 포함할 수 있다.
터치회로(130)는 터치패널(TSP)을 구동하기 위하여 터치패널(TSP)로 터치 구동 신호를 공급하고, 터치패널(TSP)로부터 터치 센싱 신호를 검출하고, 이를 토대로, 터치유무 및/또는 터치위치(터치좌표)를 센싱한다.
이러한 터치회로(130)는 터치 구동 신호를 공급하고 터치 센싱 신호를 수신하는 터치구동회로와, 터치유무 및/또는 터치위치(터치좌표)를 산출하는 터치컨트롤러 등을 포함하여 구현될 수도 있다. 여기서, 터치 구동 신호는 일정 전압 값을 갖는 DC 신호일 수도 있고, 소정의 진폭을 갖고 하이 레벨과 로우 레벨 사이에서 스윙되며 다수의 펄스들로 이루어진 AC 타입의 신호일 수도 있다.
터치회로(130)는 하나 또는 둘 이상의 부품(예: 집적회로)으로 구현될 수 있으며, 디스플레이 구동 회로(120)와 별도로 구현될 수도 있다.
또한, 터치회로(130)의 전체 또는 일부는, 디스플레이 구동 회로(120) 또는 그 내부 회로와 통합되어 구현될 수 있다. 예를 들어, 터치회로(130)의 터치구동회로는 디스플레이 구동 회로(120)의 데이터 구동 회로와 함께 집적회로로 구현될 수 있다.
한편, 실시예들에 따른 터치표시장치(100)는 터치전극들(TE)에 형성되는 캐패시턴스(Capacitance)에 기반하여 터치를 센싱할 수 있다.
실시예들에 따른 터치표시장치(100)는 캐패시턴스 기반의 터치 센싱 방식으로서, 뮤추얼-캐패시턴스(Mutual-capacitance) 기반의 터치 센싱 방식으로 터치를 센싱할 수도 있고, 셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식으로 터치를 센싱할 수도 있다.
뮤추얼-캐패시턴스(Mutual-capacitance) 기반의 터치 센싱 방식의 경우, 다수의 터치전극들(TE)은 터치 구동 신호가 인가되는 구동 터치전극(구동전극, 송신전극, 또는 구동라인이라고도 함)과, 터치 센싱 신호가 센싱되고 구동전극과 캐패시턴스를 형성하는 센싱 터치전극(센싱전극, 수신전극, 또는 센싱라인이라고도 함)으로 분류될 수 있다.
터치전극들(TE)에서 구동 터치전극들 중에서, 동일한 행 (또는 동일한 열)에 배치된 구동 터치전극들은 전기적으로 서로 연결되어 하나의 구동 터치전극 라인을 형성한다.
터치전극들(TE)에서 센싱 터치전극들 중에서, 동일한 열 (또는 동일한 행)에 배치된 센싱 터치전극들은 전기적으로 서로 연결되어 하나의 센싱 터치전극 라인을 형성한다.
이러한 뮤추얼-캐패시턴스 기반의 터치 센싱 방식의 경우, 손가락, 펜 등의 포인터의 유무에 따른 구동 터치전극 (구동 터치전극 라인)과 센싱 터치전극 (센싱 터치전극 라인) 간의 캐패시턴스(뮤추얼-캐패시턴스)의 변화를 토대로 터치 유무 및/또는 터치 좌표 등을 검출한다.
셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식의 경우, 각 터치전극(TE)은 구동 터치전극의 역할 (터치 구동 신호 인가)과 센싱 터치전극의 역할(터치 센싱 신호 검출)을 모두 갖는다.
즉, 각 터치전극(TE)으로 터치 구동 신호가 인가되고, 터치 구동 신호가 인가된 터치전극(TE)을 통해 터치 센싱 신호를 수신한다. 따라서, 셀프-캐패시턴스(Self-capacitance) 기반의 터치 센싱 방식에서는, 구동전극과 센싱전극의 구분이 없다.
이러한 셀프-캐패시턴스 기반의 터치 센싱 방식의 경우, 손가락, 펜 등의 포인터와 터치전극(TE) 간의 캐패시턴스의 변화를 토대로 터치 유무 및/또는 터치 좌표 등을 검출한다.
이와 같이, 실시예들에 따른 터치표시장치(100)는, 뮤추얼-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱할 수도 있고, 셀프-캐패시턴스 기반의 터치 센싱 방식으로 터치를 센싱할 수도 있다.
다만, 아래에서는, 설명의 편의를 위해, 뮤추얼-캐패시턴스 기반의 터치 센싱 방식이 채택된 터치표시장치(100) 및 터치패널(TSP)를 위주로 터치감도의 향상을 위한 개선 구조 등을 설명하지만, 이러한 터치감도의 향상을 위한 개선 구조 등은 셀프-캐패시턴스 기반의 터치 센싱 방식이 채택된 터치표시장치(100) 및 터치패널(TSP)에도 동일하게 적용될 수 있을 것이다.
또한, 실시예들에 따른 터치표시장치(100)의 표시패널(110)은, 유기발광다이오드 패널(OLED Panel), 액정표시패널(LCD Panel) 등의 다양한 타입일 수 있다. 아래에서는, 설명의 편의를 위해, 유기발광다이오드 패널(OLED Panel)을 주로 예로 들어 설명한다.
도 2는 실시예들에 따른 터치패널(TSP)을 나타낸 도면이다. 도 3은 실시예들에 따른 표시패널(110) 및 터치패널(TSP)의 영역 관계를 나타낸 도면이다.
단, 도 2에 예시된 터치패널(TSP)은 뮤추얼-캐패시턴스 기반의 터치 센싱을 위한 터치패널(TSP)이다.
도 2를 참조하면, 터치패널(TSP)에는 다수의 터치전극들(TE)이 배치되며, 이러한 터치전극들(TE)과 터치회로(130)를 전기적으로 연결해주기 위한 터치라인들(TL)이 배치될 수 있다.
이러한 터치라인들(TL)은 터치전극들(TE) 중 최외곽에 배치된 터치전극(TE)과 전기적으로 연결될 수 있다. 아래에서, 최외곽에 배치된 터치전극(TE)은 최외곽 터치전극(O-TE)이라고도 한다.
또한, 터치패널(TSP)에는, 터치라인들(TL)과 터치회로(130)를 전기적으로 연결해주기 위하여, 터치회로(130)가 접촉하는 터치패드들이 존재할 수도 있다.
터치전극들(TE) 및 터치라인들(TL)은 동일한 층에 존재할 수도 있고 서로 다른 층에 존재할 수도 있다.
한편, 전술한 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱 방식을 채택하고 있는 경우, 동일한 행 (또는 동일한 열)에 배치되는 둘 이상의 터치전극(TE)은 전기적으로 연결되어 하나의 구동 터치전극 라인(Driving TE Line)을 형성할 수 있다. 동일한 열 (또는 동일한 행)에 배치되는 둘 이상의 터치전극(TE)은 전기적으로 연결되어 하나의 센싱 터치전극 라인(Sensing TE Line)을 형성할 수 있다.
하나의 구동 터치전극 라인(Driving TE Line)을 형성하는 둘 이상의 터치전극은 전기적으로 연결되는데, 둘 이상의 터치전극이 일체화 되어 전기적으로 연결되거나 브리지에 의해 전기적으로 연결될 수도 있다.
하나의 센싱 터치전극 라인(Sensing TE Line)을 형성하는 둘 이상의 터치전극(TE)은 전기적으로 연결되는데, 둘 이상의 터치전극이 일체화 되어 전기적으로 연결되거나 브리지에 의해 전기적으로 연결될 수도 있다.
도 2의 예시에서는, 하나의 구동 터치전극 라인(Driving TE Line)을 형성하는 둘 이상의 터치전극은 일체화 되어 전기적으로 연결되어 있고, 하나의 센싱 터치전극 라인(Sensing TE Line)을 형성하는 둘 이상의 터치전극(TE)은 브리지(BP)에 의해 전기적으로 연결되어 있다.
여기서, 하나의 구동 터치전극 라인(Driving TE Line)을 형성하는 둘 이상의 터치전극은 구동 터치전극(Driving TE)이라고 한다. 하나의 센싱 터치전극 라인(Sensing TE Line)을 형성하는 둘 이상의 터치전극(TE)은 센싱 터치전극(Sensing TE)이라고 한다.
하나의 구동 터치전극 라인마다 적어도 하나의 터치라인(TL)이 연결되고, 하나의 센싱 터치전극 라인마다 적어도 하나의 터치라인(TL)이 연결될 수 있다.
하나의 구동 터치전극 라인마다 연결되는 적어도 하나의 터치라인(TL)을 구동 터치라인(Driving TL)이라고 한다. 하나의 센싱 터치전극 라인마다 연결되는 적어도 하나의 터치라인(TL)을 센싱 터치라인(Sensing TL)이라고 한다.
하나의 터치라인(TL)마다 하나의 터치패드(TP)가 연결될 수 있다.
도 2를 참조하면, 다수의 터치전극들(TE) 각각은, 일 예로, 외곽의 윤곽을 볼 때, 마름모형일 수 있으며, 경우에 따라서는, 직사각형 (정사각형을 포함할 수 있음)일 수도 있으며, 이뿐만 아니라 다양한 모양으로 되어 있을 수도 있다.
터치표시장치(100)의 디스플레이 성능 및 터치 성능을 고려하여, 터치전극(TE)의 형상을 다양하게 설계할 수 있다.
도 2에 예시된 터치패널(TSP)는 열 방향으로 길게 도시되어 있으나, 터치표시장치(100)의 종류(예: TV, 모니터, 모바일 단말 등) 또는 디자인 등에 따라서, 행 방향으로 길게 설계될 수도 있다.
실시예들에 따른 터치패널(TSP)은 표시패널(110)의 외부에 존재할 수도 있지만(외장형), 표시패널(110)의 내부에 존재할 수도 있다(내장형).
터치패널(TSP)이 외장형인 경우, 터치패널(TSP)과 표시패널(110)은 서로 다른 패널 제작 공정을 통해 따로 만들어진 이후, 본딩될 수 있다.
터치패널(TSP)이 내장형인 경우, 터치패널(TSP)과 표시패널(110)은 한번의 패널 제작 공정을 통해 함께 만들어질 수 있다.
터치패널(TSP)이 내장형인 경우, 터치패널(TSP)은 다수의 터치전극들(TE)의 집합체로 볼 수 있다. 여기서, 다수의 터치전극들(TE)이 놓이는 판(Plate)은 전용 기판일 수도 있고, 표시패널(110)에 이미 존재하는 층(예: 봉지층)일 수도 있다.
도 2 및 도 3을 참조하면, 표시패널(110)은 영상이 표시되는 액티브 영역(A/A)과, 액티브 영역(A/A)의 바깥 영역인 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 액티브 영역(A/A)은 표시 영역이라고도 하고, 넌-액티브 영역(N/A)은 비 표시 영역이라고도 한다.
액티브 영역(A/A)에는 데이터 라인들과 게이트 라인들에 의해 정의되는 다수의 서브픽셀들이 배열될 수 있다.
넌-액티브 영역(A/A)에는 액티브 영역(A/A)에서의 데이터 라인들, 게이트 라인들 및 각종 신호배선들을 디스플레이 구동 회로(120)와 연결시켜주기 위한 배선들 및 패드들이 존재할 수 있다.
터치패널(TSP)에는 다수의 터치전극들(TE) 및 다수의 터치라인들(TL)이 배치될 수 있다.
다수의 터치전극들(TE)은 표시패널(110)의 액티브 영역(A/A)에 대응되어 위치할 수 있다.
다수의 터치라인들(TL)은 표시패널(110)의 넌-액티브 영역(N/A)에 대응되어 위치할 수 있다.
즉, 다수의 터치라인들(TL)은 다수의 터치전극들(TE)이 배치되는 터치전극 영역(액티브 영역(A/A) 또는 그 대응 영역)의 외곽에 존재한다.
터치패널(TSP)은 표시패널(110)에 내장되거나 외장 될 수 있다.
전술한 바와 같이, 표시패널(110)의 액티브 영역(A/A)에 터치전극들(TE)이 배치되고, 표시패널(110)의 넌-액티브 영역(N/A)에 터치라인들(TL)이 배치됨으로써, 화면 표시 상태와 매칭 되는 터치 센싱을 제공할 수 있다.
도 2를 참조하면, 다수의 터치라인들(TL) 각각은 터치 회로(130)와 전기적으로 연결된다.
다수의 터치라인들(TL) 중 각 구동 터치라인(Driving TL)은, 일단이 터치 회로(130)의 각 구동 채널과 전기적으로 연결되고, 타단이 해당 구동 터치전극 라인(Driving TE Line)에 포함되는 터치전극들(TE) 중 최외곽에 배치된 최외곽 터치전극과 전기적으로 연결된다.
다수의 터치라인들(TL) 중 각 센싱 터치라인(Sensing TL)은 일단이 터치 회로(130)의 각 센싱 채널과 전기적으로 연결되고, 타단이 해당 센싱 터치전극 라인(Sensing TE Line)에 포함되는 터치전극들(TE) 중 최외곽에 배치된 최외곽 터치전극과 전기적으로 연결된다.
도 2에 도시된 바와 같이, 다수의 터치라인들(TL)은 길이가 서로 다를 수 있다. 즉, 다수의 터치라인들(TL) 중 적어도 하나는 다른 길이를 가질 수 있다.
이에 따라, 각 터치라인(TL)은 신호 전달 특성 또는 전기적 특성 등이 다를 수 있다.
도 4 및 도 5는 실시예들에 따른 터치표시장치(100)의 서브픽셀 구조의 예시들이다.
도 4 및 도 5는 실시예들에 따른 터치표시장치(100)의 표시패널(110)이 유기발광표시패널인 경우, 서브픽셀 구조의 예시들이다.
도 4 및 도 5를 참조하면, 실시예들에 따른 터치표시장치(100)가 유기발광표시장치인 경우, 각 서브픽셀은, 기본적으로, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)와, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압을 전달해주기 위한 제1 트랜지스터(T1)와, 영상 신호 전압에 해당하는 데이터 전압 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst: Storage Capacitor)를 포함하여 구성될 수 있다.
유기발광다이오드(OLED)는 제1전극(예: 애노드 전극 또는 캐소드 전극), 유기층 및 제2전극(예: 캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다.
유기발광다이오드(OLED)의 제2전극에는 기저 전압(EVSS)이 인가될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(DRT)의 제2 노드(N2)는 유기발광다이오드(OLED)의 제1전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(DRT)의 제3노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다.
제1 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다.
이러한 제1 트랜지스터(T1)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
이러한 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다.
한편, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 제어, 또는 서브픽셀의 특성치(예: 구동 트랜지스터(DRT)의 문턱전압 또는 이동도, 유기발광다이오드(OLED)의 문턱전압 등)를 센싱하기 위하여, 도 18에 도시된 바와 같이, 각 서브픽셀은 제2 트랜지스터(T2)를 더 포함할 수 있다.
제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(Vref)을 공급하는 기준 전압 라인(RVL) 사이에 전기적으로 연결되고, 게이트 노드로 스캔 신호의 일종인 센싱 신호(SENSE)를 인가 받아 제어될 수 있다.
제2 트랜지스터(T2)는 센싱 신호(SENSE)에 의해 턴-온 되어 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해준다.
또한, 제2 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)에 대한 전압 센싱 경로 중 하나로 활용될 수 있다.
한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는, 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.
경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다.
구동 트랜지스터(DRT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터 또는 p 타입 트랜지스터일 수 있다.
도 6은 실시예들에 따른 터치표시장치(100)에서, 터치센서메탈들(TE, TL)이 봉지층(ENCAP) 상에 위치하는 구조 하에서 발생하는 기생 캐패시턴스를 나타낸 도면이다.
도 6을 참조하면, 실시예들에 따른 터치표시장치(100)에서, 터치전극들(TE), 터치라인들(TL) 등을 포함하는 터치센서메탈들(TE, TL)은 봉지층(ENCAP) 상에 형성될 수 있다.
이와 같이, 터치센서메탈들(TE, TL)이 봉지층(ENCAP) 상에 위치하는 구조를 TOE (Touch On Encapsulation Layer) 구조라고 한다.
또한, 봉지층(ENCAP)의 하부에는, 유기발광다이오드(OLED)의 제2 전극에 해당하는 캐소드(CATH)가 존재할 수 있다.
이러한 캐소드(CATH)에는 기저 전압(EVSS)이 인가될 수 있다.
TOE 구조를 다시 설명하면, 터치패널(TSP)은 표시패널(110)에 내장될 수 있으며, 터치패널(TSP)이 내장된 표시패널(110)은 캐소드(CATH)와, 캐소드(CATH) 상에 위치한 봉지층(ENCAP)을 포함할 수 있으며, 다수의 터치전극들(TE) 및 다수의 터치라인들(TL)을 포함하는 터치센서메탈이 봉지층(ENCAP) 상에 위치할 수 있다.
이러한 TOE 구조에 따르면, 터치패널(TSP)을 유기발광표시패널에 해당하는 표시패널(110)에 효과적으로 내장할 수 있다.
한편, 봉지층(ENCAP)은 유기물, 무기물 등이 여러 층이 적층 된 복합 층일 수 있다.
또한, 봉지층(ENCAP)은 절연층일 수 있다.
이에 따라, 터치구동신호 등에 의한 소정의 전압이 인가되는 터치센서메탈(TE, TL)과 기저 전압(EVSS)이 인가되는 캐소드(CATH) 사이에 존재하는 봉지층(ENCAP)은 유전체로 작용하여, 터치센서메탈(TE, TL)과 캐소드(CATH) 사이에 캐패시턴스(Cp)가 형성될 수 있다.
터치센서메탈(TE, TL)과 캐소드(CATH) 사이에 형성되는 캐패시턴스(Cp)는 터치 센싱에 필요한 캐패시턴스가 아니라, 불필요한 기생 캐패시턴스에 해당한다.
따라서, 터치센서메탈(TE, TL)과 캐소드(CATH) 사이에 캐패시턴스(Cp)가 형성되는 경우, 터치 감도가 크게 떨어질 수 있다.
한편, 터치라인들(TL) 간의 길이 차이에 따라, 터치채널(구동 채널, 센싱 채널) 별로 기생 캐패시턴스(Cp)의 편차가 크게 발생할 수 있다.
즉, 터치라인들(TL) 간의 길이 차이에 따라, 터치채널(구동 채널, 센싱 채널) 별로, 터치센서메탈(TE, TL)과 캐소드(CATH) 간의 기생 캐패시턴스(Cp)의 편차가 크게 발생할 수 있다.
따라서, 터치채널(구동 채널, 센싱 채널) 별로 터치 감도의 편차가 발생하여 터치 센싱 성능이 크게 떨어질 수 있다.
이러한 터치라인들(TL) 간의 길이 차이에 따른 문제점을 도 7 및 도 8을 참조하여 살펴본다.
도 7 및 도 8은 실시예들에 따른 터치표시장치(100)에서, 최외곽 터치전극(O-TE)과 그 주변 영역을 나타낸 평면도와 단면도이다.
도 7을 참조하면, 다수의 터치전극들(TE) 중에는 최외곽에 배치된 최외곽 터치전극들(O-TE)이 존재한다.
최외곽 터치전극들(O-TE)은 내부에 존재하는 터치전극(TE)의 크기보다 작은 크기를 가질 수 있다.
도 7의 예시의 경우, 최외곽 터치전극들(O-TE)의 크기는 내부에 존재하는 마름모 형상의 터치전극(TE)의 크기의 대략 절반에 해당한다.
이러한 최외곽 터치전극들(O-TE)의 전체 또는 일부는 터치라인들(TL)과 전기적으로 연결된다.
하나의 구동 터치전극 라인마다 하나 또는 둘 이상의 터치라인(TL)이 연결될 수 있다. 하나의 센싱 터치전극 라인마다 하나 또는 둘 이상의 터치라인(TL)이 연결될 수 있다.
도 7의 예시에서는, 하나의 구동 터치전극 라인은 행 방향으로 형성되고 동일한 행에 배치되며 일체화 되어 전기적으로 연결된 여러 개의 터치전극들(TE)을 포함하며, 하나의 터치라인(TL)과 연결되어 있다.
하나의 구동 터치전극 라인을 형성하는 여러 개의 터치전극들(TE) 중 한 쪽의 최외곽 터치전극(O-TE)이 하나의 터치라인(TL)과 연결되어 있다.
도 7의 예시에서는, 하나의 센싱 터치전극 라인은 열 방향으로 형성되고 동일한 열에 배치되며 브리지(BP)에 의해 전기적으로 연결된 여러 개의 터치전극들(TE)을 포함하며, 두 개의 터치라인(TL)과 연결되어 있다.
하나의 센싱 터치전극 라인을 형성하는 여러 개의 터치전극들(TE) 중 양 쪽의 최외곽 터치전극(O-TE) 각각이 터치라인(TL)과 연결되어 있다.
도 7을 참조하면, 다수의 터치전극들(TE)은 액티브 영역(A/A)에 존재할 수 있다. 다수의 터치라인들(TL)은 넌-액티브 영역(N/A)에 존재할 수 있다.
도 7에서 하나의 최외곽 터치전극(O-TE)이 존재하는 영역과 그 주변 영역 확대한 부분의 XX' 단면을 도 8에서 나타낸다.
도 8을 참조하면, 캐소드(CATH) 상에 봉지층(ENCAP)이 위치한다.
봉지층(ENCAP) 상에 절연층(ILD)이 위치한다.
절연층(ILD) 상에 최외곽 터치전극(O-TE)과 터치라인들(TL; A, B, C, D, E)이 존재한다.
최외곽 터치전극(O-TE)은 액티브 영역(A/A)에 존재하고, 터치라인들(TL; A, B, C, D, E)은 넌-액티브 영역(N/A)에 존재한다.
한편, 터치라인들(TL; A, B, C, D, E)과 대응되는 보조 터치라인들(A-TL; A', B', C', D', E')이 절연층(ILD) 상에 위치한다.
도 8에서, 5개의 터치라인들(TL; A, B, C, D, E)은 5개의 보조 터치라인들(A-TL; A', B', C', D', E')과 절연층(ILD)에 의해 분리되어 있다.
하지만, 5개의 터치라인들(TL; A, B, C, D, E)과 터치 회로(130)가 연결되는 지점 또는 5개의 터치라인들(TL; A, B, C, D, E)과 5개의 최외곽 터치전극들(O-TE)이 연결되는 지점에서는, 5개의 터치라인들(TL; A, B, C, D, E)와 5개의 보조 터치라인들(A-TL; A', B', C', D', E')는 전기적으로 연결된다.
5개의 터치라인들(TL; A, B, C, D, E)와 5개의 보조 터치라인들(A-TL; A', B', C', D', E')을 이용한 이중 배선 구조를 통해, 안정적인 신호 전달을 가능하게 해줄 수 있다.
도 7을 참조하면, 터치 회로(130)가 하단부(터치라인들이 모인 위치)에 존재한다고 할 때, 다수의 터치라인들(TL)은 대응되어 연결되는 최외곽 터치전극(O-TE)의 위치에 따라 각각의 길이가 서로 다를 수 있다.
예를 들어, 제1 최외곽 터치전극(O-TE1)은 제1 터치라인(TL1)과 전기적으로 연결되고, 제2 최외곽 터치전극(O-TE2)은 제2 터치라인(TL2)과 전기적으로 연결된다.
제1 터치라인(TL1)은 제2 터치라인(TL2)보다 더 길다.
이에 따라, 제1 터치라인(TL1)과 관련된 터치센서메탈과 캐소드 사이에 형성된 기생 캐패시턴스(Cp)는 제2 터치라인(TL2)과 관련된 터치센서메탈과 캐소드 사이에 형성된 기생 캐패시턴스(Cp)보다 더 크다.
제1 터치라인(TL1)과 관련된 터치센서메탈은, 제1 터치라인(TL1)과, 이와 전기적으로 연결된 터치전극 라인(도 7의 경우, 구동 터치전극 라인)을 형성하는 터치전극들(도 7의 경우, 구동 터치전극들)을 포함한다.
제2 터치라인(TL2)과 관련된 터치센서메탈은, 제2 터치라인(TL2)과, 이와 전기적으로 연결된 터치전극 라인(도 7의 경우, 구동 터치전극 라인)을 형성하는 터치전극들(도 7의 경우, 구동 터치전극들)을 포함한다.
전술한 터치라인 길이 편차로 인한 기생 캐패시턴스(Cp)의 편차는 터치 센싱 결과의 오류를 발생시킬 수 있다.
이에, 실시예들은 기생 캐패시턴스 편차 저감 구조를 제공할 수 있다.
실시예들의 기생 캐패시턴스 편차 저감 구조는, 넌-액티브 영역(N/A)에 존재하는 경우와, 액티브 영역(A/A)에 존재하는 경우를 포함한다.
아래에서는, 넌-액티브 영역(N/A)에서의 기생 캐패시턴스 편차 저감 구조를 먼저 설명하고, 액티브 영역(A/A)에서의 기생 캐패시턴스 편차 저감 구조를 이어서 설명한다.
도 9 및 도 10은 실시예들에 따른 터치표시장치(100)에서, 넌-액티브 영역(N/A)에서의 기생 캐패시턴스 편차 저감 구조를 설명하기 위한 평면도와 단면도이다. 도 11은 실시예들에 따른 터치표시장치(100)에서, 기생 캐패시턴스 편차를 저감하기 위하여, 넌-액티브 영역(N/A)에서의 구조 변경 시, 최외곽 터치전극(O-TE)이 확장된 부분의 변형을 나타낸 도면이다.
도 9 및 도 10을 참조하면, 실시예들에 따른 터치표시장치(100)는 넌-액티브 영역(N/A)에서의 구조 변경을 통해 기생 캐패시턴스 편차를 저감할 수 있다.
즉, 실시예들에 따른 터치표시장치(100)는 넌-액티브 영역(N/A)에서 기생 캐패시턴스 편차 저감 구조를 가질 수 있다.
실시예들에 따른 터치표시장치(100)에서, 넌-액티브 영역(N/A)에서의 기생 캐패시턴스 편차 저감 구조로서, 도 10에 도시된 바와 같이, 터치패널(TSP)은 다수의 터치전극들(TE) 중 최외곽에 배치된 최외곽 터치전극들(O-TE) 중 하나 이상의 최외곽 터치전극(O-TE)의 일부 영역과 중첩되는 용량 보상 패턴(COMP)을 더 포함할 수 있다.
또한, 실시예들에 따른 터치표시장치(100)에서, 넌-액티브 영역(N/A)에서의 기생 캐패시턴스 편차 저감 구조로서, 최외곽 터치전극(O-TE)을 넌-액티브 영역(N/A)까지 확장시킨 부분(EP)을 더 포함할 수 있다.
최외곽 터치전극(O-TE)을 넌-액티브 영역(N/A)까지 확장시킨 부분(EP)은 넌-액티브 영역(N/A)에 있는 용량 보상 패턴(COMP)과 대응되어 위치할 수 있다.
즉, 넌-액티브 영역(N/A)에서, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)은 중첩된다.
넌-액티브 영역(N/A)에서, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)은 캐패시턴스를 형성할 수 있다.
아래에서, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP) 사이에 형성되는 캐패시턴스를 보상 캐패시턴스라고 한다.
보상 캐패시턴스의 크기는, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역(Overlapping Area)의 크기에 따라 달라질 수 있다.
최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역의 크기가 커지면 보상 캐패시턴스가 커질 수 있다. 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역의 크기가 작아지면 보상 캐패시턴스가 커질 수 있다.
넌-액티브 영역(N/A)에서, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP) 사이에 형성되는 보상 캐패시턴스는, 인위적으로 만들어준 캐패시턴스로서, 최외곽 터치전극(O-TE) 별로 다를 수 있고, 터치라인 길이 편차에 따른 기생 캐패시턴스 편차를 보상해주는 캐패시턴스이다.
따라서, 최외곽 터치전극(O-TE) 별로 전기적으로 연결된 터치라인(TL)의 길이의 편차에 따라 발생하는 기생 캐패시턴스(Cp)의 편차를 보상해주기 위하여, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역(Overlapping Area)의 크기가 다르게 설계되어 있고, 이를 통해, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP) 사이에 인위적인 보상 캐패시턴스를 다르게 해주어, 기생 캐패시턴스 편차를 보상해줄 수 있다.
터치라인(TL)의 길이가 짧아서 기생 캐패시턴스(Cp)가 큰 경우, 짧은 길이의 터치라인(TL)과 전기적으로 연결된 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역의 크기를 작게 설계하여, 보상 캐패시턴스를 작게 형성해준다.
터치라인(TL)의 길이가 길어서 기생 캐패시턴스(Cp)가 작은 경우, 긴 길이의 터치라인(TL)과 전기적으로 연결된 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역의 크기를 크게 설계하여, 보상 캐패시턴스를 크게 형성해준다.
전술한 바에 따르면, 넌-액티브 영역(N/A)으로 최외곽 터치전극(TE)을 확장시키고, 이렇게 확장된 부분(EP)과 중첩되는 용량 보상 패턴(COMP)을 추가 형성해두고, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)의 중첩 영역의 크기가 다르게 설계함으로써, 터치라인들(TL)의 길이 차이에 따라 발생하는 기생 캐패시턴스 편차를 제거하거나 줄여줄 수 있다.
전술한 바와 같이, 용량 보상 패턴(COMP)은 액티브 영역(A/A)의 바깥 영역인 넌-액티브 영역(N/A)에 대응되어 위치한다.
그리고, 하나 이상의 최외곽 터치전극(O-TE)에서, 용량 보상 패턴(COMP)과 미 중첩되는 부분은 액티브 영역(A/A)에 대응되어 위치하고, 용량 보상 패턴(COMP)과 중첩되는 부분은 넌-액티브 영역(N/A)에 대응되어 위치한다.
터치라인들(TL)의 길이 차이에 따라 발생하는 기생 캐패시턴스 편차를 넌-액티브 영역(N/A)에서 보상해줄 수 있다.
한편, 도 10을 참조하면, 터치패널(TSP)은 표시패널(110)에 내장되는 경우, 터치패널(TSP)이 내장된 표시패널(110)은, 캐소드(CATH)와, 캐소드(CATH) 상에 위치한 봉지층(ENCAP)과, 봉지층(ENCAP) 상에 위치하는 절연층(ILD)을 포함할 수 있다.
다수의 터치전극들(TE) 및 다수의 터치라인들(TL)을 포함하는 터치센서메탈이 절연층(ILD) 상에 위치한다.
용량 보상 패턴(COMP)은 봉지층(ENCAP)과 절연층(ILD) 사이에 위치한다.
전술한 단면 구조에 따르면, TOE 구조 하에서, 기생 캐패시턴스 저감 구조를 넌-액티브 영역(N/A)에 효과적으로 만들어줄 수 있다.
도 10을 참조하면, 5개의 터치라인들(TL; A, B, C, D, E)은 5개의 보조 터치라인들(A-TL; A', B', C', D', E')와 절연층(ILD)에 의해 분리되어 있다.
하지만, 5개의 터치라인들(TL; A, B, C, D, E)과 터치 회로(130)가 연결되는 지점 또는 5개의 터치라인들(TL; A, B, C, D, E)과 5개의 최외곽 터치전극들(O-TE)이 연결되는 지점에서는, 5개의 터치라인들(TL; A, B, C, D, E)와 5개의 보조 터치라인들(A-TL; A', B', C', D', E')는 전기적으로 연결된다.
5개의 터치라인들(TL; A, B, C, D, E)와 5개의 보조 터치라인들(A-TL; A', B', C', D', E')을 이용한 이중 배선 구조를 통해, 안정적인 신호 전달을 가능하게 해줄 수 있다.
도 9를 참조하면, 최외곽 터치전극(O-TE)의 확장 부분(EP)은 메쉬 형태가 아닌 전극 메탈(EM)로 되어 있을 수 있다.
즉, 최외곽 터치전극(O-TE)의 확장 부분(EP)에는 구멍들(OA)이 없을 수 있다.
또한, 도 9를 참조하면, 최외곽 터치전극(O-TE)에서 넌-액티브 영역(N/A)으로 확장된 확장 부분(EP)은 액티브 영역(A/A)에서의 부분과 연결될 때 좁게 연결될 수 있다.
즉, 최외곽 터치전극(O-TE)에서, 넌-액티브 영역(N/A)으로의 확장 부분(EP)과, 액티브 영역(A/A)에서의 부분은, 일부에서만 연결될 수 있다.
이와 다르게, 도 11에 도시된 바와 같이, 최외곽 터치전극(O-TE)에서, 넌-액티브 영역(N/A)으로의 확장 부분(EP)과, 액티브 영역(A/A)에서의 부분은, 전체적으로 연결될 수 있다.
즉, 최외곽 터치전극(O-TE)에서 액티브 영역(A/A)에서의 부분의 전체가 넌-액티브 영역(N/A)으로 확장될 수 있다.
도 12는 실시예들에 따른 터치표시장치(100)에서, 기생 캐패시턴스 편차를 저감하기 위한 넌-액티브 영역(N/A)에서의 변경 구조에 따라, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 중첩되는 용량 보상 패턴(COMP)이 그라운드 패턴인 경우를 나타낸 도면이다.
도 12를 참조하면, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 중첩되는 용량 보상 패턴(COMP)은 그라운드 전압(GND)이 인가되는 그라운드 패턴일 수 있다. 또는, 용량 보상 패턴(COMP)은 최외곽 터치전극(O-TE)(구동 터치전극 또는 센싱 터치전극일 수 있음)에 인가되는 전압(터치 구동 신호 또는 터치 센싱 신호의 전압)과 다른 레벨의 전압일 수 있다
여기서, 캐소드(CATH)에 인가되는 기저 전압은 그라운드 전압(GND)일 수 있다.
따라서, 기생 캐패시턴스 편차를 제거하기 위한 보상 캐패시턴스를 효과적으로 형성해줄 수 있다. 또한, 용량 보상 패턴(COMP)이 그라운드 전압 패턴인 경우, 용량 보상 패턴(COMP)은 터치패널(TSP) 또는 표시패널(110)에서의 정전기 방전 경로로도 활용될 수도 있다.
한편, 최외곽 터치전극(O-TE)의 확장 부분(EP)은 넌-액티브 영역(N/A)에 존재할 수 있지만, 액티브 영역(A/A)에 존재할 수도 있다.
따라서, 용량 보상 패턴(COMP)은 넌-액티브 영역(N/A)에 존재할 수 있지만, 액티브 영역(A/A)에 존재할 수도 있다.
한편, 터치전극(O-TE)의 확장 부분(EP)은 넌-액티브 영역(N/A)에 존재하는 경우, 최외곽 터치전극(O-TE)의 확장 부분(EP)은 오픈 영역에 해당하는 구멍(OA)이 존재하지 않을 수 있다. 즉, 최외곽 터치전극(O-TE)의 확장 부분(EP)은 메쉬 형태로 패터닝 되지 않은 전극 메탈(EM)일 수 있다.
아래에서는, 이상에서 설명한 넌-액티브 영역(N/A)에서의 기생 캐패시턴스 편차 저감 구조에 대하여, 도 7에서의 제1 최외곽 터치전극(O-TE1)에 전기적으로 연결된 제1 터치라인(TL1)과 제2 최외곽 터치전극(O-TE2)에 전기적으로 연결된 제2 터치라인(TL2) 간의 길이 차이에 따라 발생하는 기생 캐패시턴스 편차를 제거하는 경우로 설명한다.
넌-액티브 영역(N/A)에 존재하는 용량 보상 패턴(COMP)은, 제1 최외곽 터치전극(O-TE1)의 일부 영역과 중첩되고, 제2 최외곽 터치전극(O-TE2)의 일부 영역과 중첩된다.
그리고, 제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 간의 중첩 영역의 크기(면적)와, 제2 최외곽 터치전극(O-TE2)과 용량 보상 패턴(COMP) 간의 중첩 영역의 크기(면적)는, 서로 다를 수 있다.
도 7에 따르면, 제1 최외곽 터치전극(O-TE1)과 전기적으로 연결된 제1 터치라인(TL1)의 길이가 제2 최외곽 터치전극(O-TE2)과 전기적으로 연결된 제2 터치라인(TL2)의 길이보다 길다.
따라서, 제1 터치라인(TL1)의 길이가 제2 터치라인(TL2)의 길이보다 긴 경우, 제1 터치라인(TL1)과 관련한 터치센서메탈(제1 최외곽 터치전극(O-TE1) 포함)과 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp)가, 제2 터치라인(TL2)과 관련한 터치센서메탈(제2 최외곽 터치전극(O-TE2) 포함)과 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp)보다 더 크다.
따라서, 제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 간의 중첩 영역의 크기는, 제2 최외곽 터치전극(O-TE2)과 용량 보상 패턴(COMP) 간의 중첩 영역의 크기보다 작게 설계될 수 있다.
제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 사이에 인위적으로 형성되는 보상 캐패시턴스는, 제2 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 사이에 인위적으로 형성되는 보상 캐패시턴스보다 더 작을 수 있다.
제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 사이에 인위적으로 형성되는 보상 캐패시턴스와, 제2 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 사이에 인위적으로 형성되는 보상 캐패시턴스의 차이는, 제1 터치라인(TL1)과 관련한 터치센서메탈(제1 최외곽 터치전극(O-TE1) 포함)과 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp)와, 제2 터치라인(TL2)과 관련한 터치센서메탈(제2 최외곽 터치전극(O-TE2) 포함)과 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp) 간의 차이와 대응될 수 있다.
따라서, 제1 터치라인(TL1)과 관련한 터치센서메탈(제1 최외곽 터치전극(O-TE1) 포함)과 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp)와, 제2 터치라인(TL2)과 관련한 터치센서메탈(제2 최외곽 터치전극(O-TE2) 포함)과 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp) 간의 편차가 제거될 수 있다.
아래에서는, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)이 중첩되는 중첩 영역의 크기를 제어하는 2가지 방법(구조)를 설명한다.
첫 번째 방법으로, 최외곽 터치전극(O-TE)의 확장 부분의 크기 제어를 통해, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)이 중첩되는 중첩 영역의 크기를 제어할 수 있다.
두 번째 방법으로, 용량 보상 패턴(COMP)의 크기 제어를 통해, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)이 중첩되는 중첩 영역의 크기를 제어할 수 있다.
먼저, 첫 번째 방법을 도 13 및 도 14를 참조하여 설명하고, 이어서, 두 번째 방법을 도 15 및 도 16을 참조하여 설명한다.
도 13 및 도 14는 실시예들에 따른 터치표시장치(100)에서, 기생 캐패시턴스 편차를 저감하기 위하여, 최외곽 터치전극(O-TE)의 확장 부분(EP)의 크기 제어를 통한 넌-액티브 영역(N/A)에서의 구조 변경 방식을 나타낸 평면도와 단면도이다.
도 13 및 도 14를 참조하면, 제1 최외곽 터치전극(O-TE1)에서 용량 보상 패턴(COMP)과 중첩되는 영역의 크기는, 제2 최외곽 터치전극(O-TE2)에서 용량 보상 패턴(COMP)과 중첩되는 영역의 크기보다 작게 설계될 수 있다.
제1 최외곽 터치전극(O-TE1)에서 넌-액티브 영역(N/A)으로 확장된 확장 부분(EP1)의 크기는, 제2 최외곽 터치전극(O-TE2)에서 넌-액티브 영역(N/A)으로 확장된 확장 부분(EP2)의 크기보다 작게 설계될 수 있다.
따라서, 제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S1)는, 제2 최외곽 터치전극(O-TE2)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S2)보다 작을 수 있다.
즉, 제1 최외곽 터치전극(O-TE1)의 확장 부분(EP1)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S1)는, 제2 최외곽 터치전극(O-TE2)의 확장 부분(EP2)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S2)보다 작을 수 있다.
이에 따라, 제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 사이에 형성되는 보상 캐패시턴스는, 제2 최외곽 터치전극(O-TE2)과 용량 보상 패턴(COMP) 사이에 형성되는 보상 캐패시턴스보다 작을 수 있다.
제1 터치라인(TL1)과 관련한 터치센서메탈(제1 최외곽 터치전극(O-TE1) 포함)과 캐소드(CATH) 사이의 기생 캐패시턴스(Cp)가, 제2 터치라인(TL2)과 관련한 터치센서메탈(제2 최외곽 터치전극(O-TE2) 포함)과 캐소드(CATH) 사이의 기생 캐패시턴스(Cp) 보다 더 크게 형성되는 기생 캐패시턴스 편차를 줄여주거나 제거할 수 있다.
전술한 바와 같이, 최외곽 터치전극(O-TE)의 확장 부분의 크기 제어를 통해, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)이 중첩되는 중첩 영역의 크기를 제어하여, 기생 캐패시턴스 편차를 제거 또는 저감해줄 수 있다.
첫 번째 방법에 따른 구조의 경우, 용량 보상 패턴(COMP)의 폭은 일정할 수 있다.
도 15 및 도 16은 실시예들에 따른 터치표시장치(100)에서, 기생 캐패시턴스 편차를 저감하기 위하여, 용량 보상 패턴(COMP)의 크기 제어를 통한 넌-액티브 영역(N/A)에서의 구조 변경 방식을 나타낸 평면도와 단면도이다.
용량 보상 패턴(COMP)에서, 제1 최외곽 터치전극(O-TE1)과 중첩되는 부분의 폭은, 제2 최외곽 터치전극(O-TE2)과 중첩되는 부분의 폭보다 작게 설계될 수 있다.
따라서, 제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S1)는, 제2 최외곽 터치전극(O-TE2)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S2)보다 작을 수 있다.
즉, 제1 최외곽 터치전극(O-TE1)의 확장 부분(EP1)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S1)는, 제2 최외곽 터치전극(O-TE2)의 확장 부분(EP2)과 용량 보상 패턴(COMP)의 중첩 영역의 크기(S2)보다 작을 수 있다.
이에 따라, 제1 최외곽 터치전극(O-TE1)과 용량 보상 패턴(COMP) 사이에 형성되는 보상 캐패시턴스는, 제2 최외곽 터치전극(O-TE2)과 용량 보상 패턴(COMP) 사이에 형성되는 보상 캐패시턴스보다 작을 수 있다.
전술한 바와 같이, 용량 보상 패턴(COMP)의 크기 제어를 통해, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)이 중첩되는 중첩 영역의 크기를 제어하여, 기생 캐패시턴스 편차를 제거 또는 저감해줄 수 있다.
두 번째 방법에 따른 구조의 경우, 제1 최외곽 터치전극(O-TE1)에서 용량 보상 패턴(COMP)과 중첩되는 부분(EP1)의 크기와, 제2 최외곽 터치전극(O-TE2)에서 용량 보상 패턴(COMP)과 중첩되는 부분(EP2)의 크기는 동일할 수도 있다.
즉, 제1 최외곽 터치전극(O-TE1)의 확장 부분(EP1)과, 제2 최외곽 터치전극(O-TE2)의 확장 부분(EP2)은 동일한 크기(면적)를 가질 수 있다.
도 16을 참조하면, 용량 보상 패턴(COMP)에서, 제1 최외곽 터치전극(O-TE1)과 중첩되는 부분과, 제2 최외곽 터치전극(O-TE2)과 중첩되는 부분은, 일체화 되어 있거나 분리되어 있다.
다시 말해, 제1 최외곽 터치전극(O-TE1)과 중첩되는 용량 보상 패턴(COMP)과, 제2 최외곽 터치전극(O-TE2)과 중첩되는 용량 보상 패턴(COMP)은 동일한 전극일 수 있고, 서로 다른 전극일 수도 있다.
넌-액티브 영역(N/A)에서의 전극이나 배선 등의 배치 형태 또는 배치의 밀집 상황 등에 따라, 기생 캐패시턴스 편차 저감 구조를 적응적으로 설계할 수 있다.
도 17은 실시예들에 따른 터치표시장치(100)에서, 기생 캐패시턴스 편차를 저감하기 위하여, 넌-액티브 영역(N/A)에서의 구조 변경이 이루어질 수 있는 영역(1700)을 나타낸 도면이다.
도 17을 참조하면, 실시예들에 따른 터치표시장치(100)에서, 기생 캐패시턴스 편차를 저감하기 위하여, 넌-액티브 영역(N/A)에서의 구조 변경이 이루어질 수 있는 영역(1700)은, 최외곽 터치전극(O-TE)의 확장 부분(EP)과 용량 보상 패턴(COMP)이 중첩되면서 존재할 수 있는 영역이다.
일 예로, 이러한 영역(1700)의 2면 또는 3면 또는 4면을 따라, 용량 보상 패턴(COMP)이 존재할 수 있다.
이러한 용량 보상 패턴(COMP)이 그라운드 전압 패턴인 경우, 용량 보상 패턴(COMP)은 터치패널(TSP) 또는 표시패널(110)에서의 정전기 방전 경로로 활용될 수도 있다.
도 18은 실시예들에 따른 터치표시장치(100)에서, 메쉬 타입의 터치전극(TE)을 나타낸 도면이다.
도 18을 참조하면, 실시예들에 따른 터치표시장치(100)에서, 다수의 터치전극들(TE) 각각은 그물망 타입(메쉬 타입)으로 패터닝 되어 구멍들(OA)이 존재하는 전극 메탈(EM)일 수 있다. 여기서, 구멍(OA)을 오픈 영역이라고도 한다.
전극 메탈(EM)이 그물망 타입(메쉬 타입)으로 패터닝 되어 형성된 터치전극(TE)에서, 구멍들(OA) 각각은 하나 이상의 서브픽셀의 발광부와 대응될 수 있다.
도 19는 실시예들에 따른 터치표시장치(100)에서, 메쉬 타입(그물망 타입)의 터치전극(TE)의 영역 내 더미 메탈(DM)이 존재하는 경우를 나타낸 도면이다. 도 20 및 도 21은 실시예들에 따른 터치표시장치(100)에서, 메쉬 타입의 터치전극(TE)의 영역 내 더미 메탈(DM)이 존재하는 경우, 더미 메탈(DM)을 생략한 터치전극(TE)을 나타낸 도면이다.
도 19를 참조하면, 다수의 터치전극들(TE)의 전체 또는 일부는, 자신의 영역 내 전극 메탈(EM)과 끊어진 하나 이상의 더미 메탈(DM)이 존재할 수 있다.
메쉬 형태로 전극 메탈(EM)이 패터닝 되고, 이후, 메쉬 형태로 패터닝 된 전극 메탈(EM)이 터치전극 형성을 위해 커팅 된다(터치전극 형성 커팅).
이에 따라, 전극 메탈(EM)이 메쉬 형태로 패터닝 되어 도 18과 같은 개별적인 터치전극(TE)이 만들어진다. 여기서, 도 2에서와 같이 하나의 터치전극 라인에서 일체화 되어 전기적으로 연결되는 터치전극들(TE)은 커팅 되지 않은 전극 메탈(EM)이 존재할 수 있다.
이후, 하나의 터치전극 영역 내 메쉬 형태로 패터닝 되어 있는 전극 메탈(EM)을 정해진 패턴으로 커팅하여(더미메탈 형성 커팅), 전극 메탈(EM)과 끊어진 더미메탈(DM)을 형성할 수 있다.
이와 같이 더미메탈(DM)을 형성하는 경우, 더미메탈(DM)은 전극 메탈(EM)에서 끊어진 전극 메탈(EM)의 일부분에 해당한다.
따라서, 전극 메탈(EM)과 더미메탈(DM)은 동일한 물질이고 동일한 층에 존재할 수 있다.
전술한 더미메탈(DM)의 형성 방법에 따르면, 더미메탈(DM)을 보다 쉽게 형성할 수 있으며, 단일층에 전극 메탈(EM)과 더미메탈(DM)을 형성할 수 있는 이점이 있다.
도 19에서 하나의 터치전극 영역 내 여러 개의 더미 메탈들(DM)을 생략한 터치 전극(TE)이 도 20이다.
도 20을 참조하면, 더미 메탈들(DM)이 생략된 공간은 더미 메탈 영역(DMA)이라고 한다.
도 19 및 도 20에서, 하나의 터치 전극 영역 내 더미 메탈들(DM)은 예시된 것일 뿐, 하나의 터치 전극 영역 내 더미 메탈(DM)의 크기나 모양은 다양하게 변경될 수 있다.
또한, 하나의 터치 전극 영역 내 더미 메탈들(DM)이 있는 위치도 다양하게 변경될 수 있다.
또한, 하나의 터치 전극 영역의 크기에 대하여 더미 메탈들(DM)이 차지하는 영역의 비율(더미 메탈 비율)도 다양하게 변경될 수 있다.
도 21은 도 20의 터치전극(TE)을 더욱 개략화 한 것이다.
한편, 하나의 터치전극(TE)의 영역 내에 하나 이상의 더미메탈(DM)이 존재하지 않고 전극 메탈(EM)만 메쉬 타입으로 존재하는 경우, 화면 상에 전극 메탈(EM)의 윤곽이 보이는 시인성 문제가 발생할 수 있다.
하지만, 터치 전극 영역 내 더미 메탈(DM)을 형성함으로써, 하나의 터치전극(TE)이 메쉬 형태로 패터닝 된 경우에 발생할 수 있는 시인성 문제를 방지해줄 수 있다.
또한, 각 터치전극(TE) 별로, 더미메탈(DM)의 존재 유무 또는 개수(더미 메탈 비율)을 조절함으로써, 각 터치전극(TE) 별로 캐패시턴스의 크기를 조절하여 터치 감도를 향상시킬 수도 있다.
이상에서는, 넌-액티브 영역(N/A)에서의 기생 캐패시턴스 편차 저감 구조를 설명하였고, 아래에서는, 액티브 영역(A/A)에서의 기생 캐패시턴스 편차 저감 구조를 설명한다.
도 22는 실시예들에 따른 터치표시장치(100)에서, 액티브 영역(A/A)에서의 기생 캐패시턴스 편차 저감 구조를 설명하기 위한 도면이다.
전술한 바와 같이, 다수의 터치전극들(TE) 각각이 그물망 타입으로 패터닝 되어 구멍들(OA)이 존재하는 전극 메탈(EM)일 때, 다수의 터치전극들(TE)의 전체 또는 일부의 영역 내에는 전극 메탈(EM)과 끊어진 하나 이상의 더미 메탈(DM)이 존재할 수 있다.
액티브 영역(A/A)에서의 기생 캐패시턴스 편차 저감 구조는, 각 터치전극(TE)의 터치전극 영역 내 존재할 수 있는 더미메탈(DM)을 이용하는 것이다.
보다 구체적으로, 터치라인들(TL)의 길이 편차에 따라 발생하는 기생 캐패시턴스(Cp)의 편차를 저감시켜주기 위하여, 액티브 영역(A/A)에서 메쉬 형태로 패터닝 된 터치전극들(TE) 각각의 더미 메탈 비율(DMR)을 조절하여 기생 캐패시턴스 편차를 저감해줄 수 있다.
여기서, 더미 메탈 비율(DMR)은 하나의 터치전극 영역에서 모든 더미 메탈들(DM)이 차지하는 영역의 비율이다.
일 예로, 다수의 터치라인들(TL)이 길이가 다른 제1 터치라인(TL1D, TL1S)과 제2 터치라인(TL2D, TL2S)을 포함한다고 할 때, 제1 터치라인(TL1D, TL1S)과 전기적으로 연결된 제1 터치전극(TE1a, TE1b, TE1c, TE1d)의 영역 내 더미 메탈(DM)이 차지하는 비율(더미 메탈 비율 DMR)과, 제2 터치라인(TL2D, TL2S)과 전기적으로 연결된 제2 터치전극(TE2a, TE2b, TE2c, TE2d)의 영역 내 더미 메탈(DM)이 차지하는 비율(더미 메탈 비율 DMR)이 서로 다를 수 있다.
다른 예로, 다수의 터치라인들(TL)이 길이가 다른 제1 터치라인(TL1D, TL1S)과 제2 터치라인(TL2D, TL2S)을 포함한다고 할 때, 제1 터치라인(TL1D, TL1S)과 전기적으로 연결된 제1 터치전극(TE1a, TE1b, TE1c, TE1d)의 영역 내 더미 메탈(DM)의 존재 유무와, 제2 터치라인(TL2D, TL2S)과 전기적으로 연결된 제2 터치전극(TE2a, TE2b, TE2c, TE2d)의 영역 내 더미 메탈(DM)의 존재 유무가 서로 다를 수 있다.
전술한 바와 같이, 터치전극 영역 내 더미 메탈(DM)의 존재 유무 또는 더미 메탈 비율(DMR)을 다르게 조절함으로써, 서로 다른 길이의 터치라인들(TL)과 연결된 터치전극들(TE) 각각에 대한 기생 캐패시턴스의 편차를 조절해줄 수 있다.
도 22의 예시와 같이, 제1 터치라인(TL1D, TL1S)은 제2 터치라인(TL2D, TL2S)보다 긴 경우에 대하여, 보다 구체적으로 설명하면 다음과 같다.
일 예로, 길이가 긴 제1 터치라인(TL1D, TL1S)과 전기적으로 연결된 제1 터치전극(TE1a, TE1b, TE1c, TE1d)의 영역 내 더미 메탈(DM)이 차지하는 비율(DMR)은, 길이가 짧은 제2 터치라인(TL2D, TL2S)과 전기적으로 연결된 제2 터치전극(TE2a, TE2b, TE2c, TE2d)의 영역 내 더미 메탈(DM)이 차지하는 비율(DMR)보다 높을 수 있다.
다른 예로, 더 긴 제1 터치라인(TL1D, TL1S)과 전기적으로 연결된 제1 터치전극(TE1a, TE1b, TE1c, TE1d)의 영역 내 더미 메탈(DM)이 존재하고, 더 짧은 제2 터치라인(TL2D, TL2S)과 전기적으로 연결된 제2 터치전극(TE2a, TE2b, TE2c, TE2d)의 영역 내 더미 메탈(DM)이 미 존재할 수 있다.
도 22의 예시를 참조하면, 제1 터치라인(TL1D, TL1S)은 제2 터치라인(TL2D, TL2S)보다 길다.
따라서, 더미 메탈 비율 또는 더미 메탈 존재 유무를 조절하지 않은 경우, 즉, 터치전극(TE)에 더미 메탈 비율 또는 더미 메탈 존재 유무가 동일한 경우,
제1 터치전극(TE1a, TE1b, TE1c, TE1d)이 캐소드(CATH) 사이에 형성하는 기생 캐패시턴스(Cp)는, 제2 터치전극(TE2a, TE2b, TE2c, TE2d)이 캐소드(CATH) 사이에 형성하는 기생 캐패시턴스(Cp)보다 더 크다.
전술한 기생 캐패시턴스 편차 저감 구조의 적용에 따라, 제1 터치전극(TE1a, TE1b, TE1c, TE1d)의 영역 내 더미 메탈(DM)이 차지하는 비율(DMR)은, 제2 터치전극(TE2a, TE2b, TE2c, TE2d)의 영역 내 더미 메탈(DM)이 차지하는 비율(DMR)보다 높아진다.
기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 제1 터치전극(TE1a, TE1b, TE1c, TE1d)은 제2 터치전극(TE2a, TE2b, TE2c, TE2d) 보다 더미 메탈 비율(DMR)이 더 높기 때문에, 제1 터치전극(TE1a, TE1b, TE1c, TE1d)에서 실질적인 전극 역할을 하는 전극 메탈 부분의 비율(유효 전극 비율)은 제2 터치전극(TE2a, TE2b, TE2c, TE2d)에서 실질적인 전극 역할을 하는 전극 메탈 부분의 비율(유효 전극 비율) 보다 더 낮아진다.
따라서, 기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 제1 터치전극(TE1a, TE1b, TE1c, TE1d)의 경우, 기생 캐패시턴스 보상량이 없거나 작아지게 되어, 기생 캐패시턴스 편차 저감 구조의 적용 전에 비해, 제1 터치전극(TE1a, TE1b, TE1c, TE1d)와 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp)는 변화가 없거나 조금만 커질 수 있다.
하지만, 기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 제2 터치전극(TE2a, TE2b, TE2c, TE2d)의 경우, 기생 캐패시턴스 보상량이 상대적으로 커지게 되어, 기생 캐패시턴스 편차 저감 구조의 적용 전에 비해, 제2 터치전극(TE2a, TE2b, TE2c, TE2d)와 캐소드(CATH) 사이에 형성되는 기생 캐패시턴스(Cp)는 상대적으로 더 많이 커질 수 있다.
결과적으로, 기생 캐패시턴스 편차 저감 구조를 적용하기 전에 존재했던 기생 캐패시턴스 편차가 줄어들거나 제거될 수 있다.
도 23 및 도 24는 실시예들에 따른 터치표시장치(100)에서, 액티브 영역(A/A)에서의 기생 캐패시턴스 편차 저감 구조의 예시도이다.
도 23을 참조하면, 4개의 터치전극(TE1, TE2, TE3, TE4)는 길이가 서로 다른 4가지의 터치라인(TL1, TL2, TL3, TL4)을 통해 터치회로(130)와 전기적으로 연결된다. 여기서, 4개의 터치전극(TE1, TE2, TE3, TE4)는 구동 터치전극일 수도 있고 센싱 터치전극일 수도 있다.
터치라인 TL1의 길이는 L1이고, 터치라인 TL2의 길이는 L2이고, 터치라인 TL3의 길이는 L3이고, 터치라인 TL4의 길이는 L4이다.
터치라인 TL1, 터치라인 TL2, 터치라인 TL3, 터치라인 TL4의 순서대로 길이가 길다 (L1>L2>L3>L4).
도 23에 도시된 4개의 터치전극(TE1, TE2, TE3, TE4)은 더미 메탈(DM)의 존재유무 또는 더미 메탈 비율(DMR)이 조절되지 않은 경우, 즉, 기생 캐패시턴스 편차 저감 구조가 적용되지 않은 경우이다.
도 24를 참조하면, 기생 캐패시턴스 편차 저감 구조의 적용 전과 후의 4개의 터치전극(TE1, TE2, TE3, TE4)의 구조를 살펴본다.
기생 캐패시턴스 편차 저감 구조를 적용하기 전, 기생 캐패시턴스 편차는 다음과 같이 발생한다.
4가지의 터치라인(TL1, TL2, TL3, TL4)의 길이 관계(L1>L2>L3>L4)로 인해, 터치전극 TE1이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp1), 터치전극 TE2이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp2), 터치전극 TE3이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp3), 터치전극 TE4이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp4)의 순서로 크다(Cp1>Cp2>Cp3>Cp4).
기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 터치전극 TE1 영역에서의 더미 메탈 비율, 터치전극 TE2 영역에서의 더미 메탈 비율, 터치전극 TE3 영역에서의 더미 메탈 비율, 터치전극 TE4 영역에서의 더미 메탈 비율의 순서로 작아진다. 터치전극 TE 4 영역에는 더미 메탈(DM)이 존재하지 않을 수 있다.
즉, 기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 터치전극 TE1 영역에서의 유효 전극 비율, 터치전극 TE2 영역에서의 유효 전극 비율, 터치전극 TE3 영역에서의 유효 전극 비율, 터치전극 TE4 영역에서의 유효 전극 비율의 순서로 높아진다.
따라서, 기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 터치전극 TE1 영역에서의 기생 캐패시턴스 보상량(COMP_CAP1), 터치전극 TE2 영역에서의 기생 캐패시턴스 보상량(COMP_CAP2), 터치전극 TE3 영역에서의 기생 캐패시턴스 보상량(COMP_CAP3), 터치전극 TE4 영역에서의 기생 캐패시턴스 보상량(COMP_CAP4)의 순서로 크다 (COMP_CAP1 < COMP_CAP2 < COMP_CAP3 < COMP_CAP4).
기생 캐패시턴스 편차 저감 구조를 적용하게 되면, 4가지의 터치라인(TL1, TL2, TL3, TL4)의 길이 편차(L1>L2>L3>L4)가 존재하더라도, 터치전극 TE1이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp1'), 터치전극 TE2이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp2'), 터치전극 TE3이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp3'), 터치전극 TE4이 캐소드(CATH)와 형성하는 기생 캐패시턴스(Cp4')는 동일해지거나 비슷해진다(Cp1'=Cp2'=Cp3'=Cp4').
도 24에 도시된 바와 같이, 더미 메탈 비율이 줄일 때, 즉, 더미 메탈(DM)이 터치전극(TE)에 해당하는 전극 메탈(EM)으로 변경될 때, 터치전극 영역의 중앙 영역부터 변경될 수 있다.
도 25는 실시예들에 따른 터치표시장치(100)에서, 메쉬 타입의 터치전극(TE)의 영역과 서브픽셀 영역의 대응 관계를 나타낸 도면이다.
도 25를 참조하면, 실시예들에 따른 터치표시장치(100)에서, 다수의 터치전극들(TE) 각각은 그물망 타입(메쉬 타입)으로 패터닝 되어 구멍들(OA)이 존재하는 전극 메탈(EM)일 수 있다. 여기서, 구멍(OA)을 오픈 영역이라고도 한다.
전극 메탈(EM)이 그물망 타입(메쉬 타입)으로 패터닝 되어 형성된 터치전극(TE)에서, 구멍들(OA) 각각은 하나 이상의 서브픽셀의 발광부와 대응될 수 있다.
예를 들어, 표시패널(110)이 LCD 패널인 경우, 서브픽셀의 발광부는 픽셀전극 또는 컬러필터 등을 포함할 수 있다. 표시패널(110)이 OLED 패널인 경우, 서브픽셀의 발광 부는 유기발광다이오드(OLED)의 애노드 전극, 유기 발광 층 등을 포함할 수 있으며, 경우에 따라서, 컬러필터 등을 포함할 수 있다
전술한 바와 같이, 평면에서 볼 때, 터치전극(TE)의 영역 내에 존재하는 오픈 영역들(OA) 각각의 위치에 하나 이상의 서브픽셀의 발광 부가 대응되어 존재하도록, 터치전극(TE)의 전극 메탈(EM)이 패터닝 됨으로써, 전극 메탈(EM)이 불투명 물질로 되어 있더라도, 표시패널(110)의 발광 효율을 높여줄 수 있다.
도 26 및 도 27은 실시예들에 따른 터치표시장치(100)에서, 컬러필터 및 블랙매트릭스의 위치를 예시적으로 나타낸 도면이다.
도 26 및 도 27을 참조하면, 봉지층(ENCAP) 아래에 유기발광다이오드(OLED)의 캐소드(CATH)가 존재할 수 있다.
봉지층(ENCAP)의 두께(T)는, 일 예로, 5 마이크로 미터 이상일 수 있다.
전술한 바와 같이, 봉지층(ENCAP)의 두께를 5 마이크로 미터 이상으로 설계함으로써, 유기발광다이오드(OLED)의 캐소드(CATH)와 터치전극들(TE) 사이에 형성되는 기생 캐패시턴스를 줄여줄 수 있다. 이에 따라, 기생 캐패시턴스에 의한 터치감도 저하를 방지할 수 있다.
한편, 다수의 터치전극들(TE) 각각은 전극 메탈(EM)이 다수의 오픈 영역들(OA)이 있는 메쉬 형태(그물망 형태)로 패터닝 되어 있고, 다수의 오픈 영역들(OA)에는, 수직 방향으로 보면, 하나 이상의 서브픽셀 또는 그 발광부가 존재할 수 있다.
전술한 바와 같이, 평면에서 볼 때, 터치전극(TE)의 영역 내에 존재하는 오픈 영역들(OA) 각각의 위치에 하나 이상의 서브픽셀의 발광부가 대응되어 존재하도록, 터치전극(TE)의 전극 메탈(EM)이 패터닝 됨으로써, 표시패널(110)의 개구율 및 발광 효율을 높여줄 수 있다.
따라서, 도 26 및 도 27에 도시된 바와 같이, 블랙 매트릭스(BM)의 위치는 터치전극(TE)의 전극 메탈(EM)의 위치와 대응된다.
그리고, 다수의 컬러필터들(CF)의 위치는 다수의 터치전극들(TE)의 위치와 대응된다.
전술한 바와 같이, 다수의 오픈 영역들(OA)의 위치에 대응되는 위치에 다수의 컬러필터들(CF)가 위치함으로써, 유기발광표시패널(특히, 화이트 OLED를 이용하는 경우), 우수한 발광성능을 갖는 터치표시장치(100)를 제공할 수 있다.
컬러필터들(CF)과 터치전극들(TE) 간의 수직 위치 관계를 살펴보면, 다음과 같다.
도 26에 도시된 바와 같이, 다수의 컬러필터들(CF)과 블랙매트릭스(BM)은 다수의 터치전극들(TE) 상에 위치할 수 있다.
즉, 컬러필터들(CF)은 봉지층(ENCAP) 상에 위치하되, 터치전극(TE) 및 터치라인(TL) 등의 터치센서메탈 상에 위치할 수 있다.
다수의 컬러필터들(CF)과 블랙매트릭스(BM)은, 다수의 터치전극들(TE) 상의 오버코트 층(OC) 상에 위치할 수 있다.
도 27에 도시된 바와 같이, 다수의 컬러필터들(CF)과 블랙매트릭스(BM)은 다수의 터치전극들(TE)의 하부에 위치할 수 있다.
다수의 터치전극들(TE)은 다수의 컬러필터들(CF)과 블랙매트릭스(BM) 상의 오버코트 층(OC) 상에 위치할 수 있다.
즉, 컬러필터들(CF)은 봉지층(ENCAP) 상에 위치하되, 터치전극(TE) 및 터치라인(TL) 등의 터치센서메탈과 봉지층(ENCAP) 사이에 위치할 수 있다.
전술한 바에 따르면, 발광 성능 등의 디스플레이 성능과 터치 성능을 고려하여, 컬러필터들(CF)과 터치전극들(TE) 간의 최적의 위치 관계를 갖는 OLED 디스플레이 타입의 터치표시장치(100)를 제공할 수 있다.
한편, 터치표시장치(100)의 제작 편리성 향상 및 사이즈 축소 등을 위하여, 터치전극들(TE)로 이루어지는 터치패널(TSP)을 표시패널(110)에 내장하기 위한 시도들이 종래에도 이루어지고 있다.
하지만, 유기발광표시패널인 표시패널(110)에 터치패널(TSP)을 내장하기 위해서는 상당한 어려움이나 많은 제약 사항들이 있다.
가령, 유기발광표시패널인 표시패널(110)의 제작 공정 시, 유기물로 인해, 일반적으로 금속 물질로 되어 있는 터치전극들(TE)을 패널 내부에 형성하기 위한 고온 공정이 자유롭지 못한 한계점이 있다.
이러한 유기발광표시패널의 구조적 특성 및 공정 등의 제약 요인으로 인해, 유기발광표시패널인 표시패널(110)의 내부에 터치센서로서의 터치전극들(TE)을 배치시키기가 어려운 실정이었다. 따라서, 종래에는, 터치패널(TSP)을 유기발광표시패널인 표시패널(110)에 내장시키는 것이 아니라, 유기발광표시패널인 표시패널(110) 상에 부착하는 방식으로 터치구조를 구현해 왔다.
하지만, 도 26 및 도 27에 도시된 바와 같이, 터치전극들(TE)을 봉지층(ENCAP) 상에 형성하는 등의 TOE (Touch On Encapsulation Layer) 구조와, 컬러필터들(CF)를 봉지층(ENCAP) 상에 형성하는 COE (Color On Encapsulation Layer) 구조를 통해, 우수한 디스플레이 성능 및 터치 성능을 가질 수 있는 터치패널(TSP)이 내장된 유기발광표시패널인 표시패널(110)을 제공할 수 있다.
이상에서 설명한 2가지 방식의 기생 캐패시턴스 편차 저감 구조 (1. 터치전극(TE)과 용량 보상 패턴(COMP)의 중첩 영역 크기 조절, 2. 터치전극 영역 내 더미 메탈 비율 조절) 중에서 하나가 적용될 수도 있고, 2가지 방식의 기생 캐패시턴스 편차 저감 구조가 모두 적용될 수도 있다.
이상에서 설명한 실시예들에 의하면, 터치패널에서 터치전극들, 터치라인들 등의 터치 센서 메탈의 배치 형태와 관계 없이, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
또한, 실시예들에 의하면, 터치라인들의 길이 차이가 있더라도, 터치전극들, 터치라인들 등의 터치 센서 메탈에서 발생하는 기생 캐패시턴스의 편차를 저감해줄 수 있는 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
또한, 실시예들에 의하면, 영상 비 표시 영역에 해당하는 넌-액티브 영역에서 기생 캐패시턴스 편차 저감 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
또한, 실시예들에 의하면, 영상 표시 영역에 해당하는 액티브 영역에서 기생 캐패시턴스 편차 저감 구조를 갖는 터치표시장치 및 터치패널을 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치표시장치
110: 표시패널
120: 디스플레이 구동 회로
130: 터치회로

Claims (12)

  1. 다수의 터치전극들과, 상기 다수의 터치전극들의 전체 또는 일부와 전기적으로 연결되는 다수의 터치라인들이 배치된 터치패널; 및
    상기 터치패널을 구동하여 터치 유무 또는 터치 위치를 센싱하는 터치 회로를 포함하고,
    상기 다수의 터치전극들 각각은 그물망 타입으로 패터닝 되어 구멍들이 존재하는 전극 메탈이고,
    상기 다수의 터치전극들의 전체 또는 일부의 영역 내에는 전극 메탈과 끊어진 하나 이상의 더미 메탈이 존재하고,
    상기 다수의 터치라인들은 길이가 다른 제1 터치라인과 제2 터치라인을 포함하고,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈의 존재 유무와, 상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈의 존재 유무가 서로 다르거나,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율과, 상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율이 서로 다른 터치표시장치.
  2. 제1항에 있어서,
    상기 터치패널은 영상이 표시되는 액티브 영역과, 상기 액티브 영역의 바깥 영역인 넌-액티브 영역을 포함하는 표시패널에 내장 또는 외장되고,
    상기 다수의 터치전극들은 상기 액티브 영역에 대응되어 존재하고,
    상기 다수의 터치라인들은 상기 넌-액티브 영역에 대응되어 존재하는 터치표시장치.
  3. 제1항에 있어서,
    상기 제1 터치라인은 상기 제2 터치라인보다 길고,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 존재하고,
    상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 미 존재하는 터치표시장치.
  4. 제1항에 있어서,
    상기 제1 터치라인은 상기 제2 터치라인보다 길고,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율은,
    상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율보다 높은 터치표시장치.
  5. 제1항에 있어서,
    상기 터치패널은 표시패널에 내장되고,
    상기 터치패널이 내장된 표시패널은 캐소드와, 상기 캐소드 상에 위치한 봉지층을 포함하고,
    상기 다수의 터치전극들 및 상기 다수의 터치라인들을 포함하는 터치센서메탈이 상기 봉지층 상에 위치하는 터치표시장치.
  6. 제5항에 있어서,
    상기 봉지층 상에 컬러필터들이 위치하되,
    상기 컬러필터들은 상기 터치센서메탈 상에 위치하는 터치표시장치.
  7. 제5항에 있어서,
    상기 봉지층 상에 컬러필터들이 위치하되,
    상기 컬러필터들은 상기 봉지층과 상기 터치센서메탈 사이에 위치하는 터치표시장치.
  8. 제1항에 있어서,
    상기 다수의 터치전극들 각각의 영역 내에 존재하는 구멍들 각각은 하나 이상의 서브픽셀의 발광부와 대응되는 터치표시장치.
  9. 다수의 터치전극들; 및
    상기 다수의 터치전극들의 전체 또는 일부와 전기적으로 연결되는 다수의 터치라인들을 포함하고,
    상기 다수의 터치전극들 각각은 그물망 타입으로 패터닝 되어 구멍들이 존재하는 전극 메탈이고,
    상기 다수의 터치전극들의 전체 또는 일부의 영역 내에는 전극 메탈과 끊어진 하나 이상의 더미 메탈이 존재하고,
    상기 다수의 터치라인들은 길이가 다른 제1 터치라인과 제2 터치라인을 포함하고,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈의 존재 유무와, 상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈의 존재 유무가 서로 다르거나,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율과, 상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율이 서로 다른 터치패널.
  10. 제9항에 있어서,
    상기 제1 터치라인은 상기 제2 터치라인보다 길고,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 존재하고,
    상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 미 존재하는 터치패널.
  11. 제9항에 있어서,
    상기 제1 터치라인은 상기 제2 터치라인보다 길고,
    상기 제1 터치라인과 전기적으로 연결된 제1 터치전극의 영역 내 더미 메탈이 차지하는 비율은,
    상기 제2 터치라인과 전기적으로 연결된 제2 터치전극의 영역 내 더미 메탈이 차지하는 비율보다 높은 터치패널.
  12. 제9항에 있어서,
    상기 전극 메탈과 상기 더미 메탈은 동일한 층에 위치하는 터치패널.
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