KR20210019210A - 터치 디스플레이 장치 - Google Patents

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KR20210019210A
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이루다
정지현
이득수
김상규
이재균
권향명
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엘지디스플레이 주식회사
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Abstract

본 발명은 터치 성능이 저하되는 것을 방지할 수 있는 터치 디스플레이 장치에 관한 것으로서, 본 발명은 발광 소자를 봉지하는 봉지 유닛 상에 배치되어 제1 상호 커패시터를 형성하는 터치 센싱 전극 및 터치 구동 전극과; 상기 기판의 비액티브 영역에서 대향하여 제2 상호 커패시터를 형성하는 제1 및 제2 보상 전극을 구비함으로써 전체 상호 커패시터의 용량값 증가로 인해 터치 성능이 저하되는 것을 방지할 수 있다.

Description

터치 디스플레이 장치{TOUCH DISPLAY DEVICE}
본 명세서는 디스플레이 장치에 관한 것으로, 특히 본 발명은 터치 성능이 저하되는 것을 방지할 수 있는 터치 디스플레이 장치를 제공하는 것이다.
터치 스크린은 표시 장치 등의 화면에 나타난 지시 내용을 사람의 손 또는 물체로 선택하여 사용자의 명령을 입력할 수 있도록 한 입력장치이다. 즉, 터치 스크린은 사람의 손 또는 물체에 직접 접촉된 접촉위치를 전기적 신호로 변환하며, 접촉위치에서 선택된 지시 내용이 입력신호로 받아들여진다. 이와 같은 터치 스크린은 키보드 및 마우스와 같이 표시 장치에 연결되어 동작하는 별도의 입력장치를 대체할 수 있기 때문에 그 이용범위가 점차 확장되고 있는 추세이다.
이러한 터치 스크린은 다수의 터치 센싱 전극들 및 다수의 터치 구동 전극들과, 다수의 터치 센싱 전극들 및 다수의 터치 구동 전극들 사이에 배치되는 다수의 터치 라인을 구비한다. 이 경우, 터치 라인들에 의해, 터치 센싱 전극 및 터치 구동 전극 간의 이격거리가 멀어져 터치 센싱 전극 및 터치 구동 전극 사이에 형성되는 상호 커패시터의 용량값이 낮아지므로, 터치 성능이 저하되는 문제점이 있다. 또한, 상호 커패시터의 용량값이, 터치 센싱 전극 및 터치 구동 전극과, 사용자의 손가락 또는 펜 등의 포인터 사이에 형성되는 자체 커패시터(C_finger)의 용량값이 낮은 경우, 오동작이 발생된다.
상기 문제점을 해결하기 위한 것으로서, 본 발명은 터치 성능이 저하되는 것을 방지할 수 있는 터치 디스플레이 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 터치 디스플레이 장치는 발광 소자를 봉지하는 봉지 유닛 상에 배치되어 제1 상호 커패시터를 형성하는 터치 센싱 전극 및 터치 구동 전극과; 상기 기판의 비액티브 영역에서 대향하여 제2 상호 커패시터를 형성하는 제1 및 제2 보상 전극을 구비함으로써 전체 상호 커패시터의 용량값 증가로 인해 터치 성능이 저하되는 것을 방지할 수 있다.
본 발명은 액티브 영역에 배치되는 제1 상호 커패시터와 비액티브 영역에 배치되는 제2 상호 커패시터를 구비함으로써 전체 상호 커패시터(Cm)의 용량값이 증가되므로, 터치 성능이 저하되는 것을 방지할 수 있다.
또한, 본 발명은 제2 상호 커패시터의 용량값이 제1 상호 커패시터의 용량값보다 크다. 이에 따라, 전체 상호 커패시터(Cm)의 용량값에서 제1 상호 커패시터의 용량값이 미치는 영향이 적으므로 액티브 영역에 배치되는 터치 센싱 전극 및 터치 구동 전극의 위치별 제1 상호 커패시터의 용량값 편차를 방지할 수 있다.
또한, 본 발명은 전체 상호 커패시터(Cm)의 용량값이 자체 커패시터(C_finger)보다 용량이 높으므로 터치 센싱시 오동작을 방지할 수 있다.
뿐만 아니라, 본 발명의 제1 및 제2 보상 전극은 봉지 유닛이 형성되지 않은 비액티브 영역 또는 기판 이외의 주변 영역에 배치된다. 이에 따라, 본 발명은 제1 및 제2 보상 전극이 봉지 유닛보다 두께가 얇은 절연막을 사이에 두고 대향함으로써 제2 상호 커패시터의 용량값을 증가시킬 수 있으며, 두께가 두꺼운 봉지 유닛을 관통하는 컨택홀을 형성할 필요가 없으므로 제조 공정이 용이해진다.
도 1은 본 발명에 따른 터치 디스플레이 장치를 나타내는 평면도이다.
도 2는 도 1 에서 선"I-I'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 3은 도 1에서 A영역을 확대한 평면도이다.
도 4는 본 발명에 따른 터치 디스플레이 장치의 각 터치 센서의 전체 상호 커패시터의 용량값을 설명하기 위한 도면이다.
도 5는 도 1에서 B영역의 제1 실시 예를 확대한 평면도이다.
도 6은 도 5에서 선"Ⅱ1-Ⅱ1'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 7은 도 5에 도시된 제1 보상 전극의 다른 실시 예를 나타내는 평면도이다.
도 8은 도 5에서 선"Ⅱ2-Ⅱ2'"를 따라 절취한 터치 디스플레이 장치를 나타내는 단면도이다.
도 9는 도 1에서 B영역의 제2 실시 예를 확대한 평면도이다.
도 10은 도 9에서 선"Ⅲ1-Ⅲ1'"를 따라 절취한 터치 디스플레이 장치의 제1 실시 예를 나타내는 단면도이다.
도 11은 도 9에서 선"Ⅲ2-Ⅲ2'"를 따라 절취한 터치 디스플레이 장치의 제1 실시 예를 나타내는 단면도이다.
도 12는 도 9에서 선"Ⅲ1-Ⅲ1'"를 따라 절취한 터치 디스플레이 장치의 제2 실시 예를 나타내는 단면도이다.
도 13은 도 9에서 선"Ⅲ2-Ⅲ2'"를 따라 절취한 터치 디스플레이 장치의 제2 실시 예를 나타내는 단면도이다.
도 14는 도 1에서 B영역의 제3 실시 예를 확대한 평면도이다.
도 15는 도 14에서 선"Ⅳ1-Ⅳ1'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 16은 도 14에서 선"Ⅳ2-Ⅳ2'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 17은 도 1에 도시된 터치 패드의 다른 실시예를 나타내는 평면도이다.
도 18a 내지 도 18c는 도 1에 도시된 제2 상호 커패시터의 다른 실시예들을 나타내는 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 터치 디스플레이 장치를 나타내는 사시도이며, 도 2는 도 1에 도시된 터치 디스플레이 장치를 나타내는 단면도이다.
도 1및 도 2에 도시된 터치 디스플레이 장치는 터치 센싱 기능 및 디스플레이 기능을 수행한다. 즉, 터치 디스플레이 장치는 매트릭스 형태로 배열된 서브 화소들을 통해 영상을 표시하고, 다수개의 터치 전극들을 이용하여 터치 센싱 기능을 수행한다.
이를 위해, 터치 디스플레이 장치는 기판(101) 상에 매트릭스 형태로 배열된 다수의 서브 화소들과, 다수의 서브 화소들 상에 배치된 봉지 유닛(140)과, 봉지 유닛(140) 상에 배치된 터치 전극(Tx,Rx)을 구비한다.
기판(101)은 폴딩(folding) 또는 벤딩(bending)이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질 또는 유리 재질로 형성된다. 예를 들어, 기판(101)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 재질로 형성된다.
다수의 서브 화소들 각각은 도 1및 도 2에 도시된 바와 같이 다수의 박막 트랜지스터(130) 및 스토리지 커패시터(100)를 포함하는 화소 구동 회로와, 화소 구동 회로와 접속되는 발광 소자(120)를 구비한다.
화소 구동 회로에 포함되는 구동 박막 트랜지스터(130)는 그 구동 박막 트랜지스터(130)의 게이트 전극에 공급되는 데이터 신호에 응답하여 고전압 공급 라인으로부터 발광 소자(120)로 공급되는 전류를 제어함으로써 발광 소자(120)의 발광량을 조절하게 된다.
이러한 구동 박막트랜지스터(130)는 도 2에 도시된 바와 같이 버퍼층(112) 상에 배치되는 반도체층(134)과, 게이트 절연막(114)을 사이에 두고 반도체층(134)과 중첩되는 게이트 전극(132)과, 층간 절연막(114,116) 상에 형성되어 반도체층(134)과 접촉하는 소스 및 드레인 전극(136,138)을 구비한다. 여기서, 반도체층(134)은 비정질 반도체 물질, 다결정 반도체 물질 및 산화물 반도체 물질 중 적어도 어느 하나로 형성된다.
스토리지 캐패시터(100)는 제1 내지 제4 스토리지 전극(102,104,106,108) 중 적어도 2개의 스토리지 전극을 포함한다. 제1 스토리지 전극(102)은 버퍼층(112) 상에서 반도체층(134)과 동일 재질로 이루어진다. 제2 스토리지 전극(104)은 게이트 절연막(114) 상에서 게이트 전극(132)과 동일 재질인 게이트 금속층으로 이루어진다. 제3 스토리지 전극(106)은 하부 층간 절연막(116) 상에서 스토리지 금속층으로 이루어진다. 제4 스토리지 전극(108)은 상부 층간 절연막(118) 상에서 소스 및 드레인 전극(136,138)과 동일 재질인 소스 및 드레인 금속층으로 이루어진다.
발광 소자(120)는 애노드 전극(122)과, 애노드 전극(122) 상에 형성되는 적어도 하나의 발광 스택(124)과, 발광 스택(124) 위에 형성된 캐소드 전극(126)을 구비한다.
애노드 전극(122)은 층간 절연막(114,116) 및 화소 평탄화층(166)을 관통하는 화소 컨택홀을 통해 노출된 구동 박막트랜지스터(130)의 드레인 전극(138)과 전기적으로 접속된다.
적어도 하나의 발광 스택(124)은 뱅크(128)에 의해 마련된 발광 영역의 애노드 전극(122) 상에 형성된다. 적어도 하나의 발광 스택(124)은 애노드 전극(122) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다. 이외에도 발광 스택(124)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 유기 발광층은 청색광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 유기 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색광이 생성된다. 이 발광 스택(124)에서 생성된 백색광은 발광 스택(124) 상부 또는 하부에 위치하는 컬러 필터에 입사되므로 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 스택(124)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색 서브 화소의 발광 스택(124)은 적색광을, 녹색 서브 화소의 발광 스택(124)은 녹색광을, 청색 서브 화소의 발광 스택(124)은 청색광을 생성할 수도 있다.
캐소드 전극(126)은 발광 스택(124)을 사이에 두고 애노드 전극(122)과 대향하도록 형성된다. 이 캐소드 전극(126)은 제1 및 제2 보조 전극(162,164)을 통해 저전압(VSS) 공급 라인과 접속된다. 제1 보조 전극(162)은 소스 및 드레인 전극(136,138)과 동일 재질로 형성되며 상부 층간 절연막(118) 상에 배치된다. 이 제1 보조 전극(162)은 상부 층간 절연막(118) 상에서 다수의 댐(110) 중 적어도 하나와 중첩되도록 배치된다.
제2 보조 전극(164)은 애노드 전극(132)과 동일 재질로 형성되며 화소 평탄화층(166) 상에 배치된다. 이 제2 보조 전극(164)은 최외곽에 배치되는 화소 평탄화층(166)과 제2 댐(1102)의 제1 서브댐층(110a) 사이로 노출된 제1 보조 전극(162)과 접속된다. 이 경우, 제2 보조 전극(164)은 최외곽에 배치되는 화소 평탄화층(166)의 상부면, 측면, 제1 보조 전극(162)의 상부면, 제2 댐(1102)의 제1 서브댐층(110a)의 측면을 경유하도록 형성된다. 또한, 뱅크들(128) 사이로 노출된 제2 보조 전극(164)은 화소 평탄화층(166) 상에서 캐소드 전극(126)과 접속된다.
봉지 유닛(140)은 외부의 수분이나 산소에 취약한 발광 소자(120)로 외부의 수분이나 산소가 침투되는 것을 차단한다. 이를 위해, 봉지 유닛(140)은 적어도 1층의 무기 봉지층(142)과, 적어도 1층의 유기 봉지층(144)을 구비한다. 본 발명에서는 제1 무기 봉지층(142), 유기 봉지층(144) 및 제2 무기 봉지층(146)이 순차적으로 적층된 봉지 유닛(140)의 구조를 예로 들어 설명하기로 한다.
제1 무기 봉지층(142)은 캐소드 전극(126)이 형성된 기판(101) 상에 형성된다. 제2 무기 봉지층(146)은 유기 봉지층(144)이 형성된 기판(101) 상에 형성되며, 제1 무기 봉지층(142)과 함께 유기 봉지층(144)의 상부면, 하부면 및 측면을 둘러싸도록 형성된다.
이러한 제1 및 제2 무기 봉지층(142,146)은 외부의 수분이나 산소가 발광 스택(124)으로 침투하는 것을 최소화하거나 차단한다. 이 제1 및 제2 무기 봉지층(142,146)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3)과 같은 저온 증착이 가능한 무기 절연 재질로 형성된다. 이에 따라, 제1 및 제2 무기 봉지층(142,146)은 저온 분위기에서 증착되므로, 제1 및 제2 무기 봉지층(142,146)의 증착 공정시 고온 분위기에 취약한 발광 스택(124)이 손상되는 것을 방지할 수 있다.
유기 봉지층(144)은 유기 발광 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 평탄화 성능을 강화한다. 이 유기 봉지층(144)은 제1 무기 봉지층(142)이 형성된 기판(101) 상에 PCL, 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌 또는 실리콘옥시카본(SiOC)과 같은 비감광성 유기 절연 재질 또는 포토아크릴과 같은 감광성 유기 절연 재질로 형성된다. 이러한 유기 봉지층(144)은 비액티브 영역을 제외한 액티브 영역에 배치된다. 이를 위해, 적어도 하나의 댐(110)은 유기 봉지층(144)이 비액티브 영역(NA)으로 확산되는 것을 차단하도록 배치된다. 적어도 하나의 댐(110)은 화소 평탄화층(166), 뱅크(128) 및 스페이서(도시하지 않음) 중 적어도 어느 하나와 동일 재질로 형성된다. 예를 들어, 댐(110)이 3개인 경우, 액티브 영역(AA)과 가장 인접한 제1 댐(1101)은 뱅크(128)와 동일 재질인 제2 서브댐(110b)과, 스페이서와 동일 재질인 제3 서브댐(110c)이 순차적으로 적층되어 형성된다. 액티브 영역(AA)과 가장 먼 제3 댐(1103)은 화소 평탄화층(166)과 동일 재질인 제1 서브댐(110a)과, 뱅크(128)와 동일 재질인 제2 서브댐(110b)이 순차적으로 적층되어 형성된다. 제1 및 제3 댐(1101,1103) 사이에 배치되는 제2 댐(1102)은 화소 평탄화층(166)과 동일 재질인 제1 서브댐(110a)과, 뱅크(128)와 동일 재질인 제2 서브댐(110b)과, 스페이서와 동일 재질인 제3 서브댐(110c)이 순차적으로 적층되어 형성된다. 한편, 액티브 영역(AA)과 가장 인접한 제1 댐(1101)의 적어도 일부 상에 유기 봉지층(144)이 배치되므로, 유기 봉지층(144)은 화소 평탄화층(166) 및 뱅크(128) 각각과, 댐(110) 사이의 단차를 보상하게 된다. 또한, 제1 내지 제3 댐(1101,1102,1103) 중 높이가 가장 낮은 제1 댐(1101)없이, 제2 및 제3 댐(1102,1103)만으로 유기 봉지층(144)의 형성 영역을 한정할 수도 있다.
이와 같은, 봉지 유닛(140) 상부에는 다수의 터치 구동 전극들(Tx)과 다수의 터치 센싱 전극들(Rx), 터치 구동 라인(TL) 및 터치 센싱 라인(RL)이 배치된다. 터치 구동 전극(Tx), 터치 구동 라인(TL), 터치 센싱 전극(Rx) 및 터치 센싱 라인(RL)은 터치 절연막의 구비없이 싱글 레이어(Single Layer)로 배치된다. 이에 따라, 터치 구동 전극(Tx), 터치 구동 라인(TL), 터치 센싱 전극(Rx) 및 터치 센싱 라인(RL)은 1회의 마스크 공정을 통해 형성할 수 있어 공정이 단순화되며, 터치 구동 전극(Tx), 터치 구동 라인(TL), 터치 센싱 전극(Rx) 및 터치 센싱 라인(RL)을 가지는 터치 디스플레이 장치를 박형화할 수 있다.
이러한 다수의 터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx)을 이용한 상호-캐패시턴스(Mutual-capacitance) 기반의 터치 센싱 방식으로 사용자의 터치를 센싱한다. 즉, 터치 구동 전극들(Tx)에 터치 검출을 위한 터치 구동 신호가 공급될 때, 사용자의 터치 유무에 따라 터치 구동 전극(Tx) 및 터치 센싱 전극(Rx) 사이의 캐패시턴스가 변화게 되며, 캐패시턴스의 변화는 터치 센싱 전극(Rx)으로부터 터치 구동 회로로 전송되는 감지 신호들을 이용하여, 터치 유무 및/또는 터치 좌표 등을 판단한다.
이 다수의 터치 구동 전극들(Tx)과 다수의 터치 센싱 전극들(Rx) 각각은 사용자의 터치 면적을 고려하여 다수개의 서브 화소와 대응되는 크기로 형성된다. 예를 들어, 1개의 터치 구동 전극들(Tx)은 1개의 서브 화소보다 수배에서 수백 배의 크기를 가진다.
터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx)은 Ta, Ti, Cu, Mo와 같은 내식성 및 내산성이 강하고 전도성이 좋은 터치 금속층을 이용하여 단층 또는 다층 구조로 형성된다. 예를 들어, 불투명한 터치 금속층을 이용하는 터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx)은 도 3에 도시된 바와 같이 각 서브 화소(SP)의 발광 영역과 비중첩되고 뱅크(128)와 중첩되는 메쉬 형태로 형성되므로 터치 전극(150)에 의해 개구율 및 투과율이 저하되는 것을 방지할 수 있다. 이러한 메쉬 형태의 터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx)은 투명 도전막보다 전도성이 좋아 저저항 전극으로 형성할 수 있다. 이에 따라, 터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx) 자체의 저항과 커패시턴스 감소되어 RC 지연이 감소되어 터치 감도를 향상시킬 수 있다.
다수의 터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx) 각각은 일방향으로 배열되는 적어도 2개의 전극을 구비한다. 본 발명에서는 다수의 터치 구동 전극들(Tx) 및 터치 센싱 전극들(Rx) 각각이 4개씩 구비되는 구조를 예로 들어 설명하기로 한다.
터치 센싱 전극들(Rx) 각각은 4개의 터치 구동 전극들(Tx)과 대응되도록 배치된다. 예를 들어, 제1 터치 센싱 전극(Rx1)은 제1 내지 제4 터치 구동 전극(Tx1,Tx2,Tx3,Tx4)과 대응되도록 배치된다. 이를 위해, 제1 내지 제4 터치 센싱 전극(Rx1,Rx2,Rx3,Rx4) 각각의 길이는 제1 내지 제4 터치 구동 전극(Tx1,Tx2,Tx3,Tx4) 각각의 길이보다 길게 형성된다.
다수의 터치 구동 전극들(Tx) 각각은 터치 구동 라인(TL) 각각과 전기적으로 연결되며, 다수의 터치 센싱 전극들(Rx) 각각은 터치 센싱 라인(RL) 각각과 전기적으로 연결된다.
터치 구동 라인(TL) 및 터치 센싱 라인(RL)을 포함하는 터치 라인(152)은 뱅크(128)와 중첩되도록 배치됨으로써, 터치 라인들(152)에 의해 개구율이 손상되는 것을 방지할 수 있다. 또한, 터치 라인들(152)은 봉지 유닛(140)의 최상층인 제2 무기 봉지층(146)의 상부면 및 측면 상에 배치된다. 이에 따라, 터치 라인들(152)을 통해 외부의 산소나 수분이 침투하더라도 봉지 유닛(140)을 통해 산소나 수분이 차단됨으로써 산소나 수분으로부터 발광 스택(124)을 보호할 수 있다. 예를 들어, 터치 라인들(152)은 제2 무기 봉지층(146) 상에 배치되는 터치 버퍼막(148) 상에 터치 버퍼막(148)과 접촉하도록 배치되거나, 별도의 터치 버퍼막없이 제2 무기 봉지층(146) 상에 제2 무기 봉지층(146)과 접촉하도록 배치될 수도 있다.
터치 라인들(152) 각각은 패드 영역(PA)에 배치되는 터치 패드(170)와 전기적으로 접속된다. 터치 패드(170)는 터치 보호막(168)에 의해 노출되도록 형성됨으로써 터치 구동 회로(도시하지 않음)가 실장된 신호 전송 필름과 접속된다. 여기서, 터치 보호막(168)은 터치 전극(150)을 덮도록 형성되어 터치 전극(150)이 외부의 수분 등에 의해 부식되는 것을 방지한다. 이러한 터치 보호막(168)은 에폭시 또는 아크릴과 같은 유기 절연 재질로 박막 또는 필름 형태로 형성되거나, SiNx 또는 SiOx와 같은 무기 절연 재질로 형성된다.
한편, 본 발명의 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx)은 도 1에 도시된 바와 같이 터치 라인들(RL,TL)을 사이에 두고 대향한다. 이에 따라, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx)은 수직 방향으로 중첩되지 못하므로 수평 방향의 제1 상호 커패시터(Ca)의 용량값이 낮게 형성된다. 특히, 수평 방향의 제1 상호 커패시터(Ca)은 터치 전극(Tx,Rx)과, 사용자의 손가락 또는 펜 등의 포인터 사이에 형성되는 자체 커패시터(C_finger)보다 용량값이 낮아 터치 센싱시 오동작이 발생된다.
또한, 터치 센싱 전극(Rx)의 위치에 따라서, 상호 커패시터의 용량값이 달라진다. 도 4에 도시된 바와 같이 제2 터치 센싱 전극(Rx2)과 전기적으로 접속되는 제2 터치 센싱 라인(RL2)과, 제1 터치 구동 전극(Tx1)과 전기적으로 접속된 제1 터치 구동 라인(TL1)이 서로 대면하는 영역은 제4 터치 센싱 전극(Rx4)과 전기적으로 접속된 제4 터치 센싱 라인(RL4)과, 제1 터치 구동 전극(Tx1)과 전기적으로 접속된 제1 터치 구동 라인(TL1)이 대면하는 영역보다 많다. 이 경우, 제2 터치 센싱 라인(RL2)과 제1 터치 구동 라인(TL1) 사이에는 다수개의 제1 상호 커패시터(Ca)가 형성되는 반면에, 제4 터치 센싱 라인(RL4)과, 제1 터치 구동 라인(TL1) 사이에는 1개의 상호 커패시터(Ca)가 형성된다. 이에 따라, 본 발명에서는 전체 상호 커패시터(Cm)의 용량값을 증가시키고 터치 센싱 전극(Rx)의 위치에 따른 제1 상호 커패시터(Ca)의 용량값의 편차를 보상하기 위한 제2 상호 커패시터(Cb)를 포함하는 보상 회로를 구비한다.
도 5 및 도 6은 본 발명의 제1 실시 예에 따른 터치 디스플레이 장치의 제2 상호 커패시터가 배치된 비액티브 영역을 나타내는 평면도 및 단면도이다.
도 5 및 도 6에 도시된 바와 같이 비액티브 영역(NA)에는 터치 센싱 라인(RL), 터치 구동 라인(TL), 연결 라인(182), 터치 패드(170) 및 제2 상호 커패시터(Cb)가 배치된다.
터치 센싱 라인(RL) 및 터치 구동 라인(TL)을 포함하는 터치 라인(152)은 제1 링크 영역(LA1), 벤딩 영역(BA) 및 제2 링크 영역(LA2)을 포함하는 비액티브 영역(NA)에 배치된다.
제1 링크 영역(LA1)은 액티브 영역(AA)과 벤딩 영역(BA) 사이에 배치된다.
제2 링크 영역(LA2)는 벤딩 영역(BA)과 패드 영역(PA) 사이에 배치된다. 이 제2 링크 영역(LA2)에는 점등 검사용 트랜지스터들이 배치된다.
벤딩 영역(BA)은 기판(101)을 구부리거나 접을 수 있는 영역으로서, 표시 기능을 하지 않는 비액티브 영역(NA)을 액티브 영역(AA)의 배면으로 위치시키기 위해 벤딩되는 영역에 해당한다. 이러한 벤딩 영역(BA)에 의해, 표시 장치의 전체 화면에서 액티브 영역(AA)이 차지하는 면적이 최대화되고 비액티브 영역(NA)에 해당하는 면적이 최소화된다. 벤딩 영역(BA)은 비액티브 영역(NA)의 상하좌우측 중 적어도 한측 내에 배치될 수도 있다.
벤딩 영역(BA)에 배치되는 터치 라인(152)을 포함하는 신호 라인은 지그재그 형태로 배치되거나, 중심이 빈 다수개의 다각형 구조, 원형 구조 또는 이들의 혼합 구조가 서로 연결되어 일렬로 배치된다. 이에 따라, 벤딩 영역(BA)의 곡률로 인한 외력에도 터치 라인(152)을 포함하는 신호 라인의 손상을 최소화할 수 있다. 또한, 벤딩 영역(BA)에는 도 6에 도시된 바와 같이 크랙 방지층(168) 배치된다.
크랙 방지층(148)은 베젤 영역(BA)을 가로지르는 신호 라인을 덮도록 배치된다. 예를 들어, 크랙 방지층(148)은 상부 층간 절연막(118) 상의 베젤 영역(BA)에 배치되는 제2 터치 라인(152b) 상에 배치된다. 이 크랙 방지층(148)은 무기막보다 변형률이 크며 내충격성이 강한 유기막 재질로 이루어진다. 예를 들어, 크랙 방지층(148)은 화소 평탄화층(166) 및 뱅크(128) 중 적어도 어느 하나와 함께 형성되므로, 크랙 방지층(148)은 화소 평탄화층(166) 및 뱅크(128) 중 적어도 어느 하나와 동일 재질로 동일 평면 상에 배치된다. 이 유기막 재질로 이루어진 크랙 방지층(148)은 무기막 재질 보다 변형률이 높아 기판(101)이 벤딩되면서 발생되는 벤딩 스트레스를 완화시킨다. 이에 따라, 크랙 방지층(148)은 벤딩 영역(BA)에 크랙이 발생되는 것을 방지할 수 있어 액티브 영역(AA)으로 크랙이 전파되는 것을 차단할 수 있다.
이와 같은 벤딩 영역(BA), 제1 및 제2 링크 영역(LA1,LA2)에 배치되는 터치 센싱 라인(RL) 및 터치 구동 라인(TL)을 포함하는 터치 라인(152) 각각은 제1 내지 제3 터치 라인(152a,152b,152c)을 구비한다. 제1 터치 라인(152a)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각으로부터 신장되어 액티브 영역(AA) 및 제1 링크 영역(LA1)에 배치된다. 이러한 제1 터치 라인(152a)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일한 재질을 이용하여 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일 마스크 공정으로 형성된다. 이 제1 터치 라인(152a)은 Al, Ta, Ti, Cu, Mo와 같은 내식성 및 내산성이 강하고 전도성이 좋은 터치 금속층을 이용하여 단층 또는 다층 구조로 형성된다. 예를 들어, 제1 터치 라인(152a)은 Ti/Al/Ti로 형성된다.
제2 터치 라인(152b)은 크랙 방지층(148)을 관통하는 제1 터치 컨택홀(156a)을 통해 노출된 제1 터치 라인(152a)과 전기적으로 접속된다. 이러한 제2 터치 라인(152b)은 벤딩 영역(BA)에 배치되며, 소스 및 드레인 전극(136,138)과 동일한 재질을 이용하여 소스 및 드레인 전극(136,138)과 동일 마스크 공정으로 형성된다. 특히, 제2 터치 라인(152b)의 전체 길이는 도 3에 도시된 바와 같이 제1 및 제3 터치 라인(152a,152c)보다 길게 형성되므로 제2 터치 라인(152b)은 제1 및 제3 터치 라인(152a,152c)보다 저저항 금속으로 형성된다.
제3 터치 라인(152c)은 크랙 방지층(148)을 관통하는 제2 터치 컨택홀(156b)을 통해 노출된 제2 터치 라인(152b)과 전기적으로 접속된다. 이 제3 터치 라인(152c)은 제2 링크 영역(LA2)에 배치된다. 이러한 제3 터치 라인(152c)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일한 재질을 이용하여 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일 마스크 공정으로 형성된다.
이러한 제1 내지 제3 터치 라인(152a,152b,152c)을 포함하는 터치 라인(152)은 패드 영역(PA)에 배치되는 터치 패드(170)와 전기적으로 접속된다. 터치 패드(170)는 제1 및 제2 터치 패드 전극(172,174)을 구비한다.
제1 터치 패드 전극(172)은 제2 터치 라인(152b)과 동일 재질로 상부 층간 절연막(118) 상에 배치된다.
제2 터치 패드 전극(174)은 제3 터치 라인(152c)으로부터 신장되므로, 제3 터치 라인(152c)과 동일 재질로 제1 터치 패드 전극(172) 상에 배치된다. 이 제2 터치 패드 전극(174)은 별도의 컨택홀 없이 제1 터치 패드 전극(172)과 전기적으로 접속된다.
이러한 터치 패드(170)가 배치되는 패드 영역(PA) 및 벤딩 영역(BA) 사이의 제2 링크 영역(LA2)에는 연결 라인(182) 및 제2 상호 커패시터(Cb)가 배치된다.
연결 라인(182)은 제1 방향으로 신장되는 터치 구동 라인들(TL) 및 터치 센싱 라인들(RL)과 교차하도록 제2 방향으로 신장된다.
이러한 연결 라인(182)은 액티브 영역(AA)에서 일렬로 배치되는 터치 센싱 전극(Rx)의 개수와 동일한 개수로 형성되어 터치 센싱 라인들(RL)을 연결한다. 예를 들어, 도 1에 도시된 바와 같이 터치 센싱 전극이 일렬로 4개 배치되는 경우, 연결라인(182)은 4개가 필요하다. 제1 연결 라인(182a)은 제2 내지 제4 터치 센싱 라인(RL2,RL3,RL4)과 터치 구동 라인들(TL1,TL2,TL3,TL4)을 사이에 두고 이격되게 배치되는 제1 터치 센싱 라인들(RL1)을 연결한다. 제2 연결 라인(182b)은 제1, 제3 및 제4 터치 센싱 라인(RL1,RL3,RL4)과 터치 구동 라인들(TL1,TL2,TL3,TL4)을 사이에 두고 이격되게 배치되는 제2 터치 센싱 라인들(RL2)을 연결한다. 제3 연결 라인(182c)은 제1, 제2 및 제4 터치 센싱 라인(RL1,RL2,RL4)과 터치 구동 라인들(TL1,TL2,TL3,TL4)을 사이에 두고 이격되게 배치되는 제3 터치 센싱 라인들(RL3)을 연결한다. 제4 연결 라인(182d)은 제1 내지 제3 터치 센싱 라인(RL1,RL2,RL3)과 터치 구동 라인들(TL1,TL2,TL3,TL4)을 사이에 두고 이격되게 배치되는 제4 터치 센싱 라인들(RL4)을 연결한다.
이 때, 연결 라인(182)은 터치 구동 라인들(TL)과 절연되도록 터치 구동 라인들과 다른 평면 상에 배치된다. 제2 링크 영역(LA2)에 배치되는 터치 구동 라인들(TL)의 제3 터치 라인(152c)은 크랙 방지층(148) 상에서 터치 금속층으로 이루어지므로, 연결 라인(182)은 크랙 방지층(148) 하부에 배치되는 기판(101), 버퍼층(112), 게이트 절연막(114), 하부 층간 절연막(116) 및 상부 층간 절연막(118) 중 어느 하나 상에 배치된다. 예를 들어, 연결 라인(182)은 상부 층간 절연막(118) 상에 배치되며 소스 및 드레인 전극(136,138)과 동일 재질로 이루어진다. 이 경우, 연결 라인(182)은 크랙 방지층(148)을 관통하는 연결 컨택홀(184)을 통해 제2 링크 영역(LA2)에 배치되는 터치 센싱 라인(RL)의 제3 터치 라인(152c)와 전기적으로 접속된다.
제2 상호 커패시터(Cb)는 제2 링크 영역(LA2)에 배치되는 제1 및 제2 보상 전극(180,190)이 수직 방향으로 대향함으로써 형성된다.
제1 보상 전극(180)은 터치 센싱 라인들(RL)을 연결하는 연결 라인(182)으로부터 돌출되어 형성되므로, 제1 보상 전극(180)의 폭은 터치 센싱 라인들(RL)보다 넓게 형성된다.
제1 보상 전극(180)은 도 5에 도시된 바와 같이 요철 형태로 형성되거나, 도 7에 도시된 바와 같이 사각형 형태로 형성된다.
도 5에 도시된 요철 형태의 제1 보상 전극(180)은 제2 보상 전극(190)과 중첩되는 영역에서 넓은 선폭으로 형성되고 제2 보상 전극(190)과 비중첩되는 영역에서 좁은 선폭으로 형성된다. 예를 들어, 제1 보상 전극(180)은 제2 보상 전극(190)과 비중첩되는 영역에서 연결 라인(182) 선폭 이하의 선폭으로 형성되고, 제2 보상 전극(190)과 중첩되는 영역에서 연결 라인(182)보다 넓은 선폭으로 형성된다. 이러한 제1 보상 전극(180)은 제2 보상 전극(190)과 비중첩되는 영역에서 좁은 선폭으로 형성되므로, 발광 소자(120)와 전기적으로 접속되는 표시 신호 라인(도시하지 않음)과의 중첩을 최소화할 수 있어 기생 커패시터의 발생을 최소화할 수 있다.
도 7에 도시된 사각 형태의 제1 보상 전극(190)은 제2 보상 전극(190)과 중첩되는 영역과 제2 보상 전극(190)과 비중첩되는 영역에서 동일한 선폭으로 형성된다. 예를 들어, 제1 보상 전극(180)은 연결 라인(182)보다 넓은 선폭으로 형성된다. 이에 따라, 제2 보상 전극(190)과 비중첩되는 영역에서 제1 보상 전극(180)이 단선되는 것을 방지할 수 있다.
제2 보상 전극(190)은 제1 보상 전극(180)과의 중첩영역에서 터치 구동 라인들(TL) 각각으로부터 돌출되어 형성되므로, 제2 보상 전극(190)의 선폭은 터치 구동 라인들(TL)보다 넓게 형성된다.
제1 및 제2 보상 전극(180,190)은 도 8에 도시된 바와 같이 유기막인 크랙 방지층(148)을 사이에 두고 중첩됨으로써 제2 상호 커패시터(Cb)를 형성한다. 이 때, 제1 보상 전극(180)은 연결 라인(182)과 동일 재질인 소스 및 드레인 금속층으로 상부 층간 절연막(118) 상에 배치되며, 제2 보상 전극(190)은 터치 전극(Tx,Rx)과 동일 재질인 터치 금속층으로 크랙 방지층(148) 상에 배치된다.
이러한 제1 및 제2 보상 전극(180,190)을 포함하는 제2 상호 커패시터(Cb)의 용량값은 액티브 영역에 형성되는 제1 상호 커패시터(Ca)의 용량값보다 크게 형성된다. 이를 위해, 크랙 방지층(148)을 사이에 두고 수직 방향으로 대면하는 제1 및 제2 보상 전극(180,190)의 이격거리는 액티브 영역(AA)에서 수평 방향으로 대면하는 터치 센싱 라인(RL) 및 터치 구동 라인(TL) 간의 이격거리보다 가깝게 형성된다. 또는, 크랙 방지층(148)을 사이에 두고 수직 방향으로 대면하는 제1 및 제2 보상 전극(180,190)의 중첩면적을 넓게 형성한다.
이에 따라, 제1 및 제2 보상 전극(180,190)을 포함하는 제2 상호 커패시터(Cb)의 용량값은 액티브 영역(AA)에 형성되는 제1 상호 커패시터(Ca)의 용량값보다 크게 형성된다. 이러한 제2 상호 커패시터(Cb)는 제1 상호 커패시터(Ca)와 병렬로 연결됨으로써 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 제1 및 제2 상호 커패시터(Ca,Cb)의 용량값의 합과 동일해진다. 이 때, 제2 상호 커패시터(Cb)의 용량값은 제1 상호 커패시터(Ca)의 용량값보다 수배 정도 크므로, 전체 상호 커패시터(Cm)의 용량값에서 제1 상호 커패시터(Ca)의 용량값이 미치는 영향은 상대적으로 적다. 이에 따라, 다수의 터치 센싱 전극(Rx) 중 어느 하나와 다수의 터치 구동 전극(Tx) 중 어느 하나 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 유사해지므로, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx)의 위치별 상호 커패시터(Cm)의 용량값 편차를 방지할 수 있다. 또한, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 자체 커패시터(C_finger)보다 용량이 높으므로 터치 센싱시 오동작을 방지할 수 있다.
또한, 본 발명의 제1 및 제2 보상 전극(180,190)은 봉지 유닛(140)이 형성되지 않은 비액티브 영역(NA)에 배치된다. 이에 따라, 본 발명은 액티브 영역에 배치되는 봉지 유닛(140)보다 두께가 얇은 크랙 방지층(148)을 사이에 두고 제1 및 제2 보상 전극(180,190)이 대향함으로써 제2 상호 커패시터(Ca)의 용량값을 증가시킬 수 있다. 또한, 제1 및 제2 보상 전극(180,190) 중 어느 하나와 터치 라인(152)을 연결하기 위해, 두께가 두꺼운 봉지 유닛(140)을 관통하는 컨택홀을 형성할 필요가 없으므로 제조 공정이 용이해진다.
뿐만 아니라, 본 발명의 제1 및 제2 보상 전극(180,190) 각각은 기판(101) 상에 배치되는 신호 라인 또는 전극과 동일 마스크 공정으로 신호 라인 또는 전극과 함께 형성되므로 면적 및 비용 증가 없이 기판(101) 상에 형성할 수 있다.
한편, 도 6 및 도 8에 도시된 바와 같이, 제1 및 제3 터치 라인(152a,152c), 제2 보상 전극(190), 제2 터치 패드 전극(174) 각각과, 크랙 방지층(148) 사이에는 접착 강화층(198)이 배치된다. 접착 강화층(198)은 제1 및 제3 터치 라인(152a,152c), 제2 보상 전극(190), 제2 터치 패드 전극(174) 각각에 포함된 터치 금속층(예를 들어, Ti)과, 크랙 방지층(148)에 포함된 유기막 각각과 접착력이 좋은 인듐을 포함하도록 형성된다. 예를 들어, 접착 강화층(198)은 ITO, IZO 또는 IGZO 계열을 포함하는 애노드 전극(122)과 동일 재질로, 애노드 전극(122)과 동일한 마스크 공정으로 형성된다. 이 경우, 접착 강화층(198)은 제1 및 제3 터치 라인(152a,152c), 제2 보상 전극(190), 제2 터치 패드 전극(174) 각각과의 계면 접착력이 좋을 뿐만 아니라, 크랙 방지층(148)과의 계면 접착력도 좋다. 이에 따라, 제조 공정의 최종 공정인 터치 보호막(168) 형성을 위한 다수의 제조 공정시 발생되는 충격에도 제1 및 제3 터치 라인(152a,152c), 제2 보상 전극(190), 제2 터치 패드 전극(174) 각각이 크랙 방지층(148) 상에서 들뜨는 박막 들뜸을 방지할 수 있다. 한편, 제1 및 제3 터치 라인(152a,152c), 제2 보상 전극(190), 제2 터치 패드 전극(174) 각각과, 터치 보호막(168) 사이에도 접착 강화층(198)이 배치될 수도 있다.
이와 같이, 본 발명에서는 접착 강화층(198)을 구비함으로써, 크랙 방지층(148) 상에 배치되는 제1 및 제3 터치 라인(152a,152c), 제2 보상 전극(190), 제2 터치 패드 전극(174) 각각이 들뜨는 불량을 방지할 수 있어 제품 수율을 향상시킬 수 있다.
도 9 및 도 10는 본 발명의 제2 실시 예에 따른 터치 디스플레이 장치의 제2 상호 커패시터가 배치된 비액티브 영역을 나타내는 평면도 및 단면도이다.
도 9 및 도 10에 도시된 터치 디스플레이 장치는 도 5 및 도 6에 도시된 터치 디스플레이 장치와 대비하여 터치 센싱 라인(RL) 및 터치 구동 라인(TL) 각각이 벤딩 영역(BA) 및 제2 링크 영역(LA2)에서 동일 재질로 동일 평면 상에 배치되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
터치 센싱 라인(RL) 및 터치 구동 라인(TL)을 포함하는 터치 라인(152) 각각은 제1 링크 영역(LA1)에서 제1 터치 라인(152a)으로 형성되고, 벤딩 영역(BA) 및 제2 링크 영역(LA2)에서 제2 터치 라인(152b)으로 형성된다.
제1 터치 라인(152a)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각으로부터 신장되어 액티브 영역(AA) 및 제1 링크 영역(LA1)에 배치된다. 이러한 제1 터치 라인(152a)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일한 재질을 이용하여 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일 마스크 공정으로 형성된다. 이 제1 터치 라인(152a)은 Al, Ta, Ti, Cu, Mo와 같은 내식성 및 내산성이 강하고 전도성이 좋은 터치 금속층을 이용하여 단층 또는 다층 구조로 형성된다.
제2 터치 라인(152b)은 크랙 방지층(148)을 관통하는 터치 컨택홀(156)을 통해 노출된 제1 터치 라인(152a)과 전기적으로 접속된다. 이러한 제2 터치 라인(152b)은 벤딩 영역(BA) 및 제2 링크 영역(LA2)에 배치되며, 소스 및 드레인 전극(136,138)과 동일한 재질을 이용하여 소스 및 드레인 전극(136,138)과 동일 마스크 공정으로 형성된다.
이러한 제1 및 제2 터치 라인(152a,152b)을 포함하는 터치 라인(152)은 패드 영역(PA)에 배치되는 터치 패드(170)와 전기적으로 접속된다.
이러한 터치 패드가 배치되는 패드 영역(PA) 및 벤딩 영역(BA) 사이의 제2 링크 영역(LA2)에는 연결 라인(182) 및 보상 커패시터(Ca)가 배치된다.
연결 라인(182)은 터치 구동 라인들(TL)과 절연되도록 터치 구동 라인들(TL)의 제2 터치 라인(152b)와 다른 평면 상에 배치된다.
제2 링크 영역(LA2)에 배치되는 터치 구동 라인들(TL)의 제2 터치 라인(152b)은 상부 층간 절연막(118) 상에서 소스 및 드레인 금속층으로 이루어진다. 이 경우, 연결 라인(182)은 도 10 및 도 12에 도시된 바와 같이 상부 층간 절연막(118) 하부에 배치되는 기판(101), 버퍼층(112), 게이트 절연막(114) 및 하부 층간 절연막(116) 중 어느 하나 또는 상부 층간 절연막(118) 상에 배치되는 크랙 방지층(148) 상에 배치된다.
예를 들어, 도 10에 도시된 연결 라인(182)은 게이트 절연막(114) 상에 배치되며 게이트 전극(132)과 동일 재질로 이루어진다. 이 경우, 연결 라인(182)은 하부 층간 절연막(116) 및 상부 층간 절연막(118)을 관통하는 연결 컨택홀(184)을 통해 제2 링크 영역(LA2)에 배치되는 터치 센싱 라인(RL)의 제2 터치 라인(152b)과 전기적으로 접속된다. 이러한 연결 라인(182)으로부터 돌출된 제1 보상 전극(180)은 도 11에 도시된 바와 같이 하부 층간 절연막(116) 및 상부 층간 절연막(118)을 사이에 두고 제2 보상 전극(190)과 중첩되게 형성되므로, 제2 상호 커패시터(Cb)가 형성된다. 이 때, 제1 보상 전극(180)은 연결 라인(182)과 동일 재질인 게이트 금속층으로 게이트 절연막(114) 상에 배치되며, 제2 보상 전극(190)은 소스 및 드레인 전극(136,138)과 동일 재질인 소스 및 드레인 금속층으로 상부 층간 절연막(118) 상에 배치된다.
도 12에 도시된 연결 라인(182)은 도 12에 도시된 바와 같이 하부 층간 절연막(116) 상에 배치되며 제3 스토리지 전극(106)과 동일 재질로 이루어진다. 이 경우, 연결 라인(182)은 상부 층간 절연막(118)을 관통하는 연결 컨택홀(184)을 통해 제2 링크 영역(LA2)에 배치되는 터치 센싱 라인(RL)의 제2 터치 라인(152b)과 전기적으로 접속된다. 이러한 연결 라인(182)으로부터 돌출된 제1 보상 전극(180)은 도 13에 도시된 바와 같이 상부 층간 절연막(118)을 사이에 두고 제2 보상 전극(190)과 중첩되게 형성되므로, 제2 상호 커패시터(Cb)가 형성된다. 이 때, 제1 보상 전극(180)은 제3 스토리지 전극(106)과 동일 재질인 스토리지 금속층으로 하부 층간 절연막(116) 상에 배치되며, 제2 보상 전극(190)은 소스 및 드레인 전극(136,138)과 동일 재질인 소스 및 드레인 금속층으로 상부 층간 절연막(118) 상에 배치된다.
이와 같이, 도 11 및 도 13에 도시된 제1 및 제2 보상 전극(180,190)으로 이루어진 제2 상호 커패시터(Cb)의 용량값은 액티브 영역(AA)에 형성되는 제1 상호 커패시터(Ca)의 용량값보다 크게 형성된다. 이러한 제2 상호 커패시터(Cb)는 제1 상호 커패시터(Ca)와 병렬로 연결됨으로써 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 제1 및 제2 상호 커패시터(Ca,Cb)의 용량값의 합과 동일해진다. 이 때, 제2 상호 커패시터(Cb)의 용량값은 제1 상호 커패시터(Ca)의 용량값보다 수배 정도 크므로, 전체 상호 커패시터(Cm)의 용량값에서 제1 상호 커패시터(Ca)의 용량값이 미치는 영향은 상대적으로 적다. 이에 따라, 다수의 터치 센싱 전극(Rx) 중 어느 하나와, 다수의 터치 구동 전극(Tx) 중 어느 하나 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 유사해지므로, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx)의 위치별 상호 커패시터(Cm)의 용량값 편차를 방지할 수 있다.
또한, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 자체 커패시터(C_finger)보다 용량이 높으므로 터치 센싱시 오동작을 방지할 수 있다.
뿐만 아니라, 본 발명의 제1 및 제2 보상 전극(180,190)은 봉지 유닛(140)이 형성되지 않은 비액티브 영역(NA)에 배치된다. 이에 따라, 본 발명은 액티브 영역(AA)에 배치되는 봉지 유닛(140)보다 두께가 얇은 하부 및 상부 층간 절연막(116,118) 또는 상부 층간 절연막(118) 어느 하나를 사이에 두고 제1 및 제2 보상 전극(180,190)이 대향함으로써 제2 상호 커패시터(Ca)의 용량값을 증가시킬 수 있다. 또한, 제1 및 제2 보상 전극(180,190) 중 어느 하나와 터치 라인(152)을 연결하기 위해, 두께가 두꺼운 봉지 유닛(140)을 관통하는 컨택홀을 형성할 필요가 없으므로 제조 공정이 용이해진다.
도 14 및 도 15는 본 발명의 제3 실시 예에 따른 터치 디스플레이 장치의 제2 상호 커패시터가 배치된 비액티브 영역을 나타내는 평면도 및 단면도이다.
도 14 및 도 15에 도시된 터치 디스플레이 장치는 도 5 및 도 6에 도시된 터치 디스플레이 장치와 대비하여 터치 패드 컨택홀(176)을 더 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
터치 센싱 라인(RL) 및 터치 구동 라인(TL)을 포함하는 터치 라인(152) 각각은 제1 링크 영역(LA1)에서 제1 터치 라인(152a)으로 형성되고, 벤딩 영역(BA)에서 제2 터치 라인(152b)으로 형성되고, 제2 링크 영역(LA2)에서 제3 터치 라인(152c)으로 형성된다.
제1 터치 라인(152a)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각으로부터 신장되어 액티브 영역(AA) 및 제1 링크 영역(LA1)에 배치된다. 이러한 제1 터치 라인(152a)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일한 재질을 이용하여 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 각각과 동일 마스크 공정으로 형성된다.
제2 터치 라인(152b)은 크랙 방지층(148)을 관통하는 제1 터치 컨택홀(156a)을 통해 노출된 제1 터치 라인(152a)과 전기적으로 접속된다. 이러한 제2 터치 라인(152b)은 벤딩 영역(BA)에 배치되며, 소스 및 드레인 전극(136,138)과 동일한 재질을 이용하여 소스 및 드레인 전극(136,138)과 동일 마스크 공정으로 형성된다.
제3 터치 라인(152c)은 상부 층간 절연막(118)을 관통하는 제2 터치 컨택홀(156b)을 통해 노출된 제2 터치 라인(152b)과 전기적으로 접속된다. 이 제3 터치 라인(152c)은 제3 스토리지 전극(106)과 동일한 스토리지 금속층을 이용하여 제3 스토리지 전극과 동일 마스크 공정으로 형성된다.
이러한 제1 내지 제3 터치 라인(152a,152b,152c)을 포함하는 터치 라인(152)은 패드 영역(PA)에 배치되는 터치 패드(170)와 전기적으로 접속된다. 터치 패드(170)는 제1 및 제2 터치 패드 전극(172,174)을 구비한다.
제1 터치 패드 전극(172)은 제3 터치 라인(152c)과 다른 재질로 다른 평면 상에 배치된다. 예를 들어, 제1 터치 패드 전극(172)은 소스 및 드레인 전극과 동일한 소스 및 드레인 금속층으로 상부 층간 절연막(118) 상에 배치되며, 제3 터치 라인은 제3 스토리지 전극(106)과 동일한 스토리지 금속층으로 하부 층간 절연막(116) 상에 배치된다. 이에 따라, 제1 터치 패드 전극(172)은 상부 층간 절연막(118)을 관통하는 패드 컨택홀(176)을 통해 노출된 제3 터치 라인(152c)과 전기적으로 접속된다.
제2 터치 패드 전극(174)은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx)과 동일 재질로 제1 터치 패드 전극(172) 상에 배치된다. 이 제2 터치 패드 전극(174)은 별도의 컨택홀 없이 제1 터치 패드 전극(172)과 전기적으로 접속된다.
이러한 터치 패드가 배치되는 패드 영역(PA) 및 벤딩 영역(BA) 사이의 제2 링크 영역(LA2)에는 연결 라인(182) 및 보상 커패시터(Ca)가 배치된다.
연결 라인(182)은 터치 구동 라인들(TL)과 절연되도록 터치 구동 라인들(TL)의 제3 터치 라인(152c)와 다른 평면 상에 배치된다.
제2 링크 영역(LA2)에 배치되는 터치 구동 라인들(TL)의 제3 터치 라인(152c)은 하부 층간 절연막(116) 상에서 스토리지 금속층으로 이루어진다. 이 경우, 연결 라인(182)은 하부 층간 절연막(118) 하부에 배치되는 기판(101), 버퍼층(112) 및 게이트 절연막(114) 중 어느 하나, 상부 층간 절연막(118), 또는 크랙 방지층(148) 상에 배치된다.
예를 들어, 연결 라인(182)은 게이트 절연막(114) 상에 배치되며 게이트 전극(132)과 동일 재질로 이루어진다. 이 경우, 연결 라인(182)은 하부 층간 절연막(116)을 관통하는 연결 컨택홀(184)을 통해 제2 링크 영역(LA2)에 배치되는 터치 센싱 라인(RL)의 제3 터치 라인(152c)과 전기적으로 접속된다. 이러한 연결 라인(182)으로부터 돌출된 제1 보상 전극(180)은 도 16에 도시된 바와 같이 하부 층간 절연막(116)을 사이에 두고 제2 보상 전극(190)과 중첩되게 형성되므로, 제2 상호 커패시터(Cb)가 형성된다. 이 때, 제1 보상 전극(180)은 연결 라인(182)과 동일 재질인 게이트 금속층으로 게이트 절연막(114) 상에 배치되며, 제2 보상 전극(190)은 제3 스토리지 전극(106)과 동일 재질로 스토리지 금속층으로 하부 층간 절연막(116) 상에 배치된다.
이와 같이, 제1 및 제2 보상 전극(180,190)으로 이루어진 제2 상호 커패시터(Cb)의 용량값은 액티브 영역(AA)에 형성되는 제1 상호 커패시터(Ca)의 용량값보다 크게 형성된다. 이러한 제2 상호 커패시터(Cb)는 제1 상호 커패시터(Ca)와 병렬로 연결됨으로써 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 제1 및 제2 상호 커패시터(Ca,Cb)의 용량값의 합과 동일해진다. 이 때, 제2 상호 커패시터(Cb)의 용량값은 제1 상호 커패시터(Ca)의 용량값보다 수배 정도 크므로, 전체 상호 커패시터(Cm)의 용량값에서 제1 상호 커패시터(Ca)의 용량값이 미치는 영향은 상대적으로 적다. 이에 따라, 다수의 터치 센싱 전극(Rx) 중 어느 하나와, 다수의 터치 구동 전극(Tx) 중 어느 하나 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 유사해지므로, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx)의 위치별 상호 커패시터(Cm)의 용량값 편차를 방지할 수 있다.
또한, 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 사이에 형성되는 전체 상호 커패시터(Cm)의 용량값은 자체 커패시터(C_finger)보다 용량이 높으므로 터치 센싱시 오동작을 방지할 수 있다.
뿐만 아니라, 본 발명의 제1 및 제2 보상 전극(180,190)은 봉지 유닛(140)이 형성되지 않은 비액티브 영역(NA)에 배치된다. 이에 따라, 본 발명은 액티브 영역(AA)에 배치되는 봉지 유닛(140)보다 두께가 얇은 하부 층간 절연막(116)을 사이에 두고 제1 및 제2 보상 전극(180,190)이 대향함으로써 제2 상호 커패시터(Cb)의 용량값을 증가시킬 수 있다. 또한, 제1 및 제2 보상 전극(180,190) 중 어느 하나와 터치 라인(152)을 연결하기 위해, 두께가 두꺼운 봉지 유닛(140)을 관통하는 컨택홀을 형성할 필요가 없으므로 제조 공정이 용이해진다.
한편, 본 발명에서는 다수의 터치 패드들(170) 각각이 다수의 터치 센싱 라인들(RL) 각각과 일대일로 접속되는 구조를 예로 들어 설명하였지만, 이외에도 도 17에 도시된 바와 같이 연결 라인(182)을 통해 서로 연결된 다수의 터치 센싱 라인들(RL)이 하나의 터치 패드(170)에 다대일로 접속될 수도 있다. 예를 들어, 연결 라인(182)을 통해 서로 연결된 다수의 제1 터치 센싱 라인들(RL1)은 하나의 터치 패드(170)에 접속되며, 연결 라인(182)을 통해 서로 연결된 다수의 제2 터치 센싱 라인들(RL2)은 하나의 터치 패드(170)에 접속된다. 즉, 연결 라인(182)을 통해 서로 연결된 다수의 제m(여기서, m은 자연수) 터치 센싱 라인들(RLm)은 하나의 터치 패드(170)에 접속된다. 이 경우, 터치 패드(170)의 개수를 감소시킬 수 있어 베젤 영역을 줄일 수 있다.
또한, 본 발명에서는 터치 센싱 전극(Rx) 각각의 길이가 터치 구동 전극(Tx) 각각의 길이보다 긴 구조를 예로 들어 설명하였지만, 이외에도 터치 구동 전극(Tx) 각각의 길이가 터치 센싱 전극(Rx) 각각의 길이보다 길게 형성될 수도 있다. 이 경우, 터치 구동 전극들(Tx)은 연결 라인(182)을 통해 서로 연결될 수 있으며, 연결 라인(182)을 통해 서로 연결된 터치 구동 전극들(Tx)은 하나의 터치 패드(170)와 접속될 수 있다.
또한, 본 발명에서는 제2 상호 커패시터(Cb)가 제1 및 제2 보상 전극(180,190)이 중첩됨으로써 형성되는 구조를 예로 들어 설명하였지만, 이외에도 제1 및 제2 보상 전극(180,190)이 중첩되지 않고 수평 방향으로 길게 대향함으로써 제2 상호 커패시터(Cb)가 형성될 수도 있다.
뿐만 아니라, 본 발명에서는 제2 상호 커패시터(Cb)가 기판(101) 상에 배치되는 구조를 예로 들어 설명하였지만, 이외에도 기판(101)을 제외한 나머지 영역에 배치될 수도 있다. 예를 들어, 제2 상호 커패시터(Cb)를 포함하는 보상회로는 도 18a에 도시된 바와 같이 신호 전송 필름(194) 상에 배치되거나, 도 18b 또는 18c에 도시된 바와 같이 터치 구동 집적 회로(192) 내에 배치될 수도 있다.
도 18a에 도시된 제2 상호 커패시터(Cb)는 제1 및 제2 보상 전극(180,190)이 테이프 캐리어 패키지(Tape Carrier Package; TCP) 또는 연성회로기판(Flexible Printed Circuit; FPC) 등과 같은 신호 전송 필름(194) 상에서 서로 중첩됨으로써 형성된다. 도 18b에 도시된 제2 상호 커패시터(Cb)는 제1 및 제2 보상 전극(180,190)이 터치 구동 집적 회로(192) 내에서 서로 중첩되게 배치된다. 도 18c에 도시된 제2 상호 커패시터(Cb)는 칩 형태로 구동 집적 회로(192) 내에 내장되거나 신호 전송 필름(194) 상에 실장된다. 칩형태의 제2 상호 커패시터(Cb)의 일단은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 중 어느 하나와 접속되며, 제2 상호 커패시터(Cb)의 타단은 터치 센싱 전극(Rx) 및 터치 구동 전극(Tx) 중 나머지 하나와 접속된다.
이와 같이, 본 발명에서는 제1 상호 커패시터(Ca)의 제1 용량값보다 큰 제2 용량값을 가지는 제2 상호 커패시터(Cb)가 액티브 영역(AA)을 제외한 비액티브 영역(NA)에 배치된다. 예를 들어, 제2 상호 커패시터(Cb)는 제2 링크 영역(LA2)을 포함하는 기판(101)의 주변 영역, 신호 전송 필름(194), 터치 구동 집적 회로(192)를 포함하는 비액티브 영역(NA)에 배치된다. 이에 따라, 본 발명에서는 제2 상호 커패시터(Cb)에 의해 전체 상호 커패시터(Cm)의 용량값이 증가되므로, 터치 성능이 저하되는 것을 방지할 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
120: 발광 소자 130 : 트랜지스터
140: 봉지 유닛 148: 크랙 방지층
152 : 터치 라인 170 : 터치 패드
180,190 : 보상 전극 182 : 연결 라인

Claims (15)

  1. 액티브 영역 상에 배치되는 발광 소자와;
    상기 발광 소자 상에 배치되는 봉지 유닛과;
    상기 봉지 유닛 상에 배치되며 제1 상호 커패시터를 형성하는 터치 센싱 전극 및 터치 구동 전극과;
    상기 제1 상호 커패시터의 제1 용량값보다 큰 제2 용량값을 비액티브 영역에 형성하는 보상회로를 구비하는 터치 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 보상 회로는
    상기 제1 상호 커패시터와 병렬로 연결되며 상기 제2 용량값을 형성하는 제2 상호 커패시터를 포함하는 터치 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제2 상호 커패시터는 제1 및 제2 보상 전극을 구비하며,
    상기 제1 보상 전극은 상기 터치 센싱 전극 및 상기 터치 구동 전극 중 어느 하나와 접속되며,
    상기 제2 보상 전극은 상기 터치 센싱 전극 및 상기 터치 구동 전극 중 나머지 하나와 접속되는 터치 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 발광 소자와 접속되는 박막트랜지스터와;
    상기 박막트랜지스터와 접속되는 스토리지 커패시터를 더 구비하는 터치 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 보상 전극은 상기 액티브 영역을 제외한 상기 기판의 비액티브 영역 상에 배치되는 터치 디스플레이 장치.
  6. 제 4 항에 있어서,
    상기 제2 보상 전극은 상기 터치 센싱 전극 및 상기 터치 구동 전극과 동일 재질로 이루어지며,
    상기 제1 보상 전극은 상기 박막트랜지스터의 소스 및 드레인 전극과 동일 평면 상에 동일 재질로 이루어지는 터치 디스플레이 장치.
  7. 제 4 항에 있어서,
    상기 제2 보상 전극은 상기 박막트랜지스터의 소스 및 드레인 전극과 동일 평면 상에 동일 재질로 이루어지며,
    상기 제1 보상 전극은 상기 박막트랜지스터의 게이트 전극 및 상기 스토리지 커패시터의 스토리지 전극 중 어느 하나와 동일 평면 상에 동일 재질로 이루어지는 터치 디스플레이 장치.
  8. 제 4 항에 있어서,
    상기 제2 보상 전극은 상기 스토리지 커패시터의 스토리지 전극과 동일 평면 상에 동일 재질로 이루어지며,
    상기 제1 보상 전극은 상기 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 이루어지는 터치 디스플레이 장치.
  9. 제 3 항에 있어서,
    상기 기판의 적어도 일측에 부착되는 신호 전송 필름과;
    상기 신호 전송 필름 상에 실장되는 구동 집적 회로를 더 구비하며,
    상기 제1 및 제2 보상 전극은 상기 신호 전송 필름 상에 배치되거나 상기 구동 집적 회로 내에 배치되는 터치 디스플레이 장치.
  10. 제 3 항에 있어서,
    상기 터치 센싱 전극 및 상기 터치 구동 전극은 수평 방향으로 대향하며,
    상기 제1 및 제2 보상 전극은 수직 방향으로 대향하는 터치 디스플레이 장치.
  11. 제 3 항에 있어서,
    상기 터치 센싱 전극 및 상기 터치 구동 전극은 비중첩되며,
    상기 제1 및 제2 보상 전극은 서로 중첩되거나 비중첩되는 터치 디스플레이 장치.
  12. 제 2 항에 있어서,
    상기 기판의 적어도 일측에 부착되는 신호 전송 필름과;
    상기 신호 전송 필름 상에 실장되는 구동 집적 회로를 더 구비하며,
    상기 제2 상호 커패시터는 상기 제2 용량값을 가지는 칩 형태로 상기 구동 집적 회로 내에 내장되는 터치 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 칩 형태의 제2 상호 커패시터의 일단은 상기 터치 센싱 전극 및 상기 터치 구동 전극 중 어느 하나와 접속되며,
    상기 칩 형태의 제2 상호 커패시터의 타단은 상기 터치 센싱 전극 및 상기 터치 구동 전극 중 나머지 하나와 접속되는 터치 디스플레이 장치.
  14. 제 1 항에 있어서,
    상기 터치 센싱 전극 및 상기 터치 구동 전극 중 적어도 어느 하나는 메쉬 형태로 이루어지는 터치 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 발광 소자들 사이에 배치되는 뱅크를 더 구비하며,
    상기 메쉬 형태의 터치 센싱 전극 및 상기 메쉬 형태의 터치 구동 전극은 상기 뱅크와 중첩되는 터치 디스플레이 장치.
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