KR20180129477A - 옵셋 제거 기능을 갖는 엔벨로프-추척 전류 바이어스 회로 - Google Patents

옵셋 제거 기능을 갖는 엔벨로프-추척 전류 바이어스 회로 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 엔벨로프-추척 전류 바이어스 회로는, 입력신호의 엔벨로프를 검출하여 제1 직류 옵셋 전압을 포함하는 엔벨로프 검출 신호를 제공하는 제1 정류 회로; 상기 제1 직류 옵셋 전압에 대응되는 제2 직류 옵셋 전압을 제공하는 제2 정류 회로; 및 상기 엔벨로프 검출 신호와 상기 제2 직류 옵셋 전압과의 감산을 통해 제1 직류 옵셋 전압이 감소된 엔벨로프 신호를 제공하는 제1 연산 회로; 를 포함한다.

Description

옵셋 제거 기능을 갖는 엔벨로프-추척 전류 바이어스 회로{ENVELOPE-TRACKING CURRENT BIAS CIRCUIT WITH OFFSET CANCELLATION FUNCTION}
본 발명은 파워 증폭 시스템에 적용될 수 있고, 입력신호의 엔벨로프를 검출하기 위한 회로의 직류 옵셋을 줄일 수 있는 엔벨로프-추척 전류 바이어스 회로에 관한 것이다.
일반적으로, PAM(Power Amplifyer Module)의 전류 소모를 줄이기 위한 방법으로, APT (Average Power Tracking) 또는 ET (Envelope Tracking)가 이용될 수 있다.
APT는 평균 출력 파워에 따라 VCC를 조절하여 효율을 높이는 방법이고, ET (Envelope Tracking)는 PA의 전원 전압을 RF 신호의 엔벨로프(envelope)에 따라 변하게 하는 방법이다.
ET는 RF 신호중 진폭이 작은 부분에 대해서는 PA 전원 전압을 낮추어 평균적인 전류 소모를 줄이고, 반대로 RF 신호중 진폭이 큰 부분에 대해서는 PA 전원 전압을 높여 선형성이 열화 되지 않게 하는 방법이다.
이러한 APT는 일정 시간 동안의 평균 값을 VCC가 따라가는 방법인데 비해, ET는 출력 순시치를 따라가기 때문에 엔벨로프 신호(Envelope Signal)를 동시에 따라가는 VCC를 생성하기 위한 ET 모듈레이터(modulator)가 별로도 필요하다.
또한, 전류의 소모를 더욱 줄이기 위해, ET 바이어스 회로가 이용될 수 있는데, 기존의 ET 바이어스 회로는 입력신호의 엔벨로프 신호를 검출하기 위해서 정류 회로를 이용할 수 있다.
그런데, 정류 회로는 다수의 수동소자와 정류 다이오드를 포함하고, 이러한 수동소자 및 정류 다이오드는 공정 편차로 인하여 값의 편차가 발생될 수 있고, 특히 정류 다이오드는 공정 편차로 인한 턴온전압의 편차가 발생될 수 있다. 이에 따라 바이어스 전류값의 편차가 발생될 수 있다.
이러한 공정 편자의 주요한 원인은 정류 다이오드의 턴온 전압이 공정에 따라 변하는 것으로, 이에 대한 기술적인 해결책이 필요하다.
한국 공개특허 제-007200호 공보
본 발명의 일 실시 예는, 입력신호의 엔벨로프를 검출하기 위한 회로의 직류 옵셋을 줄일 수 있고, 이에 따라 엔벨로프를 보다 정확하게 검출할 수 있는 엔벨로프-추척 전류 바이어스 회로를 제공한다.
본 발명의 일 실시 예에 의해, 입력신호의 엔벨로프를 검출하여 제1 직류 옵셋 전압을 포함하는 엔벨로프 검출 신호를 제공하는 제1 정류 회로; 상기 제1 직류 옵셋 전압에 대응되는 제2 직류 옵셋 전압을 제공하는 제2 정류 회로; 및 상기 엔벨로프 검출 신호와 상기 제2 직류 옵셋 전압과의 감산을 통해 제1 직류 옵셋 전압이 감소된 엔벨로프 신호를 제공하는 제1 연산 회로; 를 포함하는 엔벨로프-추척 전류 바이어스 회로가 제안된다.
또한, 본 발명의 다른 일 실시 예에 의해, 입력신호의 엔벨로프를 검출하여 제1 직류 옵셋 전압을 포함하는 엔벨로프 검출 신호를 제공하는 제1 정류 회로; 상기 제1 직류 옵셋 전압에 대응되는 제2 직류 옵셋 전압을 제공하는 제2 정류 회로; 상기 엔벨로프 검출 신호와 상기 제2 직류 옵셋 전압과의 감산에 의해 제1 직류 옵셋 전업이 감소된 엔벨로프 신호를 제공하는 제1 연산 회로; 기준전압에 기초된 DC 전류를 생성하고, 제1 제어신호에 따라 상기 DC 전류를 조절하는 제1 전류원 회로; 상기 엔벨로프 신호에 기초된 ET 전류를 생성하고, 제2 제어신호에 따라 상기 ET 전류를 조절하는 제2 전류원 회로; 및 상기 DC 전류와 ET 전류를 연산하여 ET 바이어스 전류를 생성하는 바이어스 전류 생성부; 를 포함하는 엔벨로프-추척 전류 바이어스 회로가 제안된다.
본 발명의 일 실시 예에 의하면, 입력신호의 엔벨로프를 검출하기 위한 회로의 직류 옵셋을 줄일 수 있고, 또한, 공정편차에 의한 검출 신호의 변동을 줄일 수 있고, 이에 따라 입력신호에서 엔벨로프를 보다 정확하게 검출할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 파워 증폭 장치의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 엔벨로프-추척 전류 바이어스 회로의 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 엔벨로프-추척 전압 검출 회로의 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 엔벨로프-추척 전압 검출 회로의 다른 일 구현 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 주요 신호에 대한 예시도이다.
도 6은 기존 입력신호 및 정류 다이오드의 턴온전압에 대한 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 입력신호 및 정류 다이오드의 턴온전압에 대한 예시도이다.
도 8은 기존 엔벨로프 검출 신호에 대한 편차 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 엔벨로프 검출 신호에 대한 편차 예시도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 파워 증폭 장치의 일 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 파워 증폭 장치는, 파워 증폭 회로(50) 및 ET(Envelope Tracking) 전류 바이어스 회로(100)를 포함한다.
상기 ET(Envelope Tracking) 전류 바이어스 회로(100)는 입력신호의 엔벨로프에 기초해서 ET 바이어스 전류(Ibias_ET)를 생성하여 상기 파워 증폭 회로(50)에 공급할 수 있다.
상기 파워 증폭 회로(50)는 전원전압(VCC) 및 상기 ET 바이어스 전류(Ibias_ET)를 공급받아서 동작하고, 입력단자(IN)를 통한 신호를 증폭하여 출력단자(OUT)를 통해 제공할 수 있다.
여기서, 상기 전원전압(VCC)은 입력신호의 엔벨로프에 기초한 전압이 될 수 있고, 또는 입력신호의 엔벨로프에 기초하지 않은 전압이 될 수 있다.
도 1에서, 입력단자(IN)과 파워 증폭 회로(50) 사이의 커패시터는 직류 차단을 위한 커패시터이다.
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 엔벨로프-추척 전류 바이어스 회로의 일 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 엔벨로프-추척 전류 바이어스 회로(100)는, 제1 정류 회로(110), 제2 정류 회로(120) 및 제1 연산 회로(130)를 포함할 수 있다.
상기 제1 정류 회로(110)는, 입력신호의 엔벨로프를 검출하여 제1 직류 옵셋 전압(Vdc1)을 포함하는 엔벨로프 검출 신호(V11)를 제공할 수 있다.
상기 제2 정류 회로(120)는, 상기 제1 직류 옵셋 전압(Vdc1)에 대응되는 제2 직류 옵셋 전압(Vdc2)을 제공할 수 있다.
상기 제1 연산 회로(130)는 상기 엔벨로프 검출 신호(V11)와 상기 제2 직류 옵셋 전압(Vdc2)과의 감산을 통해 제1 직류 옵셋 전압이 감소된 엔벨로프 신호(Venv1)를 제공할 수 있다.
이에 따라, 상기 엔벨로프 검출 신호(V11)에 포함된 제1 직류 옵셋 전압(Vdc1)은 제2 직류 옵셋 전압(Vdc2)에 의해 제거될 수 있다.
상기 제1 정류 회로(110)의 제1 직류 옵셋 전압(Vdc1)을 효율적으로 줄이기 위해, 상기 제1 정류 회로(110)는 상기 제2 정류 회로(120)의 회로구조와 실질적으로 동일한 구조를 이루어질 수 있다.
여기서, 실질적으로 동일한 구조는 직류 옵셋 전압을 발생시키는 소자나 회로가 동일한 구조와, 동일하지 않더라도 직류 옵셋 전압을 거의 대응하게 발생시키는 구조를 포함하는 개념일 수 있다.
전술한 바에 따르면, 상기 제1 직류 옵셋 전압(Vdc1)과 제2 직류 옵셋 전압(Vdc2)은 동일할 수 있다.
또한, 엔벨로프-추척 전류 바이어스 회로(100)는, 제1 전류원 회로(140), 제2 전류원 회로(150) 및 바이어스 전류 생성부(160)를 더 포함할 수 있다.
상기 제1 전류원 회로(140)는, 기준전압(VREF)에 기초된 DC 전류(I_DC)를 생성하고, 제1 제어신호(VC1)에 따라 상기 DC 전류(I_DC)를 조절할 수 있다.
상기 제2 전류원 회로(150)는, 상기 엔벨로프 신호(Venv1)에 기초된 ET 전류(I_ET)를 생성하고, 제2 제어신호(VC2)에 따라 상기 ET 전류(I_ET)를 조절할 수 있다. 여기서, 상기 제1 제어신호(VC1) 및 제2 제어신호(VC2)는 해당 파워 증폭 회로의 동작 특성에 따라 결정될 수 있다.
그리고, 상기 바이어스 전류 생성부(160)는, 상기 DC 전류(I_DC)와 ET 전류(I_ET)를 연산하여 ET 바이어스 전류(Ibias_ET)를 생성할 수 있다.
일 예로, 상기 바이어스 전류 생성부(160)는 상기 DC 전류(I_DC)와 ET 전류(I_ET)를 가산하거나 감산하여 상기 ET 바이어스 전류(Ibias_ET)를 생성할 수 있다. 여기서, 상기 가산 또는 감산은 해당 파워 증폭 회로의 동작 특성에 따라 선택될 수 있다. 상기 해당 파워 증폭 회로의 동작 특성은 주파수 밴드, 밴드 폭, 파워 모드, 출력 파워의 크기중에서 적어도 하나에 의해 결정될 수 있다.
한편, 상기 ET 전류(I_ET)가 순시적으로 변하여, ET 바이어스 전류(Ibias_ET)도 순시적으로 변하지만, 해당 파워 증폭 회로의 효율을 개선하기 위해서는, 상기 ET 바이어스 전류(Ibias_ET)의 평균전류는 일정하도록 제어될 수 있다. ET 바이어스 전류(Ibias_ET1)의 평균전류가 일정하면, 파워 증폭 회로의 성능 지표인 출력파워 및 효율을 일정하게 유지할 수 있다.
여기서, 상기 ET 바이어스 전류(Ibias_ET)의 평균전류가 일정하다는 것은, 해당 파워 증폭 회로의 출력파워와 효율이 스펙에서의 요구 범위를 벗어나지 않도록 하는 허용 범위내의 전류일 수 있다. 일 예로, 상기 ET 바이어스 전류(Ibias_ET)의 평균전류의 허용 범위를 400μA±a라고 하면, 여기서 400μA 는 ET 바이어스 전류(Ibias_ET)의 평균전류이고, a는 허용 오차이다. 상기 허용 오차(a)는 ET 바이어스 전류(Ibias_ET)의 평균전류의 10%가 될 수 있고, 일 예로 ET 바이어스 전류(Ibias_ET)의 평균전류가 400μA인 경우, 허용 오차(a)는 25 μA가 될 수 있다. 따라서, 상기 ET 바이어스 전류(Ibias_ET)의 평균전류는 허용 범위내에서 변화될 수 있다.
따라서, DC 전류(I_DC)와 ET 전류(I_ET)가 연산(예, 가산 또는 감산)된 상기 ET 바이어스 전류(Ibias_ET)의 평균전류는 일정하도록 제어되면서, 상기 DC 전류(I_DC)와 ET 전류(I_ET)는 서로 비율은 해당 파워 증폭 회로의 동작 특성에 따라 제어될 수 있다.
도 2에서, VSS는 일 예로 접지 전압이 될 수 있고(도 3 참조), 또는 VCC가 될 수 있다(도 4참조).
일 예로, 제1 전류원 회로(140) 및 제2 전류원 회로(150) 각각은 전압을 전류로 변경하는 V/I 변환 회로(예, 연산증폭기 및 정전류 회로 이용)가 적용될 수 있고, 이러한 V/I 변환 회로는 저항을 가변하는 방식 또는 미러링 전류를 가변하는 방식이 이용될 수 있으며, 여기서 출력되는 전류는 해당 제어신호에 따라 가변될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 엔벨로프-추척 전압 검출 회로의 일 예시도이고, 도 4는 본 발명의 일 실시 예에 따른 엔벨로프-추척 전압 검출 회로의 다른 일 구현 예시도이다.
도 3 및 도 4를 참조하면, 상기 제1 정류 회로(110)는, 제1 정류부(111) 및 제1 버퍼부(112)를 포함할 수 있다.
상기 제1 정류부(111)는 상기 엔벨로프 검출 신호(V11)를 제공할 수 있다. 상기 제1 버퍼부(112)는 상기 제1 정류부(111)와 상기 제1 연산 회로(130) 사이에 접속될 수 있다.
상기 제1 정류부(111)는, 제1 커패시터(C11), 제1 저항(R11), 제1 정류 다이오드(D11), 제2 저항(R12) 및 제2 커패시터(C12)를 포함할 수 있다.
상기 제1 커패시터(C11)는 입력단자(IN)에 접속된 일단과 상기 제1 정류 다이오드(D11)의 애노드에 접속된 타단을 포함하여, 입력신호에 포함된 직류성분을 차단할 수 있다. 상기 제1 저항(R11)은 상기 전원전압(VCC) 단자와 상기 제1 커패시터(C11)의 타단 사이에 접속된다. 상기 제1 정류 다이오드(D11)는 상기 제1 커패시터(C11)의 타단에 접속된 애노드 및 캐소드를 포함하여, 입력되는 입력신호를 정류할 수 있다. 상기 제2 저항(R12)은 상기 제1 정류 다이오드(D11)의 캐소드와 접지 사이에 접속된다. 그리고, 상기 제2 커패시터(C12)는 상기 제2 저항(R12)에 병렬로 접속되어, 상기 정류된 신호를 평활하여 상기 엔벨로프 신호(Venv1)를 제공할 수 있다.
상기 전원전압(VCC)은 제1 저항(R11), 제1 정류 다이오드(D11) 및 제2 저항(R12)에 의해 분할되고, 상기 제1 정류 다이오드(D11)에 입력되는 전압은, 제2 저항(R12)의 양단 전압과 상기 제1 정류 다이오드(D11)의 턴온전압의 합산 전압이 될 수 있다.
상기 제1 정류 다이오드(D11)의 직류의 입력 전압(직류 전압)에 교류의 입력신호가 실려서 상기 제1 정류 다이오드(D11)에 입력될 수 있다.
상기 제2 정류 회로(120)는, 제2 정류부(121) 및 제2 버퍼부(112)를 포함할 수 있다.
상기 제2 정류부(121)는 상기 제2 직류 옵셋 전압(Vdc2)을 제공할 수 있다. 상기 제2 버퍼부(112)는 상기 제2 정류부(121)와 상기 제1 연산 회로(130) 사이에 접속될 수 있다.
도 3을 참조하면, 상기 제2 정류 회로(120)는, 제3 커패시터(C21-1), 제3 저항(R21-1), 제2 정류 다이오드(D21-1), 제4 저항(R22-1) 및 제4 커패시터(C22-1)를 포함할 수 있다.
상기 제3 커패시터(C21-1)는 접지에 접속된 일단 및 타단을 포함하여, 상기 접지에 포함된 직류성분을 차단할 수 있다.
상기 제3 저항(R21-1)은, 상기 전원전압(VCC) 단자와 상기 제3 커패시터(C21-1)의 타단 사이에 접속된다. 상기 제2 정류 다이오드(D21-1)는 상기 제3 커패시터(C21-1)의 타단에 접속된 애노드 및 캐소드를 포함한다. 상기 제4 저항(R22-1)은 상기 제2 정류 다이오드(D21-1)의 캐소드와 접지 사이에 접속된다. 그리고, 상기 제4 커패시터(C22-1)는 상기 제4 저항(R22-1)에 병렬로 접속된다.
이에 따르면, 상기 제 정류 회로(110)와 제2 정류 회로(120)가 동일한 회로구조이므로, 각각의 직류 옵셋 전압이 동일하게 되므로, 상기 제1 정류 회로(110)에서 출력되는 전압에서 상기 제2 정류 회로(120)에서 출력되는 전압을 감산하면, 직류 옵셋 전압이 제거된 엔벨로프 전압이 출력될 수 있다.
도 4를 참조하면, 상기 제2 정류 회로(120)는, 제5 저항(R21-2), 제2 정류 다이오드(D21-2), 제6 저항(R22-2) 및 제5 커패시터(C22-2)를 포함할 수 있다.
상기 제5 저항(R21-2)은, 상기 전원전압(VCC) 단자에 접속된 일단 및 타단을 포함한다. 상기 제2 정류 다이오드(D21-2)는 상기 제5 저항(R21-2)의 타단에 접속된 애노드 및 캐소드를 포함한다. 상기 제6 저항(R22-2)은 상기 제2 정류 다이오드(D21-2)의 캐소드와 접지 사이에 접속된다. 그리고, 상기 제5 커패시터(C22-2)는 상기 제6 저항(R22-2)에 병렬로 접속된다.
이에 따르면, 상기 제 정류 회로(110)와 제2 정류 회로(120)가 실질적으로 동일한 회로구조이므로, 각각의 직류 옵셋 전압이 거의 동일하게 되므로, 상기 제1 정류 회로(110)에서 출력되는 전압에서 상기 제2 정류 회로(120)에서 출력되는 전압을 감산하면, 직류 옵셋 전압이 제거된 엔벨로프 전압이 출력될 수 있다.
도 3 및 도 4를 참조하면, 상기 제1 연산 회로(130)는, 제1 입력저항(R31), 제2 입력저항(R32), 제1 연산 증폭기(A31), 접지 저항(R33) 및 피드백 저항(R34)을 포함할 수 있다.
상기 제1 입력저항(R31)은, 상기 제1 정류 회로(110)의 출력단에 접속된다. 상기 제2 입력저항(R32)은 상기 제2 정류 회로(120)의 출력단에 접속된다. 상기 제1 연산 증폭기(A31)는 상기 제1 입력저항(R31)을 통해 상기 제1 정류 회로(110)로부터의 엔벨로프 검출 신호(V11)를 입력받는 제1 입력단자와, 상기 제2 입력저항(R32)을 통해 상기 제2 정류 회로(120)로부터의 제2 직류 옵셋 전압(Vdc2)을 입력받는 제2 입력단자와, 상기 엔벨로프 신호(Venv1)를 출력하는 출력단자를 포함한다.
상기 접지 저항(R33)은 상기 제1 연산 증폭기(A31)의 제1 입력단자와 접지 사이에 접속된다. 그리고, 상기 피드백 저항(R34)은 상기 제1 연산 증폭기(A31)의 제2 입력단자와 출력단자 사이에 접속된다.
상기 제1 및 제2 입력저항(R31,R32), 접지 저항(R33) 및 피드백 저항(R34) 각각은 모두 동일한 저항값을 가질 수 있다.
이 경우, 제1 연산 증폭기(A31)의 출력전압인 엔벨로프 신호(Venv1)는 엔벨로프 검출 신호(V11)에서 제2 직류 옵셋 전압(Vdc2)을 감산함에 따라 결정될 수 잇다.
전술한 도 3 및 도 4에 도시된 제1 정류 회로 및 제2 정류 회로에 대한 예시는 하나의 예시에 불과하므로, 도 3 및 도 4에 한정되는 것은 아니다. 일 예로, 제1 정류 회로 및 제2 정류 회로는 실질적으로 동일한 구조라면 정류 회로 구조에 관계없이 적용될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 주요 신호에 대한 예시도이다.
도 5에서, V11(C1) 및 V12(C2)는 제1 정류 회로(110)에서 출력되는 엔벨로프 검출 신호이고, Vdc21(C1) 및 Vdc22(C2)는 제1 정류 회로(110)에서 출력되는 제2 직류 옵셋이다. Venv1(C1) 및 Venv2(C2)는 엔벨로프 신호이다.
여기서, C1 및 C2는 공정(P) 편차, 전압(V) 편차 및 온도(T) 편차에 관련해서 서로 다른 케이스를 의미하는 것으로, C1은 공정 편차에 의한 정류 회로의 정류 다이오드의 턴온전압이 낮고, 전원전압이 높고, 동작 온도가 100도씨인 제1 케이스가 될 수 있고, C2는 공정 편차에 의한 정류 회로의 정류 다이오드의 턴온전압이 높고, 전원전압이 낮고, 동작 온도가 -45도씨인 제2 케이스가 될 수 있다.
도 5를 참조하면, C1 및 C2와 같이, 공정(P) 편차, 전압(V) 편차 및 온도(T) 편차가 서로 다른 경우라 하더라도, 제1 정류 회로(110)에서 출력되는 엔벨로프 검출 신호(V11,또는 V12)에서, 제1 정류 회로(110)에서 출력되는 제2 직류 옵셋 전압(Vdc21, 또는 Vdc22)을 빼면 거의 유사한 엔벨로프 신호(Venv1, 또는 Venv2)가 생성됨을 알 수 있음을 알 수 있다.
도 6은 기존 입력신호 및 정류 다이오드의 턴온전압에 대한 예시도이고, 도 7은 본 발명의 일 실시 예에 따른 입력신호 및 정류 다이오드의 턴온전압에 대한 예시도이다.
도 6에서, 기존의 제1 정류 회로로 입력되는 입력신호의 중심 레벨이 영전압이고, 정류 다이오드의 턴온전압이 0.7V인 예시를 보이고 있으며, 이 경우에, 입력신호는 기존의 정류 다이오드에 의해 엔벨로프가 검출되지 못한다.
도 7에서, 본 발명의 일 실시 예에 따른 제1 정류 회로로 입력되는 입력신호의 중심 레벨이 0.7V 전압이고, 정류 다이오드의 턴온전압이 0.7V인 예시를 보이고 있으며, 이 경우에, 입력신호는 본 발명의 일 실시 예에 따른 정류 다이오드에 의해 엔벨로프가 보다 정확하게 검출될 수 있다.
도 8은 기존 엔벨로프 검출 신호에 대한 편차 예시도이고, 도 9는 본 발명의 일 실시 예에 따른 엔벨로프 검출 신호에 대한 편차 예시도이다.
도 8에서, 세로는 전류(uA)이고, 가로는 시간(ns)이고, 도 9에서, 세로는 전류(uA)이고, 가로는 시간(ns)이다.
통상의 전류가 187.9(uA)에 대해, 도 8에 도시된 최대 전류 및 최소 전류 각각은 233.1(uA)(-31.7%) 및 128.4(uA)(+24.1%)이고, 도 9에 도시된 최대 전류 및 최소 전류 각각은 233.1(uA)(5.5%) 및 128.4(uA)(1.4%)이다.
도 8 및 도 9를 참조하면, 본 발명의 일 실시 에에 따른 엔벨로프-추척 전류 바이어스 회로가 기존의 엔벨로프-추척 전류 바이어스 회로에 비해 공정편차에 의한 ET 전류의 변경을 줄일 수 있음을 알 수 있다.
110: 제1 정류 회로
111: 제1 정류부
112: 제1 버퍼부
121: 제2 정류부
112: 제2 버퍼부
120: 제2 정류 회로
130: 제1 연산 회로
140: 제1 전류원 회로
150: 제2 전류원 회로
160: 바이어스 전류 생성부
V11: 엔벨로프 검출 신호
Vdc1: 제1 직류 옵셋
Vdc2: 제2 직류 옵셋
Venv1: 엔벨로프 신호
VREF: 기준전압
VC1: 제1 제어신호
VC2: 제2 제어신호
I_DC: DC 전류
I_ET: ET 전류
Ibias_ET: ET 바이어스 전류
VCC: 전원전압
R11: 제1 저항
R12: 제2 저항
R21-1: 제3 저항
R22-1: 제4 저항
R21-2: 제5 저항
R22-2: 제6 저항
C11: 제1 커패시터
C12: 제2 커패시터
C21-1: 제3 커패시터
C22-1: 제4 커패시터
C22-2: 제5 커패시터
D11: 제1 정류 다이오드
D21-1: 제2 정류 다이오드
D21-2: 제2 정류 다이오드

Claims (16)

  1. 입력신호의 엔벨로프를 검출하여 제1 직류 옵셋 전압을 포함하는 엔벨로프 검출 신호를 제공하는 제1 정류 회로;
    상기 제1 직류 옵셋 전압에 대응되는 제2 직류 옵셋 전압을 제공하는 제2 정류 회로; 및
    상기 엔벨로프 검출 신호와 상기 제2 직류 옵셋 전압과의 감산을 통해 제1 직류 옵셋 전압이 감소된 엔벨로프 신호를 제공하는 제1 연산 회로;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  2. 제1항에 있어서, 상기 제1 정류 회로는
    상기 제2 정류 회로의 회로구조와 실질적으로 동일한 구조를 갖는 엔벨로프-추척 전류 바이어스 회로.
  3. 제1항에 있어서, 상기 제1 정류 회로는,
    상기 엔벨로프 검출 신호를 제공하는 제1 정류부; 및
    상기 제1 정류부와 상기 제1 연산 회로 사이에 접속된 제1 버퍼부;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  4. 제3항에 있어서, 상기 제1 정류부는,
    입력단자에 접속된 일단 및 타단을 포함하여, 입력신호에 포함된 직류성분을 차단하는 제1 커패시터;
    전원전압 단자와 상기 제1 커패시터의 타단 사이에 접속된 제1 저항;
    상기 제1 커패시터의 타단에 접속된 애노드 및 캐소드를 포함하여, 입력되는 입력신호를 정류하는 제1 정류 다이오드;
    상기 제1 정류 다이오드의 캐소드와 접지 사이에 접속된 제2 저항; 및
    상기 제2 저항에 병렬로 접속되어, 상기 정류된 신호를 평활하여 상기 엔벨로프 신호를 제공하는 제2 커패시터;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  5. 제1항에 있어서, 상기 제2 정류 회로는,
    상기 제2 직류 옵셋 전압을 제공하는 제2 정류부; 및
    상기 제2 정류부와 상기 제1 연산 회로 사이에 접속된 제2 버퍼부;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  6. 제5항에 있어서, 상기 제2 정류 회로는
    접지에 접속된 일단 및 타단을 포함하여, 상기 접지에 포함된 직류성분을 차단하는 제3 커패시터;
    전원전압 단자와 상기 제3 커패시터의 타단 사이에 접속된 제3 저항;
    상기 제3 커패시터의 타단에 접속된 애노드 및 캐소드를 포함하는 제2 정류 다이오드;
    상기 제2 정류 다이오드의 캐소드와 접지 사이에 접속된 제4 저항; 및
    상기 제4 저항에 병렬로 접속된 제4 커패시터;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  7. 제5항에 있어서, 상기 제2 정류 회로는
    전원전압 단자에 접속된 일단 및 타단을 갖는 제5 저항;
    상기 제5 저항의 타단에 접속된 애노드 및 캐소드를 포함하는 제2 정류 다이오드;
    상기 제2 정류 다이오드의 캐소드와 접지 사이에 접속된 제6 저항; 및
    상기 제6 저항에 병렬로 접속된 제5 커패시터;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  8. 제1항에 있어서, 상기 제1 연산 회로는,
    상기 제1 정류 회로의 출력단에 접속된 제1 입력저항;
    상기 제2 정류 회로의 출력단에 접속된 제2 입력저항;
    상기 제1 입력저항을 통해 상기 제1 정류 회로로부터의 엔벨로프 검출 신호를 입력받는 제1 입력단자와, 상기 제2 입력저항을 통해 상기 제2 정류 회로로부터의 제2 직류 옵셋 전압을 입력받는 제2 입력단자와, 상기 엔벨로프 신호를 출력하는 출력단자를 포함하는 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 입력단자와 접지 사이에 접속된 접지 저항; 및
    상기 제1 연산 증폭기의 제2 입력단자와 출력단자 사이에 접속된 피드백 저항; 를 포함하고,
    상기 제1 및 제2 입력저항, 접지 저항 및 피드백 저항 각각은 모두 동일한 저항값을 갖는 엔벨로프-추척 전류 바이어스 회로.
  9. 입력신호의 엔벨로프를 검출하여 제1 직류 옵셋 전압을 포함하는 엔벨로프 검출 신호를 제공하는 제1 정류 회로;
    상기 제1 직류 옵셋 전압에 대응되는 제2 직류 옵셋 전압을 제공하는 제2 정류 회로;
    상기 엔벨로프 검출 신호와 상기 제2 직류 옵셋 전압과의 감산에 의해 제1 직류 옵셋 전업이 감소된 엔벨로프 신호를 제공하는 제1 연산 회로;
    기준전압에 기초된 DC 전류를 생성하고, 제1 제어신호에 따라 상기 DC 전류를 조절하는 제1 전류원 회로;
    상기 엔벨로프 신호에 기초된 ET 전류를 생성하고, 제2 제어신호에 따라 상기 ET 전류를 조절하는 제2 전류원 회로; 및
    상기 DC 전류와 ET 전류를 연산하여 ET 바이어스 전류를 생성하는 바이어스 전류 생성부;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  10. 제9항에 있어서, 상기 제1 정류 회로는
    상기 제2 정류 회로의 회로구조와 실질적으로 동일한 구조를 갖는 엔벨로프-추척 전류 바이어스 회로.
  11. 제9항에 있어서, 상기 제1 정류 회로는,
    상기 엔벨로프 검출 신호를 제공하는 제1 정류부; 및
    상기 제1 정류부와 상기 제1 연산 회로 사이에 접속된 제1 버퍼부;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  12. 제11항에 있어서, 상기 제1 정류부는,
    입력단자에 접속된 일단 및 타단을 포함하여, 입력신호에 포함된 직류성분을 차단하는 제1 커패시터;
    전원전압 단자와 상기 제1 커패시터의 타단 사이에 접속된 제1 저항;
    상기 제1 커패시터의 타단에 접속된 애노드 및 캐소드를 포함하여, 입력되는 입력신호를 정류하는 제1 정류 다이오드;
    상기 제1 정류 다이오드의 캐소드와 접지 사이에 접속된 제2 저항; 및
    상기 제2 저항에 병렬로 접속되어, 상기 정류된 신호를 평활하여 상기 엔벨로프 신호를 제공하는 제2 커패시터;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  13. 제9항에 있어서, 상기 제2 정류 회로는,
    상기 제2 직류 옵셋 전압을 제공하는 제2 정류부; 및
    상기 제2 정류부와 상기 제1 연산 회로 사이에 접속된 제2 버퍼부;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  14. 제13항에 있어서, 상기 제2 정류 회로는
    접지에 접속된 일단 및 타단을 포함하여, 상기 접지에 포함된 직류성분을 차단하는 제3 커패시터;
    전원전압 단자와 상기 제3 커패시터의 타단 사이에 접속된 제3 저항;
    상기 제3 커패시터의 타단에 접속된 애노드 및 캐소드를 포함하는 제2 정류 다이오드;
    상기 제2 정류 다이오드의 캐소드와 접지 사이에 접속된 제4 저항; 및
    상기 제4 저항에 병렬로 접속된 제4 커패시터;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  15. 제13항에 있어서, 상기 제2 정류 회로는
    전원전압 단자에 접속된 일단 및 타단을 갖는 제5 저항;
    상기 제5 저항의 타단에 접속된 애노드 및 캐소드를 포함하는 제2 정류 다이오드;
    상기 제2 정류 다이오드의 캐소드와 접지 사이에 접속된 제6 저항; 및
    상기 제6 저항에 병렬로 접속된 제5 커패시터;
    를 포함하는 엔벨로프-추척 전류 바이어스 회로.
  16. 제9항에 있어서, 상기 제1 연산 회로는,
    상기 제1 정류 회로의 출력단에 접속된 제1 입력저항;
    상기 제2 정류 회로의 출력단에 접속된 제2 입력저항;
    상기 제1 입력저항을 통해 상기 제1 정류 회로로부터의 엔벨로프 검출 신호를 입력받는 제1 입력단자와, 상기 제2 입력저항을 통해 상기 제2 정류 회로로부터의 제2 직류 옵셋 전압을 입력받는 제2 입력단자와, 상기 엔벨로프 신호를 출력하는 출력단자를 포함하는 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 입력단자와 접지 사이에 접속된 접지 저항; 및
    상기 제1 연산 증폭기의 제2 입력단자와 출력단자 사이에 접속된 피드백 저항; 을 포함하고,
    상기 제1 및 제2 입력저항, 접지 저항 및 피드백 저항 각각은 모두 동일한 저항값을 갖는 엔벨로프-추척 전류 바이어스 회로.
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