KR20180127374A - 정전기 방전(esd) 격리형 입력/출력(i/o) 회로들 - Google Patents
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Abstract
직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로를 보호하는 방법은, 정전기 방전 이벤트를 검출하는 단계를 포함한다. 방법은 또한, 검출된 정전기 방전 이벤트에 대한 응답으로, SERDES 차동 I/O 회로(120)의 한 쌍의 I/O 트랜지스터들로부터 전력 공급 단자(102)를 선택적으로 결합해제하는 단계를 포함한다. 방법은, 검출된 정전기 방전 이벤트에 대한 응답으로, SERDES 차동 I/O 회로(120)의 한 쌍의 I/O 트랜지스터들로부터 접지 단자(104)를 선택적으로 결합해제하는 단계를 더 포함한다.
Description
[0001]
본 개시내용은 일반적으로 집적 회로(IC)들에 관한 것이다. 더 구체적으로는, 본 개시내용은, 정전기 방전(ESD; electrostatic discharge) 격리형(isolated) 입력/출력(I/O) 회로들에 관한 것이다.
[0002]
전자 디바이스들에서 정전기 방전(ESD)에 대한 보호는 일반적으로 클램프(clamp) 회로들을 사용하여 수행된다. 이러한 클램프 회로들은, ESD 전류를 분로(shunt)시킴으로써, 전압 신호의 포지티브(positive) 또는 네거티브(negative) 피크 변동들을 정의된 값으로 고정시키거나 "클램핑"하는 데 사용될 수 있다. 과도(transient) 클램프 회로들의 타이밍 엘리먼트들은, 저항기들 및 커패시터들(RC)을 사용하여 구현될 수 있다. 그러한 클램프 회로들은 RC 클램프들로 지칭된다. RC 클램프들은, 그들의 RC 시상수(time constant) 값들을 결정하기 위해, 인체 모델(HBM; human body model) 및 충전 디바이스 모델(CDM; charged device model)을 사용할 수 있다. 게다가, RC 클램프들은, 다른 타입들의 클램프들에 비해, 프로세스 이식성(portability), 표준 MOSFET(metal oxide semiconductor field effect transistor) 모델들을 이용한 시뮬레이션의 용이성, 더 빠른 응답 시간들, 및 더 낮은 전도 오프셋 전압(conduction offset voltage)들을 포함하는 다수의 장점들을 갖는다.
[0003]
그러나, 프로세스 기술이 계속 다운스케일링(downscale)됨에 따라, ESD 장애(failure) 전압이 또한 스케일링 다운(scale down)된다. 예컨대, ESD 스트레스에 대해 충전 디바이스 모델(CDM) 테스트를 사용하는 장애 전압들은, 대부분의 고등 프로세스들에 대해 낮게는 3 볼트만큼의 장애 전압들을 초래할 수 있다. ESD 보호를 위한 하나의 일반적인 방법은 RC 클램프와 다이오드를 조합하여 사용하는 것이다. 이러한 접근법은, 다이오드 및 RC 클램프 오프셋 전압들의 합인 약 1.6 볼트의 비교적 낮은 전도 오프셋 전압을 나타낸다.
[0004]
불운하게도, 총 오프셋 전압은 매우 느리게 하향 스케일링되는데, 그 이유는, 총 오프셋 전압의 약 1.1 볼트는 다이오드 물리특성(physics)에 의해 제어되지만(이는 스케일링되지 않음) RC 클램프 오프셋 전압은 이러한 전압이 MOSFET 임계 전압에 의존하기 때문에 매우 느리게 스케일링되기 때문이다. 보호 MOSFET가 3 볼트에서 고장나는 경우, 이는, 전압(IR) 강하들이 1.4 볼트에 불과한 매우 작은 전압 오버헤드(overhead)를 초래한다. 피크 CDM 전류가 5 암페어(A)이면, 이러한 경우에 대한 최대 총 저항은 0.28 옴(Ω)이다. 따라서, 다이오드 "온(on)" 저항, 버스 저항, 및 RC 클램프 저항의 합은 0.28 옴 미만으로 합산되어야 한다. 당업자들은, 언급된 저항 합을 달성하는 것이 매우 난제라는 것을 인지할 것이다.
[0005]
정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES; serializer/deserializer) 차동 드라이버 회로는, 입력/출력(I/O) 드라이버를 포함할 수 있다. I/O 드라이버 회로는 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버를 포함할 수 있으며, 트랜지스터 드라이버들 각각은, 차동 출력 패드에 커플링되는 드레인을 갖는다. ESD 보호 SERDES 차동 드라이버 회로는 또한, 프리-드라이버(pre-driver) 회로를 포함할 수 있다. 프리-드라이버 회로는, 제1 트랜지스터 드라이버의 게이트에 커플링되는 제1 프리-드라이버 인버터를 포함할 수 있다. 프리-드라이버 회로는 또한, 제2 트랜지스터 드라이버의 게이트에 커플링되는 제2 프리-드라이버 인버터를 포함할 수 있다. 프리-드라이버 회로는, 전력 공급 단자와 접지 단자 사이에 선택적으로 커플링될 수 있다. ESD 보호 SERDES 차동 드라이버 회로는 또한, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버와 전력 공급 단자 사이에 선택적으로 커플링되는 스위치 트랜지스터를 포함할 수 있다. ESD 보호 SERDES 차동 드라이버 회로는, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버와 접지 단자 사이에 선택적으로 커플링되는 공통 모드 트랜지스터를 더 포함할 수 있다. ESD 보호 SERDES 차동 드라이버 회로는 또한, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버로부터 전력 공급 단자를 선택적으로 결합해제(disengage)하도록 구성되고 그리고 I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버로부터 접지 단자를 선택적으로 결합해제하도록 구성되는 ESD 검출기 회로를 포함할 수 있다.
[0006]
정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 수신기 회로는, 입력/출력(I/O) 수신기 회로를 포함할 수 있다. I/O 차동 수신기 회로는 제1 트랜지스터 수신기 및 제2 트랜지스터 수신기를 포함할 수 있으며, 트랜지스터 수신기들 각각은, 차동 입력 패드에 커플링되는 게이트 및 내부 차동 출력에 커플링되는 드레인을 갖는다. ESD 보호 SERDES 차동 수신기 회로는 또한, 전력 공급 단자와 제1 트랜지스터 수신기 사이에 선택적으로 커플링되는 제1 로드 트랜지스터, 및 전력 공급 단자와 I/O 수신기 회로의 제2 트랜지스터 수신기 사이에 선택적으로 커플링되는 제2 로드 트랜지스터를 포함할 수 있다. ESD 보호 SERDES 차동 수신기 회로는, I/O 수신기 회로의 제1 트랜지스터 수신기 및 제2 트랜지스터 수신기와 접지 단자 사이에 선택적으로 커플링되는 공통 모드 트랜지스터를 더 포함할 수 있다. ESD 보호 SERDES 차동 수신기 회로는 또한, I/O 수신기 회로의 제1 트랜지스터 수신기 및 제2 트랜지스터 수신기로부터 전력 공급 단자를 선택적으로 결합해제하도록 구성되고 그리고 I/O 수신기 회로의 제1 트랜지스터 수신기 및 제2 트랜지스터 수신기로부터 접지 단자를 선택적으로 결합해제하도록 구성되는 ESD 검출기 회로를 포함할 수 있다.
[0007]
직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로를 보호하는 방법은, 정전기 방전 이벤트를 검출하는 단계를 포함한다. 방법은 또한, 검출된 정전기 방전 이벤트에 대한 응답으로, SERDES 차동 I/O 회로의 한 쌍의 I/O 트랜지스터들로부터 전력 공급 단자를 선택적으로 결합해제하는 단계를 포함한다. 방법은, 검출된 정전기 방전 이벤트에 대한 응답으로, SERDES 차동 I/O 회로의 한 쌍의 I/O 트랜지스터들로부터 접지 단자를 선택적으로 결합해제하는 단계를 더 포함한다.
[0008]
정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 드라이버 회로는, 입력/출력(I/O) 드라이버를 포함할 수 있다. I/O 드라이버 회로는 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버를 포함할 수 있으며, 트랜지스터 드라이버들 각각은, 차동 출력 패드에 커플링되는 드레인을 갖는다. ESD 보호 SERDES 차동 드라이버 회로는 또한, 프리-드라이버 회로를 포함할 수 있다. 프리-드라이버 회로는, 제1 트랜지스터 드라이버의 게이트에 커플링되는 제1 프리-드라이버 인버터를 포함할 수 있다. 프리-드라이버 회로는 또한, 제2 트랜지스터 드라이버의 게이트에 커플링되는 제2 프리-드라이버 인버터를 포함할 수 있다. 프리-드라이버 회로는, 전력 공급 단자와 접지 단자 사이에 선택적으로 커플링될 수 있다. ESD 보호 SERDES 차동 드라이버 회로는 또한, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버와 전력 공급 단자 사이에 선택적으로 커플링되는 스위치 트랜지스터를 포함할 수 있다. ESD 보호 SERDES 차동 드라이버 회로는, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버와 접지 단자 사이에 선택적으로 커플링되는 공통 모드 트랜지스터를 더 포함할 수 있다. ESD 보호 SERDES 차동 드라이버 회로는 또한, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버로부터 전력 공급 단자를 선택적으로 결합해제하기 위한 수단, 및 I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버로부터 접지 단자를 선택적으로 결합해제하기 위한 수단을 포함할 수 있다.
[0009]
이것은, 후속하는 상세한 설명이 더 잘 이해될 수 있도록 하기 위해, 본 개시내용의 특성들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시내용의 부가적인 특성들 및 이점들은 아래에서 설명될 것이다. 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조들을 변형 또는 설계하기 위한 기반으로서 본 개시내용이 용이하게 이용될 수 있음이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이, 첨부된 청구항들에 기재된 바와 같은 본 개시내용의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 개시내용의 구성 및 동작 방법 둘 모두에 대해 본 개시내용의 특징인 것으로 믿어지는 신규한 특성들은, 첨부된 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되지 않음이 명백히 이해될 것이다.
[0010]
본 개시내용의 보다 완전한 이해를 위해, 첨부된 도면들과 함께 해석되는 다음의 설명에 대한 참조가 이제 이루어진다.
[0011] 도 1은 본 개시내용의 양상에 따른 ESD 보호 입력/출력(I/O) 회로 시스템의 개략도이다.
[0012] 도 2는 본 개시내용의 양상들에 따른 ESD 보호 저전압(LV; low voltage) I/O 회로를 예시한다.
[0013] 도 3은 본 개시내용의 양상에 따른 과도 정전기 방전(ESD) 검출기 회로의 레이아웃(layout) 도면이다.
[0014] 도 4는 본 개시내용의 양상에 따른 정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 드라이버 회로의 개략도이다.
[0015] 도 5는 본 개시내용의 양상에 따른 정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 수신기 회로의 개략도이다.
[0016] 도 6은 본 개시내용의 양상에 따른, 직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로를 보호하는 방법을 예시하는 프로세스 흐름도이다.
[0017] 도 7은, 본 개시내용의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0018] 도 8은, 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0011] 도 1은 본 개시내용의 양상에 따른 ESD 보호 입력/출력(I/O) 회로 시스템의 개략도이다.
[0012] 도 2는 본 개시내용의 양상들에 따른 ESD 보호 저전압(LV; low voltage) I/O 회로를 예시한다.
[0013] 도 3은 본 개시내용의 양상에 따른 과도 정전기 방전(ESD) 검출기 회로의 레이아웃(layout) 도면이다.
[0014] 도 4는 본 개시내용의 양상에 따른 정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 드라이버 회로의 개략도이다.
[0015] 도 5는 본 개시내용의 양상에 따른 정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 수신기 회로의 개략도이다.
[0016] 도 6은 본 개시내용의 양상에 따른, 직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로를 보호하는 방법을 예시하는 프로세스 흐름도이다.
[0017] 도 7은, 본 개시내용의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0018] 도 8은, 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0019]
첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 본원에 설명된 개념들이 실시될 수 있는 유일한 구성들만을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정한 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 명백할 것이다. 일부 예시들에서, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시되어 있다. 본원에서 설명되는 바와 같이, 용어 "및/또는"의 사용은 "내포적 또는"을 표현하도록 의도되며, 용어 "또는"의 사용은 "배타적 또는"을 표현하도록 의도된다.
[0020]
전자 디바이스들에서 정전기 방전(ESD)에 대한 보호는 클램프 회로들을 사용하여 수행될 수 있다. 이러한 클램프 회로들은, 전압 신호의 포지티브 또는 네거티브 피크 변동들을 정의된 값으로 고정시키거나 "클램핑"함으로써 ESD 전류를 분로시키는 데 사용된다. 과도 클램프 회로들의 타이밍 엘리먼트들을 구현하기 위해 저항기들 및 커패시터들(RC)이 일반적으로 사용된다. 그러한 클램프 회로들은 RC 클램프들로 지칭된다. RC 클램프들은, 그들의 RC 시상수 값들을 결정하기 위해, 인체 모델(HBM) 또는 충전 디바이스 모델(CDM)을 사용할 수 있다. 이러한 RC 클램프들은 또한, 다른 타입들의 클램프들에 비해, 프로세스 이식성, 표준 MOSFET(metal oxide semiconductor field effect transistor) 모델들을 이용한 시뮬레이션의 용이성, 더 빠른 응답 시간들뿐만 아니라 더 낮은 전도 오프셋 전압들을 포함하는 다수의 장점들을 갖는다.
[0021]
전력 및 높은 데이터 속도들 둘 모두를 제공하기 위해, 입력/출력(I/O) 회로들에서 저전압(LV) 코어 트랜지스터들이 일반적으로 사용된다. 그러나, 프로세스 기술이 저전압 코어 트랜지스터들을 계속 다운스케일링함에 따라, 정전기 방전 장애 전압이 또한 스케일링 다운된다. 예컨대, 정전기 방전 스트레스에 대해 충전 디바이스 모델(CDM) 테스트를 사용하는 장애 전압들은, 대부분의 고등 프로세스들에 대해 낮게는 3 볼트만큼의 장애 전압들을 초래할 수 있다. I/O 회로들의 ESD 보호를 위한 하나의 일반적인 방법은 RC 클램프와 다이오드를 조합하여 사용하는 것이다. 이러한 접근법은, 다이오드 및 RC 클램프 오프셋 전압들의 합인 약 1.6 볼트의 비교적 낮은 전도 오프셋 전압을 나타낸다.
[0022]
불운하게도, 총 오프셋 전압은 매우 느리게 하향 스케일링되는데, 그 이유는, 총 오프셋 전압의 약 1.1 볼트는 다이오드 물리특성에 의해 제어되지만(이는 스케일링되지 않음) RC 클램프 오프셋 전압은 이러한 전압이 MOSFET 임계 전압에 의존하기 때문에 매우 느리게 스케일링되기 때문이다. 보호 MOSFET가 3 볼트에서 고장나는 경우, 전압(IR) 강하들이 1.4 볼트에 불과한 매우 작은 전압 오버헤드가 초래된다. 피크 CDM 전류가 5 암페어(A)이면, 이러한 경우에 대한 최대 총 저항은 0.28 옴(Ω)이다. 따라서, 다이오드 "온" 저항, 버스 저항, 및 RC 클램프 저항의 합은 0.28 옴 미만으로 합산되어야 한다. 당업자들은, 언급된 저항 합을 달성하는 것이 매우 난제라는 것을 인지할 것이다.
[0023]
본 개시내용의 일 양상에서, 언급된 감소된 오프셋 전압 오버헤드를 극복하기 위해 장애 전압들이 부스팅(boost)되는 ESD 보호 직렬화기/역직렬화기(SERDES) 입력/출력(I/O) 회로가 설명된다. 즉, 언급된 물리적 특성들에 의해 제한되는 오프셋 전압을 낮추기 위한 확실한 방식이 존재하지 않기 때문에, 본 개시내용의 양상들에 따른 하나의 해결책은, SERDES I/O 회로들의 장애 전압을 부스팅하는 것에 의존한다. 예컨대, I/O 장애 전압이 5 볼트로 증가될 수 있으면, 방전 IR 강하와 연관된 허용가능한 최대 저항은, 위에 제공된 예에 따르면, 0.28 옴에서 0.68 옴이 된다.
[0024]
도 1은 본 개시내용의 양상에 따른 ESD 보호 입력/출력(I/O) 회로 시스템(100)의 개략도이다. 대표적으로, 입력/출력(I/O) 드라이버 회로(120)는, 입력 패드(106)를 드라이빙(drive)하기 위해 프리-드라이버 회로(110)에 선택적으로 커플링된다. 본 개시내용의 이러한 양상에서, ESD 보호 I/O 회로 시스템(100)의 I/O 드라이버 회로(120), 전력 공급 단자(102)(Vdd), 접지 단자(104)(Vss), 및 프리-드라이버 회로(110) 사이에 스위치들(140)이 배치된다. 동작 시, ESD 검출기 회로(130)(예컨대, 과도 검출기)는, ESD 보호 I/O 회로 시스템(100)의 정상 동작을 모니터링한다. ESD 검출기 회로(130)는, 정전기 방전 이벤트를 검출하고 그리고 정전기 방전 이벤트가 I/O 드라이버 회로(120)를 손상시키는 것을 방지하도록 구성된다. 본 개시내용의 일 양상에서, ESD 검출기 회로(130)는 도 3에 도시된 바와 같이 구성될 수 있다.
[0025]
본 개시내용의 이러한 양상에서, 검출된 정전기 방전 이벤트 동안, ESD 검출기 회로(130)는, ESD 보호 I/O 회로 시스템(100)의 나머지에 I/O 드라이버 회로(120)를 커플링시키는 노드들을 플로팅(float)시키기 위해, 스위치 제어 신호들(142)(Tsw)을 사용하여 스위치들(140)을 개방한다. 스위치 제어 신호들(142)은, 검출된 정전기 방전 이벤트 동안에는 로직 '0'이고 그리고 정상 동작 동안에는 로직 1일 수 있다. 따라서, 정상 동작 동안, 스위치들(140)이 폐쇄되어, I/O 드라이버 회로(120)가 정상적으로 기능하는 것이 허용된다. 이러한 어레인지먼트(arrangement)는, 스위치 제어 신호들(142)에 대한 로직 '1'이 스위치들(140)을 폐쇄하고 로직 '0'이 스위치들(140)을 개방한다는 것을 가정하지만, 다른 구성들의 스위치 제어 신호들(142)이 또한 가능하다. ESD 검출기 회로는, 예컨대, 도 3에 도시된 바와 같이, 검출된 정전기 방전 이벤트에 대한 응답으로 스위치 제어 신호(Tsw)를 로직 '1' 상태로 어써팅(assert)할 수 있고 그리고 정상 동작 동안 스위치 제어 신호(Tsw)를 로직 '0' 상태로 유지할 수 있다.
[0026]
본 개시내용의 이러한 양상은, 스위치들(140)을 사용하여 정전기 방전 이벤트 동안 I/O 드라이버 회로(120)를 격리시킨다. 이는, I/O 드라이버 회로(120)의 트랜지스터들(예컨대, MOSFET(metal oxide semiconductor field effect transistor)들)이 "플로팅"될 수 있게 하며, 그에 의해, I/O 회로의 MOSFET들의 드레인-바디 장애 전압의 제한까지 I/O 회로 방전 경로가 제거된다. MOSFET의 드레인-바디 장애 전압은 약한 바디 타이(tie)들을 사용함으로써 증가될 수 있지만, 약한 바디 타이들을 사용하는 것에는, 래치-업 민감도(latch-up susceptibility)가 템퍼링(temper)되어야 한다. 본 개시내용의 양상들은, 예컨대 도 2에 도시된 바와 같은 저전압(LV) I/O 회로들뿐만 아니라 예컨대 도 4 및 도 5에 도시된 바와 같은 직렬화기/역직렬화기(SERDES) 입력 및 출력 드라이버 회로들에 대해 정전기 방전 검출을 제공함으로써 I/O 드라이버 회로 트랜지스터들의 드레인-바디 장애 전압을 방지한다.
[0027]
도 2는 본 개시내용의 양상들에 따른 ESD 보호 저전압(LV; low voltage) I/O 회로 시스템(200)을 예시한다. 대표적으로, 보호 I/O 회로 시스템(200)은, 프리-드라이버 회로(210)에 커플링되는 I/O 드라이버 회로(220)를 포함한다. I/O 드라이버 회로(220)는, 프리-드라이버 회로(210)의 프리-드라이버 인버터들(Inv)에 의해 드라이빙되는 저전압 PFET(p-type field-effect transistor) 및 NFET(n-type FET)를 포함한다. 이러한 어레인지먼트에서, I/O 드라이버 회로(220)의 n-타입 트랜지스터 드라이버(N1) 및 p-타입 트랜지스터 드라이버(P1)가 출력 패드(206)(Out)를 드라이빙하는 데 사용된다.
[0028]
본 개시내용의 이러한 양상에서, 보호 I/O 회로 시스템(200)에 대한 ESD 보호를 제공하기 위해, I/O 드라이버 회로(220) 및 프리-드라이버 회로(210)의 부분을 플로팅하기 위해 스위치들이 사용된다. 이러한 어레인지먼트에서, 보호 I/O 회로 시스템(200)의 전력 공급 단자(202)(Vdd)에 대한 p-타입 트랜지스터 드라이버(P1)의 연결을 턴 온/오프(turn on/off)시키기 위해 전력 스위치(Sw6)가 사용될 수 있다. 유사하게, 접지 스위치(Sw3)는, 보호 I/O 회로 시스템(200)의 접지 단자(204)(Vss)에 n-타입 트랜지스터 드라이버(N1)를 연결하거나 그러한 연결을 차단한다. 게다가, 프리-드라이버 회로(210)의 프리-드라이버 인버터(Inv2)는, ESD 보호를 제공하기 위한 전력 스위치(Sw4) 및 접지 스위치(Sw1)를 포함한다. 유사하게, 프리-드라이버 회로(210)의 프리-드라이버 인버터(Inv4)는, 전력 스위치(Sw5) 및 접지 스위치(Sw2)를 포함한다. 이러한 어레인지먼트에서, 프리-드라이버 회로(210)의, 프리-드라이버 인버터(Inv4)에 커플링되는 프리-드라이버 인버터(Inv3) 및 프리-드라이버(Inv2)에 커플링되는 프리-드라이버 인버터(Inv1)는, 접지 단자(204)와 전력 공급 단자(202) 사이에 직접 커플링된다.
[0029]
도 2에 추가로 예시된 바와 같이, 보호 I/O 회로 시스템(200)의 전력 공급 단자(202) 및 접지 단자(204)에 저항 커패시턴스(RC) 클램프(250)가 커플링된다. 이러한 어레인지먼트에서, RC 클램프(250)는, 저항기(Rrc), 커패시터(Crc), 및 인버터(Inv5)를 포함하는 ESD 과도 검출기에 의해 인에이블링(enable)된다. 정전기 방전 이벤트 동안, 드라이버 트랜지스터들(예컨대, n-타입 트랜지스터 드라이버(N1) 및 p-타입 트랜지스터 드라이버(P1))는 전력 레일들(예컨대, 202, 204) 및 입력들(예컨대, 210)에 대하여 "플로팅"된다. n-타입 트랜지스터 드라이버(N1)의 장애 전압은 이제 n-타입 트랜지스터 드라이버(N1)의 드레인-바디 접합에 의해 결정된다. 본 개시내용의 일 양상에서, 더 약한 바디 타이는, N-웰 링(N-well ring)을 사용함으로써 n-타입 트랜지스터 드라이버(N1)의 장애 전압을 증가시킬 수 있다.
[0030]
정상 동작 동안, 저항기(Rrc)는, 내부 노드(252)를 전력 공급 단자(202)(예컨대, Vdd)의 전압 레벨에 가깝게 유지시킨다. 내부 노드(252)는, 인버터(Inv5)의 동작들을 트리거링(trigger)한다. 이는 또한, 분로 트랜지스터(N2)의 게이트 노드(254)를 접지 단자(204)의 전압 레벨로 유지시키며, 이는, 트랜지스터(N2)를 오프(예컨대, 비-전도)로 유지시킨다. 시간이 경과함에 따라, 저항기(Rrc)는, 커패시터(Crc) 양단의 전압을 전력 공급 단자(202)의 전압 레벨로 상승("풀 업(pull up)하는 것"으로 또한 알려져 있음)시킨다. 이러한 구성에서, 전력 공급부 턴 온 전압은 Rrc 및 Crc의 RC 시상수보다 훨씬 더 크다. 결과적으로, N2는 파워 업(power up) 페이즈 동안 오프로 유지된다. 전력 공급 단자(202)의 전압 레벨(Vdd)로 커패시터(Crc)를 풀 업하는 것은, 내부 노드(252)의 전압을 하이 전압으로 변경하며, 이는 인버터(Inv5)를 턴 온시킨다. 일단 인버터(Inv5)가 턴 온되면, 접지 단자(204)의 전압이 분로 트랜지스터(N2)의 게이트 노드(254)에 피딩(feed)된다. 이는, 분로 트랜지스터(N2)를 셧 오프(shut off)시킨다.
[0031]
정전기 방전 이벤트 전에, RC 클램프(250)에 전력이 공급되지 않아서, 커패시터(Crc) 상의 전하가 0이 된다. 정전기 방전 이벤트 동안, 정전기 방전 과도현상(transients)이 전력 공급 단자(202) 상에 나타나서, 전력 공급 단자(202)와 접지 단자(204) 사이의 전압이 급격하게(예컨대, 수 나노초 또는 그 미만 내에) 상승하는 것이 야기된다. 커패시터(Crc)는, 순간적으로, 내부 노드(252)의 전압을 0 볼트로 유지시킨다. 인버터(Inv5)는, 전력 공급 단자(202)의 전압 레벨로 게이트 노드(254) 상에 전압을 출력하며, 이는 분로 트랜지스터(N2)를 턴 온시킨다.
[0032]
분로 트랜지스터(N2)는 정전기 방전 동안의 전류 흐름을 흡수하도록 설계되며, 이는, 전력 공급 단자(202)와 접지 단자(204) 사이에 감소된 전압 범위를 유지시킨다. 분로 트랜지스터(N2)는 또한 정전기 방전 전류 분로 트랜지스터로 알려져 있는데, 그 이유는, 전력 공급 단자(202)로부터 접지 단자(204)로 흐르는 정전기 방전에 의해 야기된 전류를 분로 트랜지스터가 분로시키기 때문이다. 분로 트랜지스터(N2)는, 전력 공급 단자(202), 접지 단자(204), 및 드라이버 트랜지스터들(예컨대, n-타입 트랜지스터 드라이버(N1) 및 p-타입 트랜지스터 드라이버(P1)) 사이에 커플링되는 다이오드(Dp)(209) 및 다이오드(Dn)(208)에 의해 제공되는 분로 경로와 함께 동작한다. 일 구현에서, 저항기(Rrc)는 폴리실리콘 저항기일 수 있다. 다른 구현에서, 저항기(Rrc)는, 저항기로서 바이어싱되는 트랜지스터(이를테면, MOSFET)일 수 있다.
[0033]
보호 트랜지스터 드라이버(예컨대, n-타입 트랜지스터 드라이버(N1) 및 p-타입 트랜지스터 드라이버(P1))의 장애 허용한계 및 스트레스 조건에 의존하여, 모든 스위치들(예컨대, Sw2, Sw5, 및 Sw6)이 구현되어야 하는 것은 아니다. 예컨대, 충전 디바이스 모델(CDM)에 대한 최악의 경우의 방전은 통상적으로, 전류가, 출력 패드(206)로, 다이오드(Dp)(209)를 통해 위로, 그리고 RC 클램프(250)의 분로 트랜지스터(N2)를 통해 흐를 때이다. 이러한 방전 극성은, p-타입 트랜지스터 드라이버(P1)보다 n-타입 트랜지스터 드라이버(N1)에 더 스트레스를 가한다. 또한, P 채널 트랜지스터들, 이를테면 p-타입 트랜지스터 드라이버(P1)는, N 채널 트랜지스터들, 이를테면 n-타입 트랜지스터 드라이버(N1)보다 더 높은 전압 허용한계를 갖는다. 따라서, 접지 스위치(Sw3), 접지 스위치(Sw1), 및 전력 스위치(Sw4)가 충분할 수 있는 한편, 접지 스위치(Sw2), 전력 스위치(Sw5), 및 전력 스위치(Sw6)를 부가하는 것은 출력 패드(206)에서 전체 전압 허용한계를 개선시키지 않을 수 있다.
[0034]
본 개시내용의 일 양상에서, 전력 및 접지 스위치들(Sw1, Sw2, Sw3, Sw4, Sw5, 및 Sw6)은, MOSFET(metal oxide semiconductor field effect transistor)들을 사용하여 구현된다. 스위치 트랜지스터들의 사이즈는, 보호 I/O 회로 시스템(200)의 출력 드라이버 저항의 양의 증가를 결정할 수 있다. 그러나, 스위치 트랜지스터의 사이즈는, 더 큰 트랜지스터 스위치들이 레이아웃 영역을 증가시키는 것 외에는 보호 I/O 회로 시스템(200)의 성능에 부정적으로 영향을 미치지 않기 때문에, 증가될 수 있다.
[0035]
도 3은 본 개시내용의 양상에 따른 과도 정전기 방전(ESD) 검출기 회로(300)의 레이아웃 도면이다. 대표적으로, 과도 ESD 검출기 회로(300)는 저항기(R) 및 커패시터(C)를 포함한다. 이러한 RC 엘리먼트들은, 인버터(Inv6)와 함께, 공급 단자(302)(Vdd) 상에서 전압의 급격한 증가가 발생할 때 스위치 제어 신호(Tsw) 상에 로직 '1' 상태를 드라이빙한다. 공급 단자(302) 상에서의 급격한 증가는, 정상 동작 동안의 훨씬 더 느린 파워 업 조건보다는 정전기 방전(ESD) 이벤트로서 식별된다.
[0036]
과도 ESD 검출기 회로(300)는 또한, 인버터(Inv7)에 커플링되는 n-타입 트랜지스터 스위치(N3), 및 인버터(Inv6)에 커플링되는 p-타입 트랜지스터 스위치(P2)를 포함하며, 이들은, 정전기 방전 이벤트 동안에는 턴 "오프"되지만, 정상 동작 동안에는 스위치 제어 신호들(Tsw 및 
)을 드라이빙하기 위해 "온" 상태로 있다. 대안적으로, 과도 신호는, 도 2의 RC 클램프(250)의 인버터(Inv5)의 출력에서 풀 오프(pull off)될 수 있다. n-타입 트랜지스터 스위치들(N3) 및 p-타입 트랜지스터 스위치(P2)는 저전압 또는 고전압 MOSFET(metal oxide semiconductor field effect transistor)들일 수 있다는 것이 유의되어야 한다. 본 개시내용의 이러한 양상에서, 과도 ESD 검출기 회로(300)는, 예컨대, 도 4에 도시된 바와 같은, 직렬화기/역직렬화기(SERDES) 입력 및 출력 드라이버 회로들에 대한 ESD 보호를 제공하기 위해, 검출된 정전기 방전 이벤트에 대한 응답으로 스위치 제어 신호(Tsw)를 로직 '1' 상태로 어써팅하고 그리고 정상 동작 동안에는 스위치 제어 신호(Tsw)를 로직 '0' 상태로 유지한다.
[0037]
각각의 RC 클램프(이를테면, 각각 도 2 및 도 3의 RC 클램프(250) 및 과도 ESD 검출기 회로(300))는 대응하는 RC 시상수를 갖는다. RC 클램프(250) 및 과도 ESD 검출기 회로(300)는, 인체 모델 또는 충전 디바이스 모델을 위해 구성될 수 있다. 이어서, 인체 모델 또는 충전 디바이스 모델은, RC 클램프의 RC 시상수를 계산하는 데 사용된다. RC 클램프에 대한 RC 시상수를 계산하는 것은, RC 시상수 값이 되는 곱을 유도하기 위해, 저항기들(Rrc 및 R)과 타이밍 커패시터들(Crc 및 C)을 곱하는 것을 수반할 수 있다. 일반적으로, 인체 모델은, 더 큰 저항 및 커패시턴스 값을 사용할 수 있는, RC 클램프에 대한 더 높은 RC 시상수 값을 계산한다. 충전 디바이스 모델은, 인체 모델에 의해 셋팅된 RC 시상수보다 더 짧거나 더 빠른 RC 시상수 값을 셋팅한다.
[0038]
예컨대, 충전 디바이스 모델 방전과 연관된 RC 시상수는 약 1 나노초 또는 그 미만인 반면, 인체 모델 방전과 연관된 다른 RC 시상수는 약 150 나노초 또는 그 초과일 수 있다. 충전 디바이스 모델은 또한 일반적으로, 인체 모델보다 훨씬 더 높은 전류 진폭을 갖는다. 인체 모델은 또한, 충전 디바이스 모델보다 더 많은 에너지를 소산(dissipate)시킬 수 있다.
[0039]
MOSFET 디바이스들에 대한 손상은 종종 게이트 산화물 유전체들에서 발생하는데, 디바이스들의 이러한 영역들은 전압이 매우 높기 때문이다. 높은 전압들에서, 게이트 유전체는 파열된다. RC 클램프 설계는, 전반적인 전압을 낮게 유지하는 것을 선호하는 경향이 있다. 따라서, 효과적인 RC 클램프 설계를 유도하기 위해, 시간, 전압 레벨, 및 전류 레벨 사이의 트레이드오프(tradeoff)가 평가된다. 본 개시내용의 양상들에 따르면, MOSFET 디바이스들에 대한 손상의 방지가, 예컨대, 도 4 및 도 5에 도시된 바와 같은, 직렬화기/역직렬화기(SERDES) 입력 및 출력 드라이버 회로들에 대해 제공된다.
[0040]
도 4는 본 개시내용의 양상에 따른 ESD 보호 직렬화기/역직렬화기(SERDES) 출력 드라이버(400)의 개략도이다. 대표적으로, SERDES 차동 출력 드라이버(400)는, 차동 출력 패드(406)를 드라이빙하기 위해 프리-드라이버 회로(410)에 커플링되는 I/O 드라이버 회로(420)를 포함한다. 본 개시내용의 이러한 양상에서, I/O 드라이버 회로(420)는, 프리-드라이버 회로(410)의 프리-드라이버 인버터들(Inv)에 의해 드라이빙되는 한 쌍의 NFET(n-type field-effect transistor) 드라이버들을 포함한다. 게다가, 한 쌍의 로드들(예컨대, Rload0 및 Rload1)은, 차동 출력 패드(406)에 커플링된 송신 라인의 특성 임피던스(예컨대, 100 옴)를 나타낸다.
[0041]
정전기 방전 이벤트 동안, 다이오드(Dp)(409) 및 다이오드(Dn)(408)에 의해 제공되는 분로 경로는, I/O 드라이버 회로(420)의 한 쌍의 NFET 드라이버들의 게이트 산화물 유전체들을 보호하기에 불충분할 수 있다. 본 개시내용의 양상들에 따르면, SERDES 차동 출력 드라이버(400)는, 아래에 추가로 상세히 설명되는 바와 같이, 전력 및 접지 스위치들을 사용하여 I/O 드라이버 회로(420)의 한 쌍의 NFET 드라이버들을 "플로팅"하도록 구성된다. 본원에 설명된 바와 같이, "플로팅"이라는 용어는, I/O 드라이버 회로에 대한 입력들 및 전력 레일들로부터 I/O 드라이버 회로(420)의 한 쌍의 NFET 드라이버들을 결합해제하는 것을 지칭할 수 있다.
[0042]
이러한 어레인지먼트에서, 차동 출력 패드(406)의 상보적(complementary) 출력(
)을 드라이빙하기 위해 n-타입 트랜지스터 드라이버(N4)(예컨대, 제1 트랜지스터 드라이버)가 사용된다. 게다가, 차동 출력 패드(406)의 출력(Out)을 드라이빙하기 위해 I/O 드라이버 회로(420)의 n-타입 트랜지스터 드라이버(N5)(예컨대, 제2 트랜지스터 드라이버)가 사용된다. n-타입 트랜지스터 드라이버(N4)의 동작을 제어하기 위해, 프리-드라이버 인버터(Inv6)(예컨대, 제1 프리-드라이버 인버터)가 n-타입 트랜지스터 드라이버(N4)의 게이트(G)에 커플링된다. 프리-드라이버 인버터(Inv6)는 또한, 정전기 방전 이벤트 동안 n-타입 트랜지스터 드라이버(N4)를 보호하기 위해, 전력 스위치(Sw5)(예컨대, 제1 PFET(p-type field effect transistor) 스위치) 및 접지 스위치(Sw6)(예컨대, 제1 NFET(n-type field effect transistor) 스위치)를 통해 전력 공급 단자(402)(Vdd)와 접지 단자(404)(Vss) 사이에 선택적으로 커플링된다. 유사하게, n-타입 트랜지스터 드라이버(N5)의 동작을 제어하기 위해, 프리-드라이버 인버터(Inv7)(예컨대, 제2 프리-드라이버 인버터)가 n-타입 트랜지스터 드라이버(N5)의 게이트에 커플링된다. 프리-드라이버 인버터(Inv7)는 또한, 정전기 방전 이벤트 동안 n-타입 트랜지스터 드라이버(N5)를 보호하기 위해, 전력 스위치(Sw7)(예컨대, 제2 PFET 스위치) 및 접지 스위치(Sw8)(예컨대, 제2 NFET 스위치)를 통해 전력 공급 단자(402)와 접지 단자(404) 사이에 선택적으로 커플링된다.
[0043]
이러한 구현에서, 전력 스위치(Sw5) 및 전력 스위치(Sw7)뿐만 아니라 접지 스위치(Sw6) 및 접지 스위치(Sw8)는, 각각, 스위치 제어 신호(Tsw) 및 상보적 스위치 제어 신호(
)에 대한 응답으로, 프리-드라이버 인버터(Inv6) 및 프리-드라이버 인버터(Inv7)를 디스에이블링(disable)하도록 구성된다. 게다가, 검출된 정전기 방전 이벤트 동안, I/O 드라이버 회로(420)의 n-타입 트랜지스터 드라이버(N4) 및 n-타입 트랜지스터 드라이버(N5)로부터 전력 공급 단자(402)를 결합해제하기 위해 p-타입 스위치 트랜지스터(P3)가 사용된다. 유사하게, 검출된 정전기 방전 이벤트 동안, I/O 드라이버 회로(420)의 n-타입 트랜지스터 수신기(N4) 및 n-타입 트랜지스터 수신기(N5)로부터 접지 단자(404)를 결합해제하기 위해 공통 모드 바이어스 n-타입 트랜지스터(N6)가 사용된다. 이러한 구성에서, 검출된 정전기 방전 이벤트에 대한 응답으로, 스위치 제어 신호(Tsw)가 로직 '1' 상태로 어써팅된다. 그러나, 정상 동작 동안, 스위치 제어 신호(Tsw)는 로직 '0' 상태로 유지된다.
[0044]
접지 단자(404)를 결합해제하기 위해, 공통 모드 바이어스 n-타입 트랜지스터(N6)는, 송신 게이트(460)에 따라 바이어스 전압(Vbias) 노드로 스위칭되거나 스위칭 오프된다. 정상 동작 동안, 송신 게이트는, 공통 모드 바이어스 n-타입 트랜지스터(N6)의 게이트(G)에 Vbias 노드 전압을 피딩한다. 공통 모드 바이어스 n-타입 트랜지스터(N6)에 Vbias 노드 전압을 피딩하는 것은, 정전기 방전 이벤트가 검출되는 경우의 응답 시간을 촉진시키기 위해, 공통 모드 바이어스 n-타입 트랜지스터(N6)를 사전-바이어싱한다. 게다가, n-타입 스위치(N7)는, 정상 동작 동안, 스위치 제어 신호(Tsw)의 디어써션(deassertion)(예컨대, 로직 '0')에 대한 응답으로 오프이다.
[0045]
정전기 방전 이벤트 동안, 송신 게이트(460)는, 공통 모드 바이어스 n-타입 트랜지스터(N6)를 턴 오프시키기 위해 상보적 스위치 제어 신호(
)(예컨대, 로직 '0')를 공급한다. 게다가, n-타입 스위치(N7)는, 정전기 방전 이벤트 동안, 스위치 제어 신호(Tsw)의 어써션(assertion)에 대한 응답으로 턴 온된다. 이러한 구성에서, n-타입 스위치(N7)는, 공통 모드 바이어스 n-타입 트랜지스터(N6)의 게이트(G)에 커플링되는 드레인(D), 접지 단자(404)에 커플링되는 소스(S), 및 스위치 제어 신호(Tsw)에 커플링되는 게이트(G)를 갖는다. 정전기 방전 이벤트 동안, n-타입 스위치(N7)는, 공통 모드 바이어스 n-타입 트랜지스터(N6)의 게이트(G)를 접지시켜 접지 단자(404)를 결합해제하기 위해, 턴 온된다. 공통 모드 바이어스 n-타입 트랜지스터(N6)가 사전-바이어싱되기 때문에, 공통 모드 바이어스 n-타입 트랜지스터(N6)는 신속하게 응답하여 접지 단자(404)를 결합해제한다.
[0046]
이러한 구성에서, 전력 스위치들(예컨대, Sw5 및 Sw7)은 PFET들에 대응하고 그리고 접지 스위치들(예컨대, Sw6 및 Sw8)은 NFET들에 대응한다. 결과적으로, 전력 스위치들(예컨대, Sw5 및 Sw7)은 스위치 제어 신호(Tsw)의 어써션(예컨대, 로직 '1')에 대한 응답으로 개방이 되는 반면, 접지 스위치들(예컨대, Sw6 및 Sw8)은 정전기 방전 이벤트 동안 상보적 스위치 제어 신호(
)(예컨대, 로직 '0')에 대한 응답으로 개방이 된다. 이러한 구성을 이용하여, 접지 스위치들(예컨대, Sw6 및 Sw8)은, 특히, 도 3에 도시된 바와 같이, 스위치 제어 신호(Tsw) 및 상보적 스위치 제어 신호(
)가 과도 ESD 검출기 회로(300)로부터 유도되는 경우, 회로 오버헤드가 거의 없이 구현될 수 있다. 이러한 구성에서, p-타입 스위치 트랜지스터(P3)는, 최악의 경우의 방전 극성 및 차동 로드 저항기들(Rload1 및 Rload2)(대략적으로 100 옴의 범위 내에 있을 수 있음)에 기반하여 선택적이다.
[0047]
도 5는 본 개시내용의 양상에 따른 ESD 보호 직렬화기/역직렬화기(SERDES) 차동 수신기(500)의 개략도이다. 대표적으로, SERDES 차동 수신기(500)는, 차동 입력 패드(506)에 커플링되는 I/O 수신기 회로(520)를 포함한다. 본 개시내용의 이러한 양상에서, I/O 수신기 회로(520)는, 한 쌍의 NFET(n-type field effect transistor) 수신기들을 포함한다. 정전기 방전 이벤트 동안, 다이오드(Dp)(509) 및 다이오드(Dn)(508)에 의해 제공되는 분로 경로는, I/O 수신기 회로(520)의 한 쌍의 NFET 수신기들의 게이트 산화물 유전체들을 보호하기에 불충분하다.
[0048]
본 개시내용의 양상들에 따르면, SERDES 차동 수신기(500)는, 아래에 추가로 상세히 설명되는 바와 같이, I/O 수신기 회로(520)의 한 쌍의 NFET 수신기들을 "플로팅"하도록 구성된다. 본원에 설명된 바와 같이, "플로팅"이라는 용어는, SERDES 차동 수신기(500)의 전력 및 접지 레일들로부터 I/O 수신기 회로(520)의 한 쌍의 NFET 수신기들을 결합해제하는 것을 지칭할 수 있다.
[0049]
이러한 어레인지먼트에서, 차동 입력 패드(506)의 상보적 입력(
)을 수신하기 위해 n-타입 트랜지스터 수신기(N8)(예컨대, 제1 트랜지스터 수신기)가 사용된다. 게다가, 차동 입력 패드(506)의 입력(In)을 수신하기 위해 I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N9)(예컨대, 제2 트랜지스터 수신기)가 사용된다. 상보적 차동 출력(
)은, 차동 입력 패드(506)의 수신되는 상보적 입력(
)을 공급하기 위해 n-타입 트랜지스터 수신기(N8)의 드레인(D)에 커플링된다. 게다가, 차동 출력(Out)은, 차동 입력 패드(506)의 수신되는 입력(In)을 공급하기 위해 n-타입 트랜지스터 수신기(N9)의 드레인에 커플링된다.
[0050]
본 개시내용의 이러한 양상에서, n-타입 트랜지스터 수신기(N8)의 드레인(D)과 전력 공급 단자(502)(Vdd) 사이에 p-타입 로드 트랜지스터(P4)가 커플링된다. 게다가, n-타입 트랜지스터 수신기(N9)의 드레인(D)과 전력 공급 단자(502) 사이에 p-타입 전력 트랜지스터(P5)가 커플링된다. 공통 모드 n-타입 트랜지스터(N11)가 또한 n-타입 트랜지스터 수신기(N8) 및 n-타입 트랜지스터 수신기(N9) 둘 모두의 소스(S)와 접지 단자(504)(Vss) 사이에 커플링된다. 이러한 어레인지먼트에서, 공통 모드 n-타입 트랜지스터(N11)는, 일정한 출력 전류를 유지함으로써 I/O 수신기 회로(520)에 대한 전류 미러(current mirror)로서 동작할 수 있다.
[0051]
이러한 구현에서, p-타입 로드 트랜지스터(P4)(제1 로드 트랜지스터)는, 정전기 방전 이벤트 동안 I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N8)로부터 전력 공급 단자(502)를 결합해제하기 위해 사용된다. 게다가, p-타입 로드 트랜지스터(P5)(제2 로드 트랜지스터)는, 정전기 방전 이벤트 동안 I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N9)로부터 전력 공급 단자(502)를 결합해제하기 위해 사용된다. 유사하게, 검출된 정전기 방전 이벤트 동안, I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N8) 및 n-타입 트랜지스터 수신기(N9)로부터 접지 단자(504)를 결합해제하기 위해 공통 모드 바이어스 n-타입 트랜지스터(N10)가 사용된다. 이러한 구성에서, 검출된 정전기 방전 이벤트에 대한 응답으로, 스위치 제어 신호(Tsw)가 로직 '0' 상태로 디어써팅된다. 그러나, 정상 동작 동안, 스위치 제어 신호(Tsw)는 로직 '1' 상태로 유지된다.
[0052]
접지 단자(504)를 결합해제하기 위해, 공통 모드 n-타입 트랜지스터(N10)는, 송신 게이트(560)에 따라 n-타입 제어 신호(ControlN)로 스위칭되거나 스위칭 오프된다. 정상 동작 동안, 송신 게이트(560)는, 공통 모드 n-타입 트랜지스터(N10)의 게이트(G)에 n-타입 제어 신호(ControlN)를 피딩한다. 정전기 방전 이벤트 동안, 송신 게이트(560)는, 공통 모드 트랜지스터(N10)를 턴 오프시키기 위해 스위치 제어 신호(Tsw)(예컨대, 로직 '0')를 피딩한다. 게다가, n-타입 스위치(N11)는, 상보적 스위치 제어 신호(
)(예컨대, 로직 '1')에 대한 응답으로 턴 온된다. 이러한 구성에서, n-타입 스위치(N11)는, 공통 모드 n-타입 트랜지스터(N10)의 게이트(G)에 커플링되는 드레인(D), 접지 단자(504)에 커플링되는 소스(S), 및 상보적 스위치 제어 신호(
)에 커플링되는 게이트(G)를 갖는다. 이러한 어레인지먼트에서, n-타입 스위치(N11)는, 검출된 정전기 방전 이벤트 동안, 상보적 스위치 제어 신호(
)(예컨대, 로직 '1')에 대한 응답으로, 공통 모드 n-타입 트랜지스터(N10)의 게이트(G)를 접지 단자(504)로 단락시킴으로써 공통 모드 n-타입 트랜지스터(N10)를 접지시킨다.
[0053]
전력 공급 단자(502)를 결합해제하기 위해, 로드 p-타입 트랜지스터(P4) 및 로드 p-타입 트랜지스터(P5)는, 송신 게이트(570)에 따라 p-타입 제어 신호(ControlP)로 스위칭되거나 스위칭 오프된다. 정상 동작 동안, 송신 게이트(570)는, 로드 p-타입 트랜지스터(P4)의 게이트(G) 및 로드 p-타입 트랜지스터(P5)의 게이트(G)에 p-타입 제어 신호(ControlP)를 피딩한다. 예컨대, 로드 p-타입 트랜지스터(P4) 및 로드 p-타입 트랜지스터(P5)에 ControlP를 피딩하는 것은, 이러한 트랜지스터들이 정상 동작 동안 플로팅되는 것을 야기할 수 있다.
[0054]
정전기 방전 이벤트 동안, 송신 게이트(570)는, p-타입 로드 트랜지스터들을 턴 오프시키기 위해, 로드 p-타입 트랜지스터(P4) 및 로드 p-타입 트랜지스터(P5)에 상보적 스위치 제어 신호(
)(예컨대, 로직 '1;')를 피딩한다. 게다가, p-타입 스위치(P6)는, 스위치 제어 신호(Tsw)(예컨대, 로직 '0')에 대한 응답으로 턴 온된다. 이러한 구성에서, p-타입 스위치(P6)는, 로드 p-타입 트랜지스터(P4) 및 로드 p-타입 트랜지스터(P5)의 게이트들에 커플링되는 드레인(D), 전력 공급 단자(502)에 커플링되는 소스(S), 및 스위치 제어 신호(Tsw)에 커플링되는 게이트(G)를 갖는다. 이러한 어레인지먼트에서, n-타입 스위치(N8)는, 검출된 정전기 방전 이벤트 동안, 전력 공급 단자(502)로 로드 p-타입 트랜지스터(P4) 및 로드 p-타입 트랜지스터(P5)의 게이트들을 단락시킴으로써, 스위치 제어 신호(Tsw)의 디어써션에 대한 응답으로 로드 p-타입 트랜지스터(P4) 및 로드 p-타입 트랜지스터(P5)를 접지시킨다.
[0055]
도 6은 본 개시내용의 양상에 따른, 직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로를 보호하는 방법(600)을 예시하는 프로세스 흐름도이다. 블록(602)에서, 정전기 방전 이벤트가 검출된다. 예컨대, 도 3에 도시된 바와 같이, 과도 ESD 검출기 회로(300)는, 공급 단자(302)(Vdd) 상의 전압에서의 급격한 증가가 발생할 때 정전기 방전 이벤트를 검출할 수 있다. 공급 단자(302) 상에서의 급격한 증가는, 정상 동작 동안의 훨씬 더 느린 파워 업 조건보다는 정전기 방전(ESD) 이벤트로서 식별된다.
[0056]
다시 도 6을 참조하면, 블록(604)에서, SERDES I/O 회로의 한 쌍의 I/O 트랜지스터들로부터 전력 공급 단자가 선택적으로 결합해제된다. 예컨대, 도 4에 도시된 바와 같이, 검출된 정전기 방전 이벤트 동안, I/O 드라이버 회로(420)의 n-타입 트랜지스터 드라이버(N4) 및 n-타입 트랜지스터 드라이버(N5)로부터 전력 공급 단자(402)를 결합해제하기 위해 p-타입 스위치 트랜지스터(P3)가 사용된다. 도 5에 도시된 바와 같이, 정전기 방전 이벤트 동안, I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N8)로부터 전력 공급 단자(502)를 결합해제하기 위해 p-타입 로드 트랜지스터(P4)가 사용된다. 게다가, 정전기 방전 이벤트 동안, I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N9)로부터 전력 공급 단자(502)를 결합해제하기 위해 p-타입 로드 트랜지스터(P5)가 사용된다.
[0057]
다시 도 6을 참조하면, 블록(606)에서, SERDES I/O 드라이버 회로의 한 쌍의 I/O 트랜지스터들로부터 접지 단자가 선택적으로 결합해제된다. 예컨대, 도 4에 도시된 바와 같이, 검출된 정전기 방전 이벤트 동안, I/O 드라이버 회로(420)의 n-타입 트랜지스터 수신기(N4) 및 n-타입 트랜지스터 수신기(N5)로부터 접지 단자(404)를 결합해제하기 위해 공통 모드 바이어스 n-타입 트랜지스터(N6)가 사용된다. 도 5에 도시된 바와 같이, 검출된 정전기 방전 이벤트 동안, I/O 수신기 회로(520)의 n-타입 트랜지스터 수신기(N8) 및 n-타입 트랜지스터 수신기(N9)로부터 접지 단자(504)를 결합해제하기 위해 공통 모드 n-타입 트랜지스터(N10)가 사용된다.
[0058]
본 개시내용의 추가적인 양상에 따르면, 직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로가 설명된다. SERDES 차동 I/O 회로는, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버로부터 전력 공급 단자를 선택적으로 결합해제하기 위한 수단을 포함한다. 선택적으로 결합해제하는 수단은, 도 3의 ESD 검출기 회로(300)일 수 있다. SERDES 차동 I/O 회로는, I/O 드라이버 회로의 제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버로부터 접지 단자를 선택적으로 결합해제하기 위한 수단을 더 포함한다. 예컨대, 선택적으로 결합해제하는 수단은, 도 3의 ESD 검출기 회로(300)일 수 있다. 다른 양상에서, 전술된 수단은, 전술된 수단에 의해 인용되는 기능들을 수행하도록 구성되는 임의의 회로, 모듈 또는 임의의 장치일 수 있다.
[0059]
도 7은, 본 개시내용의 양상이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(700)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 7은 3개의 원격 유닛들(720, 730, 및 750) 및 2개의 기지국들(740)을 도시한다. 무선 통신 시스템들은 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(720, 730, 및 750)은, 개시된 ESD 보호 SERDES I/O 회로들을 포함하는 IC 디바이스들(725A, 725C, 및 725B)을 포함한다. 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 다른 디바이스들이 개시된 ESD 보호 SERDES I/O 회로들을 또한 포함할 수 있다는 것이 인지될 것이다. 도 7은, 기지국(740)으로부터 원격 유닛들(720, 730, 및 750)로의 순방향 링크 신호들(780) 및 원격 유닛들(720, 730, 및 750)로부터 기지국들(740)로의 역방향 링크 신호들(790)을 도시한다.
[0060]
도 7에서, 원격 유닛(720)은 모바일 텔레폰으로서 도시되고, 원격 유닛(730)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(750)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛은, 모바일 폰, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 개인 휴대 정보 단말과 같은 휴대용 데이터 유닛, GPS 인에이블된 디바이스, 내비게이션 디바이스, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛, 원격 유닛의 컴포넌트, 이를테면, 디스플레이 드라이버, 모뎀, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브(retrieve)하는 다른 디바이스, 또는 이들의 조합들일 수 있다. 도 7이 본 개시내용의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이러한 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시내용의 양상들은 개시된 ESD 보호 SERDES I/O 회로들을 포함하는 많은 디바이스들에서 적절하게 이용될 수 있다.
[0061]
도 8은, 위에 개시된 ESD 보호 SERDES I/O 회로들과 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(800)은, 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(801)를 포함한다. 설계 워크스테이션(800)은 또한, ESD 보호 SERDES I/O 드라이버 회로와 같은 반도체 컴포넌트(812) 또는 회로(810)의 설계를 용이하게 하기 위한 디스플레이(802)를 포함한다. 회로 설계(810) 또는 반도체 컴포넌트(812)를 유형으로(tangibly) 저장하기 위한 저장 매체(804)가 제공된다. 회로 설계(810) 또는 반도체 컴포넌트(812)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(804) 상에 저장될 수 있다. 저장 매체(804)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(800)은 저장 매체(804)로부터 입력을 수용하거나 저장 매체(804)에 출력을 기입하기 위한 드라이브 장치(803)를 포함한다.
[0062]
저장 매체(804) 상에 기록된 데이터는, 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 시리얼 기입 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 타이밍 도면들 또는 네트(net) 회로들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(804) 상에 데이터를 제공하는 것은, 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(810) 또는 반도체 컴포넌트(812)의 설계를 용이하게 한다.
[0063]
펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 본원에 설명된 기능들을 수행하는 모듈들(예컨대, 절차들, 함수들 등)을 이용하여 구현될 수 있다. 명령들을 유형으로 구현하는 머신-판독가능 매체가 본원에 설명된 방법들을 구현하는 데 사용될 수 있다. 예컨대, 소프트웨어 코드들은 메모리에 저장될 수 있고, 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛의 내부에 또는 프로세서 유닛의 외부에 구현될 수 있다. 본원에서 사용되는 바와 같이, "메모리"라는 용어는, 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 타입들을 지칭하며, 특정한 메모리의 타입 또는 메모리들의 개수, 또는 메모리가 저장되는 매체들의 타입으로 제한되는 것은 아니다.
[0064]
펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터-판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은, 데이터 구조로 인코딩된 컴퓨터-판독가능 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독가능 매체들을 포함한다. 컴퓨터-판독가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있고; 본원에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 CD(compact disc), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 Blu-ray 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 상기의 것들의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
[0065]
컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상의 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는, 하나 이상의 프로세서들로 하여금 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0066]
본 개시내용 및 본 개시내용의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시내용의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 본원에서 행해질 수 있음이 이해되어야 한다. 예를 들어, "위" 및 "아래"와 같은 상관적 용어들이 기판 또는 전자 디바이스에 대하여 사용된다. 물론, 기판 또는 전자 디바이스가 뒤집히면, 위가 아래가 되고, 아래가 위가 된다. 부가적으로, 옆으로 배향되면, 위 및 아래는 기판 또는 전자 디바이스의 측면들을 지칭할 수도 있다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제작물, 물질의 구성, 수단, 방법들 및 단계들의 특정 구성들에 제한되도록 의도되지 않는다. 당업자가 본 개시내용으로부터 용이하게 인식할 바와 같이, 본원에 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들이 본 개시내용에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.
Claims (22)
- 정전기 방전(ESD; electrostatic discharge) 보호 직렬화기/역직렬화기(SERDES; serializer/deserializer) 차동 드라이버 회로로서,
제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버를 포함하는 입력/출력(I/O) 드라이버 회로 ― 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버 각각은, 차동 출력 패드에 커플링되는 드레인을 가짐 ―;
상기 제1 트랜지스터 드라이버의 게이트에 커플링되는 제1 프리-드라이버(pre-driver) 인버터, 및 상기 제2 트랜지스터 드라이버의 게이트에 커플링되는 제2 프리-드라이버 인버터를 포함하는 프리-드라이버 회로 ― 상기 프리-드라이버 회로는, 전력 공급 단자와 접지 단자 사이에 선택적으로 커플링됨 ―;
상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버와 상기 전력 공급 단자 사이에 커플링되는 스위치 트랜지스터;
상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버와 상기 접지 단자 사이에 커플링되는 공통 모드 트랜지스터; 및
상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버로부터 상기 전력 공급 단자를 선택적으로 결합해제(disengage)하도록 구성되고 그리고 상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버로부터 상기 접지 단자를 선택적으로 결합해제하도록 구성되는 ESD 검출기 회로를 포함하며,
상기 ESD 검출기 회로는,
상기 공통 모드 트랜지스터의 게이트에 커플링되는 드레인, 상기 접지 단자에 커플링되는 소스, 및 상기 ESD 검출기 회로로부터의 스위치 제어 신호에 커플링되는 게이트를 갖는 NFET(n-type field effect transistor) 스위치, 및
정상 동작 동안 상기 공통 모드 트랜지스터에 바이어스 전압을 피딩(feed)하고 그리고 정전기 방전 이벤트 동안 상기 공통 모드 트랜지스터에 상보적(complementary) 스위치 제어 신호를 피딩하도록 상기 스위치 제어 신호에 따라 동작가능한 송신 게이트
를 포함하는, ESD 보호 SERDES 차동 드라이버 회로. - 제1항에 있어서,
상기 제1 프리-드라이버 인버터를 상기 전력 공급 단자에 선택적으로 커플링시키는 제1 PFET(p-type field effect transistor) 스위치; 및
상기 제2 프리-드라이버 인버터를 상기 전력 공급 단자에 선택적으로 커플링시키는 제2 PFET 스위치를 더 포함하며,
상기 제1 PFET 스위치 및 상기 제2 PFET 스위치는, 상기 ESD 검출기 회로로부터의 스위치 제어 신호에 대한 응답으로 개방되도록 동작가능한, ESD 보호 SERDES 차동 드라이버 회로. - 제1항에 있어서,
상기 제1 프리-드라이버 인버터를 상기 접지 단자에 선택적으로 커플링시키는 제2 NFET(n-type field effect transistor) 스위치; 및
상기 제2 프리-드라이버 인버터를 상기 접지 단자에 선택적으로 커플링시키는 제3 NFET 스위치를 더 포함하며,
상기 제3 NFET 스위치 및 상기 제2 NFET 스위치는, 상기 ESD 검출기 회로로부터의 상보적 스위치 제어 신호에 대한 응답으로 개방되도록 동작가능한, ESD 보호 SERDES 차동 드라이버 회로. - 제1항에 있어서,
상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버는 NFET(n-type field effect transistor)들을 포함하는, ESD 보호 SERDES 차동 드라이버 회로. - 제1항에 있어서,
모뎀에 대한 I/O 회로 시스템에 통합되는, ESD 보호 SERDES 차동 드라이버 회로. - 제1항에 있어서,
디스플레이 드라이버에 대한 I/O 회로 시스템에 통합되는, ESD 보호 SERDES 차동 드라이버 회로. - 제1항에 있어서,
모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, ESD 보호 SERDES 차동 드라이버 회로. - 정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 수신기 회로로서,
제1 트랜지스터 수신기 및 제2 트랜지스터 수신기를 포함하는 입력/출력(I/O) 수신기 회로 ― 상기 제1 트랜지스터 수신기 및 상기 제2 트랜지스터 수신기 각각은, 차동 입력 패드에 커플링되는 게이트, 및 내부 차동 출력에 커플링되는 드레인을 가짐 ―;
전력 공급 단자와 상기 제1 트랜지스터 수신기 사이에 커플링되는 제1 로드 트랜지스터, 및 상기 전력 공급 단자와 상기 I/O 수신기 회로의 상기 제2 트랜지스터 수신기 사이에 커플링되는 제2 로드 트랜지스터;
상기 I/O 수신기 회로의 상기 제1 트랜지스터 수신기 및 상기 제2 트랜지스터 수신기와 접지 단자 사이에 커플링되는 공통 모드 트랜지스터; 및
상기 I/O 수신기 회로의 상기 제1 트랜지스터 수신기 및 상기 제2 트랜지스터 수신기로부터 상기 전력 공급 단자를 선택적으로 결합해제하도록 구성되고 그리고 상기 I/O 수신기 회로의 상기 제1 트랜지스터 수신기 및 상기 제2 트랜지스터 수신기로부터 상기 접지 단자를 선택적으로 결합해제하도록 구성되는 ESD 검출기 회로를 포함하며,
상기 ESD 검출기 회로는,
상기 제1 로드 트랜지스터의 게이트 및 상기 제2 로드 트랜지스터의 게이트에 커플링되는 드레인, 전력 단자에 커플링되는 소스, 및 상기 ESD 검출기 회로로부터의 스위치 제어 신호에 커플링되는 게이트를 갖는 PFET(p-type field effect transistor) 스위치, 및
정상 동작 동안 상기 제1 로드 트랜지스터 및 상기 제2 로드 트랜지스터에 p-타입 제어 신호를 피딩하고 그리고 정전기 방전 이벤트 동안 상기 제1 로드 트랜지스터 및 상기 제2 로드 트랜지스터에 상보적 스위치 제어 신호를 피딩하도록 상기 스위치 제어 신호에 따라 동작가능한 송신 게이트
를 포함하는, ESD 보호 SERDES 차동 수신기 회로. - 제8항에 있어서,
상기 ESD 검출기 회로는,
공통 모드 트랜지스터의 게이트에 커플링되는 드레인, 상기 접지 단자에 커플링되는 소스, 및 상기 ESD 검출기 회로로부터의 상보적 스위치 제어 신호에 커플링되는 게이트를 갖는 NFET(n-type field effect transistor) 스위치, 및
정상 동작 동안 상기 공통 모드 트랜지스터에 n-타입 제어 신호를 피딩하고 그리고 정전기 방전 이벤트 동안 상기 공통 모드 트랜지스터에 스위치 제어 신호를 피딩하도록 상기 상보적 스위치 제어 신호에 따라 동작가능한 송신 게이트
를 더 포함하는, ESD 보호 SERDES 차동 수신기 회로. - 제8항에 있어서,
상기 제1 트랜지스터 수신기 및 상기 제2 트랜지스터 수신기는 NFET(n-type field effect transistor)들을 포함하는, ESD 보호 SERDES 차동 수신기 회로. - 제8항에 있어서,
모뎀의 I/O 회로 시스템에 통합되는, ESD 보호 SERDES 차동 수신기 회로. - 제8항에 있어서,
디스플레이 드라이버의 I/O 회로 시스템에 통합되는, ESD 보호 SERDES 차동 수신기 회로. - 제8항에 있어서,
모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, ESD 보호 SERDES 차동 수신기 회로. - 직렬화기/역직렬화기(SERDES) 차동 입력/출력(I/O) 회로를 보호하는 방법으로서,
정전기 방전 이벤트를 검출하는 단계;
검출된 정전기 방전 이벤트에 대한 응답으로, 상기 SERDES 차동 I/O 회로의 한 쌍의 I/O 트랜지스터들과 전력 공급 단자 사이에 커플링되는 스위치 트랜지스터에 상보적 스위치 제어 신호를 피딩함으로써, 상기 SERDES 차동 I/O 회로의 상기 한 쌍의 I/O 트랜지스터들로부터 상기 전력 공급 단자를 선택적으로 결합해제하는 단계; 및
상기 검출된 정전기 방전 이벤트에 대한 응답으로, 상기 SERDES 차동 I/O 회로의 상기 한 쌍의 I/O 트랜지스터들과 접지 단자 사이에 커플링되는 공통 모드 트랜지스터에 상기 상보적 스위치 제어 신호를 피딩함으로써, 상기 SERDES 차동 I/O 회로의 상기 한 쌍의 I/O 트랜지스터들로부터 상기 접지 단자를 선택적으로 결합해제하는 단계를 포함하는, SERDES 차동 I/O 회로를 보호하는 방법. - 제14항에 있어서,
상기 SERDES 차동 I/O 회로를, 모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, SERDES 차동 I/O 회로를 보호하는 방법. - 정전기 방전(ESD) 보호 직렬화기/역직렬화기(SERDES) 차동 드라이버 회로로서,
제1 트랜지스터 드라이버 및 제2 트랜지스터 드라이버를 포함하는 입력/출력(I/O) 드라이버 회로 ― 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버 각각은, 차동 출력 패드에 커플링되는 드레인을 가짐 ―;
상기 제1 트랜지스터 드라이버의 게이트에 커플링되는 제1 프리-드라이버 인버터, 및 상기 제2 트랜지스터 드라이버의 게이트에 커플링되는 제2 프리-드라이버 인버터를 포함하는 프리-드라이버 회로 ― 상기 프리-드라이버 회로는, 전력 공급 단자와 접지 단자 사이에 선택적으로 커플링됨 ―;
상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버와 상기 전력 공급 단자 사이에 커플링되는 스위치 트랜지스터;
상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버와 상기 접지 단자 사이에 커플링되는 공통 모드 트랜지스터;
상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버로부터 상기 전력 공급 단자를 선택적으로 결합해제하기 위한 수단;
상기 공통 모드 트랜지스터의 게이트에 커플링되는 드레인, 상기 접지 단자에 커플링되는 소스, 및 상기 ESD 검출기 회로로부터의 스위치 제어 신호에 커플링되는 게이트를 갖는 NFET(n-type field effect transistor) 스위치, 및
정상 동작 동안 상기 공통 모드 트랜지스터에 바이어스 전압을 피딩(feed)하고 그리고 정전기 방전 이벤트 동안 상기 I/O 드라이버 회로의 상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버로부터 상기 접지 단자를 결합해제하기 위해, 상기 공통 모드 트랜지스터에 상보적 스위치 제어 신호를 피딩하도록 상기 스위치 제어 신호에 따라 동작가능한 송신 게이트를 포함하는, ESD 보호 SERDES 차동 드라이버 회로. - 제16항에 있어서,
상기 제1 프리-드라이버 인버터를 상기 전력 공급 단자에 선택적으로 커플링시키는 제1 PFET(p-type field effect transistor) 스위치; 및
상기 제2 프리-드라이버 인버터를 상기 전력 공급 단자에 선택적으로 커플링시키는 제2 PFET 스위치를 더 포함하며,
상기 제1 PFET 스위치 및 상기 제2 PFET 스위치는, 스위치 제어 신호에 대한 응답으로 개방되도록 동작가능한, ESD 보호 SERDES 차동 드라이버 회로. - 제16항에 있어서,
상기 제1 프리-드라이버 인버터를 상기 접지 단자에 선택적으로 커플링시키는 제2 NFET(n-type field effect transistor) 스위치; 및
상기 제2 프리-드라이버 인버터를 상기 접지 단자에 선택적으로 커플링시키는 제3 NFET 스위치를 더 포함하며,
상기 제3 NFET 스위치 및 상기 제2 NFET 스위치는, 상보적 스위치 제어 신호에 대한 응답으로 개방되도록 동작가능한, ESD 보호 SERDES 차동 드라이버 회로. - 제16항에 있어서,
상기 제1 트랜지스터 드라이버 및 상기 제2 트랜지스터 드라이버는 NFET(n-type field effect transistor)들을 포함하는, ESD 보호 SERDES 차동 드라이버 회로. - 제16항에 있어서,
모뎀에 대한 I/O 회로 시스템에 통합되는, ESD 보호 SERDES 차동 드라이버 회로. - 제16항에 있어서,
디스플레이 드라이버에 대한 I/O 회로 시스템에 통합되는, ESD 보호 SERDES 차동 드라이버 회로. - 제16항에 있어서,
모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, ESD 보호 SERDES 차동 드라이버 회로.
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