JP6687753B2 - 静電気放電（ｅｓｄ）分離入力／出力（ｉ／ｏ）回路 - Google Patents

静電気放電（ｅｓｄ）分離入力／出力（ｉ／ｏ）回路 Download PDF

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Description

本開示は、一般に、集積回路(IC)に関する。より詳細には、本開示は、静電気放電(ESD)分離入力/出力(I/O)回路(electrostatic discharge (ESD) isolated input/output (I/O) circuit)に関する。
電子デバイスにおける静電気放電(ESD)に対する保護は、一般に、クランプ回路を使用して実行される。これらのクランプ回路は、電圧信号の正または負のピーク変動を、ESD電流を分流することによって規定値に固定または「クランプ」するために使用され得る。過渡クランプ回路のタイミング要素は、抵抗器およびキャパシタ(RC)を使用することによって実装され得る。そのようなクランプ回路は、RCクランプと呼ばれる。RCクランプは、人体モデル(HBM)および帯電デバイスモデル(CDM)を使用して、それらのRC時定数値を決定し得る。加えて、RCクランプは、プロセス移植性、標準型金属酸化物半導体電界効果トランジスタ(MOSFET)モデルによるシミュレーションの容易さ、より速い応答時間、およびより低い導通オフセット電圧を含めて、他のタイプのクランプと比べていくつかの利点を有する。
しかしながら、プロセス技術のダウンスケーリングが続くにつれて、ESD故障電圧も同様に縮小している。たとえば、ESDストレスに対する帯電デバイスモデルCDM試験を使用する故障電圧は、最も先進的なプロセスに対して3ボルトの低さの故障電圧をもたらす場合がある。ESD保護のための1つの一般的な方法は、RCクランプと併せてダイオードを使用することである。この手法は、約1.6ボルトの比較的低い導通オフセット電圧を示し、この電圧は、ダイオードとRCクランプのオフセット電圧との合計である。
残念ながら、全オフセット電圧のうちの約1.1ボルトが、スケーリングされないダイオード物理特性によって制御されるため、全オフセット電圧は非常にゆっくりと縮小し、RCクランプオフセット電圧は、MOSFETしきい電圧に依存するので、非常にゆっくりとスケーリングされる。保護されたMOSFETが3ボルトにおいて故障するとき、これは、わずか1.4ボルトの電圧(IR)降下に対して非常に小さい電圧オーバーヘッドをもたらす。ピークCDM電流が5アンペア(A)であるならば、この場合に対する最大全抵抗は0.28オーム(Ω)である。したがって、ダイオードの「オン」抵抗、バス抵抗、およびRCクランプ抵抗の合計は、合計で0.28オーム未満にならなければならない。上記の抵抗の合計を達成することは非常に困難であることは、当業者には認識されよう。
静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路は、入力/出力(I/O)ドライバを含み得る。I/Oドライバ回路は、差動出力パッドに結合されたドレインをそれぞれが有する、第1のトランジスタドライバおよび第2のトランジスタドライバを含み得る。ESD保護SERDES差動ドライバ回路はまた、プリドライバ回路を含み得る。プリドライバ回路は、第1のトランジスタドライバのゲートに結合された第1のプリドライバインバータを含み得る。プリドライバ回路はまた、第2のトランジスタドライバのゲートに結合された第2のプリドライバインバータを含み得る。プリドライバ回路は、電源端子と接地端子との間で選択的に結合され得る。ESD保護SERDES差動ドライバ回路はまた、I/Oドライバ回路の電源端子、第1のトランジスタドライバ、および第2のトランジスタドライバの間で選択的に結合されるスイッチトランジスタを含み得る。ESD保護SERDES差動ドライバ回路は、I/Oドライバ回路の接地端子、第1のトランジスタドライバ、および第2のトランジスタドライバの間で選択的に結合されるコモンモードトランジスタをさらに含み得る。ESD保護SERDES差動ドライバ回路はまた、I/Oドライバ回路の第1のトランジスタドライバおよび第2のトランジスタドライバから電源端子を選択的に分離するように構成され、I/Oドライバ回路の第1のトランジスタドライバおよび第2のトランジスタドライバから接地端子を選択的に分離するように構成されたESD検出器回路を含み得る。
静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動受信機回路は、入力/出力(I/O)受信機回路を含み得る。I/O差動受信機回路は、差動入力パッドに結合されたゲートおよび内部差動出力に結合されたドレインをそれぞれが有する、第1のトランジスタ受信機および第2のトランジスタ受信機を含み得る。ESD保護SERDES差動受信機回路はまた、I/O受信機回路の電源端子と第1のトランジスタ受信機との間で選択的に結合される第1の負荷トランジスタと、電源端子と第2のトランジスタ受信機との間で選択的に結合される第2の負荷トランジスタとを含み得る。ESD保護SERDES差動受信機回路は、I/O受信機回路の接地端子、第1のトランジスタ受信機、および第2のトランジスタ受信機の間で選択的に結合されるコモンモードトランジスタをさらに含み得る。ESD保護SERDES差動受信機回路はまた、I/O受信機回路の第1のトランジスタ受信機および第2のトランジスタ受信機から電源端子を選択的に分離するように構成され、I/O受信機回路の第1のトランジスタ受信機および第2のトランジスタ受信機から接地端子を選択的に分離するように構成されたESD検出器回路を含み得る。
シリアライザ/デシリアライザ(SERDES)差動入力/出力(I/O)回路を保護する方法は、静電気放電事象を検出するステップを含む。方法はまた、検出された静電気放電事象に応答して、SERDES差動I/O回路のI/Oトランジスタのペアから電源端子を選択的に分離するステップを含む。方法は、検出された静電気放電事象に応答して、SERDES差動I/O回路のI/Oトランジスタのペアから接地端子を選択的に分離するステップをさらに含む。
静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路は、入力/出力(I/O)ドライバを含み得る。I/Oドライバ回路は、差動出力パッドに結合されたドレインをそれぞれが有する、第1のトランジスタドライバおよび第2のトランジスタドライバを含み得る。ESD保護SERDES差動ドライバ回路はまた、プリドライバ回路を含み得る。プリドライバ回路は、第1のトランジスタドライバのゲートに結合された第1のプリドライバインバータを含み得る。プリドライバ回路はまた、第2のトランジスタドライバのゲートに結合された第2のプリドライバインバータを含み得る。プリドライバ回路は、電源端子と接地端子との間で選択的に結合され得る。ESD保護SERDES差動ドライバ回路はまた、I/Oドライバ回路の電源端子、第1のトランジスタドライバ、および第2のトランジスタドライバの間で選択的に結合されるスイッチトランジスタを含み得る。ESD保護SERDES差動ドライバ回路は、I/Oドライバ回路の接地端子、第1のトランジスタドライバ、および第2のトランジスタドライバの間で選択的に結合されるコモンモードトランジスタをさらに含み得る。ESD保護SERDES差動ドライバ回路はまた、I/Oドライバ回路の第1のトランジスタドライバおよび第2のトランジスタドライバから電源端子を選択的に分離するための手段と、I/Oドライバ回路の第1のトランジスタドライバおよび第2のトランジスタドライバから接地端子を選択的に分離するための手段とを含み得る。
上記では、後続の詳細な説明をより良く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点について以下において説明する。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者には諒解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。
本開示をより完全に理解できるように、ここで、添付の図面と併せて以下の説明を参照する。
本開示の一態様による、ESD保護入力/出力(I/O)回路システムの概略図である。 本開示の態様によるESD保護低電圧(LV)I/O回路を示す図である。 本開示の一態様による過渡静電気放電(ESD)検出器回路のレイアウト図である。 本開示の一態様による、静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路の概略図である。 本開示の一態様による、静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動受信機回路の概略図である。 本開示の一態様による、シリアライザ/デシリアライザ(SERDES)差動入力/出力(I/O)回路を保護する方法を示すプロセスフロー図である。 本開示の構成が有利に利用される場合がある例示的なワイヤレス通信システムを示すブロック図である。 一構成による半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。
添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成について説明するものであり、本明細書で説明する概念が実践され得る唯一の構成を表すものではない。詳細な説明は、様々な概念を完全に理解できるようにすることを目的とした具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施できることは当業者には明らかであろう。場合によっては、そのような概念を不明瞭にすることを避けるために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書において説明されるときに、「および/または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。
電子デバイスにおける静電気放電(ESD)に対する保護は、クランプ回路を使用して実行され得る。これらのクランプ回路は、電圧信号の正または負のピーク変動を規定値に固定するかまたは「クランプする」ことによって、ESD電流を分流するために使用される。抵抗器およびキャパシタ(RC)は、一般に、過渡クランプ回路のタイミング要素を実装するために使用される。そのようなクランプ回路は、RCクランプと呼ばれる。RCクランプは、人体モデル(HBM)または帯電デバイスモデル(CDM)を使用して、それらのRC時定数値を決定し得る。これらのRCクランプはまた、プロセス移植性、標準型金属酸化物半導体電界効果トランジスタ(MOSFET)モデルによるシミュレーションの容易さ、より速い応答時間、ならびにより低い導通オフセット電圧を含めて、他のタイプのクランプをしのぐいくつかの利点を有する。
低電圧(LV)コアトランジスタは、電力と高データ速度の両方を提供するために、入力/出力(I/O)回路内で一般的に使用される。しかしながら、プロセス技術は低電圧コアトランジスタを継続的にダウンスケーリングしているので、静電気放電故障電圧もまた縮小している。たとえば、静電気放電ストレスに対する帯電デバイスモデルCDM試験を使用する故障電圧は、最も先進的なプロセスに対して3ボルトの低さの故障電圧をもたらす場合がある。I/O回路のESD保護のための1つの一般的な方法は、RCクランプと併せてダイオードを使用することである。この手法は、約1.6ボルトの比較的低い導通オフセット電圧を示し、この電圧は、ダイオードとRCクランプのオフセット電圧との合計である。
残念ながら、全オフセット電圧のうちの約1.1ボルトが、スケーリングされないダイオード物理特性によって制御されるため、全オフセット電圧は非常にゆっくりと縮小し、RCクランプオフセット電圧は、MOSFETしきい電圧に依存するので、非常にゆっくりとスケーリングされる。保護されたMOSFETが3ボルトにおいて故障するとき、非常に小さい電圧オーバーヘッドが、わずか1.4ボルトの電圧(IR)降下に対して生じる。ピークCDM電流が5アンペア(A)であるならば、この場合の最大全抵抗は0.28オーム(Ω)である。したがって、ダイオードの「オン」抵抗、バス抵抗、およびRCクランプ抵抗の合計は、合計で0.28オーム未満にならなければならない。上記の抵抗の合計を達成することは非常に困難であることは、当業者には認識されよう。
本開示の一態様では、上記の低減されたオフセット電圧オーバーヘッドを克服するために、故障電圧がブーストされるESD保護シリアライザ/デシリアライザ(SERDES)入力/出力(I/O)回路が説明される。すなわち、オフセット電圧を引き下げるための明確な方法はなく、方法は上記の物理特性によって制限されるので、本開示の態様による1つの解決策は、SERDES I/O回路の故障電圧をブーストすることに依存する。たとえば、I/O故障電圧が5ボルトに引き上げられ得るならば、放電IR降下に関連する許容最大抵抗は、上記に与えた例に従って0.28オームから0.68オームになる。
図1は、本開示の一態様による、ESD保護入力/出力(I/O)回路システム100の概略図である。典型的には、入力/出力(I/O)ドライバ回路120は、入力パッド106を駆動するためにプリドライバ回路110に選択的に結合される。本開示のこの態様では、スイッチ140は、ESD保護I/O回路システム100のI/Oドライバ回路120、電源端子102(Vdd)、接地端子104(Vss)、およびプリドライバ回路110の間に配置される。動作中、ESD検出器回路130(たとえば、過渡検出器)は、ESD保護I/O回路システム100の通常動作をモニタする。ESD検出器回路130は、静電気放電事象を検出して、静電気放電事象がI/Oドライバ回路120に損傷を与えることを防止するように構成される。本開示の一態様では、ESD検出器回路130は、図3に示すように構成され得る。
本開示のこの態様では、検出された静電気放電事象の間に、ESD検出器回路130は、スイッチ制御信号142(Tsw)を使用してスイッチ140を開いて、I/Oドライバ回路120に結合するノードを、ESD保護I/O回路システム100の残りに対してフロートにする。スイッチ制御信号142は、検出された静電気放電事象の間は論理「0」であり、通常動作の間は論理1であり得る。したがって、通常動作の間はスイッチ140は閉じており、I/Oドライバ回路120が正常に機能することを可能にする。この構成は、スイッチ制御信号142に対する論理「1」はスイッチ140を閉じ、論理「0」はスイッチ140を開くことを仮定するが、スイッチ制御信号142の他の構成も可能である。たとえば、図3に示すように、ESD検出器回路は、検出された静電気放電事象に応答してスイッチ制御信号Tswを論理「1」状態にアサートし、通常動作の間にスイッチ制御信号Tswを論理「0」状態に維持し得る。
本開示のこの態様は、静電気放電事象の間にスイッチ140を使用してI/Oドライバ回路120を分離する。これは、I/Oドライバ回路120のトランジスタ(たとえば、金属酸化物半導体電界効果トランジスタ(MOSFET))を「フロート」にすることを可能にし、それにより、I/O回路の放電経路をI/O回路のMOSFETのドレイン-ボディ故障電圧の限界まで除外する。MOSFETのドレイン-ボディ故障電圧は、弱いボディタイを使用することによって引き上げられ得るが、弱いボディタイの使用は、ラッチアップ感受性によって緩和されるべきである。本開示の態様は、たとえば図2に示す低電圧(LV)I/O回路に対する静電気放電検出、ならびにたとえば図4および図5に示すシリアライザ/デシリアライザ(SERDES)入力および出力ドライバ回路を設けることによって、I/Oドライバ回路トランジスタのドレイン-ボディ故障電圧を防止する。
図2は、本開示の態様によるESD保護低電圧(LV)I/O回路システム200を示す。典型的には、保護されたI/O回路システム200はプリドライバ回路210に結合されたI/Oドライバ回路220を含む。I/Oドライバ回路220は、プリドライバ回路210のプリドライバインバータ(Inv)によって駆動される低電圧のp型電界効果トランジスタ(PFET)およびn型FET(NFET)のドライバを含む。この構成では、I/Oドライバ回路220のn型トランジスタドライバN1およびp型トランジスタドライバP1は、出力パッド206(Out)を駆動するために使用される。
本開示のこの態様では、I/Oドライバ回路220およびプリドライバ回路210の一部をフロートにして、保護されたI/O回路システム200のためのESD保護を設けるために、スイッチが使用される。この構成では、電力スイッチSw6は、p型トランジスタドライバP1の、保護されたI/O回路システム200の電源端子202(Vdd)への接続をオン/オフするために使用され得る。同様に、接地スイッチSw3は、n型トランジスタドライバN1の、保護されたI/O回路システム200の接地端子204(Vss)への接続を行うかまたは切る。加えて、プリドライバ回路210のプリドライバインバータInv2は、ESD保護を設けるための電力スイッチSw4と接地スイッチSw1とを含む。同様に、プリドライバ回路210のプリドライバインバータInv4は、電力スイッチSw5と接地スイッチSw2とを含む。この構成では、プリドライバ回路210の、プリドライバインバータInv4に結合されたプリドライバインバータInv3およびプリドライバインバータInv2に結合されたプリドライバインバータInv1は、接地端子204と電源端子202との間で直接結合される。
図2にさらに示すように、抵抗キャパシタンス(RC)クランプ250は、保護されたI/O回路システム200の電源端子202および接地端子204に結合される。この構成では、RCクランプ250は、抵抗器Rrc、キャパシタCrc、およびインバータInv5を含むESD過渡検出器によって可能になる。静電気放電事象の間、ドライバトランジスタ(たとえば、n型トランジスタドライバN1およびp型トランジスタドライバP1)は、電力レール(たとえば、202、204)および入力(たとえば、210)に対して「フロート」にされる。n型トランジスタドライバN1の故障電圧は、今や、n型トランジスタドライバN1のドレイン-ボディ接合部によって決定される。本開示の一態様では、より弱いボディタイは、Nウェルリングを使用することによってn型トランジスタドライバN1の故障電圧を引き上げることができる。
通常動作の間、抵抗器Rrcは、内部ノード252を電源端子202(たとえば、Vdd)の電圧レベルの近くに保持する。内部ノード252は、インバータInv5の作動をトリガする。これはまた、シャントトランジスタN2のゲートノード254を接地端子204の電圧レベルに保持し、その電圧レベルはトランジスタN2をオフ(たとえば、非導通)に保持する。時間が経過するにつれて、抵抗器Rrcは、キャパシタCrcにまたがる電圧を電源端子202の電圧レベルまで引き上げる(「プルアップ」としても知られている)。この構成では、電源ターンオン電圧は、RrcおよびCrcのRC時定数よりはるかに大きい。その結果、N2は、起動段階の間はオフのままである。キャパシタCrcを電源端子202の電圧レベルVddまでプルアップすることで、内部ノード252の電圧が高電圧に変化し、その高電圧がインバータInv5をオンにする。インバータInv5がオンになると、接地端子204の電圧がシャントトランジスタN2のゲートノード254に流れ込む。これにより、シャントトランジスタN2は遮断される。
静電気放電事象の前に、RCクランプ250は電力供給を止められており、それによりキャパシタCrc上の電荷はゼロである。静電気放電事象の間、静電気放電過渡状態が電源端子202上に現れ、電源端子202と接地端子204との間の電圧を急速に(たとえば、数ナノ秒以下の間に)上昇させる。キャパシタCrcは、瞬間的に、内部ノード252の電圧をゼロボルトに保持する。インバータInv5は、ゲートノード254上に電源端子202の電圧レベルにおける電圧を出力し、その電圧がシャントトランジスタN2をオンにする。
シャントトランジスタN2は、静電気放電の間の電流の流れを吸収し、それにより電源端子202と接地端子204との間に、低減された電圧範囲を維持するように設計される。シャントトランジスタN2は、電源端子202から接地端子204まで流れる静電気放電によって生じる電流を分流するので、シャントトランジスタN2はまた、静電気放電電流シャントトランジスタとしても知られている。シャントトランジスタN2は、電源端子202、接地端子204およびドライバトランジスタ(たとえば、n型トランジスタドライバN1およびp型トランジスタドライバP1)の間で結合されたダイオードDp209およびダイオードDn208によって設けられる分流経路と連携して動作する。一実装形態では、抵抗器Rrcは、ポリシリコン抵抗器であってもよい。別の実装形態では、抵抗器Rrcは、抵抗器としてバイアスされたトランジスタ(MOSFETなど)であってもよい。
保護されたトランジスタドライバ(たとえば、n型トランジスタドライバN1およびp型トランジスタドライバP1)の故障耐性およびストレス条件に応じて、すべてのスイッチ(たとえば、Sw2、Sw5およびSw6)が実装されなければならないとは限らない。たとえば、帯電デバイスモデル(CDM)に対するワーストケース放電は、一般的に、電流が、ダイオードDp209を通りかつRCクランプ250のシャントトランジスタN2を通って出力パッド206に流入するときである。この放電極性は、p型トランジスタドライバP1よりもn型トランジスタドライバN1にストレスをかける。さらに、p型トランジスタドライバP1などのPチャネルトランジスタは、n型トランジスタドライバN1などのNチャネルトランジスタよりも高い電圧耐性を有する。したがって、接地スイッチSw3、接地スイッチSw1および電力スイッチSw4が十分である一方で、接地スイッチSw2、電力スイッチSw5および電力スイッチSw6を追加することは、出力パッド206における全電圧耐性を改善しない。
本開示の一態様では、電力スイッチおよび接地スイッチ(Sw1、Sw2、Sw3、Sw4、Sw5およびSw6)は、金属酸化物半導体電界効果トランジスタ(MOSFET)を使用して実装される。スイッチトランジスタのサイズは、保護されたI/O回路システム200の出力ドライバ抵抗の量の増加を決定し得る。しかしながら、大きいトランジスタスイッチは、レイアウト面積を増大させる以外は、保護されたI/O回路システム200の性能に悪影響を及ぼさないので、スイッチトランジスタのサイズは増大されてもよい。
図3は、本開示の一態様による過渡静電気放電(ESD)検出器回路300のレイアウト図である。典型的には、過渡ESD検出器回路300は、抵抗器RとキャパシタCとを含む。これらのRC要素は、インバータInv6と連携して、電源端子302(Vdd)上の電圧に急速な増加が生じるとき、スイッチ制御信号Tsw上に論理「1」状態をもたらす。電源端子302上の急速な増加は、通常動作中のはるかに遅い起動条件とは違って、静電気放電(ESD)事象として識別される。
過渡ESD検出器回路300はまた、インバータInv7に結合されたn型トランジスタスイッチN3とインバータInv6に結合されたp型トランジスタスイッチP2とを含み、両トランジスタスイッチは静電気放電事象の間は「オフ」にされるが、通常動作の間はスイッチ制御信号(Tswおよび
Figure 0006687753
)を駆動するために「オン」状態にある。代替的に、過渡信号は、図2のRCクランプ250のインバータInv5の出力からプルオフされ得る。n型トランジスタスイッチN3およびp型トランジスタスイッチP2は、低電圧または高電圧のいずれかの金属酸化物半導体電界効果トランジスタ(MOSFET)であり得ることに留意されたい。本開示のこの態様では、たとえば図4に示すように、シリアライザ/デシリアライザ(SERDES)入力および出力ドライバ回路のためにESD保護を設けるために、過渡ESD検出器回路300は、検出された静電気放電事象に応答してスイッチ制御信号Tswを論理「1」状態にアサートし、通常動作の間にスイッチ制御信号Tswを論理「0」状態に維持する。
各RCクランプ(図2のRCクランプ250および図3の過渡ESD検出器回路300など)は、対応するRC時定数を有する。RCクランプ250および過渡ESD検出器回路300は、人体モデルまたは帯電デバイスモデルのために構成され得る。次いで、人体モデルまたは帯電デバイスモデルは、RCクランプのRC時定数を計算するために使用される。RCクランプに対するRC時定数を計算することは、RC時定数値になる積を導出するために、抵抗器(RrcおよびR)とタイミングキャパシタ(CrcおよびC)との乗算を伴う場合がある。通常、人体モデルは、より大きい抵抗およびキャパシタンスの値を使用し得る、RCクランプに対するより高いRC時定数値を計算する。帯電デバイスモデルは、人体モデルによって設定されるRC時定数より短くかつ速いRC時定数値を設定する。
たとえば、帯電デバイスモデルの放電に関連するRC時定数は、1ナノ秒未満かまたは約1ナノ秒である一方で、人体モデルの放電に関連する別のRC時定数は、約150ナノ秒かまたはそれ以上であり得る。帯電デバイスモデルはまた、通常、人体モデルよりはるかに高い電流振幅を有する。人体モデルはまた、帯電デバイスモデルより多くのエネルギーを放散し得る。
MOSFETデバイスに対する損傷は、しばしば、ゲート酸化物誘電体内で発生する。なぜならば、デバイスのこれらの領域は、電位差が非常に大きいからである。ゲート誘電体は、高電圧において破裂する。RCクランプ設計は、全電圧を低く保つことを選好する傾向がある。それゆえ、時間、電圧レベルおよび電流レベルの間のトレードオフが、効果的なRCクランプ設計を導出するために評価される。本開示の態様によれば、MOSFETデバイスに対する損傷を防止することは、たとえば図4および図5に示すように、シリアライザ/デシリアライザ(SERDES)入力および出力ドライバ回路に対して提供される。
図4は、本開示の一態様による、ESD保護シリアライザ/デシリアライザ(SERDES)出力ドライバ400の概略図である。典型的には、SERDES差動出力ドライバ400は、差動出力パッド406を駆動するためにプリドライバ回路410に結合されたI/Oドライバ回路420を含む。本開示のこの態様では、I/Oドライバ回路420は、プリドライバ回路410のプリドライバインバータ(Inv)によって駆動されるn型電界効果トランジスタ(NFET)ドライバのペアを含む。加えて、負荷のペア(たとえば、Rload0およびRload1)は、差動出力パッド406に結合された伝送線路の特性インピーダンス(たとえば、100オーム)を表す。
静電気放電事象の間、ダイオードDp409およびダイオードDn408によって与えられる分流経路は、I/Oドライバ回路420のNFETドライバのペアのゲート酸化物誘電体を保護するには不十分である場合がある。本開示の態様によれば、SERDES差動出力ドライバ400は、以下でより詳細に説明するように、電力スイッチおよび接地スイッチを使用してI/Oドライバ回路420のNFETドライバのペアを「フロート」にするように構成される。本明細書で説明する「フロート」という用語は、I/Oドライバ回路420のNFETドライバのペアを電力レールおよびI/Oドライバ回路への入力から分離することを指す場合がある。
この構成では、n型トランジスタドライバN4(たとえば、第1のトランジスタドライバ)は、差動出力パッド406の相補出力(
Figure 0006687753
)を駆動するために使用される。加えて、I/Oドライバ回路420のn型トランジスタドライバN5(たとえば、第2のトランジスタドライバ)は、差動出力パッド406の出力(Out)を駆動するために使用される。プリドライバインバータInv6(たとえば、第1のプリドライバインバータ)は、n型トランジスタドライバN4の動作を制御するためにn型トランジスタドライバN4のゲートGに結合される。プリドライバインバータInv6はまた、静電気放電事象の間にn型トランジスタドライバN4を保護するために、電力スイッチSw5(たとえば、第1のp型電界効果トランジスタ(PFET)スイッチ)および接地スイッチSw6(たとえば、第1のn型電界効果トランジスタ(NFET)スイッチ)を介して電源端子402(Vdd)と接地端子404(Vss)との間で選択的に結合される。同様に、プリドライバインバータInv7(たとえば、第2のプリドライバインバータ)は、n型トランジスタドライバN5の動作を制御するためにn型トランジスタドライバN5のゲートに結合される。プリドライバインバータInv7はまた、静電気放電事象の間にn型トランジスタドライバN5を保護するために、電力スイッチSw7(たとえば、第2のPFETスイッチ)および接地スイッチSw8(たとえば、第2のNFETスイッチ)を介して電源端子402と接地端子404との間で選択的に結合される。
この実装形態では、電力スイッチSw5および電力スイッチSw7、ならびに接地スイッチSw6および接地スイッチSw8は、それぞれ、スイッチ制御信号Tswおよび相補スイッチ制御信号
Figure 0006687753
に応答して、プリドライバインバータInv6およびプリドライバインバータInv7をディセーブルするように構成される。加えて、p型スイッチトランジスタP3は、検出された静電気放電事象の間、I/Oドライバ回路420のn型トランジスタドライバN4およびn型トランジスタドライバN5から電源端子402を分離するために使用される。同様に、コモンモードバイアスn型トランジスタN6は、検出された静電気放電事象の間、I/Oドライバ回路420のn型トランジスタ受信機N4およびn型トランジスタ受信機N5から接地端子404を分離するために使用される。この構成では、スイッチ制御信号Tswは、検出された静電気放電事象に応答して論理「1」状態にアサートされる。しかしながら、通常動作の間、スイッチ制御信号Tswは、論理「0」状態に維持される。
接地端子404を分離するために、コモンモードバイアスn型トランジスタN6は、トランスミッションゲート460に従って、バイアス電圧(Vbias)ノードへのスイッチを切られるかまたは入れられるかのいずれかである。通常動作の間、トランスミッションゲートは、Vbiasノード電圧をコモンモードバイアスn型トランジスタN6のゲートGに供給する。Vbiasノード電圧をコモンモードバイアスn型トランジスタN6に供給することは、コモンモードバイアスn型トランジスタN6をプリバイアスして、静電気放電事象が検出された場合に応答時間を早める。加えて、n型スイッチN7は、通常動作の間、スイッチ制御信号Tswのデアサーション(たとえば、論理「0」)に応答してオフである。
静電気放電事象の間、トランスミッションゲート460は、相補スイッチ制御信号
Figure 0006687753
(たとえば、論理「0」)を供給して、コモンモードバイアスn型トランジスタN6をオフにする。加えて、n型スイッチN7は、静電気放電事象の間、スイッチ制御信号Tswのアサーションに応答してオンにされる。この構成では、n型スイッチN7は、コモンモードバイアスn型トランジスタN6のゲートGに結合されたドレインDと、接地端子404に結合されたソースSと、スイッチ制御信号Tswに結合されたゲートGとを有する。静電気放電事象の間、n型スイッチN7はオンにされて、コモンモードバイアスn型トランジスタN6のゲートGを接地させ、接地端子404を分離する。コモンモードバイアスn型トランジスタN6はプリバイアスされるので、コモンモードバイアスn型トランジスタN6は、速やかに応答して接地端子404を分離する。
この構成では、電力スイッチ(たとえば、Sw5およびSw7)はPFETに対応し、接地スイッチ(たとえば、Sw6およびSw8)はNFETに対応する。その結果、静電気放電事象の間に、電力スイッチ(たとえば、Sw5およびSw7)は、スイッチ制御信号Tswのアサーション(たとえば、論理「1」)に応答して開である一方で、接地スイッチ(たとえば、Sw6およびSw8)は、相補スイッチ制御信号
Figure 0006687753
(たとえば、論理「0」)に応答して開である。この構成では、図3に示すように、特にスイッチ制御信号Tswおよび相補スイッチ制御信号
Figure 0006687753
が過渡ESD検出器回路300から導出される場合、接地スイッチ(たとえば、Sw6およびSw8)は、わずかな回路オーバーヘッドで実装され得る。この構成では、p型スイッチトランジスタP3は、ワーストケースの放電極性ならびに約100オームの範囲内にあり得る差動負荷抵抗器Rload1およびRload2に基づいて随意である。
図5は、本開示の一態様による、ESD保護シリアライザ/デシリアライザ(SERDES)差動受信機500の概略図である。典型的には、SERDES差動受信機500は、差動入力パッド506に結合されたI/O受信機回路520を含む。本開示のこの態様では、I/O受信機回路520は、n型電界効果トランジスタ(NFET)受信機のペアを含む。静電気放電事象の間、ダイオードDp509およびダイオードDn508によって与えられる分流経路は、I/O受信機回路520のNFET受信機のペアのゲート酸化物誘電体を保護するには不十分である。
本開示の態様によれば、SERDES差動受信機500は、以下でより詳細に説明するように、I/O受信機回路520のNFET受信機のペアを「フロート」にするように構成される。本明細書で説明する「フロート」という用語は、I/O受信機回路520のNFET受信機のペアを、SERDES差動受信機500の電力レールおよび接地レールから分離することを指し得る。
この構成では、n型トランジスタ受信機N8(たとえば、第1のトランジスタ受信機)は、差動入力パッド506の相補入力(
Figure 0006687753
)を受信するために使用される。加えて、I/O受信機回路520のn型トランジスタ受信機N9(たとえば、第2のトランジスタ受信機)は、差動入力パッド506の入力(In)を受信するために使用される。相補差動出力(
Figure 0006687753
)は、差動入力パッド506の受信された相補入力(
Figure 0006687753
)を供給するためにn型トランジスタ受信機N8のドレインDに結合される。加えて、差動出力(Out)は、差動入力パッド506の受信された入力(In)を供給するためにn型トランジスタ受信機N9のドレインに結合される。
本開示のこの態様では、p型負荷トランジスタP4は、n型トランジスタ受信機N8のドレインDと電源端子502(Vdd)との間に結合される。加えて、p型電力トランジスタP5は、n型トランジスタ受信機N9のドレインDと電源端子502との間に結合される。コモンモードn型トランジスタN11はまた、n型トランジスタ受信機N8およびn型トランジスタ受信機N9の両方のソースSと接地端子504(Vss)との間に結合される。この構成では、コモンモードn型トランジスタN11は、一定出力電流を維持することによってI/O受信機回路520に対する電流ミラーとして動作し得る。
この実装形態では、p型負荷トランジスタP4(第1の負荷トランジスタ)は、静電気放電事象の間、I/O受信機回路520のn型トランジスタ受信機N8から電源端子502を分離するために使用される。加えて、p型負荷トランジスタP5(第2の負荷トランジスタ)は、静電気放電事象の間、I/O受信機回路520のn型トランジスタ受信機N9から電源端子502を分離するために使用される。同様に、コモンモードn型トランジスタN10は、検出された静電気放電事象の間、I/O受信機回路520のn型トランジスタ受信機N8およびn型トランジスタ受信機N9から接地端子504を分離するために使用される。この構成では、スイッチ制御信号Tswは、検出された静電気放電事象に応答して論理「0」状態にデアサートされる。しかしながら、通常動作の間、スイッチ制御信号Tswは、論理「1」状態に維持される。
接地端子504を分離するために、コモンモードn型トランジスタN10は、トランスミッションゲート560に従って、n型制御信号(ControlN)へのスイッチを切られるかまたは入れられるかのいずれかである。通常動作の間、トランスミッションゲート560は、n型制御信号ControlNをコモンモードn型トランジスタN10のゲートに供給する。静電気放電事象の間、トランスミッションゲート560は、スイッチ制御信号Tsw(たとえば、論理「0」)を供給して、コモンモードトランジスタN10をオフにする。加えて、n型スイッチN11は、相補スイッチ制御信号
Figure 0006687753
(たとえば、論理「1」)に応答してオンにされる。この構成では、n型スイッチN11は、コモンモードn型トランジスタN10のゲートGに結合されたドレインDと、接地端子504に結合されたソースSと、相補スイッチ制御信号
Figure 0006687753
に結合されたゲートGとを有する。この構成では、n型スイッチN11は、検出された静電気放電事象の間に、相補スイッチ制御信号
Figure 0006687753
(たとえば、論理「1」)に応答してコモンモードn型トランジスタN10のゲートGを接地端子504に短絡させることによって、コモンモードn型トランジスタN10を接地させる。
電源端子502を分離するために、負荷p型トランジスタP4および負荷p型トランジスタP5は、トランスミッションゲート570に従って、p型制御信号(ControlP)へのスイッチを切られるかまたは入れられるかのいずれかである。通常動作の間、トランスミッションゲート570は、p型制御信号ControlPを負荷p型トランジスタP4のゲートGおよび負荷p型トランジスタP5のゲートGに供給する。たとえば、ControlPを負荷p型トランジスタP4および負荷p型トランジスタP5に供給することは、通常動作の間、これらのトランジスタをフロートにさせ得る。
静電気放電事象の間、トランスミッションゲート570は、p型負荷トランジスタをオフにするために、相補スイッチ制御信号
Figure 0006687753
(たとえば、論理「1」)を、負荷p型トランジスタP4および負荷p型トランジスタP5に供給する。加えて、p型スイッチP6は、スイッチ制御信号Tsw(たとえば、論理「0」)に応答してオンにされる。この構成では、p型スイッチP6は、負荷p型トランジスタP4および負荷p型トランジスタP5のゲートに結合されたドレインDと、電源端子502に結合されたソースSと、スイッチ制御信号Tswに結合されたゲートGとを有する。この構成では、検出された静電気放電事象の間、n型スイッチN8は、スイッチ制御信号Tswのデアサーションに応答して負荷p型トランジスタP4および負荷p型トランジスタP5のゲートを電源端子502に短絡させることによって、負荷p型トランジスタP4および負荷p型トランジスタP5を接地させる。
図6は、本開示の一態様による、シリアライザ/デシリアライザ(SERDES)差動入力/出力(I/O)回路を保護する方法600を示すプロセスフロー図である。ブロック602において、静電気放電事象が検出される。たとえば、図3に示すように、過渡ESD検出器回路300は、電源端子302(Vdd)上に電圧の急速な増加が発生するときに、静電気放電事象を検出し得る。電源端子302上の急速な増加は、通常動作中のはるかに遅い起動条件とは違って、静電気放電(ESD)事象として識別される。
再び図6を参照すると、ブロック604において、電源端子は、SERDES I/O回路のI/Oトランジスタのペアから選択的に分離される。たとえば、図4に示すように、p型スイッチトランジスタP3は、検出された静電気放電事象の間、I/Oドライバ回路420のn型トランジスタドライバN4およびn型トランジスタドライバN5から電源端子402を分離するために使用される。図5に示すように、p型負荷トランジスタP4は、静電気放電事象の間、I/O受信機回路520のn型トランジスタ受信機N8から電源端子502を分離するために使用される。加えて、p型負荷トランジスタP5は、静電気放電事象の間、I/O受信機回路520のn型トランジスタ受信機N9から電源端子502を分離するために使用される。
再び図6を参照すると、ブロック606において、接地端子は、SERDES I/Oドライバ回路のI/Oトランジスタのペアから選択的に分離される。たとえば、図4に示すように、コモンモードバイアスn型トランジスタN6は、検出された静電気放電事象の間、I/Oドライバ回路420のn型トランジスタ受信機N4およびn型トランジスタ受信機N5から接地端子404を分離するために使用される。図5に示すように、コモンモードn型トランジスタN10は、検出された静電気放電事象の間、I/O受信機回路520のn型トランジスタ受信機N8およびn型トランジスタ受信機N9から接地端子504を分離するために使用される。
本開示のさらなる態様によれば、シリアライザ/デシリアライザ(SERDES)差動入力/出力(I/O)回路が説明される。SERDES差動I/O回路は、I/Oドライバ回路の第1のトランジスタドライバおよび第2のトランジスタドライバから電源端子を選択的に分離するための手段を含む。選択的に分離する手段は、図3のESD検出器回路300であり得る。SERDES差動I/O回路は、I/Oドライバ回路の第1のトランジスタドライバおよび第2のトランジスタドライバから接地端子を選択的に分離するための手段をさらに含む。たとえば、選択的に分離する手段は、図3のESD検出器回路300であり得る。別の態様では、前述の手段は、前述の手段によって列挙された機能を実行するように構成された任意の回路、モジュール、または任意の装置であってもよい。
図7は、本開示の一態様が有利に利用され得る例示的ワイヤレス通信システム700を示すブロック図である。例示のために、図7は、3つのリモートユニット720、730、および750と、2つの基地局740とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを認識されよう。リモートユニット720、730、および750は、開示したESD保護SERDES I/O回路を含むICデバイス725A、725C、および725Bを含む。基地局、スイッチングデバイス、およびネットワーク機器などの他のデバイスはまた、開示したESD保護SERDES I/O回路を含み得ることを認識されよう。図7は、基地局740からリモートユニット720、730、および750への順方向リンク信号780と、リモートユニット720、730、および750から基地局740への逆方向リンク信号790とを示す。
図7では、リモートユニット720は、モバイル電話として示され、リモートユニット730は、ポータブルコンピュータとして示され、リモートユニット750は、ワイヤレスローカルループシステム内の固定位置リモートユニットとして示される。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末などのポータブルデータユニット、GPS可能デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り装置などの固定位置データユニット;ディスプレイドライバ、モデムまたはデータもしくはコンピュータ命令を記憶もしくは検索する他のデバイスなどのリモートユニットの構成要素、あるいはそれらの組合せであってもよい。図7は本開示の態様によるリモートユニットを示すが、本開示はこれらの例示的に示されるユニットに限定されない。本開示の態様は、開示するESD保護SERDES I/O回路を含む多くのデバイスにおいて適切に利用され得る。
図8は、上記で開示したESD保護SERDES I/O回路などの半導体構成要素の回路、レイアウト、および論理設計で使用される設計ワークステーションを示すブロック図である。設計用ワークステーション800は、オペレーティングシステムソフトウェアと、サポートファイルと、CadenceまたはOrCADなどの設計ソフトウェアが入っているハードディスク801を含む。設計用ワークステーション800はまた、ESD保護I/Oドライバ回路などの回路810または半導体構成要素812の設計を容易にするためのディスプレイ802を含む。回路設計810または半導体構成要素812を有形に記憶するために記憶媒体804が設けられる。回路設計810または半導体構成要素812は、GDSIIやGERBERなどのファイルフォーマットで記憶媒体804上に格納されてもよい。記憶媒体804は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであってもよい。さらに、設計用ワークステーション800は、記憶媒体804から入力を受け取るか、または記憶媒体804に出力を書き込むための、ドライブ装置803を含む。
記憶媒体804上に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含んでもよい。記憶媒体804上にデータを用意すると、半導体ウエハを設計するためのプロセスの数が減少することによって、回路設計810または半導体構成要素812の設計が容易になる。
ファームウェアおよび/またはソフトウェアの実装形態の場合、この方法は、本明細書で説明した機能を実行するモジュール(たとえば、プロシージャ、関数など)を用いて実装されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現する機械可読媒体が使用されてもよい。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行されてもよい。メモリは、プロセッサユニット内に実装されてもよくあるいはプロセッサユニットの外部に実装されてもよい。本明細書において使用される「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。
各機能は、ファームウェアおよび/またはソフトウェアにおいて実装される場合、コンピュータ可読媒体上の1つまたは複数の命令またはコードとして記憶されてもよい。例には、データ構造を用いて符号化されたコンピュータ可読媒体、およびコンピュータプログラムを用いて符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用することができるとともに、コンピュータによってアクセスすることができる他の媒体を含むことができ、本明細書において使用されるディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザーディスク(登録商標)(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピーディスク(disk)、およびブルーレイディスク(disc)を含み、ディスク(disk)は通常、データを磁気的に再生し、ディスク(disc)はデータをレーザーを用いて光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲に含まれるべきである。
コンピュータ可読媒体上のストレージに加えて、命令および/またはデータは、通信装置に含まれる伝送媒体上の信号として備えられてもよい。たとえば、通信装置は、命令およびデータを表す信号を有する送受信機を含んでもよい。命令およびデータは、1つまたは複数のプロセッサに、特許請求の範囲において概説される機能を実装させるように構成される。
本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書において様々な変更、置換、および改変を施すことができることを理解されたい。たとえば、「上」および「下」などの関係語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転される場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指すことがある。その上、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明する対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。
100 静電気放電(ESD)保護入力/出力(I/O)回路システム
102 電源端子
104 接地端子
106 入力パッド
110 プリドライバ回路
120 入力/出力(I/O)ドライバ回路
130 ESD検出器回路
140 スイッチ
142 スイッチ制御信号
200 保護されたI/O回路システム
202 電源端子
204 接地端子
206 出力パッド
208 ダイオードDn
209 ダイオードDp
210 プリドライバ回路
220 I/Oドライバ回路
250 RCクランプ
252 内部ノード
254 ゲートノード
300 過渡静電気放電(ESD)検出器回路
302 電源端子
304 接地端子
400 ESD保護シリアライザ/デシリアライザ(SERDES)出力ドライバ
402 電源端子
404 接地端子
406 差動出力パッド
408 ダイオードDn
409 ダイオードDp
410 プリドライバ回路
420 I/Oドライバ回路
460 トランスミッションゲート
500 ESD保護シリアライザ/デシリアライザ(SERDES)差動受信機
502 電源端子
504 接地端子
506 差動入力パッド
508 ダイオードDn
509 ダイオードDp
520 I/O受信機回路
560 トランスミッションゲート
570 トランスミッションゲート
700 ワイヤレス通信システム
720 リモートユニット
725A ICデバイス
725B ICデバイス
725C ICデバイス
730 リモートユニット
740 基地局
750 リモートユニット
780 順方向リンク信号
790 逆方向リンク信号
800 設計用ワークステーション
801 ハードディスク
802 ディスプレイ
803 ドライブ装置
804 記憶媒体
810 回路設計
812 半導体構成要素

Claims (24)

  1. 静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路であって、
    差動出力パッドに結合されたドレインをそれぞれが有する、第1のトランジスタドライバおよび第2のトランジスタドライバを含む入力/出力(I/O)ドライバ回路と、
    前記第1のトランジスタドライバのゲートに結合された第1のプリドライバインバータおよび前記第2のトランジスタドライバのゲートに結合された第2のプリドライバインバータを含み、電源端子と接地端子との間で選択的に結合される、プリドライバ回路と、
    前記I/Oドライバ回路の前記電源端子、前記第1のトランジスタドライバ、および前記第2のトランジスタドライバの間で選択的に結合されるスイッチトランジスタと、
    前記I/Oドライバ回路の前記接地端子、前記第1のトランジスタドライバ、および前記第2のトランジスタドライバの間で選択的に結合されるコモンモードトランジスタと、
    前記I/Oドライバ回路の前記第1のトランジスタドライバおよび前記第2のトランジスタドライバから前記電源端子を選択的に分離するための手段と、前記I/Oドライバ回路の前記第1のトランジスタドライバおよび前記第2のトランジスタドライバから前記接地端子を選択的に分離するための手段とを含むESD検出器回路と
    を備える、ESD保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路。
  2. 前記第1のプリドライバインバータを前記電源端子に選択的に結合する第1のp型電界効果トランジスタ(PFET)スイッチと、
    前記第2のプリドライバインバータを前記電源端子に選択的に結合する第2のPFETスイッチと
    をさらに備え、前記第1のPFETスイッチおよび前記第2のPFETスイッチが、前記ESD検出器回路からのスイッチ制御信号に応答して開くように動作可能である、請求項1に記載のESD保護SERDES差動ドライバ回路。
  3. 前記第1のプリドライバインバータを前記接地端子に選択的に結合する第1のn型電界効果トランジスタ(NFET)スイッチと、
    前記第2のプリドライバインバータを前記接地端子に選択的に結合する第2のNFETスイッチと
    をさらに備え、前記第1のNFETスイッチおよび前記第2のNFETスイッチが、前記ESD検出器回路からの相補スイッチ制御信号に応答して開くように動作可能である、請求項1に記載のESD保護SERDES差動ドライバ回路。
  4. 前記ESD検出器回路が、
    前記コモンモードトランジスタのゲートに結合されたドレイン、前記接地端子に結合されたソース、および前記ESD検出器回路からのスイッチ制御信号に結合されたゲートを有するn型電界効果トランジスタ(NFET)スイッチと、
    通常動作の間に前記コモンモードトランジスタにバイアス電圧を供給し、静電気放電事象の間に前記コモンモードトランジスタに相補スイッチ制御信号を供給するように、前記スイッチ制御信号に従って動作可能なトランスミッションゲートと
    をさらに備える、請求項1に記載のESD保護SERDES差動ドライバ回路。
  5. 前記第1のトランジスタドライバおよび前記第2のトランジスタドライバが、n型電界効果トランジスタ(NFET)を備える、請求項1に記載のESD保護SERDES差動ドライバ回路。
  6. モデムのためのI/O回路システム内に統合される、請求項1に記載のESD保護SERDES差動ドライバ回路。
  7. ディスプレイドライバのためのI/O回路システム内に統合される、請求項1に記載のESD保護SERDES差動ドライバ回路。
  8. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに統合される、請求項1に記載のESD保護SERDES差動ドライバ回路。
  9. 静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動受信機回路であって、
    差動入力パッドに結合されたゲートおよび内部差動出力に結合されたドレインをそれぞれが有する、第1のトランジスタ受信機および第2のトランジスタ受信機を含む入力/出力(I/O)受信機回路と、
    前記I/O受信機回路の電源端子と前記第1のトランジスタ受信機との間で選択的に結合される第1の負荷トランジスタ、および前記電源端子と前記第2のトランジスタ受信機との間で選択的に結合される第2の負荷トランジスタと、
    前記I/O受信機回路の接地端子、前記第1のトランジスタ受信機、および前記第2のトランジスタ受信機の間で選択的に結合されるコモンモードトランジスタと、
    前記I/O受信機回路の前記第1のトランジスタ受信機および前記第2のトランジスタ受信機から前記電源端子を選択的に分離するための手段と、前記I/O受信機回路の前記第1のトランジスタ受信機および前記第2のトランジスタ受信機から前記接地端子を選択的に分離するための手段とを含むESD検出器回路と
    を備える、ESD保護シリアライザ/デシリアライザ(SERDES)差動受信機回路。
  10. 前記ESD検出器回路が、
    前記コモンモードトランジスタのゲートに結合されたドレイン、前記接地端子に結合されたソース、および前記ESD検出器回路からの相補スイッチ制御信号に結合されたゲートを有するn型電界効果トランジスタ(NFET)スイッチと、
    通常動作の間に前記コモンモードトランジスタにn型制御信号を供給し、静電気放電事象の間に前記コモンモードトランジスタに前記相補スイッチ制御信号を供給するように、前記相補スイッチ制御信号に従って動作可能なトランスミッションゲートと
    をさらに備える、請求項9に記載のESD保護SERDES差動受信機回路。
  11. 前記ESD検出器回路が、
    前記第1の負荷トランジスタのゲートおよび前記第2の負荷トランジスタのゲートに結合されたドレイン、前記電源端子に結合されたソース、および前記ESD検出器回路からのスイッチ制御信号に結合されたゲートを有するp型電界効果トランジスタ(PFET)スイッチと、
    通常動作の間に前記第1の負荷トランジスタおよび前記第2の負荷トランジスタにp型制御信号を供給し、静電気放電事象の間に前記第1の負荷トランジスタおよび前記第2の負荷トランジスタに前記スイッチ制御信号を供給するように、前記スイッチ制御信号に従って動作可能なトランスミッションゲートと
    をさらに備える、請求項9に記載のESD保護SERDES差動受信機回路。
  12. 前記第1のトランジスタ受信機および前記第2のトランジスタ受信機が、n型電界効果トランジスタ(NFET)を備える、請求項9に記載のESD保護SERDES差動受信機回路。
  13. モデムのI/O回路システム内に統合される、請求項9に記載のESD保護SERDES差動受信機回路。
  14. ディスプレイドライバのI/O回路システム内に統合される、請求項9に記載のESD保護SERDES差動受信機回路。
  15. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに統合される、請求項9に記載のESD保護SERDES差動受信機回路。
  16. シリアライザ/デシリアライザ(SERDES)差動入力/出力(I/O)回路を保護する方法であって、
    静電気放電事象を検出するステップと、
    前記検出された静電気放電事象に応答して、前記SERDES差動I/O回路のI/Oトランジスタのペアから電源端子を選択的に分離するステップと、
    前記検出された静電気放電事象に応答して、前記SERDES差動I/O回路のI/Oトランジスタの前記ペアから接地端子を選択的に分離するステップと、
    第1のプリドライバインバータおよび第2のプリドライバインバータを含むプリドライバ回路によって、前記SERDES差動I/O回路のI/Oトランジスタの前記ペアを制御するステップであって、前記プリドライバ回路は、前記電源端子と前記接地端子との間に選択的に結合される、ステップと
    を含む、方法。
  17. 前記SERDES差動I/O回路をモバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに統合するステップをさらに含む、請求項16に記載の方法。
  18. 静電気放電(ESD)保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路であって、
    差動出力パッドに結合されたドレインをそれぞれが有する、第1のトランジスタドライバおよび第2のトランジスタドライバを含む入力/出力(I/O)ドライバ回路と、
    前記第1のトランジスタドライバのゲートに結合された第1のプリドライバインバータおよび前記第2のトランジスタドライバのゲートに結合された第2のプリドライバインバータを含み、電源端子と接地端子との間で選択的に結合される、プリドライバ回路と、
    前記I/Oドライバ回路の前記電源端子、前記第1のトランジスタドライバ、および前記第2のトランジスタドライバの間で選択的に結合されるスイッチトランジスタと、
    前記I/Oドライバ回路の前記接地端子、前記第1のトランジスタドライバ、および前記第2のトランジスタドライバの間で選択的に結合されるコモンモードトランジスタと、
    前記I/Oドライバ回路の前記第1のトランジスタドライバおよび前記第2のトランジスタドライバから前記電源端子を選択的に分離するための手段、ならびに前記I/Oドライバ回路の前記第1のトランジスタドライバおよび前記第2のトランジスタドライバから前記接地端子を選択的に分離するための手段と
    を含む、ESD保護シリアライザ/デシリアライザ(SERDES)差動ドライバ回路。
  19. 前記第1のプリドライバインバータを前記電源端子に選択的に結合する第1のp型電界効果トランジスタ(PFET)スイッチと、
    前記第2のプリドライバインバータを前記電源端子に選択的に結合する第2のPFETスイッチと
    をさらに備え、前記第1のPFETスイッチおよび前記第2のPFETスイッチが、スイッチ制御信号に応答して開くように動作可能である、請求項18に記載のESD保護SERDES差動ドライバ回路。
  20. 前記第1のプリドライバインバータを前記接地端子に選択的に結合する第1のn型電界効果トランジスタ(NFET)スイッチと、
    前記第2のプリドライバインバータを前記接地端子に選択的に結合する第2のNFETスイッチと
    をさらに備え、前記第1のNFETスイッチおよび前記第2のNFETスイッチが、相補スイッチ制御信号に応答して開くように動作可能である、請求項18に記載のESD保護SERDES差動ドライバ回路。
  21. 前記第1のトランジスタドライバおよび前記第2のトランジスタドライバが、n型電界効果トランジスタ(NFET)を備える、請求項18に記載のESD保護SERDES差動ドライバ回路。
  22. モデムのためのI/O回路システム内に統合される、請求項18に記載のESD保護SERDES差動ドライバ回路。
  23. ディスプレイドライバのためのI/O回路システム内に統合される、請求項18に記載のESD保護SERDES差動ドライバ回路。
  24. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに統合される、請求項18に記載のESD保護SERDES差動ドライバ回路。
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