KR20180122285A - 고속 통신을 유지하기 위한 시스템 및 방법 - Google Patents

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Abstract

데이터 통신 시스템에서 클록 및 데이터 복구(CDR) 로킹 위상을 결정하는 방법은 프로세서에 의해, 상기 데이터 통신 시스템의 전체 펄스 응답을 계산하는 단계, 상기 프로세서에 의해, 심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하는 단계, 상기 프로세서에 의해, 상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상에 대응하는 크로싱 위상을 설정하는 단계, 및 상기 프로세서에 의해, 상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하는 단계를 포함한다.

Description

고속 통신을 유지하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR MAINTAINING HIGH SPEED COMMUNICATION}
본 발명의 하나 이상의 실시예는 고속 링크에서 클록 및 데이터 복구(Clock and Data Recovery; CDR) 로킹 위상(locking phase)을 결정하는 시스템 및 방법에 관한 것이다.
고속 데이터율에 대한 요구가 날로 증가함에 따라, 고속 직렬 링크의 분산 채널에 의해 야기되는 심볼간 간섭(Inter-Symbol Interference; ISI)이 악화되고 있다. 이는 통신 및 회로 설계 관점 모두에서 최적의 동작이 끊임없는 도전 과제였던 송신기 및 수신기 모두에 진보적 등화 기법을 사용하도록 한다. 이러한 시스템의 최적 작동을 보장하는 가장 정확한 접근 방법은 (일반적으로 측정된) 채널과 송수신기 모델을 사용하여 시스템의 비트 에러율(Bit Error Rate; BER)을 산출하는 분석 방법을 사용하는 것이다. 전체 응답 (채널 + 송수신기)이 주어질 때, 시스템 성능을 예측하기 위해서는 여전히 클록 및 데이터 복구(CDR) 시스템이 수렴하는 위상을 알아야 한다.
배경 기술 분야에서 개시된 상기 정보는 배경의 이해를 향상시키기 위한 것일 뿐이고, 종래 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고속 통신을 유지하기 위한 시스템 및 방법을 제공함에 있다.
본 발명의 실시 예들은 데이터 통신 시스템에서 클록 및 데이터 복구(CDR) 로킹 위상을 결정하기 위한 시스템 및 방법에 관한 것이다.
본 발명의 일 실시 예에 따르면, 데이터 통신 시스템에서 클록 및 데이터 복구(CDR) 로킹 위상을 결정하는 방법은 프로세서에 의해, 상기 데이터 통신 시스템의 전체 펄스 응답을 계산하는 단계, 상기 프로세서에 의해, 심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하는 단계, 상기 프로세서에 의해, 상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상에 대응하는 크로싱 위상을 설정하는 단계, 및 상기 프로세서에 의해, 상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하는 단계를 포함한다.
상기 데이터 통신 시스템은 복수의 채널을 포함하고, 상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함할 수 있다.
상기 복수의 위상 각각에 대한 상기 함수값을 획득하는 단계는, 상기 복수의 위상 각각에서 상기 복수의 위상 모두에 대응하는 상기 함수값을 계산하는 단계를 포함할 수 있다.
상기 데이터 통신 시스템은 복수의 채널을 포함하고, 상기 함수값을 얻는 단계는 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함할 수 있다.
상기 데이터 통신 시스템은 SerDes 링크를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 데이터 통신 시스템용 수신기는 클록 및 데이터 복구 (CDR) 위상 검출기를 포함하고, 상기 CDR 위상 검출기는, 상기 데이터 통신 시스템의 전체 펄스 응답을 계산하고, 심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하고, 상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상이 되도록 크로싱 위상을 설정하고, 상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하도록 구성된다.
상기 데이터 통신 시스템은 복수의 채널을 포함하고, 상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함할 수 있다.
상기 CDR 위상 검출기는 상기 복수의 위상 각각에서 상기 복수의 위상 모두에 대응하는 상기 함수값을 계산하도록 구성될 수 있다.
상기 데이터 통신 시스템은 복수의 채널을 포함하고, 상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함할 수 있다.
상기 수신기는 상기 데이터 통신 시스템을 위한 SerDes 링크의 병렬 변환기(deserializer)를 더 포함할 수 있다.
수신기는 상기 데이터 통신 시스템의 채널을 통해 송신된 데이터를 수신하도록 구성된 연속 시간 선형 등화기(CTLE), 상기 CDR 위상 검출기에 연결된 결정 피드백 등화기(DFE), 및 상기 채널을 통해 수신된 상기 데이터를 병렬 변환(deserialize)하도록 구성된 병렬 변환기를 더 포함할 수 있다.
상기 CDR 위상 검출기는 알렉산더 위상 검출기를 포함할 수 있다.
본 발명의 일부 실시 예에 따른 데이터 통신 시스템은, 데이터를 송신하도록 구성된 송신기, 상기 송신기로부터 상기 데이터를 전달하도록 구성된 채널, 및 상기 채널을 통해 상기 데이터를 수신하도록 구성된 수신기를 포함하고, 상기 수신기는 클록 및 데이터 복구(CDR) 위상 검출기를 포함하며, 상기 CDR 위상 검출기는, 데이터 통신 시스템의 전체 펄스 응답을 계산하고, 심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하고, 상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상이 되도록 크로싱 위상을 설정하고, 상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하도록 구성된다.
상기 채널은 복수의 채널을 포함하고, 상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함할 수 있다.
상기 CDR 위상 검출기는 상기 복수의 위상 각각에서 상기 복수의 위상 모두에 대응하는 상기 함수값을 계산하도록 구성될 수 있다.
상기 채널은 복수의 채널을 포함하고, 상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함할 수 있다.
상기 송신기 및 수신기는 SerDes 링크를 구성할 수 있다.
상기 CDR 위상 검출기는 알렉산더 위상 검출기를 포함할 수 있다.
상기 수신기는, 상기 채널을 통해 송신된 데이터를 수신하도록 구성된 연속 시간 선형 등화기(CTLE), 상기 CDR 위상 검출기에 연결된 결정 피드백 등화기(DFE), 및 상기 채널을 통해 수신된 상기 데이터를 병렬 변환(deserialize)하도록 구성된 병렬 변환기를 더 포함할 수 있다.
상기 송신기는, 상기 데이터를 직렬화하도록 구성된 직렬 변환기, 및 상기 직렬 변환기와 상기 채널 사이에 삽입된 선형 유한 임펄스 응답 필터(TxFIR)를 포함할 수 있다.
데이터 통신 시스템에서 심볼간 간섭을 줄이고 고속 통신을 유지할 수 있다.
이하 첨부된 도면을 참조하여 실시 예들이 더욱 상세하게 이해될 수 있을 것이다.
도 1은 기본 데이터 송신 링크의 시스템을 나타내는 도면이다.
도 2는 SerDes(Serializer/Deserializer) 고속 링크 구조의 시스템을 나타내는 도면이다.
도 3은 본 발명의 일 실시 예를 나타내는 흐름도이다.
도 4는 본 발명의 다른 실시 예를 나타내는 흐름도이다.
도 5는 QDR (Quad-Data-Rate) 시스템의 논리도를 나타낸다.
도 6은 본 발명의 또 다른 실시 예를 나타내는 흐름도이다.
도 7은 본 발명의 또 다른 실시 예를 나타내는 흐름도이다.
심볼 간 간섭(ISI)은 직병렬 변환기(Serializer/Deserializer; SerDes) 고속 링크에서 신호 감쇠의 주된 원인이다. 송신기에서 선형 유한 임펄스 응답(linear finite-impulse-response; FIR) 필터(TxFIR) 및 수신기에서 결정 피드백 이퀄라이저(decision-feedback equalizer; DFE)는 일반적으로 프리 커서(pre-cursor)와 포스트 커서(pose-cursor) ISI를 모두 보상하기 위해 사용된다. 예를 들어, 결정 피드백 이퀄라이저(DFE)는 채널에서 일부 간섭을 제거하기 위해 수신 측에서 사용되는 이퀄라이저 유형이다. DFE 계수에 대한 가장 보편적인 적응 전략은 데이터 샘플에서 포스트 커서 ISI를 효과적으로 제거할 수 있는 최소 평균 제곱 오차(minimum mean-squared-error; MMSE) 해법을 제공하는 최소 평균 제곱(least mean square; LMS) 알고리즘을 이용하는 것이다. 결정 피드백 이퀄라이저(DFE)가 한정된 수의 포스트 커서 탭을 통해 ISI를 최적으로 최소화 할 수 있지만 전반적인 등화 최적화는 클록 및 데이터 복구(CDR) 로킹 위상에 크게 의존할 수 있다. 또한, CDR이 DFE 합산 노드 다음에 배치되면 CDR 루프와 DFE 적응 루프 간의 상호 작용으로 인해 최적이 아닌 성능이 발생할 수 있다.
문헌에서 전체 시스템의 최적성에 대한 동의 기준은 현재 없다. 일부 저자는 최적의 CDR 로킹 위상을 프리 커서 ISI를 최소화하는 것이라고 고려하는 반면, 일부는 데이터 샘플링에서 전압 마진을 최대화하는 것이라고 고려한다. 그러나 위의 가정 중 어느 것도 링크의 궁극적인 척도가 될 수 있는 비트 에러율(Bit Error Rate; BER)을 최소화하지 못할 것이라는 점에 유의해야 한다. BER을 고려하면, CDR 출력에서 ISI 지터(jitter)를 줄이는 것 외에도 평준화 수준에 따라 프리 커서 ISI를 줄일 수 있기 때문에 CDR-DFE 상호 작용이 실제로 유리할 수 있다.
예를 들어, 송신기, 수신기, 시리얼 라이저, 디시리얼라이저, FIR, CTLE, DFE, CDR 등과 같이 본원에 기술된 실시 예에 따른 전자 장치 또는 전기 장치 및/또는 임의의 다른 관련 장치 또는 구성 요소는 임의의 적합한 하드웨어, 펌웨어 (예를 들어, 주문형 집적 회로), 소프트웨어, 또는 소프트웨어, 펌웨어 및 하드웨어의 조합을 이용하여 구현될 수 있다. 예를 들어, 이들 장치의 다양한 구성 요소는 하나의 집적 회로(IC) 칩 상에 또는 개별 IC 칩 상에 형성될 수 있다. 또한, 이들 장치의 다양한 구성 요소는 가요성 인쇄 회로 필름, 테이프 캐리어 패키지(TCP), 인쇄 회로 기판 (PCB) 또는 하나의 기판 상에 구현될 수 있다. 또한, 이들 장치의 다양한 구성 요소는 하나 이상의 프로세서에서 실행되고, 하나 이상의 컴퓨팅 장치에서 실행되고, 컴퓨터 프로그램 명령을 실행하고, 여기에 설명된 다양한 기능을 수행하는 다른 시스템 구성 요소와 상호 작용하는 프로세스 또는 스레드(thread)일 수 있다. 컴퓨터 프로그램 명령은 예를 들어 랜덤 액세스 메모리(RAM)와 같은 표준 메모리 장치를 사용하는 컴퓨팅 장치에 구현될 수 있는 메모리에 저장된다. 컴퓨터 프로그램 명령은 또한 예를 들어 CD-ROM, 플래시 드라이브 등과 같은 일시적이지 않은 컴퓨터 판독 가능 매체에 저장될 수 있다. 또한, 당업자는 다양한 컴퓨팅 장치의 기능이 단일 컴퓨팅 장치에 결합되거나 통합될 수 있거나, 또는 특정 컴퓨팅 장치의 기능이 하나 이상의 다른 컴퓨팅 장치에 걸쳐 분산될 수 있음이 본 개시의 예시적인 실시 예의 정신 및 범위에 포함됨을 알 수 있을 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 명세서의 실시 예가 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상적이거나 지나치게 형식적인 의미로 해석되지 않아야 한다.
도 1은 기본 데이터 송신 링크의 시스템을 나타내는 도면이다. 도 1을 참조하면, 기본 데이터 송신 링크는 채널(120)을 통해 신호를 수신기(130)에 송신하는 송신기(110)를 포함한다. 채널(120)에서의 송신 속도가 증가함에 따라 심볼 간 간섭(ISI)의 영향이 증가한다.
도 2는 데이터 송신 시스템 또는 데이터 통신 시스템으로도 지칭될 수 있는 SerDes 고속 링크 구조의 시스템을 나타내는 도면이다.
도 2를 참조하면, SerDes 고속 링크는 송신기(210) 및 수신기(220)를 포함하고, 송신기(210)와 수신기(220)는 채널(250)를 통해 서로 연결된다. 송신기(210)는 직렬 변환기(serializer)(230) 및 선형 유한 임펄스 응답(FIR) 필터(TxFIR)(240)를 포함한다. 수신기(220)는 연속 시간 선형 등화기(continuous time linear equalizer; CTLE)(260), 결정 피드백 등화기(decision-feedback equalizer; DFE)(280), 클록 및 데이터 복구(CDR) 위상 검출기(270) 및 병렬 변환기(deserializer)(290)를 포함한다. 도 2에서는 하나의 채널(250)를 나타내고 있으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 예시적인 실시 예에 따라 시스템은 송신단과 수신단 사이에 다수의 (예를 들어, 4 개 이상의) 채널이 병렬로 포함할 수 있다.
선형 시스템 모델링 프레임워크 하에서, 각 블록은 그 임펄스 응답에 의해 표현될 수 있다. 시스템의 전체 임펄스 응답(htot)은 도 2에 도시된 (1) 및 (2)의 입력에서 데이터를 샘플링함으로써, 그리고 선형 유한 임펄스 응답 필터(240)의 임펄스 응답을 포함하는 등가 임펄스 응답 모두를 컨볼빙(convolving)함으로써 결정될 수 있다. 프로세서는 유한 샘플링 속도로 임펄스 응답을 샘플링할 수 있다. 유한 샘플링 속도는 심볼 당 샘플의 수인 Nph 로 표시될 수 있다. 궁극적으로, 비트 단위의 임펄스 응답을 찾기 위해, htot 은 Nph 에 의해 데시메이트(decimated)되어야 하고, 샘플링(데시메이션) 위상로서 Nph 상이한 위상들로부터 하나의 위상을 선택하는 것은 CDR 위상 검출기(270)의 결정이다. 다양한 시나리오에 대한 특정 위상을 찾는 것이 바람직하다.
일부 실시 예에서, CDR 위상 검출기(270)는 초기-후기 검출 기술로도 알려진 단순한 알렉산더 위상 검출기(Alexander Phase Detector; PD) 원리에 기초한다. 일부 실시 예에서, CDR 위상 검출기(270)는 프로세서일 수 있다. 알렉산더 위상 검출기(PD)는 위상 에러의 부호 정보(예를 들면, +1 또는 -1이고 크기가 아닌)만을 제공하는 뱅-뱅(bang-bang) 시스템이며, 따라서 매우 비선형적인 동작을 나타낸다. 결과적으로, PD를 이용하는 CDR 루프는 복구 된 클록의 비샘플링 에지가 데이터 제로 크로싱(data zero crossing)과 일치하도록 잠금(lock)한다. 그런 다음 CDR이 교차점에서 절대 신호 진폭의 예상값이 제로인 htot 의 데시메이션된 버전으로 이어지는 위상으로 CDR이 수렴한다는 것이 직관적으로 예상된다.
본 발명에 따른 일부 실시 예들에서, 상기 조건은 쉽게 검증 가능한 공식으로 단순화될 수 있고 시뮬레이션을 통해 확인될 수 있다.
도 3은 본 발명의 일 실시예를 나타내는 흐름도이다.
도 3의 흐름도는 다음의 수학식 11, 수학식 12 및 수학식 13을 기반으로 한다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
상기의 수학식과 뒤따르는 수학식들의 변수 각각은 다음과 같이 정의될 수 있다.
Figure pat00005
: n 번째 송신 비트
Figure pat00006
: 심볼 당 위상 보간기(interpolator)/시뮬레이션(simulation) 해상도
Figure pat00007
: PI/시뮬레이션 분해능 범위 내의 위상
Figure pat00008
: 임의의 위상
Figure pat00009
에서의
Figure pat00010
에 대응하는 신호 진폭
Figure pat00011
: 채널의 전반적인 펄스 응답
Figure pat00012
: 위상
Figure pat00013
에서의 전체 임펄스 응답
Figure pat00014
: CDR 크로싱 위상 (크로싱 페이즈, crossing phase)
Figure pat00015
: CDR 로킹 위상 (로킹 페이즈, locking phase)
상술한 바와 같이, 본 발명의 일부 예시적인 실시 예에 따르면, 신호 yn[ixing] 의 절대값의 기대값이 0일 때 로킹 위상이 실현된다.
도 3에 예시된 실시 예에 따르면, CDR 위상 검출기(270)는 결정 피드백 등화기(DFE)(280) 이전의 데이터를 샘플링한다. 이 샘플링 포인트는 도 2에서 (1)로 표시된다. CDR 위상 검출기(270)가 결정 피드백 등화기(DFE)(280) 앞에 배치되면, 등화된 신호(under-equalized signal)에 대해 효과적으로 동작한다. 이는 DFE 적응 루프로부터 CDR 위상 검출기(270)를 분리하고 그들의 불안정한 상호 작용의 위험을 감소시키거나 제거할 것이다. 그러나, 이러한 구성은 아이 다이어그램(eye diagram)이 완전히 열리지 않는 결정 피드백 등화기(DFE)(280)가 적용되기 전에 CDR이 작동하도록 한다. 따라서, 결정 피드백 등화기(DFE)(280)로부터 분리될 때 CDR 위상 검출기(270)의 더욱 신뢰성 있고 빠른 동작에도 불구하고 이러한 구조가 일반적으로 사용되지 않는다. 이러한 시나리오에 대한 CDR 샘플링 위상은 결정 피드백 등화기(DFE)(280)의 상호 작용을 회피함으로써 계산될 수 있다. 일부 실시 예에 따르면, 슬라이싱(slicing)이 위상 i에서 발생한다고 가정될 수 있고, 이때 수학식 21에서 i ∈ [1, Nph]이고, htoti 는 위상 i에서 htot의 샘플링된 버전이다.
Figure pat00016
위상 i는 수학식 22에서 제공될 수 있다.
Figure pat00017
상기 수학식 22에서, d(k)는 k 번째 송신 비트이고, htot (i- Nph /2) 는 제로 크로싱 위상에 대응하는 위상 i - Nph/2 에서의 임펄스 응답이다. 따라서, 이 위상에서 h0 (i- Nph /2)가 메인 탭(main tap)이 된다. d(k-1)에서 d(k)로의 전이가 있는 경우, 예를 들어 d(k) = 1 및 d(k-1) = -1이면 수학식 23이 된다.
Figure pat00018
반대로, d(k) = -1 및 d(k-1) = 1이면, 수학식 24가 된다.
Figure pat00019
따라서, 최종 수학식은 수학식 25와 같이 표현된다.
Figure pat00020
여기서,
Figure pat00021
이다.
실시 예에 따른 알고리즘은 수학식 25를 만족하는 [1, Nph] 중에서 위상 i를 효율적으로 찾거나 그 절대값을 최소화한다.
실시 예에 따른 방법은 도 3에 도시된 바와 같이 단계 302에서 시작한다. 단계 302에서, CDR 위상 검출기(270)는 Nph×심볼 레이트의 샘플링 주파수로 채널 h의 전체 펄스 응답을 측정한다. 단계 304에서, 테스트 위상 itest 가 초기 값으로서 1로 설정된다. 단계 306에서, 테스트 위상 itest 가 심볼 당 총 위상 수, 즉 위상 보간기/시뮬레이션 해상도 Nph 와 비교된다. 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 이하이면, 단계 308이 진행될 것이다.
단계 308에서, 각 테스트 위상 itest 에 대한 전체 임펄스 응답 hitest 는 현재 테스트 위상 itest 로부터 데시메이팅(decimating) h에 의해 측정(또는 계산)된다. 일부 실시 예들에서, 전체 임펄스 응답은 테스트 위상 itest 가 끝날 때까지 측정(또는 계산)되며, 여기서 끝은 시간 영역에서의 h의 최종 측정 값이다. 이는 전체 임펄스 응답이 h의 모든 (Nph)번째 샘플을 취함으로써 계산된다는 것을 의미합니다. 예로서, itest = 1 및 Nph = 10 일 때, h의 모든 10 번째 샘플 (즉, 1번째, 11번째, 21번째, 31번째 등)이 전체 임펄스 응답 hitest 의 계산을 위해 취해진다. 유사하게, itest = 2 및 Nph = 10일 때, 전체 10번째 샘플 (즉, 2번째, 12번째, 22번째, 32번째 등)이 전체 임펄스 응답 hitest 의 계산을 위해 취해진다.
단계 310으로 진행한다. 단계 310에서, CDR 위상 검출기(270)는 함수 e(itest) = hitset[0] - hitest[1], 즉 현재 테스트 위상 itest 에서 신호 절대값의 기대값을 계산한다. 함수 e(itest) 에서, 값 [0]은 메인 탭 (예를 들어, 시간 = 0)에 대응하고 값 [1]은 다음 탭 (예를 들어, 시간 = 샘플링 시간)에 대응한다. 값은 SerDes 링크의 심볼 송신 속도와 동일한 샘플링 시간만큼 떨어져 있다. e(itest)의 함수 값 (즉, 함수의 출력값)을 계산한 후에, 단계 312가 진행된다. 단계 312에서, 다음 테스트 위상 itest 가 테스트 위상 itest 를 1만큼 증가시킴으로써 선택된다. 다음 테스트 위상을 선택한 후, 단계 306으로 복귀한다. 단계 306에서, 다음 테스트 위상이 심볼 당 보간기/시뮬레이션 해상도 Nph 와 비교된다. 다음 테스트 위상이 심볼 당 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 308 내지 312가 반복될 것이다. 즉, 함수값 e(itest) 를 계산하는 프로세스는 함수값 e(itest) 가 심볼 당 위상의 분해능에 따라 제 1 위상 1에서 최종 위상 Nph까지의 테스트 위상들 itest 각각에 대해 계산된다.
단계 306에서, 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 보다 크면, itest =1 에서 itest = Nph까지의 테스트 위상들 각각에 대해 함수값 e(itest) 가 계산되고, 단계 314로 진행되어 크로싱 위상 ixing 이 결정된다. 이상적인 경우에, 크로싱 위상은 기대값 e(itest)가 0과 같고 0의 값 e(itest)이 본 발명의 하나 이상의 실시 예에 따라 달성될 수 있을 때 발생한다. 그러나, 이는 항상 그러한 경우는 아니며, 본 발명은 이에 한정되지 않는다. 일부 실시 예에서, 크로싱 위상 ixing 은 단계 310에서 계산된 e(itest)의 최소 절대값을 식별함으로써 결정된다. 단계 314에서 크로싱 위상 ixing 은 단계 306 내지 312에서 계산된 함수값 e(itest)의 최소 절대값 argmin(|e(itest)|)과 동일하게 설정된다. 단계 316에서, 최종 CDR 로킹 위상이 설정되거나 계산된다. 일부 실시 예에서, 단계 314에서 식별된 크로싱 위상 ixing 을 샘플의 중간점 (Nph/2)에 가산함으로써 CDR 로킹 위상이 계산된다. 샘플의 중간점 (Nph/2)은 단순히 심볼 당 전체 위상의 수 Nph 를 (사용된 해상도에 따라) 2로 나눈 것이다. 예를 들어, 심볼 당 사용된 해상도가 64 위상인 경우, 중간점은 64/2 = 32이다.
도 4는 본 발명의 다른 실시 예를 나타내는 흐름도이다.
도 4의 흐름도는 다음의 수학식 31, 수학식 32, 수학식 33, 수학식 34에 기반한다.
Figure pat00022
Figure pat00023
Figure pat00024
Figure pat00025
도 4에 도시된 실시 예에 따르면, CDR 검출기(270)는 결정 피드백 등화기(DFE)(280) 이후의 데이터를 샘플링하며, 샘플링 포인트는 도 2에서 (2)로 표시된다. 이러한 배열은 CDR 위상 검출기(270)와 결정 피드백 등화기(DFE)(280)의 상호 작용의 결과이고, CDR 로킹 위상의 계산에 영향을 미칠 수 있다. 일 예로, 위상 j
Figure pat00026
[1,Nph] 에서의 비트 d(k)에 대응하는 신호 진폭을 갖는 풀-레이트 CDR 위상 검출기는 수학식 41로 표현될 수 있다.
Figure pat00027
수학식 41에서, i는 CDR 샘플링 위상이다. 분명히, 결정 피드백 등화기(DFE)(280)의 피드백은 위상 i에서 샘플링된 임펄스 응답을 기반으로 한다. 따라서, 전이 에지(transition edge)에서의 신호 진폭은 수학식 42로 표현된다.
Figure pat00028
d(k-1) 및 d(k)로부터의 전이가 있는 경우, 예를 들어 d(k) = 1, d (k-1) = -1이면, 수학식 43으로 표현된다.
Figure pat00029
반대로, d(k) = -1 및 d(k-1) = 1이면, 수학식 44로 표현된다.
Figure pat00030
따라서, 최종 수학식은 수학식 45로 표현된다.
Figure pat00031
d(k)에 대한 결정 피드백 등화기(DFE)(280)의 피드백이
Figure pat00032
에서 제로 크로싱 이전에 적용된다. 일부 예시적인 실시 예에 따라 결정 피드백 등화기(DFE)(280)의 상호 작용 하에서 정확한 샘플링 위상을 찾는 알고리즘은 수학식 45에 기반한다. 결정 피드백 등화기(DFE)(280)의 상호 작용이 없는 샘플링 위상을 찾기 위해서는 수학식 45는 상술한 수학식 25로 대체되어야 한다.
도 4에 도시된 예시적인 실시 예에 따른 방법은, 도 4에 도시된 바와 같이 단계 402에서 시작한다. 단계 402에서, CDR 위상 검출기(270)는 채널 h의 전체적인 펄스 응답을 측정한다. 단계 404에서, 로킹 위상 ilock 가 초기값으로서 1로 설정된다. 단계 406에서, 로킹 위상은 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 와 비교된다. 로킹 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 408로 진행할 것이다.
단계 408에서, 각각의 로킹 위상 ilock 에 대한 전체 임펄스 응답 hilock 가 현재의 로킹 위상 ilock 에서 시작하여 측정 (또는 계산)된다. 일부 실시 예들에서, 전체 임펄스 응답은 로킹 위상 ilock 에서 끝까지 측정 (또는 계산)되며, 이는 전체 임펄스 응답이 모든 (Nph)번째 샘플을 취함으로써 계산된다는 것을 의미한다. 일 예로, ilock = 1 및 Nph = 10일 때, 모든 10번째 샘플 (즉, 1번째, 11번째, 21번재, 31번째 등)이 전체 임펄스 응답 hillock 의 계산을 위해 취해진다. 유사하게, ilock = 2 및 Nph =10일 때, 전체 임펄스 응답 hilock 의 계산을 위해 모든 10 번째 샘플 (즉, 2번째, 12번째, 22번째, 32번째 등)이 취해진다.
단계 410으로 진행한다. 단계 410에서, 테스트 위상 itest 는 초기값으로서 1로 설정된다. 단계 412에서, 테스트 위상 itest 는 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 와 비교된다. 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 414로 진행할 것이다.
단계 414에서, 각 테스트 위상 itest 에 대한 전체 임펄스 응답 hitest 은 현재 테스트 위상 itest 으로부터 시작하여 측정 (또는 계산)된다. 일부 실시 예에서, 전체 임펄스 응답은 테스트 위상 itest 가 끝날 때까지 측정 (또는 계산)되며, 이는 모든 전체 임펄스 응답이 모든 (Nph) 번째 샘플을 취함으로써 계산된다는 것을 의미한다. 예를 들어, itest = 1 및 Nph = 10일 때, 모든 10번째 샘플 (즉, 1번째, 11번째, 21번째, 31번째 등)이 전체 임펄스 응답 hitest 의 계산을 위해 취해진다.
단계 416으로 진행한다. 단계 416에서, CDR 위상 검출기(270)는 현재 테스트 위상 itest에서 hitest[0] 과 hitest[1] 사이의 차이를 찾고 현재 로킹 위상 ilock 에서 차이를 hillock[1] 에 더함으로써 값 e(itest, ilock)을 계산한다. 값 e(itest, ilock) 을 계산한 후, 단계 418로 진행한다. 단계 418에서, 다음 테스트 위상은 테스트 위상을 1씩 증가시킴으로써 선택된다. 다음 테스트 위상 itest 을 선택한 후에, 단계 412로 복귀한다. 단계 412에서, 다음 테스트 위상은 심볼 당 보간기/시뮬레이션 해상도 Nph 와 비교된다. 다음 테스트 단계가 심볼 당 보간기/시뮬레이션 해상도 이하이면 단계 414 내지 418이 반복된다. 다시 말해서, 값 e(itest, ilock) 을 계산하는 과정은 e(itest, ilock) 가 현재의 로킹 위상 ilock 과 심볼 당 위상의 해상도에 따라 첫 번째 테스트 위상 1로부터 마지막 테스트 위상 Nph까지의 테스트 위상 itest 각각에 대하여 계산될 때까지 계속된다.
단계 412에서, 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 보다 크면, 현재의 로킹 위상 ilock 과 itest = 1 로부터 itest = Nph까지의 각각의 테스트 위상 itest 에 대한 값 e(itest, ilock) 가 계산되며, 단계 420으로 진행하여 크로싱 위상 ixing 이 결정된다. 이상적인 경우에, 신호 절대 진폭 e(itest, ilock) 의 기대값이 0과 같을 때 크로싱 위상이 발생하고, 값 e(itest, ilock)의 0값은 현재의 하나 이상의 실시 예에 따라 달성될 수 있다. 그러나, 이는 항상 그러한 경우는 아니며, 본 발명은 이에 한정되지 않는다. 일부 실시 예들에서, 크로싱 위상 ixing 은 단계 416에서 계산된 e(itest, ilock) 의 최소 절대값을 식별함으로써 결정된다. 단계 420에서, 단계 412 내지 418에서 계산된 값 e(itest, ilock)의 절대값 argmin(|e(itest, ilock)|)이 최소일 때 크로싱 위상 ixing 이 설정된다.
단계 422에서, 단계 420에서 결정된 크로싱 위상 ixing 은 현재의 로킹 위상 ilock 과 샘플의 중간점 Nph/2의 차이가 비교되고, 이는 단순히 (사용된 해상도에 따라) 심볼 당 모든 위상의 수 Nph 를 2로 나눈 것이다. 예를 들어, 사용된 해상도가 심볼 당 64 위상인 경우, 중간점은 64/2 = 32이다. 크로싱 위상 ixing 이 차이와 같으면, 단계 426으로 진행된다. 단계 426에서, 최종 CDR 로킹 위상이 현재 로킹 위상 ilock 과 동일하게 설정된다.
단계 422로 되돌아 가서, 크로싱 위상이 현재의 로킹 위상 ilock 과 샘플의 중간점 (Nph/2)의 차이와 동일하지 않으면, 단계 424로 진행한다. 단계 424에서, 다음 로킹 위상이 로킹 위상 ilock 을 1만큼 증가시킴으로써 선택된다. 다음 로킹 위상을 선택한 후에, 단계 406으로 복귀한다. 단계 406에서, 다음 로킹 위상은 심볼 당 보간기/시뮬레이션 해상도 Nph 와 비교된다. 다음 로킹 위상이 심볼 당 보간기/시뮬레이션 해상도 이하이면, 단계 408 내지 단계 422가 반복될 것이다. 즉, 크로싱 위상 ixing 을 계산하는 프로세스는 크로싱 위상 ixing 이 로킹 위상 ilock 과 샘플의 중간점 Nph/2 의 차이와 동일해질 때까지 또는 심볼 당 위상의 해상도에 따라 제1 로킹 위상 1부터 마지막 로킹 위상 Nph 까지 각각의 크로싱 위상 ixing 이 계산될 때까지 계속된다.
일부 실시 예에서, 고속 링크는 과반수 투표 논리를 포함한다. 과반수 투표 논리는 다중 데이터 스트림을 갖는 고속 링크 시스템에서 사용되며 병렬 위상 검출기에 의해 생성된 다중 초기-후기 업데이트에 대해 평균화하는 일반적인 방법이다. 과반수 투표 논리는 CDR 로킹 위상의 계산에 영향을 미친다.
분석을 위해, CDR은 1/4 레이트로 동작하고, 따라서 위상 에러는 4개의 위상 에러 샘플
Figure pat00033
내지
Figure pat00034
에 기반하여 4 단위 간격(unit-interval; UI)마다 업데이트된다. 이들은 각각 데이터 샘플
Figure pat00035
에 대응하는 2 비트 (1(후기), -1(초기) 또는 0(유지)) 샘플 및 제로 크로싱
Figure pat00036
이다. 최종 위상 오류 업데이트를 생성하기 위해, 가장 간단한 방법은 단일 멀티 비트
Figure pat00037
값을 생성하는 모든 2 비트 샘플을 추가하는 FIR 박스카 필터(boxcar filter)를 사용하는 것이다. 또 다른 접근 방법은 디지털 PLL의 대기를 줄이기 위한 목적으로 과반수 투표를 사용하고 CDR 컨버전스(Convergence)를 잠재적으로 불안정하게 만들 수 있는 잘못된 연속 수정을 방지하는 것이다. 4 개의 위상 오차 샘플에 대한 다수결 논리의 구현 개요가 도 5에 개시된다. 각 주기 동안 2 개의 독립적인 다수 표가 구현되며, 하나는 두 개 샘플의 첫 번째 세트에 걸치고, 다른 하나는 두 개 샘플의 두 번째 세트에 걸친다. LPF 입력은 수학식 51과 같이 표현될 수 있다.
Figure pat00038
따라서, 결정 출력 y는 수학식 52, 수학식 53, 수학식 54와 같이 표현될 수 있다.
Figure pat00039
Figure pat00040
Figure pat00041
Figure pat00042
과
Figure pat00043
가
Figure pat00044
(
Figure pat00045
에 동일한 레벨로 기여하므로, 첫 번째 항
Figure pat00046
에 초점을 맞출 수 있다.
Figure pat00047
에 대해 제시된 모든 분석은
Figure pat00048
에 동일하게 적용될 수 있다. 따라서, 일부 예시된 실시 예에 따라 CDR 컨버전스에 대한 요구 조건은 수학식 55와 같이 업데이트될 수 있다.
Figure pat00049
Figure pat00050
Figure pat00051
이므로, 연속하는 3개의 데이터 샘플이 0인 경우와 연속하는 3개의 데이터 샘플이 1인 경우는 수학식 56으로부터 제외될 수 있다.
또한, 수학식 56의 각 항은 아래의 수학식 57, 수학식 58, 수학식 59, 수학식 510, 수학식 511, 수학식 512와 같이 확장될 수 있다.
Figure pat00052
Figure pat00053
Figure pat00054
Figure pat00055
Figure pat00056
Figure pat00057
수학식 57, 수학식 58, 수학식 59, 수학식 510, 수학식 511, 수학식 512에서 수학식을 조합하고 재기입함으로써, 알고리즘은 수학식 513으로 표현된다.
Figure pat00058
수학식 513의 각 항은 수학식 514 내지 수학식 519에 의해 제공될 수 있다.
Figure pat00059
Figure pat00060
Figure pat00061
Figure pat00062
Figure pat00063
Figure pat00064
일 예로, 임의의 변수
Figure pat00065
의 PDF는 매트랩(Matlab)에 의해 수치적으로 계산될 수 있다.
Figure pat00066
는 두 가지 가능한
Figure pat00067
값을 취할 수 있다. 이전 섹션에서 개발된 알고리즘과 동일하게 샘플링 위상과 크로싱 위상의 각 조합에 대한
Figure pat00068
을 계산한다. CDR은 샘플링 위상
Figure pat00069
로 수렴하고,
Figure pat00070
에서의 변환은
Figure pat00071
또는
Figure pat00072
의 최소 절대값이다.
도 5는 QDR (Quad-Data-Rate) 시스템의 논리도를 나타낸다. 본 발명의 실시 예에서는 4 개의 채널을 갖는 QDR 시스템을 예로 들어 설명하지만, 본 발명은 이에 한정되는 것은 아니다. 다른 실시 예에서, 데이터 송신 링크는 당업자가 인식할 수 있는 임의의 적절한 개수의 데이터 링크 또는 채널을 포함 할 수 있다.
도 5를 참조하면, QDR 시스템(510)은 병렬로 4 개의 데이터 링크
Figure pat00073
를 통합한다. 아래의 수학식 61, 수학식 62, 수학식 63, 수학식 64는 QDR 시스템(510)에 대해 다수 논리가 어떻게 작용하는지를 나타낸다.
Figure pat00074
Figure pat00075
Figure pat00076
Figure pat00077
Figure pat00078
일부 예시적인 실시 예에 따르면, QDR 시스템에서와 같은 4 개의 위상 검출기는
Figure pat00079
이다.
Figure pat00080
일 때 CDR은
Figure pat00081
Figure pat00082
와 같이 로크(lock)한다.
도 5에 도시된 바와 같이, 논리도는 가산기에 의해 합산되는 각각의 출력을 갖는 OR 로직(logics)의 층을 포함한다. 그 다음, 합계의 차이가 취해진다. OR 로직의 계층은 OR 로직 512, 514, 516 및 518을 포함한다. 예를 들어, w0_up 및 w1_up 은 OR 로직(512)에 의해 함께 OR 연산되고, w2_up 및 w3_up 은 OR 로직(514)에 의해 함께 OR 연산된다. 또한, w0_down 및 w1_down 은 OR 로직(516)에 의해 함께 OR 연산되고, w2_down 및 w3_down 은 OR 로직 (518)에 의해 함께 OR 연산된다. OR 로직(512 및 514)의 출력은 가산기(520)에 의해 합산되어 y1을 생성하고, OR 로직(516 및 518)의 출력은 가산기(522)에 의해 합산되어 y2를 생성한다. 그 후 차이 생성기 (524)에 의해 y1과 y2 사이의 차이가 취해지고 z1과 z2이 생성된다. 마지막으로, 출력들은 Icp (526)를 통해 △y 로 생성된다.
도 5의 다른 관점으로부터, OR 로직 (512 및 516)의 출력 간의 차이는 z1을 생성하기 위해 취해지고, OR 로직 (514 및 518)의 출력 간의 차이는 z2를 생성하기 위해 취해진다. 그런 다음 z1과 z2가 합쳐져 △y 를 생성한다.
CDR은 신호의 기대값이 0 일 때 로크한다:
Figure pat00083
도 6은 본 발명의 다른 실시 예를 나타내는 흐름도이다.
흐름도는 다음의 수학식 71, 수학식 72, 수학식 73, 수학식 74, 수학식 75, 수학식 76, 수학식 77을 기반으로 한다.
Figure pat00084
Figure pat00085
Figure pat00086
Figure pat00087
Figure pat00088
Figure pat00089
Figure pat00090
도 6에 예시된 실시 예에 따르면, 고속 링크는 다수결 논리를 포함한다. 또한, CDR 검출기(270)는 결정 피드백 등화기(DFE)(280) 이전의 데이터를 샘플링한다. 이 샘플링 포인트는 도 2에서 (1)로 표시된다.
본 실시예에 따른 방법은 도 6에 도시된 바와 같이 단계 602에서 시작한다. 단계 602에서, CDR 위상 검출기 (270)는 채널 h의 전체적인 펄스 응답을 측정한다. 단계 604에서, 테스트 위상 itest 는 초기값으로서 1로 설정된다. 단계 606에서, 테스트 위상 itest 는 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 와 비교된다. 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 608로 진행할 것이다.
단계 608에서, 각각의 테스트 위상 itest 에 대한 전체 임펄스 응답 hitest 은 현재 테스트 위상 itest 로부터 시작하여 측정(또는 계산)된다. 일부 실시 예에서, 전체 임펄스 응답은 테스트 위상 itest가 끝날 때까지 측정(또는 계산)되며, 이는 전체 임펄스 응답이 모든 (Nph) 번째 샘플을 취함으로써 계산됨을 의미한다. 예로서, itest = 1 및 Nph = 10일 때, h의 모든 10 번째 샘플 (즉, 1번째, 11번째, 21번째, 31번째 등)이 전체 임펄스 응답 hitest 의 계산을 위해 취해진다. 유사하게, itest = 2 및 Nph = 10일 때, h의 모든 10 번째 샘플 (즉, 2번째, 12번째, 22번째, 32번째 등)이 전체 임펄스 응답 hitest 의 계산을 위해 취해진다.
단계 610으로 진행한다. 단계 610에서, CDR 위상 검출기(270)는 각각의 테스트 위상 itest 에서 z1(itest) 의 기대값인 기대값 E{z1(itest)}를 계산한다. 도 5를 참조하여 상술한 바와 같이,
Figure pat00091
의 기대값 E{
Figure pat00092
Figure pat00093
}가 0이면, Z1의 기대값 E{Z1}은 0이고 그 반대 경우도 마찬가지이다. 기대값 E{z1(itest)}를 계산한 후, 단계 612가 수행된다. 단계 612에서, 다음 테스트 위상 itest 는 테스트 위상 itest 를 1만큼 증가시킴으로써 선택된다. 다음 테스트 위상을 선택한 후에, 단계 606으로 돌아 간다. 단계 606에서, 다음 테스트 위상은 심볼 당 보간기/시뮬레이션 해상도 Nph 와 비교된다. 다음 테스트 위상이 심볼 당 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 608 내지 612가 반복될 것이다. 즉, 기대값 E{z1(itest)}를 계산하는 프로세스는 각각의 값 E{z1(itest)}이 심볼 당 위상들의 해상도에 따라 제1 위상에서 최종 위상 Nph까지의 테스트 위상들 itest 각각에 대해 계산된다.
단계 606에서, 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 보다 큰 경우, 기대값 E{z1(itest)}는 itest =1 부터 itest = Nph 까지의 테스트 위상들 itest 각각에 대해 계산되었고, 단계 614로 진행하여 크로싱 위상 ixing 이 결정된다. 이상적인 경우에, 크로싱 위상은 기대값 E{z1(itest)} 이 0일 때 발생하고, 0의 E{z1(itest)}는 본 발명의 하나 이상의 실시 예에 따라 달성될 수 있다. 그러나, 이는 항상 그러한 경우는 아니며, 본 발명은 이에 한정되지 않는다. 일부 실시 예들에서, 크로싱 위상 ixing 은 단계 610에서 계산된 기대값 E{z1(itest)} 의 최소 절대값을 식별함으로써 결정된다. 단계 614에서, 크로싱 위상 ixing 은 단계 606 내지 612에서 계산된 기대값 E{z1(itest)}의 최소값 argmin(E{z1(itest)})으로 설정된다. 단계 616에서, 최종 CDR 로킹 위상이 설정되거나 계산된다. 일부 실시 예에서, 단계 614에서 식별된 크로싱 위상 ixing 을 샘플의 중간점 (Nph/2)에 더함으로써 계산되며, 이는 단순히 심볼 당 전체 위상의 수를 (사용된 해상도에 따라) 2로 나눈 것이다. 예를 들어, 사용된 해상도가 심볼 당 64 위상인 경우, 중간점은 64/2 = 32이다.
도 7은 본 발명의 다른 실시 예를 나타내는 흐름도이다.
이 흐름도는 하기의 수학식 81, 수학식 82, 수학식 83, 수학식 84, 수학식 85에 기반한다.
Figure pat00094
Figure pat00095
Figure pat00096
Figure pat00097
Figure pat00098
도 7에 도시된 실시 예에 따르면, 고속 링크는 다수결 논리를 포함한다. 또한, CDR 위상 검출기(270)는 결정 피드백 등화기(DFE)(280) 이후의 데이터를 샘플링하며, 샘플링 포인트는 도 2에서 (2)로 표시된다. 이러한 배열은 CDR 위상 검출기(270)가 결정 피드백 등화기(DFE)(280)와 상호 작용하게 하여 CDR 로킹 위상에 영향을 줄 수 있다.
실시 예에 따른 방법은 도 7에 도시된 바와 같이 단계 702에서 시작한다. 단계 702에서, CDR 위상 검출기(270)는 채널 h의 전체적인 펄스 응답을 측정한다. 단계 704에서, 로킹 위상 ilock 은 초기값으로서 1로 설정된다. 단계 706에서, 로킹 위상은 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 와 비교된다. 로킹 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 708로 진행할 것이다.
단계 708에서, 각각의 로킹 위상 ilock 에 대한 전체 임펄스 응답 hilock 이 현재의 로킹 위상 ilock 에서 시작하여 측정 (또는 계산)된다. 일부 실시 예들에서, 전체 임펄스 응답은 로킹 위상 ilock 에서 끝까지 측정 (또는 계산)되며, 이는 전체 임펄스 응답이 모든 (Nph) 번째 샘플을 취함으로써 계산된다는 것을 의미한다. 예로서, ilock = 1 및 Nph = 10일 때, h의 모든 10 번째 샘플 (즉, 1번째, 11번째, 21번째, 31번째 등)이 전체 임펄스 응답 hillock 의 계산을 위해 취해진다. 유사하게, ilock = 2 및 Nph =10일 때, h의 10 번째 샘플 (즉, 2번째, 12번째, 22번째, 32번째 등)이 전체 임펄스 응답 hilock 의 계산을 위해 취해진다.
단계 710으로 진행한다. 단계 710에서, 테스트 위상은 초기값으로서 1로 설정된다. 단계 712에서, 테스트 위상 itest 는 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 와 비교된다. 테스트 위상이 심볼 당 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 714로 진행할 것이다.
단계 714에서, 각 테스트 위상 itest 에 대한 전체 임펄스 응답 hitest 은 현재 테스트 위상 itest 로부터 시작하여 측정 (또는 계산)된다. 일부 실시 예에서, 전체 임펄스 응답은 테스트 위상 itest 이 끝날 때까지 측정 (또는 계산)되며, 이는 모든 전체 임펄스 응답이 모든 (Nph) 번째 샘플을 취함으로써 계산된다는 것을 의미한다. 예로서, itest = 1 및 Nph = 10일 때, h의 모든 10 번째 샘플 (즉, 1번째, 11번째, 21번째, 31번째 등)이 전체 임펄스 응답 hitest 의 계산을 위해 취해진다.
그 다음 단계 716으로 진행한다. 단계 716에서, CDR 위상 검출기(270)는 각 테스트 위상 itest 및 각각의 로킹 위상 ilock 에서 기대값 E{z1(itest, ilock)} 을 계산한다. 도 5를 참조하여 상술한 바와 같이,
Figure pat00099
의 기대값 E{
Figure pat00100
}가 0이면, Z1의 기대값 E{Z1} 은 0이고 그 반대도 마찬가지이다. 기대값 E{z1(itest, ilock)}을 계산한 후, 단계 718을 진행한다. 단계 718에서, 다음 테스트 위상은 테스트 위상을 1씩 증가시킴으로써 선택된다. 다음 테스트 위상을 선택한 후, 단계 712로 되돌아 간다. 단계 712에서, 다음 테스트 위상은 심볼 당 보간기/시뮬레이션 해상도 Nph 와 비교된다. 다음 테스트 위상이 심볼 당 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 714 내지 718을 반복할 것이다. 다시 말하면, 기대값 E{z1(itest, ilock)} 을 계산하는 프로세스는 각각의 기대값 E{z1(itest, ilock)} 이 현재의 로킹 위상 ilock 및 테스트 위상 itest 각각에 대해 심볼 당 위상의 해상도에 따라 제1 테스트 위상 1부터 마지막 테스트 위상 Nph까지 계산될 때까지 계속된다.
단계 712에서, 테스트 위상이 심볼 당 위상 보간기/시뮬레이션 해상도 Nph 보다 크면, 현재의 로킹 위상 ilock 과 각각의 테스트 위상 itest 에 대한 기대값 E{z1(itest, ilock)} 이 현재의 로킹 위상 ilock 에서 itest = 1 부터 itest = Nph 까지 계산되고, 단계 720로 진행하여 크로싱 위상 ixing 이 결정된다. 이상적인 경우에, 크로싱 위상은 기대값 E{z1(itest, ilock)} 이 0과 같을 때 발생하고, 0의 기대값 E{z1(itest, ilock)} 은 본 발명의 하나 이상의 실시예에 따라 달성될 수 있다. 그러나, 이는 항상 그러한 것은 아니며, 본 발명은 이에 한정되지 않는다. 일부 실시 예들에서, 크로싱 위상 ixing 은 단계 716에서 계산된 기대값 E{z1(itest, ilock)} 의 최소값을 식별함으로써 결정된다. 단계 720에서, 크로싱 위상 ixing 은 단계 712 내지 718에서 계산되는 기대값 E{z1(itest, ilock)}의 argmin(E{z1(itest, ilock)})이 최소일 때 설정된다.
단계 722에서, 단계 720에서 계산된 크로싱 위상 ixing 은 현재의 로킹 위상 ilock 과 샘플의 중간점 Nph/2의 차이와 비교되며, 이는 간단히 (사용된 해상도에 따라) 심볼 당 모든 위상들의 수 Nph 를 2로 나눈 것이다. 예를 들어, 사용된 해상도가 심볼 당 64 위상인 경우, 중간점은 64/2 = 32이다. 크로싱 위상 ixing 이 차이와 같으면, 단계 726로 진행한다. 단계 726에서, 최종 CDR 로킹 위상이 현재 로싱 위상 ilock 과 동일하게 설정된다.
다시 단계 722를 참조하면, 크로싱 위상이 현재의 로킹 위상 ilock 과 샘플의 중간점 (Nph/2)의 차이와 같지 않으면, 단계 724로 진행한다. 단계 724에서, 다음 로킹 위상은 로킹 위상 ilock 을 1만큼 증가시킴으로써 선택된다. 다음 로킹 위상을 선택한 후, 단계 706으로 되돌아 간다. 단계 706에서, 다음 로킹 위상은 심볼 당 보간기/시뮬레이션 해상도 Nph와 비교된다. 다음 로킹 위상이 심볼 당 보간기/시뮬레이션 해상도 Nph 이하이면, 단계 708 내지 722가 반복될 것이다. 즉, 크로싱 위상 ixing 을 계산하는 프로세스는 크로싱 위상 ixing 이 로킹 위상 ilock 과 샘플의 중간점 Nph/2 의 차이와 동일하게 계산될 때까지, 또는 심볼 당 위상의 해상도에 따라 제1 로킹 위상 1부터 마지막 로킹 위상 Nph 까지 각각의 로킹 위상 ilock 에 대해 각각의 크로싱 위상 ixing 이 계산될 때까지 계속된다.
상기한 내용은 예시적인 실시 예를 설명하기 위한 것이며, 본 발명을 제한하는 것으로 해석되어서는 안 된다. 비록 몇몇 예시적인 실시 예가 설명되었지만, 당업자는 예시적인 실시 예의 신규한 교시 및 이점으로부터 실질적으로 벗어나지 않고도 예시적인 실시 예에서 많은 변형이 가능하다는 것을 용이하게 이해할 것이다. 따라서, 그러한 모든 수정은 청구항에 정의된 예시적인 실시 예들의 범위 내에 포함되도록 의도된다. 청구 범위에서, 수단-플러스-기능 절은 구조적 등가물뿐만 아니라 등가의 구조를 열거하여 여기에 설명된 구조를 포함하고자 한다. 따라서, 상기 설명은 예시적인 실시 예를 설명하기 위한 것이며, 개시된 특정 실시 예에 한정되는 것으로 해석되어서는 안되며, 개시된 예시적인 실시 예뿐만 아니라 다른 예시적인 실시 예에 대한 수정이 포함되는 것으로 이해되어야 한다. 첨부된 청구 범위의 범주 내에서. 본 발명의 개념은 다음의 청구 범위에 의해 정의되고, 청구 범위의 균등물도 포함된다.
본 발명의 개념의 특징 및 이를 달성하는 방법은 상술한 실시 예 및 첨부된 도면의 상세한 설명을 참조하여 보다 용이하게 이해될 수 있다. 상술한 실시 예는 첨부된 도면을 참조하여 보다 상세하게 설명되었지만, 동일한 도면 부호는 동일한 구성 요소를 지칭한다. 그러나, 본 개시물은 다양한 다른 형태로 구현될 수 있으며, 본원의 도시된 실시 예에만 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시 예는 본 개시가 철저하고 완전하게 될 수 있도록 예로서 제공되며, 본 개시의 양상 및 특징을 당업자에게 충분히 전달될 것이다. 따라서, 본 개시물의 실시 형태들의 양태 및 특징들의 완전한 이해를 위해 당업자에게 필요하지 않은 프로세스, 엘리먼트 및 기술은 설명되지 않을 수 있다. 특별히 언급하지 않는 한, 첨부된 도면 및 상세한 설명 전반에 걸쳐 동일한 참조 번호는 동일한 요소를 나타내며, 그에 대한 설명은 반복하지 않는다. 도면에서, 요소, 층 및 영역의 상대적 크기는 명확성을 위해 과장될 수 있다.
상술한 설명에서, 설명의 목적으로, 다양한 특정 실시 예들이 다양한 실시 예들의 완전한 이해를 제공하기 위해 설명되었다. 그러나, 다양한 실시 예가 이러한 특정 세부 사항없이 또는 하나 이상의 등가의 구성없이 실시될 수 있음은 자명하다. 또한, 본 기술 분야의 통상의 기술자는 본원에 기재된 2 개 이상의 실시 예의 다양한 특징이 본 개시의 사상 또는 범위를 벗어나지 않으면서 임의의 적절한 방식으로 결합될 수 있다는 것을 이해할 것이다. 다른 예들에서, 공지된 구조들 및 장치들은 불필요하게 다양한 실시 예들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
요소, 층, 영역 또는 구성 요소가 다른 요소, 층, 영역 또는 구성 요소의 "위에", "연결되어"또는 "결합된"것으로 언급 될 때, 이는 직접적으로 층, 영역, 또는 구성 요소에 배치, 연결 또는 결합될 수 있거나, 하나 이상의 개재 요소, 층, 영역 또는 구성 요소가 존재할 수 있다. 그러나 "직접 연결"은 중간 구성 요소 없이 다른 구성 요소를 직접 연결하거나 연결하는 하나의 구성 요소를 나타낸다. 한편, "사이", "바로 사이" 또는 "인접한" 및 "바로 인접한"과 같은 구성 요소 간의 관계를 설명하는 다른 표현도 유사하게 해석될 수 있다. 또한, 하나의 구성 요소 또는 층이 2 개의 구성 요소 또는 층의 "사이에" 있는 것으로 언급될 때, 2 개의 구성 요소 또는 층 사이의 유일한 구성 요소 또는 층일 수 있거나 하나 이상의 개입하는 구성 요소 또는 층이 또한 존재할 수 있다.
본 명세서에서 사용되는 용어는 특정 실시 예만을 설명하기 위한 것이며, 본 개시 내용을 제한하고자 하는 것은 아니다. 본원에서 사용된 단수 형태 "하나" 및 "한"은 문맥에 달리 명시되지 않는 한 복수 형태를 포함하고자 한다. 본 명세서에서 사용되는 경우, "포함한다", "포함하는", "갖다", "갖는" 이라는 용어는 명시된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소를 포함하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소의 존재 또는 추가를 배제하지 않는다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 조합을 포함한다.
본원에서 사용된 용어 "실질적으로", "약", "대략" 및 유사한 용어는 근사 용어로서 사용되며 정도의 용어로서 사용되지 않으며, 측정되거나 계산된 고유의 편차를 설명하기 위한 것으로 당업자에 의해 인식될 수 있는 값이다. 본 명세서에서 사용된 "약"또는 "대략"은 언급된 값을 포함하며 당해 분야의 당업자에 의해 결정된 특정 값에 대한 허용 편차를 의미한다. 예를 들어, "약"은 하나 이상의 표준 편차 내에서 또는 명시된 값의 ± 30 %, 20 %, 10 %, 5 % 이내를 의미 할 수 있습니다. 또한, 본 개시의 실시 형태를 설명할 때의 "할 수 있다"의 사용은 "본 개시의 하나 이상의 실시 형태"를 언급한다. 본 명세서에서 사용된 바와 같이, 용어 "사용하는", "사용하다" 및 "사용되는"의 용어는 "활용하다", "활용하는"및 "활용되는"과 동의한 용어로 고려될 수 있다. 또한, "예시적인"이라는 용어는 예 또는 설명을 의미한다.
특정 실시 예가 다르게 구현될 수 있는 경우, 특정한 처리 순서가 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 2 개의 연속적으로 기술된 프로세스는 실질적으로 동시에 수행되거나 설명된 순서와 반대 순서로 수행될 수 있다.
110: 송신기
120：채널
130：수신기
210：송신기
220：수신기
230：직렬 변환기
240：선형 유한 임펄스 응답 필터
250：채널
260：연속 시간 선형 등화기
270：클록 및 데이터 복구CDR) 위상 검출기
280：결정 피드백 등화기(DFE）
290：병렬 변환기

Claims (10)

  1. 데이터 통신 시스템에서 클록 및 데이터 복구(CDR) 로킹 위상을 결정하는 방법에 있어서,
    프로세서에 의해, 상기 데이터 통신 시스템의 전체 펄스 응답을 계산하는 단계;
    상기 프로세서에 의해, 심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하는 단계;
    상기 프로세서에 의해, 상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상에 대응하는 크로싱 위상을 설정하는 단계; 및
    상기 프로세서에 의해, 상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하는 단계를 포함하는 방법.
  2. 제1 항에 있어서,
    상기 데이터 통신 시스템은 복수의 채널을 포함하고, 상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함하는 방법.
  3. 제1 항에 있어서,
    상기 복수의 위상 각각에 대한 상기 함수값을 획득하는 단계는,
    상기 복수의 위상 각각에서 상기 복수의 위상 모두에 대응하는 상기 함수값을 계산하는 단계를 포함하는 방법.
  4. 제3 항에 있어서,
    상기 데이터 통신 시스템은 복수의 채널을 포함하고,
    상기 함수값은 상기 복수의 채널에 대응하는 논리 출력의 기대값을 포함하는 방법.
  5. 제1 항에 있어서,
    상기 데이터 통신 시스템은 SerDes 링크를 포함하는 방법.
  6. 데이터 통신 시스템용 수신기에 있어서,
    상기 수신기는 클록 및 데이터 복구(CDR) 위상 검출기를 포함하고,
    상기 CDR 위상 검출기는,
    상기 데이터 통신 시스템의 전체 펄스 응답을 계산하고;
    심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하고;
    상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상이 되도록 크로싱 위상을 설정하고;
    상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하도록 구성된 수신기.
  7. 제6 항에 있어서,
    상기 수신기는 상기 데이터 통신 시스템을 위한 SerDes 링크의 병렬 변환기(deserializer)를 더 포함하는 수신기.
  8. 제6 항에 있어서,
    상기 데이터 통신 시스템의 채널을 통해 송신된 데이터를 수신하도록 구성된 연속 시간 선형 등화기(CTLE);
    상기 CDR 위상 검출기에 연결된 결정 피드백 등화기(DFE); 및
    상기 채널을 통해 수신된 상기 데이터를 병렬 변환(deserialize)하도록 구성된 병렬 변환기를 더 포함하는 수신기.
  9. 제6 항에 있어서,
    상기 CDR 위상 검출기는 알렉산더 위상 검출기를 포함하는 수신기.
  10. 데이터를 송신하도록 구성된 송신기;
    상기 송신기로부터 상기 데이터를 전달하도록 구성된 채널; 및
    상기 채널을 통해 상기 데이터를 수신하도록 구성된 수신기를 포함하고,
    상기 수신기는 클록 및 데이터 복구(CDR) 위상 검출기를 포함하며,
    상기 CDR 위상 검출기는,
    데이터 통신 시스템의 전체 펄스 응답을 계산하고;
    심볼 당 해상도에 대응하는 복수의 위상 각각에 대한 함수값을 획득하고;
    상기 복수의 위상 중에서 상기 함수값이 최소가 되는 위상이 되도록 크로싱 위상을 설정하고;
    상기 크로싱 위상에 상기 복수의 위상의 중간점을 더하여 상기 CDR 로킹 위상을 설정하도록 구성되는 데이터 통신 시스템.
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