KR20180116130A - 반도체 장비의 박막 형성 방법 및 반도체 장비의 질화 알루미늄 박막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장비의 박막 형성 방법 및 반도체 장비의 질화 알루미늄 박막 형성 방법을 공개한다. 반도체 장비의 박막 형성 방법은, 순서에 따라 여러 차례의 스퍼터링 루트를 진행하는 것을 포함하며, 각 스퍼터링 루트는, 기판을 챔버 내에 넣어 적재 베이스 상에 놓는 단계; 차폐판을 타겟과 상기 기판 사이의 위치로 이동하는 단계; 챔버 내에 불활성 가스를 주입하여 타겟에 대해 표면 수식 공정을 진행하는 단계; 사전 스퍼터링을 진행하여, 타겟의 표면에 대해 사전 처리를 진행하는 단계; 차폐판을 타겟과 기판 사이로 이동하고, 또한 타겟을 이용하여 기판에 대해 메인 스퍼터링을 진행하여, 기판 상에 박막을 형성하는 단계; 기판을 챔버 밖으로 이동하는 단계를 포함한다. 또한, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 다른 공정 변수를 구비하고, 또한 N은 양의 정수이다. 본 발명의 반도체 장비의 박막 형성 방법 및 반도체 장비의 질화 알루미늄 박막 형성 방법은, 박막 형성의 품질을 개선하고, 박막 형성의 두께 균일성을 제고할 수 있다.
Description
본 발명은 반도체 장비의 박막 형성 방법과 관련되며, 특히 반도체 장비의 질화 알루미늄 박막 형성 방법과 관련된다.
물리 기상 증착(physical vapor deposition, PVD) 스퍼터링 공정은 현재 반도체 집적회로, LED(light emitting diode), 태양 에너지 전지 및 디스플레이 등의 공정 중에 널리 사용되고 있다. PVD 스퍼터링 장비의 챔버에서, 통상적으로 고출력 직류 전원을 이용하여 타겟과 연결하고, 출력을 인가하여 챔버 내의 작동 가스를 플라즈마(plasma)로 여기시키며, 또한 플라즈마 중의 이온을 흡인하여 스퍼터링 타겟을 충격함으로써, 타겟 재료가 스퍼터링되어 웨이퍼 등의 기판 상에 증착되게 된다. 다른 응용 분야에 따라 통상적으로 스퍼터링 출력 및 스퍼터링 속도 등의 공정 변수에 대한 요구는 약간 다르다. 그러나 기본적으로 박막 형성의 품질 및 박막 형성의 두께 균일성을 제고하고, 또한 장비의 생산 능력을 증가하고자 하는 노력 방향은 아주 명확하다.
상기 기술 문제를 해결하기 위해, 본 발명은 반도체 장비의 박막 형성 방법을 제공하며, 이 방법은 스퍼터링 방식을 이용하여 박막을 형성하고, 또한 박막 형성 전에 먼저 타겟에 대해 표면 수식 공정을 진행한다. 본 발명의 방법은 다른 스퍼터링 루트의 표면 수식 공정 시 다른 공정 변수를 채용하는 방법을 통해 다른 스퍼터링 루트 중의 타겟이 다른 표면 상태를 구비하게 하며, 나아가 다른 스퍼터링 루트의 메인 스퍼터링의 박막 형성 균일성의 편차 현상에 대해 보상 효과를 발생하여, 박막 형성의 품질 및 박막 형성의 두께 균일성을 제고한다.
본 발명의 일부 실시예가 제공하는 반도체 장비의 박막 형성 방법은, 순서에 따라 여러 차례의 스퍼터링 루트를 진행하여, 여러 배치의 기판 상에 박막을 형성하는 것을 포함하며, 그 중, 각 스퍼터링 루트는, 기판을 챔버 내에 넣어 적재 베이스 상에 놓는 단계; 차폐판을 타겟과 기판 사이의 위치로 이동하는 단계; 챔버 내에 불활성 가스를 주입하여 타겟에 대해 표면 수식 공정을 진행하는 단계; 사전 스퍼터링을 진행하여, 타겟의 표면에 대해 사전 처리를 진행하는 단계; 차폐판을 타겟과 기판 사이로 이동하고, 또한 타겟을 이용하여 기판에 대해 메인 스퍼터링을 진행하여, 기판 상에 박막을 형성하는 단계; 기판을 챔버 밖으로 이동하는 단계를 포함한다. 또한, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 다른 공정 변수를 구비하고, 또한 N은 양의 정수이다.
본 발명의 일부 실시예가 제공하는 반도체 장비의 질화 알루미늄 박막 형성 방법은, 순서에 따라 여러 차례의 스퍼터링 루트를 진행하여, 여러 배치의 기판 상에 각각 질화 알루미늄 박막을 형성하는 것을 포함하며, 그 중, 각 스퍼터링 루트는, 기판을 챔버 내에 넣어 적재 베이스 상에 놓는 단계; 차폐판을 알루미늄 함유 타겟과 기판 사이의 위치로 이동하는 단계; 챔버 내에 불활성 가스를 주입하여 알루미늄 함유 타겟에 대해 표면 수식 공정을 진행하는 단계; 사전 스퍼터링 진행하여, 알루미늄 함유 타겟의 표면에 대해 사전 처리를 진행하여, 알루미늄 함유 타겟의 표면이 알루미늄 리치 상태에서 전이 상태로 전환되게 하는 단계; 차폐판을 타겟과 기판 사이로 이동하고, 또한 챔버 내에 불활성 가스 및 질소 함유 가스를 주입하고 또한 알루미늄 함유 타겟으로 기판에 대해 메인 스퍼터링을 진행하여 기판 상에 질화 알루미늄 박막을 형성하는 단계; 기판을 챔버 밖으로 이동하는 단계를 포함한다. 또한 N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 다른 공정 변수를 구비하고, 또한 N은 양의 정수이다.
본 발명의 반도체 장비의 박막 형성 방법 및 반도체 장비의 질화 알루미늄 박막 형성 방법에서, 순서에 따라 진행되는 여러 차례의 스퍼터링 루트는 각각 여러 배치의 기판 상에 박막을 형성하는데 사용된다. 각 스퍼터링 루트의 표면 수식 공정은 타겟 표면의 잔류물을 제거할 수 있으며, 여러 배치의 기판에 대해 진행되는 다른 스퍼터링 루트의 표면 수식 공정 중에 다른 공정 변수를 채용하여 여러 차례의 스퍼터링 루트의 표면 수식 공정에서 박막 형성의 두께 균일성에 대해 발생하는 부정적인 영향(예를 들면, 두께 균일성이 특정 방향으로 편차되는 문제)을 보상할 수 있어, 박막 형성의 품질을 개선하고 박막 성형의 두께 균일성을 제고하는 효과를 달성할 수 있다.
도 1은 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 공정 개략도이다.
도 2a는 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다.
도 2b는 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다.
도 2c는 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다.
도 3은 본 발명 일부 실시예의 전자 장치에 대한 개략도이다.
도 2a는 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다.
도 2b는 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다.
도 2c는 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다.
도 3은 본 발명 일부 실시예의 전자 장치에 대한 개략도이다.
본 분야의 기술자가 본 발명의 기술 방안에 대해 더욱 명확하게 이해하게 하기 위해, 다음은 첨부 도면을 결합하여 본 발명이 제공하는 반응 챔버 및 반도체 가공 장비에 대해 상세한 설명을 진행한다.
도 1은 본 발명 제1 실시예가 제공하는 반응 챔버의 분해도이다. 첨부 도면 1을 참조하면, 반응 챔버(100)는 상부 전극 장치 및 하부 전극 장치를 포함한다. 그 증, 하부 전극 장치는 반응 챔버(100) 내에 설치되어, 피가공물을 놓는데 사용된다. 본 실시예에서, 하부 전극 장치는 베이스(104)를 포함하고, 또한 접지된다.
본 발명의 목적, 기술 방안 및 장점을 더욱 명확하게 하기 위해, 다음은 첨부 도면을 결합하여 본 발명이 제공하는 반도체 장비의 박막 형성 방법 및 반도체 장비의 질화 알루미늄 박막 형성 방법에 대해 설명을 진행한다. 여기서 설명되는 구체적인 실시예는 단지 본 발명을 해석하는데 사용될 뿐, 본 발명을 제한하는데 사용해서는 아니 된다는 점을 이해해야 한다.
본 발명의 제조 방법에서, 1 스퍼터링 루트는 1 배치의 기판 상에 박막을 형성하는데 사용되며, 다음 스퍼터링 루트는 다음 배치의 기판 상에 박막을 형성하는데 사용된다. 즉, 각 스퍼터링 루트는 1 배치의 기판과 대응된다. 그 중, 각 배치의 기판은 각 스퍼터링 루트가 처리하는 전체 기판을 말하며, 이는 1개 기판일 수도 있고, 다수의 기판(예를 들면, 트레이 상에 다수의 기판을 동시에 놓을 때)일 수도 있다. 각 스퍼터링 루트는 메인 스퍼터링 전에 먼저 타겟에 대해 진행되는 전치 처리 공정을 포함한다. 이 전치 처리 공정은 표면 수식 공정을 진행하여 타겟 표면의 잔류물(예를 들면, 직전 스퍼터링 루트 시 타겟 표면에 형성된 막 층)을 제거하고, 또한 사전 스퍼터링을 통해 타겟의 표면에 대해 사전 처리를 진행하여, 각 스퍼터링 루트의 메인 스퍼터링 시 타겟이 안정 상태를 확보하는 것을 포함한다. 예를 들면, 알루미늄 함유 타겟을 사용하여 스퍼터링을 진행하여 질화 알루미늄 박막을 형성하는 상황 하에서, 아르곤(Ar)과 같은 불활성 가스를 이용하여 알루미늄 함유 타겟에 대해 표면 수식을 진행하면, 알루미늄 함유 타겟 표면이 알루미늄 리치(Al-rich) 상태에 처하게 할 수 있으며, 사전 스퍼터링은 알루미늄 함유 타겟의 표면이 알루미늄 리치 상태에서 전이 상태(transition)로 전환되게 하여, 후속되는 메인 스퍼티링 시 형성되는 질화 알루미늄 박막이 양호한 박막 형성의 품질을 구비하게 할 수 있다. 진일보하게 설명하면, 질화 알루미늄의 실제 생산 과정에서, 예상할 수 없는 요소 때문에, 여러 차례의 스퍼터링 루트에서 형성되는 박막의 막 두께 분포가 특정 방향으로 점차 편차(deviation)되는 추세를 나타내어, 박막 형성의 두께 균일성에 영향을 미치는 것이 관찰된다. 상기 막 두께 분포 균일성의 편차의 가능한 원인 중 하나는 어떤 예상할 수 없는 요소가 타겟의 표면 상태에 편차가 발생하는 것을 초래하는 것으로 추측된다. 따라서, 각 스퍼터링 시 만약 타겟에 대해 표면 처리를 진행하지 않으면 이러한 편차가 지속적으로 확대되어 막 두께 분포 균일성의 편차가 동일한 방향으로 지속적으로 확대되는 것을 초래할 수 있다.
본 발명의 반도체 장비의 박막 형성 방법에서, 각 스퍼터링 루트에서 먼저 타겟의 표면에 대해 표면 수식 공정을 진행하고, 또한 다른 스퍼터링 루트의 표면 수식 공정은 다른 공정 변수를 채용하여 보상 효과를 제공할 수 있으며, 나아가 막 두께 분포가 지속적으로 동일 방향으로 편차되어 막 두께 균일성이 심각하게 떨어지게 되는 문제점을 개선할 수 있다.
본 발명의 방법에 따라 형성되는 질화 알루미늄 박막은 양호한 품질을 구비하며, 질화 알루미늄 박막 상에 후속적으로 형성되는 질화 갈륨 층의 외연 성장(Epitaxy) 품질도 제고한다. 질화 알루미늄 박막과 질화 갈륨 층은 LED 장치와 같은 전자 장치에 응용할 수 있으며, 박막 형성의 품질이 제고된 질화 갈륨 층은 전자 장치의 전기적 성능을 제고하는데 사용될 수 있으며, 두께 균일성이 제고된 질화 알루미늄 박막은 전자 장치의 양산 제품의 안정성에도 긍정적인 도움을 제공한다.
도 1은 본 발명 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 공정 개략도이다. 도 1에 도시된 바와 같이, 본 발명의 일부 실시예는 반도체 장비의 박막 형성 방법(100)을 제공한다. 이 방법(100)은 여러 차례의 스퍼터링 루트(sputtering route, SR)를 반복 진행하여, 각각 다른 배치(batch)의 기판 상에 박막을 형성하는 것을 포함한다. 각 스퍼터링 루트(SR)는 다음에 열거되는 단계(110), 단계(112), 단계(114), 단계(115), 단계(116) 및 단계(118)를 포함한다. 본 실시예에서, 1 배치의 기판은 단지 1개의 기판만을 포함하는 것으로 하여 설명을 진행한다. 단계(110)에서, 하나의 기판을 챔버 내에 넣어 적재 베이스 상에 놓는다. 단계(112)에서, 차폐판(shielding plate)을 타겟과 기판 사이의 위치로 이동한다. 단계(114)에서, 챔버 내에 불활성 가스를 주입하여 타겟에 대해 표면 수식(修飾) 공정(surface modification process)을 진행한다. 단계(115)에서, 사전 스퍼터링(pre-sputtering)을 진행하여, 타겟의 표면에 대해 사전 처리를 진행한다. 단계(116)에서, 차폐판을 이동하고 또한 타겟을 이용하여 기판에 대해 메인 스퍼터링(main sputtering)을 진행하여, 기판 상에 박막을 형성한다. 단계(118)에서, 기판을 챔버 밖으로 이동한다. 이어서, 다음의 스퍼터링 루트(SR)를 계속 진행하여, 다른 배치의 기판 상에 박막을 형성한다.
본 실시예의 반도체 장비의 박막 형성 방법은 순서에 따라 여러 차례의 스퍼터링 루트(SR)를 진행하는 것을 포함한다. 각 스퍼터링 루트(SR)는 1 배치의 기판에 대해 가공을 진행하여 그 배치의 각 기판의 표면에 박막을 형성한다. 그 중, 소위 1 배치의 기판은, 각 스퍼터링 루트(SR)가 처리하는 전체 기판을 가리키며, 그것은 하나의 기판일 수도 있고, 다수의 기판일 수도 있다. 그 중, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 다른 공정 변수를 구비하고, 또한 N은 양의 정수(positive integer)이다. 상기 방법을 통해, 여러 차례의 스퍼터링 루트를 진행한 후, 수식을 하지 아니하여 발생되는 타겟 표면의 오염 또는 결함에 의해 막 두께 분포가 지속적으로 동일 방향으로 편차되는 문제를 개선할 수 있으며, 나아가 박막 형성의 두께 균일성이 제고될 수 있다. 본 실시예에서, N차 배치의 기판에 대해 진행되는 스퍼터링 루트와 N+1차의 기판에 대해 진행되는 스퍼터링 루트는 2차 연속이면서 다른 기판 상에 박막을 형성하는데 사용되는 스퍼터링 루트이고, 또한 2차 연속 진행되는 스퍼터링 루트 내의 표면 수식 공정은 다른 공정 변수를 구비한다. 일부 실시예에서, 계속 진행되는 스퍼터링 루트 내의 표면 수식 공정의 공정 변수는 교체 전환 방식의 규칙에 의하여 조정된다. 즉, 홀수 차의 스퍼터링 루트와 대응되는 표면 수식 공정은 동일한 공정 변수를 구비할 수 있으며, 짝수 차의 스퍼터링 루트와 대응되는 표면 수식 공정은 동일한 공정 변수를 구비할 수 있다. 그러나, 홀수 차의 스퍼터링 루트와 대응되는 표면 수식 공정은 짝수 차의 스퍼터링 루트와 대응되는 표면 수식 공정과 다른 공정 변수를 구비한다. 또는 다른 일부 실시예에서, 다른 규칙을 이용하여 다른 스퍼터링 루트와 대응되는 표면 수식 공정의 공정 변수를 조정할 수 있다.
상기 방법(100)은 단지 예시에 불과하며, 본 발명은 방법(100)의 내용에 의해 제한되지 아니한다. 기타 필요한 추가적인 단계는 방법(100)의 앞, 뒤 및/또는 그 중간에 진행될 수 있으며, 방법(100) 중의 설명된 단계도 기타 실시예에서, 대체 및 삭제되거나, 또는 그 순서가 변경될 수 있다. 또한, 본 명세서에서 사용하는 “단계” 용어는 단일 동작에 제한되지 아니하며, 이 “단계”는 단일의 동작, 조작 또는 수법을 포함할 수 있으며, 또는 여러 개의 동작, 조작 및/또는 수법으로 구성되는 집합을 포함할 수도 있다.
도 2a 내지 도 2c는 본 발명의 일부 실시예의 반도체 장비의 박막 형성 방법에 대한 개략도이다. 도 2a 내지 도 1에 도시된 바와 같이, 본 발명의 일부 실시예는 반도체 장비의 박막 형성 방법(100)을 제공하며, 다음에 열거되는 단계를 포함한다. 먼저 스퍼터링 장치(20)가 제공된다. 스퍼터링 장치(20)는 챔버(21), 적재 베이스(22) 및 차폐판(24)을 포함한다. 일부 실시예에서, 스퍼터링 장치(20)는 차폐판(24)을 보관하는 차폐판 저장고(25), 단열 링(26), 커버 링(27), 하단 커버(28A) 상단 커버(28B) 및 마그네트론(29)을 더 포함할 수 있다. 차폐판 저장고(25)는 챔버(21)의 내벽(21S)를 관통하여 챔버(21)의 내부 환경과 연통된다. 그러나, 이에 제한되는 것은 아니다. 본 발명의 기타 실시예에서, 필요에 따라 스퍼터링 장치(20)의 내부 및/또는 외부에 기타 필요한 부품이 설치될 수도 있다. 그런 다음, 스퍼터링 루트(SR)를 진행하며, 스퍼터링 루트(SR)는 단계(110), 단계(112), 단계(114), 단계(115), 단계(116) 및 단계(118)를 포함한다. 단계(110)에서, 기판(31)을 챔버(21) 내에 넣어 적재 베이스(22) 상에 놓는다. 일부 실시예에서, 먼저 1 배치의 기판(31)(이는 1개의 기판일 수도 있고, 다수의 기판일 수도 있음)을 트레이(23) 상에 놓고, 다시 기판(31)이 놓여진 트레이(23)를 예를 들면 로봇 암을 사용하여 챔버(21) 내에 넣어 적재 베이스(22) 상에 놓는다. 다른 일부 실시예에서, 트레이(23)를 사용하지 않고 직접 1 배치의 기판(31)을 적재 베이스(22) 상에 놓을 수도 있다.
일부 실시예에서, 기판(31)은 사파이어 기판, 탄화 규소(SiC) 기판 또는 기타 적합한 재료로 형성된 기판, 예를 들면 반도체 기판, 절연층 실리콘(silicon-on-insulator, SOI) 기판, 유리 기판 또는 세라믹 기판일 수 있다. 트레이(23)는 예를 들면 탄화 규소(SiC) 또는 몰리브덴으로 만들 수 있다. 그러나, 이에 제한되는 것은 아니다.
그런 다음, 도 2b 및 도 1에 도시된 바와 같이, 단계(112)에서, 차폐판(24)을 타겟(T)과 기판(31)의 사이에 이동한다. 단계(114)에서, 챔버(21) 내에 불활성 가스를 주입하여 타겟(T)에 대해 표면 수식 공정을 진행한다. 표면 수식 공정에서, 불활성 가스가 발생하는 이온이 타겟(T)을 충격하여 타겟(T)의 표면을 수식하는 효과를 얻는다. 예를 들면, 직전의 스퍼터링 루트에서 타겟(T)의 표면에 형성된 막 층을 제거한다. 예를 들면, 표면 수식 공정 시, 아르곤과 같은 불활성 가스를 주입하는 유량 범위는 100sccm(standard cubic centimeter per minute) 내지 300sccm 사이일 수 있으며, 바람직하게는, 180sccm 내지 280sccm 사이일 수 있다. 그러나, 이에 제한되는 것은 아니다. 또한, 표면 수식 공정 시, 타겟(T)에 대해 인가되는 스퍼터링 출력은 2500와트 내지 4000와트 사이일 수 있으며, 또한 바람직하게는 2800와트 내지 3500와트 사이일 수 있다. 그러나, 이에 제한되지는 아니한다. 일부 실시예에서는, 챔버(21) 내에 단지 아르곤과 같은 불활성 가스만 주입될 뿐 기타 반응 가스는 주입되지 아니할 수 있다.
일부 실시예에서, 차폐판(24)은 표면 수식 공정을 진행하지 아니할 때 먼저 차폐판 저장고(25) 중에 놓을 수 있으며, 표먼 처리 공정을 진행하기 전에, 차폐판(24)은 차폐판 저장고(25)에서 챔버(21)로 이동되어 타겟(T)과 기판(31)의 사이에 위치하여 표면 수식 공정을 더 진행할 수 있다. 표면 수식 공정 진행 시, 차폐판(24)은 또한 타겟(T)과 기판(31) 사이에 위치하여, 타겟(T)의 재료가 표면 수식 공정을 통해 기판(31) 상에 형성되는 것을 방지한다. 즉, 차폐판(24)은 배플(baffle)로 간주될 수 있으며, 표면 수식 공정에서 발생하는 미립자가 기판(31) 상 또는 적재 베이스(22) 상에 떨어져 후속되는 박막 형성의 품질에 영향을 미치는 것을 방지하는데 사용된다. 본 실시예에서, 표면 수식 공정은 기판(31)을 챔버(21)에 넣은 후 진행하며, 또한 표면 수식 공정 진행 시, 차폐판(24)은 타겟(T)과 기판(31) 사이에 위치한다. 그러나, 이에 제한되지는 아니한다.
이어서, 도 2b 내지 도 1에 도시된 바와 같이, 단계(115)에서, 사전 스퍼터링을 진행하여, 타겟(T)의 표면에 대해 사전 처리를 진행한다. 사전 스퍼터링은 표면 수식 후의 타겟(T)의 표면에 대해 진일보한 처리를 진행하여, 타겟(T)의 표면이 전이 상태에 처하게 할 수 있다. 상기 사전 스퍼터링은 챔버(21) 내로 주입되는 불활성 가스와 반응 가스를 포함할 수 있으며, 그 중 불활성 가스는 예를 들면 아르곤(Ar)일 수 있으며, 반응 가스는 형성하고자 하는 막 층의 재료에 따라 선택될 수 있다. 일부 실시예에서, 사전 스퍼터링 시 주입되는 가스는 후속적으로 진행되는 메인 스퍼터링 시 주입되는 가스와 동일할 수 있다. 그러나 이에 제한되는 것은 아니다. 예를 들면, 사전 스퍼터링 시, 반응 가스를 주입하는 유량 범위는 30sccm 내지 300sccm 사이일 수 있으며, 또한 바람직하게는 100sccm 내지 220sccm 사이일 수 있다; 아르곤과 같은 불활성 가스를 주입하는 유량 범위는 15sccm 내지 100sccm 사이일 수 있으며, 또한 바람직하게는 20sccm 내지 70sccm 사이일 수 있다. 또한, 사전 스퍼터링 시, 타겟(T)에 대해 인가되는 스퍼터링 출력은 출력 범위가 2500와트 내지 4000와트인 펄스 직류 전원을 포함할 수 있으며, 또한 출력 범위는 바람직하게 2800와트 내지 3500와트 사이일 수 있다. 그러나, 이에 제한되지는 아니한다.
이어서, 도 2c 내지 도 1에 도시된 바와 같이, 단계(116)에서, 차폐판(24)을 타겟(T)과 기판(31) 사이로 이동하고, 또한 타겟(T)을 이용하여 기판(31)에 대해 메인 스퍼터링을 진행하여, 기판(31) 상에 박막을 형성한다. 상기 메인 스퍼터링은 챔버(21) 내에 주입되는 불활성 가스 및 반응 가스를 포함할 수 있다. 그 중 불활성 가스는 예를 들면 아르곤(Ar)일 수 있으며, 반응 가스는 형성하고자 하는 막 층의 재료에 따라 선택될 수 있다. 불활성 가스가 발생하는 이온(예를 들면, Ar 이온)을 통해 타겟(T)를 충격하고, 또한 타겟(T)이 반응 가스와 반응하게 하여 기판(31) 상에 막 층을 형성한다. 예를 들면, 메인 스퍼터링 시, 반응 가스를 주입하는 유량 범위는 30sccm 내지 300sccm 사이일 수 있으며, 또한 바람직하게는 100sccm 내지 220sccm 사이일 수 있다; 아르곤과 같은 불활성 가스을 주입하는 유량 범위는 15sccm 내지 100sccm 사이일 수 있으며, 또한 바람직하게는 20sccm 내지 70sccm 사이일 수 있다. 또한, 메인 스퍼터링 시, 타겟(T)에 대해 인가되는 스퍼터링 출력은 출력 범위가 2500와트 내지 4000와트인 펄스 직류 전원을 포함할 수 있으며, 또한 출력 범위는 바람직하게 2800와트 내지 3500와트 사이일 수 있다. 그러나 이에 제한되는 것은 아니다. 이어서, 단계(118)에서, 박막이 형성된 기판(31)을 챔버(21) 밖으로 이동한다. 일부 실시예에서, 사전 스퍼터링 진행 시 타겟(T)에 인가되는 스퍼터링 출력은 메인 스퍼터링 진행 시 타겟(T)에 인가되는 스퍼터링 출력과 같다. 그러나 이에 제한되는 것은 아니다.
이후, 단계(110), 단계(112), 단계(114), 단계(115), 단계(116) 및 단계(118)를 반복 진행하여 다음의 스퍼터링 루트(SR)를 완성할 수 있다. 상기 다음의 스퍼터링 루트(SR)는 다른 1 배치의 기판(31)에 대응된다. 1 스퍼터링 루트(SR)는 1 배치의 기판(31)을 놓은 트레이를 챔버(21)에 넣은 후, 표면 수식 공정을 진행하고 트레이(23) 상에 있는 그 배치의 기판(31)에 대해 메인 스퍼터링을 진행하여 박막을 형성한 후, 트레이(23) 및 그 트레이 상에 있는 그 배치의 기판(31)을 챔버(21) 밖으로 이동하는 공정을 말한다.
본 실시예의 반도체 장비의 박막 형성 방법은 순서에 따라 여러 차례의 스퍼터링 루트(SR)을 진행하는 것을 포함하며, 각 스퍼터링 루트(SR)는 1 배치의 기판에 대해 가공을 진행하여 그 배치의 각 기판의 표면에 박막을 형성한다. 그 중, 소위 1 배치의 기판은, 각 스퍼터링 루트(SR)가 처리하는 전체 기판을 말하며, 이는 1개의 기판일 수도 있고, 다수의 기판일 수도 있다. 그 중, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 다른 공정 변수를 구비하며, 또한 N은 양의 정수이다. 상기 방법을 통해, 여러 배치의 기판에 대해 각각 상응하는 스퍼터링 루트를 진행한 후, 표면 수식을 하지 아니하여 발생되는 타겟 표면의 오염 또는 결함에 의해 막 두께 분포가 지속적으로 동일 방향으로 편차되는 문제를 개선할 수 있으며, 나아가 박막 형성의 두께 균일성을 제고할 수 있다.
일부 실시예에서, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정이 다른 변수를 구비하는 것은 다른 공정 시간을 선택함으로써 실현된다. 예를 들면, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 제1 공정 시간을 구비하고, N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 제1 공정 시간과 다른 제2 공정 시간을 구비하며, 또한 제2 공정 시간은 제1 공정 시간의 약 2 내지 8배이다. 예를 들면, 제1 공정 시간은 약 1~3초이고, 또한 제2 공정 시간은 약 6~8초이다. 그러나 이에 제한되는 것은 아니다. 또한 N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정이 다른 공정 시간을 구비하는 전제 하에, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 동일한 스퍼터링 출력을 구비할 수 있다. 다른 일부 실시예에서, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 다른 공정 시간 및 다른 스퍼터링 출력을 구비할 수 있다. 또한 일부 실시예에서, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 다른 스퍼터링 출력과 동일한 공정 시간을 구비할 수 있다. 다른 일부 실시예에서, N차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 스퍼터링 루트의 표면 수식 공정은 기타 다른 공정 변수를 구비할 수 있다.
본 실시예에서, 다른 스퍼터링 루트의 표면 수식 공정 중에 다른 공정 변수를 채용하여, 타겟의 상황을 안정되게 하여, 박막 형성 품질의 개선과 박막 형성의 두께 균일성 등을 제고하는 효과를 달성할 수 있다. 일부 실시예에서, 방법(100)은 진일보하게 여러 차례의 스퍼터링 루트를 연속적으로 반복 진행(연속적으로 진행되는 여러 차례의 스퍼터링 루트는 1 배치의 스퍼터링 루트를 구성할 수 있음)하기 전 및/또는 후에 도포(pasting) 처리를 진행하는 것을 포함할 수 있다. 현행 박막 형성 방법은 타겟에 대해 표면 수식 공정을 진행하지 아니하기 때문에, 수차례의 스퍼터링 루트를 진행한 후에는 반드시 타겟에 대해 도포 처리를 진행해야 하며. 그 중 현행 도포 처리의 공정 시간은 수십 분 지속되기 때문에 전체 공정 시간을 크게 증가할 뿐만 아니라, 또한 현행 도포 처리는 고출력(4500와트보다 큰 출력)을 사용하여 진행해야 하기 때문에, 타겟의 사용 수명(life time)을 약 3 내지 6개월 단축시킬 수 있다는 점을 유의해야 한다. 대조적으로, 본 발명의 박막 형성 방법은, 다른 스퍼터링 루트에서 다른 공정 변수를 채용하여 타겟(T)에 대해 표면 수식 공정을 진행하기 때문에, 그 중 표면 수식 공정의 공정 시간이 단지 수 초만 소요되어 타겟(T)의 상황을 개선할 수 있다. 따라서, 타겟(T)의 상황이 양호한 정황 하에서, 현행 박막 형성 방법과 비교하여, 본 발명의 방법은 도포 처리의 회수 및 빈도를 감소할 수 있을 뿐만 아니라, 전체 공정 시간을 단축할 수 있으며, 또한 본 발명의 도포 처리는 타겟(T)에 대해 약 2500와트 내지 4000와트 사이의 저출력만을 인가하면 되므로, 타겟(T)의 사용 수명을 1년 내지 2년까지 연장할 수 있다.
일부 실시예에서, 반도체 장비의 박막 형성 방법(100)은 비금속 박막, 금속 박막 또는 금속 화합물 박판을 형성하는데 사용할 수 있다. 예를 들면, 기판(31) 상에 형성하고자 하는 박막이 질화 알루미늄(AIN)일 때, 타겟(T)은 순수 알루미늄 타겟 또는 질화 알루미늄 타겟과 같은 알루미늄 함유 타겟일 수 있으며, 상기 방법(100)은 반도체 장비의 질화 알루미늄 박막 형성 방법으로 간주될 수 있다.
또한, 질화 알루미늄 박막 형성 시, 상기 사전 스퍼터링은 챔버(21) 내에 주입되는 질소 함유 가스 및 아르곤 등과 같은 불활성 가스를 포함할 수 있다. 또한 불활성 가스가 발생하는 이온을 이용하여 알루미늄 함유 타겟(즉, 타겟(T))을 충격하여, 타겟(T)의 표면이 알루미늄 리치(Al-rich) 상태에서 전이(Transition) 상태로 전환되게 한다. 예를 들면, 사전 스퍼터링 시, 질소 함유 가스(예를 들면, 질소 가스)를 주입하는 유량 범위는 30sccm 내지 300sccm 사이일 수 있으며, 또한 바람직하게는 100sccm 내지 220sccm 사이일 수 있다; 불활성 가스(예를 들면, 아르곤)를 주입하는 유량 범위는 15sccm 내지 100sccm 사이일 수 있으며, 또한 바람직하게는 20sccm 내지 70sccm 사이일 수 있다. 그러나 이에 제한되는 것은 아니다. 또한, 사전 스퍼터링 시, 타겟(T)에 대해 인가되는 스퍼터링 출력은 출력 범위가 2500와트 내지 4000와트인 펄스 직류 전원을 포함할 수 있으며, 또한 출력 범위는 바람직하게 2800와트 내지 3500와트 사이일 수 있다. 그러나 이에 제한되는 것은 아니다. 일부 실시예에서, 사전 스퍼터링 시, 챔버(21) 내에 산소 함유 가스를 주입하여, 타겟(T)의 표면이 산소 도핑제(oxygen dopant)(알루미늄 산화질화물(AION)로 간주될 수도 있음)의 상태를 구비하게 한다. 예를 들면, 산소와 같은 산소 함유 가스를 주입하는 유량 범위는 0.5sccm 내지 10sccm 사이일 수 있으며, 또한 바람직하게는 0.5sccm 내지 5sccm 사이일 수 있다. 그러나 이에 제한되는 것은 아니다.
질화 알루미늄 박막 형성 시, 상기의 메인 스퍼터링은 챔버(21) 내 주입되는 질소 함유 가스 및 아르곤(argon, Ar)과 같은 불활성 가스를 포함할 수 있으며, 불활성 가스가 발생하는 이온(에를 들면, Ar 이온)이 알루미늄 함유 타겟(즉, 타겟(T))을 충격하고, 또한 질소 함유 가스와 반응하게 하여 기판(31) 상에 질화 알루미늄 박막을 형성한다. 일부 실시예에서, 메인 스퍼터링 시 챔버(21) 내에 산소 함유 가스를 추가적으로 주입할 수 있으며, 이로 인해 형성되는 질화 알루미늄 박막은 산소가 도핑된 질화 알루미늄 박막을 포함할 수 있다. 예를 들면, 메인 스퍼터링 시, 질소와 같은 질소 함유 가스를 주입하는 유량 범위는 30sccm 내지 300sccm 사이일 수 있으며, 또한 바람직하게는 100sccm 내지 220sccm 사이일 수 있다; 아르곤과 같은 불활성 가스를 주입하는 유량 범위는 15sccm 내지 100sccm 사이일 수 있으며, 또한 바람직하게는 20sccm 내지 70sccm 사이일 수 있다; 산소와 같은 산소 함유 가스를 주입하는 유량 범위는 0.5sccm 내지 10sccm 사이일 수 있으며, 또한 바람직하게는 0.5sccm 내지 5sccm 사이일 수 있다; 그러나 이에 제한되는 것은 아니다. 또한, 메인 스퍼터링 시, 타겟(T)에 대해 인가되는 스퍼터링 출력은 출력 범위가 2500와트 내지 4000와트인 펄스 직류 전원을 포함할 수 있으며, 또한 출력 범위는 바람직하게 2800와트 내지 3500와트 사이일 수 있다. 그러나 이에 제한되는 것은 아니다. 일부 실시예에서, 사전 스퍼터링 진행시 타겟(T)에 대해 인가되는 스퍼터링 출력은 메인 스퍼터링 진행 시 타겟(T)에 대해 인가되는 스퍼터링 출력과 동일하다. 그러나 이에 제한되는 것은 아니다.
일부 실시예에서, 표면 수식 공정은 챔버(21) 내에 질소 함유 가스 및 산소 함유 가스와 같은 반응 가스는 주입하지 않고 단지 아르곤과 같은 불활성 가스 만을 주입하는 것과, 또한 불활성 가스가 발생하는 이온이 알루미눔 함유 타겟(즉, 타겟(T))을 충격하게 하는 것을 포함하여, 타겟(T)의 표면을 처리하는 효과를 달성할 수도 있다. 예를 들면, 이전 공정으로 인해 타겟(T) 표면에 형성된 질화 알루미늄이 적어도 부분적으로 제거된다. 예를 들면, 표면 수식 공정 시, 아르곤과 같은 불활성 가스를 주입하는 유량 범위는 100sccm 내지 300sccm 사이일 수 있으며, 또한 바람직하게는 180sccm 내지 280sccm 사이일 수 있다. 그러나 이에 제한되는 것은 아니다. 또한, 표면 수식 공정 시, 타겟(T)에 대해 인가되는 스퍼터링 출력은 출력 범위가 2500와트 내지 4000와트 사이일 수 있으며, 또한 바람직하게 2800와트 내지 3500와트 사이일 수 있다. 그러나 이에 제한되는 것은 아니다. 일부 실시예에서, 사전 스퍼터링과 메인 스퍼터링 과정 중에 타겟(T)에 대해 스퍼터링 출력을 지속적으로 인가할 수 있다. 즉, 글로 방전을 중단하지 않는 방식(즉, 챔버(21) 내에서 글로 방전을 발생함)으로 사전 스퍼터링과 메인 스퍼터링을 진행한다.
상기 내용과 같이, 본 발명의 방법은 각 스퍼터링 루트 시 타겟(T)에 대해 표면 수식 공정을 진행하며, 또한 다른 배치의 기판에 대응되는 스퍼터링 루트의 표면 치리 공정은 각각 다른 공정 변수를 채용하여, 챔버(21)의 상황 및 타겟(T)의 상황을 안정되게 할 수 있다. 나아가 여러 차례의 스퍼터링 루트에서 타겟(T)에 대해 표면 수식 공정을 진행하지 못하거나 또는 단지 동일한 공정 변수만을 구비하는 표면 수식 공정을 이용하여 타겟(T)에 대해 처리를 진행하는 상황 하에서 박막 형성의 두께 균일성에 대해 발생하는 부정적 영향을 보상할 수가 있어, 박막 형성의 품질을 개선하고 또한 박막 형성의 두께 균일성을 제고하는 효과를 달성할 수 있다. 다음에 열거된 표 1 및 표 2를 예로 들어 설명한다. 표 1은 대조 실시예 방법(각 스퍼터링 루트에서 표면 수식 공정을 진행하지 않음)으로 형성된 질화 알루미늄 박막의 두께 상황이며, 또한 각 스퍼터링 루트는 트레이 상에 놓인 5개 기판(즉, 각 1 배치의 기판은 5개 기판을 포함)에 대해 메인 스퍼터링을 진행한 것이다; 도 2는 상기의 방법(100)으로 형성된 질화 알루미늄 박막의 두께 상황이며, 또한 각 스퍼터링 루트는 마찬가지로 트레이 상에 놓인 5개 기판(즉, 각 1 배치의 기판은 5개 기판을 포함)에 대해 메인 스퍼터링을 진행한 것이다. 표 1 및 표 2의 결과에서 알 수 있듯이, 본 발명의 방법으로 형성된 질화 알루미늄 박막의 두께 균일성은 대조 실시예의 방법에 의해 형성된 질화 알루미늄 박막의 두께 균일성보다 현저히 우수하다. 또한, 본 발명의 상기 스퍼터링 루트를 연속 20차 진행한 결과는 다음과 같다: 각 1배치의 기판의 경우, 각 기판은 양호한 두께 균일성을 구비하며, 또한 다른 기판 간의 두께 균일성도 양호하다; 또한, 다른 배치의 기판의 경우, 다른 배치 간의 두께 균일성도 개선되었다. 즉, 타겟에 대해 진행되는 본 발명의 박막 형성 방법의 표면 수식 공정은 박막 형성의 두께 균일성을 유효하게 개선할 수 있다.
| 기판 번호 |
두께 (Å) | 1개 기판 내의 불균일성 |
기판 간 불균일성 |
|
| 제1 트레이 |
1 | 376.2 | 0.79% | 1.59% |
| 2 | 362.5 | 0.67% | ||
| 3 | 367.8 | 0.75% | ||
| 4 | 372.5 | 0.84% | ||
| 5 | 376.2 | 0.97% | ||
| 제20 트레이 |
1 | 364.0 | 1.26% | 3.39% |
| 2 | 345.6 | 1.33% | ||
| 3 | 349.4 | 1.27% | ||
| 4 | 366.6 | 1.44% | ||
| 5 | 374.7 | 1.65% |
| 기판 번호 |
두께 (Å) | 1개 기판 내의 불균일성 |
기판 간 불균일성 |
|
| 제1 트레이 |
1 | 365.8 | 0.70% | 0.20% |
| 2 | 366.7 | 0.38% | ||
| 3 | 366.9 | 0.29% | ||
| 4 | 367.8 | 0.33% | ||
| 5 | 367.1 | 0.44% | ||
| 제20 트레이 |
1 | 355.7 | 0.91% | 0.21% |
| 2 | 355.2 | 0.66% | ||
| 3 | 355.1 | 0.54% | ||
| 4 | 356.6 | 0.49% | ||
| 5 | 356.7 | 0.65% |
또한, 도 1, 도 2c 및 도 3을 참고하며, 도 3은 본 발명 일부 실시예의 전자 장치의 개략도이다. 도 1, 도 2c 및 도 3에 도시된 바와 같이, 일부 실시예서, 반도체 장비의 질화 알루미늄 박막 형성 방법(100)은 질화 갈륨 LED(GaN-based LED) 장치와 같은 전자 장치(30)의 질화 알루미늄 버퍼 층(32)을 형성하는데 사용할 수 있다. 일부 실시예에서, 전자 장치(30)는 기판(31), 질화 알루미늄 버퍼 층(32) 및 질화 갈륨 층(33)을 포함할 수 있다. 질화 알루미늄 버퍼 층(32)은 기판(31) 상에 위치하며, 질화 갈륨 층(33)은 질화 알루미늄 버퍼 층(32) 상에 위치한다. 질화 알루미늄 버퍼 층(32)은 상기 방법(100)으로 기판(31) 상에 형성될 수 있으며, 질화 갈륨 층(33)은 질화 알루미늄 버퍼 층(32) 상에 형성될 수 있다. 질화 알루미늄 버퍼 층(32)과 기판(31)(예를 들면, 사파이어 기판) 사이의 격자 불일치(lattice mismatch) 및 열 불일치(thermal mismatch)의 정도는 상대적으로 적으므로, 질화 알루미늄 버퍼 층(32)은 질화 알루미늄 버퍼 층(32) 상에 후속적으로 외연 성장 방식으로 형성되는 질화 갈륨 층(33)의 품질을 개선하는데 사용될 수 있으며, 나아가 전자 장치(30)의 성능을 제고하는 효과를 달성할 수 있다. 예를 들면, 전자 장치(30)는 LED 장치 또는 기타 적합한 반도체 전자 장치를 포함할 수 있다. 전자 장치(30)가 질화 갈륨 LED 장치인 경우, 전자 장치(30)는 질화 갈륨 층(33)에 형성되는 양자 우물 층(quantum well layer)(34)을 포함할 수 있으며, 이 때, 질화 갈륨 층(33)은 처리를 통해 N형 도핑 질화 갈륨 층(33N)이 될 수 있다. 양자 우물 층(34) 상에는 P형 도핑 질화 갈륨 층(33P)을 더 형성할 수도 있다. 그러나 이에 제한되는 것은 아니다. 질화 알루미늄 버퍼 층(32)을 형성하는 메인 스퍼티링 시, 산소를 주입하여 질화 알루미늄 버퍼 층(32) 상에 후속적으로 형성되는 질화 갈륨 층(33)의 박막 형성의 품질을 개선할 수 있으며, 전자 장치(30)(예를 들면, LED 장치)의 각종 전기적 성능도 개선할 수 있다.
결론적으로, 본 발명의 반도체 장비의 박막 형성 방법은 여러 배치의 기판에 대해 진행되는 다른 스퍼터링 루트의 표면 수식 공정에 다른 공정 변수를 채용하여, 챔버 내의 상황 및 타겟의 상황을 안정하게 할 수 있으며, 또한 스퍼터링 루트 중 타겟(T)에 대해 표면 수식 공정을 진행하지 못하는 상황 하에서 박막 형성의 두께 균일성에 대해 발생하는 부정적 영향을 보상할 수가 있어, 박막 형성의 품질을 개선하고 또한 박막 형성의 두께 균일성을 제고하는 효과를 달성할 수 있다. 본 발명의 반도체 장비의 박막 형성 방법은 질화 알루미늄 박막을 형성하는데 사용될 때, 질화 알루미늄 박막의 박막 형성 품질 및 두께 균일성이 개선되기 때문에, 질화 알루미늄 박막 상에 후속적으로 형성되는 질화 갈륨 층의 외연 성장 품질도 제고된다.
전술한 내용은 일부 실시 방식의 특징을 개략 설명한 것이므로, 본 분야의 기술자는 본 출원 문서가 공개한 내용의 다양한 양상을 더욱 잘 이해할 수 있다. 본 분야의 보통 기술자는 본 출원 문서가 공개한 내용을 기초로 하여, 쉽게 다른 공정과 구조로 설계 또는 변경하여, 본 출원 문서가 설명한 실시 방법과 동일한 목적 및/또는 동일한 장점을 실현할 수 있다는 것을 이해해야 한다. 본 분야의 기술자는 또한 균등 개념이 본 출원 문서가 공개한 내용을 이탈하지 않으며, 본 분야의 기술자는 본 출원 문서가 공개한 내용의 정신 및 범위를 이탈하지 않으면서 각종 변화, 대체 및 치환을 진행할 수 있음을 이해해야 한다.
20: 스퍼터링 장치, 21: 챔버, 21S: 내벽, 22: 적재 베이스, 23: 트레이, 24: 차폐판, 25: 차폐판 저장고, 26: 단열 링, 27: 커버 링, 28A: 상단 커버, 28B: 하단 커버, 29: 마그네트론, 30: 전자 장치, 31: 기판, 32: 질화 알루미늄 버퍼 층, 33: 질화 갈륨 층, 33N: N형 도핑 질화 갈륨 층, 33P: P형 도핑 질화 갈륨 층, 34: 양자 우물 층, 100: 방법, 110/112/114/115/116/118: 단계, SR: 스퍼터링 루트, T: 타겟
Claims (26)
- 순서에 따라 여러 차례의 스퍼터링 루트를 진행하여, 여러 배치의 기판 상에 각각 박막을 형성하는 것을 포함하는 반도체 장비의 박막 형성 방법에 있어서,
각 상기 스퍼터링 루트는,
기판을 챔버 내에 넣어 적재 베이스 상에 놓는 단계;
차폐판을 타겟과 상기 기판 사이의 위치로 이동하는 단계;
상기 챔버 내에 불활성 가스를 주입하여 상기 타겟에 대해 표면 수식 공정을 진행하는 단계;
사전 스퍼터링을 진행하여, 상기 타겟의 표면에 대해 사전 처리를 진행하는 단계;
상기 차폐판을 상기 타겟과 상기 기판 사이로 이동하고, 또한 상기 타겟을 이용하여 상기 기판에 대해 메인 스퍼터링을 진행하여 상기 기판 상에 박막을 형성하는 단계; 그리고,
상기 기판을 상기 챔버 밖으로 이동하는 단계를 포함하며,
그 중, N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 다른 공정 변수를 구비하고, 또한 N은 양의 정수인 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
상기 표면 수식 공정 중에 주입되는 상기 불활성 가스는 아르곤을 포함하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 제1 공정 시간을 구비하고, 또한 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 상기 제1 공정 시간과 다른 제2 공정 시간을 구비하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 3에 있어서,
상기 제2 공정 시간은 상기 제1 공정 시간의 2 내지 8배인 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 3에 있어서,
상기 제1 공정 시간은 1~3초이고, 또한 상기 제2 공정 시간은 6~8초인 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 3에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 동일한 스퍼터링 출력을 구비하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 다른 스퍼터링 출력을 구비하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 7에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 동일한 공정 시간을 구비하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 다른 공정 시간과 스퍼터링 출력을 구비하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
상기 사전 스퍼터링 시 주입되는 가스는 상기 메인 스퍼터링 시 주입되는 가스와 동일한 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
상기 사전 스퍼터링과 상기 메인 스퍼터링의 과정 중에 상기 타겟에 대해 스퍼터링 출력을 지속적으로 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 청구항 1에 있어서,
여러 차례의 상기 스퍼터링을 연속적으로 반복 진행하는 단계를 더 포함하며, 그 중 연속적으로 진행되는 상기 여러 차례의 스퍼터링 루트는 1 배치의 스퍼터링 루트를 구성하며; 그리고,
상기 1 배치의 스퍼터링 루트 전 및/또는 후에, 도포 처리를 진행하며, 그 중 상기 타겟에 대해 인가되는 상기 도포 처리의 출력은 2500와트 내지 4000와트 사이인 것을 특징으로 하는, 반도체 장비의 박막 형성 방법. - 순서에 따라 여러 차례의 스퍼터링 루트를 진행하여, 여러 배치의 기판 상에 각각 질화 알루미늄 박막을 형성하는 것을 포함하는 반도체 장비의 질화 알루미늄 박막 형성 방법에 있어서,
각 상기 스퍼터링 루트는,
기판을 챔버 내에 넣어 적재 베이스 상에 놓는 단계;
차폐판을 알루미늄 함유 타겟과 상기 기판 사이의 위치로 이동하는 단계;
상기 챔버 내에 불활성 가스를 주입하여 상기 알루미늄 함유 타겟에 대해 표면 수식 공정을 진행하는 단계;
사전 스퍼터링 진행하여, 상기 알루미늄 함유 타겟의 표면에 대해 사전 처리를 진행하여, 상기 알루미늄 함유 타겟의 표면이 알루미늄 리치 상태에서 전이 상태로 전환되게 하는 단계;
상기 차폐판을 상기 알루미늄 함유 타겟과 상기 기판 사이로 이동하고, 또한 상기 챔버 내에 불활성 가스 및 질소 함유 가스를 주입하고 또한 상기 알루미늄 함유 타겟으로 상기 기판에 대해 메인 스퍼터링을 진행하여 상기 기판 상에 질화 알루미늄 박막을 형성하는 단계; 그리고,
상기 기판을 상기 챔버 밖으로 이동하는 단계를 포함하며,
그 중, N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 다른 공정 변수를 구비하고, 또한 N은 양의 정수인 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
상기 표면 수식 공정 중에 주입되는 상기 불활성 가스는 아르곤을 포함하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 제1 공정 시간을 구비하고, 또한 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 상기 제1 공정 시간과 다른 제2 공정 시간을 구비하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 15에 있어서,
상기 제2 공정 시간은 상기 제1 공정 시간의 2 내지 8배인 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 16에 있어서,
상기 제1 공정 시간은 1~3초이고, 또한 상기 제2 공정 시간은 6~8초인 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 16에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 동일한 스퍼터링 출력을 구비하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 다른 스퍼터링 출력을 구비하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 19에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 동일한 공정 시간을 구비하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
N차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정과 N+1차 배치의 기판에 대해 진행되는 상기 스퍼터링 루트의 상기 표면 수식 공정은 다른 공정 시간과 스퍼터링 출력을 구비하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
상기 메인 스퍼터링은 상기 챔버 내에 주입되는 산소 함유 가스를 더 포함하여, 상기 질화 알루미늄 박막이 산소 도핑제를 포함하게 하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
상기 사전 스퍼터링 시 주입되는 가스는 상기 메인 스퍼터링 시 주입되는 가스와 동일한 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
상기 사전 스퍼터링과 상기 메인 스퍼터링의 과정 중에 상기 알루미늄 함유 타겟에 대해 스퍼터링 출력을 지속적으로 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
상기 사전 스퍼터링 진행 시 상기 알루미늄 함유 타겟에 대해 인가되는 스퍼터링 출력은 상기 메인 스퍼터링 진행 시 상기 알루미늄 함유 타겟에 대해 인가되는 스퍼터링 출력과 동일한 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법. - 청구항 13에 있어서,
여러 차례의 상기 스퍼터링을 연속적으로 반복 진행하는 단계를 더 포함하며, 연속적으로 진행되는 상기 여러 차례의 스퍼터링 루트는 1 배치의 스퍼터링 루트를 구성하며; 그리고,
상기 1 배치의 스퍼터링 루트 전 및/또는 후에, 도포 처리를 진행하며, 그 중 상기 타겟에 대해 인가되는 상기 도포 처리의 출력은 2500와트 내지 4000와트 사이인 것을 특징으로 하는, 반도체 장비의 질화 알루미늄 박막 형성 방법.
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Families Citing this family (3)
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008087930A1 (ja) * | 2007-01-16 | 2008-07-24 | Showa Denko K.K. | Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ |
| CN104246980A (zh) * | 2012-04-26 | 2014-12-24 | 应用材料公司 | 用于led制造的pvd缓冲层 |
Family Cites Families (13)
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| CN101005098B (zh) * | 2006-01-21 | 2010-05-12 | 井叶之 | 力学量传感器用衬底基片 |
| JP2008153603A (ja) * | 2006-12-20 | 2008-07-03 | Showa Denko Kk | Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ |
| JP2008235878A (ja) * | 2007-02-19 | 2008-10-02 | Showa Denko Kk | 太陽電池及びその製造方法 |
| KR20110056392A (ko) * | 2008-08-25 | 2011-05-27 | 어플라이드 머티어리얼스, 인코포레이티드 | 이동식 쉴드를 구비한 코팅 챔버 |
| TW201038755A (en) * | 2009-04-27 | 2010-11-01 | Univ Nat Chunghsing | Method of producing aluminum titanium nitride film |
| KR20130079348A (ko) * | 2010-04-22 | 2013-07-10 | 이데미쓰 고산 가부시키가이샤 | 성막 방법 |
| US8409895B2 (en) * | 2010-12-16 | 2013-04-02 | Applied Materials, Inc. | Gallium nitride-based LED fabrication with PVD-formed aluminum nitride buffer layer |
| CN102925855A (zh) * | 2011-08-10 | 2013-02-13 | 鸿富锦精密工业（深圳）有限公司 | 镀膜件及其制备方法 |
| CN102299265A (zh) * | 2011-08-18 | 2011-12-28 | 电子科技大学 | 有机发光二极管照明器件及其散热封装层以及制备方法 |
| CN104024471B (zh) * | 2011-12-27 | 2016-03-16 | 佳能安内华股份有限公司 | 溅射装置 |
| CN102820418A (zh) * | 2012-08-28 | 2012-12-12 | 广州有色金属研究院 | 一种半导体照明用绝缘导热膜层材料及其制备方法 |
| TWI564410B (zh) * | 2014-04-25 | 2017-01-01 | 明志科技大學 | 氮化鋁薄膜的物理氣相沉積 |
| CN104992951A (zh) * | 2015-06-19 | 2015-10-21 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制成方法、显示面板 |
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Patent Citations (2)
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|---|---|---|---|---|
| WO2008087930A1 (ja) * | 2007-01-16 | 2008-07-24 | Showa Denko K.K. | Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ |
| CN104246980A (zh) * | 2012-04-26 | 2014-12-24 | 应用材料公司 | 用于led制造的pvd缓冲层 |
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