KR20180114912A - 다층 전자 소자 - Google Patents

다층 전자 소자 Download PDF

Info

Publication number
KR20180114912A
KR20180114912A KR1020187025728A KR20187025728A KR20180114912A KR 20180114912 A KR20180114912 A KR 20180114912A KR 1020187025728 A KR1020187025728 A KR 1020187025728A KR 20187025728 A KR20187025728 A KR 20187025728A KR 20180114912 A KR20180114912 A KR 20180114912A
Authority
KR
South Korea
Prior art keywords
electrode layer
tab portion
ceramic layer
layer
ceramic
Prior art date
Application number
KR1020187025728A
Other languages
English (en)
Other versions
KR102432308B1 (ko
Inventor
앤드류 피. 리터
매리엔 베로리니
Original Assignee
에이브이엑스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이브이엑스 코포레이션 filed Critical 에이브이엑스 코포레이션
Publication of KR20180114912A publication Critical patent/KR20180114912A/ko
Application granted granted Critical
Publication of KR102432308B1 publication Critical patent/KR102432308B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Cutting Tools, Boring Holders, And Turrets (AREA)
  • Adhesive Tapes (AREA)

Abstract

세라믹 층, 제1 전극 층, 제2 전극 층을 포함하는 다층 전자 소자가 개시된다. 제1 전극 층은 세라믹 층의 제1 측방향 에지로 연장하는 제1 탭 부분을 포함하고, 제1 전극 층은 제1 컷아웃 영역을 추가적으로 정의한다. 제2 전극 층은 세라믹 층의 제1 측방향 에지로 연장하는 제2 탭 부분을 포함하고, 제2 전극 층은 제2 컷아웃 영역을 추가적으로 정의한다. 제1 전극 층의 제1 탭 부분은 제2 전극 층의 제2 탭 부분으로부터 종방향으로 오프셋되어, 제1 탭 부분이 제2 탭 부분과 중첩되지 않는 제1 갭 영역이 형성된다. 또한, 제1 컷아웃 영역은 제2 컷아웃 영역과 적어도 부분적으로 충접된다.

Description

다층 전자 소자
본 출원은, 모든 관련 목적을 위해 본 명세서에 참고로서 포함되는 2016년 3월 7일자에 출원된 미국 가출원 제62/304,583호에 우선권을 주장한다.
커패시터는, 필터링, 디커플링, 바이패스, 그리고 예컨대 무선 통신, 경보 시스템, 레이더 시스템, 회로 스위칭, 매칭 네트워크 및 기타를 포함할 수 있는 현대 어플리케이션의 다양한 측면에서 사용되는 기분적인 부품이다. 커패시터의 환경이 다양해지면서, 커패시터는 종종 수많은 작동 주파수에 놓여진다. 종래의 주파수 레벨에서의 어플리케이션뿐만 아니라, 예컨대 위성, GPS 및 셀룰러 어플리케이션을 포함하는 무선 통신 시스템과 관련된 더 높은 주파수 어플리케이션을 수용할 수 있는 커패시터 기술은, 일반적으로 넓은 주파수 범위에 걸쳐 신뢰성이 있는 성능 특성을 나타내야 한다. 과거에는, 넓은 스펙트럼의 작동 주파수에 걸쳐 바람직한 성능을 달성하기 위해, 다수의 소자(예를 들어, 다층 커패시터 및 단일층 커패시터)가 동시에 채택(employed)되었다. 하지만, 이러한 설계는 복잡하고 비용이 높기 때문에, 현재, 유사한 성능을 달성할 수 있는 통합형 소자에 대한 필요성이 존재한다.
본 발명의 일 실시예에 따르면, 제1 및 제2 종방향 에지 사이에서 종방향으로 연장하고 제1 및 제2 측방향 에지 사이에서 측방향으로 연장하는 세라믹 층을 포함하는 다층 전자 소자로, 제1 및 제2 종방향 에지들 사이에 종방향 중앙선이 정의되고, 제1 및 제2 측방향 에지 사이에 측방향 중앙선이 정의되는, 다층 전자 소자가 개시된다. 상기 소자는 수직 방향으로 세라믹 층 위에 배치되는 제1 전극 층을 포함하며, 제1 전극 층은 세라믹 층의 제1 측방향 에지로 연장하는 제1 탭 부분을 포함하고, 제1 전극 층은 제1 컷아웃 영역을 추가적으로 정의한다. 또한, 상기 소자는, 수직 방향으로 세라믹 층의 아래에 배치되는 제2 전극 층을 포함하고, 제2 전극 층은 세라믹 층의 제1 측방향으로 연장하는 제2 탭 부분을 포함하며, 제2 전극 층은 제2 컷아웃 영역을 추가적으로 정의한다. 제1 전극 층의 제1 탭 부분은 제2 전극 층의 제2 탭 부분으로부터 종방향으로 오프셋 되어, 제1 탭 부분이 제2 탭 부분과 중첩되지 않는 제1 갭 영역이 형성되도록 한다. 또한, 제1 컷아웃 영역은 적어도 부분적으로 제2 컷아웃 영역과 중첩된다.
본 발명의 다른 특징 및 양태가 이하에서 보다 상세하게 설명된다.
본 기술 분야의 통상의 기술자를 위한, 본 명세서에 개시되는 발명의 최적의 방식을 포함한 완전하고 가능한 설명이, 첨부된 도면을 참조하여, 상세한 설명에서 설명될 것이다.
도 1a 및 도 1b는, 본 발명의 양태에 따른, 예시적인 다층 소자의 제1 및 제2 전극 층 각각의 도면이다.
도 2a는, 도 1a 및 도 1b에 도시된 것과 같은 다수의 제1 및 제2 전극 층을 적층함으로써 생성되는 금속화 이전의 예시적인 다층 소자의 평면도이다.
도 2b는 적층된 다층의 전극 층의 금속화 이전의 예시적인 측면도이다.
도 3a는, 도 2a에 도시된 조립체의 상부 표면, 하부 표면 및 측부 표면이 금속화된 이후의, 적층된 다층 전극의 예시적인 측면도이다.
도 3b 및 도 3c는, 본 발명의 다층 소자의 양태에 따른, 금속화된 조립체의 상부 및 하부 평면도이다.
도 4는, 본 발명이 대체하도록 설계되는, 이전에 공지된 구조의 적층형 커패시터 한 쌍을 도시한다.
도 5는 이전에 공지된 적층형 구조와 본 기술에 따라 구성되는 소자 사이에서 반사 손실을 비교한 그래프이다.
도 6은 이전에 공지된 적층형 구조와 본 기술에 따라 구성되는 소자 사이에서 삽입 손실을 비교한 그래프이다.
도 7은, 본 기술과 유사하지만 중진형 내부 전극을 갖도록 구성되는 소자와, 본 기술에 따라 컷아웃 부분을 포함하도록 구성되는 소자 사이에서 반사 손실을 비교한 그래프이다.
도 8은, 본 기술과 유사하지만 중진형 내부 전극을 갖도록 구성되는 소자와, 본 기술에 따라 컷아웃 부분을 포함하도록 구성되는 소자 사이에서 삽입 손실을 비교한 그래프이다.
도 9a는 본 발명의 인터디지테이티드 커패시터(IDC: interdigitated capacitor) 장치에서 광대역 어플리케이션을 위해 구성되는, 본 명세서에서 개시되는 발명의 예시적인 추가 실시예의 측면 사시도이다.
도 9b 및 도 9c는 각각, 도 9a의 예시적인 실시예에서 사용되는 예시적인 제1 및 제2 전극 패턴의 평면도이다.
도 10a는, 랜드 그리드 어레이(LGA: land grid array)에서 광대역 어플리케이션을 위해 구성되는, 본 명세서에 개시되는 발명의 예시적인 추가 실시예의 측면 사시도이다.
도 10b 및 도 10c는 각각, 도 10a의 예시적인 실시예에서 사용되는 예시적인 제1 및 제2 전극 패턴의 평면도이다.
본 명세서 및 첨부된 도면 전체에 걸쳐, 반복 사용되는 도면부호는 본 기술의 동일하거나 유사한 특징, 단계 또는 다른 요소를 나타내도록 의도된다.
본 기술 분야의 통상의 기술자라면, 본 명세서는 예시적이 실시예들의 설명일뿐, 본 발명의 더 넓은 양태들을 제한하고자 의도된 것은 아니며, 더 넓은 양태들이 예시적인 구성으로 구체화될 수 있음을 이해할 것이다.
일반적으로 말하면, 본 발명은, 넓은 스팩트럼의 동작 주파수에 걸쳐 양호한 전기적 성능에 도달 가능한 통합형 다층 전자 소자(예를 들어, 커패시터, 배리스터 등)에 관한 것이다. 소자는 교호하는 제1 및 제2 전극 층 사이에 끼워지는 세라믹 층을 포함한다. 제1 전극 층은 세라믹 층의 제1 측방향 에지로 연장하는 제1 탭 부분을 포함할 수 있고, 제2 전극 층 또한 세라믹 층의 제1 측방향 에지로 연장하는 제2 탭 부분을 포함한다. 각각의 전극 층의 제1 및 제2 탭 부분은 서로로부터 종방향으로 오프셋되어 있다. 예를 들어, 탭 부분들은 세라믹 층의 종방향 중앙선으로부터 특정 거리만큼 대칭되게 오프셋되어 있을 수 있다. 이와는 관계없이, 제1 및 제2 부분들 사이에는 갭 영역이 형성되는데, 상기 갭 영역 내에서 제1 및 제2 전극은 수직 방향으로 중첩되지 않는다. 희망하는 경우, 추가적인 탭 부분이 채택될 수도 있다. 예를 들어, 제1 전극 층은, 세라믹 층의 제1 측방향 에지의 반대쪽에 있는, 제2 측방향 에지로 연장하는 제3 탭 부분도 포함할 수 있고, 제2 전극 층은 세라믹 층의 제2 측방향 에지로 연장하는 제4 탭 부분을 포함할 수 있다. 각각의 전극 층의 제3 및 제4 탭 부분들은, 제3 및 제4 탭 부분 사이에 제1 및 제2 전극 층이 수직 방향으로 중첩되지 않는 또 다른 갭 영역이 형성되도록, 서로로부터 오프셋(예를 들어, 대칭적으로 오프셋)될 수 있다.
더불어, 제1 전극 층은 제1 컷아웃 영역을 정의하고, 제2 전극 층은 제2 컷아웃 영역을 정의한다. 제1 및 제2 컷아웃 영역은, 전극들이 수직 배향으로 배치될 때, 제1 컷아웃 영역이 제2 컷아웃 영역과 적어도 부분적으로 중첩되도록 (예를 들어, 그 위에 겹쳐지도록) 위치된다. 희망하는 경우, 제1 전극 층은 제3 컷아웃 영역 또한 정의할 수 있고, 제2 전극 층은 제4 컷아웃 영역을 정의할 수 있다. 이러한 실시예들에서, 제1 컷아웃 영역 및 제3 컷아웃 영역은 일반적으로, 세라믹 층의 종방향 및/또는 측방향 중앙선에 대해 대칭되도록 이격될 수 있고, 제2 컷아웃 영역 및 제4 컷아웃 영역은 일반적으로, 세라믹 층의 종방향 및/또는 측방향 중앙선에 대해 대칭되도록 이격될 수 있다. 제3 및 제4 컷아웃 영역도 마찬가지로, 전극들이 수직 배향으로 배치될 때, 제3 컷아웃 영역이 제4 컷아웃 영역과 적어도 부분적으로 중첩되도록 위치될 수 있다.
본 발명자들은, 전극 층들의 특정 성질(예를 들어, 오프셋되어 있는 탭 부분들과 컷아웃 영역들)에 대한 선택적인 제어를 통해, 결과적으로 생성된 소자가 넓은 범위의 주파수에 걸쳐 향상된 성능을 나타낼 수 있다는 것을 발견했다. 예를 들어, 비교적 높은 주파수에서 작동하는 동안, 컷아웃 영역은 전류 집중을 생성할 수 있는데, 이는 전극 중에서 컷아웃 영역과 전극들의 외측 에지 사이의 영역을 통해 전류가 흐르도록 강요함으로써, 낮은 값의 용량을 생성하는 데에 기여하고, 이로 인해 전극의 더 적은 표면적을 소자 용량의 주요 소스로서 제공한다. 반면에, 비교적 낮은 (예를 들어, 소자의 기본 공진 주파수 미만) 주파수 작동 중에는, 전류 집중 효과가 감소되고, 전극 층들의 실질적으로 전체 표면적이 소자의 총 용량 값에 기여한다.
예를 들어, 도 1 내지 도 3을 참고하여, 다층 전자 소자의 특정한 일 실시예가 이하에서 보다 상세하게 설명될 것이다. 도 1a 및 도 1b에 도시된 바와 같이, 제1 전극 층(10)이 수직 방향으로 제1 세라믹 층(12)의 표면 위에 배치될 수 있고(도 1a), 제2 전극 층(20)이 수직 방향으로 제2 세라믹 층(22)의 표면 아래에 배치될 수 있다(도 1b). 세라믹 층(12) 및/또는 세라믹 층(22)은 제1 및 제2 종방향 에지(70) 사이에서 종방향으로, 그리고 제1 및 제2 측방향 에지(72, 74)들 사이에서 측방향으로 각각 연장하여, 제1 및 제2 종방향 에지(70)들 사이에 종방향 중앙선이 정의되고, 제1 및 제2 측방향 에지(72, 74)들 사이에 측방향 중앙선이 정의될 수 있다. 전극 층들은, 예컨대 중금속(예를 들어, 은, 금, 파라듐, 백금 등), 염기 금속(예를 들어, 구리, 주석, 니켈, 크롬, 티타늄, 텅스텐 등) 등과 같이 본 기술 분야에 공지되어 있는 다양한 금속 중 임의의 것들뿐만 아니라, 이들의 다양한 조합들로 형성될 수 있다. 박막 증착된(sputtered) 티타늄/텅스텐(Ti/W) 합금뿐만 아니라, 크롬, 네킬 및 금 각각의 박막 증착된 층이 본 발명에서 사용되기에 특히 적합할 수 있다.
세라믹 층(12, 22)들은, 예컨대 (예를 들어, 소성되기 전의) 웨이퍼 또는 소자 내에서 같이 소성되는 유전체 재료와 같이 다양한 형태로 제공될 수 있다. 이와는 관계없이, 세라믹 층(12, 22)들은 통상적으로 비교적 높은 유전 상수(K)를 갖는 재료로 형성되며, 이는 예컨대 약 10 내지 약 40,000, 일부 실시예에서는 약 50 내지 약 30,000, 그리고 일부 실시예에서는 약 100 내지 약 20,000이다. 고 유전율 재료의 종류의 특정 예시로는, 예를 들어 NPO(COG)(최대 약 100), X7R(약 3,000 내지 약 7,000), X7S, Z5U 및/또는 Y5V 재료가 포함된다. 전술한 재료들은 업계에서 사용되는 정의에 의해 기술되고, 이들 중 몇몇은 미국 전자 산업 협회(EIA)에 의해 수립된 표준 분류라는 것이 이해되어야 하며, 통상의 기술자는 이러한 사항을 인지해야 한다. 예를 들어, 이러한 재료는, 예컨대 바륨 티타네이트와 관련 고용체(예를 들어, 바륨-스트론튬 티타네이트, 바륨 칼슘 티타네이트, 바륨 스트론튬 지르코네이트 티타네이트, 바륨 칼슘 지르코네이트 티타네이트 등), 리드(lead) 티타네이트와 관련 고용체(예를 들어, 리드 지르코네이트 티타네이트, 리드 란타넘 지르코네이트 티타네이트), 소듐 비스무트 티타네이트 등과 같은 페로브스카이트(pervoskite)를 포함할 수 있다. 하나의 특정 실시예에서, 예를 들어, 화학식 BaxSr1-xTiO3의 바륨 스트롬튬 티타네이트("BSTO")가 채택될 수 있으며, 이때 x는 0 내지 1, 일부 실시예에서는 약 0.15 내지 약 0.65, 또 일부 실시예에서는 약 0.25 내지 약 0.6이다. 다른 적절한 페로브스카이트는, 예를 들어, x가 약 0.2 내지 약 0.8이고, 일부 실시예에서는 약 0.4 내지 약 0.6인 BaxCa1 - xTiO3, x가 약 0.05 내지 약 0.4 범위에 있는 PbxZr1 - xTiO3("PZT"), 리드 란타늄 지르코늄 티타네이트("PLZT"), 리드 티타네이트(PbTiO3), 바륨 칼슘 지르코늄 티타네이트(BaCaZrTiO3), 소듐 나이트레이트(NaNO3), KNbO3, LiNbO3, LiTaO3, PbNb2O6, PbTa2O6, KSr(NbO3) 및 NaBa2(NbO3)5KHb2PO4를 포함할 수 있다. 여전히 추가적인 복합 페로브스카이트로 A[B11/ 3B22 / 3]O3 재료를 포함할 수 있으며, 이때 A는 BaxSr1 - x(x는 0 내지 1의 값일 수 있음)이고, B1은 MgyZn1 -y(y는 0 내지 1의 값일 수 있음), 그리고 B2는 TazNb1 -z(z는 0 내지 1의 값일 수 있음)이다.
도 1a 및 도 1b를 참조하면, 제1 전극 층(10)은 세라믹 층(12)의 제1 측방향 에지(72)로 연장하는 제1 탭 부분(14)을 포함하고, 제2 전극 층(20)은 세라믹 층(22)의 제1 측방향 에지(72)로 연장하는 제2 탭 부분(24)을 포함한다. 전술한 바와 같이, 각각의 전극 층의 제1 및 제2 탭 부분은 서로로부터 오프셋되어 있다. 예를 들어, 도시된 실시예에서, 제1 탭 부분(14) 및 제2 탭 부분(24)은 세라밍 층의 종방향 중앙선으로부터 특정 거리만큼 대칭되게 오프셋되어, 서로의 "거울" 이미지를 형성한다. 반드시 필수적인 것은 아니지만, 제1 전극 층(10)은 또한, 세라믹 층(12)의 제1 측방향 에지(72)의 반대쪽에 있는 제2 측방향 에지(74)로 연장하는 제3 탭 부분(16)을 포함하고, 제2 전극 층(20)은 세라믹 층(22)의 제2 측방향 에지(74)로 연장하는 제4 탭 부분(26)을 포함한다. 제3 탭 부분(16)은 제1 전극 층(10)의 측방향 및/또는 종방향 중앙선을 따라 대칭되도록 제1 탭 부분(14)으로부터 오프셋될 수 있고, 마찬가지로 제4 탭 부분(26)은 제2 전극 층(20)의 측방향 및/또는 종방향 중앙선을 따라 대칭되도록 제2 탭 부분(24)으로부터 오프셋될 수 있다. 제3 탭 부분(16) 및 제4 탭 부분(26)도 세라믹 층의 종방향 중앙선으로부터 특정 거리만큼 대칭되게 오프셋되어, 서로의 "거울" 이미지를 형성할 수 있다.
더불어, 제1 전극(10)은 또한, 제1 컷아웃 영역(32) 및 반대쪽의 제3 컷아웃 영역(34)을 정의하며, 제1 컷아웃 영역(32)과 제3 컷아웃 영역(34)은, 도시된 바와 같이, 전극 층(10)의 측방향 및/또는 종방향 중앙선으로부터 특정 거리만큼 대칭되게 오프셋될 수 있다. 마찬가지로, 제2 전극(10)은 제2 컷아웃 영역(52) 및 반대쪽의 제4 컷아웃 영역(54)을 정의하며, 제2 컷아웃 영역(52) 및 제4 컷아웃 영역(54)은, 도시된 바와 같이, 전극 층(20)의 측방향 및/또는 종방향 중앙선으로부터 특정 거리만큼 대칭되게 오프셋될 수 있다.
다층 전자 소자를 형성하기 위해, 일반적으로, 제1 전극 층(10)과 제2 전극 층(20)은, 세라믹 층(12)이 그 사이에 위치되도록 수직 구조로 배치된다. 도 2a는 이러한 겹쳐진 구조체의 평면도이다. 도시된 바와 같이, 제1 전측 층(10)의 제1 탭 부분(14)과 제2 전극 층(20)의 제2 탭 부분(24)은 세라믹 층(12)의 제1 측방향 에지(72)로 연장하고, 제1 전극 층(10)의 제3 탭 부분(16)과 제2 전극 층(20)의 제4 탭 부분(26)은 세라믹 층(12)의 제2 측방향 에지(74)로 연장한다. 이러한 방식으로, 제1 탭 부분(14)과 제2 탭 부분(16) 사이에는 세라믹 층(12)의 제1 측방향 에지를 따라 제1 갭 영역(50)이 형성되며, 상기 제1 갭 영역(50) 내에서 제1 전극 층(10)과 제2 전극 층(20)은 중첩되지 않는다. 마찬가지로, 제3 탭 부분(16)과 제4 탭 부분(26)의 사이에는, 세라믹 층(12)의 제2 측방향 에지를 따라 제2 갭 영역(60)이 형성되며, 상기 제2 갭 영역(60) 내에서 제1 전극 층(10)과 제2 전극 층(20)은 중첩되지 않는다. 제1 및 제2 갭 영역은 일반적으로, 전극 층들의 측방향 및/또는 종방향 중앙선을 기준으로 대칭될 수 있다. 또한, 전극 층들이 도 2a에 도시된 바와 같이 수직 구조로 배치될 때, 제1 컷아웃 영역(32)은 제2 컷아웃 영역(52)과 중첩되고, 제3 컷아웃 영역(34)은 제4 컷아웃 영역(54)과 중첩된다. 중첩되는 컷아웃 영역(32, 52 및 34, 54)들은 각각, 전극 층들의 종방향 및/또는 측방향 중앙선에 대해 대칭되도록 배치될 수 있다. 이러한 구조에 의해, 중첩되는 컷아웃 영역들과 각각의 탭 부분에 인접한 영역들 사이의 영역으로부터, 고주파수에서의 소자의 용량이 유래할 수 있다는 것이 밝혀졌다. 이러한 고주파수 용량 생성 영역은, 도 2a에서 도면부호 210 및 22로서 표시된 음영 영역에 일반적으로 대응된다.
전술된 실시예들에서, 2개의 주 전극 층이 참조되었다. 물론, 다층 전자 소자의 기술 분야에서 잘 알려진 바와 같이, 본 발명에서 다수의 교호하는 전극 및 세라믹 층들이 사용될 수 있는 것으로 이해되어야 한다. 예를 들어, 교호하는 4개의 추가적인 전극 층을 포함하는 일 실시예가 도 2b에 도시되어 있다. 이러한 실시예들에서, 추가적인 전극 층들은 경우에 따라, 전술된 것과 같은 특징(예를 들어, 탭 부분들 및/또는 컷아웃 영역들)을 가질 수 있다. 하지만, 이러한 특징들은 필수적이지는 않다.
일단 내부 전극 층들이 형성되면, 다층 전자 소자는 박막 증착(sputtering), 페인팅, 인쇄, 무전해 도금 또는 미세 구리 터미네이션(FCT: fine copper termination), 전기 도금, 플라즈마 증착, 압축가스 스프레이/에어 브러싱 등과 같이 통상의 기술자에게 공지되어 있는 기술을 사용하여 마감 처리(terminated)될 수 있다. 도 3a, 도 3b 및 도 3c는, 제2 전극 층(10)과 전기 접속하는 제1 외부 접촉부(316)와, 제2 전극 층(20)과 전기 접속하는 제2 외부 접촉부(326)를 포함하는 마감 처리된 소자의 일 실시예를 도시한다. 도 3b에 도시된 바와 같이, 제1 외부 접촉부(316)는 상부 표면 및/또는 소자의 하나 이상의 반대되는 에지들 상에 존재할 수 있고, 제2 외부 접촉부(326)는 하부 표면 및/또는 소자의 하나 이상의 반대되는 에지들 상에 존재할 수 있다. 희망한다면, 경우에 따라서는, 예컨대 솔더 마스크와 같은 마스킹 재료(도시되지 않음)가, 전극들 중 소자의 에지들에 노출되는 부분들을 덮는 데에 사용될 수 있다. 이러한 실시예들에서, 외부 접촉부들은 주로 소자의 상부 및 하부 표면들에 위치될 것이다.
물론, 본 발명의 범위 내에서, 다양하게 가능한 다른 배열의 다층 전자 소자가 고려된다. 예를 들어, 특정 실시예들에서, 각 전극 층에 다수의 탭 부분이 채택될 수 있다. 이러한 소자에 대한 하나의 예시가 도 9a 내지 도 9c에 소자(900)로서 도시되어 있으며, 상기 소자(900)는 복수의 제1 전극 층(910) 및 복수의 제2 전극 층(920)을 포함하고, 각각의 복수의 전극 층들은 오프셋되고 대칭인 탭 부분들을 포함한다. 또 다른 실시예에서, 단일 전극 층에서 탭 부분들은 하나의 중앙선에 대해서는 대칭으로 배치되지만, 다른 중앙선에 대해서는 그렇지 않도록 배치될 수 있다. 이러한 소자에 대한 하나의 예시가 도 10a 내지 도 10c에 도시되어 있다. 이 실시예에서, 예를 들어 복수의 제1 전극 층(1010) 및 복수의 제2 전극 층(1020)을 포함하는 소자(1000)가 도시된다. 제1 전극 층들은, 종방향 중앙선에 대해서는 대칭으로 배치되지만 측방향 중앙선에 대해서는 그렇지 않은 제1 탭 부분 및 제3 탭 부분으로, 종방향 에지를 따라서 위치되는 제1 탭 부분 및 제3 탭 부분(도 10b)을 포함한다. 유사하게, 제2 전극 층들은, 종방향 중앙선에 대해서는 대칭으로 배치되지만 측방향 중앙선에 대해서는 그렇지 않은 제2 탭 부분 및 제4 탭 부분으로, 종방향 에지를 따라서 위치되는 제2 탭 부분 및 제4 탭 부분(도 10c)을 포함한다.
본 발명의 결과로서, 특정한 회로 어플리케이션에서 많은 바람직한 성능 특성을 나타내는 다층 전자 소자(예를 들어, 커패시터)가 형성될 수 있다. 예를 들어, 특정 실시예에서, 소자는, 얇고 ESL(equivalent series inductance)이 낮은 부품을 제공할 수 있다. 예를 들어, 도 5 내지 도 6은, 본 기술에 따라 구성된 소자(500, 600)와 종래의 구조(510, 610) 사이의 반사 손실(도 5)과 삽입 손실(도 6)의 비교 그래프를 나타낸다. 이러한 종래의 소자에 대한 하나의 예시가 도 4에 소자(400)로서 도시되어 있으며, 이는 (예를 들어, 약 100nF의) 다층 커패시터(402)와 상기 커패시터에 솔더링된 (예를 들어, 약 1.8nF의) 단일 층 커패시터(404)를 포함한다. 하지만, 도 5 내지 도 6의 그래프에서 볼 수 있는 바와 같이, 본 발명의 통합형 설계는, 종래의 다층/단일층이 솔더링된 부품의 성능에 도달할 수 있을 뿐만 아니라, 최대 40GHz까지 대략 -40dB의 삽입 손실을 제공할 수 있다. 유사하게, 도 7 내지 도 8은, 컷아웃 영역을 갖는 소자(700, 800)와 컷아웃 영역이 없는 소자(710, 810)에 대한 반사 손실(도 7) 및 삽입 손실 (도 8)을 도시한다. 도시된 바와 같이, 컷아웃 영역이 없는 소자(710)가 더 높은 반사 손실을 제공한다.
본 발명은 특정한 실시예들과 관련하여 상세하게 설명되었지만, 통상의 기술자라면, 전술된 내용을 이해하고나서, 이러한 실시예들에 대한 대안, 변형 및/또는 등가물을 용이하게 생성할 수 있음을 이해할 것이다. 따라서, 본 개시의 범위는 제한을 위한 것이 아니라 예시를 위한 것이며, 본 개시는, 통상의 기술자에게 아주 명백한 바와 같이, 본 발명의 수정, 변형 및/또는 추가의 포함을 배제하지 않는다.

Claims (17)

  1. 다층 전자 소자로,
    상기 다층 전자 소자는,
    제1 및 제2 종방향 에지 사이에서 종방향으로, 그리고 제1 및 제2 측방향 에지 사이에서 측방향으로 연장하는 세라믹 층으로, 제1 및 제2 종방향 에지들 사이에 종방향 중앙선이 정의되고, 제1 및 제2 측방향 에지들 사이에 측방향 중앙선이 정의되는, 세라믹 층;
    수직 방향으로 상기 세라믹 층의 위에 배치되는 제1 전극 층으로, 상기 제1 전극 층은 상기 세라믹 층의 제1 측방향 에지로 연장하는 제1 탭 부분을 포함하고, 제1 컷아웃 영역을 추가적으로 정의하는 제1 전극 층;
    수직 방향으로 상기 세라믹 층의 아래에 배치되는 제2 전극 층으로, 상기 제2 전극 층은 상기 세라믹 층의 제1 측방향 에지로 연장하는 제2 탭 부분을 포함하고, 제2 컷아웃 영역을 추가적으로 정의하는 제2 전극 층;을 포함하며,
    제1 전극 층의 제1 탭 부분은 제2 전극 층의 제2 탭 부분으로부터 종방향으로 오프셋되어, 제1 탭 부분과 제2 탭 부분이 중첩되지 않는 제1 갭 영역이 형성되며, 제1 컷아웃 영역은 적어도 부분적으로 제2 컷아웃 영역과 중첩되는 것을 특징으로 하는, 다층 전자 소자.
  2. 제1항에 있어서,
    제1 탭 부분과 제2 탭 부분은 세라믹 층의 종방향 중앙선을 중심으로 대칭되도록 배치되는 것을 특징으로 하는, 다층 전자 소자.
  3. 제1항에 있어서,
    제1 탭 부분과 제2 탭 부분은 세라믹 층의 측방향 중앙선을 중심으로 대칭되도록 배치되는 것을 특징으로 하는, 다층 전자 소자.
  4. 제1항에 있어서,
    제1 전극 층은 세라믹 층의 제2 측방향 에지로 연장하는 제3 탭 부분을 추가적으로 포함하는 것을 특징으로 하는, 다층 전자 소자.
  5. 제4항에 있어서,
    제2 전극 층은 세라믹 층의 제2 측방향 에지로 연장하는 제4 탭 부분을 추가적으로 포함하는 것을 특징으로 하는, 다층 전자 소자.
  6. 제5항에 있어서,
    제1 전극 층의 제3 탭 부분은 제2 전극 층의 제4 탭 부분으로부터 종방향으로 오프셋되어, 제3 탭 부분과 제4 탭 부분이 중첩되지 않는 제2 갭 영역이 형성되는 것을 특징으로 하는, 다층 전자 소자.
  7. 제6항에 있어서,
    제1 갭 영역과 제2 갭 영역은 세라믹 층의 종방향 및/또는 측방향 중앙선을 중심으로 대칭되도록 배치되는 것을 특징으로 하는, 다층 전자 소자.
  8. 제1항에 있어서,
    제1 컷아웃 영역과 제2 컷아웃 영역은 세라믹 층의 종방향 중앙선을 중심으로 대칭되도록 배치되는 것을 특징으로 하는, 다층 전자 소자.
  9. 제1항에 있어서,
    제1 컷아웃 영역과 제2 컷아웃 영역은 세라믹 층의 측방향 중앙선을 중심으로 대칭되도록 배치되는 것을 특징으로 하는, 다층 전자 소자.
  10. 제1항에 있어서,
    세라믹 층은 웨이퍼의 형태인 것을 특징으로 하는, 다층 전자 소자.
  11. 제1항에 있어서,
    세라믹 층이 유전체 재료를 포함하는 것을 특징으로 하는, 다층 전자 소자.
  12. 제1항에 있어서,
    제1 전극 층과 전기 접속되는 제1 외부 접촉부 및 제2 전극 층과 전기 접속되는 제2 외부 접촉부를 추가적으로 포함하는 것을 특징으로 하는, 다층 전자 소자.
  13. 제12항에 있어서,
    제1 외부 접촉부는 소자의 상부 표면에, 그리고 경우에 따라서는 하나 이상의 대향 에지에 존재하고, 제2 외부 접촉부는 소자의 하부 표면에, 그리고 경우에 따라서는 하나 이상의 대향 에지에 존재하는 것을 특징으로 하는, 다층 전자 소자.
  14. 제12항에 있어서,
    제1 외부 접촉부는 소자의 상부 표면에만 존재하고, 제2 외부 접촉부는 소자의 하부 표면에만 존재하는 것을 특징으로 하는, 다층 전자 소자.
  15. 제14항에 있어서,
    제1 전극 층 및 제2 전극 층의 부분 중 소자의 에지에서 노출되는 부분을 덮는 마스킹 재료를 추가적으로 포함하는 것을 특징으로 하는, 다층 전자 소자.
  16. 제1항에 있어서,
    상기 소자는 복수의 교호하는 세라믹 층, 제1 전극 층 및 제2 전극 층을 포함하는 것을 특징으로 하는, 다층 전자 소자.
  17. 제1항에 있어서,
    상기 소자는 커패시터인 것을 특징으로 하는, 다층 전자 소자.
KR1020187025728A 2016-03-07 2017-03-06 다층 전자 소자 KR102432308B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662304583P 2016-03-07 2016-03-07
US62/304,583 2016-03-07
PCT/US2017/020869 WO2017155854A1 (en) 2016-03-07 2017-03-06 Multi-layer electronic device

Publications (2)

Publication Number Publication Date
KR20180114912A true KR20180114912A (ko) 2018-10-19
KR102432308B1 KR102432308B1 (ko) 2022-08-12

Family

ID=59723677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187025728A KR102432308B1 (ko) 2016-03-07 2017-03-06 다층 전자 소자

Country Status (9)

Country Link
US (2) US10192952B2 (ko)
EP (1) EP3427278A4 (ko)
JP (2) JP7034928B2 (ko)
KR (1) KR102432308B1 (ko)
CN (1) CN108604497B (ko)
HK (1) HK1255643A1 (ko)
MY (1) MY192095A (ko)
SG (1) SG11201805724QA (ko)
WO (1) WO2017155854A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114899009A (zh) * 2019-01-28 2022-08-12 京瓷Avx元器件公司 具有超宽带性能的多层陶瓷电容器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000807A1 (en) * 1997-06-27 1999-01-07 Avx Corporation Surface mount multilayer capacitor
JP2007294527A (ja) * 2006-04-21 2007-11-08 Taiyo Yuden Co Ltd 積層コンデンサ

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3670222A (en) 1971-06-28 1972-06-13 Gen Electric High voltage ceramic capacitor assembly
FR2368788A1 (fr) 1976-10-22 1978-05-19 Telecommunications Sa Nouvelle structure de condensateur electrique au mica
US4827323A (en) 1986-01-07 1989-05-02 Texas Instruments Incorporated Stacked capacitor
US4661884A (en) 1986-03-10 1987-04-28 American Technical Ceramics Corp. Miniature, multiple layer, side mounting high frequency blocking capacitor
GB2245419A (en) 1990-06-20 1992-01-02 Philips Electronic Associated Ratioed capacitances in integrated circuits
JP3045419B2 (ja) 1991-11-08 2000-05-29 ローム株式会社 誘電体膜コンデンサ
JPH05182857A (ja) 1991-12-27 1993-07-23 Rohm Co Ltd 薄膜コンデンサ
US5367437A (en) 1993-04-06 1994-11-22 Sundstrand Corporation Multiple layer capacitor mounting arrangement
WO1996029725A1 (en) 1995-03-21 1996-09-26 Northern Telecom Limited Ferroelectric dielectric for integrated circuit applications at microwave frequencies
US5576926A (en) 1995-04-03 1996-11-19 American Technical Ceramics Corporation Capacitor with buried isolated electrode
US5687056A (en) 1996-08-19 1997-11-11 Motorola, Inc. Variable voltage, variable capacitance chip capacitor device having lead pins electrically coupled to capacitor subassembly
US5973907A (en) 1997-09-05 1999-10-26 Kemet Electronics Corp. Multiple element capacitor
US6212060B1 (en) 1999-03-31 2001-04-03 Krypton Isolation, Inc. Multi-capacitor device
JP2001167908A (ja) * 1999-12-03 2001-06-22 Tdk Corp 半導体電子部品
JP2001217137A (ja) * 2000-02-04 2001-08-10 Tdk Corp 積層セラミック電子部品およびその製造方法
US6487064B1 (en) 2000-06-19 2002-11-26 American Technical Ceramics Corporation Bypass circuit with buried isolated electrode
US6337791B1 (en) 2000-06-19 2002-01-08 American Technical Ceramics Corporation Capacitor featuring internal electrode with pad
US7152291B2 (en) * 2002-04-15 2006-12-26 Avx Corporation Method for forming plated terminations
US6587327B1 (en) 2002-05-17 2003-07-01 Daniel Devoe Integrated broadband ceramic capacitor array
US7075776B1 (en) 2002-05-17 2006-07-11 Daniel Devoe Integrated broadband ceramic capacitor array
US6816356B2 (en) 2002-05-17 2004-11-09 Daniel Devoe Integrated broadband ceramic capacitor array
US7307829B1 (en) 2002-05-17 2007-12-11 Daniel Devoe Integrated broadband ceramic capacitor array
US7573698B2 (en) * 2002-10-03 2009-08-11 Avx Corporation Window via capacitors
US7133275B2 (en) 2004-02-06 2006-11-07 Avx Corporation Integrated capacitor assembly
US7046500B2 (en) * 2004-07-20 2006-05-16 Samsung Electro-Mechanics Co., Ltd. Laminated ceramic capacitor
KR100568310B1 (ko) 2004-09-08 2006-04-05 삼성전기주식회사 적층형 칩 캐패시터
US7408763B2 (en) * 2005-07-19 2008-08-05 Apurba Roy Low inductance multilayer capacitor
JP2009021512A (ja) * 2007-07-13 2009-01-29 Taiyo Yuden Co Ltd 積層コンデンサ
JP2009176829A (ja) * 2008-01-22 2009-08-06 Murata Mfg Co Ltd 電子部品
US8446705B2 (en) 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
DE102008062023A1 (de) * 2008-12-12 2010-06-17 Epcos Ag Elektrisches Vielschichtbauelement und Schaltungsanordnung damit
KR20120122380A (ko) * 2011-04-29 2012-11-07 삼성전기주식회사 적층형 칩 커패시터
JP6142651B2 (ja) 2013-05-08 2017-06-07 Tdk株式会社 積層コンデンサ
KR101499717B1 (ko) * 2013-05-21 2015-03-06 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
US20150310991A1 (en) * 2014-04-29 2015-10-29 Apple Inc. Multi-layered ceramic capacitors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000807A1 (en) * 1997-06-27 1999-01-07 Avx Corporation Surface mount multilayer capacitor
JP2007294527A (ja) * 2006-04-21 2007-11-08 Taiyo Yuden Co Ltd 積層コンデンサ

Also Published As

Publication number Publication date
JP7034928B2 (ja) 2022-03-14
EP3427278A1 (en) 2019-01-16
SG11201805724QA (en) 2018-09-27
MY192095A (en) 2022-07-27
US10622438B2 (en) 2020-04-14
HK1255643A1 (zh) 2019-08-23
JP2019511836A (ja) 2019-04-25
CN108604497B (zh) 2021-02-09
JP7377846B2 (ja) 2023-11-10
US20170256604A1 (en) 2017-09-07
US10192952B2 (en) 2019-01-29
CN108604497A (zh) 2018-09-28
JP2022033956A (ja) 2022-03-02
US20190123132A1 (en) 2019-04-25
KR102432308B1 (ko) 2022-08-12
EP3427278A4 (en) 2019-10-30
WO2017155854A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
US10199171B2 (en) Thin film type capacitor element and method of manufacturing the same
US8446705B2 (en) Ultra broadband capacitor
US10903016B2 (en) Voltage tunable multilayer capacitor
US10943741B2 (en) High capacitance tunable multilayer capacitor and array
US20150016015A1 (en) Multi-layered capacitor
US11049660B2 (en) Multi-layer ceramic electronic component and method of producing the same
US10840027B2 (en) High voltage tunable multilayer capacitor
CN108364789A (zh) 层叠陶瓷电子部件
CN112309712A (zh) 多层陶瓷电容器
JP7377846B2 (ja) 多層電子デバイス
JP7359595B2 (ja) 積層セラミックコンデンサ、回路基板及び積層セラミックコンデンサの製造方法
WO2021020322A1 (ja) トレンチキャパシタ
US11404211B2 (en) Mounting structure of multilayer ceramic capacitor
KR20170065444A (ko) 적층 세라믹 전자부품
US11955287B2 (en) Multilayer electronic component

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant