KR20180105569A - 필름 층 위에 sip 모듈을 형성하는 반도체 디바이스 및 그 방법 - Google Patents

필름 층 위에 sip 모듈을 형성하는 반도체 디바이스 및 그 방법 Download PDF

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KR20180105569A
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훈택 이
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Abstract

반도체 디바이스는, 반도체 다이 또는 컴포넌트의 일부가 침투성 필름 층에 매립된 채로, 침투성 필름 층의 부착 영역 위에 배치되는, IPD를 포함하는 반도체 다이 또는 컴포넌트를 갖는다. 도전 층은 부착 영역 내의 필름 층의 일부 및 부착 영역 외부의 필름 층의 일부 위에 형성된다. 인캡슐란트는 필름 층, 도전 층 및 반도체 다이 또는 컴포넌트 위에 증착된다. 도전 층은 인캡슐란트 외부로 연장된다. 절연 물질은 반도체 다이 또는 컴포넌트 아래에 배치될 수 있다. 차폐 층이 인캡슐란트 위에 형성된다. 차폐 층은 도전 층에 전기적으로 연결된다. 침투성 필름 층을 제거된다. 필름 층 위에 배치되고 인캡슐란트 및 차폐 층에 의해 커버되는 반도체 다이 또는 컴포넌트는 기판 없이 SIP 모듈을 형성한다.

Description

필름 층 위에 SIP 모듈을 형성하는 반도체 디바이스 및 그 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING SIP MODULE OVER FILM LAYER}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로서, 보다 구체적으로는, 필름 층 위에 SIP 모듈을 형성하기 위한 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스들은 현대 전자 제품들에서 흔히 발견된다. 반도체 디바이스들은 신호 프로세싱, 고속 계산들, 전자기 신호들의 송신 및 수신, 전자 디바이스들의 제어, 전기로의 태양광의 변환, 및 텔레비전 디스플레이를 위한 시각적 이미지들의 생성과 같은 광범위한 기능들을 수행한다. 반도체 디바이스들은 통신들, 전력 변환, 네트워크들, 컴퓨터들, 엔터테인먼트 및 소비자 제품들의 분야들에서 발견된다. 반도체 디바이스들은 군사용 애플리케이션들, 항공, 자동차, 산업용 제어기들 및 사무용 장비에서 또한 발견된다.
특히, 라디오 주파수(RF) 무선 통신과 같은 고주파수 애플리케이션들에서 반도체 디바이스들은 종종, 필요한 전기 기능을 수행하기 위해 하나 이상의 통합된 수동 디바이스(IPD)를 포함한다. IPD들은, 전자기 간섭(EMI), 라디오 주파수 간섭(RFI), 고조파 왜곡 또는 다른 디바이스간 간섭, 예컨대, 크로스-토크로서 또한 알려지는 용량성, 유도성 또는 도전성 커플링(이들은 IPD들의 동작을 방해할 수 있음)에 민감하다. 디지털 회로들의 고속 스위칭은 또한 간섭을 생성한다.
다수의 반도체 다이 및 이산 IPD들은 작은 공간에서보다 더 높은 밀도 및 확장된 전기 기능성을 위해 시스템 인 패키지(SIP) 모듈에 통합될 수 있다. 반도체 다이 및 이산 IPD는 구조적 지지 및 전기적 상호연결을 위해 기판에 장착된다. 인캡슐란트(encapsulant)는 반도체 다이, 이산 IPD들 및 기판 위에 증착된다. 민감한 회로들을 격리시키기 위해 인캡슐란트 위에 차폐 층이 형성된다. SIP 모듈 기판은 물리적으로 장착되고 다음 레벨의 통합에서 보드에 전기적으로 연결된다. 기판은 설계 유연성을 제한하고 SIP 모듈의 프로파일 또는 두께를 증가시키며 제조 비용을 증가시킬 수 있다.
도 1a 내지 1c는 소우 스트리트(saw street)에 의해 분리되는 복수의 반도체 다이를 갖는 반도체 웨이퍼를 예시한다.
도 2a 내지 도 2o는 침투성 필름 층 위에 차폐 층을 갖는 SIP 모듈을 형성하는 프로세스를 예시한다.
도 3a 내지 도 3b는 도 2a 내지 도 2o로부터 침투성 필름 층 위에 형성된 SIP 모듈을 예시한다.
도 4a 내지 도 4c는 침투성 필름 층 위에 차폐 층을 갖는 SIP 모듈을 형성하는 다른 프로세스를 예시한다.
도 5는 도 4a 내지 도 4c로부터의 침투성 필름 층 위에 형성된 SIP 모듈을 예시한다.
도 6은 전기 컴포넌트들 아래의 언더필 물질을 갖는 SIP 모듈의 다른 실시예를 예시한다.
도 7은 인쇄 회로 보드(PCB)의 표면에 장착된 상이한 유형들의 패키지들을 갖는 PCB를 예시한다.
본 발명은 유사한 번호들이 동일하거나 유사한 엘리먼트들을 나타내는 도면들을 참조하여 이하의 설명에서 하나 이상의 실시예들로 설명된다. 본 발명이 본 발명의 목적들을 달성하기 위한 최상의 모드의 관점에서 설명되지만, 본 발명은, 첨부된 청구항들 및 이하의 개시 및 도면들에 의해 지지되는 그의 등가물들에 의해 정의된 바와 같은 본 발명의 사상 및 범위 내에 포함될 수 있는 대안들, 수정들 및 등가물들을 커버하도록 의도된다는 것이 당업자들에 의해 인지될 것이다. 본원에서 사용된 "반도체 다이"란 용어는 단어들의 단수 및 복수 형태 둘 모두를 모두 지칭하며, 따라서 단일 반도체 디바이스 및 다수의 반도체 디바이스들 둘 모두를 지칭할 수 있다.
반도체 디바이스들은 일반적으로, 프런트-엔드 제조와 백-엔드 제조라는 2개의 복합 제조 프로세스들을 사용하여 제조된다. 프런트-엔드 제조는 반도체 웨이퍼의 표면 상의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 능동 및 수동 전기 컴포넌트들을 포함하며, 이들은 전기적으로 연결되어 기능적 전기 회로들을 형성한다. 트랜지스터들 및 다이오드들과 같은 능동 전기 컴포넌트들은 전류의 흐름을 제어하는 능력을 갖는다. 커패시터들, 인덕터들 및 레지스터들과 같은 수동 전기 컴포넌트들은 전기 회로 기능들을 수행하는 데 필요한 전압과 전류 간의 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅(singulating)하고 구조적 지지, 전기적 상호연결 및 환경 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해, 웨이퍼는 소우 스트리트들(saw street) 또는 스크라이브들(scribes)이라고 불리는 웨이퍼의 비-기능 영역들을 따라 금을 긋고 분할된다. 웨이퍼는 레이저 절단 툴 또는 톱날을 사용하여 싱귤레이팅된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 컴포넌트들과의 상호연결을 위한 핀들 또는 접촉 패드들을 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드들은 그 후 패키지 내의 접촉 패드들에 연결된다. 전기 연결들은 도전 층들, 범프들, 스터드 범프들, 도전 페이스트들 또는 와이어본드들로 제조될 수 있다. 인캡슐란트(encapsulant) 또는 다른 몰딩 물질은 물리적 지지 및 전기적 격리를 제공하기 위해 패키지 위에 증착된다. 완성된 패키지는 그 후 전기 시스템에 삽입되고 반도체 디바이스의 기능성은 다른 시스템 컴포넌트들이 이용 가능하게 된다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비화물, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 탄화물 또는 구조적 지지를 위한 다른 벌크 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 컴포넌트들(104)은 비-활성 다이간 웨이퍼 영역 또는 소우 스트리트(106)에 의해 분리된 채로 웨이퍼(100) 상에 형성된다. 소우 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이팅하기 위한 절단 영역들을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 부분의 단면도를 도시한다. 각각의 반도체 다이(104)는, 배면 또는 비-활성 표면(108) 및 다이 내에 형성되고 전기 설계 및 다이의 기능에 따라 전기적으로 상호연결된 능동 디바이스들, 수동 디바이스들, 도전 층들, 및 유전체 층들로서 구현되는 아날로그 또는 디지털 회로들을 포함하는 활성 표면(110)을 갖는다. 예를 들어, 회로는, 아날로그 회로들 또는 디지털 회로들 예컨대, 디지털 신호 프로세서(DSP), 주문형 집적 회로들(ASIC), 메모리 또는 다른 신호 프로세싱 회로를 구현하기 위해 활성 표면(110) 내에 형성되는 하나 또는 그 초과의 트랜지스터들, 다이오드들 및 다른 회로 엘리먼트들을 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 프로세싱을 위해 인덕터들, 커패시터들 및 레지스터들과 같은 IPD들을 포함할 수 있다.
전기 도전 층(112)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 다른 적합한 금속 증착 프로세스를 사용하여 활성 표면(110) 위에 형성된다. 도전 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적합한 전기 도전성 물질의 하나 이상의 층들일 수 있다. 도전 층(112)은 활성 표면(110) 상의 회로들에 전기적으로 연결되는 접촉 패드들로서 동작한다.
전기 도전 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop) 또는 스크린 인쇄 프로세스를 사용하여 도전 층(112) 위에 증착된다. 범프 물질은 선택적인 플럭스 용액(flux solution)을 갖는 Al, Sn, Ni, Au,Ag, Pb, Bi, Cu,솔더 및 이들의 결합일 수 있다. 예를 들어, 범프 물질은 공융(eutectic) Sn/Pb, 하이-리드 솔더 또는 무연 솔더일 수 있다. 범프 물질은 적합한 부착 또는 본딩 프로세스를 사용하여 도전 층(112)에 본딩된다. 일 실시예에서, 범프 물질은 볼들 또는 범프들(114)을 형성하기 위해 물질의 용해점 위로 그 물질을 가열함으로써 재유동된다. 일 실시예에서, 범프(114)는 습윤 층, 배리어 층 및 접착 층을 갖는 언더 범프 금속화(UBM) 위에 형성된다. 범프(114)는 또한 도전 층(112)에 압착 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 도전 층(112) 위에 형성될 수 있는 하나의 유형의 상호연결 구조를 나타낸다. 상호연결 구조는 또한 본드 와이어들, 도전 페이스트, 스터드 범프, 마이크로 범프 또는 다른 전기적 상호연결을 사용할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 툴(118)을 사용하여 소우 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이팅된다. 개별 반도체 다이(104)는 KGD 포스트 싱귤레이션의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a 내지 도 2o는 침투성 필름 층 위에 SIP 모듈을 형성하는 프로세스를 예시한다. 도 2a는 실리콘, 폴리머, 베릴륨 산화물, 유리 또는 구조적 지지를 위한 다른 적절한 저비용의 강성 물질과 같은 희생 베이스 물질을 함유하는 캐리어 또는 임시 기판(120)의 일부의 단면도를 도시한다. 캐리어(150)는 반도체 패키지의 설계 또는 기능에 따라 원형 또는 직사각형일 수 있다. 계면 층 또는 양-측 테이프(122)가 임시 접착 본딩 필름 층, 에칭-정지 층 또는 열-방출 층으로서 캐리어(120) 위에 형성된다. 일 실시예에서, 계면 층(122)은 폴리이미드 또는 아크릴 필름을 포함한다.
PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 라미네이션 또는 소결을 사용하여 침투성 필름 층(124)이 캐리어(120) 위에 형성된다. 일 실시예에서, 필름 층(124)은 폴리머, 에폭시, 아크릴-기반 B-스테이지 물질 또는 침투성 특성들을 갖는 다른 유사한 물질이다. 필름 층(124)은 125 마이크로미터(㎛)의 두께를 갖는다. 대안적으로, 필름 층(124)은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 탄탈륨 5산화물(Ta2O5), 알루미늄 산화물(Al2O3), 실리콘 이산화물(SiO2), 실리콘 질화물(Si2N4), 실리콘 산질화물(SiON), 탄탈륨 5산화물(Ta2O5), 알루미늄 산화물(Al2O3), 폴리이미드, 벤조시클로부텐(BCB), 폴리벤즈옥사졸(PBO) 또는 유사한 절연 및 구조적 특성들을 갖는 다른 물질들의 하나 이상의 층들을 포함한다. 필름 층(124)은 전자 컴포넌트들의 부착을 위한 임시 침투성 기판으로서 동작한다.
도 2b에서, 도 1c로부터의 반도체 다이(104)는 활성 표면(110) 및 범프들(114)이 필름 층을 향해 배향되도록 픽 앤드 플레이스 동작(pick and place operation)을 사용하여 침투성 필름 층(124) 위에 위치되고 부착된다. 마찬가지로, 이산 전자 컴포넌트(130)는 또한 침투성 필름 층(124) 위에 위치되고 부착된다. 일 실시예에서, 이산 전자 컴포넌트(130)는 레지스터, 커패시터 및 인덕터와 같은 반도체 디바이스 또는 IPD이다. 범프들, 도전성 페이스트 또는 다른 전기적 상호연결들(136)은 이산 전자 컴포넌트(130)에 대한 전기적 상호연결을 제공한다. 반도체 다이(104)의 일부, 예를 들어. 범프들(114) 및 이산 전자 컴포넌트(130)의 일부, 예를 들어, 전기적 상호연결들(136)이 필름 층(124)에 매립된다. 대안적으로, 반도체 다이(104)의 활성 표면(110) 상의 도전 층(112) 및 이산 전자 컴포넌트(130)의 연결 단자들은 필름 층(124) 내로 침투한다. 필름 층(124)은, 범프들(114), 전기적 상호연결들(136) 및 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 연결 단자들이 필름 층 내로 침투하도록 허용하는 낮은 점도를 갖는다.
도 2c는 재구성된 웨이퍼(126)로서 침투성 필름 층(124)에 부착된 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 도 2d의 라인 2c 내지 2c를 통해 취해진 단면도를 도시한다. 일 실시예에서, 단지 이산 전자 컴포넌트들(130)만이 침투성 필름 층(124)에 부착된다.
도 2d는 재구성된 웨이퍼(126)의 컴포넌트 부착 영역(140)에서 필름 층(124)에 부착된 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 다수의 사례들의 평면도를 도시한다. 반도체 다이(104) 및 이산 전자 컴포넌트들(130)의 제 1 그룹은 컴포넌트 부착 영역(140a)에 배치되고, 반도체 다이(104) 및 이산 전자 컴포넌트들(130)의 제 2 그룹은 컴포넌트 부착 영역(140b)에 배치되고, 반도체 다이(104) 및 이산 전자 컴포넌트들(130)의 제 3 그룹은 컴포넌트 부착 영역(140c)에 배치되고, 반도체 다이(104) 및 이산 전자 컴포넌트들(130)의 제 4 그룹은 컴포넌트 부착 영역(140d)에 배치된다.
다른 실시예에서, 반도체 다이(104)는 활성 표면(110)이 필름 층을 향해 배향되도록 하는 픽 앤 플레이스 동작을 이용하여, 침투성 필름 층(124) 없이 캐리어(120)의 계면 층(122) 위에 위치되고 이에 부착되는데, 도 2e를 참조한다. 마찬가지로, 이산 전자 컴포넌트(130)는 또한 계면 층(122) 위에 위치되고 이에 부착된다. 반도체 다이(104)의 표면 및 이산 전자 컴포넌트(130)의 표면은 계면 층(122)과 접촉한다. 또 다른 실시예에서, 범프들(114)이 없는 반도체 다이(104) 및 전기적 상호연결들(136)이 없는 이산 전자 컴포넌트(130)가 침투성 필름 층(124) 상에 배치되는데, 즉 반도체 다이(104)의 표면 및 이산 전자 컴포넌트(130)의 표면이 도 2f에 도시된 바와 같이 침투성 필름 층과 접촉한다.
도 2c로 돌아와서, 전기 도전 층(142)은 도 2g에 도시된 바와 같이, PVD, CVD, 전해 도금, 무전해 도금 프로세스 또는 다른 적합한 금속 증착 프로세스를 사용하여 컴포넌트 부착 영역들(140a-140d)의 일부 위에 그리고 필름 층(124)의 컴포넌트 부착 영역들 사이의 영역(144)의 일부 위에 형성된다. 도전 층(142)은 Al, Cu, Sn, Ni, Au,Ag, 또는 다른 적합한 전기 도전 물질의 하나 이상의 층들일 수 있다. 도전 층(142)은 컴포넌트 부착 영역들(140a-140d)의 코너들에 배열된다. 도전 층(142)의 세그먼트는 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 설계 및 기능에 의존하여 전기적으로 격리되거나 전기적으로 공통적일 수 있다. 도 2h는 컴포넌트 부착 영역들(140a-140d)의 일부를 커버하고 컴포넌트 부착 영역들 사이의 필름 층(124)의 영역(144)의 일부와 중첩하는 도전 층(142)의 평면도를 도시한다.
도 2i는 컴포넌트 부착 영역들(140a-140d)의 코너들 및 그의 각각의 측 주위에 세그먼트들로서 형성된 도전 층(142)의 다른 실시예를 예시한다. 도전 층(142)의 개별 세그먼트들은 반도체 다이(104) 및 이산 전자 컴포넌트들(130)의 설계 및 기능에 의존하여 전기적으로 격리되거나 전기적으로 공통적일 수 있다. 도 2j는 컴포넌트 부착 영역들(140a-140d)의 코너들에 둥근 형상으로 형성된 도전 층(142)의 다른 실시예를 예시한다.
도 2k에서, 인캡슐란트 또는 몰딩 화합물(146)이 페이스트 인쇄, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐란트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적합한 애플리케이터(applicator)를 사용하여 반도체 다이(104), 이산 전자 컴포넌트(130), 필름 층(124) 및 도전 층(142)의 일부 위에 증착된다. 인캡슐란트(146)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 물질일 수 있다. 인캡슐란트(146)는 비-도전성이고, 구조적 지지를 제공하며, 외부 엘리먼트들 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다. 일 실시예에서, 인캡슐란트(146)는 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 상부 표면들 및 측 표면들은 물론, 반도체 다이 및 이산 전자 컴포넌트와 필름 층(124) 사이를 커버한다. 도 2l는 재구성된 웨이퍼(126) 상의 도전 층(142)의 일부 및 컴포넌트 부착 영역들(140a-140d)을 커버하는 인캡슐란트(146)의 평면도를 도시한다.
도 2m에서, 재구성된 웨이퍼(126)는 톱날 또는 레이저 절단 툴(148)을 사용하여 영역들(144)을 통해 개별 SIP 모듈들(150)로 싱귤레이팅된다. 도 2n은 예를 들어, 컴포넌트 부착 영역(140a)에 배치되는 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 제 1 그룹을 포함하는 SIP 모듈(150)을 도시한다. 도전 층(142)의 일부는 컴포넌트 부착 영역들(140a-140b) 사이의 필름 층(124)의 영역(144)의 일부와 중첩하는 도전 층의 성질에 의해 인캡슐란트(146) 외부로 측방향으로 연장된다.
반도체 다이(104) 및 이산 전기 컴포넌트(130)는 EMI, RFI, 고조파 왜곡 및 디바이스 간 간섭에 민감한 IPD들을 포함할 수 있다. 예를 들어, 반도체 다이(104) 및 이산 전기 컴포넌트(130) 내에 포함되는 IPD들은 공진기들, 고역-통과 필터들, 저역-통과 필터들, 대역-통과 필터들, 대칭 Hi-Q 공진 변압기들 및 튜닝 커패시터들과 같은 고주파수 애플리케이션들에 필요한 전기적 특성을 제공한다.
EMI 및 RFI의 영향들을 감소시키기 위해, 차폐 층(154)이 도 2o에 도시된 바와 같이 인캡슐란트(146)의 주 표면(156) 및 측 표면들(158) 위에 형성된다. 차폐 층(154)은 Al, Cu,Sn, Ni, Au,Ag, 또는 다른 적합한 도전 물질의 하나 이상의 층들일 수 있다. 대안적으로, 차폐 층(154)은 카보닐 철, 스테인레스 강, 니켈 은, 저-탄소 강, 실리콘-철 강, 포일, 도전성 수지, 카본-블랙, 알루미늄 플레이크 및 자속 B 필드들, EMI, RFI 및 다른 디바이스간 간섭의 영향들을 감소시킬 수 있는 다른 금속들 또는 합성물들일 수 있다. 차폐 층(154)은 반도체 다이(104) 및 이산 전자 컴포넌트(130)에 관한 EMI 및 RFI의 영향을 감소시키기 위해 SIP 모듈(150)의 외부 접지점으로서 도전 층(142)에 전기적으로 연결된다.
임시 캐리어(120), 계면 층(122) 및 침투성 필름 층(124)은, 반도체 다이(104)의 범프들(114) 및 이산 전자 컴포넌트(130)의 전기적 상호연결들(136), 또는 반도체 다이 및 이산 전자 컴포넌트의 다른 연결 단자들을 노출시키기 위해, 화학적 에칭, 기계적 박리, CMP, 기계적 그라인딩, 열 베이크, 자외선(UV) 광, 레이저 스캐닝 또는 습식 스트라이핑에 의해 제거된다. 캐리어(120), 계면 층(122) 및 침투성 필름 층(124)은 도 2m의 싱귤레이션 이전에 제거될 수 있다.
도 3a는 인캡슐란트(146)의 주 표면(156) 및 측 표면들(158)을 커버하는 차폐 층(154)을 갖는 SIP 모듈(150)을 예시한다. 차폐 층(154)은 SIP 모듈(150)에 대한 EMI 및 RFI의 영향을 감소시키기 위해 외부 접지점으로서 도전 층(142)과 전기적으로 접촉한다. 반도체 다이(104) 및 이산 전자 컴포넌트(130)는 초기에, 범프들(114) 및 전기적 상호연결들(136)이 필름 층 내에 매립된 채로, 필름 층(124)에 부착된다. 반도체 다이(104) 및 이산 전자 컴포넌트(130)는 인캡슐란트(146)에 의해 커버된다. 필름 층(124)이 제거될 때, 반도체 다이(104) 및 이산 전자 컴포넌트(130)는 기판 없이 SIP 모듈(150) 내의 인캡슐란트(146)에 의해 계속 지지된다. 범프들(114) 및 전기적 상호연결들(136)은 캐리어(120), 계면 층(122) 및 필름 층(124)을 제거한 후에 형성될 수 있다. 반도체 다이(104)의 표면 및 이산 전자 컴포넌트(130)의 표면이 계면 층(122) 또는 침투성 필름 층(124) 상에 배치되는 경우에(도 2e 및 도 2f 참조), 차폐 층(154)을 형성한 후에, 또는 캐리어 층(120), 계면 층(122) 및 필름 층(124)을 제거한 후에, 범프들(114) 및 전기 상호연결들(136)이 형성될 수 있다.
도 3b는 외부 전기적 상호연결을 위해 인캡슐란트(146)로부터 노출되는 범프들(114) 및 전기적 상호연결들(136)을 갖는 SIP 모듈(150)의 하부도를 도시한다. 대안적으로, 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 연결 단자들은 외부 전기적 상호연결을 위해 인캡슐란트(146)로부터 노출된다. 트레이스 라인들(160)이 인캡슐란트(146) 위에 형성되고 도전 층(142)과 범프들(114) 및 전기적 상호연결들(136) 사이에 전기 연결을 제공한다. 기판 없이, 제거 가능 필름 층(124) 위에 SIP 모듈(150)을 형성하는 프로세스는 더 높은 설계 유연성, 낮은 프로파일, 감소된 결함들 및 장애들 및 더 낮은 제조 비용을 제공한다.
도 2g로부터 지속되는 다른 실시예에서, 인캡슐란트 또는 몰딩 화합물(166)은, 도 4a에 도시된 바와 같이, 페이스트 인쇄, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐란트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적합한 애플리케이터를 사용하여 반도체 다이(104), 이산 전자 컴포넌트(130), 필름 층(124) 및 도전 층(142)의 일부 위에 증착된다. 인캡슐란트(166)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 물질일 수 있다. 인캡슐란트(166)는 비-도전성이고, 구조적 지지를 제공하며, 외부 엘리먼트들 및 오염물로부터 반도체 디바이스를 환경적으로 보호한다. 일 실시예에서, 인캡슐란트(166)는 반도체 다이(104) 및 이산 전자 컴포넌트(130)의 상부 표면들 및 측 표면들은 물론, 반도체 다이 및 이산 전자 컴포넌트와 필름 층(124) 사이를 커버한다.
도 4b에서, 재구성된 웨이퍼(168)는 톱날 또는 레이저 절단 툴(169)을 사용하여 영역들(144)을 통해 개별 SIP 모듈들(170)로 싱귤레이팅된다.
반도체 다이(104) 및 이산 전기 컴포넌트(130)는 EMI, RFI, 고조파 왜곡 및 디바이스 간 간섭에 민감한 IPD들을 포함할 수 있다. 예를 들어, 반도체 다이(104) 및 이산 전기 컴포넌트(130) 내에 포함되는 IPD들은 공진기들, 고역-통과 필터들, 저역-통과 필터들, 대역-통과 필터들, 대칭 Hi-Q 공진 변압기들 및 튜닝 커패시터들과 같은 고주파수 애플리케이션들에 필요한 전기적 특성을 제공한다.
EMI 및 RFI의 영향들을 감소시키기 위해, 차폐 층(174)이, 도 4c에 도시된 바와 같이, SIP 모듈(170)의 도전 층(142)의 측 표면들(179) 및 인캡슐란트(146)의 주 표면(176) 및 측 표면들(178)위에 형성된다. 차폐 층(154)은 Al, Cu,Sn, Ni, Au, Ag, 또는 다른 적합한 도전 물질의 하나 이상의 층들일 수 있다. 대안적으로, 차폐 층(174)은 카보닐 철, 스테인레스 강, 니켈 은, 저-탄소 강, 실리콘-철 강, 포일, 도전성 수지, 카본-블랙, 알루미늄 플레이크 및 자속 B 필드들, EMI, RFI 및 다른 디바이스간 간섭의 영향들을 감소시킬 수 있는 다른 금속들 또는 합성물들일 수 있다. 차폐 층(174)은 반도체 다이(104) 및 이산 전자 컴포넌트(130)에 대한 EMI 및 RFI의 영향을 감소시키기 위해 SIP 모듈(170)의 외부 접지점으로서 도전 층(142)에 전기적으로 연결된다.
임시 캐리어(120) 및 계면 층(122)은, 반도체 다이(104)의 범프들(114) 및 이산 전자 컴포넌트(130)의 전기적 상호연결들(136), 또는 반도체 다이 및 이산 전자 컴포넌트의 다른 연결 단자들을 노출시키기 위해, 화학적 에칭, 기계적 박리, CMP, 기계적 그라인딩, 열 베이크, 자외선(UV) 광, 레이저 스캐닝 또는 습식 스트라이핑에 의해 제거된다. 캐리어(120), 계면 층(122) 및 침투성 필름 층(124)은 도 4b의 싱귤레이션 이전에 제거될 수 있다.
도 5는 인캡슐란트(146)의 주 표면(176) 및 측 표면들(178) 및 도전 층(142)의 측 표면들(179)을 커버하는 차폐 층(174)을 갖는 SIP 모듈(170)을 예시한다. 차폐 층(174)은 SIP 모듈(170)에 대한 EMI 및 RFI의 영향을 감소시키기 위해 외부 접지점으로서 도전 층(142)과 전기적으로 접촉한다. 반도체 다이(104) 및 이산 전자 컴포넌트(130)는 초기에, 범프들(114) 및 전기적 상호연결들(136)이 필름 층 내에 매립된 채로, 필름 층(124)에 부착된다. 반도체 다이(104) 및 이산 전자 컴포넌트(130)는 인캡슐란트(166)에 의해 커버된다. 필름 층(124)이 제거될 때, 반도체 다이(104) 및 이산 전자 컴포넌트(130)는 기판 없이 SIP 모듈(170) 내의 인캡슐란트(166)에 의해 계속 지지된다. 범프들(114) 및 전기적 상호연결들(136)은 캐리어(120), 계면 층(122) 및 필름 층(124)을 제거한 후에 형성될 수 있다. 반도체 다이(104)의 표면 및 이산 전자 컴포넌트(130)의 표면이 계면 층(122) 또는 침투성 필름 층(124) 상에 배치되는 경우에(도 2e 및 도 2f 참조), 차폐 층(174)을 형성한 후에, 또는 캐리어 층(120), 계면 층(122) 및 필름 층(124)을 제거한 후에, 범프들(114) 및 전기 상호연결들(136)이 형성될 수 있다.
도 6은, 에폭시 수지와 같은 언더필 또는 절연 물질(192)이 반도체 다이(104)의 범프들(114) 주위에 그리고 이산 전자 컴포넌트(130)의 전기적 상호연결들 주위에 증착되어 있는, 도 5와 유사한 SIP 모듈(190)의 다른 실시예를 예시한다.
도 7은 SIP 모듈들(150 및 170)을 포함해서, PCB(202)의 표면 상에 장착된 복수의 반도체 패키지들을 갖는 칩 캐리어 기판 또는 PCB(202)를 갖는 전자 컴포넌트(200)를 예시한다. 전자 디바이스(200)는 애플리케이션에 의존하여 하나의 유형의 반도체 패키지 또는 다수의 유형들의 반도체 패키지들을 가질 수 있다.
전자 디바이스(200)는 하나 이상의 전기적 기능들을 수행하기 위해 반도체 패키지들을 사용하는 자립형 시스템 일 수 있다. 대안적으로, 전자 디바이스(200)는 보다 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 디바이스(200)는 태블릿, 셀룰러 전화, 디지털 카메라, 통신 시스템, 또는 다른 전자 디바이스의 부분일 수 있다. 대안적으로, 전자 디바이스(200)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서들, 메모리들, ASIC, 로직 회로들, 아날로그 회로들, RF 회로들, 이산 디바이스들 또는 다른 반도체 다이 또는 전기 컴포넌트들을 포함할 수 있다. 소형화 및 중량 감소는 제품이 시장에서 수용되기 위해 필수적이다. 반도체 디바이스들 간의 거리는 더 높은 밀도를 달성하기 위해 감소될 수 있다.
도 7에서, PCB(202)는 PCB 상에 장착된 반도체 패키지의 구조적지지 및 전기적 상호연결을 위한 일반적인 기판을 제공한다. 도전성 신호 트레이스들(204)은 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적합한 금속 증착 프로세스를 사용하여 PCB(202)의 표면 상에 또는 그의 층들 내부에 형성된다. 신호 트레이스들(204)은 반도체 패키지들, 장착된 컴포넌트들 및 다른 외부 시스템 컴포넌트들 각각 사이에서 전기 통신을 제공한다. 트레이스(204)는 또한 반도체 패키지들 각각에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 그리고 전기적으로 부착하기 위한 기술이다. 제 2 레벨 패키징은 중간 기판을 PCB에 기계적으로 그리고 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB에 기계적으로 그리고 전기적으로 직접 장착되는 제 1 레벨 패키징만을 가질 수 있다.
예시를 위해, 본드 와이어 패키지(206) 및 플립 칩(208)을 포함하는 여러 유형들의 제 1 레벨 패키징이 PCB(202) 상에 도시된다. 부가적으로, 볼 그리드 어레이(BGA)(210), 범프 칩 캐리어(BCC)(212), 랜드 그리드 어레이(LGA)(216), 멀티-칩 모듈(MCM)(218), 쿼드 플랫 비-리드 패키지(QFN)(220), 쿼드 플랫 패키지(222), 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(224) 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(226)를 포함하는 여러 유형의 제 2 레벨 패키징이 PCB(202) 상에 장착된 것으로 도시된다. 일 실시예에서, eWLB(224)는 팬-아웃(fan-out) 웨이퍼 레벨 패키지(Fo-WLP)이고 WLCSP(226)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. 시스템 요건들에 의존하여, 제 1 및 제 2 레벨 패키징 스타일들의 임의의 결합으로 구성된 반도체 패키지들의 임의의 결합은 물론, 다른 전자 컴포넌트가 PCB(202)에 연결될 수 있다. 일부 실시예들에서, 전자 디바이스(200)는 단일 부착 반도체 패키지를 포함하는 반면에, 다른 실시예들은 다수의 상호연결된 패키지들을 필요로 한다. 단일 기판 위에 하나 이상의 반도체 패키지들을 결합함으로써, 제조자들은 사전-제작된 컴포넌트들을 전자 디바이스들 및 시스템들에 통합시킬 수 있다. 반도체 패키지들은 정교한 기능성을 포함하기 때문에, 전자 디바이스들은 덜 비싼 컴포넌트들 및 능률적인(streamlined) 제조 프로세스를 사용하여 제조될 수 있다. 결과적인 디바이스들은 고장날 가능성이 적고 제조하기에 덜 비싸서, 소비자들에 대한 비용을 낮춘다.
본 발명의 하나 이상의 실시예들이 상세히 예시되었지만, 당업자들은 다음의 청구항들에 기술된 바와 같은 본 발명의 범위를 벗어나지 않고 이들 실시예들에 대한 변형들 및 적응들이 이루어질 수 있다는 것을 인지할 것이다.

Claims (15)

  1. 반도체 디바이스를 제조하는 방법으로서,
    침투성 필름 층(penetrable film layer)을 제공하는 단계;
    반도체 다이 또는 컴포넌트의 일부가 상기 침투성 필름 층에 매립된 채로, 상기 침투성 필름 층의 부착 영역 위에 상기 반도체 다이 또는 컴포넌트를 배치하는 단계;
    상기 침투성 필름 층 위에 도전 층을 형성하는 단계;
    상기 침투성 필름 층, 상기 도전 층 및 상기 반도체 다이 또는 컴포넌트 위에 인캡슐란트(encapsulant)를 증착하는 단계;
    상기 인캡슐란트 위에 차폐 층을 형성하는 단계; 및
    상기 침투성 필름 층을 제거하는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 침투성 필름 층의 부착 영역 내의 상기 침투성 필름 층의 제 1 부분 위에 그리고 상기 침투성 필름 층의 부착 영역 외부의 상기 침투성 필름 층의 제 2 부분 위에 도전 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 도전 층은 상기 인캡슐란트 외부로 연장되는,
    반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 차폐 층은 상기 도전 층에 전기적으로 연결되는,
    반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 반도체 다이 또는 컴포넌트 아래에 절연 물질을 배치하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 반도체 다이 또는 컴포넌트는 집적 수동 디바이스를 포함하는,
    반도체 디바이스를 제조하는 방법.
  7. 반도체 디바이스를 제조하는 방법으로서,
    침투성 층을 제공하는 단계;
    전기 컴포넌트의 일부가 상기 침투성 층에 매립된 채로, 상기 침투성 층의 부착 영역 위에 상기 전기 컴포넌트를 배치하는 단계;
    상기 침투성 층 및 상기 전기 컴포넌트 위에 인캡슐란트를 증착하는 단계; 및
    상기 인캡슐란트 위에 차폐 층을 형성하는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서,
    상기 침투성 층을 제거하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  9. 제7항에 있어서,
    상기 침투성 층 위에 도전 층을 형성하는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  10. 제9항에 있어서,
    상기 도전 층은 상기 전기 컴포넌트로 연장되는,
    반도체 디바이스를 제조하는 방법.
  11. 반도체 디바이스로서,
    기판;
    상기 기판의 부착 영역 위에 배치되는 전기 컴포넌트;
    상기 기판 및 상기 전기 컴포넌트 위에 증착된 인캡슐란트; 및
    상기 인캡슐란트 위에 형성된 차폐 층을 포함하는,
    반도체 디바이스.
  12. 제11항에 있어서,
    상기 기판 위에 형성되는 도전 층을 더 포함하는,
    반도체 디바이스.
  13. 제12항에 있어서,
    상기 도전 층은 상기 기판의 부착 영역 내의 상기 기판의 제 1 부분 및 상기 기판의 부착 영역 외부의 기판의 제 2 부분 위에 형성되는,
    반도체 디바이스.
  14. 제12항에 있어서,
    상기 차폐 층은 상기 도전 층에 전기적으로 연결되는,
    반도체 디바이스.
  15. 제11항에 있어서,
    상기 전기 컴포넌트 아래에 배치되는 절연 물질을 더 포함하는,
    반도체 디바이스.
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