KR20180087304A - 액정 패널에 사용되는 어레이 기판 및 그 제조 방법 - Google Patents

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KR20180087304A
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Abstract

본 발명은 어레이 기판에 관한 것으로, 상기 어레이 기판은 기판과; 기판 상의 저온 폴리 실리콘 박막 트랜지스터와; 저온 폴리 실리콘 박막 트랜지스터를 커버하는 평탄층과; 평탄층에 형성되어 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극을 노출시키는 비아와; 평탄층 상에 이격 배열되는 공통 전극 및 수신 전극과; 공통 전극, 수신 전극 및 평탄층을 커버하는 패시베이션 층; 및 패시베이션 층 상에 형성되며, 비아를 통해 드레인 전극에 접촉되는 픽셀 전극;을 포함하되, 공통 전극은 터치 단계에서 구동 전극으로 사용되며 서로 이격된 공통 전극이 서로 연결된다. 본 발명은 또한 어레이 기판을 제조하는 방법을 제공한다. 본 발명에 따르면 어레이 기판 제조 과정 중의 하나의 공정을 줄임으로써, 생산 비용을 줄일 수 있다.

Description

액정 패널에 사용되는 어레이 기판 및 그 제조 방법
본 발명은 LCD 기술분야에 관한 것으로, 액정 패널에 사용되는 어레이 기판 및 그 제조 방법에 관한 것이다.
광전기 및 반도체 기술이 발전함에 따라, 플랫 패널 디스플레이(Flat Panel Display) 기술이 빠르게 발전하고 있다. 많은 플랫 패널 디스플레이 중에서, 액정 디스플레이(LCD: Liquid Crystal Display)는 공간 이용율이 높고, 소모전력이 낮고 복사가 없고 전자기 간섭이 적은 등 뛰어난 우월성을 많이 갖고 있어 시장의 주류로 되고 있다.
LCD의 스위치 소자로서, 비정질 실리콘 박막 트랜지스터(a-Si TFT)가 많이 사용되고 있다. 그러나, a-Si TFT LCD는 박형화, 경량화, 높은 정밀도, 높은 휘도, 높은 신뢰성 및 낮은 전력 소모 등 요구들을 만족시켜야 하는 점에서 제한을 받는다. 저온 폴리 실리콘(Lower Temperature Polycrystal Silicon, LTPS) TFT LCD는 a-Si TFT LCD와 비교하면, 상기 요구들을 만족시키는 점에서 선명한 우세를 갖는다.
한편, 스마트 전자 제품이 보급됨에 따라, 커패시티브 터치 스크린(Capacitive touch screen)이 휴대전화, 태블릿 컴퓨터 등 다양한 전자 제품에 사용되고 있다. 현재 보편적으로 사용되고 있는 커패시티브 터치 스크린으로는 OGS(일체형 터치 스크린, One Glass Solution), 온-셀(On-Cell, 외장형) 및 인-셀(On-Cell, 내장형)의 세 가지 기술이 있다. 그 중에서, 인-셀 기술은 공정 상의 우세로 인해 OGS 기술 및 온-셀 기술에 비해 더욱 얇고 가벼우며, 투광율이 더욱 높고 구조적 안정성이 더욱 좋은 등 장점을 갖고 있다.
연구를 통해 발견된 바에 의하면, 현재 인-셀 기술을 사용하여 LTPS 터치 스크린을 제조하는 과정에서 두 개의 공정을 통해 구동 전극 Tx 및 수신 전극 Rx의 제조가 완성된다. 따라서, 종래 기술에 따르면 어레이 기판의 제조 과정이 과도하게 복잡해지는 기술 문제가 존재한다.
상기와 같은 종래 기술에 존재하는 문제점을 해결하기 위한 본 발명의 목적은, 액정 패널에 사용되는 어레이 기판 및 그 제조 방법을 제공하기 위한 것이다.
상기 종래 기술에 존재하는 문제점을 해결하기 위하여, 본 발명의 목적은 기판과; 상기 기판 상의 저온 폴리 실리콘 박막 트랜지스터와; 상기 저온 폴리 실리콘 박막 트랜지스터를 커버하는 평탄층과; 상기 평탄층에 형성되어 상기 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극을 노출시키는 비아와; 상기 평탄층 상에 이격 배열되는 공통 전극 및 수신 전극과; 상기 공통 전극, 상기 수신 전극 및 상기 평탄층을 커버하는 패시베이션 층; 및 상기 패시베이션 층 상에 형성되며, 상기 비아를 통해 상기 드레인 전극에 접촉되는 픽셀 전극;을 포함하되, 상기 공통 전극은 터치 단계에서 구동 전극으로 사용되며 서로 이격된 공통 전극이 서로 연결되는 액정 패널에 사용되는 어레이 기판을 제공한다.
또한, 상기 기판은 상기 패시베이션 층에 형성되며 상기 공통 전극을 노출시키는 제3 비아홀과; 상기 패시베이션 층 상에 형성되며 상기 픽셀 전극에 접촉되지 않는 연결 전극;을 더 포함하되, 상기 연결 전극은 상기 제3 비아홀을 통해 상기 공통 전극에 접촉되어, 상기 이격 차단된 공통 전극을 서로 연결시킨다.
또한, 상기 공통 전극 및 상기 수신 전극은 동시에 형성된다.
또한, 상기 픽셀 전극 및 상기 연결 전극은 동시에 형성된다.
또한, 상기 어레이 기판은 상기 기판과 상기 저온 폴리 실리콘 박막 트랜지스터 사이의 차광층; 및 상기 차광층과 상기 저온 폴리 실리콘 박막 트랜지스터 사이의 제1 절연층;을 포함하되, 상기 차광층은 상기 저온 폴리 실리콘 박막 트랜지스터와 대향하여 설치되고, 상기 제1 절연층은 상기 차광층 및 상기 기판을 커버한다.
또한, 상기 저온 폴리 실리콘 박막 트랜지스터는, 상기 제1 절연층 상의 폴리 실리콘 층과; 상기 제1 절연층 상에 형성되며 상기 폴리 실리콘 층을 커버하는 제2 절연층과; 상기 제2 절연층 상의 게이트 전극과; 상기 제2 절연층 상에 형성되며 상기 게이트 전극을 커버하는 제3 절연층과; 상기 제3 절연층 및 상기 제2 절연층의 제1 비아홀 및 제2 비아홀; 및 상기 제3 절연층 상의 소스 전극 및 드레인 전극;을 포함하되, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 폴리 실리콘 층의 표면을 노출시키고, 상기 소스 전극은 상기 제1 비아홀을 충진하며 상기 폴리 실리콘 층의 표면에 접촉하고, 상기 드레인 전극은 상기 제2 비아홀을 충진하며 상기 폴리 실리콘층의 표면에 접촉하며, 상기 평탄층은 상기 제3 절연층 상에 설치되어 상기 소스 전극 및 상기 드레인 전극을 커버한다.
본 발명의 다른 목적은, 기판을 제공하는 단계와; 상기 기판 상에 저온 폴리 실리콘 박막 트랜지스터를 형성하는 단계와; 상기 저온 폴리 실리콘 박막 트랜지스터를 커버하는 평탄층을 형성하는 단계와; 상기 평탄층에 상기 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극을 노출시키는 비아를 형성하는 단계와; 상기 평탄층 상에 이격 배열되는 공통 전극 및 수신 전극을 동시에 형성하는 단계와; 상기 공통 전극, 상기 수신 전극 및 상기 평탄층을 커버하는 패시베이션 층을 형성하는 단계; 및 상기 패시베이션 층 상에 상기 비아를 통해 상기 드레인 전극에 접촉되는 픽셀 전극을 형성하는 단계;를 포함하되, 상기 공통 전극은 터치 단계에서 구동 전극으로 사용되며 서로 이격된 공통 전극이 서로 연결되는 액정 패널에 사용되는 어레이 기판의 제조 방법을 제공한다.
또한, 상기 제조 방법은, 상기 패시베이션 층을 형성한 후 상기 패시베이션 층에 상기 공통 전극을 노출시키는 제3 비아홀을 형성하는 단계와; 상기 픽셀 전극을 형성하는 동시에 상기 패시베이션 층 상에 상기 픽셀 전극에 접촉되지 않는 연결 전극을 형성하는 단계;를 더 포함하되, 상기 연결 전극은 상기 제3 비아홀을 통해 상기 공통 전극에 접촉되어, 상기 이격 차단된 공통 전극이 서로 연결된다.
또한, 상기 제조 방법은, 상기 저온 폴리 실리콘 박막 트랜지스터를 형성하기 전에, 상기 기판 상에 상기 저온 폴리 실리콘 박막 트랜지스터와 대향되게 설치되는 차광층을 형성하는 단계와; 상기 기판 상에 상기 차광층을 커버하는 제1 절연층을 형성하는단계를 더 포함한다.
또한, 상기 저온 폴리 실리콘 박막 트랜지스터의 제조 방법은 구체적으로, 상기 제1 절연층 상에 폴리 실리콘 층을 형성하는 단계와; 상기 제1 절연층 상에 상기 폴리 실리콘 층을 커버하는 제2 절연층을 형성하는 단계와; 상기 제2 절연층 상에 게이트 전극을 형성하는 단계와; 상기 제2 절연층 상에 상기 게이트 전극을 커버하는 제3 절연층을 형성하는 단계와; 상기 제3 절연층 및 상기 제2 절연층에 제1 비아홀 및 제2 비아홀을 형성하는 단계; 및 상기 제3 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하되, 상기 제1 비아홀 및 상기 제2 비아홀은 상기 폴리 실리콘 층의 표면을 노출시키고, 상기 소스 전극은 상기 제1 비아홀을 충진하며 상기 폴리 실리콘 층의 표면에 접촉하고, 상기 드레인 전극은 상기 제2 비아홀을 충진하며 상기 폴리 실리콘층의 표면에 접촉하며, 상기 평탄층은 상기 제3 절연층 상에 설치되어 상기 소스 전극 및 상기 드레인 전극을 커버한다.
본 발명에 따르면, 동일한 제조 공정에서 터치 단계에서 구동 전극으로 사용되는 공통 전극 및 수신 전극을 제조함으로써, 종래 기술에서 두 공정을 통해 구동 전극과 수신 전극을 형성하여야 하는 것과 비교하면 하나의 공정을 줄일 수 있으므로, 저온 폴리 실리콘 박막 트랜지스터 어레이 기판의 제조 흐름을 줄여 생산 비용이 감소된다.
본 발명의 실시예의 상기 측면 및 다른 측면, 특징 및 장점은 도면을 결합하여 진행한 설명에 의해더욱 명확해질 것이다. 도면에 있어서,
도 1은 본 발명의 실시예에 따른 저온 폴리 실리콘 박막 트랜지스터 어레이 기판의 부분적 구조의 개념도이고,
도 2는 본 발명의 실시예에 따른 액정 패널의 부분적 구조의 개념도이다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 상세하게 설명한다. 그러나, 본 발명은 다수의 상이한 형식으로 실현될 수 있으며, 본 발명은 여기에서 설명된 구체적 실시예에 한하여 해석되어서는 안된다. 반대로, 상기 실시예들은 본 발명의 원리 및 실질적 적용을 설명하기 위해 제공되는 것으로, 본 발명이 속하는 기술분야에서 기타 기술자들은 본 발명의 각 실시예 및 특정된 예상되는 적용에 대한 다양한 수정을 이해할 수 있을 것이다.
도면에 있어서, 부품을 명확하게 설명하기 위하여 층 및 구조의 두께를 과장하여 도시하였다. 동일한 도면 부호는 명세서 전체 및 도면에서 동일한 소자를 나타내고 있다.
"제1", "제2", "제3" 등의 용어를 사용하여 다양한 소자들을 묘사할 수 있으나, 이러한 소자들은 상기 용어의 한정을 받지 말아야 함을 이해하여야 할 것이다. 상기 용어들은 단지 하나의 소자를 다른 소자와 구별하기 위해 사용될 뿐이다.
하나의 층 또는 소자가 다른 하나의 층 또는 기판 "상에" "위에" 형성되었다고 기재할 경우, 상기 하나의 층 또는 소자가 직접적으로 다른 하나의 층 또는 기판 상에 형성되거나 또는 중간 층 또는 중간 소자가 존재할 수도 있음을 이해하여야 한다.
도 1은 본 발명의 실시예에 따른 저온 폴리 실리콘 박막 트랜지스터 어레이 기판의 부분적 구조의 개념도이다.
도 1을 참조하면, 먼저 일 기판(101)이 제공된다. 본 실시예에서, 기판(101)은 투명한 유리 기판일 수 있으나, 본 발명은 여기에 한정되지 않는다. 예를 들면, 기판(101)은 투명한 수지 기판 등일 수도 있다.
다음으로, 기판(101) 상에 차광층(102)이 형성된다. 본 실시예에서, 차광층(102)은 형성할 저온 폴리 실리콘 박막 트랜지스터와 마주하여 설치된다. 따라서 차광층(102)은 저온 폴리 실리콘 박막 트랜지스터의 채널에 대해 차광 작용을 하여, 저온 폴리 실리콘 박막 트랜지스터가 광 조사에 의해 누설 전류가 발생되는 것을 방지할 수 있다.
나아가, 차광층(102) 및 저온 폴리 실리콘 트랜지스터는 서로 마주하여 설치된다. 다시 말하면, 도 1에서, 밑에서 위를 향하는 방향으로 바라볼 때, 차광층(102)은 형성할 저온 폴리 실리콘 박막 트랜지스터를 완전히 차단시킨다. 본 실시예에서, 차광층(102)은 블랙 금속 재료를 선택하여 사용할 수 있다. 예를 들어, 본 발명에서 크롬, 몰리브덴 또는 이들의 조합을 사용할 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 기판(101) 상에 차광층(102)을 커버하는 제1 절연층(103)이 형성된다. 다시 말하면, 차광층(102)은 직접 기판(101) 상에 형성되고, 제1 절연층(103)은 직접 기판(101) 상에 형성되어 차광층(102)을 커버하되, 형성할 저온 폴리 실리콘 박막 트랜지스터는 직접 제1 절연층(103) 상에 형성된다. 본 실시예에서, 제1 절연층(103)은 질화 실리콘 및/또는 산화 실리콘으로 형성되며, 예를 들어 제1 절연층(103)은 아래로부터 위로 적층되는 질화 실리콘 및 산화 실리콘을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
이하, 계속하여 도 1을 참조하여 형성할 저온 폴리 실리콘 박막 트랜지스터의 구조에 대해 구체적으로 설명한다. 여기서 제공되는 저온 폴리 실리콘 박막 트랜지스터의 구조는 예시적인 것으로 이에 한정되지 않는다.
계속하여 도 1을 참조하면, 먼저, 제1 절연층(103) 상에 폴리 실리콘 층(104)을 형성한다. 여기서, 폴리 실리콘 층(104)은 캐리어의 이동 통로를 형성하기 위한 것이다. 여기서, 폴리 실리콘 층(104)의 형성 방식은 기존 기술 중의 저온 폴리 실리콘의 형성 방식을 참고할 수 있는바, 불필요한 설명을 피하기 위해 구체적으로 설명하지 않도록 한다. 또한, 폴리 실리콘 층(104)의 양단에 N형 도핑을 진행할 수도 있다. 이때, 형성할 소스 전극 및 드레인 전극은 각각 폴리 실리콘 층(104) 양단의 N형 도핑 영역과 접촉된다.
다음, 제1 절연층(103) 상에 폴리 실리콘 층(104)의 제2 절연층(105)을 형성한다. 본 실시예에서, 제2 절연층(105)은 질화 규소 및/또는 산화 규소로 형성된다. 예를 들면, 제2 절연층(105)은 아래로부터 위로 적층되는 질화 규소층 및 산화 규소층을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
다음, 제2 절연층(105) 상에 게이트 전극(106)을 형성한다. 여기서, 게이트 전극(106)은 금속 전도재료를 이용하여 형성될 수 있으며, 일 예로 몰리브덴일 수 있으나, 본 발명은 이에 한정되지 않는다.
다음, 제2 절연층(105) 상에 게이트 전극(106)을 커버하는 제3 절연층(107)을 형성한다. 본 실시예에서, 제3 절연층(107)은 질화 규소 및/또는 산화 규소로 형성된다. 예를 들면, 제3 절연층(107)은 아래로부터 위로 적층되는 질화 규소층 및 산화 규소층을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않는다.
다음, 제3 절연층(170) 및 제2 절연층(105) 중에 제1 비아홀(108a) 및 제2 비아홀(108b)을 형성한다. 여기서, 제1 비아홀(108a) 및 제2 비아홀(108b)은 폴리 실리콘 층(104)의 표면을 노출시킨다. 여기서, 만약 폴리 실리콘 층(104)의 양 단에 대하여 N형 도핑을 진행하였다면, 제1 비아홀(108a) 및 제2 비아홀(108b)의 형성에 의해 폴리 실리콘 층(104)의 양 단의 N형 도핑영역이 노출된다. 또한, 제3 절연층(107) 및 제2 절연층(105)을 노광 및 현상하는 방식을 통해 제1 비아홀(108a) 및 제2 비아홀(108b)이 형성된다.
마지막으로, 제3 절연층(107) 상에 소스 전극(109a) 및 드레인 전극(109b)을 형성한다. 여기서, 소스 전극(109a)은 제1 비아홀(108a)을 충진하여 다정질 실리콘 층(104)의 표면에 접촉되고, 드레인 전극(109b)은 제2 비아홀(108b)을 충진하여 폴리 실리콘 층(104)의 표면에 접촉된다. 여기서, 만약 폴리 실리콘 층(104)의 양 단에 대하여 N형 도핑을 진행하였다면, 소스 전극(109a) 및 드레인 전극(109b)은 폴리 실리콘 층(104)의 양단의 N형 도핑 영역에 접촉된다. 또한, 소스 전극(109a) 및 드레인 전극(109b)은 몰리브덴/알루미늄/몰리브덴합금 재료를 사용하여 제조될 수 있으나, 이에 한정되는 것은 아니다.
아래에, 계속하여 도 1을 참조하여 본 발명의 실시예에 따른 저온 폴리 실리콘 박막 트랜지스터 어레이 기판의 제조에 대해 설명한다.
계속하여 도 1을 참조하면, 저온 폴리 실리콘 박막 트랜지스터를 제조한 다음, 제3 절연층(107) 상에 소스 전극(109a) 및 드레인 전극(109b)을 커버하는 평탄층(110)을 형성한다. 본 실시예에서, 평탄층(110)은 유기재료로 형성되나, 본 발명은 이에 한정되지 않는다.
다음, 평탄층(110)에 비아(110a)를 형성한다. 여기서, 상기 비아(110a)는 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극(109b)을 노출시킨다.
다음, 이격 배열되는 공통 전극(111a) 및 수신 전극(111b)을 평탄층(110) 상에 동시에 형성한다. 여기서, 본 발명의 실시예에 따른 저온 폴리 실리콘 박막 트랜지스터 어레이 기판을 적용 시, 디스플레이와 터치의 시분할 스캔을 사용할 수 있다. 즉, 이미지 디스플레이(즉, 디스플레이 단계) 시에는, 공통 전극(111a)은 대응되는 픽셀 유닛에 공통전압을 제공하고, 공통 전극(111a)과 형성할 픽셀 전극 사이에는 전기장이 형성되며, 하나의 공통 전극(111a)은 하나 또는 복수의 픽셀 유닛에 대응되고; 터치 스캔(터치 단계) 시에는, 공통 전극(111a)은 구동 신호를 생성하기 위한 구동 전극으로 사용될 수 있다.
또한, 본 실시예에서, 공통 전극(111a) 및 수신 전극(111b)은 인듐 주석 산화물(ITO) 재료와 함께 제조되나, 본 발명은 이에 한정되지 않는다. 예를 들면, 공통 전극(111a) 및 수신 전극(111b)은 그라핀, 탄소 나노 튜브, 나노 실버 등 높은 투과율 및 낮은 임피던스를 갖는 재료와 함께 제조될 수도 있다.
다음, 공통 전극(111a), 수신 전극(111b) 및 평탄층(110)을 커버하는 패시베이션 층(Passivation layer, 112)을 형성한다. 여기서, 패시베이션 층(112)은 공통 전극(111a)과 수신 전극(111b) 사이의 간극을 충진한다. 여기서, 패시베이션 층(112)은 형성 시 비아(110a)에 형성되지 않는다. 또는, 패시베이션 층(112)은 형성 시 비아(110a)에도 형성되고 비아(110a)에 형성된 패시베이션 층(112)을 추후에 제거할 수도 있으나, 본 발명은 이에 한정되지 않는다. 또한, 패시베이션 층(112)은 절연 재료로 형성된다.
다음, 패시베이션 층(112)에 제3 비아홀(112a)을 형성한다. 여기서, 상기 제3 비아홀(112a)은 공통 전극(111a)을 노출시킨다. 본 실시예에서는, 노광 및 현상 방식을 이용하여 패시베이션 층(112)에 제3비아홀(112a)을 형성할 수 있으나, 본 발명은 이에 한정되지 않는다.
다음, 패시베이션 층(112) 상에 픽셀 전극(113a)과 연결 전극(113b)을 서로 접촉되지 않도록 동시에 형성한다. 여기서, 픽셀 전극(113a)은 비아(110a)를 통해 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극(109b)에 접촉된다. 연결 전극(113b)은 제3 비아홀(112a)을 통해 공통 전극(111a)에 접촉되어, 이격되어 차단된 공통 전극(111a)을 연결시킨다. 본 실시예에서, 픽셀 전극(113a)과 연결 전극(113b)은 인듐 주석 산화물(ITO) 재료와 함께 제작될 수 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 픽셀 전극(113a)과 연결 전극(113b)은 그라핀, 탄소 나노 튜브, 나노 실버 등 높은 투과율 및 낮은 임피던스를 갖는 재료와 함께 제조될 수도 있다.
상기와 같이, 터치 단계에서 구동 전극으로 사용되는 공통 전극(111a)과 수신 전극(111b)을 동일한 제조 공정에서 형성할 수 있으며, 두 공정을 통해 공통 전극과 수신 전극을 형성하여야 하는 종래 기술과 비교하면, 하나의 공정을 줄임으로써 저온 폴리 실리콘 박막 트랜지스터 어레이 기판의 제조 흐름을 간편화하여, 생산 비용을 줄인다.
도 2는 본 발명의 실시예에 따른 액정 패널의 부분적 구조의 개념도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 액정 패널은 도 1에 도시된 저온 폴리 실리콘 박막 트랜지스터 어레이 기판(1), 저온 폴리 실리콘 박막 트랜지스터 어레이 기판(1)와 대향하여 설치되는 컬러 필터 기판(2) 및 이들 사이에 개재되는 액정층(3)을 포함하며, 상기 액정층(3)은 액정 분자들을 포함한다.
여기서, 컬러 필터 기판(2)은 기판, 기판 상의 컬러 필터, 블랙 어레이 및 기타 적절한 유형의 구성 요소들을 포함한다. 이들 모두가 종래 기술에 속하므로, 종래 기술 중의 컬러 필터 기판의 구체적인 구조를 참조할 수 있는바, 여기서는 불필요한 설명을 피하기 위하여 컬러 필터 기판(2)에 대하여 상세하게 설명하지 않도록 한다.
이상, 특정 실시예를 통해 본 발명을 개시 및 설명하였으나, 당업자들은 청구범위 및 그의 균등물로써 한정한 본 발명의 사상과 범위를 초과하지 않는 조건하에 본 발명에 대해 형식상 및 디테일 상의 다양한 변형을 실시할 수 있음을 알 수 있을 것이다.

Claims (13)

  1. 액정 패널에 사용되는 어레이 기판에 있어서,
    상기 어레이 기판은
    기판과;
    상기 기판 상의 저온 폴리 실리콘 박막 트랜지스터와;
    상기 저온 폴리 실리콘 박막 트랜지스터를 커버하는 평탄층과;
    상기 평탄층에 형성되어 상기 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극을 노출시키는 비아와;
    상기 평탄층 상에 이격 배열되는 공통 전극 및 수신 전극과;
    상기 공통 전극, 상기 수신 전극 및 상기 평탄층을 커버하는 패시베이션 층; 및
    상기 패시베이션 층 상에 형성되며, 상기 비아를 통해 상기 드레인 전극에 접촉되는 픽셀 전극;을 포함하되,
    상기 공통 전극은 터치 단계에서 구동 전극으로 사용되며 서로 이격된 공통 전극이 서로 연결되는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  2. 제1항에 있어서,
    상기 어레이 기판은,
    상기 패시베이션 층에 형성되며 상기 공통 전극을 노출시키는 제3 비아홀과;
    상기 패시베이션 층 상에 형성되며 상기 픽셀 전극에 접촉되지 않는 연결 전극;을 더 포함하되,
    상기 연결 전극은 상기 제3 비아홀을 통해 상기 공통 전극에 접촉되어, 상기 이격 차단된 공통 전극을 서로 연결시키는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  3. 제1항에 있어서,
    상기 공통 전극 및 상기 수신 전극은 동시에 형성되는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  4. 제2항에 있어서,
    상기 공통 전극 및 상기 수신 전극은 동시에 형성되는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  5. 제2항에 있어서,
    상기 픽셀 전극 및 상기 연결 전극은 동시에 형성되는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  6. 제1항에 있어서,
    상기 어레이 기판은,
    상기 기판과 상기 저온 폴리 실리콘 박막 트랜지스터 사이의 차광층; 및
    상기 차광층과 상기 저온 폴리 실리콘 박막 트랜지스터 사이의 제1 절연층;을 포함하되,
    상기 차광층은 상기 저온 폴리 실리콘 박막 트랜지스터와 대향하여 설치되고,
    상기 제1 절연층은 상기 차광층 및 상기 기판을 커버하는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  7. 제5항에 있어서,
    상기 저온 폴리 실리콘 박막 트랜지스터는,
    상기 제1 절연층 상의 폴리 실리콘 층과;
    상기 제1 절연층 상에 형성되며 상기 폴리 실리콘 층을 커버하는 제2 절연층과;
    상기 제2 절연층 상의 게이트 전극과;
    상기 제2 절연층 상에 형성되며 상기 게이트 전극을 커버하는 제3 절연층과;상기 제3 절연층 및 상기 제2 절연층의 제1 비아홀 및 제2 비아홀; 및
    상기 제3 절연층 상의 소스 전극 및 드레인 전극;을 포함하되,
    상기 제1 비아홀 및 상기 제2 비아홀은 상기 폴리 실리콘 층의 표면을 노출시키고,
    상기 소스 전극은 상기 제1 비아홀을 충진하며 상기 폴리 실리콘 층의 표면에 접촉하고, 상기 드레인 전극은 상기 제2 비아홀을 충진하며 상기 폴리 실리콘층의 표면에 접촉하며,
    상기 평탄층은 상기 제3 절연층 상에 설치되어 상기 소스 전극 및 상기 드레인 전극을 커버하는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판.
  8. 액정 패널에 사용되는 어레이 기판의 제조 방법에 있어서,
    상기 제조 방법은,
    기판을 제공하는 단계와;
    상기 기판 상에 저온 폴리 실리콘 박막 트랜지스터를 형성하는 단계와;
    상기 저온 폴리 실리콘 박막 트랜지스터를 커버하는 평탄층을 형성하는 단계와;
    상기 평탄층에 상기 저온 폴리 실리콘 박막 트랜지스터의 드레인 전극을 노출시키는 비아를 형성하는 단계와;
    상기 평탄층 상에 이격 배열되는 공통 전극 및 수신 전극을 동시에 형성하는 단계와;
    상기 공통 전극, 상기 수신 전극 및 상기 평탄층을 커버하는 패시베이션 층을 형성하는 단계; 및
    상기 패시베이션 층 상에 상기 비아를 통해 상기 드레인 전극에 접촉되는 픽셀 전극을 형성하는 단계;를 포함하되,
    상기 공통 전극은 터치 단계에서 구동 전극으로 사용되며 서로 이격된 공통 전극이 서로 연결되는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 제조 방법은,
    상기 패시베이션 층을 형성한 후 상기 패시베이션 층에 상기 공통 전극을 노출시키는 제3 비아홀을 형성하는 단계와;
    상기 픽셀 전극을 형성하는 동시에 상기 패시베이션 층 상에 상기 픽셀 전극에 접촉되지 않는 연결 전극을 형성하는 단계;를 더 포함하되,
    상기 연결 전극은 상기 제3 비아홀을 통해 상기 공통 전극에 접촉되어, 상기 이격 차단된 공통 전극이 서로 연결되는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판의 제조 방법.
  10. 제8항에 있어서,
    상기 제조 방법은,
    상기 저온 폴리 실리콘 박막 트랜지스터를 형성하기 전에, 상기 기판 상에 상기 저온 폴리 실리콘 박막 트랜지스터와 대향되게 설치되는 차광층을 형성하는 단계와;
    상기 기판 상에 상기 차광층을 커버하는 제1 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판의 제조 방법.
  11. 제9항에 있어서,
    상기 저온 폴리 실리콘 박막 트랜지스터를 형성하기 전에, 상기 기판 상에 상기 저온 폴리 실리콘 박막 트랜지스터와 대향되게 설치되는 차광층을 형성하는 단계와;
    상기 기판 상에 상기 차광층을 커버하는 제1 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판의 제조 방법.
  12. 제8항에 있어서,
    상기 저온 폴리 실리콘 박막 트랜지스터의 제조 방법은,
    상기 제1 절연층 상에 폴리 실리콘 층을 형성하는 단계와;
    상기 제1 절연층 상에 상기 폴리 실리콘 층을 커버하는 제2 절연층을 형성하는 단계와;
    상기 제2 절연층 상에 게이트 전극을 형성하는 단계와;
    상기 제2 절연층 상에 상기 게이트 전극을 커버하는 제3 절연층을 형성하는 단계와;
    상기 제3 절연층 및 상기 제2 절연층에 제1 비아홀 및 제2 비아홀을 형성하는 단계; 및
    상기 제3 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하되,
    상기 제1 비아홀 및 상기 제2 비아홀은 상기 폴리 실리콘 층의 표면을 노출시키고,
    상기 소스 전극은 상기 제1 비아홀을 충진하며 상기 폴리 실리콘 층의 표면에 접촉하고, 상기 드레인 전극은 상기 제2 비아홀을 충진하며 상기 폴리 실리콘층의 표면에 접촉하며,
    상기 평탄층은 상기 제3 절연층 상에 설치되어 상기 소스 전극 및 상기 드레인 전극을 커버하는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판의 제조 방법.
  13. 제9항에 있어서,
    상기 저온 폴리 실리콘 박막 트랜지스터의 제조 방법은,
    상기 제1 절연층 상에 폴리 실리콘 층을 형성하는 단계와;
    상기 제1 절연층 상에 상기 폴리 실리콘 층을 커버하는 제2 절연층을 형성하는 단계와;
    상기 제2 절연층 상에 게이트 전극을 형성하는 단계와;
    상기 제2 절연층 상에 상기 게이트 전극을 커버하는 제3 절연층을 형성하는 단계와;
    상기 제3 절연층 및 상기 제2 절연층에 제1 비아홀 및 제2 비아홀을 형성하는 단계; 및
    상기 제3 절연층 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하되,
    상기 제1 비아홀 및 상기 제2 비아홀은 상기 폴리 실리콘 층의 표면을 노출시키고,
    상기 소스 전극은 상기 제1 비아홀을 충진하며 상기 폴리 실리콘 층의 표면에 접촉하고, 상기 드레인 전극은 상기 제2 비아홀을 충진하며 상기 폴리 실리콘층의 표면에 접촉하며,
    상기 평탄층은 상기 제3 절연층 상에 설치되어 상기 소스 전극 및 상기 드레인 전극을 커버하는 것을 특징으로 하는 액정 패널에 사용되는 어레이 기판의 제조 방법.
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